半導体集積回路装置、インタフェース回路
【課題】ＥＭＩを低減する半導体集積回路、インタフェース回路を提供する。
【解決手段】半導体集積回路装置（１００）は、抵抗値を切り替え可能な可変抵抗部（１０）と、可変遅延部（２０）と、データ取り込み部（２６）とを具備する。抵抗値を切り替え可能な可変抵抗部（１０）は、入力されるデータ信号（ＤＴ）をダンピングする。可変遅延部（２０）は、データ信号（ＤＴ）の入力タイミングを示すクロック信号（ＣＬＫ）に変更可能な遅延を与える。データ取り込み部（２６）は、可変抵抗部（１０）によってダンピングされた信号から可変遅延部（２０）によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込む。
【解決手段】半導体集積回路装置（１００）は、抵抗値を切り替え可能な可変抵抗部（１０）と、可変遅延部（２０）と、データ取り込み部（２６）とを具備する。抵抗値を切り替え可能な可変抵抗部（１０）は、入力されるデータ信号（ＤＴ）をダンピングする。可変遅延部（２０）は、データ信号（ＤＴ）の入力タイミングを示すクロック信号（ＣＬＫ）に変更可能な遅延を与える。データ取り込み部（２６）は、可変抵抗部（１０）によってダンピングされた信号から可変遅延部（２０）によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、インタフェース回路に関する。
【背景技術】
【０００２】
特開２００１−３４４０４１号公報には、データラッチ部のデータ入力端子に入力されるデータをラッチするため、発振器が生成したクロック信号が、ダンピング抵抗を介してデータラッチ部のクロック端子に供給されるクロック供給方法が開示されている。この方法では、発振器が生成するクロック信号に対して位相が進んでいる複数の進相クロック信号が生成され、その進相クロック信号から最適クロック信号を選択してダンピング抵抗に出力される。すなわち、ＥＭＩ（電磁妨害：ｅｌｅｃｔｒｏ−ｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）対策用としてダンピング抵抗を挿入すると、ダンピング抵抗による遅延が発生する。この技術は、その遅延を出力回路側において調整する方法である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３４４０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ＥＭＩを低減する半導体集積回路、インタフェース回路を提供する。
【課題を解決するための手段】
【０００５】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００６】
本発明の観点では、半導体集積回路装置（１００）は、抵抗値を切り替え可能な可変抵抗部（１０）と、可変遅延部（２０）と、データ取り込み部（２６）とを具備する。抵抗値を切り替え可能な可変抵抗部（１０）は、入力されるデータ信号（ＤＴ）をダンピングする。可変遅延部（２０）は、データ信号（ＤＴ）の入力タイミングを示すクロック信号（ＣＬＫ）に変更可能な遅延を与える。データ取り込み部（２６）は、可変抵抗部（１０）によってダンピングされた信号から可変遅延部（２０）によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込む。
【０００７】
本発明の他の観点では、インタフェース回路は、抵抗値を切り替え可能な可変抵抗部（１０）と、可変遅延部（２０）と、データ取り込み部（２６）と、測定部（４２／４４／４６／４８／５２／５４／５６／５８）とを具備する。抵抗値を切り替え可能な可変抵抗部（１０）は、入力されるデータ信号をダンピングする。可変遅延部（２０）は、データ信号（ＤＴ）の入力タイミングを示すクロック信号（ＣＬＫ）に変更可能な遅延を与える。データ取り込み部（２６）は、可変抵抗部（１０）によってダンピングされた信号から可変遅延部（２０）によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込む。測定部（４２／４４／４６／４８／５２／５４／５６／５８）は、データ信号（ＤＴ）の入力波形に基づいて波形の鈍り具合と、入力データのエラーの有無とを測定する。
【発明の効果】
【０００８】
本発明によれば、実装状態に適したダンピング抵抗を選択することができ、ＥＭＩを低減する半導体集積回路、インタフェース回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図２】ダンピング抵抗の値、クロック信号の遅延量の設定方法を説明する図である。
【図３】本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図４】本発明の第３の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図５】各部の信号波形を説明する図である。
【図６】ダンピング抵抗の値、クロック信号の遅延量を自動的に設定する方法を説明する図である。
【発明を実施するための形態】
【００１０】
図面を参照して本発明を実施するための形態を説明する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体集積回路装置の外部インタフェース部分の構成を示す図である。半導体集積回路装置は、ダンピング抵抗部１０、クロック遅延部２０、データ取り込み部であるフリップフロップ２６、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３０、設定値記憶部３２、バッファ回路１６、２８、３４を備える。ダンピング抵抗部１０は、可変抵抗切り替え部１２と、可変抵抗回路１４とを含み、クロック遅延部２０は、遅延制御部２２と、可変遅延回路２４とを含む。
【００１２】
ダンピング抵抗部１０は、入力データ信号ＤＴをダンピングしてバッファ回路１６を介してデータ取り込み部２６に供給する。ダンピング量は、ＣＰＵ３０からの指示に基づいて、可変抵抗切り替え部１２が可変抵抗回路１４の抵抗値を切り替えて設定される。
【００１３】
ＣＰＵ３０は、設定値記憶部３２に格納されている可変抵抗回路１４の抵抗値を示す情報を読み出してダンピング抵抗部１０に与え、可変抵抗回路１４の抵抗値を制御する。また、ＣＰＵ３０は、設定値記憶部３２に格納されている遅延量を示す情報を読み出してクロック遅延部２０に与え、クロック信号ＣＬＫに与える遅延量を制御する。
【００１４】
ダンピング抵抗部１０では、ＣＰＵ３０からの指示に基づいて、可変抵抗切り替え部１２は、可変抵抗回路１４の抵抗値を切り替える。クロック信号ＣＬＫＳに基づいてインタフェース部に分配されるクロック信号ＣＬＫは、バッファ回路２８を介して半導体集積回路装置の外部にクロック信号ＣＬＫＯとして出力される。クロック信号ＣＬＫＯは、対向する外部装置に送られるとともに、クロック遅延部２０に供給される。クロック遅延部２０では、ＣＰＵ３０の指示に基づいて、遅延制御部２２はクロック信号ＣＬＫに与える可変遅延回路２４の遅延量を制御する。可変遅延回路２４は、入力されるクロック信号ＣＬＫを遅延させてデータ取り込み部２６に供給する。
【００１５】
データ取り込み部（フリップフロップ）２６は、遅延が与えられたクロック信号に基づいてダンピングされた入力信号を取り込み、内部回路に信号ＤＴＩを出力する。
【００１６】
インタフェース部の動作を説明する。このインタフェース部は、クロック信号ＣＬＫＯを対向する装置（例えばシリアルフラッシュメモリ等）に供給し、クロック信号に同期して対向する装置から出力されるデータ信号ＤＴを受信する。
【００１７】
半導体集積回路装置内のクロック信号のうちのインタフェース部で使用されるクロック信号ＣＬＫＳは、バッファ回路３４を介してクロック信号ＣＬＫとしてインタフェース部に供給される。クロック信号ＣＬＫは、バッファ回路２８を介して対向する装置にクロック信号ＣＬＫＯとして供給されるとともに、クロック遅延部２０に供給される。
【００１８】
対向する装置から出力されるデータ信号ＤＴは、ダンピング抵抗部１０に入力される。設定される所定の抵抗値のダンピング抵抗によってダンピングされた信号は、バッファ回路１６によって波形整形され、データ取り込み部（フリップフロップ）２６に取り込まれる。ダンピング抵抗の抵抗値を示す情報は、設定値記憶部３２に予め格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２からダンピング抵抗値を示す情報を取り出して、ダンピング抵抗部１０の可変抵抗切り替え部１２に設定する。可変抵抗切り替え部１２は、指定された抵抗値に可変抵抗回路１４を切り替える。
【００１９】
ダンピング抵抗が大きくなると、入力信号の波形が鈍り、信号の立ち上がり、立ち下がりが緩くなる。そのため、入力信号を取り込むタイミングが遅れる。データ取り込み部２６に供給されるクロック信号は、クロック遅延部２０によって所定の量の遅延が与えられた信号である。この所定の遅延量は、ダンピング抵抗によって遅延するタイミングを補償するように設定される。所定の遅延量を示す情報は、予め設定値記憶部３２に格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２から所定の遅延量を示す情報を取り出して、クロック遅延部２０の遅延制御部２２に設定する。遅延制御部２２は、可変遅延回路２４の遅延量を所定の遅延量に設定する。
【００２０】
このように、接続される回路の状態に応じてダンピング抵抗を変え、そのダンピング抵抗に応じた遅延量をクロック信号に与えることにより、ノイズ発生が少なく誤動作し難いインタフェース回路にすることができる。すなわち、ＥＭＩを低減した半導体集積回路装置として安定して動作させることができる。ここでは、対向する半導体集積回路装置にクロック信号を供給するタイプのインタフェースに適用したが、クロック信号ＣＬＫは、データ信号ＤＴのタイミングを示す信号として外部装置から供給されてもよい。
【００２１】
ダンピング抵抗の値、クロック信号の遅延量の設定方法について、図２を参照して説明する。
【００２２】
図２に、ＥＭＩ測定を行うシステム構成が示される。本発明の半導体集積回路装置１００と、対向する半導体集積回路であるシリアルフラッシュメモリ１１０とは、組み込み装置２００に搭載される。半導体集積回路装置１００からクロック信号ＣＬＫＯがシリアルフラッシュメモリ１１０に供給され、シリアルフラッシュメモリ１１０は、クロック信号ＣＬＫＯに同期するデータ信号ＤＴを、外部のダンピング抵抗を介することなく半導体集積回路装置１００に出力する。半導体集積回路装置１００とシリアルフラッシュメモリ１１０とを接続する信号線から高周波成分を含む雑音が空間に放射される。その雑音は高周波プローブ２２０によって収集され、スペクトラムアナライザ２１０によって解析される。
【００２３】
一般に、汎用ＬＳＩであるシリアルフラッシュメモリ１１０の出力は、接続先が特定できないためドライブ能力が大きい。これがＥＭＩの主要因の１つとなる。ＥＭＩを低減するために、ダンピング抵抗が挿入され、信号はダンピングされる。本発明の半導体集積回路装置１００は、ダンピング抵抗を内蔵し、ＥＭＩが所定の値以下になるように、ダンピング抵抗部１０の可変抵抗回路１４の抵抗値を切り替える。ＥＭＩが所定の値以下になる抵抗値が求まると、その抵抗値を示す情報は、設定値記憶部３２に書き込まれる。ツールを用いて直接設定値記憶部３２に書き込んでもよいし、ＣＰＵ３０によって書き込んでもよい。
【００２４】
ダンピング抵抗値が決まったら、そのダンピング抵抗値におけるクロック信号ＣＬＫの遅延量を求める。これは、クロック信号ＣＬＫに同期して入力するデータ信号ＤＴをエラーなく取り込むことができる遅延値を求める。予め入力が判明しているデータを取り込んでエラーの有無を調べてもよいし、誤り検出用の符号が付加されたデータを取り込んでエラーの有無を調べてもよい。エラーを起こさない遅延量が求められ、その遅延量を示す情報が設定値記憶部３２に書き込まれる。抵抗値と同様に、ツールを用いて直接設定値記憶部３２に書き込んでもよいし、ＣＰＵ３０によって書き込んでもよい。
【００２５】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体集積回路装置の外部インタフェース部分の構成を示す図である。半導体集積回路装置は、ダンピング抵抗部１０、クロック遅延部２０、データ取り込み部２６、ＣＰＵ３０、設定値記憶部３２、バッファ回路１６、１８、２８、３４を備える。第２の実施の形態に係るインタフェース回路では、データ信号ＤＴは、対向する半導体集積回路装置との間でデータを入出力する。すなわち、双方向のデータ信号をサポートするインタフェース回路における例が示される。したがって、データ信号ＤＴＯは、バッファ回路１８を介してデータ信号ＤＴとして対向する半導体集積回路装置に出力される。バッファ回路１８の出力は、ダンピング抵抗部１０の外側で接続される。すなわち、データ信号ＤＴの信号線が半導体集積回路装置内で分岐して、バッファ回路１８の出力、ダンピング抵抗部１０の入力に接続される。
【００２６】
バッファ回路１８は、出力許可信号ＥＮＯによって制御され、出力が許可されている間だけデータ信号ＤＴにデータ信号ＤＴＯを出力する。出力が許可されていないとき、バッファ回路１８は、ハイインピーダンス状態になり、データ信号ＤＴに影響を与えない。対向する半導体集積回路装置から入力するデータ信号ＤＴは、ダンピング抵抗部１０によってダンピングされた後、バッファ回路１６を介してデータ取り込み部２６に供給される。バッファ回路１６は、入力許可信号ＥＮＩによって制御され、入力が許可されている間だけダンピングされたデータ信号ＤＴをデータ取り込み部２６に供給する。これによって出力中のデータ信号ＤＴの変動の影響を受けないことになる。クロック信号ＣＬＫＯは、対向する半導体集積回路装置から出力されてもよいが、第１の実施の形態と同じように、本半導体集積回路装置から出力されるものとして説明する。他の構成は、第１の実施の形態と同じであるので、詳細な説明は省略する。
【００２７】
上述のインタフェース部の動作は、データを出力することを除くと、出力第１の実施の形態に係るインタフェース部の動作とほぼ同じである。ここでは、インタフェース部は、対向する装置に対してコマンドを示すデータをクロック信号ＣＬＫＯに同期して送信し、その応答を示す情報がデータ信号ＤＴとしてダンピング抵抗部１０に入力する動作を説明する。
【００２８】
クロック信号ＣＬＫに同期する出力データ信号ＤＴＯは、バッファ回路１８が出力許可信号ＥＮＯに基づいて出力許可状態になっているときにデータ信号ＤＴとして出力される。このとき、バッファ回路１６は、入力許可信号ＥＮＩによって入力側の状態を出力側に反映せず、データ取り込み部２６にはデータ信号ＤＴの変化は伝達されない。バッファ回路１６の入力インピーダンスは高く、ダンピング抵抗部１０の入力側からは開放状態として扱える。すなわち、バッファ回路１８の出力は、ダンピング抵抗部１０の影響を受けずに対向する装置に送られることになる。出力が終了すると、出力許可信号ＥＮＯに基づいてバッファ回路１８はその出力ノードをハイインピーダンスにしてデータ信号ＤＴに対する影響をなくする。
【００２９】
対向する装置がクロック信号ＣＬＫＯに同期してデータ信号ＤＴを送信すると、インタフェース部は所定の抵抗値を有するダンピング抵抗部１０によってダンピングされた信号を、バッファ回路１６によって波形整形してデータ取り込み部２６に取り込む。ダンピング抵抗部１０により入力されたデータ信号ＤＴの反射は小さくなり、ＥＭＩを小さくすることができる。
【００３０】
ダンピング抵抗の抵抗値を示す情報は、設定値記憶部３２に予め格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２からダンピング抵抗値を示す情報を取り出して、ダンピング抵抗部１０の可変抵抗切り替え部１２に設定する。可変抵抗切り替え部１２は、可変抵抗回路１４を切り替えて指定された抵抗値に設定する。
【００３１】
ダンピング抵抗が大きくなると、入力信号の波形が鈍り、信号の立ち上がり、立ち下がりが緩くなる。そのため、入力信号を取り込むタイミングが遅れる。データ取り込み部２６に供給されるクロック信号は、クロック遅延部２０によって所定の量の遅延が与えられた信号である。この所定の遅延量は、ダンピング抵抗によって遅延するタイミングを補償するように設定される。所定の遅延量を示す情報は、予め設定値記憶部３２に格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２から所定の遅延量を示す情報を取り出して、クロック遅延部２０の遅延制御部２２に設定する。遅延制御部２２は、可変遅延回路２４の遅延量を所定の遅延量に設定する。ダンピング抵抗の値、クロック信号の遅延量の設定は、第１の実施の形態において説明した方法と同様に行うことができる。
【００３２】
このように、外部との入出力を行う信号線の場合、ダンピング抵抗部１０を半導体集積回路装置に内蔵することにより、入出力の分岐点より内側の入力回路の手前にダンピング抵抗部１０を配置することができる。したがって、配置されたダンピング抵抗部１０による出力に対する影響を抑制することができる。
【００３３】
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係る半導体集積回路装置の外部インタフェース部分の構成を示す図である。本実施の形態に係る半導体集積回路装置は、第２の実施の形態で説明された回路に、さらに、サンプルホールド回路（Ｓ／Ｈ）４２、アナログデジタル変換回路（ＡＤＣ）４４、波形鈍り判定部４６、転送正常判定部４８、タイミング制御部５２、ＤＬＬ（Ｄｕｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）部５４、選択回路（ＳＥＬ）５６、クロック生成回路（フリップフロップ）５８を具備する。追加された回路は、適切なダンピング抵抗の抵抗値と、その抵抗値のダンピング抵抗を挿入したときのクロック信号の遅延量を求めるために使用される。
【００３４】
入力されたデータ信号ＤＴは、ダンピング抵抗部１０においてダンピングされ、バッファ回路１６を介してデータ取り込み部２６に取り込まれる。そのデータを転送正常判定部４８は、正しい入力データであるか、不正な入力データであるかを判定する。判定結果は、ＣＰＵ３０に送られる。
【００３５】
ＤＬＬ部５４は、クロック信号ＣＬＫ（図５（ａ））に基づいて、位相の異なるサンプリングクロック信号ＤＬＬ１〜ＤＬＬ１６を生成する（図５（ｂ）〜（ｅ））。ここでは、クロック信号ＣＬＫと同位相の信号ＤＬＬ１、クロック信号ＣＬＫから１／１６周期位相遅れの信号ＤＬＬ２、クロック信号ＣＬＫから２／１６周期位相遅れの信号ＤＬＬ３、…、クロック信号ＣＬＫから１５／１６周期位相遅れの信号ＤＬＬ１６が生成される。
【００３６】
タイミング制御部５２は、ＤＬＬ部５４が生成した位相の異なるサンプリングクロック信号ＤＬＬ１〜ＤＬＬ１６のうちの１つを選択する選択信号ＳＥＬＣを選択回路５６に供給し、入力信号のサンプリングの開始を示すサンプリングトリガ信号ＳＴ（図５（ｆ））をクロック生成回路（フリップフロップ）５８に供給する。選択回路５６は、タイミング制御部５２が出力する選択信号ＳＥＬＣに基づいて、クロック信号ＤＬＬ１〜ＤＬＬ１６のうちの１つの信号を選択してクロック生成回路５８にクロック信号として出力する。タイミング生成回路５８は、タイミング制御部５２が出力するタイミングトリガ信号ＳＴを選択回路５６が出力するクロック信号のタイミングで取り込み、サンプルホールドのタイミングを示すサンプリングクロック信号ＳＣをサンプルホールド回路４２に出力する（図５（ｇ）〜（ｊ））。
【００３７】
サンプルホールド回路４２は、サンプリングクロック信号ＳＣのタイミングで入力信号ＤＴをサンプリングして保持し、アナログデジタル変換回路４４に出力する。アナログデジタル変換回路４４は、サンプルホールド回路４２が保持するアナログ信号をデジタル化し、波形鈍り判定部４６に出力する。サンプリングトリガ信号ＳＴの立ち上がりに対応して１つのサンプリングデータが得られ、サンプリングタイミングを変えながら１６回のサンプリングすることにより、図５（ｋ）（ｌ）に示されるように、クロック信号ＣＬＫの１周期中の波形が得られる。
【００３８】
波形鈍り判定部４６は、入力信号の波形を示す情報に基づいて、波形の鈍り具合を判定し、結果をＣＰＵ３０に出力する。例えば、図５（ｋ）に示されるように、データ信号ＤＴ（Ａ）の波形が、最小データ（０）６サンプル、値が１／６、２／６、３／６、４／６、５／６、６／６のデータ各１サンプル、最大データ（１）５サンプルと測定されたとする。また、図５（ｌ）に示されるように、データ信号ＤＴ（Ｂ）の波形が、最小データ（１）６サンプル、値が３／６のデータ１サンプル、最大データ（１）９サンプルと測定されたとする。このとき、波形鈍り判定部４６は、最小データと最大データのサンプルの間に中間値のサンプルが所定個数あるときに、所定の鈍り具合になったと判定する。
【００３９】
ＣＰＵ３０は、波形の鈍り具合の判定結果に基づいて、ダンピング抵抗が効果的に機能しているか、過剰であるか、過小であるかを判断する。ＣＰＵ３０は、ダンピング抵抗の効果が過剰であれば、抵抗値を小さく、効果が不足していれば抵抗値を大きくしてダンピング抵抗が効果的に機能するように設定する。
【００４０】
ダンピング抵抗部１０の抵抗値とクロック遅延部２０の遅延量とを自動的に設定する方法を説明する。
【００４１】
自動的に設定する動作は、例えば、本実施の形態の半導体集積回路装置を含むシステムを試験、調整を行う段階でそのシステムに適応したダンピング抵抗値、クロック遅延量を設定するときに行われる。電源投入直後や初期設定時に行ってもよい。図６は、抵抗値と遅延量とを自動的に設定する手順を示すフローチャートである。
【００４２】
ＣＰＵ３０は、ダンピング抵抗部３０の可変抵抗回路１４の抵抗値を最小に設定する（ステップＳ１０）。ダンピング効果が弱い状態を初期状態として測定が開始される。
【００４３】
サンプルホールド回路４２に供給するサンプリングクロック信号ＳＣの位相を変えながら、入力信号の波形データを採取する（ステップＳ１２）。本実施の形態では、サンプリングクロック信号ＳＣは、選択されるサンプリングクロック信号ＤＬＬ１〜ＤＬＬ１６のタイミングに基づいているため、図５（ｋ）（ｌ）に示されるように、１６個のデータにより波形が示される。
【００４４】
１つの可変抵抗値に対して１６個の波形データの採取が終わると、可変抵抗回路１４の抵抗値を１段階大きくする（ステップＳ１４）。ステップＳ１２に戻り、可変抵抗回路１４に設定可能な全ての可変抵抗値に対してこのような測定が行われる（ステップＳ１６−ＮＯ）。
【００４５】
波形鈍り判定部４６は、入力信号の波形を示す情報に基づいて、波形の鈍り具合を判定し、結果をＣＰＵ３０に出力する。例えば、図５（ｋ）に示されるように、データ信号ＤＴ（Ａ）の波形が、最小データ（０）６サンプル、値が１／６、２／６、３／６、４／６、５／６、６／６のデータ各１サンプル、最大データ（１）５サンプルと測定されたとする。また、図５（ｌ）に示されるように、データ信号ＤＴ（Ｂ）の波形が、最小データ（１）６サンプル、値が３／６のデータ１サンプル、最大データ（１）９サンプルと測定されたとする。このとき、波形鈍り判定部４６は、最小データと最大データのサンプルの間に中間値のサンプルが所定個数あるときに、所定の鈍り具合になったと判定する。所定個数を３以上６以下とした場合、上記２つの波形では、図５（ｋ）に示される波形が適当であると判定される。
【００４６】
全ての可変抵抗値に対しての測定が終わると（ステップＳ１６−ＹＥＳ）、採取した波形の鈍り具合を示す情報が集まっているため、ＣＰＵ３０は、その中から最適な波形となる可変抵抗値を選択する（ステップＳ１８）。選択された可変抵抗値を示す情報は、設定値記憶部３２に格納される。
【００４７】
続いて、クロック信号ＣＬＫに与える遅延量を決定する手順が開始される。まず、ＣＰＵ３０は、可変遅延回路２４の遅延値を最小に設定する（ステップＳ２０）。
【００４８】
設定されたダンピング抵抗値、クロック遅延値において、データ取り込み部２６は、データ信号ＤＴから受信データを取り込む。転送正常判定部４８は、取り込んだ受信データの正常性を確認する（ステップＳ２２）。すなわち、転送正常判定部４８は、期待するデータと取り込まれるデータとを比較し、受信エラーの有無を測定する。あるいは、受信データに付加されたエラーチェック用のコードを検証し、受信エラーの有無を測定する。
【００４９】
受信エラーの検証が終わると、ＣＰＵ３０は、遅延制御部２２に指示して可変遅延回路２４の遅延値を１段階大きく設定する（ステップＳ２４）。ステップＳ２２に戻り、可変遅延回路２４に設定可能な全ての遅延値に対してこのような測定が行われる（ステップＳ２６−ＮＯ）。
【００５０】
全ての遅延値に対しての測定が終わると（ステップＳ２６−ＹＥＳ）、ＣＰＵ３０は受信エラーの発生状態に基づいて可変遅延回路２４の最適遅延量を決定する（ステップＳ２８）。受信エラーが発生していない遅延値が複数ある場合は、その中心値を選択することが好ましいが、遅延量をできるだけ抑制するためには、受信エラーが発生していない遅延値のうちの最小あるいは最小より数段階大きい遅延値を選択してもよい。決定された遅延値を示す情報は、設定値記憶部３２に格納される。
【００５１】
このように、可変抵抗回路１４の抵抗値、可変遅延回路２４の遅延値が決定され、設定値記憶部３２に格納されると、電源投入直後や初期設定時等には、この設定値記憶部３２に格納されているシステムに最適な抵抗値、遅延値が可変抵抗回路１４、可変遅延回路２４に設定され、ＥＭＩが抑制され、転送エラーが少ないインタフェースを提供することができる。
【００５２】
ここでは、可変抵抗回路１４の抵抗値、可変遅延回路２４の遅延値は、最小に初期設定して徐々に大きくして測定しているが、最適値が予測できる場合には、その最適値付近を測定し、その中から実測の最適値を決定してもよい。また、図４では、サンプルホールド回路（Ｓ／Ｈ）４２の入力は、可変抵抗回路１４の入力に接続されているが、可変抵抗回路１４の出力に接続してもよい。
【００５３】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、矛盾のない限り組み合わせて実施の可能である。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５４】
１０ ダンピング抵抗部
１２ 可変抵抗切り替え部
１４ 可変抵抗回路
１６、１８ バッファ回路
２０ クロック遅延部
２２ 遅延制御部
２４ 可変遅延回路
２６ フリップフロップ（データ取り込み部）
２８ バッファ回路
３０ ＣＰＵ
３２ 設定値記憶部
３４ バッファ回路
４２ サンプルホールド回路
４４ アナログデジタル変換回路
４６ 波形鈍り判定部
４８ 転送正常判定部
５２ タイミング制御部
５４ ＤＬＬ部
５６ 選択回路
５８ フリップフロップ（クロック生成回路）
１００ 半導体集積回路装置
１１０ シリアルフラッシュメモリ
２００ 組み込み装置
２１０ スペクトラムアナライザ
２２０ 高周波プローブ
【技術分野】
【０００１】
本発明は、半導体集積回路装置、インタフェース回路に関する。
【背景技術】
【０００２】
特開２００１−３４４０４１号公報には、データラッチ部のデータ入力端子に入力されるデータをラッチするため、発振器が生成したクロック信号が、ダンピング抵抗を介してデータラッチ部のクロック端子に供給されるクロック供給方法が開示されている。この方法では、発振器が生成するクロック信号に対して位相が進んでいる複数の進相クロック信号が生成され、その進相クロック信号から最適クロック信号を選択してダンピング抵抗に出力される。すなわち、ＥＭＩ（電磁妨害：ｅｌｅｃｔｒｏ−ｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）対策用としてダンピング抵抗を挿入すると、ダンピング抵抗による遅延が発生する。この技術は、その遅延を出力回路側において調整する方法である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３４４０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ＥＭＩを低減する半導体集積回路、インタフェース回路を提供する。
【課題を解決するための手段】
【０００５】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００６】
本発明の観点では、半導体集積回路装置（１００）は、抵抗値を切り替え可能な可変抵抗部（１０）と、可変遅延部（２０）と、データ取り込み部（２６）とを具備する。抵抗値を切り替え可能な可変抵抗部（１０）は、入力されるデータ信号（ＤＴ）をダンピングする。可変遅延部（２０）は、データ信号（ＤＴ）の入力タイミングを示すクロック信号（ＣＬＫ）に変更可能な遅延を与える。データ取り込み部（２６）は、可変抵抗部（１０）によってダンピングされた信号から可変遅延部（２０）によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込む。
【０００７】
本発明の他の観点では、インタフェース回路は、抵抗値を切り替え可能な可変抵抗部（１０）と、可変遅延部（２０）と、データ取り込み部（２６）と、測定部（４２／４４／４６／４８／５２／５４／５６／５８）とを具備する。抵抗値を切り替え可能な可変抵抗部（１０）は、入力されるデータ信号をダンピングする。可変遅延部（２０）は、データ信号（ＤＴ）の入力タイミングを示すクロック信号（ＣＬＫ）に変更可能な遅延を与える。データ取り込み部（２６）は、可変抵抗部（１０）によってダンピングされた信号から可変遅延部（２０）によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込む。測定部（４２／４４／４６／４８／５２／５４／５６／５８）は、データ信号（ＤＴ）の入力波形に基づいて波形の鈍り具合と、入力データのエラーの有無とを測定する。
【発明の効果】
【０００８】
本発明によれば、実装状態に適したダンピング抵抗を選択することができ、ＥＭＩを低減する半導体集積回路、インタフェース回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図２】ダンピング抵抗の値、クロック信号の遅延量の設定方法を説明する図である。
【図３】本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図４】本発明の第３の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図５】各部の信号波形を説明する図である。
【図６】ダンピング抵抗の値、クロック信号の遅延量を自動的に設定する方法を説明する図である。
【発明を実施するための形態】
【００１０】
図面を参照して本発明を実施するための形態を説明する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体集積回路装置の外部インタフェース部分の構成を示す図である。半導体集積回路装置は、ダンピング抵抗部１０、クロック遅延部２０、データ取り込み部であるフリップフロップ２６、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３０、設定値記憶部３２、バッファ回路１６、２８、３４を備える。ダンピング抵抗部１０は、可変抵抗切り替え部１２と、可変抵抗回路１４とを含み、クロック遅延部２０は、遅延制御部２２と、可変遅延回路２４とを含む。
【００１２】
ダンピング抵抗部１０は、入力データ信号ＤＴをダンピングしてバッファ回路１６を介してデータ取り込み部２６に供給する。ダンピング量は、ＣＰＵ３０からの指示に基づいて、可変抵抗切り替え部１２が可変抵抗回路１４の抵抗値を切り替えて設定される。
【００１３】
ＣＰＵ３０は、設定値記憶部３２に格納されている可変抵抗回路１４の抵抗値を示す情報を読み出してダンピング抵抗部１０に与え、可変抵抗回路１４の抵抗値を制御する。また、ＣＰＵ３０は、設定値記憶部３２に格納されている遅延量を示す情報を読み出してクロック遅延部２０に与え、クロック信号ＣＬＫに与える遅延量を制御する。
【００１４】
ダンピング抵抗部１０では、ＣＰＵ３０からの指示に基づいて、可変抵抗切り替え部１２は、可変抵抗回路１４の抵抗値を切り替える。クロック信号ＣＬＫＳに基づいてインタフェース部に分配されるクロック信号ＣＬＫは、バッファ回路２８を介して半導体集積回路装置の外部にクロック信号ＣＬＫＯとして出力される。クロック信号ＣＬＫＯは、対向する外部装置に送られるとともに、クロック遅延部２０に供給される。クロック遅延部２０では、ＣＰＵ３０の指示に基づいて、遅延制御部２２はクロック信号ＣＬＫに与える可変遅延回路２４の遅延量を制御する。可変遅延回路２４は、入力されるクロック信号ＣＬＫを遅延させてデータ取り込み部２６に供給する。
【００１５】
データ取り込み部（フリップフロップ）２６は、遅延が与えられたクロック信号に基づいてダンピングされた入力信号を取り込み、内部回路に信号ＤＴＩを出力する。
【００１６】
インタフェース部の動作を説明する。このインタフェース部は、クロック信号ＣＬＫＯを対向する装置（例えばシリアルフラッシュメモリ等）に供給し、クロック信号に同期して対向する装置から出力されるデータ信号ＤＴを受信する。
【００１７】
半導体集積回路装置内のクロック信号のうちのインタフェース部で使用されるクロック信号ＣＬＫＳは、バッファ回路３４を介してクロック信号ＣＬＫとしてインタフェース部に供給される。クロック信号ＣＬＫは、バッファ回路２８を介して対向する装置にクロック信号ＣＬＫＯとして供給されるとともに、クロック遅延部２０に供給される。
【００１８】
対向する装置から出力されるデータ信号ＤＴは、ダンピング抵抗部１０に入力される。設定される所定の抵抗値のダンピング抵抗によってダンピングされた信号は、バッファ回路１６によって波形整形され、データ取り込み部（フリップフロップ）２６に取り込まれる。ダンピング抵抗の抵抗値を示す情報は、設定値記憶部３２に予め格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２からダンピング抵抗値を示す情報を取り出して、ダンピング抵抗部１０の可変抵抗切り替え部１２に設定する。可変抵抗切り替え部１２は、指定された抵抗値に可変抵抗回路１４を切り替える。
【００１９】
ダンピング抵抗が大きくなると、入力信号の波形が鈍り、信号の立ち上がり、立ち下がりが緩くなる。そのため、入力信号を取り込むタイミングが遅れる。データ取り込み部２６に供給されるクロック信号は、クロック遅延部２０によって所定の量の遅延が与えられた信号である。この所定の遅延量は、ダンピング抵抗によって遅延するタイミングを補償するように設定される。所定の遅延量を示す情報は、予め設定値記憶部３２に格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２から所定の遅延量を示す情報を取り出して、クロック遅延部２０の遅延制御部２２に設定する。遅延制御部２２は、可変遅延回路２４の遅延量を所定の遅延量に設定する。
【００２０】
このように、接続される回路の状態に応じてダンピング抵抗を変え、そのダンピング抵抗に応じた遅延量をクロック信号に与えることにより、ノイズ発生が少なく誤動作し難いインタフェース回路にすることができる。すなわち、ＥＭＩを低減した半導体集積回路装置として安定して動作させることができる。ここでは、対向する半導体集積回路装置にクロック信号を供給するタイプのインタフェースに適用したが、クロック信号ＣＬＫは、データ信号ＤＴのタイミングを示す信号として外部装置から供給されてもよい。
【００２１】
ダンピング抵抗の値、クロック信号の遅延量の設定方法について、図２を参照して説明する。
【００２２】
図２に、ＥＭＩ測定を行うシステム構成が示される。本発明の半導体集積回路装置１００と、対向する半導体集積回路であるシリアルフラッシュメモリ１１０とは、組み込み装置２００に搭載される。半導体集積回路装置１００からクロック信号ＣＬＫＯがシリアルフラッシュメモリ１１０に供給され、シリアルフラッシュメモリ１１０は、クロック信号ＣＬＫＯに同期するデータ信号ＤＴを、外部のダンピング抵抗を介することなく半導体集積回路装置１００に出力する。半導体集積回路装置１００とシリアルフラッシュメモリ１１０とを接続する信号線から高周波成分を含む雑音が空間に放射される。その雑音は高周波プローブ２２０によって収集され、スペクトラムアナライザ２１０によって解析される。
【００２３】
一般に、汎用ＬＳＩであるシリアルフラッシュメモリ１１０の出力は、接続先が特定できないためドライブ能力が大きい。これがＥＭＩの主要因の１つとなる。ＥＭＩを低減するために、ダンピング抵抗が挿入され、信号はダンピングされる。本発明の半導体集積回路装置１００は、ダンピング抵抗を内蔵し、ＥＭＩが所定の値以下になるように、ダンピング抵抗部１０の可変抵抗回路１４の抵抗値を切り替える。ＥＭＩが所定の値以下になる抵抗値が求まると、その抵抗値を示す情報は、設定値記憶部３２に書き込まれる。ツールを用いて直接設定値記憶部３２に書き込んでもよいし、ＣＰＵ３０によって書き込んでもよい。
【００２４】
ダンピング抵抗値が決まったら、そのダンピング抵抗値におけるクロック信号ＣＬＫの遅延量を求める。これは、クロック信号ＣＬＫに同期して入力するデータ信号ＤＴをエラーなく取り込むことができる遅延値を求める。予め入力が判明しているデータを取り込んでエラーの有無を調べてもよいし、誤り検出用の符号が付加されたデータを取り込んでエラーの有無を調べてもよい。エラーを起こさない遅延量が求められ、その遅延量を示す情報が設定値記憶部３２に書き込まれる。抵抗値と同様に、ツールを用いて直接設定値記憶部３２に書き込んでもよいし、ＣＰＵ３０によって書き込んでもよい。
【００２５】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体集積回路装置の外部インタフェース部分の構成を示す図である。半導体集積回路装置は、ダンピング抵抗部１０、クロック遅延部２０、データ取り込み部２６、ＣＰＵ３０、設定値記憶部３２、バッファ回路１６、１８、２８、３４を備える。第２の実施の形態に係るインタフェース回路では、データ信号ＤＴは、対向する半導体集積回路装置との間でデータを入出力する。すなわち、双方向のデータ信号をサポートするインタフェース回路における例が示される。したがって、データ信号ＤＴＯは、バッファ回路１８を介してデータ信号ＤＴとして対向する半導体集積回路装置に出力される。バッファ回路１８の出力は、ダンピング抵抗部１０の外側で接続される。すなわち、データ信号ＤＴの信号線が半導体集積回路装置内で分岐して、バッファ回路１８の出力、ダンピング抵抗部１０の入力に接続される。
【００２６】
バッファ回路１８は、出力許可信号ＥＮＯによって制御され、出力が許可されている間だけデータ信号ＤＴにデータ信号ＤＴＯを出力する。出力が許可されていないとき、バッファ回路１８は、ハイインピーダンス状態になり、データ信号ＤＴに影響を与えない。対向する半導体集積回路装置から入力するデータ信号ＤＴは、ダンピング抵抗部１０によってダンピングされた後、バッファ回路１６を介してデータ取り込み部２６に供給される。バッファ回路１６は、入力許可信号ＥＮＩによって制御され、入力が許可されている間だけダンピングされたデータ信号ＤＴをデータ取り込み部２６に供給する。これによって出力中のデータ信号ＤＴの変動の影響を受けないことになる。クロック信号ＣＬＫＯは、対向する半導体集積回路装置から出力されてもよいが、第１の実施の形態と同じように、本半導体集積回路装置から出力されるものとして説明する。他の構成は、第１の実施の形態と同じであるので、詳細な説明は省略する。
【００２７】
上述のインタフェース部の動作は、データを出力することを除くと、出力第１の実施の形態に係るインタフェース部の動作とほぼ同じである。ここでは、インタフェース部は、対向する装置に対してコマンドを示すデータをクロック信号ＣＬＫＯに同期して送信し、その応答を示す情報がデータ信号ＤＴとしてダンピング抵抗部１０に入力する動作を説明する。
【００２８】
クロック信号ＣＬＫに同期する出力データ信号ＤＴＯは、バッファ回路１８が出力許可信号ＥＮＯに基づいて出力許可状態になっているときにデータ信号ＤＴとして出力される。このとき、バッファ回路１６は、入力許可信号ＥＮＩによって入力側の状態を出力側に反映せず、データ取り込み部２６にはデータ信号ＤＴの変化は伝達されない。バッファ回路１６の入力インピーダンスは高く、ダンピング抵抗部１０の入力側からは開放状態として扱える。すなわち、バッファ回路１８の出力は、ダンピング抵抗部１０の影響を受けずに対向する装置に送られることになる。出力が終了すると、出力許可信号ＥＮＯに基づいてバッファ回路１８はその出力ノードをハイインピーダンスにしてデータ信号ＤＴに対する影響をなくする。
【００２９】
対向する装置がクロック信号ＣＬＫＯに同期してデータ信号ＤＴを送信すると、インタフェース部は所定の抵抗値を有するダンピング抵抗部１０によってダンピングされた信号を、バッファ回路１６によって波形整形してデータ取り込み部２６に取り込む。ダンピング抵抗部１０により入力されたデータ信号ＤＴの反射は小さくなり、ＥＭＩを小さくすることができる。
【００３０】
ダンピング抵抗の抵抗値を示す情報は、設定値記憶部３２に予め格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２からダンピング抵抗値を示す情報を取り出して、ダンピング抵抗部１０の可変抵抗切り替え部１２に設定する。可変抵抗切り替え部１２は、可変抵抗回路１４を切り替えて指定された抵抗値に設定する。
【００３１】
ダンピング抵抗が大きくなると、入力信号の波形が鈍り、信号の立ち上がり、立ち下がりが緩くなる。そのため、入力信号を取り込むタイミングが遅れる。データ取り込み部２６に供給されるクロック信号は、クロック遅延部２０によって所定の量の遅延が与えられた信号である。この所定の遅延量は、ダンピング抵抗によって遅延するタイミングを補償するように設定される。所定の遅延量を示す情報は、予め設定値記憶部３２に格納されている。ＣＰＵ３０は、例えば、電源投入直後や初期設定時等に、設定値記憶部３２から所定の遅延量を示す情報を取り出して、クロック遅延部２０の遅延制御部２２に設定する。遅延制御部２２は、可変遅延回路２４の遅延量を所定の遅延量に設定する。ダンピング抵抗の値、クロック信号の遅延量の設定は、第１の実施の形態において説明した方法と同様に行うことができる。
【００３２】
このように、外部との入出力を行う信号線の場合、ダンピング抵抗部１０を半導体集積回路装置に内蔵することにより、入出力の分岐点より内側の入力回路の手前にダンピング抵抗部１０を配置することができる。したがって、配置されたダンピング抵抗部１０による出力に対する影響を抑制することができる。
【００３３】
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係る半導体集積回路装置の外部インタフェース部分の構成を示す図である。本実施の形態に係る半導体集積回路装置は、第２の実施の形態で説明された回路に、さらに、サンプルホールド回路（Ｓ／Ｈ）４２、アナログデジタル変換回路（ＡＤＣ）４４、波形鈍り判定部４６、転送正常判定部４８、タイミング制御部５２、ＤＬＬ（Ｄｕｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）部５４、選択回路（ＳＥＬ）５６、クロック生成回路（フリップフロップ）５８を具備する。追加された回路は、適切なダンピング抵抗の抵抗値と、その抵抗値のダンピング抵抗を挿入したときのクロック信号の遅延量を求めるために使用される。
【００３４】
入力されたデータ信号ＤＴは、ダンピング抵抗部１０においてダンピングされ、バッファ回路１６を介してデータ取り込み部２６に取り込まれる。そのデータを転送正常判定部４８は、正しい入力データであるか、不正な入力データであるかを判定する。判定結果は、ＣＰＵ３０に送られる。
【００３５】
ＤＬＬ部５４は、クロック信号ＣＬＫ（図５（ａ））に基づいて、位相の異なるサンプリングクロック信号ＤＬＬ１〜ＤＬＬ１６を生成する（図５（ｂ）〜（ｅ））。ここでは、クロック信号ＣＬＫと同位相の信号ＤＬＬ１、クロック信号ＣＬＫから１／１６周期位相遅れの信号ＤＬＬ２、クロック信号ＣＬＫから２／１６周期位相遅れの信号ＤＬＬ３、…、クロック信号ＣＬＫから１５／１６周期位相遅れの信号ＤＬＬ１６が生成される。
【００３６】
タイミング制御部５２は、ＤＬＬ部５４が生成した位相の異なるサンプリングクロック信号ＤＬＬ１〜ＤＬＬ１６のうちの１つを選択する選択信号ＳＥＬＣを選択回路５６に供給し、入力信号のサンプリングの開始を示すサンプリングトリガ信号ＳＴ（図５（ｆ））をクロック生成回路（フリップフロップ）５８に供給する。選択回路５６は、タイミング制御部５２が出力する選択信号ＳＥＬＣに基づいて、クロック信号ＤＬＬ１〜ＤＬＬ１６のうちの１つの信号を選択してクロック生成回路５８にクロック信号として出力する。タイミング生成回路５８は、タイミング制御部５２が出力するタイミングトリガ信号ＳＴを選択回路５６が出力するクロック信号のタイミングで取り込み、サンプルホールドのタイミングを示すサンプリングクロック信号ＳＣをサンプルホールド回路４２に出力する（図５（ｇ）〜（ｊ））。
【００３７】
サンプルホールド回路４２は、サンプリングクロック信号ＳＣのタイミングで入力信号ＤＴをサンプリングして保持し、アナログデジタル変換回路４４に出力する。アナログデジタル変換回路４４は、サンプルホールド回路４２が保持するアナログ信号をデジタル化し、波形鈍り判定部４６に出力する。サンプリングトリガ信号ＳＴの立ち上がりに対応して１つのサンプリングデータが得られ、サンプリングタイミングを変えながら１６回のサンプリングすることにより、図５（ｋ）（ｌ）に示されるように、クロック信号ＣＬＫの１周期中の波形が得られる。
【００３８】
波形鈍り判定部４６は、入力信号の波形を示す情報に基づいて、波形の鈍り具合を判定し、結果をＣＰＵ３０に出力する。例えば、図５（ｋ）に示されるように、データ信号ＤＴ（Ａ）の波形が、最小データ（０）６サンプル、値が１／６、２／６、３／６、４／６、５／６、６／６のデータ各１サンプル、最大データ（１）５サンプルと測定されたとする。また、図５（ｌ）に示されるように、データ信号ＤＴ（Ｂ）の波形が、最小データ（１）６サンプル、値が３／６のデータ１サンプル、最大データ（１）９サンプルと測定されたとする。このとき、波形鈍り判定部４６は、最小データと最大データのサンプルの間に中間値のサンプルが所定個数あるときに、所定の鈍り具合になったと判定する。
【００３９】
ＣＰＵ３０は、波形の鈍り具合の判定結果に基づいて、ダンピング抵抗が効果的に機能しているか、過剰であるか、過小であるかを判断する。ＣＰＵ３０は、ダンピング抵抗の効果が過剰であれば、抵抗値を小さく、効果が不足していれば抵抗値を大きくしてダンピング抵抗が効果的に機能するように設定する。
【００４０】
ダンピング抵抗部１０の抵抗値とクロック遅延部２０の遅延量とを自動的に設定する方法を説明する。
【００４１】
自動的に設定する動作は、例えば、本実施の形態の半導体集積回路装置を含むシステムを試験、調整を行う段階でそのシステムに適応したダンピング抵抗値、クロック遅延量を設定するときに行われる。電源投入直後や初期設定時に行ってもよい。図６は、抵抗値と遅延量とを自動的に設定する手順を示すフローチャートである。
【００４２】
ＣＰＵ３０は、ダンピング抵抗部３０の可変抵抗回路１４の抵抗値を最小に設定する（ステップＳ１０）。ダンピング効果が弱い状態を初期状態として測定が開始される。
【００４３】
サンプルホールド回路４２に供給するサンプリングクロック信号ＳＣの位相を変えながら、入力信号の波形データを採取する（ステップＳ１２）。本実施の形態では、サンプリングクロック信号ＳＣは、選択されるサンプリングクロック信号ＤＬＬ１〜ＤＬＬ１６のタイミングに基づいているため、図５（ｋ）（ｌ）に示されるように、１６個のデータにより波形が示される。
【００４４】
１つの可変抵抗値に対して１６個の波形データの採取が終わると、可変抵抗回路１４の抵抗値を１段階大きくする（ステップＳ１４）。ステップＳ１２に戻り、可変抵抗回路１４に設定可能な全ての可変抵抗値に対してこのような測定が行われる（ステップＳ１６−ＮＯ）。
【００４５】
波形鈍り判定部４６は、入力信号の波形を示す情報に基づいて、波形の鈍り具合を判定し、結果をＣＰＵ３０に出力する。例えば、図５（ｋ）に示されるように、データ信号ＤＴ（Ａ）の波形が、最小データ（０）６サンプル、値が１／６、２／６、３／６、４／６、５／６、６／６のデータ各１サンプル、最大データ（１）５サンプルと測定されたとする。また、図５（ｌ）に示されるように、データ信号ＤＴ（Ｂ）の波形が、最小データ（１）６サンプル、値が３／６のデータ１サンプル、最大データ（１）９サンプルと測定されたとする。このとき、波形鈍り判定部４６は、最小データと最大データのサンプルの間に中間値のサンプルが所定個数あるときに、所定の鈍り具合になったと判定する。所定個数を３以上６以下とした場合、上記２つの波形では、図５（ｋ）に示される波形が適当であると判定される。
【００４６】
全ての可変抵抗値に対しての測定が終わると（ステップＳ１６−ＹＥＳ）、採取した波形の鈍り具合を示す情報が集まっているため、ＣＰＵ３０は、その中から最適な波形となる可変抵抗値を選択する（ステップＳ１８）。選択された可変抵抗値を示す情報は、設定値記憶部３２に格納される。
【００４７】
続いて、クロック信号ＣＬＫに与える遅延量を決定する手順が開始される。まず、ＣＰＵ３０は、可変遅延回路２４の遅延値を最小に設定する（ステップＳ２０）。
【００４８】
設定されたダンピング抵抗値、クロック遅延値において、データ取り込み部２６は、データ信号ＤＴから受信データを取り込む。転送正常判定部４８は、取り込んだ受信データの正常性を確認する（ステップＳ２２）。すなわち、転送正常判定部４８は、期待するデータと取り込まれるデータとを比較し、受信エラーの有無を測定する。あるいは、受信データに付加されたエラーチェック用のコードを検証し、受信エラーの有無を測定する。
【００４９】
受信エラーの検証が終わると、ＣＰＵ３０は、遅延制御部２２に指示して可変遅延回路２４の遅延値を１段階大きく設定する（ステップＳ２４）。ステップＳ２２に戻り、可変遅延回路２４に設定可能な全ての遅延値に対してこのような測定が行われる（ステップＳ２６−ＮＯ）。
【００５０】
全ての遅延値に対しての測定が終わると（ステップＳ２６−ＹＥＳ）、ＣＰＵ３０は受信エラーの発生状態に基づいて可変遅延回路２４の最適遅延量を決定する（ステップＳ２８）。受信エラーが発生していない遅延値が複数ある場合は、その中心値を選択することが好ましいが、遅延量をできるだけ抑制するためには、受信エラーが発生していない遅延値のうちの最小あるいは最小より数段階大きい遅延値を選択してもよい。決定された遅延値を示す情報は、設定値記憶部３２に格納される。
【００５１】
このように、可変抵抗回路１４の抵抗値、可変遅延回路２４の遅延値が決定され、設定値記憶部３２に格納されると、電源投入直後や初期設定時等には、この設定値記憶部３２に格納されているシステムに最適な抵抗値、遅延値が可変抵抗回路１４、可変遅延回路２４に設定され、ＥＭＩが抑制され、転送エラーが少ないインタフェースを提供することができる。
【００５２】
ここでは、可変抵抗回路１４の抵抗値、可変遅延回路２４の遅延値は、最小に初期設定して徐々に大きくして測定しているが、最適値が予測できる場合には、その最適値付近を測定し、その中から実測の最適値を決定してもよい。また、図４では、サンプルホールド回路（Ｓ／Ｈ）４２の入力は、可変抵抗回路１４の入力に接続されているが、可変抵抗回路１４の出力に接続してもよい。
【００５３】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、矛盾のない限り組み合わせて実施の可能である。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５４】
１０ ダンピング抵抗部
１２ 可変抵抗切り替え部
１４ 可変抵抗回路
１６、１８ バッファ回路
２０ クロック遅延部
２２ 遅延制御部
２４ 可変遅延回路
２６ フリップフロップ（データ取り込み部）
２８ バッファ回路
３０ ＣＰＵ
３２ 設定値記憶部
３４ バッファ回路
４２ サンプルホールド回路
４４ アナログデジタル変換回路
４６ 波形鈍り判定部
４８ 転送正常判定部
５２ タイミング制御部
５４ ＤＬＬ部
５６ 選択回路
５８ フリップフロップ（クロック生成回路）
１００ 半導体集積回路装置
１１０ シリアルフラッシュメモリ
２００ 組み込み装置
２１０ スペクトラムアナライザ
２２０ 高周波プローブ
【特許請求の範囲】
【請求項１】
入力されるデータ信号をダンピングする抵抗値を切り替え可能な可変抵抗部と、
前記データ信号の入力タイミングを示すクロック信号に変更可能な遅延を与える可変遅延部と、
前記可変抵抗部によってダンピングされた信号から前記可変遅延部によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込むデータ取り込み部と
を具備する半導体集積回路装置。
【請求項２】
前記可変抵抗部は、
切り替え信号に応答して抵抗値が変わる可変抵抗回路と、
指示に基づいて前記切り替え信号を出力する可変抵抗切り替え部と
を備える
請求項１に記載の半導体集積回路装置。
【請求項３】
前記可変遅延部は、
遅延制御信号に応答して遅延量を変える可変遅延回路と、
指示に基づいて前記遅延制御信号を出力する遅延制御部と
を備える
請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記可変抵抗部に設定される抵抗値を示す抵抗値情報と、前記可変遅延部に設定される遅延値を示す遅延値情報とを記憶する設定値記憶部と、
前記設定値記憶部から前記抵抗値情報と前記遅延値情報とを読み出して前記可変抵抗部および前記可変遅延部に設定する制御部と
を更に具備する
請求項１から請求項３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記データ信号が入力される信号線に、データを出力するデータ出力回路を更に具備し、
前記データ出力回路の出力ノードと、前記信号線とが接続される分岐点を内蔵する
請求項１から請求項４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記データ信号の入力波形に基づいて波形の鈍り具合と、入力データのエラーの有無とを測定する測定部を更に具備し、
前記可変抵抗部の抵抗値と、前記可変遅延部の遅延値とを自動的に設定する
請求項１から請求項５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記クロック信号を外部に出力するバッファ回路を更に具備し、
対向する装置から前記クロック信号に同期して出力される前記データ信号を、前記可変抵抗部を介して受信する
請求項１から請求項６のいずれかに記載の半導体集積回路装置。
【請求項８】
入力されるデータ信号をダンピングする抵抗値を切り替え可能な可変抵抗部と、
前記データ信号の入力タイミングを示すクロック信号に変更可能な遅延を与える可変遅延部と、
前記可変抵抗部によってダンピングされた信号から前記可変遅延部によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込むデータ取り込み部と、
前記データ信号の入力波形に基づいて波形の鈍り具合と、入力データのエラーの有無とを測定する測定部と
を具備するインタフェース回路。
【請求項９】
前記可変抵抗部に設定される抵抗値を示す抵抗値情報と、前記可変遅延部に設定される遅延値を示す遅延値情報とを記憶する設定値記憶部と、
前記設定値記憶部から前記抵抗値情報と前記遅延値情報とを読み出して前記可変抵抗部および前記可変遅延部に設定する制御部と
を更に具備する
請求項８に記載のインタフェース回路。
【請求項１０】
前記データ信号が入力される信号線に、データを出力するデータ出力回路を更に具備し、
前記データ出力回路の出力ノードと、前記信号線とが接続される分岐点を内蔵する
請求項８または請求項９に記載のインタフェース回路。
【請求項１１】
前記クロック信号を外部に出力するバッファ回路を更に具備し、
対向する装置から前記クロック信号に同期して出力される前記データ信号を、前記可変抵抗部を介して受信する
請求項８から請求項１０のいずれかに記載のインタフェース回路。
【請求項１２】
請求項１から請求項７のいずれかに記載の半導体集積回路装置と、
前記半導体集積回路装置に対向して前記データ信号を出力する装置と
を具備し、
前記装置から出力される信号はダンピング抵抗を介さずに前記半導体集積回路装置に入力される
インタフェースシステム。
【請求項１３】
前記装置のデータ信号を出力する回路の駆動能力は、前記半導体集積回路装置が有する信号を出力する回路の駆動能力より大きい
請求項１２に記載のインタフェースシステム。
【請求項１４】
前記装置から出力される信号を前記半導体集積回路装置によって受信して、前記可変抵抗部の抵抗値と、前記可変遅延部の遅延量とを設定する
請求項１２または請求項１３に記載のインタフェースシステム。
【請求項１】
入力されるデータ信号をダンピングする抵抗値を切り替え可能な可変抵抗部と、
前記データ信号の入力タイミングを示すクロック信号に変更可能な遅延を与える可変遅延部と、
前記可変抵抗部によってダンピングされた信号から前記可変遅延部によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込むデータ取り込み部と
を具備する半導体集積回路装置。
【請求項２】
前記可変抵抗部は、
切り替え信号に応答して抵抗値が変わる可変抵抗回路と、
指示に基づいて前記切り替え信号を出力する可変抵抗切り替え部と
を備える
請求項１に記載の半導体集積回路装置。
【請求項３】
前記可変遅延部は、
遅延制御信号に応答して遅延量を変える可変遅延回路と、
指示に基づいて前記遅延制御信号を出力する遅延制御部と
を備える
請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記可変抵抗部に設定される抵抗値を示す抵抗値情報と、前記可変遅延部に設定される遅延値を示す遅延値情報とを記憶する設定値記憶部と、
前記設定値記憶部から前記抵抗値情報と前記遅延値情報とを読み出して前記可変抵抗部および前記可変遅延部に設定する制御部と
を更に具備する
請求項１から請求項３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記データ信号が入力される信号線に、データを出力するデータ出力回路を更に具備し、
前記データ出力回路の出力ノードと、前記信号線とが接続される分岐点を内蔵する
請求項１から請求項４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記データ信号の入力波形に基づいて波形の鈍り具合と、入力データのエラーの有無とを測定する測定部を更に具備し、
前記可変抵抗部の抵抗値と、前記可変遅延部の遅延値とを自動的に設定する
請求項１から請求項５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記クロック信号を外部に出力するバッファ回路を更に具備し、
対向する装置から前記クロック信号に同期して出力される前記データ信号を、前記可変抵抗部を介して受信する
請求項１から請求項６のいずれかに記載の半導体集積回路装置。
【請求項８】
入力されるデータ信号をダンピングする抵抗値を切り替え可能な可変抵抗部と、
前記データ信号の入力タイミングを示すクロック信号に変更可能な遅延を与える可変遅延部と、
前記可変抵抗部によってダンピングされた信号から前記可変遅延部によって遅延された遅延クロック信号によって示されるタイミングでデータを取り込むデータ取り込み部と、
前記データ信号の入力波形に基づいて波形の鈍り具合と、入力データのエラーの有無とを測定する測定部と
を具備するインタフェース回路。
【請求項９】
前記可変抵抗部に設定される抵抗値を示す抵抗値情報と、前記可変遅延部に設定される遅延値を示す遅延値情報とを記憶する設定値記憶部と、
前記設定値記憶部から前記抵抗値情報と前記遅延値情報とを読み出して前記可変抵抗部および前記可変遅延部に設定する制御部と
を更に具備する
請求項８に記載のインタフェース回路。
【請求項１０】
前記データ信号が入力される信号線に、データを出力するデータ出力回路を更に具備し、
前記データ出力回路の出力ノードと、前記信号線とが接続される分岐点を内蔵する
請求項８または請求項９に記載のインタフェース回路。
【請求項１１】
前記クロック信号を外部に出力するバッファ回路を更に具備し、
対向する装置から前記クロック信号に同期して出力される前記データ信号を、前記可変抵抗部を介して受信する
請求項８から請求項１０のいずれかに記載のインタフェース回路。
【請求項１２】
請求項１から請求項７のいずれかに記載の半導体集積回路装置と、
前記半導体集積回路装置に対向して前記データ信号を出力する装置と
を具備し、
前記装置から出力される信号はダンピング抵抗を介さずに前記半導体集積回路装置に入力される
インタフェースシステム。
【請求項１３】
前記装置のデータ信号を出力する回路の駆動能力は、前記半導体集積回路装置が有する信号を出力する回路の駆動能力より大きい
請求項１２に記載のインタフェースシステム。
【請求項１４】
前記装置から出力される信号を前記半導体集積回路装置によって受信して、前記可変抵抗部の抵抗値と、前記可変遅延部の遅延量とを設定する
請求項１２または請求項１３に記載のインタフェースシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８８４１５（Ｐ２０１１−１８８４１５Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５４１９６（Ｐ２０１０−５４１９６）
【出願日】平成２２年３月１１日（２０１０．３．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月１１日（２０１０．３．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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