定電圧回路及び増幅回路
【課題】ゲート容量が大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路及び増幅回路を提供する。
【解決手段】定電圧回路４０は、所定の電圧が印加される第１の入力端子４４と、出力端子４６に接続された第２の入力端子とを備えた差動増幅部４１と、ソースが接地され、ドレインが出力端子４６に接続され、ゲートに差動増幅部４１の出力が与えられるトランジスタＴ46を備えたソース接地型増幅器４２とを有する。そして、トランジスタＴ46のゲートとドレインとの間には、抵抗４７とコンデンサ４８とが直列に接続されている。定電圧回路４０から出力される電圧Ｖｇは、増幅器２０のバイアス端子２６ｂからバイアス給電用インダクタ２５ａ，２５ｂを介してトランジスタＴ3，Ｔ4に供給される。
【解決手段】定電圧回路４０は、所定の電圧が印加される第１の入力端子４４と、出力端子４６に接続された第２の入力端子とを備えた差動増幅部４１と、ソースが接地され、ドレインが出力端子４６に接続され、ゲートに差動増幅部４１の出力が与えられるトランジスタＴ46を備えたソース接地型増幅器４２とを有する。そして、トランジスタＴ46のゲートとドレインとの間には、抵抗４７とコンデンサ４８とが直列に接続されている。定電圧回路４０から出力される電圧Ｖｇは、増幅器２０のバイアス端子２６ｂからバイアス給電用インダクタ２５ａ，２５ｂを介してトランジスタＴ3，Ｔ4に供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧回路及び増幅回路に関する。
【背景技術】
【０００２】
携帯電話等の無線機器に使用される増幅器には、隣接チャネル漏洩歪みをできるだけ低くすることが要望されている。
【０００３】
増幅器の隣接チャネル漏洩歪みを増大させる原因の一つに、バイアス電圧の変動がある。通常、バイアス回路には一定の電圧を出力する定電圧回路が使用される。この場合、増幅器のバイアス端子が高インピーダンスであると、データ変調信号を増幅器に入力したときにバイアス電圧がエンベロープに影響されて変動してしまう。これにより、増幅器の歪みが増大する。
【０００４】
増幅器の歪みを低減するために、通常は増幅器のバイアス端子に大容量のパスコンデンサを接続している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１０８４６７号公報
【特許文献２】特開２００８−４２６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート容量が大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路及び増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
開示の技術の一観点によれば、所定の電圧が印加される第１の入力端子と、出力端子に接続された第２の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する定電圧回路が提供される。
【０００８】
開示の技術の他の一観点によれば、出力端子から所定の電圧を出力する定電圧回路と、前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、前記増幅器は、第１の差動入力端子に接続された第１のトランジスタと、第２の差動入力端子に接続された第２のトランジスタと、前記バイアス端子と前記第１のトランジスタとの間に接続された第１のバイアス給電部と、前記バイアス端子と前記第２のトランジスタとの間に接続された第２のバイアス給電部とを備え、前記定電圧回路は、所定の電圧が印加される第１の入力端子と、前記出力端子に接続された第２の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第３のトランジスタを備えたソース接地型増幅器と、前記第３のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する増幅回路が提供される。
【発明の効果】
【０００９】
上記の一観点に係る定電圧回路によれば、ゲート容量が大きなトランジスタを有する増幅器に接続しても、発振が防止できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、増幅器とその増幅器に入力される信号の波形とを示す図である。
【図２】図２は、同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。
【図３】図３は、バイアス端子にパスコンデンサを接続した増幅器を示す図である。
【図４】図４は、同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。
【図５】図５は、差動型増幅器の一例を示す回路図である。
【図６】図６は、バイアス回路の一例を表した回路図である。
【図７】図７は、図６のバイアス回路を図５の差動型増幅器に使用した例を示す回路図である。
【図８】図８（ａ）は図７のバイアス回路の入力波形をシミュレーションした図であり、図８（ｂ）は同じくそのバイアス回路の出力波形をシミュレーションした図である。
【図９】図９は、バイアス回路の発振のメカニズムを説明する等価回路図である。
【図１０】図１０は、バイアス回路の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示す図である。
【図１１】図１１は、実施形態に係る定電圧回路、及びその定電圧回路をバイアス回路として用いた増幅回路の回路図である。
【図１２】図１２は、実施形態に係る定電圧回路（バイアス回路）の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示す図である。
【図１３】図１３（ａ）は実施形態の定電圧回路（バイアス回路）の入力波形をシミュレーションした図であり、図１３（ｂ）は同じくその定電圧回路の出力波形をシミュレーションした図である。
【図１４】図１４は、実施形態に係る増幅回路の歪み特性をシミュレーションした結果を示す図である。
【図１５】図１５は、λ／４ショートスタブの等価回路を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１２】
図１は増幅器とその増幅器に入力される信号の波形とを示す図、図２は同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。ここでは、図１のように、増幅器１０の入力端子１１にデータ変調信号、すなわち周波数がＧＨｚオーダーのキャリア波に周波数がＭＨｚオーダーのデータ信号が重畳された信号が入力されるものとする。また、増幅器１０のバイアス端子１３，１４には、バイアス電圧Ｖｄ，Ｖｇが供給されるものとする。
【００１３】
図１のように、データ変調信号が増幅器１０の入力端子１１に入力されると、バイアス電圧Ｖｄ，Ｖｇがデータ変調信号のエンベロープの周波数で変動する。これにより、増幅器１０の出力端子１２には、図２のように信号帯域の前後に隣接チャネル漏洩歪みが出現する。特に、信号帯域よりも高周波側に出現する三次相互変調歪み（ＩＭ３）が大きく、この三次相互変調歪みが問題となる。
【００１４】
図３はバイアス端子にパスコンデンサを接続した増幅器であり、図４は同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。この図３のように増幅器１０のバイアス端子１３，１４に大容量のパスコンデンサ１５ａ，１５ｂを接続すると、バイアス電圧Ｖｄ，Ｖｇの変動を無視できる程度にまで小さくでき、図４のように隣接チャネル漏洩歪みを抑制することができる。
【００１５】
図５は、差動型増幅器の一例を示す回路図である。この差動型増幅器２０は、初段の増幅回路２１と、２段目の増幅回路２２と、整合回路２３ａ，２３ｂと、バイアス給電用インダクタ（又はλ／４ショートスタブ：以下、同じ）２４ａ，２４ｂ，２５ａ，２５ｂとを有する。
【００１６】
初段の増幅回路２１はｎ型ＭＯＳトランジスタＴ1，Ｔ2を有する。トランジスタＴ1のゲートは差動入力端子２７ａに接続され、トランジスタＴ2のゲートは差動入力端子２７ｂに接続されている。また、トランジスタＴ1，Ｔ2のソースはいずれも接地されており、トランジスタＴ1のドレインは整合回路２３ａに、トランジスタＴ2のドレインは整合回路２３ｂに接続されている。これらのトランジスタＴ1，Ｔ2のドレインには、インダクタ２４ａ，２４ｂを介してバイアス端子２６ａからバイアス電圧Ｖｄが供給される。
【００１７】
２段目の増幅回路２２はｎ型ＭＯＳトランジスタＴ3，Ｔ4を有する。トランジスタＴ3のゲートは整合回路２３ａに接続され、トランジスタＴ4のゲートは整合回路２３ｂに接続されている。また、トランジスタＴ3，Ｔ4のゲートには、インダクタ２５ａ，２５ｂを介してバイアス端子２６ｂからバイアス電圧Ｖｇが供給される。更に、トランジスタＴ３，Ｔ4のソースは接地され、トランジスタＴ3のドレインは差動出力端子２８ａに、トランジスタＴ4のドレインは差動出力端子２８ｂに接続されている。
【００１８】
このような差動型増幅器２０において、差動入力端子２７ａに入力されるデータ変調信号のキャリア波は、差動入力端子２７ｂに入力されるデータ変調信号のキャリア波に対し逆相である。このため、キャリア波に関しては、インダクタ２４ａ，２４ｂの中点Ａ、及びインダクタ２５ａ，２５ｂの中点Ｂが仮想接地となり、安定化される。
【００１９】
しかし、差動入力端子２７ａ，２７ｂに入力される信号のエンベロープは同相となるため、インダクタ２４ａ，２４ｂの中点Ａ及びインダクタ２５ａ，２５ｂの中点Ｂの電圧は、エンベロープの周波数で変動する。
【００２０】
図５中に一点鎖線で示すように端子２６ａ，２６ｂと接地との間にそれぞれ大容量のパスコンデンサ２９を接続すれば、バイアス電圧Ｖｄ，Ｖｇの変動を無視できるほど小さくすることは可能である。しかし、一般的にエンベロープの周波数はＭＨｚオーダーと低いため、バイアス電圧Ｖｄ，Ｖｇを安定化させるためにはμＦオーダーの大容量のパスコンデンサが必要となる。このような大容量のパスコンデンサを半導体チップ内に集積することは困難である。
【００２１】
半導体チップに集積可能な低インピーダンスのバイアス回路（定電圧回路）として、カレントミラーを使用した電圧ホロワ回路が知られている。図６は、この種のバイアス回路の一例を表した回路図である。
【００２２】
このバイアス回路３０は、差動増幅部３１と、ソース接地型増幅部３２とを有する。差動増幅部３１はｐ型ＭＯＳトランジスタＴ11，Ｔ12とｎ型ＭＯＳトランジスタＴ14，Ｔ15とを有し、ソース接地型増幅部３２はｐ型ＭＯＳトランジスタＴ13、ｎ型ＭＯＳトランジスタＴ16及び電流源３４を有する。
【００２３】
差動増幅部３１のｐ型ＭＯＳトランジスタＴ11，Ｔ12のソースはいずれも電圧Ｖddが供給される端子３３に接続されており、ｎ型ＭＯＳトランジスタＴ14，Ｔ15のソースはいずれも接地されている。また、トランジスタＴ11のドレイン、トランジスタＴ14のドレイン、トランジスタＴ14のゲート及びトランジスタＴ15のゲートは、接続点Ｎ１を介して相互に電気的に接続されている。更に、トランジスタＴ12のドレイン及びトランジスタＴ15のドレインは、いずれも差動増幅部３１の出力端子となる接続点Ｎ２に接続されている。
【００２４】
差動増幅部３１の第１の入力端子となるトランジスタＴ12のゲートは電圧Ｖinが供給される端子３４に接続されており、差動増幅部３１の第２の入力端子となるトランジスタＴ11のゲートは接続点Ｎ３に接続されている。
【００２５】
ソース接地型増幅部３２のｐ型ＭＯＳトランジスタＴ13のソースは電圧Ｖddが供給される端子３３に接続されており、ｎ型ＭＯＳトランジスタＴ16のソースは接地されている。また、これらのトランジスタＴ13，Ｔ16のドレインは、接続点Ｎ３及び出力端子３６に接続されている。更に、トランジスタＴ13のゲートは電流源３５に接続されており、トランジスタＴ16のゲートは接続点Ｎ２に接続されている
このようなバイアス回路３０では、端子３４に供給される電圧Ｖinと出力端子３６から出力される電圧Ｖoutとが同じ電圧となる。このバイアス回路３０を出力端子３６からみたときの出力インピーダンスは低く、例えば電流値が０．１ｍＡの場合５０Ω程度である。
【００２６】
図７は、図６のバイアス回路を図５の差動型増幅器に使用した例を示す回路図である。図７において、図５，図６と同一物には同一符号を付している。また、図７ではバイアス端子２６ｂに接続されるバイアス回路（出力電圧Ｖｇ）のみを図示しているが、バイアス端子２６ａにも同様のバイアス回路（出力電圧Ｖｄ）を接続する。
【００２７】
図７のように、バイアス回路３０の出力端子３６から出力される電圧Ｖｇは、差動型増幅器２０内のバイアス給電用インダクタ２５ａ，２５ｂを介してトランジスタＴ3，Ｔ4のゲートに供給される。このとき、バイアス回路３０の負荷は、インダクタ２５ａ，２５ｂと、トランジスタＴ3，Ｔ4のゲート入力容量Ｃgsとなる。
【００２８】
高出力の差動型増幅器では、ゲート幅が大きいトランジスタが使用される。そのため、トランジスタのゲート容量Ｃgsは大きく（例えば１ｐＦ以上）なる。低出力増幅器やその他の機能回路ではトランジスタのサイズが小さいため、ゲート容量Ｃgsも小さく、ゲート容量Ｃgsがバイアス回路の動作に影響を与えることは少ない。
【００２９】
図８（ａ）は図７のバイアス回路３０の入力波形をシミュレーションした図であり、図８（ｂ）は同じくそのバイアス回路３０の出力波形をシミュレーションした図である。ここでは、バイアス回路３０の端子３４に０Ｖから０．４Ｖに変化するステップ状信号を与えたときにバイアス回路３０の出力端子３６から出力される信号の波形をシミュレーションしている。
【００３０】
図８（ａ），（ｂ）からわかるように、増幅器２０内のトランジスタＴ3，Ｔ4のゲート容量Ｃgsが大きい場合、バイアス回路３０の端子３４に供給する電圧Ｖinが０．４Ｖに立ち上がった瞬間からバイアス回路３０が発振する。
【００３１】
図９は、バイアス回路３０の発振のメカニズムを説明する等価回路図である。この図９のように、バイアス回路３０は、出力信号の一部が入力端子にフィードバックされる２段構成のインバータ回路と考えることができる。また、トランジスタのゲート容量Ｃgsは、インバータ回路の出力端子と接地との間に接続された負荷と考えることができる。
【００３２】
図９の等価回路図のように表わされるフィードバック型増幅回路では、ループ利得と通過位相とにより発振条件が決まる。つまり、入力信号に対する出力信号の位相差（通過位相）がほぼ１８０度であり、且つループ利得が１以上であれば、そのフィードバック型増幅回路は発振する。
【００３３】
図１０は、横軸に周波数をとり、縦軸に通過位相（右側縦軸）及びループ利得（左側縦軸）をとって、バイアス回路の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示している。この図１０において、一点鎖線は無負荷の状態のときのシミュレーション結果を示し、実線は出力端子と接地との間に負荷として図９のようにトランジスタのゲート容量Ｃgsに対応するコンデンサを接続したときのシミュレーション結果を示している。
【００３４】
この場合、図１０からわかるように、周波数が１２０ＭＨｚ以下の範囲では、負荷の有無にかかわらず、ループ利得は１以上となる。
【００３５】
一方、図１０からわかるように無負荷のときは、ループ利得が１以上となる周波数（１２０ＭＨｚ以下）において、通過位相は約１００度又はそれ以下となる。従って、無負荷のときには、バイアス回路は発振しないことがわかる。
【００３６】
しかし、負荷としてコンデンサを接続した場合は、周波数の増加にともなう位相の変化が大きく、ループ利得が１以上の領域でも通過位相の値は１８０度に近くなる。このため、負荷としてコンデンサを接続したときには、図８（ｂ）に示すようにバイアス回路が発振してしまう。
【００３７】
バイアス回路が発振した状態では、増幅器にバイアス電圧を安定して供給することができない。そのため、増幅器の歪みを低減することができないばかりか、バイアス回路の発振信号が増幅されて不要波が出力されてしまう。
【００３８】
以下の実施形態では、ゲート容量Ｃgsが大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路について説明する。
【００３９】
（実施形態）
図１１は、実施形態に係る定電圧回路、及びその定電圧回路をバイアス回路として用いた増幅回路の回路図である。
【００４０】
本実施形態に係る定電圧回路４０は、差動増幅部４１と、ソース接地型増幅部４２とを有する。差動増幅部４１は、ｐ型ＭＯＳトランジスタＴ41，Ｔ42と、ｎ型ＭＯＳトランジスタＴ44，Ｔ45とを有し、ソース接地型増幅部４２は、ｐ型ＭＯＳトランジスタＴ43と、ｎ型ＭＯＳトランジスタＴ46と、電流源４５と、抵抗４７と、コンデンサ４８とを有する。
【００４１】
差動増幅部４１のｐ型ＭＯＳトランジスタＴ41，Ｔ42のソースはいずれも電圧Ｖddが供給される端子４３に接続されており、ｎ型ＭＯＳトランジスタＴ44，Ｔ45のソースはいずれも接地されている。また、トランジスタＴ41のドレイン、トランジスタＴ44のドレイン、トランジスタＴ44のゲート及びトランジスタＴ45のゲートは、接続点Ｎ１を介して相互に電気的に接続されている。更に、トランジスタＴ42のドレイン及びトランジスタＴ45のドレインは、いずれも差動増幅部４１の出力端子となる接続点Ｎ２に接続されている。
【００４２】
差動増幅部４１の第１の入力端子となるトランジスタＴ42のゲートは電圧Ｖinが供給される端子４４に接続されており、差動増幅部４１の第２の入力端子となるトランジスタＴ41のゲートは接続点Ｎ３に接続されている。
【００４３】
ソース接地型増幅部４２のｐ型ＭＯＳトランジスタＴ43のソースは電圧Ｖddが供給される端子４３に接続されており、ｎ型ＭＯＳトランジスタＴ46のソースは接地されている。また、これらのトランジスタＴ43，Ｔ46のドレインは、接続点Ｎ３及び出力端子４６に接続されている。更に、トランジスタＴ43のゲートは電流源４５に接続されており、トランジスタＴ46のゲートは接続点Ｎ２に接続されている。更にまた、トランジスタＴ46のゲートとドレインとの間には、抵抗４７及びコンデンサ４８が直列に接続されている。
【００４４】
差動型増幅器２０の回路構成は、基本的に図５の差動型増幅器２０と同じであるので、ここではその説明を省略する。図１１では、差動型増幅器２０のバイアス端子２６ｂに接続される出力電圧がＶｇの定電圧回路（バイアス回路）のみを図示しているが、バイアス端子２６ａにも同様に出力電圧がＶｄの定電圧回路が接続されている。なお、図１１に示す定電圧回路４０を差動型増幅器２０のバイアス端子２６ａ，２６ｂのいずれか一方のみに接続し、他方のバイアス端子にはパスコンデンサを外付けしてもよい。
【００４５】
本実施形態に係る定電圧回路（バイアス回路）では、上述したように、ソース接地型増幅部４２内のトランジスタＴ４６のゲートとドレインとの間に抵抗４７及びコンデンサ４８を直列に接続している。この抵抗４７及びコンデンサ４８により形成されるＲＣ回路を介して定電圧回路４０の出力をトランジスタＴ46のゲートにフィードバックすることにより、定電圧回路４０のループ利得が低減され、通過位相の変化を穏やかにすることができる。抵抗４７の抵抗値及びコンデンサ４８の容量値は、ループ利得及び通過位相が発振条件を満たさないように設定される。
【００４６】
図１２は、横軸に周波数をとり、縦軸に通過位相（右側縦軸）及びループ利得（左側縦軸）をとって、本実施形態に係る定電圧回路（バイアス回路）の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示している。この図１２において、一点鎖線は無負荷の状態のときのシミュレーション結果を示し、実線は出力端子と接地との間に負荷としてトランジスタのゲート容量Ｃgsに対応するコンデンサを接続したときのシミュレーション結果を示している。
【００４７】
この図１２からわかるように、定電圧回路（バイアス回路）４０の負荷としてコンデンサを接続した場合、ループ利得が１以上となるのは周波数が約８０ＭＨｚ以下の領域である。一方、周波数が８０ＭＨｚ以下の領域では、通過位相は１００度以下となる。従って、この定電圧回路４０は発振しないことがわかる。
【００４８】
図１３（ａ）は本実施形態の定電圧回路（バイアス回路）４０の入力波形をシミュレーションした図であり、図１３（ｂ）は同じくその定電圧回路４０の出力波形をシミュレーションした図である。ここでは、定電圧回路４０の端子４４に０Ｖから０．４Ｖに変化するステップ状信号を与えたときに定電圧回路４０の出力端子４６から出力される信号の波形をシミュレーションしている。
【００４９】
図１３（ａ），（ｂ）からわかるように、本実施形態に係る定電圧回路４０では、端子４４にパルス状の信号Ｖinを入力したときに、出力端子４６から入力信号Ｖinと同一の電圧が出力される。このシミュレーション結果から、本実施形態に係る定電圧回路（バイアス回路）４０は安定したバイアス給電が可能であることがわかる。
【００５０】
図１４は、横軸に増幅回路の出力をとり、縦軸に歪み強度をとって、図１１の増幅回路の歪み特性をシミュレーションした結果を示す図である。図１４中一点鎖線はバイアス回路を用いずにバイアス端子に直接高インピーダンスの電源を接続した場合の歪み特性（比較例）であり、実線は図１１の構成のバイアス回路（定電圧回路）を使用したときの歪み特性（実施例）である。但し、ここでは、増幅回路の入力端子に２トーンの信号（ＧＨｚオーダーのキャリア波にＭＨｚオーダーのデータ信号が重畳された信号）を入力し、三次相互変調歪み（ＩＭ３）を増幅回路の出力パワーの関数としてプロットしている。
【００５１】
図１４から、バイアス回路を用いていない比較例の増幅回路に比べて、実施例の増幅回路では全体的に歪み出力が少ないことがわかる。特に、出力パワーが２６ｄＢｍ付近の場合、比較例では三次相互変調歪みが−２８ｄＢｍ程度であるのに対し、実施例では−３４ｄＢｍ程度であり、約６ｄｂも歪みを低減できていることがわかる。
【００５２】
なお、上述の実施形態では差動型増幅器２０のバイアス端子とトランジスタのゲートとの間にバイアス給電部としてインダクタを配置した場合について説明したが、インダクタに替えてλ／４ショートスタブを配置してもよい。図１５に、λ／４ショートスタブの等価回路を示す。この図１５の等価回路のように、λ／４ショートスタブはインダクタとコンデンサとを並列接続したものと考えることができる。
【００５３】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００５４】
（付記１）所定の電圧が印加される第１の入力端子と、出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、
前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサと
を有することを特徴とする定電圧回路。
【００５５】
（付記２）前記差動増幅部は、カレントミラー回路を備えることを特徴とする付記１に記載の定電圧回路。
【００５６】
（付記３）前記差動増幅部の前記第１の入力端子に入力された電圧と同一の電圧を前記出力端子から出力することを特徴とする付記１又は２に記載の定電圧回路。
【００５７】
（付記４）出力端子から所定の電圧を出力する定電圧回路と、
前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、
前記増幅器は、第１の差動入力端子に接続された第１のトランジスタと、第２の差動入力端子に接続された第２のトランジスタと、前記バイアス端子と前記第１のトランジスタとの間に接続された第１のバイアス給電部と、前記バイアス端子と前記第２のトランジスタとの間に接続された第２のバイアス給電部とを備え、
前記定電圧回路は、所定の電圧が印加される第１の入力端子と、前記出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第３のトランジスタを備えたソース接地型増幅器と、
前記第３のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する
ことを特徴とする増幅回路。
【００５８】
（付記５）前記第１のバイアス給電部及び前記第２のバイアス給電部が、いずれもインダクタであることを特徴とする付記４に記載の増幅回路。
【００５９】
（付記６）前記第１のバイアス給電部及び前記第２のバイアス給電部が、いずれもλ／４ショートスタブであることを特徴とする付記４に記載の増幅回路。
【符号の説明】
【００６０】
１０…増幅器、１１…入力端子、１２…出力端子、１３，１４…バイアス端子、１５ａ，１５ｂ…バスコンデンサ、２０…差動型増幅器、２１，２２…増幅回路、２３ａ，２３ｂ…整合回路、２４ａ，２４ｂ，２５ａ，２５ｂ…バイアス給電用インダクタ、２６ａ，２６ｂ…バイアス端子、２７ａ，２７ｂ…差動入力端子、２８ａ，２８ｂ…差動出力端子、３０…バイアス回路、３１…差動増幅部、３２…ソース接地型増幅部、３３，３４…端子、３５…電流源、３６…出力端子、４０…定電圧回路（バイアス回路）、４１…差動増幅部、４２…ソース接地型増幅部、４３，４４…端子、４５…電流源、４６…出力端子、４７…抵抗、４８…コンデンサ。
【技術分野】
【０００１】
本発明は、定電圧回路及び増幅回路に関する。
【背景技術】
【０００２】
携帯電話等の無線機器に使用される増幅器には、隣接チャネル漏洩歪みをできるだけ低くすることが要望されている。
【０００３】
増幅器の隣接チャネル漏洩歪みを増大させる原因の一つに、バイアス電圧の変動がある。通常、バイアス回路には一定の電圧を出力する定電圧回路が使用される。この場合、増幅器のバイアス端子が高インピーダンスであると、データ変調信号を増幅器に入力したときにバイアス電圧がエンベロープに影響されて変動してしまう。これにより、増幅器の歪みが増大する。
【０００４】
増幅器の歪みを低減するために、通常は増幅器のバイアス端子に大容量のパスコンデンサを接続している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１０８４６７号公報
【特許文献２】特開２００８−４２６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート容量が大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路及び増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
開示の技術の一観点によれば、所定の電圧が印加される第１の入力端子と、出力端子に接続された第２の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する定電圧回路が提供される。
【０００８】
開示の技術の他の一観点によれば、出力端子から所定の電圧を出力する定電圧回路と、前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、前記増幅器は、第１の差動入力端子に接続された第１のトランジスタと、第２の差動入力端子に接続された第２のトランジスタと、前記バイアス端子と前記第１のトランジスタとの間に接続された第１のバイアス給電部と、前記バイアス端子と前記第２のトランジスタとの間に接続された第２のバイアス給電部とを備え、前記定電圧回路は、所定の電圧が印加される第１の入力端子と、前記出力端子に接続された第２の入力端子とを備えた差動増幅部と、ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第３のトランジスタを備えたソース接地型増幅器と、前記第３のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する増幅回路が提供される。
【発明の効果】
【０００９】
上記の一観点に係る定電圧回路によれば、ゲート容量が大きなトランジスタを有する増幅器に接続しても、発振が防止できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、増幅器とその増幅器に入力される信号の波形とを示す図である。
【図２】図２は、同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。
【図３】図３は、バイアス端子にパスコンデンサを接続した増幅器を示す図である。
【図４】図４は、同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。
【図５】図５は、差動型増幅器の一例を示す回路図である。
【図６】図６は、バイアス回路の一例を表した回路図である。
【図７】図７は、図６のバイアス回路を図５の差動型増幅器に使用した例を示す回路図である。
【図８】図８（ａ）は図７のバイアス回路の入力波形をシミュレーションした図であり、図８（ｂ）は同じくそのバイアス回路の出力波形をシミュレーションした図である。
【図９】図９は、バイアス回路の発振のメカニズムを説明する等価回路図である。
【図１０】図１０は、バイアス回路の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示す図である。
【図１１】図１１は、実施形態に係る定電圧回路、及びその定電圧回路をバイアス回路として用いた増幅回路の回路図である。
【図１２】図１２は、実施形態に係る定電圧回路（バイアス回路）の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示す図である。
【図１３】図１３（ａ）は実施形態の定電圧回路（バイアス回路）の入力波形をシミュレーションした図であり、図１３（ｂ）は同じくその定電圧回路の出力波形をシミュレーションした図である。
【図１４】図１４は、実施形態に係る増幅回路の歪み特性をシミュレーションした結果を示す図である。
【図１５】図１５は、λ／４ショートスタブの等価回路を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１２】
図１は増幅器とその増幅器に入力される信号の波形とを示す図、図２は同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。ここでは、図１のように、増幅器１０の入力端子１１にデータ変調信号、すなわち周波数がＧＨｚオーダーのキャリア波に周波数がＭＨｚオーダーのデータ信号が重畳された信号が入力されるものとする。また、増幅器１０のバイアス端子１３，１４には、バイアス電圧Ｖｄ，Ｖｇが供給されるものとする。
【００１３】
図１のように、データ変調信号が増幅器１０の入力端子１１に入力されると、バイアス電圧Ｖｄ，Ｖｇがデータ変調信号のエンベロープの周波数で変動する。これにより、増幅器１０の出力端子１２には、図２のように信号帯域の前後に隣接チャネル漏洩歪みが出現する。特に、信号帯域よりも高周波側に出現する三次相互変調歪み（ＩＭ３）が大きく、この三次相互変調歪みが問題となる。
【００１４】
図３はバイアス端子にパスコンデンサを接続した増幅器であり、図４は同じくその増幅器の出力の周波数スペクトルを模式的に示す図である。この図３のように増幅器１０のバイアス端子１３，１４に大容量のパスコンデンサ１５ａ，１５ｂを接続すると、バイアス電圧Ｖｄ，Ｖｇの変動を無視できる程度にまで小さくでき、図４のように隣接チャネル漏洩歪みを抑制することができる。
【００１５】
図５は、差動型増幅器の一例を示す回路図である。この差動型増幅器２０は、初段の増幅回路２１と、２段目の増幅回路２２と、整合回路２３ａ，２３ｂと、バイアス給電用インダクタ（又はλ／４ショートスタブ：以下、同じ）２４ａ，２４ｂ，２５ａ，２５ｂとを有する。
【００１６】
初段の増幅回路２１はｎ型ＭＯＳトランジスタＴ1，Ｔ2を有する。トランジスタＴ1のゲートは差動入力端子２７ａに接続され、トランジスタＴ2のゲートは差動入力端子２７ｂに接続されている。また、トランジスタＴ1，Ｔ2のソースはいずれも接地されており、トランジスタＴ1のドレインは整合回路２３ａに、トランジスタＴ2のドレインは整合回路２３ｂに接続されている。これらのトランジスタＴ1，Ｔ2のドレインには、インダクタ２４ａ，２４ｂを介してバイアス端子２６ａからバイアス電圧Ｖｄが供給される。
【００１７】
２段目の増幅回路２２はｎ型ＭＯＳトランジスタＴ3，Ｔ4を有する。トランジスタＴ3のゲートは整合回路２３ａに接続され、トランジスタＴ4のゲートは整合回路２３ｂに接続されている。また、トランジスタＴ3，Ｔ4のゲートには、インダクタ２５ａ，２５ｂを介してバイアス端子２６ｂからバイアス電圧Ｖｇが供給される。更に、トランジスタＴ３，Ｔ4のソースは接地され、トランジスタＴ3のドレインは差動出力端子２８ａに、トランジスタＴ4のドレインは差動出力端子２８ｂに接続されている。
【００１８】
このような差動型増幅器２０において、差動入力端子２７ａに入力されるデータ変調信号のキャリア波は、差動入力端子２７ｂに入力されるデータ変調信号のキャリア波に対し逆相である。このため、キャリア波に関しては、インダクタ２４ａ，２４ｂの中点Ａ、及びインダクタ２５ａ，２５ｂの中点Ｂが仮想接地となり、安定化される。
【００１９】
しかし、差動入力端子２７ａ，２７ｂに入力される信号のエンベロープは同相となるため、インダクタ２４ａ，２４ｂの中点Ａ及びインダクタ２５ａ，２５ｂの中点Ｂの電圧は、エンベロープの周波数で変動する。
【００２０】
図５中に一点鎖線で示すように端子２６ａ，２６ｂと接地との間にそれぞれ大容量のパスコンデンサ２９を接続すれば、バイアス電圧Ｖｄ，Ｖｇの変動を無視できるほど小さくすることは可能である。しかし、一般的にエンベロープの周波数はＭＨｚオーダーと低いため、バイアス電圧Ｖｄ，Ｖｇを安定化させるためにはμＦオーダーの大容量のパスコンデンサが必要となる。このような大容量のパスコンデンサを半導体チップ内に集積することは困難である。
【００２１】
半導体チップに集積可能な低インピーダンスのバイアス回路（定電圧回路）として、カレントミラーを使用した電圧ホロワ回路が知られている。図６は、この種のバイアス回路の一例を表した回路図である。
【００２２】
このバイアス回路３０は、差動増幅部３１と、ソース接地型増幅部３２とを有する。差動増幅部３１はｐ型ＭＯＳトランジスタＴ11，Ｔ12とｎ型ＭＯＳトランジスタＴ14，Ｔ15とを有し、ソース接地型増幅部３２はｐ型ＭＯＳトランジスタＴ13、ｎ型ＭＯＳトランジスタＴ16及び電流源３４を有する。
【００２３】
差動増幅部３１のｐ型ＭＯＳトランジスタＴ11，Ｔ12のソースはいずれも電圧Ｖddが供給される端子３３に接続されており、ｎ型ＭＯＳトランジスタＴ14，Ｔ15のソースはいずれも接地されている。また、トランジスタＴ11のドレイン、トランジスタＴ14のドレイン、トランジスタＴ14のゲート及びトランジスタＴ15のゲートは、接続点Ｎ１を介して相互に電気的に接続されている。更に、トランジスタＴ12のドレイン及びトランジスタＴ15のドレインは、いずれも差動増幅部３１の出力端子となる接続点Ｎ２に接続されている。
【００２４】
差動増幅部３１の第１の入力端子となるトランジスタＴ12のゲートは電圧Ｖinが供給される端子３４に接続されており、差動増幅部３１の第２の入力端子となるトランジスタＴ11のゲートは接続点Ｎ３に接続されている。
【００２５】
ソース接地型増幅部３２のｐ型ＭＯＳトランジスタＴ13のソースは電圧Ｖddが供給される端子３３に接続されており、ｎ型ＭＯＳトランジスタＴ16のソースは接地されている。また、これらのトランジスタＴ13，Ｔ16のドレインは、接続点Ｎ３及び出力端子３６に接続されている。更に、トランジスタＴ13のゲートは電流源３５に接続されており、トランジスタＴ16のゲートは接続点Ｎ２に接続されている
このようなバイアス回路３０では、端子３４に供給される電圧Ｖinと出力端子３６から出力される電圧Ｖoutとが同じ電圧となる。このバイアス回路３０を出力端子３６からみたときの出力インピーダンスは低く、例えば電流値が０．１ｍＡの場合５０Ω程度である。
【００２６】
図７は、図６のバイアス回路を図５の差動型増幅器に使用した例を示す回路図である。図７において、図５，図６と同一物には同一符号を付している。また、図７ではバイアス端子２６ｂに接続されるバイアス回路（出力電圧Ｖｇ）のみを図示しているが、バイアス端子２６ａにも同様のバイアス回路（出力電圧Ｖｄ）を接続する。
【００２７】
図７のように、バイアス回路３０の出力端子３６から出力される電圧Ｖｇは、差動型増幅器２０内のバイアス給電用インダクタ２５ａ，２５ｂを介してトランジスタＴ3，Ｔ4のゲートに供給される。このとき、バイアス回路３０の負荷は、インダクタ２５ａ，２５ｂと、トランジスタＴ3，Ｔ4のゲート入力容量Ｃgsとなる。
【００２８】
高出力の差動型増幅器では、ゲート幅が大きいトランジスタが使用される。そのため、トランジスタのゲート容量Ｃgsは大きく（例えば１ｐＦ以上）なる。低出力増幅器やその他の機能回路ではトランジスタのサイズが小さいため、ゲート容量Ｃgsも小さく、ゲート容量Ｃgsがバイアス回路の動作に影響を与えることは少ない。
【００２９】
図８（ａ）は図７のバイアス回路３０の入力波形をシミュレーションした図であり、図８（ｂ）は同じくそのバイアス回路３０の出力波形をシミュレーションした図である。ここでは、バイアス回路３０の端子３４に０Ｖから０．４Ｖに変化するステップ状信号を与えたときにバイアス回路３０の出力端子３６から出力される信号の波形をシミュレーションしている。
【００３０】
図８（ａ），（ｂ）からわかるように、増幅器２０内のトランジスタＴ3，Ｔ4のゲート容量Ｃgsが大きい場合、バイアス回路３０の端子３４に供給する電圧Ｖinが０．４Ｖに立ち上がった瞬間からバイアス回路３０が発振する。
【００３１】
図９は、バイアス回路３０の発振のメカニズムを説明する等価回路図である。この図９のように、バイアス回路３０は、出力信号の一部が入力端子にフィードバックされる２段構成のインバータ回路と考えることができる。また、トランジスタのゲート容量Ｃgsは、インバータ回路の出力端子と接地との間に接続された負荷と考えることができる。
【００３２】
図９の等価回路図のように表わされるフィードバック型増幅回路では、ループ利得と通過位相とにより発振条件が決まる。つまり、入力信号に対する出力信号の位相差（通過位相）がほぼ１８０度であり、且つループ利得が１以上であれば、そのフィードバック型増幅回路は発振する。
【００３３】
図１０は、横軸に周波数をとり、縦軸に通過位相（右側縦軸）及びループ利得（左側縦軸）をとって、バイアス回路の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示している。この図１０において、一点鎖線は無負荷の状態のときのシミュレーション結果を示し、実線は出力端子と接地との間に負荷として図９のようにトランジスタのゲート容量Ｃgsに対応するコンデンサを接続したときのシミュレーション結果を示している。
【００３４】
この場合、図１０からわかるように、周波数が１２０ＭＨｚ以下の範囲では、負荷の有無にかかわらず、ループ利得は１以上となる。
【００３５】
一方、図１０からわかるように無負荷のときは、ループ利得が１以上となる周波数（１２０ＭＨｚ以下）において、通過位相は約１００度又はそれ以下となる。従って、無負荷のときには、バイアス回路は発振しないことがわかる。
【００３６】
しかし、負荷としてコンデンサを接続した場合は、周波数の増加にともなう位相の変化が大きく、ループ利得が１以上の領域でも通過位相の値は１８０度に近くなる。このため、負荷としてコンデンサを接続したときには、図８（ｂ）に示すようにバイアス回路が発振してしまう。
【００３７】
バイアス回路が発振した状態では、増幅器にバイアス電圧を安定して供給することができない。そのため、増幅器の歪みを低減することができないばかりか、バイアス回路の発振信号が増幅されて不要波が出力されてしまう。
【００３８】
以下の実施形態では、ゲート容量Ｃgsが大きなトランジスタを有する増幅器に接続しても発振を防止できる定電圧回路について説明する。
【００３９】
（実施形態）
図１１は、実施形態に係る定電圧回路、及びその定電圧回路をバイアス回路として用いた増幅回路の回路図である。
【００４０】
本実施形態に係る定電圧回路４０は、差動増幅部４１と、ソース接地型増幅部４２とを有する。差動増幅部４１は、ｐ型ＭＯＳトランジスタＴ41，Ｔ42と、ｎ型ＭＯＳトランジスタＴ44，Ｔ45とを有し、ソース接地型増幅部４２は、ｐ型ＭＯＳトランジスタＴ43と、ｎ型ＭＯＳトランジスタＴ46と、電流源４５と、抵抗４７と、コンデンサ４８とを有する。
【００４１】
差動増幅部４１のｐ型ＭＯＳトランジスタＴ41，Ｔ42のソースはいずれも電圧Ｖddが供給される端子４３に接続されており、ｎ型ＭＯＳトランジスタＴ44，Ｔ45のソースはいずれも接地されている。また、トランジスタＴ41のドレイン、トランジスタＴ44のドレイン、トランジスタＴ44のゲート及びトランジスタＴ45のゲートは、接続点Ｎ１を介して相互に電気的に接続されている。更に、トランジスタＴ42のドレイン及びトランジスタＴ45のドレインは、いずれも差動増幅部４１の出力端子となる接続点Ｎ２に接続されている。
【００４２】
差動増幅部４１の第１の入力端子となるトランジスタＴ42のゲートは電圧Ｖinが供給される端子４４に接続されており、差動増幅部４１の第２の入力端子となるトランジスタＴ41のゲートは接続点Ｎ３に接続されている。
【００４３】
ソース接地型増幅部４２のｐ型ＭＯＳトランジスタＴ43のソースは電圧Ｖddが供給される端子４３に接続されており、ｎ型ＭＯＳトランジスタＴ46のソースは接地されている。また、これらのトランジスタＴ43，Ｔ46のドレインは、接続点Ｎ３及び出力端子４６に接続されている。更に、トランジスタＴ43のゲートは電流源４５に接続されており、トランジスタＴ46のゲートは接続点Ｎ２に接続されている。更にまた、トランジスタＴ46のゲートとドレインとの間には、抵抗４７及びコンデンサ４８が直列に接続されている。
【００４４】
差動型増幅器２０の回路構成は、基本的に図５の差動型増幅器２０と同じであるので、ここではその説明を省略する。図１１では、差動型増幅器２０のバイアス端子２６ｂに接続される出力電圧がＶｇの定電圧回路（バイアス回路）のみを図示しているが、バイアス端子２６ａにも同様に出力電圧がＶｄの定電圧回路が接続されている。なお、図１１に示す定電圧回路４０を差動型増幅器２０のバイアス端子２６ａ，２６ｂのいずれか一方のみに接続し、他方のバイアス端子にはパスコンデンサを外付けしてもよい。
【００４５】
本実施形態に係る定電圧回路（バイアス回路）では、上述したように、ソース接地型増幅部４２内のトランジスタＴ４６のゲートとドレインとの間に抵抗４７及びコンデンサ４８を直列に接続している。この抵抗４７及びコンデンサ４８により形成されるＲＣ回路を介して定電圧回路４０の出力をトランジスタＴ46のゲートにフィードバックすることにより、定電圧回路４０のループ利得が低減され、通過位相の変化を穏やかにすることができる。抵抗４７の抵抗値及びコンデンサ４８の容量値は、ループ利得及び通過位相が発振条件を満たさないように設定される。
【００４６】
図１２は、横軸に周波数をとり、縦軸に通過位相（右側縦軸）及びループ利得（左側縦軸）をとって、本実施形態に係る定電圧回路（バイアス回路）の通過位相及びループ利得の周波数依存特性をシミュレーションして調べた結果を示している。この図１２において、一点鎖線は無負荷の状態のときのシミュレーション結果を示し、実線は出力端子と接地との間に負荷としてトランジスタのゲート容量Ｃgsに対応するコンデンサを接続したときのシミュレーション結果を示している。
【００４７】
この図１２からわかるように、定電圧回路（バイアス回路）４０の負荷としてコンデンサを接続した場合、ループ利得が１以上となるのは周波数が約８０ＭＨｚ以下の領域である。一方、周波数が８０ＭＨｚ以下の領域では、通過位相は１００度以下となる。従って、この定電圧回路４０は発振しないことがわかる。
【００４８】
図１３（ａ）は本実施形態の定電圧回路（バイアス回路）４０の入力波形をシミュレーションした図であり、図１３（ｂ）は同じくその定電圧回路４０の出力波形をシミュレーションした図である。ここでは、定電圧回路４０の端子４４に０Ｖから０．４Ｖに変化するステップ状信号を与えたときに定電圧回路４０の出力端子４６から出力される信号の波形をシミュレーションしている。
【００４９】
図１３（ａ），（ｂ）からわかるように、本実施形態に係る定電圧回路４０では、端子４４にパルス状の信号Ｖinを入力したときに、出力端子４６から入力信号Ｖinと同一の電圧が出力される。このシミュレーション結果から、本実施形態に係る定電圧回路（バイアス回路）４０は安定したバイアス給電が可能であることがわかる。
【００５０】
図１４は、横軸に増幅回路の出力をとり、縦軸に歪み強度をとって、図１１の増幅回路の歪み特性をシミュレーションした結果を示す図である。図１４中一点鎖線はバイアス回路を用いずにバイアス端子に直接高インピーダンスの電源を接続した場合の歪み特性（比較例）であり、実線は図１１の構成のバイアス回路（定電圧回路）を使用したときの歪み特性（実施例）である。但し、ここでは、増幅回路の入力端子に２トーンの信号（ＧＨｚオーダーのキャリア波にＭＨｚオーダーのデータ信号が重畳された信号）を入力し、三次相互変調歪み（ＩＭ３）を増幅回路の出力パワーの関数としてプロットしている。
【００５１】
図１４から、バイアス回路を用いていない比較例の増幅回路に比べて、実施例の増幅回路では全体的に歪み出力が少ないことがわかる。特に、出力パワーが２６ｄＢｍ付近の場合、比較例では三次相互変調歪みが−２８ｄＢｍ程度であるのに対し、実施例では−３４ｄＢｍ程度であり、約６ｄｂも歪みを低減できていることがわかる。
【００５２】
なお、上述の実施形態では差動型増幅器２０のバイアス端子とトランジスタのゲートとの間にバイアス給電部としてインダクタを配置した場合について説明したが、インダクタに替えてλ／４ショートスタブを配置してもよい。図１５に、λ／４ショートスタブの等価回路を示す。この図１５の等価回路のように、λ／４ショートスタブはインダクタとコンデンサとを並列接続したものと考えることができる。
【００５３】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００５４】
（付記１）所定の電圧が印加される第１の入力端子と、出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、
前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサと
を有することを特徴とする定電圧回路。
【００５５】
（付記２）前記差動増幅部は、カレントミラー回路を備えることを特徴とする付記１に記載の定電圧回路。
【００５６】
（付記３）前記差動増幅部の前記第１の入力端子に入力された電圧と同一の電圧を前記出力端子から出力することを特徴とする付記１又は２に記載の定電圧回路。
【００５７】
（付記４）出力端子から所定の電圧を出力する定電圧回路と、
前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、
前記増幅器は、第１の差動入力端子に接続された第１のトランジスタと、第２の差動入力端子に接続された第２のトランジスタと、前記バイアス端子と前記第１のトランジスタとの間に接続された第１のバイアス給電部と、前記バイアス端子と前記第２のトランジスタとの間に接続された第２のバイアス給電部とを備え、
前記定電圧回路は、所定の電圧が印加される第１の入力端子と、前記出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第３のトランジスタを備えたソース接地型増幅器と、
前記第３のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する
ことを特徴とする増幅回路。
【００５８】
（付記５）前記第１のバイアス給電部及び前記第２のバイアス給電部が、いずれもインダクタであることを特徴とする付記４に記載の増幅回路。
【００５９】
（付記６）前記第１のバイアス給電部及び前記第２のバイアス給電部が、いずれもλ／４ショートスタブであることを特徴とする付記４に記載の増幅回路。
【符号の説明】
【００６０】
１０…増幅器、１１…入力端子、１２…出力端子、１３，１４…バイアス端子、１５ａ，１５ｂ…バスコンデンサ、２０…差動型増幅器、２１，２２…増幅回路、２３ａ，２３ｂ…整合回路、２４ａ，２４ｂ，２５ａ，２５ｂ…バイアス給電用インダクタ、２６ａ，２６ｂ…バイアス端子、２７ａ，２７ｂ…差動入力端子、２８ａ，２８ｂ…差動出力端子、３０…バイアス回路、３１…差動増幅部、３２…ソース接地型増幅部、３３，３４…端子、３５…電流源、３６…出力端子、４０…定電圧回路（バイアス回路）、４１…差動増幅部、４２…ソース接地型増幅部、４３，４４…端子、４５…電流源、４６…出力端子、４７…抵抗、４８…コンデンサ。
【特許請求の範囲】
【請求項１】
所定の電圧が印加される第１の入力端子と、出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、
前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサと
を有することを特徴とする定電圧回路。
【請求項２】
前記差動増幅部は、カレントミラー回路を備えることを特徴とする請求項１に記載の定電圧回路。
【請求項３】
前記差動増幅部の前記第１の入力端子に入力された電圧と同一の電圧を前記出力端子から出力することを特徴とする請求項１又は２に記載の定電圧回路。
【請求項４】
出力端子から所定の電圧を出力する定電圧回路と、
前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、
前記増幅器は、第１の差動入力端子に接続された第１のトランジスタと、第２の差動入力端子に接続された第２のトランジスタと、前記バイアス端子と前記第１のトランジスタとの間に接続された第１のバイアス給電部と、前記バイアス端子と前記第２のトランジスタとの間に接続された第２のバイアス給電部とを備え、
前記定電圧回路は、所定の電圧が印加される第１の入力端子と、前記出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第３のトランジスタを備えたソース接地型増幅器と、
前記第３のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する
ことを特徴とする増幅回路。
【請求項１】
所定の電圧が印加される第１の入力端子と、出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられるトランジスタを備えたソース接地型増幅器と、
前記トランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサと
を有することを特徴とする定電圧回路。
【請求項２】
前記差動増幅部は、カレントミラー回路を備えることを特徴とする請求項１に記載の定電圧回路。
【請求項３】
前記差動増幅部の前記第１の入力端子に入力された電圧と同一の電圧を前記出力端子から出力することを特徴とする請求項１又は２に記載の定電圧回路。
【請求項４】
出力端子から所定の電圧を出力する定電圧回路と、
前記出力端子に接続されたバイアス端子を備えた増幅器とを有し、
前記増幅器は、第１の差動入力端子に接続された第１のトランジスタと、第２の差動入力端子に接続された第２のトランジスタと、前記バイアス端子と前記第１のトランジスタとの間に接続された第１のバイアス給電部と、前記バイアス端子と前記第２のトランジスタとの間に接続された第２のバイアス給電部とを備え、
前記定電圧回路は、所定の電圧が印加される第１の入力端子と、前記出力端子に接続された第２の入力端子とを備えた差動増幅部と、
ソースが接地され、ドレインが前記出力端子に接続され、ゲートに前記差動増幅部の出力が与えられる第３のトランジスタを備えたソース接地型増幅器と、
前記第３のトランジスタのゲートとドレインとの間に直列に接続された抵抗及びコンデンサとを有する
ことを特徴とする増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２０８６３５（Ｐ２０１２−２０８６３５Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７２７０４（Ｐ２０１１−７２７０４）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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