画素アレイおよびそれを有するディスプレイパネル
【課題】画素構造の開口率を増やすことのできる画素アレイおよびそれを有するディスプレイパネルを提供する。
【解決手段】複数の画素構造を含む画素アレイを提供する。画素構造のうち少なくとも１つは、スキャンラインと、データラインと、能動素子と、画素電極と、読み出しラインと、ＥＭＩ遮蔽層と、検出装置とを有する。スキャンラインおよびデータラインは、基板の上に配置される。能動素子は、スキャンラインおよびデータラインに電気接続される。画素電極は、能動素子に電気接続される。読み出しラインは、データラインの上方または下方に配置される。ＥＭＩ遮蔽層は、データラインを覆い、読み出しラインとデータラインの間に位置する。検出装置は、スキャンラインおよび読み出しラインに電気接続される。
【解決手段】複数の画素構造を含む画素アレイを提供する。画素構造のうち少なくとも１つは、スキャンラインと、データラインと、能動素子と、画素電極と、読み出しラインと、ＥＭＩ遮蔽層と、検出装置とを有する。スキャンラインおよびデータラインは、基板の上に配置される。能動素子は、スキャンラインおよびデータラインに電気接続される。画素電極は、能動素子に電気接続される。読み出しラインは、データラインの上方または下方に配置される。ＥＭＩ遮蔽層は、データラインを覆い、読み出しラインとデータラインの間に位置する。検出装置は、スキャンラインおよび読み出しラインに電気接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素アレイおよびそれを有するディスプレイパネルに関するものであり、特に、タッチセンシング・ディスプレイパネルおよびその画素アレイに関するものである。
【背景技術】
【０００２】
現在の情報化時代において、人々は次第に電子製品に頼るようになり、携帯電話、ハンドヘルドＰＣ（handheld personal computer）、ＰＤＡ（personal digital assistant）、スマートフォン等の電子製品が我々の日常生活に普及した。小型で携帯性に優れ、使いやすさを求めるＩＴ（information technology）製品への要求を満たすため、従来のキーボードやマウスに代わる入力装置として、タッチセンシング・ディスプレイパネルが導入されるようになった。タッチセンシング・ディスプレイパネルの中でも、タッチ機能と表示機能の両方を実行することのできるタッチセンシング・ディスプレイパネルが、現在、最も人気の高い製品の１つである。
【０００３】
一般的に、タッチセンシング・ディスプレイパネルは、内蔵型のタッチセンシング・ディスプレイパネルと、追加型のタッチセンシング・ディスプレイパネルとに分かれる。内蔵型のタッチセンシング・ディスプレイパネルは、ディスプレイパネルの中にタッチセンシング装置を組み入れる形態をとっているが、追加型のタッチセンシング・ディスプレイパネルは、ディスプレイパネルの上にタッチセンシングパネルを取り付ける形態をとっている。内蔵型のタッチセンシング・ディスプレイパネルは、薄くて軽いという利点を有するため、近年、広く発展している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の内蔵型のタッチセンシング・ディスプレイパネルは、画素構造内に複数の読み出しラインとセンシング装置が形成される。これらの読み出しラインおよびセンシング装置は、金属で作られるため、画素構造の開口率（aperture ratio）が減少する。そのため、この画素構造を使用したディスプレイパネルは、輝度が比較的低く、表示品質に影響を及ぼす可能性がある。
【課題を解決するための手段】
【０００５】
したがって、本発明は、内蔵型のタッチセンシング・ディスプレイパネルの画素構造の開口率を増やすことのできる画素アレイおよびそれを有するディスプレイパネルを提供する。
【０００６】
本発明において、複数の画素構造を含む画素アレイを提供する。画素アレイは、２つの隣接したスキャンラインと２つの隣接したデータラインによって取り囲まれ、基板の上に配置される。画素構造は、能動素子（active device）と、検出装置と、画素電極と、読み出しラインとを有する。能動素子は、１つのスキャンラインおよび１つのデータラインに電気接続される。画素電極は、能動素子に電気接続される。検出装置は、隣のスキャンラインおよび読み出しラインに電気接続され、読み出しラインは、データラインと重なり合う。ＥＭＩ（electro-magnetic interference）遮蔽層は、データラインを覆い、読み出しラインとデータラインの間に位置する。
【０００７】
本発明は、また、第１基板、第２基板、および第１基板と第２基板の間に配置された表示媒体を含むディスプレイパネルを提供する。第１基板は、複数のスキャンラインと、その上に配置された複数のデータラインとを有し、スキャンラインとデータラインの交差部分付近に配置された複数の能動素子を含む。能動素子は、１つのスキャンラインおよび１つのデータラインに電気接続され、スキャンラインによって駆動する。画素電極は、能動素子に電気接続される。読み出しラインは、データラインと平行に配置され、データラインとは異なる別のプロセスによって配置される。ＥＭＩ遮蔽層は、データラインを覆い、読み出しラインとデータラインの間に位置する。検出装置は、スキャンラインおよび読み出しラインに電気接続される。
【発明の効果】
【０００８】
以上のように、読み出しラインをデータラインの上方または下方に配置することによって、画素構造の開口率を増やすことができる。また、ＥＭＩ遮蔽層を読み出しラインとデータラインの間に配置することによって、読み出しラインの検出信号がデータラインの下方にある駆動信号によって干渉されない。
【０００９】
本発明の上記及び他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る画素アレイの画像構造の概略的平面図である。
【図２Ａ】図１の画素構造の第１金属層の概略的平面図である。
【図２Ｂ】図１の画素構造の半導体層の概略的平面図である。
【図２Ｃ】図１の画素構造の第２金属層の概略的平面図である。
【図２Ｄ】図１の画素構造のＥＭＩ遮蔽層の概略的平面図である。
【図２Ｅ】図１の画素構造の導電層の概略的平面図である。
【図３Ａ】図１の断面線Ａ-Ａ’に沿った概略的断面図である。
【図３Ｂ】図１の断面線Ｂ-Ｂ’に沿った概略的断面図である。
【図４】本発明の実施形態に係るディスプレイパネルの概略的断面図である。
【図５】本発明の実施形態に係る画素構造の等価回路設計を示したものである。
【発明を実施するための形態】
【００１１】
図１は、本発明の実施形態に係る画素アレイの画像構造の概略的平面図であり、図３Ａは、図１の断面線Ａ-Ａ’に沿った概略的断面図であり、図３Ｂは、図１の断面線Ｂ-Ｂ’に沿った概略的断面図である。本実施形態の画素アレイは、複数の画素構造を含み、画素アレイのうち１つの画素構造Ｐnを例として図１に示す。図１、図３Ａおよび図３Ｂを参照すると、画素構造Ｐnは、スキャンラインＳＬnと、データラインＤＬnと、能動素子Ｔ1と、画素電極１０４と、読み出しラインＲＬnと、ＥＭＩ遮蔽層１０８と、検出装置１０２とを含む。本実施形態において、画素アレイは、複数のスキャンライン（ＳＬ1、…、ＳＬn-1、ＳＬn、ＳＬn+1、…）と、複数のデータライン（ＤＬ1、…、ＤＬn-1、ＤＬn、ＤＬn+1、…）と、複数の読み出しライン（ＲＬ1、…、ＲＬn-1、ＲＬn、ＲＬn+1、…）とを含む。各画素構造Ｐnは、１つの能動素子Ｔ1と、１つの画素電極１０４と、１つの検出装置１０２と、１つのＥＭＩ遮蔽層１０８とを有する。しかしながら、本発明は本実施形態のみに限定されず、能動素子Ｔ1の数、画素電極１０４の数、および検出装置１０２の数を限定しない。別の実施形態において（図示せず）、各画素構造が能動素子と画素電極を有し、検出装置が画素構造の一部においてのみ配置されてもよい。また、本実施形態において、画素構造Ｐnは、さらに、コンデンサ電極ラインＣＬnを含む。つまり、画素アレイは、さらに、複数のコンデンサ電極ライン（ＣＬ1、…、ＣＬn-1、ＣＬn、ＣＬn+1、…）を含む。
【００１２】
スキャンラインＳＬnおよびデータラインＤＬnは、基板１０の上に配置される。スキャンラインＳＬnは、データラインＤＬnとは異なる延伸方向を有する。また、スキャンラインＳＬnおよびデータラインＤＬnは、異なるフィルム層内に配置される。絶縁層１１２は、その間に挟まれて、スキャンラインＳＬnとデータラインＤＬnを電気的に絶縁する。スキャンラインＳＬnおよびデータラインＤＬnを用いて、画素構造Ｐnに駆動信号を伝送する。
【００１３】
画素構造Ｐnの能動素子Ｔ1は、スキャンラインＳＬnおよびデータラインＤＬnに電気接続される。ここで、能動素子Ｔ1は、ゲートＧ1、チャネルＣＨ1、ソースＳ1およびドレインＤ1を備えた薄膜トランジスタである。ゲートＧ1は、スキャンラインＳＬnに電気接続され、ソースＳ1は、データラインＤＬnに電気接続される。チャネルＣＨ1は、ゲートＧ1の上方、およびソースＳ1とドレインＤ1の下方に配置される。また、図３Ａに示すように、ゲートＧ1は、絶縁層１１２によって覆われ、絶縁層１１２は、ゲートＧ1とチャネルＣＨ1の間に位置する。本実施形態において、能動素子Ｔ1は、例えば、ボトムゲート型薄膜トランジスタであるが、本発明はこれに限定されない。本実施形態において、能動素子Ｔ1は、例えば、トップゲート型薄膜トランジスタであってもよい。
【００１４】
画素電極１０４は、能動素子Ｔ1に電気接続される。本実施形態において、画素電極１０４は、ドレインＤ1と画素電極１０４が重なり合った領域に形成されたコンタクトウィンドウＣ1を介して、能動素子Ｔ1のドレインＤ1に電気接続される。画素電極１０４は、酸化インジウムスズ（Indium Tin Oxide, ITO）や酸化インジウム亜鉛（Indium Zinc Oxide, IZO）等の透明導電材料、または金属等の反射導電材料で作られる。画素電極１０４は、また、透明導電材料と反射導電材料（図示せず）を組み合わせることによって、反透過画素構造を形成してもよい。
【００１５】
ある実施形態において、読み出しラインＲＬnがデータラインＤＬn+1の上を覆っていることから、ＲＯＤ法と略称される。さらに詳しく説明すると、読み出しラインＲＬnは、データラインＤＬn+1の上に直接配置され、それによって、読み出しラインＲＬnは、データラインＤＬn+1と重なり合う。別の実施形態において、データラインＤＬn+1が読み出しラインＲＬnの上を覆っていることから、ＤＯＲ法と略称される。さらに詳しく説明すると、読み出しラインＲＬnは、データラインＤＬn+1の下に直接配置され、それによって、読み出しラインＲＬnは、データラインＤＬn+1と重なり合う。読み出しラインＲＬnとデータラインＤＬn+1は、同じライン幅であっても、あるいは異なるライン幅であってもよい。読み出しラインＲＬnとデータラインＤＬn+1が同じライン幅である場合、読み出しラインＲＬnは、データラインＤＬn+1と完全に重なり合う。読み出しラインＲＬnとデータラインＤＬn+1が異なるライン幅である場合、読み出しラインＲＬnのライン幅は、データラインＤＬn+1のライン幅より大きい、または小さい。ＲＯＤ法を例にとると、読み出しラインＲＬnと画素電極１０４は、同じ層の中にある。つまり、読み出しラインＲＬnと画素電極１０４は、同時に作られ、且つ同じ材料を有する。また、図３Ｂを参照すると、読み出しラインＲＬnは、スキャンラインＳＬnと異なる延伸方向を有し、読み出しラインＲＬnとスキャンラインＳＬnの間に、絶縁層１１４および１１６が形成される。
【００１６】
コンデンサ電極ラインＣＬnは、基板１０の上に配置され、画素電極１０４と電気的に結合する。さらに詳しく説明すると、コンデンサ電極ラインＣＬnは、画素電極１０４の下に配置され、コンデンサ電極ラインＣＬnと画素電極１０４の間に絶縁層１１２、１１４および１１６が配置される。しかしながら、コンデンサ電極ラインＣＬnおよび画素電極１０４は、重なり合った領域を有し、コンデンサ電極ラインＣＬnは、この重なり合った領域で画素電極１０４と電気的に結合する。そのため、画素電極１０４の電荷をこの中に貯蓄することによって、画素構造Ｐnの蓄積コンデンサ（storage capacitor）を形成することができる。本実施形態において、コンデンサ電極ラインＣＬnは、主要部と、主要部から延伸した２つの分岐部とを含み、主要部は、スキャンラインＳＬnと平行な延伸方向を有し、２つの分岐部は、データラインＤＬnと平行な延伸方向を有する。しかしながら、本発明は、コンデンサ電極ラインＣＬnの形状または配置を限定しない。さらに、図２Ａを参照すると、本実施形態において、コンデンサ電極ラインＣＬnおよびスキャンラインＳＬnは同時に形成されるため、コンデンサ電極ラインＣＬnおよびスキャンラインＳＬnは、同じ層の中に配置される。ある実施形態において、画素構造中のコンデンサ電極ライン（ＣＬ1、…、ＣＬn-1、ＣＬn、ＣＬn+1、…）は、共通電圧に電気接続される。共通電圧は、例えば、直流電圧（direct current voltage）であってもよい。
【００１７】
検出装置１０２は、スキャンラインＳＬnおよび読み出しラインＲＬnに電気接続される。本実施形態において、検出装置１０２は、スイッチ装置Ｔ2と、フォトセンサ装置Ｔ3とを備える。スイッチ装置Ｔ2は、スキャンラインＳＬnおよび読み出しラインＲＬnに電気接続され、フォトセンサ装置Ｔ3は、スイッチ装置Ｔ2に電気接続される。さらに詳しく説明すると、スイッチ装置Ｔ2は、ゲートＧ2、チャネルＣＨ2、ソースＳ2およびドレインＤ2を含み、フォトセンサ装置Ｔ3は、ゲートＧ3、チャネルＣＨ3、ソースＳ3およびドレインＤ3を含む。スイッチ装置Ｔ2において、チャネルＣＨ2は、ゲートＧ2の上方、およびソースＳ2とドレインＤ2の下方に配置される。フォトセンサ装置Ｔ3において、チャネルＣＨ3は、ゲートＧ3の上方、およびソースＳ3とドレインＤ3の下方に配置される。スイッチ装置Ｔ2のゲートＧ2は、スキャンラインＳＬnに電気接続され、スイッチ装置Ｔ2のソースＳ2は、フォトセンサ装置Ｔ3のドレインＤ3に電気接続され、スイッチ装置Ｔ2のドレインＤ2は、コンタクトウィンドウＣ4を介して読み出しラインＲＬnに電気接続され、フォトセンサ装置Ｔ3のゲートＧ3およびソースＳ3は、コンデンサ電極ラインＣＬn+1に電気接続される。特に、フォトセンサ装置Ｔ3のソースＳ3は、導電パターン１１０およびコンタクトウィンドウＣ2、Ｃ3を介して、コンデンサ電極ラインＣＬn+1に接続される。本実施形態において、スイッチ装置Ｔ2およびフォトセンサ装置Ｔ3は、例えば、それぞれボトムゲート型薄膜トランジスタであるが、本発明はこれに限定されない。本実施形態において、スイッチ装置Ｔ2およびフォトセンサ装置Ｔ3は、例えば、それぞれトップゲート型薄膜トランジスタであってもよい。本分野における技術者であれば、薄膜トランジスタのドレインおよびソースが、これらに接続された電圧レベルによって交換可能であることを理解できるであろう。
【００１８】
ＥＭＩ遮蔽層１０８（図３Ａおよび図３Ｂに示す）は、データラインＤＬn+1を覆い、また、読み出しラインＲＬnとデータラインＤＬn+1の間に配置される。図１において、ＥＭＩ遮蔽層１０８を図示していないが、以降の記載において、ＥＭＩ遮蔽層１０８の配置または配列について説明する。本実施形態において、ＥＭＩ遮蔽層１０８は、データラインＤＬnおよびＤＬn+1と重なり合い、読み出しラインＲＬnは、ＥＭＩ遮蔽層１０８と重なり合う。ＥＭＩ遮蔽層１０８の材料は、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）等の透明導電材料、または金属を含む。
【００１９】
したがって、読み出しラインとデータラインが重なり合うことによって、画素構造Ｐnの開口率が増加する。そのため、この画素構造を有するディスプレイパネルは、輝度が増加し、表示品質が向上する。また、ＥＭＩ遮蔽層１０８が読み出しラインとデータラインの間に配置されるため、データラインの下にある駆動信号によって読み出しラインの検出信号が干渉されない。従来、下部基板にあるデータラインは、通常、上部基板上のデータラインと電極層の間の静電容量によって、ＲＣ遅延を有する。本実施形態のディスプレイパネルは、ＥＭＩ遮蔽層がデータラインと読み出しラインの間に挟まれているため、その結果、データラインのＲＣ遅延を減らすことができる。詳しく説明すると、図３Ａに示すように、絶縁層１１４、１１６およびＥＭＩ遮蔽層１０８内にコンタクトウィンドウＣ1が形成されるため、ＥＭＩ遮蔽層１０８は、画素電極１０４およびドレインＤ1に電気接続される。つまり、ＥＭＩ遮蔽層１０８は、画素電極１０４およびドレインＤ1と同じ電荷を有するため、データラインＤＬn+1の電磁干渉によって読み出しラインＲＬnに影響を及ぼすことを防ぐことができる。
【００２０】
画素構造Ｐnのフィルム層の配列について明確に説明するため、図２Ａ〜図２Ｅにおいて、それぞれ、画素構造Ｐnにおける５つのフィルム層の平面図を図示する。図２Ａは、図１の画素構造Ｐnの第１金属層（Ｍ１）の概略的平面図である。図１および図２Ａを参照すると、第１金属層は、スキャンラインＳＬnと、コンデンサ電極ラインＣＬnおよびＣＬn+1とを含む。さらに詳しく説明すると、スキャンラインＳＬnの一部は、能動素子Ｔ1のゲートＧ1として使用され、スキャンラインＳＬnの残りの部分は、スイッチ装置Ｔ2のゲートＧ2として使用される。本実施形態において、図２Ａに示した構成要素は、第１フォトマスク工程（photo-mask process）によって形成され、図２Ａに示したこれらの構成要素は、同時に、且つ同じ層に形成される。図２Ａに示した第１金属層が形成された後、絶縁層１１２（図３Ａおよび図３Ｂに示す）を形成して、第１金属層を覆う。
【００２１】
図２Ｂは、図１の画素構造Ｐnの半導体層の概略的平面図である。図１および図２Ｂを参照すると、半導体層は、絶縁層１１２の上に形成され、能動素子Ｔ1のチャネルＣＨ1と、スイッチ装置Ｔ2のチャネルＣＨ2と、フォトセンサ装置Ｔ3のチャネルＣＨ3とを含む。半導体層は、アモルファスシリコン層およびドープアモルファスシリコン層によって形成されてもよい。本実施形態において、図２Ｂに示した構成要素は、第２フォトマスク工程によって形成され、図２Ｂに示したこれらの構成要素は、同時に、且つ同じ層に形成される。本発明の別の実施形態において、能動素子Ｔ1のチャネルＣＨ1、スイッチ装置Ｔ2のチャネルＣＨ2、およびフォトセンサ装置Ｔ3のチャネルＣＨ3の他に、半導体層もまた、コンデンサ電極ラインとデータラインの間、および／またはスキャンラインとデータラインの間にいくつかの中間層パターン（図示せず）を含む。
【００２２】
図２Ｃは、図１の画素構造Ｐnの第２金属層（Ｍ２）の概略的平面図である。図１および図２Ｃを参照すると、第２金属層は、データラインＤＬnおよびＤＬn+1と、能動素子Ｔ1のソースＳ1およびドレインＤ1と、スイッチ装置Ｔ2のソースＳ2およびドレインＤ2と、フォトセンサ装置Ｔ3のソースＳ3およびドレインＤ3とを含む。本実施形態において、図２Ｃに示した構成要素は、第３フォトマスク工程によって形成され、図２Ｃに示したこれらの構成要素は、同時に、且つ同じ層に形成される。図２Ｃの第２金属層が形成された後、保護層として使用される絶縁層１１４（図３Ａおよび図３Ｂに示す）を形成して、第２金属層を覆う。
【００２３】
図２Ｄは、図１の画素構造ＰnのＥＭＩ遮蔽層の概略的平面図である。図２Ｃ、図３Ａおよび図３Ｂを参照すると、ＥＭＩ遮蔽層１０８は、図２Ｃの第２金属層を形成する第３フォトマスク工程によって形成され、それによって、ＥＭＩ遮蔽層１０８は、図２Ｃの第２金属層と同じパターンプロファイル（pattern profile）を有する。ＥＭＩ遮蔽層１０８は、透明導電材料または金属で作られる。
【００２４】
図２Ｄに示したＥＭＩ遮蔽層１０８が形成された後、保護層として使用される絶縁層１１６（図３Ａおよび図３Ｂに示す）を形成して、ＥＭＩ遮蔽層１０８を覆う。次に、第４フォトマスク工程で絶縁層１１６、１１４およびＥＭＩ遮蔽層１０８をパターン化し、コンタクトウィンドウＣ1〜Ｃ4にコンタクト開口を形成する。
【００２５】
図２Ｅは、図１の画素構造Ｐnの導電層の概略的平面図である。図１および図２Ｅを参照すると、導電層は、読み出しラインＲＬnおよびＲＬn-1と、画素電極１０４と、導電パターン１１０とを含む。本実施形態において、図２Ｅに示した構成要素は、第５フォトマスク工程によって形成され、図２Ｅに示したこれらの構成要素は、同時に、且つ同じ層に形成される。
【００２６】
図４は、本発明の実施形態に係るディスプレイパネルの概略的断面図である。図４を参照すると、本実施形態のディスプレイパネルは、第１基板１０、第２基板２０、および第１基板１０と第２基板２０の間に配置された表示媒体３０を含む。
【００２７】
第１基板１０は、ガラス、水晶、有機材料または金属で作られる。第１基板１０は、その上に画素アレイ１２を有し、画素アレイ１２は、図１に示した画素アレイであってもよい。
【００２８】
第２基板２０は、ガラス、水晶、有機材料等で作られる。本実施形態において、第２基板２０は、その上に電極層２２を有する。電極層２２は、透明電極層であってもよく、例えば、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）で作られる。電極層２２は、第２基板２０を完全に覆い、直流電圧等の共通電圧に電気接続される。また、別の実施形態において、第２基板２０の上に、赤、緑、青のフィルタパターンから成るカラーフィルタ層（図示せず）を配置してもよい。さらに、第２基板２０の上、およびカラーフィルタアレイのパターンの間に、光遮蔽パターン層（図示せず）を配置してもよく、これは、ブラックマトリクス（black matrix）とも称される。
【００２９】
本実施形態において、第１基板１０と第２基板２０の間に配置された表示媒体３０は、液晶材料を含むが、本発明はこれに限定されない。表示媒体３０は、有機発光材料、電気泳動ディスプレイ材料、またはプラズマディスプレイ材料等の他のディスプレイ材料であってもよい。
【００３０】
第１基板１０、第２基板２０および表示媒体３０を組み立てて図４に示したディスプレイパネルを形成した後、複数の画素ユニット（図５に示す）を形成する。各画素ユニットは、画素構造のうちの１つに対応する。図５において、図４のディスプレイパネルの画素ユニットの等価回路設計を示す。図５を参照すると、画素構造Ｐnの他に、液晶コンデンサＣlcも各画素ユニット内に形成する。液晶コンデンサＣlcは、第１基板１０（図４に示す）上の画素構造Ｐn、第２基板２０上の電極層２２、および画素構造Ｐnと電極層２２の間の液晶材料３０の画素電極によって形成される。
【００３１】
本実施形態において、第２基板２０上の電極層２２は、直流電圧のような共通電圧（Ｖcom）に電気接続される。コンデンサ電極ライン（ＣＬ1、…、ＣＬn-1、ＣＬn、ＣＬn+1、…）も、直流電圧のようなこの共通電圧（Ｖcom）に電気接続される。そのため、各画素ユニットの液晶コンデンサＣlcの一端が共通電圧（Ｖcom）に電気接続される。したがって、画素構造Ｐnにおいて、スイッチ装置Ｔ2および能動素子Ｔ1は、それぞれ２つの隣接するスキャンラインＳＬnおよびＳＬn-1に電気接続される。つまり、能動素子Ｔ1および検出装置１０２は、共通スキャンラインＳＬnを共有した時に、異なるコンデンサ電極ラインＣＬn+1およびＣＬnと電気的に結合する。
【００３２】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００３３】
読み出しラインをデータラインの上方または下方に配置するため、画素構造の開口率が増加する。また、ＥＭＩ遮蔽層を読み出しラインとデータラインの間に配置するため、読み出しラインの検出信号がデータラインの下方にある駆動信号によって干渉されない。そのため、本発明をタッチセンシング・ディスプレイパネルに応用することができる。
【符号の説明】
【００３４】
１０ 基板
２０ 反対側の基板
３０ 表示媒体
１０２ 検出装置
１０４ 画素電極
１０８ ＥＭＩ遮蔽層
１１２、１１４、１１６ 絶縁層
Ｃ1、Ｃ2、Ｃ3、Ｃ4 コンタクトウィンドウ
ＣＨ1、ＣＨ2、ＣＨ3 チャネル
ＣＬn コンデンサ電極ライン
Ｄ1、Ｄ2、Ｄ3 ドレイン
ＤＬn、ＤＬn+1 データライン
Ｇ1、Ｇ2、Ｇ3 ゲート
Ｐn 画素構造
ＲＬn 読み出しライン
Ｓ1、Ｓ2、Ｓ3 ソース
ＳＬn、ＳＬn+1 スキャンライン
Ｔ1 能動素子
Ｔ2 スイッチ装置
Ｔ3 フォトセンサ装置
【技術分野】
【０００１】
本発明は、画素アレイおよびそれを有するディスプレイパネルに関するものであり、特に、タッチセンシング・ディスプレイパネルおよびその画素アレイに関するものである。
【背景技術】
【０００２】
現在の情報化時代において、人々は次第に電子製品に頼るようになり、携帯電話、ハンドヘルドＰＣ（handheld personal computer）、ＰＤＡ（personal digital assistant）、スマートフォン等の電子製品が我々の日常生活に普及した。小型で携帯性に優れ、使いやすさを求めるＩＴ（information technology）製品への要求を満たすため、従来のキーボードやマウスに代わる入力装置として、タッチセンシング・ディスプレイパネルが導入されるようになった。タッチセンシング・ディスプレイパネルの中でも、タッチ機能と表示機能の両方を実行することのできるタッチセンシング・ディスプレイパネルが、現在、最も人気の高い製品の１つである。
【０００３】
一般的に、タッチセンシング・ディスプレイパネルは、内蔵型のタッチセンシング・ディスプレイパネルと、追加型のタッチセンシング・ディスプレイパネルとに分かれる。内蔵型のタッチセンシング・ディスプレイパネルは、ディスプレイパネルの中にタッチセンシング装置を組み入れる形態をとっているが、追加型のタッチセンシング・ディスプレイパネルは、ディスプレイパネルの上にタッチセンシングパネルを取り付ける形態をとっている。内蔵型のタッチセンシング・ディスプレイパネルは、薄くて軽いという利点を有するため、近年、広く発展している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の内蔵型のタッチセンシング・ディスプレイパネルは、画素構造内に複数の読み出しラインとセンシング装置が形成される。これらの読み出しラインおよびセンシング装置は、金属で作られるため、画素構造の開口率（aperture ratio）が減少する。そのため、この画素構造を使用したディスプレイパネルは、輝度が比較的低く、表示品質に影響を及ぼす可能性がある。
【課題を解決するための手段】
【０００５】
したがって、本発明は、内蔵型のタッチセンシング・ディスプレイパネルの画素構造の開口率を増やすことのできる画素アレイおよびそれを有するディスプレイパネルを提供する。
【０００６】
本発明において、複数の画素構造を含む画素アレイを提供する。画素アレイは、２つの隣接したスキャンラインと２つの隣接したデータラインによって取り囲まれ、基板の上に配置される。画素構造は、能動素子（active device）と、検出装置と、画素電極と、読み出しラインとを有する。能動素子は、１つのスキャンラインおよび１つのデータラインに電気接続される。画素電極は、能動素子に電気接続される。検出装置は、隣のスキャンラインおよび読み出しラインに電気接続され、読み出しラインは、データラインと重なり合う。ＥＭＩ（electro-magnetic interference）遮蔽層は、データラインを覆い、読み出しラインとデータラインの間に位置する。
【０００７】
本発明は、また、第１基板、第２基板、および第１基板と第２基板の間に配置された表示媒体を含むディスプレイパネルを提供する。第１基板は、複数のスキャンラインと、その上に配置された複数のデータラインとを有し、スキャンラインとデータラインの交差部分付近に配置された複数の能動素子を含む。能動素子は、１つのスキャンラインおよび１つのデータラインに電気接続され、スキャンラインによって駆動する。画素電極は、能動素子に電気接続される。読み出しラインは、データラインと平行に配置され、データラインとは異なる別のプロセスによって配置される。ＥＭＩ遮蔽層は、データラインを覆い、読み出しラインとデータラインの間に位置する。検出装置は、スキャンラインおよび読み出しラインに電気接続される。
【発明の効果】
【０００８】
以上のように、読み出しラインをデータラインの上方または下方に配置することによって、画素構造の開口率を増やすことができる。また、ＥＭＩ遮蔽層を読み出しラインとデータラインの間に配置することによって、読み出しラインの検出信号がデータラインの下方にある駆動信号によって干渉されない。
【０００９】
本発明の上記及び他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る画素アレイの画像構造の概略的平面図である。
【図２Ａ】図１の画素構造の第１金属層の概略的平面図である。
【図２Ｂ】図１の画素構造の半導体層の概略的平面図である。
【図２Ｃ】図１の画素構造の第２金属層の概略的平面図である。
【図２Ｄ】図１の画素構造のＥＭＩ遮蔽層の概略的平面図である。
【図２Ｅ】図１の画素構造の導電層の概略的平面図である。
【図３Ａ】図１の断面線Ａ-Ａ’に沿った概略的断面図である。
【図３Ｂ】図１の断面線Ｂ-Ｂ’に沿った概略的断面図である。
【図４】本発明の実施形態に係るディスプレイパネルの概略的断面図である。
【図５】本発明の実施形態に係る画素構造の等価回路設計を示したものである。
【発明を実施するための形態】
【００１１】
図１は、本発明の実施形態に係る画素アレイの画像構造の概略的平面図であり、図３Ａは、図１の断面線Ａ-Ａ’に沿った概略的断面図であり、図３Ｂは、図１の断面線Ｂ-Ｂ’に沿った概略的断面図である。本実施形態の画素アレイは、複数の画素構造を含み、画素アレイのうち１つの画素構造Ｐnを例として図１に示す。図１、図３Ａおよび図３Ｂを参照すると、画素構造Ｐnは、スキャンラインＳＬnと、データラインＤＬnと、能動素子Ｔ1と、画素電極１０４と、読み出しラインＲＬnと、ＥＭＩ遮蔽層１０８と、検出装置１０２とを含む。本実施形態において、画素アレイは、複数のスキャンライン（ＳＬ1、…、ＳＬn-1、ＳＬn、ＳＬn+1、…）と、複数のデータライン（ＤＬ1、…、ＤＬn-1、ＤＬn、ＤＬn+1、…）と、複数の読み出しライン（ＲＬ1、…、ＲＬn-1、ＲＬn、ＲＬn+1、…）とを含む。各画素構造Ｐnは、１つの能動素子Ｔ1と、１つの画素電極１０４と、１つの検出装置１０２と、１つのＥＭＩ遮蔽層１０８とを有する。しかしながら、本発明は本実施形態のみに限定されず、能動素子Ｔ1の数、画素電極１０４の数、および検出装置１０２の数を限定しない。別の実施形態において（図示せず）、各画素構造が能動素子と画素電極を有し、検出装置が画素構造の一部においてのみ配置されてもよい。また、本実施形態において、画素構造Ｐnは、さらに、コンデンサ電極ラインＣＬnを含む。つまり、画素アレイは、さらに、複数のコンデンサ電極ライン（ＣＬ1、…、ＣＬn-1、ＣＬn、ＣＬn+1、…）を含む。
【００１２】
スキャンラインＳＬnおよびデータラインＤＬnは、基板１０の上に配置される。スキャンラインＳＬnは、データラインＤＬnとは異なる延伸方向を有する。また、スキャンラインＳＬnおよびデータラインＤＬnは、異なるフィルム層内に配置される。絶縁層１１２は、その間に挟まれて、スキャンラインＳＬnとデータラインＤＬnを電気的に絶縁する。スキャンラインＳＬnおよびデータラインＤＬnを用いて、画素構造Ｐnに駆動信号を伝送する。
【００１３】
画素構造Ｐnの能動素子Ｔ1は、スキャンラインＳＬnおよびデータラインＤＬnに電気接続される。ここで、能動素子Ｔ1は、ゲートＧ1、チャネルＣＨ1、ソースＳ1およびドレインＤ1を備えた薄膜トランジスタである。ゲートＧ1は、スキャンラインＳＬnに電気接続され、ソースＳ1は、データラインＤＬnに電気接続される。チャネルＣＨ1は、ゲートＧ1の上方、およびソースＳ1とドレインＤ1の下方に配置される。また、図３Ａに示すように、ゲートＧ1は、絶縁層１１２によって覆われ、絶縁層１１２は、ゲートＧ1とチャネルＣＨ1の間に位置する。本実施形態において、能動素子Ｔ1は、例えば、ボトムゲート型薄膜トランジスタであるが、本発明はこれに限定されない。本実施形態において、能動素子Ｔ1は、例えば、トップゲート型薄膜トランジスタであってもよい。
【００１４】
画素電極１０４は、能動素子Ｔ1に電気接続される。本実施形態において、画素電極１０４は、ドレインＤ1と画素電極１０４が重なり合った領域に形成されたコンタクトウィンドウＣ1を介して、能動素子Ｔ1のドレインＤ1に電気接続される。画素電極１０４は、酸化インジウムスズ（Indium Tin Oxide, ITO）や酸化インジウム亜鉛（Indium Zinc Oxide, IZO）等の透明導電材料、または金属等の反射導電材料で作られる。画素電極１０４は、また、透明導電材料と反射導電材料（図示せず）を組み合わせることによって、反透過画素構造を形成してもよい。
【００１５】
ある実施形態において、読み出しラインＲＬnがデータラインＤＬn+1の上を覆っていることから、ＲＯＤ法と略称される。さらに詳しく説明すると、読み出しラインＲＬnは、データラインＤＬn+1の上に直接配置され、それによって、読み出しラインＲＬnは、データラインＤＬn+1と重なり合う。別の実施形態において、データラインＤＬn+1が読み出しラインＲＬnの上を覆っていることから、ＤＯＲ法と略称される。さらに詳しく説明すると、読み出しラインＲＬnは、データラインＤＬn+1の下に直接配置され、それによって、読み出しラインＲＬnは、データラインＤＬn+1と重なり合う。読み出しラインＲＬnとデータラインＤＬn+1は、同じライン幅であっても、あるいは異なるライン幅であってもよい。読み出しラインＲＬnとデータラインＤＬn+1が同じライン幅である場合、読み出しラインＲＬnは、データラインＤＬn+1と完全に重なり合う。読み出しラインＲＬnとデータラインＤＬn+1が異なるライン幅である場合、読み出しラインＲＬnのライン幅は、データラインＤＬn+1のライン幅より大きい、または小さい。ＲＯＤ法を例にとると、読み出しラインＲＬnと画素電極１０４は、同じ層の中にある。つまり、読み出しラインＲＬnと画素電極１０４は、同時に作られ、且つ同じ材料を有する。また、図３Ｂを参照すると、読み出しラインＲＬnは、スキャンラインＳＬnと異なる延伸方向を有し、読み出しラインＲＬnとスキャンラインＳＬnの間に、絶縁層１１４および１１６が形成される。
【００１６】
コンデンサ電極ラインＣＬnは、基板１０の上に配置され、画素電極１０４と電気的に結合する。さらに詳しく説明すると、コンデンサ電極ラインＣＬnは、画素電極１０４の下に配置され、コンデンサ電極ラインＣＬnと画素電極１０４の間に絶縁層１１２、１１４および１１６が配置される。しかしながら、コンデンサ電極ラインＣＬnおよび画素電極１０４は、重なり合った領域を有し、コンデンサ電極ラインＣＬnは、この重なり合った領域で画素電極１０４と電気的に結合する。そのため、画素電極１０４の電荷をこの中に貯蓄することによって、画素構造Ｐnの蓄積コンデンサ（storage capacitor）を形成することができる。本実施形態において、コンデンサ電極ラインＣＬnは、主要部と、主要部から延伸した２つの分岐部とを含み、主要部は、スキャンラインＳＬnと平行な延伸方向を有し、２つの分岐部は、データラインＤＬnと平行な延伸方向を有する。しかしながら、本発明は、コンデンサ電極ラインＣＬnの形状または配置を限定しない。さらに、図２Ａを参照すると、本実施形態において、コンデンサ電極ラインＣＬnおよびスキャンラインＳＬnは同時に形成されるため、コンデンサ電極ラインＣＬnおよびスキャンラインＳＬnは、同じ層の中に配置される。ある実施形態において、画素構造中のコンデンサ電極ライン（ＣＬ1、…、ＣＬn-1、ＣＬn、ＣＬn+1、…）は、共通電圧に電気接続される。共通電圧は、例えば、直流電圧（direct current voltage）であってもよい。
【００１７】
検出装置１０２は、スキャンラインＳＬnおよび読み出しラインＲＬnに電気接続される。本実施形態において、検出装置１０２は、スイッチ装置Ｔ2と、フォトセンサ装置Ｔ3とを備える。スイッチ装置Ｔ2は、スキャンラインＳＬnおよび読み出しラインＲＬnに電気接続され、フォトセンサ装置Ｔ3は、スイッチ装置Ｔ2に電気接続される。さらに詳しく説明すると、スイッチ装置Ｔ2は、ゲートＧ2、チャネルＣＨ2、ソースＳ2およびドレインＤ2を含み、フォトセンサ装置Ｔ3は、ゲートＧ3、チャネルＣＨ3、ソースＳ3およびドレインＤ3を含む。スイッチ装置Ｔ2において、チャネルＣＨ2は、ゲートＧ2の上方、およびソースＳ2とドレインＤ2の下方に配置される。フォトセンサ装置Ｔ3において、チャネルＣＨ3は、ゲートＧ3の上方、およびソースＳ3とドレインＤ3の下方に配置される。スイッチ装置Ｔ2のゲートＧ2は、スキャンラインＳＬnに電気接続され、スイッチ装置Ｔ2のソースＳ2は、フォトセンサ装置Ｔ3のドレインＤ3に電気接続され、スイッチ装置Ｔ2のドレインＤ2は、コンタクトウィンドウＣ4を介して読み出しラインＲＬnに電気接続され、フォトセンサ装置Ｔ3のゲートＧ3およびソースＳ3は、コンデンサ電極ラインＣＬn+1に電気接続される。特に、フォトセンサ装置Ｔ3のソースＳ3は、導電パターン１１０およびコンタクトウィンドウＣ2、Ｃ3を介して、コンデンサ電極ラインＣＬn+1に接続される。本実施形態において、スイッチ装置Ｔ2およびフォトセンサ装置Ｔ3は、例えば、それぞれボトムゲート型薄膜トランジスタであるが、本発明はこれに限定されない。本実施形態において、スイッチ装置Ｔ2およびフォトセンサ装置Ｔ3は、例えば、それぞれトップゲート型薄膜トランジスタであってもよい。本分野における技術者であれば、薄膜トランジスタのドレインおよびソースが、これらに接続された電圧レベルによって交換可能であることを理解できるであろう。
【００１８】
ＥＭＩ遮蔽層１０８（図３Ａおよび図３Ｂに示す）は、データラインＤＬn+1を覆い、また、読み出しラインＲＬnとデータラインＤＬn+1の間に配置される。図１において、ＥＭＩ遮蔽層１０８を図示していないが、以降の記載において、ＥＭＩ遮蔽層１０８の配置または配列について説明する。本実施形態において、ＥＭＩ遮蔽層１０８は、データラインＤＬnおよびＤＬn+1と重なり合い、読み出しラインＲＬnは、ＥＭＩ遮蔽層１０８と重なり合う。ＥＭＩ遮蔽層１０８の材料は、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）等の透明導電材料、または金属を含む。
【００１９】
したがって、読み出しラインとデータラインが重なり合うことによって、画素構造Ｐnの開口率が増加する。そのため、この画素構造を有するディスプレイパネルは、輝度が増加し、表示品質が向上する。また、ＥＭＩ遮蔽層１０８が読み出しラインとデータラインの間に配置されるため、データラインの下にある駆動信号によって読み出しラインの検出信号が干渉されない。従来、下部基板にあるデータラインは、通常、上部基板上のデータラインと電極層の間の静電容量によって、ＲＣ遅延を有する。本実施形態のディスプレイパネルは、ＥＭＩ遮蔽層がデータラインと読み出しラインの間に挟まれているため、その結果、データラインのＲＣ遅延を減らすことができる。詳しく説明すると、図３Ａに示すように、絶縁層１１４、１１６およびＥＭＩ遮蔽層１０８内にコンタクトウィンドウＣ1が形成されるため、ＥＭＩ遮蔽層１０８は、画素電極１０４およびドレインＤ1に電気接続される。つまり、ＥＭＩ遮蔽層１０８は、画素電極１０４およびドレインＤ1と同じ電荷を有するため、データラインＤＬn+1の電磁干渉によって読み出しラインＲＬnに影響を及ぼすことを防ぐことができる。
【００２０】
画素構造Ｐnのフィルム層の配列について明確に説明するため、図２Ａ〜図２Ｅにおいて、それぞれ、画素構造Ｐnにおける５つのフィルム層の平面図を図示する。図２Ａは、図１の画素構造Ｐnの第１金属層（Ｍ１）の概略的平面図である。図１および図２Ａを参照すると、第１金属層は、スキャンラインＳＬnと、コンデンサ電極ラインＣＬnおよびＣＬn+1とを含む。さらに詳しく説明すると、スキャンラインＳＬnの一部は、能動素子Ｔ1のゲートＧ1として使用され、スキャンラインＳＬnの残りの部分は、スイッチ装置Ｔ2のゲートＧ2として使用される。本実施形態において、図２Ａに示した構成要素は、第１フォトマスク工程（photo-mask process）によって形成され、図２Ａに示したこれらの構成要素は、同時に、且つ同じ層に形成される。図２Ａに示した第１金属層が形成された後、絶縁層１１２（図３Ａおよび図３Ｂに示す）を形成して、第１金属層を覆う。
【００２１】
図２Ｂは、図１の画素構造Ｐnの半導体層の概略的平面図である。図１および図２Ｂを参照すると、半導体層は、絶縁層１１２の上に形成され、能動素子Ｔ1のチャネルＣＨ1と、スイッチ装置Ｔ2のチャネルＣＨ2と、フォトセンサ装置Ｔ3のチャネルＣＨ3とを含む。半導体層は、アモルファスシリコン層およびドープアモルファスシリコン層によって形成されてもよい。本実施形態において、図２Ｂに示した構成要素は、第２フォトマスク工程によって形成され、図２Ｂに示したこれらの構成要素は、同時に、且つ同じ層に形成される。本発明の別の実施形態において、能動素子Ｔ1のチャネルＣＨ1、スイッチ装置Ｔ2のチャネルＣＨ2、およびフォトセンサ装置Ｔ3のチャネルＣＨ3の他に、半導体層もまた、コンデンサ電極ラインとデータラインの間、および／またはスキャンラインとデータラインの間にいくつかの中間層パターン（図示せず）を含む。
【００２２】
図２Ｃは、図１の画素構造Ｐnの第２金属層（Ｍ２）の概略的平面図である。図１および図２Ｃを参照すると、第２金属層は、データラインＤＬnおよびＤＬn+1と、能動素子Ｔ1のソースＳ1およびドレインＤ1と、スイッチ装置Ｔ2のソースＳ2およびドレインＤ2と、フォトセンサ装置Ｔ3のソースＳ3およびドレインＤ3とを含む。本実施形態において、図２Ｃに示した構成要素は、第３フォトマスク工程によって形成され、図２Ｃに示したこれらの構成要素は、同時に、且つ同じ層に形成される。図２Ｃの第２金属層が形成された後、保護層として使用される絶縁層１１４（図３Ａおよび図３Ｂに示す）を形成して、第２金属層を覆う。
【００２３】
図２Ｄは、図１の画素構造ＰnのＥＭＩ遮蔽層の概略的平面図である。図２Ｃ、図３Ａおよび図３Ｂを参照すると、ＥＭＩ遮蔽層１０８は、図２Ｃの第２金属層を形成する第３フォトマスク工程によって形成され、それによって、ＥＭＩ遮蔽層１０８は、図２Ｃの第２金属層と同じパターンプロファイル（pattern profile）を有する。ＥＭＩ遮蔽層１０８は、透明導電材料または金属で作られる。
【００２４】
図２Ｄに示したＥＭＩ遮蔽層１０８が形成された後、保護層として使用される絶縁層１１６（図３Ａおよび図３Ｂに示す）を形成して、ＥＭＩ遮蔽層１０８を覆う。次に、第４フォトマスク工程で絶縁層１１６、１１４およびＥＭＩ遮蔽層１０８をパターン化し、コンタクトウィンドウＣ1〜Ｃ4にコンタクト開口を形成する。
【００２５】
図２Ｅは、図１の画素構造Ｐnの導電層の概略的平面図である。図１および図２Ｅを参照すると、導電層は、読み出しラインＲＬnおよびＲＬn-1と、画素電極１０４と、導電パターン１１０とを含む。本実施形態において、図２Ｅに示した構成要素は、第５フォトマスク工程によって形成され、図２Ｅに示したこれらの構成要素は、同時に、且つ同じ層に形成される。
【００２６】
図４は、本発明の実施形態に係るディスプレイパネルの概略的断面図である。図４を参照すると、本実施形態のディスプレイパネルは、第１基板１０、第２基板２０、および第１基板１０と第２基板２０の間に配置された表示媒体３０を含む。
【００２７】
第１基板１０は、ガラス、水晶、有機材料または金属で作られる。第１基板１０は、その上に画素アレイ１２を有し、画素アレイ１２は、図１に示した画素アレイであってもよい。
【００２８】
第２基板２０は、ガラス、水晶、有機材料等で作られる。本実施形態において、第２基板２０は、その上に電極層２２を有する。電極層２２は、透明電極層であってもよく、例えば、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）で作られる。電極層２２は、第２基板２０を完全に覆い、直流電圧等の共通電圧に電気接続される。また、別の実施形態において、第２基板２０の上に、赤、緑、青のフィルタパターンから成るカラーフィルタ層（図示せず）を配置してもよい。さらに、第２基板２０の上、およびカラーフィルタアレイのパターンの間に、光遮蔽パターン層（図示せず）を配置してもよく、これは、ブラックマトリクス（black matrix）とも称される。
【００２９】
本実施形態において、第１基板１０と第２基板２０の間に配置された表示媒体３０は、液晶材料を含むが、本発明はこれに限定されない。表示媒体３０は、有機発光材料、電気泳動ディスプレイ材料、またはプラズマディスプレイ材料等の他のディスプレイ材料であってもよい。
【００３０】
第１基板１０、第２基板２０および表示媒体３０を組み立てて図４に示したディスプレイパネルを形成した後、複数の画素ユニット（図５に示す）を形成する。各画素ユニットは、画素構造のうちの１つに対応する。図５において、図４のディスプレイパネルの画素ユニットの等価回路設計を示す。図５を参照すると、画素構造Ｐnの他に、液晶コンデンサＣlcも各画素ユニット内に形成する。液晶コンデンサＣlcは、第１基板１０（図４に示す）上の画素構造Ｐn、第２基板２０上の電極層２２、および画素構造Ｐnと電極層２２の間の液晶材料３０の画素電極によって形成される。
【００３１】
本実施形態において、第２基板２０上の電極層２２は、直流電圧のような共通電圧（Ｖcom）に電気接続される。コンデンサ電極ライン（ＣＬ1、…、ＣＬn-1、ＣＬn、ＣＬn+1、…）も、直流電圧のようなこの共通電圧（Ｖcom）に電気接続される。そのため、各画素ユニットの液晶コンデンサＣlcの一端が共通電圧（Ｖcom）に電気接続される。したがって、画素構造Ｐnにおいて、スイッチ装置Ｔ2および能動素子Ｔ1は、それぞれ２つの隣接するスキャンラインＳＬnおよびＳＬn-1に電気接続される。つまり、能動素子Ｔ1および検出装置１０２は、共通スキャンラインＳＬnを共有した時に、異なるコンデンサ電極ラインＣＬn+1およびＣＬnと電気的に結合する。
【００３２】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００３３】
読み出しラインをデータラインの上方または下方に配置するため、画素構造の開口率が増加する。また、ＥＭＩ遮蔽層を読み出しラインとデータラインの間に配置するため、読み出しラインの検出信号がデータラインの下方にある駆動信号によって干渉されない。そのため、本発明をタッチセンシング・ディスプレイパネルに応用することができる。
【符号の説明】
【００３４】
１０ 基板
２０ 反対側の基板
３０ 表示媒体
１０２ 検出装置
１０４ 画素電極
１０８ ＥＭＩ遮蔽層
１１２、１１４、１１６ 絶縁層
Ｃ1、Ｃ2、Ｃ3、Ｃ4 コンタクトウィンドウ
ＣＨ1、ＣＨ2、ＣＨ3 チャネル
ＣＬn コンデンサ電極ライン
Ｄ1、Ｄ2、Ｄ3 ドレイン
ＤＬn、ＤＬn+1 データライン
Ｇ1、Ｇ2、Ｇ3 ゲート
Ｐn 画素構造
ＲＬn 読み出しライン
Ｓ1、Ｓ2、Ｓ3 ソース
ＳＬn、ＳＬn+1 スキャンライン
Ｔ1 能動素子
Ｔ2 スイッチ装置
Ｔ3 フォトセンサ装置
【特許請求の範囲】
【請求項１】
複数の画素構造を含み、
前記画素構造が、
前記画素構造を取り囲み、基板の上に配置された２つの隣接するスキャンラインおよび２つの隣接するデータラインと、
前記スキャンラインおよび画素電極のうちの１つに電気接続された能動素子と、
を含み、
読み出しラインが、前記データラインの上方に配置され、
ＥＭＩ遮蔽層が、前記読み出しラインと前記データラインの間に配置され、
検出装置が、前記読み出しラインに電気接続された
ことを特徴とする画素アレイ。
【請求項２】
前記基板と反対側の基板との間に配置された表示媒体をさらに含む請求項１記載の画素アレイ。
【請求項３】
前記読み出しラインと前記画素電極が、同じ層の中にある請求項１〜２に記載の画素アレイ。
【請求項４】
前記ＥＭＩ遮蔽層が、前記データラインと重なり合い、前記読み出しラインが、前記ＥＭＩ遮蔽層と重なり合った請求項１〜３に記載の画素アレイ。
【請求項５】
前記ＥＭＩ遮蔽層が、前記画素電極に電気接続された請求項１〜４に記載の画素アレイ。
【請求項６】
前記ＥＭＩ遮蔽層が、導電材料または金属を含む請求項１〜５に記載の画素アレイ。
【請求項７】
前記能動素子が、前記スキャンラインに電気接続されたゲート、前記データラインに電気接続されたソース、および前記画素電極に電気接続されたドレインを含み、前記ＥＭＩ遮蔽層が、前記ソース、前記ドレインおよび前記データラインと同じパターンプロファイルを有する請求項１〜６に記載の画素アレイ。
【請求項８】
前記画素構造が、さらに、前記画素電極と電気的に結合したコンデンサ電極ラインを含む請求項１〜７に記載の画素アレイ。
【請求項９】
前記検出装置が、
前記スキャンラインと前記読み出しラインに電気接続されたスイッチ装置と、
前記スイッチ装置に電気接続されたフォトセンサ装置と、
を含む請求項１〜８に記載の画素アレイ。
【請求項１０】
前記検出装置が、前記能動素子に結合されていない前記スキャンラインに接続された請求項１〜９に記載の画素アレイ。
【請求項１１】
前記読み出しラインと前記データラインが、同じ製造プロセスによって製造されていない請求項１〜１０に記載のディスプレイパネル。
【請求項１２】
前記データラインが、前記読み出しラインおよび前記ＥＭＩ遮蔽層の上を覆っている請求項１〜１１に記載のディスプレイパネル。
【請求項１】
複数の画素構造を含み、
前記画素構造が、
前記画素構造を取り囲み、基板の上に配置された２つの隣接するスキャンラインおよび２つの隣接するデータラインと、
前記スキャンラインおよび画素電極のうちの１つに電気接続された能動素子と、
を含み、
読み出しラインが、前記データラインの上方に配置され、
ＥＭＩ遮蔽層が、前記読み出しラインと前記データラインの間に配置され、
検出装置が、前記読み出しラインに電気接続された
ことを特徴とする画素アレイ。
【請求項２】
前記基板と反対側の基板との間に配置された表示媒体をさらに含む請求項１記載の画素アレイ。
【請求項３】
前記読み出しラインと前記画素電極が、同じ層の中にある請求項１〜２に記載の画素アレイ。
【請求項４】
前記ＥＭＩ遮蔽層が、前記データラインと重なり合い、前記読み出しラインが、前記ＥＭＩ遮蔽層と重なり合った請求項１〜３に記載の画素アレイ。
【請求項５】
前記ＥＭＩ遮蔽層が、前記画素電極に電気接続された請求項１〜４に記載の画素アレイ。
【請求項６】
前記ＥＭＩ遮蔽層が、導電材料または金属を含む請求項１〜５に記載の画素アレイ。
【請求項７】
前記能動素子が、前記スキャンラインに電気接続されたゲート、前記データラインに電気接続されたソース、および前記画素電極に電気接続されたドレインを含み、前記ＥＭＩ遮蔽層が、前記ソース、前記ドレインおよび前記データラインと同じパターンプロファイルを有する請求項１〜６に記載の画素アレイ。
【請求項８】
前記画素構造が、さらに、前記画素電極と電気的に結合したコンデンサ電極ラインを含む請求項１〜７に記載の画素アレイ。
【請求項９】
前記検出装置が、
前記スキャンラインと前記読み出しラインに電気接続されたスイッチ装置と、
前記スイッチ装置に電気接続されたフォトセンサ装置と、
を含む請求項１〜８に記載の画素アレイ。
【請求項１０】
前記検出装置が、前記能動素子に結合されていない前記スキャンラインに接続された請求項１〜９に記載の画素アレイ。
【請求項１１】
前記読み出しラインと前記データラインが、同じ製造プロセスによって製造されていない請求項１〜１０に記載のディスプレイパネル。
【請求項１２】
前記データラインが、前記読み出しラインおよび前記ＥＭＩ遮蔽層の上を覆っている請求項１〜１１に記載のディスプレイパネル。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【公開番号】特開２０１２−１１３３０９（Ｐ２０１２−１１３３０９Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２５６１３４（Ｐ２０１１−２５６１３４）
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（５１０３３６３０３）劍揚股▲ふん▼有限公司 (7)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１１−２５６１３４（Ｐ２０１１−２５６１３４）
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（５１０３３６３０３）劍揚股▲ふん▼有限公司 (7)
【Ｆターム（参考）】
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