磁気メモリセルおよびその製造方法
【課題】 ショートの発生を防止可能なMTJ積層構造を有する磁気メモリセルおよびその製造方法を提供する。
【解決手段】 CMPプロセスに先立つシリコン酸化物層53の形成前に、MTJ積層構造20の上に、シリコン窒化物層またはシリコン酸化窒化物層等の保護層52を別途形成する。その後、CMPプロセスにより全面を平坦化研磨してMTJ積層構造20領域以外のシリコン酸化物層53を選択的に除去した後、エッチングにより、MTJ積層構造20の真上にある保護層52を選択的に除去する。MTJショートが少なく、しかも、ビット線とフリー層との距離が制御されたMRAMセル構造を得ることができる。さらに、従来に比べて耐熱性に優れたMRAMセル構造を得ることもできる。さらに、製造工程において、CMPプロセスのマージンが大きくなるので、製造が容易となる。
【解決手段】 CMPプロセスに先立つシリコン酸化物層53の形成前に、MTJ積層構造20の上に、シリコン窒化物層またはシリコン酸化窒化物層等の保護層52を別途形成する。その後、CMPプロセスにより全面を平坦化研磨してMTJ積層構造20領域以外のシリコン酸化物層53を選択的に除去した後、エッチングにより、MTJ積層構造20の真上にある保護層52を選択的に除去する。MTJショートが少なく、しかも、ビット線とフリー層との距離が制御されたMRAMセル構造を得ることができる。さらに、従来に比べて耐熱性に優れたMRAMセル構造を得ることもできる。さらに、製造工程において、CMPプロセスのマージンが大きくなるので、製造が容易となる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、広く、磁気トンネル接合(MTJ;magnetic tunnel junctions)を有する磁気メモリに係わり、特に、磁気トンネル接合を保護する構造をもった磁気メモリセルおよびその製造方法に関する。
【背景技術】
【0002】
磁気ランダムアクセスメモリ(MRAM)チップは、ビット線およびワード線に接続されたMRAMセルアレイによって構成される。各セルは、電流が流れる少なくとも2つの導電線の間に形成された少なくとも1つの磁気接合を有する。各セルの磁気接合は、互いに異なる磁気状態をとることで情報を記憶するようになっている。
【0003】
図6および図7は、従来のMRAMセルの断面を表すものである。ここでは、共通の基板11の上に互いに隣り合って設けられた2つのMRAMセルの断面を表している。この図で、各MRAMセルは、シード層からなる下部電極層18と、MTJ構造の主要部分である活性層部分17と、キャップ層16とを有する。書込用のワード線13は、例えば、ビット線15の上方に設けてもよいが、これとは異なり、図7に符号19で示したように下部電極層18の下方に設けてもよい。各構造部分間のスペースには、絶縁層12が埋め込まれている。2つの領域14は導電ビアである。図6において、1つのワード線13(19)と1つのビット線15とをアクティブにすることにより、それらの交差する箇所のMRAMセルに情報が書き込まれるようになっている。一方、MRAMセルに書き込まれた情報は、図7に示したように、ビット線15、活性層部分17、下部電極層18、導電ビア14および層13を経由して図示しないトランジスタに流れる電流の大きさ(すなわち、活性層部分17の抵抗値)に基づいて読み出される。
【0004】
なお、図6および図7では、簡略化のために、磁気接合の上下に設けられている他の構成部分についての図示を省略し、また、図7ではキャップ層の図示を省略している。
【0005】
図8は、活性層部分17を含む一般的な磁気トンネル接合構造(以下、MTJ積層構造という。)を表すものである。このMTJ積層構造20は、下部電極層18、活性層部分17、およびキャップ層16を順次積層してなる構造である。活性層部分17は、反強磁性(AFM)のピンニング層32、強磁性のピンド層33、誘電体からなるトンネルバリア層31、および強磁性のフリー層34を順次積層してなる構造である。キャップ層16は、エッチングプロセスやCMPプロセスにおいてストップ層として用いられる、例えばタンタル(Ta)等のハードマスク材料を含んでいる。
【0006】
フリー層34の磁化方向はピンド層の磁化方向と平行または反平行になり得るようになっている。これにより、電流がトンネルバリア層31をトンネル通過する際の電気抵抗値が互いに異なる2つの状態を表すようになっている。読み出し動作時、情報は、MTJを流れる検出電流によってその磁気トンネル接合の磁気状態(電気抵抗値レベル)を検出することで読み出される。一方、書込動作時、情報は、ワード線電流とビット線電流との組み合わせにより生成される磁界によって接合の磁気状態(電気抵抗値レベル)をしかるべき状態に変化させることにより、その磁気トンネル接合に書き込まれる。
【0007】
高密度のMRAMチップを製作する場合には、各層形成後のトポグラフィー(表面形状)が概して平坦であることが好ましい。この場合の平坦化は、通常、CMPプロセスにより行われる。特に、MTJ積層構造の場合、CMPプロセスは、概ね平坦なトポグラフィーを得ること、および、MTJ積層構造の最上面を露出させて電気的コンタクトがとれるようにすること、を目的として用いられる。図9に示したように、まず、基板11上に、記憶素子本体部を構成する複数層の積層膜41およびその上のキャップ層16を形成したのち、これらをエッチングプロセスによってパターニングし、キャップ層16が載った活性層部分17を得る。キャップ層16は、CMPストップ層を含む。なお、図9、ならびにこれに続く図10および図11では、下部電極層18を基板11の中に含めてまとめた形で図示している。
【0008】
次に、図10に示したように、シリコン酸化物層42をウェハ全体に形成して、エッチングされた領域とMTJ積層構造(積層膜41およびキャップ層16)を覆う。続いて、図11に示したように、CMPプロセスにより、素子構造の上方のシリコン酸化物層42を除去する。このとき、キャップ層16の上部分16a(図11では破線で図示)もまた、CMPプロセスにおける制限的CMP作用により選択的に除去され、下部分16bのみがMTJ積層構造の上に残存する。
【0009】
以上のような従来のCMPプロセスにおいては、2つの重大な問題があった。第1は、CMPプロセスでは、通常、MTJ積層構造の周囲のシリコン酸化物層が薄くなるが、その際、MTJ積層構造そのものも薄くなる、ということである。その薄くなる量は、素子間およびウェハ間でかなりばらつくことが多く、場合によっては40nm以上にも達する。その薄くなる量が相当大きい場合には、トンネルバリアの下にある層が露出し、その結果、上部電極(図6,図7のビット線15)とショートすることになる。第2は、そのようなMTJのショートという問題を回避すべく極めて厚いキャップ層を形成することが考えられるが、その場合には、ビット線−フリー層間距離が増大することから、ビット線の書込能力が犠牲になる、という点である。
【0010】
以上の点に関連して先行技術を調査したところ、以下の特許文献1〜9が見つかった。
【0011】
特許文献1は、Kimらによるもので、キャップ層上の窒化物層、酸化物充填、CMPプロセス等を開示している。特許文献2において、Grynkewichらは、プラズマエンハンスト窒化物の形成してからMTJ積層構造の上に酸化物を形成し、CMPプロセスを行うことを開示している。特許文献3において、Durlamらは、MTJ積層構造の上に誘電体層を形成後、CMPプロセスにより平坦化することを提案している。特許文献4において、Leeは、層のパターニングするためにハードマスクを利用することを提案している。特許文献5は、Nuetzelらによるものであり、MTJ素子を形成したのち、窒化物層の形成に続いて、アライメントマークを構成する導電材料からなるレジスト層を形成し、このレジスト層をCMPプロセスで利用することを開示している。Leuschnerらによる特許文献6、およびLeeによる特許文献7には、MTJ素子の上を充填するための材料として窒化物または酸化物を用い、CMPプロセスを行うことが開示されている。特許文献8において、Nuetzelらは、MTJ積層構造の上のブランケット窒化物層を平坦化する技術を開示している。特許文献9において、Tuttleらは、MTJ層を保護するために、CMPプロセスを行わずにスラグ残渣110を当てにすること、エッチングマスク80をキャップ層上に残しておくこと、フリー層を基準としてトンネル層を階段状に形成をすることを開示している。
【0012】
【特許文献1】米国特許6806096
【特許文献2】米国特許6881351
【特許文献3】米国特許6174737
【特許文献4】米国特許6713802
【特許文献5】米国特許6858441
【特許文献6】米国特許6815248
【特許文献7】米国特許6783999
【特許文献8】米国特許6784091
【特許文献9】米国特許6852550
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、上記の特許文献1〜9には、キャップ層厚の増大に起因する書込能力の低下を伴うことなく、ショートの発生を効果的に防止できるMRAMセル構造については、有効な提案がなされていない。
【0014】
本発明は係る課題に鑑みてなされたもので、その目的は、シリコン酸化物層が薄くなることに起因するショートの発生を防止することができるMTJ積層構造を有する磁気メモリセルおよびその製造方法を提供することにある。
【0015】
本発明の他の目的は、MTJ積層構造におけるキャップ層をできるだけ薄くすることにより、ビット線とフリー層との距離を最小化し、ビット線書込効率(書込感度)を向上させることができる磁気メモリセルおよびその製造方法を提供することにある。
【0016】
本発明のさらなる目的は、上記のキャップ層がCMPストップ層を含まなくてもよい構成とすることができる磁気メモリセルおよびその製造方法を提供することにある。
【0017】
本発明のさらなる目的は、後工程で行われるアニーリングにより生ずるMTJ積層構造の劣化を防止することができる磁気メモリセルおよびその製造方法を提供することにある。
【0018】
本発明のさらなる目的は、MTJ積層構造を有する磁気メモリセルを製造するための従来からの製造方法を実質的に改変することなく、上記の各目的を達成することができる磁気メモリセルの製造方法を提供することにある。
【課題を解決するための手段】
【0019】
上記の目的は、MTJ側壁面の上に保護層を形成してからシリコン酸化物層やその他の中間層誘電体を形成し、しかるのち、この保護層が露出するまで平坦化研磨プロセスを行い、最後に、エッチングプロセスによってキャップ層の上面にある保護層を選択的に除去することで達成される。あるいは、この最後のエッチングプロセスの代わりに、上記とは別の平坦化研磨プロセスを行い、キャップ層が露出した時点で終了するようにしてもよい。より具体的には、以下の各手段により、上記目的が達成可能である。
【0020】
本発明にかかる第1の磁気メモリセルの製造方法は、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、キャップ層と側壁面とを覆うステップと、保護層の上に中間層誘電体を形成するステップと、化学的機械研磨(以下、CMPという。)プロセスによって保護層の上面が露出するまで平坦化することにより、研磨速度の違いに起因して中間層誘電体に保護層の表面よりも低い面が形成されるようにするステップと、エッチングプロセスによってキャップ層が露出するまで保護層を選択的に除去するステップとを含み、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合構造の抵抗値が有意の影響を受けないような磁気メモリセル性能を得ることを可能としたものである。なお、等厚性成膜プロセスとは、上面と側壁面とにおける膜厚がほぼ等しくなるような成膜プロセスを意味する。
【0021】
本発明にかかる第2の磁気メモリセルの製造方法は、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、キャップ層と側壁面とを覆うステップと、保護層の上に中間層誘電体を形成するステップと、第1のCMPプロセスによって保護層が露出するまで平坦化することにより、研磨速度の違いに起因して中間層誘電体に保護層の表面よりも低い面が形成されるようにするステップと、第1のCMPプロセスで用いたものとは異なる化学的作用を用いる第2のCMPプロセスによって、キャップ層が露出するまで保護層を選択的に除去するステップとを含み、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を得ることを可能としたものである。
【0022】
本発明の第1および第2の磁気メモリセルの製造方法では、磁気トンネル接合構造におけるキャップ層と側壁面とを覆うように保護層が形成されたのち、この保護層の上に中間層誘電体が形成される。さらに、(第1の)CMPプロセスによって保護層の上面が露出するまで平坦化が行われる。このとき、研磨速度の違いから、保護層の表面よりも低い面が中間層誘電体に形成される。次に、エッチングプロセスまたは(第2の)CMPプロセスによってキャップ層が露出するまで保護層が選択的に除去される。これにより、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合構造の抵抗値があまり影響を受けないような磁気メモリセル構造が形成される。
【0023】
本発明の第1および第2の磁気メモリセルの製造方法では、保護層をシリコン窒化物またはシリコン酸化窒化物で形成するのが好ましい。あるいは、保護層が、Ta,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むようにしてもよい。保護層の膜厚は、例えば3nmないし50nm程度が好ましいが、より好ましくは、3nmないし40nm程度である。保護層の形成には、例えば、プラズマエンハンストCVDプロセスまたは原子層CVDプロセスが利用可能である。中間層誘電体は、例えばシリコン酸化物で形成可能である。また、保護層の選択的除去には、弗素系プラズマ下での反応性イオンエッチングを用いることができる。この場合、保護層のエッチング速度が、中間層誘電体のエッチング速度の10倍以上であり、かつ、キャップ層のエッチング速度の10倍ないし20倍であるのが好ましい。
【0024】
本発明の磁気メモリセルは、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造と、キャップ層の上面を除き絶縁トンネル層およびその下方にある層を覆うように設けられた保護層と、この保護層の上に設けられた上部電極層とを備え、側壁面と上部電極層との間の短絡(電気的ショート)が阻止されていることを特徴とするものである。
【0025】
本発明の磁気メモリセルでは、保護層をシリコン窒化物またはシリコン酸化窒化物で形成するのが好ましい。あるいは、保護層が、Ta,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むようにしてもよい。保護層の膜厚は、例えば3nmないし50nm程度が好ましいが、より好ましくは、3nmないし40nm程度である。また、約10時間にわたって約280°Cの温度に加熱されたとしても、磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を有することが好ましい。
【発明の効果】
【0026】
本発明の第1および第2の磁気メモリセルの製造方法によれば、CMPプロセスに先立つ中間層誘電体の形成前に、パターニングされた磁気トンネル接合構造におけるキャップ層と側壁面を覆うようにして保護層を別途形成するようにしたので、磁気トンネル接合構造のショートの発生が少なく、素子の歩留りや信頼性が向上する。しかも、キャップ層を必要最小限の厚さにすることができるので、ビット線とフリー層との距離が短縮化され、ビット線書込効率(書込感度)を高めることができる。特に、保護層をシリコン酸化物ではなくシリコン窒化物またはシリコン酸化窒化物で形成した場合には、トンネル接合部への酸素原子の拡散を回避できるので、温度上昇に伴うトンネル接合抵抗値の増加を抑制でき、従来に比べて耐熱性に優れたMRAMセル構造が得られる。さらに、従来とは異なり、キャップ層にCMPストップ層を含めることなく、CMPプロセスのマージンを大きくすることができるので、製造の容易さの面でも有利である。
【発明を実施するための最良の形態】
【0027】
以下、本発明を実施するための最良の形態(以下、単に実施の形態という。)について、図面を参照して詳細に説明する。
【0028】
図1〜図5は本発明の一実施の形態に係る磁気メモリ素子の製造方法における要部工程を表すものである。なお、本発明の一実施の形態に係る磁気メモリセルは、この製造方法によって具現化されるので、以下、併せて説明する。
【0029】
まず、基板11上にシード層を形成したのち、その上に、記憶素子本体部を構成することとなる複数層の積層膜41とキャップ層16とを順次形成する(図示せず)。次に、これらのすべての層を選択的エッチングプロセスによってパターニングし、図1に示したように、シード層からなる下部電極層18と、積層膜からなる活性層部分41と、キャップ層16とからなるMTJ積層構造20を得る。ここで、キャップ層16は、従来のプロセスにおいて必要であったCMPストップ層を含んでいない。但し、含んでいても問題はない。活性層部分41は、図8で説明した活性層部分17と同様の構造を有し、反強磁性(AFM)のピンニング層32、強磁性のピンド層33、誘電体からなるトンネルバリア層31、および強磁性のフリー層34を順次積層して構成されている。
【0030】
次に、図2に示したように、本実施の形態の主な特徴をなす保護層52を、MTJ積層構造20の全体を覆って保護するように形成する。保護層52は、例えば、SiNXで表されるシリコン窒化物材料で構成するのが好ましいが、シリコン窒化物(silicon nitride)またはシリコン酸化窒化物(silicon oxy-nitride)で構成するのがより好ましい。あるいは、Ta(タンタル),Ru(ルテニウム),TaN(窒化タンタル),Ti(チタン),TiN(窒化チタン),およびWN(窒化タングステン)からなる群から選ばれた元素を含むように保護層52を形成してもよい。
【0031】
また、保護層52の膜厚は、例えば、3nmないし50nmとするのが好ましいが、3nmないし40nmとするのがより好ましい。保護層52の形成には、例えば、プラズマエンハンストCVD(plasma enhanced chemical vapor deposition)プロセスまたは原子層(atomic layer)CVDプロセスのような等厚性(conformal)成膜プロセスを用いるのが好ましい。ここで、プラズマエンハンストCVDとは、いわゆるPECVD法と呼ばれ、プラズマ放電中の反応を利用して行うCVDプロセスであり、成膜速度および膜質の向上が可能である。この方法では、プラズマ放電中、系内のガスは衝突により相互に活性化されラジカルとなり、熱的励起のみによっては不可能な低温下での反応が可能になる。また、原子層CVDとは、いわゆるALD法(原子層成長法)と呼ばれるCVDプロセスのひとつであって、気相成長に含まれている個々の化学反応の過程を明確に分離して繰り返すようにすることにより、高精度の膜厚均一性と正確な膜厚制御とが実現可能である。
【0032】
続いて、図3に示したように、保護層52を含む全面を覆うように、中間誘電体層としてのシリコン酸化物層53を形成する。
【0033】
次に、図4に示したように、通常のCMPプロセス(第1のCMPプロセス)により、ウェハ全体の平坦化研磨を行い、MTJ積層構造20の上にあるシリコン酸化物層53を除去する。保護層52をシリコン窒化物またはシリコン酸化窒化物で形成した場合には、その研磨速度がシリコン酸化物層53の10分の1以下なので、CMPプロセスにより、図4のように、MTJ積層構造20の上方からシリコン酸化物53が除去される一方、MTJ積層構造20上の保護層52は、ある程度残存する。
【0034】
図4に示したように、シリコン酸化物層53と保護層52の研磨速度の違いにより、シリコン酸化物層53の表面は、MTJ積層構造20にごく近い領域において、MTJ積層構造20の頂部(の真上)の、シリコン窒化物またはシリコン酸化窒化物からなる保護層52よりも低くなる。MTJ積層構造20を取り囲んでいる保護層52は、その研磨速度が遅いために、ほとんど除去されないからである。保護層52は、シリコン酸化物層53がMTJ積層構造20のトンネルバリア層31(図8)の高さレベルよりも低くなっている限り、磁気トンネル接合のトンネルバリア層31を保護するように機能する。このため、MTJ積層構造20のうちのトンネルバリア層31よりも下側の層は、露出することがなく、また、意図せずに上部電極層66とショートしてしまうことがない。すなわち、MTJ積層構造20の側壁面と上部電極層66との間の短絡(電気的ショート)が阻止されている(後述する図5参照)。このことが、従来のプロセスとは異なる重要かつ優れた特徴点である。
【0035】
CMPプロセスの後、図5に示したように、エッチングプロセスを行い、MTJ積層構造20の頂部の上方にある保護層52を選択的に除去する。この場合のエッチングプロセスは、保護層52のエッチング速度が、保護層52以外の部分のエッチング速度に比べて十分速くなるような条件で行う。具体的には、保護層52のエッチング速度が、シリコン酸化物層53の約10倍、キャップ層16の約10〜20倍という速いエッチング速度となるようにするのが好ましい。こうした高選択比エッチングの際には、キャップ層16のうちの極めて微量な部分だけしか除去されない。MTJ積層構造20の周りにあるSiNXで表されるシリコン窒化物材料は、MTJ積層構造20を基準としたオーバーエッチングによって多少は除去されるが、その量は微量であり、エッチング量の制御も可能である。そのような目的の選択的エッチングとしては、弗素系プラズマ中での反応性イオンエッチング(RIE)が好適である。但し、これには限定されず、RIEと同様の互いに異なる複数のエッチング速度をもった他のエッチングプロセスを用いることも可能である。
【0036】
なお、上記の方法では、CMPプロセス後にエッチングプロセスを行うことによって保護層52の一部(MTJ積層構造20の真上の部分)を除去するようにしたが、この方法に代えて、上記のCMPプロセスとは異なる化学的作用に基づく別の(保護層52がそれ以外の部分に比べて十分速く研磨除去されるような条件の)CMPプロセス(第2のCMPプロセス)を用いてMTJ積層構造20上の保護層52をすべて除去するようにしてもよい。
【0037】
このようにして、図5に示したような新規なMRAMセル構造の形成が完了する。但し、この図では、下部電極層よりも下側の層や上部電極層66の上側の層は図示を省略している。このMRAMセル構造によれば、後述する理由により、素子ショートを少なくしつつも、従来の素子構造に比べて上部電極層66とフリー層34(図8)との間の距離をより良好に短縮化制御することができる。なお、周辺構造まで含めたMRAMセルの全体構造は、例えば、図7に示すような構造である。
【0038】
次に、このような製造方法の作用を説明する。
【0039】
既に述べたように、従来は、MTJ積層構造20におけるキャップ層のCMPプロセスにおいて研磨終了点を正確に制御することは困難であった。素子間でも、また、ウェハ間でも、ばらつくことが多いからである。このため、従来はビット線とフリー層との距離を制御することがうまくできなかった。一般に、MRAMセルにおいて、ビット線電流によって生じる磁界がフリー層に印加されるときの磁界強度は、ビット線とフリー層との距離に大きく依存することから、この距離を制御できないということは、とりも直さず、フリー層へのスイッチング印加磁界を制御できないこと、すなわち、素子の性能の低下を意味する。
【0040】
これに対し、本実施の形態のプロセスを用いた場合には、図5に示したように、たとえシリコン酸化物層53がトンネルバリア層31(図8)よりも低い高さレベルまで除去されたとしても、トンネルバリア層31の下側の層と上部電極層66とが電気的にショートすることはない。そして、そのようなショートを避けるためにMTJ積層構造20のキャップ層16を従来のように厚くすることは不要である、という点も重要である。さらに、本実施の形態には、従来の場合に比べて、CMPプロセスのマージンが大きくなるという利点もある。
【0041】
MTJ積層構造20と接触している材料が二酸化シリコンではなくシリコン窒化物またはシリコン酸化窒化物であるという事実は、別の理由からも重要である。従来の素子構造では、素子温度が250°Cを越えるとMTJ抵抗値が著しく増加してしまうことは認識されていた。これは、トンネル接合部と接触しているシリコン酸化物層から酸素原子がトンネル接合部に拡散することによる影響であることが判っている。ところが、シリコン酸化物をシリコン窒化物またはシリコン酸化窒化物に代えると、そのような温度上昇に伴うMTJ抵抗値の増加が生じなくなる。具体的には、シリコン窒化物またはシリコン酸化窒化物によって覆われたMTJ積層構造20では、10時間にわたって280°Cに加熱された場合であっても、MTJ抵抗値が著しく変化することがない。
【0042】
以上のように、本実施の形態によれば、CMPプロセスに先立つ中間層誘電体(シリコン酸化物層53)の形成前に、パターニングされたMTJ積層構造20の上に、シリコン窒化物層またはシリコン酸化窒化物層等の保護層を別途形成するという、MRAMチップの新たな製造プロセスを採用したので、MTJショートが少なく、素子の歩留りや信頼性が向上する。しかも、ビット線とフリー層との距離が制御されたMRAMセル構造を得ることができるので、ビット線書込効率(書込感度)を高めることができる。また、従来に比べて耐熱性に優れたMRAMセル構造を得ることもできる。さらに、従来とは異なり、キャップ層にCMPストップ層を含めることなく、CMPプロセスのマージンを大きくすることができる。
【0043】
以上、好適な実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、既に述べたように、図6の場合と同様にワード線がビット線の上側にあってもよいが、それとは逆に、図7の場合と同様にワード線がビット線の下側にあってもよい。
【図面の簡単な説明】
【0044】
【図1】本発明の磁気メモリ素子の製造方法における一工程を示す断面図である。
【図2】図1に続く工程において、すべての露出面を覆うように保護層を形成した状態を示す断面図である。
【図3】図2に続く工程において、図2に示した構造の上にシリコン酸化物層を形成した状態を示す断面図である。
【図4】図3に続く工程において、MTJ積層構造の上にあるシリコン酸化物層をCMPプロセスによって最終的にすべて除去した状態を示す断面図である。
【図5】図4に続く工程において、本実施の形態のMRAMセルの形成が完了した状態を示す断面図である。
【図6】MTJ積層構造をもつ従来の1対のMRAMセルの構成を表す断面図である。
【図7】図6に示したワード線に代えて、MTJ積層構造の下方にワード線を配置した場合の一般的なMRAMセルを示す断面図である。
【図8】一般的なMTJ積層構造を構成する主要層を示す断面図である。
【図9】図6および図7に示した素子を製造するための従来方法の一工程を示す断面図である。
【図10】図9に続く工程を示す断面図である。
【図11】図10に続く工程を示す断面図である。
【符号の説明】
【0045】
11…基板、16…キャップ層、17…活性層部分、18…下部電極層(シード層)、20…MTJ積層構造、31…トンネルバリア層、32…ピンニング層、33…ピンド層、34…フリー層、52…保護層、53…シリコン酸化物層、66…上部電極。
【技術分野】
【0001】
本発明は、広く、磁気トンネル接合(MTJ;magnetic tunnel junctions)を有する磁気メモリに係わり、特に、磁気トンネル接合を保護する構造をもった磁気メモリセルおよびその製造方法に関する。
【背景技術】
【0002】
磁気ランダムアクセスメモリ(MRAM)チップは、ビット線およびワード線に接続されたMRAMセルアレイによって構成される。各セルは、電流が流れる少なくとも2つの導電線の間に形成された少なくとも1つの磁気接合を有する。各セルの磁気接合は、互いに異なる磁気状態をとることで情報を記憶するようになっている。
【0003】
図6および図7は、従来のMRAMセルの断面を表すものである。ここでは、共通の基板11の上に互いに隣り合って設けられた2つのMRAMセルの断面を表している。この図で、各MRAMセルは、シード層からなる下部電極層18と、MTJ構造の主要部分である活性層部分17と、キャップ層16とを有する。書込用のワード線13は、例えば、ビット線15の上方に設けてもよいが、これとは異なり、図7に符号19で示したように下部電極層18の下方に設けてもよい。各構造部分間のスペースには、絶縁層12が埋め込まれている。2つの領域14は導電ビアである。図6において、1つのワード線13(19)と1つのビット線15とをアクティブにすることにより、それらの交差する箇所のMRAMセルに情報が書き込まれるようになっている。一方、MRAMセルに書き込まれた情報は、図7に示したように、ビット線15、活性層部分17、下部電極層18、導電ビア14および層13を経由して図示しないトランジスタに流れる電流の大きさ(すなわち、活性層部分17の抵抗値)に基づいて読み出される。
【0004】
なお、図6および図7では、簡略化のために、磁気接合の上下に設けられている他の構成部分についての図示を省略し、また、図7ではキャップ層の図示を省略している。
【0005】
図8は、活性層部分17を含む一般的な磁気トンネル接合構造(以下、MTJ積層構造という。)を表すものである。このMTJ積層構造20は、下部電極層18、活性層部分17、およびキャップ層16を順次積層してなる構造である。活性層部分17は、反強磁性(AFM)のピンニング層32、強磁性のピンド層33、誘電体からなるトンネルバリア層31、および強磁性のフリー層34を順次積層してなる構造である。キャップ層16は、エッチングプロセスやCMPプロセスにおいてストップ層として用いられる、例えばタンタル(Ta)等のハードマスク材料を含んでいる。
【0006】
フリー層34の磁化方向はピンド層の磁化方向と平行または反平行になり得るようになっている。これにより、電流がトンネルバリア層31をトンネル通過する際の電気抵抗値が互いに異なる2つの状態を表すようになっている。読み出し動作時、情報は、MTJを流れる検出電流によってその磁気トンネル接合の磁気状態(電気抵抗値レベル)を検出することで読み出される。一方、書込動作時、情報は、ワード線電流とビット線電流との組み合わせにより生成される磁界によって接合の磁気状態(電気抵抗値レベル)をしかるべき状態に変化させることにより、その磁気トンネル接合に書き込まれる。
【0007】
高密度のMRAMチップを製作する場合には、各層形成後のトポグラフィー(表面形状)が概して平坦であることが好ましい。この場合の平坦化は、通常、CMPプロセスにより行われる。特に、MTJ積層構造の場合、CMPプロセスは、概ね平坦なトポグラフィーを得ること、および、MTJ積層構造の最上面を露出させて電気的コンタクトがとれるようにすること、を目的として用いられる。図9に示したように、まず、基板11上に、記憶素子本体部を構成する複数層の積層膜41およびその上のキャップ層16を形成したのち、これらをエッチングプロセスによってパターニングし、キャップ層16が載った活性層部分17を得る。キャップ層16は、CMPストップ層を含む。なお、図9、ならびにこれに続く図10および図11では、下部電極層18を基板11の中に含めてまとめた形で図示している。
【0008】
次に、図10に示したように、シリコン酸化物層42をウェハ全体に形成して、エッチングされた領域とMTJ積層構造(積層膜41およびキャップ層16)を覆う。続いて、図11に示したように、CMPプロセスにより、素子構造の上方のシリコン酸化物層42を除去する。このとき、キャップ層16の上部分16a(図11では破線で図示)もまた、CMPプロセスにおける制限的CMP作用により選択的に除去され、下部分16bのみがMTJ積層構造の上に残存する。
【0009】
以上のような従来のCMPプロセスにおいては、2つの重大な問題があった。第1は、CMPプロセスでは、通常、MTJ積層構造の周囲のシリコン酸化物層が薄くなるが、その際、MTJ積層構造そのものも薄くなる、ということである。その薄くなる量は、素子間およびウェハ間でかなりばらつくことが多く、場合によっては40nm以上にも達する。その薄くなる量が相当大きい場合には、トンネルバリアの下にある層が露出し、その結果、上部電極(図6,図7のビット線15)とショートすることになる。第2は、そのようなMTJのショートという問題を回避すべく極めて厚いキャップ層を形成することが考えられるが、その場合には、ビット線−フリー層間距離が増大することから、ビット線の書込能力が犠牲になる、という点である。
【0010】
以上の点に関連して先行技術を調査したところ、以下の特許文献1〜9が見つかった。
【0011】
特許文献1は、Kimらによるもので、キャップ層上の窒化物層、酸化物充填、CMPプロセス等を開示している。特許文献2において、Grynkewichらは、プラズマエンハンスト窒化物の形成してからMTJ積層構造の上に酸化物を形成し、CMPプロセスを行うことを開示している。特許文献3において、Durlamらは、MTJ積層構造の上に誘電体層を形成後、CMPプロセスにより平坦化することを提案している。特許文献4において、Leeは、層のパターニングするためにハードマスクを利用することを提案している。特許文献5は、Nuetzelらによるものであり、MTJ素子を形成したのち、窒化物層の形成に続いて、アライメントマークを構成する導電材料からなるレジスト層を形成し、このレジスト層をCMPプロセスで利用することを開示している。Leuschnerらによる特許文献6、およびLeeによる特許文献7には、MTJ素子の上を充填するための材料として窒化物または酸化物を用い、CMPプロセスを行うことが開示されている。特許文献8において、Nuetzelらは、MTJ積層構造の上のブランケット窒化物層を平坦化する技術を開示している。特許文献9において、Tuttleらは、MTJ層を保護するために、CMPプロセスを行わずにスラグ残渣110を当てにすること、エッチングマスク80をキャップ層上に残しておくこと、フリー層を基準としてトンネル層を階段状に形成をすることを開示している。
【0012】
【特許文献1】米国特許6806096
【特許文献2】米国特許6881351
【特許文献3】米国特許6174737
【特許文献4】米国特許6713802
【特許文献5】米国特許6858441
【特許文献6】米国特許6815248
【特許文献7】米国特許6783999
【特許文献8】米国特許6784091
【特許文献9】米国特許6852550
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、上記の特許文献1〜9には、キャップ層厚の増大に起因する書込能力の低下を伴うことなく、ショートの発生を効果的に防止できるMRAMセル構造については、有効な提案がなされていない。
【0014】
本発明は係る課題に鑑みてなされたもので、その目的は、シリコン酸化物層が薄くなることに起因するショートの発生を防止することができるMTJ積層構造を有する磁気メモリセルおよびその製造方法を提供することにある。
【0015】
本発明の他の目的は、MTJ積層構造におけるキャップ層をできるだけ薄くすることにより、ビット線とフリー層との距離を最小化し、ビット線書込効率(書込感度)を向上させることができる磁気メモリセルおよびその製造方法を提供することにある。
【0016】
本発明のさらなる目的は、上記のキャップ層がCMPストップ層を含まなくてもよい構成とすることができる磁気メモリセルおよびその製造方法を提供することにある。
【0017】
本発明のさらなる目的は、後工程で行われるアニーリングにより生ずるMTJ積層構造の劣化を防止することができる磁気メモリセルおよびその製造方法を提供することにある。
【0018】
本発明のさらなる目的は、MTJ積層構造を有する磁気メモリセルを製造するための従来からの製造方法を実質的に改変することなく、上記の各目的を達成することができる磁気メモリセルの製造方法を提供することにある。
【課題を解決するための手段】
【0019】
上記の目的は、MTJ側壁面の上に保護層を形成してからシリコン酸化物層やその他の中間層誘電体を形成し、しかるのち、この保護層が露出するまで平坦化研磨プロセスを行い、最後に、エッチングプロセスによってキャップ層の上面にある保護層を選択的に除去することで達成される。あるいは、この最後のエッチングプロセスの代わりに、上記とは別の平坦化研磨プロセスを行い、キャップ層が露出した時点で終了するようにしてもよい。より具体的には、以下の各手段により、上記目的が達成可能である。
【0020】
本発明にかかる第1の磁気メモリセルの製造方法は、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、キャップ層と側壁面とを覆うステップと、保護層の上に中間層誘電体を形成するステップと、化学的機械研磨(以下、CMPという。)プロセスによって保護層の上面が露出するまで平坦化することにより、研磨速度の違いに起因して中間層誘電体に保護層の表面よりも低い面が形成されるようにするステップと、エッチングプロセスによってキャップ層が露出するまで保護層を選択的に除去するステップとを含み、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合構造の抵抗値が有意の影響を受けないような磁気メモリセル性能を得ることを可能としたものである。なお、等厚性成膜プロセスとは、上面と側壁面とにおける膜厚がほぼ等しくなるような成膜プロセスを意味する。
【0021】
本発明にかかる第2の磁気メモリセルの製造方法は、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、キャップ層と側壁面とを覆うステップと、保護層の上に中間層誘電体を形成するステップと、第1のCMPプロセスによって保護層が露出するまで平坦化することにより、研磨速度の違いに起因して中間層誘電体に保護層の表面よりも低い面が形成されるようにするステップと、第1のCMPプロセスで用いたものとは異なる化学的作用を用いる第2のCMPプロセスによって、キャップ層が露出するまで保護層を選択的に除去するステップとを含み、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を得ることを可能としたものである。
【0022】
本発明の第1および第2の磁気メモリセルの製造方法では、磁気トンネル接合構造におけるキャップ層と側壁面とを覆うように保護層が形成されたのち、この保護層の上に中間層誘電体が形成される。さらに、(第1の)CMPプロセスによって保護層の上面が露出するまで平坦化が行われる。このとき、研磨速度の違いから、保護層の表面よりも低い面が中間層誘電体に形成される。次に、エッチングプロセスまたは(第2の)CMPプロセスによってキャップ層が露出するまで保護層が選択的に除去される。これにより、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合構造の抵抗値があまり影響を受けないような磁気メモリセル構造が形成される。
【0023】
本発明の第1および第2の磁気メモリセルの製造方法では、保護層をシリコン窒化物またはシリコン酸化窒化物で形成するのが好ましい。あるいは、保護層が、Ta,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むようにしてもよい。保護層の膜厚は、例えば3nmないし50nm程度が好ましいが、より好ましくは、3nmないし40nm程度である。保護層の形成には、例えば、プラズマエンハンストCVDプロセスまたは原子層CVDプロセスが利用可能である。中間層誘電体は、例えばシリコン酸化物で形成可能である。また、保護層の選択的除去には、弗素系プラズマ下での反応性イオンエッチングを用いることができる。この場合、保護層のエッチング速度が、中間層誘電体のエッチング速度の10倍以上であり、かつ、キャップ層のエッチング速度の10倍ないし20倍であるのが好ましい。
【0024】
本発明の磁気メモリセルは、絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造と、キャップ層の上面を除き絶縁トンネル層およびその下方にある層を覆うように設けられた保護層と、この保護層の上に設けられた上部電極層とを備え、側壁面と上部電極層との間の短絡(電気的ショート)が阻止されていることを特徴とするものである。
【0025】
本発明の磁気メモリセルでは、保護層をシリコン窒化物またはシリコン酸化窒化物で形成するのが好ましい。あるいは、保護層が、Ta,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むようにしてもよい。保護層の膜厚は、例えば3nmないし50nm程度が好ましいが、より好ましくは、3nmないし40nm程度である。また、約10時間にわたって約280°Cの温度に加熱されたとしても、磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を有することが好ましい。
【発明の効果】
【0026】
本発明の第1および第2の磁気メモリセルの製造方法によれば、CMPプロセスに先立つ中間層誘電体の形成前に、パターニングされた磁気トンネル接合構造におけるキャップ層と側壁面を覆うようにして保護層を別途形成するようにしたので、磁気トンネル接合構造のショートの発生が少なく、素子の歩留りや信頼性が向上する。しかも、キャップ層を必要最小限の厚さにすることができるので、ビット線とフリー層との距離が短縮化され、ビット線書込効率(書込感度)を高めることができる。特に、保護層をシリコン酸化物ではなくシリコン窒化物またはシリコン酸化窒化物で形成した場合には、トンネル接合部への酸素原子の拡散を回避できるので、温度上昇に伴うトンネル接合抵抗値の増加を抑制でき、従来に比べて耐熱性に優れたMRAMセル構造が得られる。さらに、従来とは異なり、キャップ層にCMPストップ層を含めることなく、CMPプロセスのマージンを大きくすることができるので、製造の容易さの面でも有利である。
【発明を実施するための最良の形態】
【0027】
以下、本発明を実施するための最良の形態(以下、単に実施の形態という。)について、図面を参照して詳細に説明する。
【0028】
図1〜図5は本発明の一実施の形態に係る磁気メモリ素子の製造方法における要部工程を表すものである。なお、本発明の一実施の形態に係る磁気メモリセルは、この製造方法によって具現化されるので、以下、併せて説明する。
【0029】
まず、基板11上にシード層を形成したのち、その上に、記憶素子本体部を構成することとなる複数層の積層膜41とキャップ層16とを順次形成する(図示せず)。次に、これらのすべての層を選択的エッチングプロセスによってパターニングし、図1に示したように、シード層からなる下部電極層18と、積層膜からなる活性層部分41と、キャップ層16とからなるMTJ積層構造20を得る。ここで、キャップ層16は、従来のプロセスにおいて必要であったCMPストップ層を含んでいない。但し、含んでいても問題はない。活性層部分41は、図8で説明した活性層部分17と同様の構造を有し、反強磁性(AFM)のピンニング層32、強磁性のピンド層33、誘電体からなるトンネルバリア層31、および強磁性のフリー層34を順次積層して構成されている。
【0030】
次に、図2に示したように、本実施の形態の主な特徴をなす保護層52を、MTJ積層構造20の全体を覆って保護するように形成する。保護層52は、例えば、SiNXで表されるシリコン窒化物材料で構成するのが好ましいが、シリコン窒化物(silicon nitride)またはシリコン酸化窒化物(silicon oxy-nitride)で構成するのがより好ましい。あるいは、Ta(タンタル),Ru(ルテニウム),TaN(窒化タンタル),Ti(チタン),TiN(窒化チタン),およびWN(窒化タングステン)からなる群から選ばれた元素を含むように保護層52を形成してもよい。
【0031】
また、保護層52の膜厚は、例えば、3nmないし50nmとするのが好ましいが、3nmないし40nmとするのがより好ましい。保護層52の形成には、例えば、プラズマエンハンストCVD(plasma enhanced chemical vapor deposition)プロセスまたは原子層(atomic layer)CVDプロセスのような等厚性(conformal)成膜プロセスを用いるのが好ましい。ここで、プラズマエンハンストCVDとは、いわゆるPECVD法と呼ばれ、プラズマ放電中の反応を利用して行うCVDプロセスであり、成膜速度および膜質の向上が可能である。この方法では、プラズマ放電中、系内のガスは衝突により相互に活性化されラジカルとなり、熱的励起のみによっては不可能な低温下での反応が可能になる。また、原子層CVDとは、いわゆるALD法(原子層成長法)と呼ばれるCVDプロセスのひとつであって、気相成長に含まれている個々の化学反応の過程を明確に分離して繰り返すようにすることにより、高精度の膜厚均一性と正確な膜厚制御とが実現可能である。
【0032】
続いて、図3に示したように、保護層52を含む全面を覆うように、中間誘電体層としてのシリコン酸化物層53を形成する。
【0033】
次に、図4に示したように、通常のCMPプロセス(第1のCMPプロセス)により、ウェハ全体の平坦化研磨を行い、MTJ積層構造20の上にあるシリコン酸化物層53を除去する。保護層52をシリコン窒化物またはシリコン酸化窒化物で形成した場合には、その研磨速度がシリコン酸化物層53の10分の1以下なので、CMPプロセスにより、図4のように、MTJ積層構造20の上方からシリコン酸化物53が除去される一方、MTJ積層構造20上の保護層52は、ある程度残存する。
【0034】
図4に示したように、シリコン酸化物層53と保護層52の研磨速度の違いにより、シリコン酸化物層53の表面は、MTJ積層構造20にごく近い領域において、MTJ積層構造20の頂部(の真上)の、シリコン窒化物またはシリコン酸化窒化物からなる保護層52よりも低くなる。MTJ積層構造20を取り囲んでいる保護層52は、その研磨速度が遅いために、ほとんど除去されないからである。保護層52は、シリコン酸化物層53がMTJ積層構造20のトンネルバリア層31(図8)の高さレベルよりも低くなっている限り、磁気トンネル接合のトンネルバリア層31を保護するように機能する。このため、MTJ積層構造20のうちのトンネルバリア層31よりも下側の層は、露出することがなく、また、意図せずに上部電極層66とショートしてしまうことがない。すなわち、MTJ積層構造20の側壁面と上部電極層66との間の短絡(電気的ショート)が阻止されている(後述する図5参照)。このことが、従来のプロセスとは異なる重要かつ優れた特徴点である。
【0035】
CMPプロセスの後、図5に示したように、エッチングプロセスを行い、MTJ積層構造20の頂部の上方にある保護層52を選択的に除去する。この場合のエッチングプロセスは、保護層52のエッチング速度が、保護層52以外の部分のエッチング速度に比べて十分速くなるような条件で行う。具体的には、保護層52のエッチング速度が、シリコン酸化物層53の約10倍、キャップ層16の約10〜20倍という速いエッチング速度となるようにするのが好ましい。こうした高選択比エッチングの際には、キャップ層16のうちの極めて微量な部分だけしか除去されない。MTJ積層構造20の周りにあるSiNXで表されるシリコン窒化物材料は、MTJ積層構造20を基準としたオーバーエッチングによって多少は除去されるが、その量は微量であり、エッチング量の制御も可能である。そのような目的の選択的エッチングとしては、弗素系プラズマ中での反応性イオンエッチング(RIE)が好適である。但し、これには限定されず、RIEと同様の互いに異なる複数のエッチング速度をもった他のエッチングプロセスを用いることも可能である。
【0036】
なお、上記の方法では、CMPプロセス後にエッチングプロセスを行うことによって保護層52の一部(MTJ積層構造20の真上の部分)を除去するようにしたが、この方法に代えて、上記のCMPプロセスとは異なる化学的作用に基づく別の(保護層52がそれ以外の部分に比べて十分速く研磨除去されるような条件の)CMPプロセス(第2のCMPプロセス)を用いてMTJ積層構造20上の保護層52をすべて除去するようにしてもよい。
【0037】
このようにして、図5に示したような新規なMRAMセル構造の形成が完了する。但し、この図では、下部電極層よりも下側の層や上部電極層66の上側の層は図示を省略している。このMRAMセル構造によれば、後述する理由により、素子ショートを少なくしつつも、従来の素子構造に比べて上部電極層66とフリー層34(図8)との間の距離をより良好に短縮化制御することができる。なお、周辺構造まで含めたMRAMセルの全体構造は、例えば、図7に示すような構造である。
【0038】
次に、このような製造方法の作用を説明する。
【0039】
既に述べたように、従来は、MTJ積層構造20におけるキャップ層のCMPプロセスにおいて研磨終了点を正確に制御することは困難であった。素子間でも、また、ウェハ間でも、ばらつくことが多いからである。このため、従来はビット線とフリー層との距離を制御することがうまくできなかった。一般に、MRAMセルにおいて、ビット線電流によって生じる磁界がフリー層に印加されるときの磁界強度は、ビット線とフリー層との距離に大きく依存することから、この距離を制御できないということは、とりも直さず、フリー層へのスイッチング印加磁界を制御できないこと、すなわち、素子の性能の低下を意味する。
【0040】
これに対し、本実施の形態のプロセスを用いた場合には、図5に示したように、たとえシリコン酸化物層53がトンネルバリア層31(図8)よりも低い高さレベルまで除去されたとしても、トンネルバリア層31の下側の層と上部電極層66とが電気的にショートすることはない。そして、そのようなショートを避けるためにMTJ積層構造20のキャップ層16を従来のように厚くすることは不要である、という点も重要である。さらに、本実施の形態には、従来の場合に比べて、CMPプロセスのマージンが大きくなるという利点もある。
【0041】
MTJ積層構造20と接触している材料が二酸化シリコンではなくシリコン窒化物またはシリコン酸化窒化物であるという事実は、別の理由からも重要である。従来の素子構造では、素子温度が250°Cを越えるとMTJ抵抗値が著しく増加してしまうことは認識されていた。これは、トンネル接合部と接触しているシリコン酸化物層から酸素原子がトンネル接合部に拡散することによる影響であることが判っている。ところが、シリコン酸化物をシリコン窒化物またはシリコン酸化窒化物に代えると、そのような温度上昇に伴うMTJ抵抗値の増加が生じなくなる。具体的には、シリコン窒化物またはシリコン酸化窒化物によって覆われたMTJ積層構造20では、10時間にわたって280°Cに加熱された場合であっても、MTJ抵抗値が著しく変化することがない。
【0042】
以上のように、本実施の形態によれば、CMPプロセスに先立つ中間層誘電体(シリコン酸化物層53)の形成前に、パターニングされたMTJ積層構造20の上に、シリコン窒化物層またはシリコン酸化窒化物層等の保護層を別途形成するという、MRAMチップの新たな製造プロセスを採用したので、MTJショートが少なく、素子の歩留りや信頼性が向上する。しかも、ビット線とフリー層との距離が制御されたMRAMセル構造を得ることができるので、ビット線書込効率(書込感度)を高めることができる。また、従来に比べて耐熱性に優れたMRAMセル構造を得ることもできる。さらに、従来とは異なり、キャップ層にCMPストップ層を含めることなく、CMPプロセスのマージンを大きくすることができる。
【0043】
以上、好適な実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、既に述べたように、図6の場合と同様にワード線がビット線の上側にあってもよいが、それとは逆に、図7の場合と同様にワード線がビット線の下側にあってもよい。
【図面の簡単な説明】
【0044】
【図1】本発明の磁気メモリ素子の製造方法における一工程を示す断面図である。
【図2】図1に続く工程において、すべての露出面を覆うように保護層を形成した状態を示す断面図である。
【図3】図2に続く工程において、図2に示した構造の上にシリコン酸化物層を形成した状態を示す断面図である。
【図4】図3に続く工程において、MTJ積層構造の上にあるシリコン酸化物層をCMPプロセスによって最終的にすべて除去した状態を示す断面図である。
【図5】図4に続く工程において、本実施の形態のMRAMセルの形成が完了した状態を示す断面図である。
【図6】MTJ積層構造をもつ従来の1対のMRAMセルの構成を表す断面図である。
【図7】図6に示したワード線に代えて、MTJ積層構造の下方にワード線を配置した場合の一般的なMRAMセルを示す断面図である。
【図8】一般的なMTJ積層構造を構成する主要層を示す断面図である。
【図9】図6および図7に示した素子を製造するための従来方法の一工程を示す断面図である。
【図10】図9に続く工程を示す断面図である。
【図11】図10に続く工程を示す断面図である。
【符号の説明】
【0045】
11…基板、16…キャップ層、17…活性層部分、18…下部電極層(シード層)、20…MTJ積層構造、31…トンネルバリア層、32…ピンニング層、33…ピンド層、34…フリー層、52…保護層、53…シリコン酸化物層、66…上部電極。
【特許請求の範囲】
【請求項1】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合(MTJ)構造を用意するステップと、
すべての露出面の上に、等厚性(conformal)成膜プロセスによって、上面を有する保護層を形成することにより、前記キャップ層と前記側壁面とを覆うステップと、
前記保護層の上に中間層誘電体を形成するステップと、
化学的機械研磨(CMP)プロセスによって前記保護層の上面が露出するまで平坦化することにより、研磨速度の違いに起因して前記中間層誘電体に前記保護層の表面よりも低い面が形成されるようにするステップと、
エッチングプロセスによって前記キャップ層が露出するまで前記保護層を選択的に除去するステップと
を含み、約10時間にわたって約280°Cの温度に加熱されたとしても前記磁気トンネル接合構造の抵抗値が有意の影響を受けないような磁気メモリセル性能を得る
ことを特徴とする磁気メモリセルの製造方法。
【請求項2】
前記保護層をシリコン窒化物またはシリコン酸化窒化物で形成する
ことを特徴とする請求項1に記載の磁気メモリセルの製造方法。
【請求項3】
前記中間層誘電体をシリコン酸化物で形成する
ことを特徴とする請求項1に記載の磁気メモリセルの製造方法。
【請求項4】
前記保護層を形成するための等厚性成膜プロセスは、さらに、プラズマエンハンスト(plasma enhanced)CVDプロセスまたは原子層(atomic layer)CVDプロセスを含む
ことを特徴とする請求項2記載の磁気メモリセルの製造方法。
【請求項5】
前記保護層がTa(タンタル),Ru(ルテニウム),TaN(窒化タンタル),Ti(チタン),TiN(窒化チタン),およびWN(窒化タングステン)からなる群から選ばれた元素を含むと共に3nmないし50nmの膜厚を有するようにする
ことを特徴とする請求項2記載の磁気メモリセルの製造方法。
【請求項6】
前記保護層が3nmないし40nmの膜厚を有するようにする
ことを特徴とする請求項2記載の磁気メモリセルの製造方法。
【請求項7】
前記保護層を選択的に除去するための前記エッチングプロセスは、弗素系プラズマと共に反応性イオンエッチングを用いるプロセスを含み、前記保護層のエッチング速度が、前記中間層誘電体のエッチング速度の10倍以上であり、かつ、前記キャップ層のエッチング速度の10倍ないし20倍である
ことを特徴とする請求項1記載の磁気メモリセルの製造方法。
【請求項8】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、
すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、前記キャップ層と前記側壁面とを覆うステップと、
前記保護層の上に中間層誘電体を形成するステップと、
第1の化学的機械研磨プロセスによって前記保護層が露出するまで平坦化することにより、研磨速度の違いに起因して前記中間層誘電体に前記保護層の表面よりも低い面が形成されるようにするステップと、
前記第1の化学的機械研磨プロセスで用いたものとは異なる化学的作用を用いる第2の化学的機械研磨プロセスによって、前記キャップ層が露出するまで前記保護層を選択的に除去するステップと
を含み、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を得る
ことを特徴とする磁気メモリセルの製造方法。
【請求項9】
前記保護層をシリコン窒化物またはシリコン酸化窒化物で形成する
ことを特徴とする請求項8に記載の磁気メモリセルの製造方法。
【請求項10】
前記中間層誘電体をシリコン酸化物で形成する
ことを特徴とする請求項8に記載の磁気メモリセルの製造方法。
【請求項11】
前記保護層を形成するための等厚性成膜プロセスは、さらに、プラズマエンハンストCVDプロセスまたは原子層CVDプロセスを含む
ことを特徴とする請求項9記載の磁気メモリセルの製造方法。
【請求項12】
前記保護層がTa,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むと共に3nmないし50nmの膜厚を有するようにする
ことを特徴とする請求項9記載の磁気メモリセルの製造方法。
【請求項13】
前記保護層が3nmないし40nmの膜厚を有するようにする
ことを特徴とする請求項9記載の磁気メモリセルの製造方法。
【請求項14】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造と、
前記キャップ層の上面を除き、前記絶縁トンネル層およびその下方にある層を覆うように設けられた保護層と、
前記保護層の上に設けられた上部電極層と
を備え、
前記側壁面と前記上部電極層との間の短絡が阻止されている
ことを特徴とする磁気メモリセル。
【請求項15】
前記保護層がシリコン窒化物またはシリコン酸化窒化物で構成されている
ことを特徴とする請求項14に記載の磁気メモリセル。
【請求項16】
前記保護層がTa,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むと共に3nmないし50nmの膜厚を有する
ことを特徴とする請求項14に記載の磁気メモリセル。
【請求項17】
前記保護層が3nmないし40nmの膜厚を有する
ことを特徴とする請求項14に記載の磁気メモリセル。
【請求項18】
約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を有する
ことを特徴とする請求項15に記載の磁気メモリセル。
【請求項1】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合(MTJ)構造を用意するステップと、
すべての露出面の上に、等厚性(conformal)成膜プロセスによって、上面を有する保護層を形成することにより、前記キャップ層と前記側壁面とを覆うステップと、
前記保護層の上に中間層誘電体を形成するステップと、
化学的機械研磨(CMP)プロセスによって前記保護層の上面が露出するまで平坦化することにより、研磨速度の違いに起因して前記中間層誘電体に前記保護層の表面よりも低い面が形成されるようにするステップと、
エッチングプロセスによって前記キャップ層が露出するまで前記保護層を選択的に除去するステップと
を含み、約10時間にわたって約280°Cの温度に加熱されたとしても前記磁気トンネル接合構造の抵抗値が有意の影響を受けないような磁気メモリセル性能を得る
ことを特徴とする磁気メモリセルの製造方法。
【請求項2】
前記保護層をシリコン窒化物またはシリコン酸化窒化物で形成する
ことを特徴とする請求項1に記載の磁気メモリセルの製造方法。
【請求項3】
前記中間層誘電体をシリコン酸化物で形成する
ことを特徴とする請求項1に記載の磁気メモリセルの製造方法。
【請求項4】
前記保護層を形成するための等厚性成膜プロセスは、さらに、プラズマエンハンスト(plasma enhanced)CVDプロセスまたは原子層(atomic layer)CVDプロセスを含む
ことを特徴とする請求項2記載の磁気メモリセルの製造方法。
【請求項5】
前記保護層がTa(タンタル),Ru(ルテニウム),TaN(窒化タンタル),Ti(チタン),TiN(窒化チタン),およびWN(窒化タングステン)からなる群から選ばれた元素を含むと共に3nmないし50nmの膜厚を有するようにする
ことを特徴とする請求項2記載の磁気メモリセルの製造方法。
【請求項6】
前記保護層が3nmないし40nmの膜厚を有するようにする
ことを特徴とする請求項2記載の磁気メモリセルの製造方法。
【請求項7】
前記保護層を選択的に除去するための前記エッチングプロセスは、弗素系プラズマと共に反応性イオンエッチングを用いるプロセスを含み、前記保護層のエッチング速度が、前記中間層誘電体のエッチング速度の10倍以上であり、かつ、前記キャップ層のエッチング速度の10倍ないし20倍である
ことを特徴とする請求項1記載の磁気メモリセルの製造方法。
【請求項8】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造を用意するステップと、
すべての露出面の上に、等厚性成膜プロセスによって、上面を有する保護層を形成することにより、前記キャップ層と前記側壁面とを覆うステップと、
前記保護層の上に中間層誘電体を形成するステップと、
第1の化学的機械研磨プロセスによって前記保護層が露出するまで平坦化することにより、研磨速度の違いに起因して前記中間層誘電体に前記保護層の表面よりも低い面が形成されるようにするステップと、
前記第1の化学的機械研磨プロセスで用いたものとは異なる化学的作用を用いる第2の化学的機械研磨プロセスによって、前記キャップ層が露出するまで前記保護層を選択的に除去するステップと
を含み、約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を得る
ことを特徴とする磁気メモリセルの製造方法。
【請求項9】
前記保護層をシリコン窒化物またはシリコン酸化窒化物で形成する
ことを特徴とする請求項8に記載の磁気メモリセルの製造方法。
【請求項10】
前記中間層誘電体をシリコン酸化物で形成する
ことを特徴とする請求項8に記載の磁気メモリセルの製造方法。
【請求項11】
前記保護層を形成するための等厚性成膜プロセスは、さらに、プラズマエンハンストCVDプロセスまたは原子層CVDプロセスを含む
ことを特徴とする請求項9記載の磁気メモリセルの製造方法。
【請求項12】
前記保護層がTa,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むと共に3nmないし50nmの膜厚を有するようにする
ことを特徴とする請求項9記載の磁気メモリセルの製造方法。
【請求項13】
前記保護層が3nmないし40nmの膜厚を有するようにする
ことを特徴とする請求項9記載の磁気メモリセルの製造方法。
【請求項14】
絶縁トンネル層と、この絶縁トンネル層の上方に横たわるように設けられたキャップ層とを備え、側壁面を有する磁気トンネル接合構造と、
前記キャップ層の上面を除き、前記絶縁トンネル層およびその下方にある層を覆うように設けられた保護層と、
前記保護層の上に設けられた上部電極層と
を備え、
前記側壁面と前記上部電極層との間の短絡が阻止されている
ことを特徴とする磁気メモリセル。
【請求項15】
前記保護層がシリコン窒化物またはシリコン酸化窒化物で構成されている
ことを特徴とする請求項14に記載の磁気メモリセル。
【請求項16】
前記保護層がTa,Ru,TaN,Ti,TiN,およびWNからなる群から選ばれた元素を含むと共に3nmないし50nmの膜厚を有する
ことを特徴とする請求項14に記載の磁気メモリセル。
【請求項17】
前記保護層が3nmないし40nmの膜厚を有する
ことを特徴とする請求項14に記載の磁気メモリセル。
【請求項18】
約10時間にわたって約280°Cの温度に加熱されたとしても磁気トンネル接合の抵抗値が有意の影響を受けないような磁気メモリセル性能を有する
ことを特徴とする請求項15に記載の磁気メモリセル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−73971(P2007−73971A)
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願番号】特願2006−243278(P2006−243278)
【出願日】平成18年9月7日(2006.9.7)
【出願人】(506245062)マグアイシー テクノロジーズ インコーポレイテッド (35)
【氏名又は名称原語表記】MagIC Technologies, Inc.
【Fターム(参考)】
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願日】平成18年9月7日(2006.9.7)
【出願人】(506245062)マグアイシー テクノロジーズ インコーポレイテッド (35)
【氏名又は名称原語表記】MagIC Technologies, Inc.
【Fターム(参考)】
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