表示パネルの製造方法およびそれに用いる露光システム
【課題】 １枚の液晶表示パネルの表示領域における画質むらを容易に低減する。
【解決手段】 基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造方法であって、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いてレジスト膜を露光する工程と、露光したレジスト膜を現像して形成されたエッチングレジストを利用して前記薄膜をエッチングし、薄膜パターンを形成する工程と、形成された薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する工程とを有する表示パネルの製造方法。
【解決手段】 基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造方法であって、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いてレジスト膜を露光する工程と、露光したレジスト膜を現像して形成されたエッチングレジストを利用して前記薄膜をエッチングし、薄膜パターンを形成する工程と、形成された薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する工程とを有する表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルの製造方法およびそれに用いる露光システムに関し、特に、液晶表示パネルに用いるＴＦＴ基板の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置は、テレビやパーソナル・コンピュータ（ＰＣ）のディスプレイなどから、携帯電話端末や携帯情報端末（ＰＤＡ）のディスプレイまで、幅広く用いられている。
【０００３】
前記液晶表示装置は、一対の基板の間に液晶材料を挟持した液晶表示パネルを有する表示装置であり、前記一対の基板のうちの一方の基板（以下、ＴＦＴ基板と呼ぶ）には、たとえば、複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極などが形成されている。
【０００４】
また、前記液晶表示パネルが、たとえば、ＴＮ方式やＶＡ方式などの縦電界方式の場合、前記ＴＦＴ基板と対向するもう一方の基板に、前記画素電極と対向する対向電極（共通電極とも呼ばれる）が形成されている。また、前記液晶表示パネルが、たとえば、ＩＰＳ方式などの横電界方式の場合、前記ＴＦＴ基板に、前記画素電極と対向する対向電極が形成されている。
【０００５】
前記液晶表示パネルの前記ＴＦＴ基板を製造するときには、たとえば、ガラス基板上に薄膜を形成（成膜）する工程と、前記薄膜をエッチングする工程とを複数回繰り返して前記走査信号線などのパターンを順次形成していく。
【０００６】
前記薄膜をエッチングする工程では、まず、前記薄膜上に感光性のレジスト膜を形成（成膜）し、あらかじめ定められた設計パターンに基づいて前記レジスト膜を露光した後、前記露光したレジスト膜を現像してエッチングマスクを形成する。そして、前記エッチングマスクを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する。
【０００７】
また、従来のＴＦＴ基板の製造過程では、前記レジスト膜を露光するときに、フォトマスクを用いるのが一般的である。前記フォトマスクは、たとえば、クロム（Ｃｒ）などの金属膜を用いて、ガラス基板上に前記設計パターンを反映した露光パターンを形成したマスクである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記液晶表示装置を製造する際に重要な点の１つに、１枚の液晶表示パネルの表示領域における画質を均一にすることが挙げられる。すなわち、１枚の液晶表示パネルの表示領域の各領域の画質、たとえば、中央部分と角部の画質や、左端部と右端部の画質、あるいは上端部と下端部の画質を比較したときに、視覚的に均一になるようにすることが重要視されている。
【０００９】
しかしながら、前記従来の液晶表示装置のうち、たとえば、液晶テレビやＰＣ向けの液晶ディスプレイなどの大型の液晶表示装置では、１枚の液晶表示パネルの表示領域における画質を均一にすることが難しく、画質むらが発生するという問題があった。
【００１０】
前記１枚の液晶表示パネルの表示領域における画質むらの原因の１つに、ＳＤ細りと呼ばれる現象が挙げられる。前記ＳＤ細りとは、実際に導体膜をエッチングして形成されたＴＦＴ素子のソース電極やドレイン電極を平面でみたときの幅が、設計パターンにおける幅よりも細くなってしまう現象である。
【００１１】
実際に形成されたソース電極やドレイン電極の幅が設計パターンにおける幅よりも細くなってしまうと、たとえば、ＴＦＴ素子のチャネル幅が細くなり、ＴＦＴ素子への書き込み電流値が小さくなるので、階調データの書き込み不足が生じる。そのため、たとえば、実際に形成されたソース電極やドレイン電極の幅が設計パターンの幅とほぼ同じ画素と、前記ＳＤ細りが生じた画素が並んで存在しているような場合、その境界付近に輝度むらが発生する。
【００１２】
従来のフォトマスクを用いた露光方法で露光して形成されたエッチングレジストを利用してＴＦＴ素子のソース電極やドレイン電極（映像信号線）を形成した場合、このようなＳＤ細りと呼ばれる現象が発生すると、ＳＤ細りが発生した箇所の露光パターンを補正したフォトマスクを新たに作成する必要がある。
【００１３】
しかしながら、前記フォトマスクは露光パターンを高精度に形成する必要があり、フォトマスクの作成には、多大な時間と費用を要する。また、前記ＳＤ細りは、常に同じ箇所に発生するわけではなく、たとえば、ソース電極やドレイン電極（映像信号線）を形成する際の条件によって変化する。そのため、フォトマスクの露光パターンを補正して前記ＳＤ細りを防ぐという方法は現実的ではない。
【００１４】
また、１枚の液晶表示パネルの表示領域における画質むらの原因には、一般に、たとえば、１枚のＴＦＴ基板に形成された各走査信号線の幅のばらつき、１本の走査信号線の各領域における幅のばらつきなどの、１枚のＴＦＴ基板上の各画素領域に実際に形成されたパターンの寸法のばらつきが関係していることが知られている。また、前記各画素領域に実際に形成されたパターンの寸法のばらつきには、たとえば、ガラス基板上に導体膜や絶縁膜などの薄膜を成膜したときに生じる前記ガラス基板上の各領域における膜厚のばらつきや、前記薄膜をエッチングしたときに生じる前記ガラス基板上の各領域におけるエッチング量のばらつきが関係していることも知られている。そして、前記薄膜の膜厚のばらつきやエッチング量のばらつきは、前記ガラス基板が大型化し、一度に成膜する領域やエッチングする領域が大きくなるにつれて顕著になる。
【００１５】
従来のフォトマスクを用いて露光する方法の場合、たとえば、フォトマスクに形成された複数本の走査信号線の露光パターンは、設計パターンを反映しており、各走査信号線の幅や、隣接する２本の走査信号線の間隔が一定になるように形成されている。そのため、たとえば、前記薄膜の膜厚にばらつきが生じていても、すべての走査信号線が同じ幅になるようなエッチングレジストが形成される。その結果、たとえば、薄膜の膜厚が薄い箇所と厚い箇所でエッチング量にばらつきが生じ、各走査信号線の幅にばらつきが生じる。つまり、薄膜の膜厚が薄い箇所では、膜厚が厚い箇所に比べて走査信号線の幅が狭くなる。
【００１６】
しかしながら、前述のように、前記フォトマスクの作成には、多大な時間と費用を要する。また、前記薄膜の膜厚のばらつきには、ガラス基板の中心付近が厚くなり、端部に向かうにつれて薄くなるという傾向があるが、その分布にはばらつきがある。また、ＴＦＴ基板を製造するときには、たとえば、マザーガラスと呼ばれる大面積の基板を用いた多面取りと呼ばれる方法で製造される。そのため、同じフォトマスクを使用して薄膜パターンを形成するＴＦＴ基板であっても、前記マザーガラス上のどの領域に位置するかによって、薄膜の膜厚の分布が変わってくる。そのため、たとえば、前記フォトマスクの露光パターンを補正して前記薄膜の膜厚のばらつきやエッチング量のばらつきに対応するといういう方法も現実的ではない。
【００１７】
このように、従来の液晶表示パネルでは、ＴＦＴ基板の製造過程において、従来のフォトマスクを用いる露光方法で前記レジスト膜を露光しているので、薄膜の膜厚のばらつきやエッチング量のばらつきによる、各走査信号線や各映像信号線の幅のばらつき、ＴＦＴ素子の書き込み電流値のばらつきなど制御することが難しく、１枚の液晶表示パネルの表示領域における画質むらを低減することが難しいという問題があった。
【００１８】
本発明の目的は、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することが可能な表示パネルの製造方法および露光システムを提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２１】
（１）基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造方法であって、前記基板に形成された薄膜上に感光性のレジスト膜を形成する第１の工程と、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する第２の工程と、前記第２の工程で露光した前記レジスト膜を現像してエッチングレジストを形成する第３の工程と、前記第３の工程で形成したエッチングレジストを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する第４の工程と、前記第４の工程で形成された薄膜パターンの完成寸法を計測する第５の工程と、前記第５の工程で計測した薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する第６の工程とを有し、前記第６の工程で前記設計パターンを補正した後、前記第２の工程は、前記補正した設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する表示パネルの製造方法。
【００２２】
（２）前記（１）の表示パネルの製造方法において、前記第２の工程は、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別し、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する表示パネルの製造方法。
【００２３】
（３）前記（１）または（２）の表示パネルの製造方法において、前記第２の工程で用いる前記露光寸法は、前記レジスト膜の露光する領域を１つの図形または複数の図形の組み合わせで表現し、各図形の寸法および位置によって露光する領域を特定する表示パネルの製造方法。
【００２４】
（４）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法と、前記設計パターンの前記平面での設計寸法との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００２５】
（５）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００２６】
（６）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の走査信号線を平面でみた寸法である表示パネルの製造方法。
【００２７】
（７）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の映像信号線を平面でみた寸法である表示パネルの製造方法。
【００２８】
（８）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記ＴＦＴ素子のチャネル幅とチャネル長のいずれか一方、あるいは両方である表示パネルの製造方法。
【００２９】
（９）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記画素電極を平面でみた寸法である表示パネルの製造方法。
【００３０】
（１０）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた寸法および膜厚であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性と、前記設計パターンから得られる電気的特性との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００３１】
（１１）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法および膜厚であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００３２】
（１２）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚であり、前記第６の工程は、前記走査信号線の膜厚が薄い測定点に対する前記設計パターンの走査信号線の幅を広くし、前記走査信号線の膜厚が厚い測定点に対する前記設計パターンの走査信号線の幅を狭くする表示パネルの製造方法。
【００３３】
（１３）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のドレイン電極とソース電極の間に構成されるチャネルの幅および長さであり、前記第６の工程は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子の前記チャネルの幅および長さから、各測定点における前記ＴＦＴ素子の書き込み電流値を算出する工程と、算出した前記書き込み電流値に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有する表示パネルの製造方法。
【００３４】
（１４）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長であり、前記第６の工程は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長から各測定点における配線遅延時間を算出する工程と、算出した前記配線遅延時間に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有する表示パネルの製造方法。
【００３５】
（１５）前記（１３）または（１４）の表示パネルの製造方法において、前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅および長さの補正は、前記ＴＦＴ素子のドレイン電極の寸法、および前記ＴＦＴ素子のソース電極の寸法の補正によって行う表示パネルの製造方法。
【００３６】
（１６）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線、または前記走査信号線と併設して形成される保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚であり、前記第６の工程は、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚から、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域に構成される保持容量を算出する工程と、算出した前記保持容量に基づいて前記設計パターンの前記画素電極の前記走査信号線または前記保持容量線と平面でみて重なる領域の寸法を補正する工程とを有する表示パネルの製造方法。
【００３７】
（１７）前記（１）から（１６）のいずれかの表示パネルの製造方法において、前記表示パネルは、一対の基板の間に液晶材料を挟持した液晶表示パネルであり、前記走査信号線、前記映像信号線、前記ＴＦＴ素子、および前記画素電極は、前記一対の基板のうちの一方の基板に前記薄膜パターンを積層して形成する表示パネルの製造方法。
【００３８】
（１８）基板上に薄膜を形成する工程と、薄膜をエッチングする工程とを複数回繰り返して、基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造過程で、前記薄膜上に形成した感光性のレジスト膜を露光する露光システムであって、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記感光性のレジスト膜を露光する露光装置と、前記基板上に形成された薄膜パターンの完成寸法を計測する完成寸法計測装置と、前記完成寸法計測装置の計測結果に基づいて前記露光装置で用いる前記設計パターンの数値を補正し、前記補正した設計パターンを前記露光装置に送信する設計パターン補正装置とを有する露光システム。
【００３９】
（１９）前記（１８）の露光システムにおいて、前記露光装置は、外部装置または外部の記録媒体から前記設計パターンを取得する設計パターン取得手段と、前記取得した設計パターンから前記露光寸法を作成する露光寸法作成手段と、作成した前記露光寸法を保持する露光寸法保持手段と、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別する露光制御手段と、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する露光ヘッドを有する露光システム。
【００４０】
（２０）前記（１８）または（１９）の露光システムにおいて、前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する装置である露光システム。
【００４１】
（２１）前記（１８）または（１９）の露光システムにおいて、前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する手段と、前記基板上の複数の測定点における前記薄膜パターンの膜厚を計測する手段を有する露光システム。
【００４２】
（２２）前記（１８）から（２１）のいずれかの露光システムにおいて、前記完成寸法計測装置は、前記設計パターン補正装置と一体的に設けられている露光システム。
【００４３】
（２３）前記（１８）から（２１）のいずれかの露光システムにおいて、前記露光装置、前記完成寸法計測装置、および前記設計パターン補正装置は、ネットワークを介して相互に接続されている露光システム。
【００４４】
（２４）前記（１８）から（２１）のいずれかの露光システムにおいて、前記露光装置、前記計測装置、および前記設計パターン補正装置に加え、前記あらかじめ用意された設計パターンを保持する設計パターン保持装置を有し、前記露光装置、前記計測装置、前記設計パターン補正装置、および前記設計パターン保持装置は、ネットワークを介して相互に接続されている露光システム。
【発明の効果】
【００４５】
本発明の表示パネルの製造方法は、基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成することを前提とする。
【００４６】
そして、本発明の表示パネルの製造方法において、前記薄膜をエッチングする工程は、前記基板に形成された薄膜上に感光性のレジスト膜を形成する第１の工程と、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する第２の工程と、前記第２の工程で露光した前記レジスト膜を現像してエッチングレジストを形成する第３の工程と、前記第３の工程で形成したエッチングレジストを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する第４の工程とを有する。
【００４７】
また、本発明の表示パネルの製造方法では、前記第１の工程から前記第４の工程に加えて、前記第４の工程で形成された薄膜パターンの完成寸法を計測する第５の工程と、前記第５の工程で計測した薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する第６の工程とをする。そして、前記第６の工程で前記設計パターンを補正した場合、前記第２の工程は、前記補正した設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する。
【００４８】
つまり、本発明の表示パネルの製造方法は、レジスト膜を露光するときに、数値化された露光寸法に基づいて露光するので、前記露光寸法の数値を変更することで、容易にレジスト膜の露光領域（露光パターン）を変更することができる。そのため、たとえば、薄膜をエッチングする際に生じるエッチング量のばらつきなどによる、基板上の複数の箇所に形成された同一の機能を持つ薄膜パターンの寸法にばらつきが生じたときに、ばらつきが大きい箇所の薄膜パターンの露光寸法を容易に変更することができ、薄膜パターンの寸法のばらつきを容易に低減することができる。その結果、薄膜パターンの寸法のばらつきによる表示領域の各画素の電気的特性のばらつきを低減でき、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することができる。
【００４９】
また、本発明の表示パネルの製造方法において、前記第２の工程は、たとえば、直描露光機と呼ばれる露光装置を用いて行い、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別し、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する。このとき、前記露光寸法は、たとえば、前記レジスト膜の露光する領域を１つの図形または複数の図形の組み合わせで表現し、各図形の寸法および位置によって露光する領域を特定する。
【００５０】
また、本発明の表示パネルの製造方法において、前記第５の工程で計測する薄膜パターンの完成寸法は、たとえば、薄膜パターンを平面でみた完成寸法のみであってもよいし、薄膜パターンを平面でみた完成寸法と膜厚であってもよい。なお、前記薄膜パターンを平面でみた完成寸法と膜厚を計測する場合、たとえば、ある機能を持つ薄膜パターンについては平面でみた完成寸法のみを計測し、別の機能を持つ薄膜パターンについては平面でみた完成寸法および膜厚、あるいは膜厚のみを計測してもよい。
【００５１】
前記第５の工程で計測する薄膜パターンの完成寸法が薄膜パターンを平面でみた完成寸法のみの場合、前記第６の工程は、たとえば、複数の測定点で計測した薄膜パターンの完成寸法と、設計パターンにおける前記薄膜パターンの平面でみた寸法とを比較し、各測定点における薄膜パターンの完成寸法と前記設計パターンの前記平面での設計寸法との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する。このようにすることで、基板上に多数形成される同一の機能を持つ薄膜パターンを設計パターンの寸法とほぼ同じ寸法に形成することができる。
【００５２】
また、前記表示パネルでは通常、１枚の表示パネルの表示領域の画質が視覚的に均一であればよく、たとえば、各画素のＴＦＴ素子の寸法などが設計パターンと同じ寸法である必要はない。そのため、前記第６の工程は、たとえば、各測定点における薄膜パターンの完成寸法のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正してもよい。
【００５３】
このように、薄膜パターンの平面でみた寸法のばらつきを低減するように設計パターンを補正する場合、たとえば、複数本の走査信号線の平面でみた完成寸法のばらつきや、複数本の映像信号線の平面でみた完成寸法ばらつきを低減することができる。また、各画素領域に対して配置されるＴＦＴ素子のチャネル幅やチャネル長の寸法のばらつきや、画素電極の寸法のばらつきを低減できる。
【００５４】
ところで、前記基板上に薄膜を形成する工程では、たとえば、スパッタリング法やＣＶＤ法を用いて基板上に薄膜を成膜することが多い。このとき、基板上の複数の測定点で成膜された前記薄膜の膜厚を測定すると、その膜厚にはばらつきが生じる。そのため、単純に各測定点における薄膜パターンを平面でみた完成寸法のばらつきを低減すると、膜厚のばらつきの影響で電気的特性にばらつきが生じ、画質むらが生じることがある。特に、テレビやＰＣ向けのディスプレイなどの大画面の表示パネルに用いられる大面積の基板では、成膜した薄膜の膜厚に生じるばらつきが大きくなり、膜厚のばらつきによる電気的特性のばらつきが大きくなりやすい。そのため、大面積の基板上に走査信号線などの薄膜パターンを計測する場合、前記第５の工程で薄膜パターンを平面でみた完成寸法と膜厚を計測することが望ましい。このとき、前記第６の工程では、たとえば、各測定点で計測した前記平面でみた完成寸法および膜厚から算出される電気的特性と、設計パターンから得られる電気的特性との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する。
【００５５】
また、前記表示パネルでは通常、１枚の表示パネルの表示領域の画質が視覚的に均一であればよく、たとえば、各画素のＴＦＴ素子の電気的特性などが設計パターンから得られる特性と同じである必要はない。そのため、前記第６の工程は、たとえば、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正してもよい。
【００５６】
このように、薄膜パターンの膜厚も計測する場合、たとえば、ＴＦＴ素子のドレイン電極およびソース電極を平面でみた完成寸法から得られるチャネル幅およびチャネル長の寸法と、ゲート絶縁膜の膜厚から各測定点におけるＴＦＴ素子の書き込み電流値を算出して見積もることができる。そのため、たとえば、ゲート絶縁膜が厚いＴＦＴ素子はチャネル幅を広くし、ゲート絶縁膜が薄いＴＦＴ素子はチャネル幅を狭くするように設計パターンを補正することで、各測定点におけるＴＦＴ素子の書き込み電流値のばらつきを低減することができる。
【００５７】
また、薄膜パターンの膜厚も計測する場合、たとえば、ＴＦＴ素子のチャネル幅およびチャネル長の寸法と、ゲート絶縁膜の膜厚に加え、走査信号線を平面でみた寸法および膜厚、映像信号線を平面でみた寸法を計測することで、たとえば、各測定点における走査信号線の配線遅延時間を算出して見積もることができる。そのため、たとえば、配線遅延時間が大きい測定点のＴＦＴ素子はチャネル幅を広くし、配線遅延時間が小さい測定点のＴＦＴ素子はチャネル幅を狭くするように設計パターンを補正することで、各測定点におけるＴＦＴ素子の書き込み時間のばらつきを低減することができる。
【００５８】
またさらに、薄膜パターンの膜厚も計測する場合、たとえば、走査信号線と画素電極との平面でみて重なる領域の寸法と、その領域に介在する絶縁膜の総厚から、各測定点の画素領域の保持容量を算出して見積もることができる。そのため、たとえば、介在する絶縁膜の総厚が薄い測定点の画素電極は走査信号線と平面でみて重なる領域の寸法を小さくし、介在する絶縁膜の総厚が厚い測定点の画素電極は走査信号線と平面でみて重なる領域の寸法を大きくするように設計パターンを補正することで、各測定点における保持容量のばらつきを低減することができる。
【００５９】
なお、基板の構成によっては、たとえば、走査信号線を形成するときに、走査信号線と併設した保持容量線も形成し、前記保持容量線と前記画素電極との平面でみて重なる領域に保持容量を構成することがある。その場合は、保持容量線と画素電極との平面でみて重なる領域の寸法と、その領域に介在する絶縁膜の総厚から、各測定点の画素領域の保持容量を算出して見積もる。この場合も、たとえば、介在する絶縁膜の総厚が薄い測定点の画素電極は保持容量線と平面でみて重なる領域の寸法を小さくし、介在する絶縁膜の総厚が厚い測定点の画素電極は保持容量線と平面でみて重なる領域の寸法を大きくするように設計パターンを補正することで、各測定点における保持容量のばらつきを低減することができる。また、保持容量線を設ける場合は、画素電極の寸法を補正する代わりに、保持容量線の寸法を補正してもよい。
【００６０】
また、本発明の表示パネルの製造方法は、前述のように、１枚の基板上に前記走査信号線、前記映像信号線、前記ＴＦＴ素子、および前記画素電極などを形成する方法に関する。そのため、本発明の表示パネルの製造方法は、このような方法で形成される基板を有する表示パネルに対してであれば、どのような表示方式の表示パネルの製造方法にも適用できる。本発明の表示パネルの製造方法を適用できるものとしては、たとえば、一対の基板の間に液晶材料を挟持した液晶表示パネルや、前記画素電極として有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）を用いた自発光型の表示パネルがある。
【００６１】
また、本発明の表示パネルの製造方法を適用して前記液晶表示パネルなどの基板を製造する過程で使用する、前記感光性のレジスト膜を露光する露光システムは、たとえば、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記感光性のレジスト膜を露光する露光装置と、前記基板上に形成された薄膜パターンの完成寸法を計測する完成寸法計測装置と、前記完成寸法計測装置の計測結果に基づいて前記露光装置で用いる前記設計パターンの数値を補正し、前記補正した設計パターンを前記露光装置に送信する設計パターン補正装置とを有する構成にすればよい。
【００６２】
このとき、前記露光装置は、たとえば、外部装置または外部の記録媒体から前記設計パターンを取得する設計パターン取得手段と、前記取得した設計パターンから前記露光寸法を作成する露光寸法作成手段と、作成した前記露光寸法を保持する露光寸法保持手段と、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別する露光制御手段と、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する露光ヘッドを有する構成にすればよい。
【００６３】
また、前記完成寸法計測装置は、たとえば、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する装置であってもよいし、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する手段と、前記基板上の複数の測定点における前記薄膜パターンの膜厚を計測する手段を有する装置であってもよい。
【００６４】
また、前記露光システムの各装置は、それぞれ独立した装置であってもよいし、いくつかの装置で行われる動作・処理を担う手段を複合した一体的な装置であってもよい。つまり、前記露光システムは、たとえば、前記完成寸法計測装置と前記設計パターン補正装置が一体的な構成になっており、完成寸法を計測する手段と設計パターンを補正する手段を有する構成の１つの装置であってもよい。
【００６５】
また、前記露光システムの各装置は、たとえば、製造ライン毎に配置するだけでなく、ネットワークを介して相互に接続されていてもよい。このようにすると、たとえば、１つの設計パターン補正装置を複数の製造ラインで共有することができる。
【００６６】
またこのとき、前記露光装置が取得する設計パターンは、たとえば、ＣＤ−ＲＯＭなどの記録媒体に記録して提供するだけでなく、前記設計パターンを保持する設計パターン保持装置をネットワーク上に設置し、ネットワークを介して前記設計パターン保持装置と前記露光装置などを相互に接続してもよいことはもちろんである。
【発明を実施するための最良の形態】
【００６７】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００６８】
本発明の表示パネルの製造方法では、たとえば、基板上に形成（成膜）した導体膜などの薄膜をエッチングするときに、数値化された露光寸法を用いて感光性のレジスト膜を露光し、エッチングレジストを形成する。そして、エッチングして実際に形成された薄膜パターンの完成寸法を計測して前記露光寸法の元になる設計パターンの寸法と比較し、前記薄膜パターンの完成寸法と前記設計パターンの寸法の差が許容範囲を超えた場合は、寸法の差に基づいて前記設計パターンの寸法を補正する。
【００６９】
図１乃至図６は、本発明を適用して製造される表示パネルの概略構成を示す模式図である。
図１は、液晶表示パネルの概略構成を示す模式正面図である。図２は、図１のＡ−Ａ’線における模式断面図である。図３は、液晶表示パネルで用いるＴＦＴ基板の概略構成を示す模式正面図である。図４は、ＴＦＴ基板の画素の一構成例を示す模式正面図である。図５は、図４のＢ−Ｂ’線における模式断面図である。図６は、図４のＣ−Ｃ’線における模式断面図である。なお、図６には、ＴＦＴ基板と対向する対向基板の断面構成も示している。
【００７０】
本発明の表示パネルの製造方法は、たとえば、液晶表示パネルの製造方法、特に、液晶表示パネルに用いるＴＦＴ基板の製造方法に適用することが望ましい。
【００７１】
前記液晶表示パネルは、たとえば、図１および図２に示すように、ＴＦＴ基板１と対向基板２の一対の基板で液晶材料（液晶層とも呼ばれる）３を挟持した表示パネルである。このとき、ＴＦＴ基板１と対向基板２は、表示領域ＤＡの外側に環状に配置されたシール材４で接着されており、液晶材料３は、ＴＦＴ基板１および対向基板２ならびにシール材４で囲まれた空間に封入されている。
【００７２】
また、ＴＦＴ基板１は、平面でみた寸法が対向基板２よりも大きく、図３に示すように、ｘ方向に延在する複数本の走査信号線１０１と、ｙ方向に延在する複数本の映像信号線１０２とを有する。このとき、走査信号線１０１と映像信号線１０２は、絶縁層を介して立体的に交差している。また、ＴＦＴ基板１は、複数本の走査信号線１０１のうちの最も外側に配置される２本の走査信号線と、複数本の映像信号線１０２のうちの最も外側に配置される２本の映像信号線で囲まれた領域が表示領域ＤＡに相当する。
【００７３】
また、ＴＦＴ基板１は、隣接して配置された２本の走査信号線１０１と、隣接して配置された２本の映像信号線１０２で囲まれる領域が１つの画素領域に相当し、各画素領域に対してＴＦＴ素子および画素電極が配置されている。このとき、各画素領域に対して配置されるＴＦＴ素子や画素電極の構成には種々の構成がある。前記ＴＦＴ素子および画素電極の一構成例を、図４乃至図６に示す。
【００７４】
ＴＦＴ基板１は、たとえば、図４乃至図６に示すように、ガラス基板１００の表面に複数本の走査信号線１０１が形成されている。走査信号線１０１は、ＴＦＴ素子のゲートとしての機能を持ち、ＴＦＴ素子を配置する位置にゲート電極部１０１Ｇを有する。
【００７５】
また、走査信号線１０１およびゲート電極部１０１Ｇの上には、第１の絶縁層１０３が形成されており、ゲート電極部１０１Ｇの上には、第１の絶縁層１０３を介して半導体層１０４が形成されている。
【００７６】
また、第１の絶縁層１０３の上には、半導体層１０４の他に、映像信号線１０２やソース電極１０５が形成されている。映像信号線１０２は、ＴＦＴ素子のドレインとしての機能を持ち、ＴＦＴ素子を配置する位置にドレイン電極部１０２Ｄを有する。このとき、ドレイン電極部１０２Ｄの先端は、半導体層１０４の上に位置している。また、ソース電極１０５は、ＴＦＴ素子のソースとしての機能を持ち、ソース電極１０５の一部は、半導体層１０４の上に位置している。
【００７７】
また、映像信号線１０２やソース電極１０５の上には、第２の絶縁層１０６を介して画素電極１０７が形成されている。画素電極１０７は、画素領域毎に形成されており、スルーホールＴＨによってソース電極１０５と電気的に接続されている。また、画素電極１０７は、その一部分が走査信号線１０１と平面でみて重なっており、走査信号線１０１および画素電極１０７ならびにそれらが重なる領域に介在する絶縁層１０３，１０６による保持容量が構成されている。なお、画素電極１０７が平面でみて重なる走査信号線１０１は、上下方向で隣接する画素領域に対して配置されるＴＦＴ素子のゲートが接続されている走査信号線である。
【００７８】
また、画素電極１０７の上には、配向膜１０８が形成されている。
【００７９】
なお、図４乃至図６に示したＴＦＴ基板１は、たとえば、ＴＮ方式やＶＡ方式などの縦電界方式の液晶表示パネルに用いるＴＦＴ基板である。そのため、図４乃至図６に示したＴＦＴ基板１を用いて液晶表示パネルを作成するときには、図６に示すように、ガラス基板２００のＴＦＴ基板１と対向する面に、画素電極１０７と対向する対向電極（共通電極とも呼ばれる）２０１を有する対向基板２と組み合わせて液晶材料３を挟持する。
【００８０】
また、液晶表示パネルがカラー表示に対応したものである場合、対向基板２は、たとえば、ガラス基板２００のＴＦＴ基板１と対向する面には、各画素領域を分離するブラックマトリックス２０２やカラーフィルタ２０３が形成されている。そして、カラーフィルタ２０３上に、オーバーコート層２０４を介して対向電極２０１が形成されており、対向電極２０１上には配向膜２０５が形成されている。
【００８１】
このような構成の液晶表示パネルは、画素電極１０７と対向電極２０１との間の電位差によって生じる電界ＥがＴＦＴ基板１の画素電極１０７の形成面に対して垂直であり、この電界Ｅの強さを変えることで液晶材料３の液晶分子（図示しない）の配向を制御し、階調（輝度）を制御する。
【００８２】
以下、１つの画素領域の構成が図４乃至図６に示したような構成のＴＦＴ基板１を例に挙げ、本発明を適用した表示パネルの製造方法を説明する。
【実施例１】
【００８３】
図７は、本発明による実施例１のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。
【００８４】
実施例１のＴＦＴ基板１の製造方法は、大まかに言うと、ガラス基板１００上に薄膜を形成（成膜）する工程と、形成した薄膜をエッチングして薄膜パターンを形成する工程とを繰り返し、走査信号線１０１などを積層していくものである。
【００８５】
実施例１において、走査信号線１０１などの導体パターンを形成する工程は、たとえば、図７に示したステップ５０１からステップ５０９のような手順で行われる。
【００８６】
ガラス基板１００上に導体パターンを形成する工程では、まず、ガラス基板１００上に、導体パターンのもとになる導体膜を形成する（ステップ５０１）。ステップ５０１は、たとえば、スパッタリング法を用いて行い、ガラス基板１００の導体パターンを形成する面の全域に導体膜が成膜される。
【００８７】
次に、ステップ５０１で形成（成膜）した導体膜上に、感光性のレジスト膜を形成する（ステップ５０２）。ステップ５０２は、たとえば、フィルム状に成形されたレジスト膜を導体膜上に貼り付けて行う。
【００８８】
次に、ステップ５０２で形成したレジスト膜を、数値化された設計パターンに基づいて露光する（ステップ５０３）。ステップ５０３は、たとえば、後で述べるような構成の直描露光機と呼ばれる露光装置を用いて行う。
【００８９】
次に、露光したレジスト膜を現像してエッチングレジストを形成する（ステップ５０４）。ステップ５０４は、たとえば、アルカリ現像液などを用いて、レジスト膜の露光した領域のみ、あるいは露光していない領域のみを除去する。
【００９０】
次に、ステップ５０４で形成したエッチングレジストをマスクにして、ステップ５０１で形成した導体膜をエッチングし、走査信号線１０１など導体パターンを形成する（ステップ５０５）。
【００９１】
次に、ステップ５０５で形成した導体パターンの完成寸法を計測する（ステップ５０６）。ステップ５０６は、基板の導体パターンなどを形成する面を複数の小領域に分割し、たとえば、各小領域の中心などの代表点を測定点とし、各測定点における導体パターンの寸法を計測する。また、実施例１の製造方法の場合、ステップ５０６では、導体パターンを平面でみたときの完成寸法を計測する。
【００９２】
次に、測定点毎に、ステップ５０６で計測した導体パターンの完成寸法と設計パターンにおける寸法を比較し、設計パターンの補正が必要であるか否かを判定する（ステップ５０７）。そして、ステップ５０７の判定から、設計パターンに補正が必要な測定点があるか否かを判断し（ステップ５０８）、補正が必要な測定点がある場合は、補正が必要な測定点に対応する位置の設計パターンの寸法（数値）を補正する（ステップ５０９）。
【００９３】
なお、ステップ５０９で設計パターンの寸法を補正した場合、ステップ５０３は、補正された設計パターンに基づいてレジスト膜を露光する。
【００９４】
このように、実施例１のＴＦＴ基板１の製造方法では、数値化された設計パターンに基づいてレジスト膜を露光して形成されたエッチングレジストを利用して導体膜をエッチングし、導体パターンを形成する。そして、たとえば、形成された導体パターンの完成寸法と設計パターンにおける寸法の差が大きい測定点がある場合は、その測定点の近傍の設計パターンの寸法（数値）を補正し、以後の導体膜上に形成されたレジスト膜を露光するステップ５０３では、その補正された設計パターンの寸法に基づいて露光する。すなわち、実施例１のＴＦＴ基板１の製造方法は、たとえば、導体膜のエッチング量のばらつきなどによって生じる導体パターンの完成寸法のばらつきに対して、迅速かつ容易に対応することができ、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することができる。
【００９５】
図８は、実施例１のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【００９６】
実施例１のＴＦＴ基板１の製造方法では、導体膜などの薄膜の上に形成した感光性のレジスト膜を露光するときに、数値化された設計パターンに基づいて露光する。具体的には、レジスト膜の全域を複数の微小領域に分割し、設計パターンの寸法（数値）に基づいて複数の微小領域を露光する微小領域と露光しない微小領域に分別した後、露光する微小領域のみを順次または一括して露光する。また、設計パターンの寸法（数値）は、実際に形成された導体パターンの完成寸法に基づき必要に応じて補正する。このような製造方法（露光方法）を実現する露光システムの一構成例を図８に示す。
【００９７】
実施例１のＴＦＴ基板１の製造過程で使用する露光システムは、たとえば、図８に示すように、感光性のレジスト膜を露光する露光装置６と、露光装置６で利用する設計パターンを保持する設計パターン保持装置７と、実際に形成された導体パターン（薄膜パターン）の画像を撮影する完成パターン撮影手段８と、完成パターン撮影手段８で撮影した画像に基づいて設計パターンに補正が必要か否かを判定し、補正が必要な場合は、該当する設計パターンの寸法を補正する設計パターン補正装置９とを有する。
【００９８】
露光装置６は、たとえば、レジスト膜形成装置１０で導体膜上に形成した感光性のレジスト膜を露光する装置であり、実施例１では、直描露光機と呼ばれる露光装置を用いる。このとき、露光装置６は、たとえば、レジスト膜を露光する露光手段６０１と、設計パターン保持装置７の設計パターンデータベース７０１から所定の設計パターンを取得する設計パターン取得手段６０２と、設計パターン取得手段６０２により取得した設計パターンから露光寸法を算出する露光寸法算出手段６０３と、露光寸法算出手段６０３で算出した露光寸法を保持する露光寸法保持手段６０４と、露光寸法保持手段６０４で保持する露光寸法に基づいて前記露光手段６０１による露光を制御する露光制御手段６０５とを有する。
【００９９】
設計パターン保持装置７は、たとえば、ＴＦＴ基板１に形成する各走査信号線１０１およびゲート電極部１０１Ｇ、半導体層１０４、各映像信号線１０２およびドレイン電極部１０２Ｄ、ソース電極１０５、画素電極１０７、スルーホールＴＨの寸法や形成する位置などを指定する設計パターンを保持する装置であり、これらの設計パターンは、設計パターンデータベース７０１に保持されている。また、設計パターン保持装置７は、たとえば、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などのネットワーク回線を介して露光装置６と接続されている。
【０１００】
完成パターン撮影手段８は、たとえば、露光装置６で露光したレジスト膜を現像装置１１で現像してエッチングレジストを形成し、そのエッチングレジストをマスクにしてエッチング装置１２で薄膜をエッチングしたときに形成される薄膜パターン（完成パターン）の画像を撮影する手段である。
【０１０１】
設計パターン補正装置９は、完成パターン撮影手段８で撮影した画像から実際に形成された薄膜パターンの完成寸法を計測し、設計パターンにおける寸法と比較し、必要に応じて設計パターンの寸法（数値）を補正する装置である。このとき、設計パターン補正装置９は、たとえば、薄膜パターンの完成寸法を算出する完成寸法算出手段９０１と、設計パターンを補正する必要があるか否かを判定する補正要／不要判定手段９０２と、補正する必要があると判定された場合に、設計パターンの寸法（数値）を補正する設計寸法補正手段９０３とを有する。また、設計パターン補正装置９は、たとえば、ＬＡＮなどのネットワーク回線を介して完成パターン撮影手段８、設計パターン保持装置７、および露光装置６と接続されている。
【０１０２】
なお、実施例１のＴＦＴ基板１の製造過程で使用する露光システムは、図８に示したような構成に限らず、たとえば、設計パターン補正装置９と完成パターン撮影手段８、あるいは設計パターン補正装置９と設計パターン保持装置７は、それぞれの機能を複合した１つの装置として構成されていてもよい。
【０１０３】
図９は、図８に示した露光システムで用いる露光装置の露光手段の一構成例を示す模式図である。図１０は、図９に示した露光手段による露光手順を説明するための模式図である。なお、図９には、露光手段の上からみた図と、下方側の側面からみた図を示している。
【０１０４】
実施例１のＴＦＴ基板１の製造過程で使用する露光システムにおいて、露光装置６は、前述のように、直描露光機と呼ばれる露光装置を用いる。前記直描露光機は、ガラス基板上にクロムなどの金属膜で露光パターンを形成したフォトマスクを使用せずに、数値化された露光寸法に基づく数値制御により、レジスト膜に露光パターンを直接的に描画する露光装置である。このとき、露光手段６０１は、たとえば、図９に示すように、露光部６０１ａを有する露光ヘッド６０１ｂと、露光ヘッド６０１ｂをｕ方向に移動自在な状態で支持するヘッドガイド６０１ｃと、感光性のレジスト膜が形成されたマザーガラス１３を水平に保持するテーブル６０１ｄと、テーブル６０１ｄをｖ方向に移動自在な状態で支持するテーブルガイド６０１ｅと、テーブルガイド６０１ｅを固定する基台６０１ｆと、ヘッドガイド６０１ｃを基台６０１ｆに固定するヘッドガイド固定部材６０１ｇとを有する。
【０１０５】
なお、マザーガラス１３は、たとえば、図９に示すように、４つのＴＦＴ基板１として切り出す領域１００ａ，１００ｂ，１００ｃ，１００ｄを有するガラス基板であり、ＴＦＴ基板１を製造するときには、このように１枚のマザーガラス１３を用いて複数枚分のＴＦＴ基板１を一括して形成した後、各領域１００ａ，１００ｂ，１００ｃ，１００ｄを切り出して個別化する。
【０１０６】
また、図示は省略するが、露光ヘッド６０１ｂの下部には、たとえば、ヘッドガイド６０１ｃと並行した第１のボールネジが連結されており、第１のボールネジの一方の端部には、第１のボールネジを回転駆動させる第１のモーターが連結されている。すなわち、第１のモーターによって第１のボールネジを回転駆動させることで、露光ヘッド６０１ｂがヘッドガイド６０１ｃ上でｕ方向に移動するように構成されている。
【０１０７】
同様に、図示は省略するが、テーブル６０１ｄの下部には、たとえば、テーブルガイド６０１ｅと並行した第２のボールネジが連結されており、第２のボールネジの一方の端部には、第２のボールネジを回転駆動させる第２のモーターが連結されている。すなわち、第２のモーターによって第２のボールネジを回転駆動させることで、テーブル６０１ｄがｖ方向に移動するように構成されている。
【０１０８】
図９に示したような露光手段６０１で、マザーガラス１３に形成されたレジスト膜を露光するときには、たとえば、テーブル６０１ｄを固定した状態で、露光ヘッド６０１ｂをｕ方向に移動させながら露光する。そして、マザーガラス１３の一方の端から他方の端まで帯状に露光したら、露光ヘッド６０１ｂを最初の位置まで戻し、テーブル６０１ｄをｖ方向にずらす。この一連の動作を繰り返して、マザーガラス１３に形成されたレジスト膜の全域に対する露光を行い、露光パターンを描画する。
【０１０９】
また、露光ヘッド６０１ｂをｕ方向に移動させながら露光するときには、たとえば、帯状の露光領域１３Ｌを複数の微小領域に分割し、露光寸法保持手段６０４で保持する露光寸法に基づいて複数の微小領域を露光する微小領域と露光しない微小領域に分別し、露光部６０１ａが露光する微小領域上に移動したときのみ、露光部からレジスト膜に光を照射し、露光する。露光する微小領域と露光しない微小領域の分別、および露光部６０１ａの光の照射・非照射は露光制御手段６０５によって行う。このときの露光方法について、図１０を用いて具体的に説明する。
【０１１０】
露光ヘッド６０１ｂに収容された露光部６０１ａが、たとえば、図１０の上側に示すように、５つの独立して光の照射・非照射の制御が可能な照射機構を有する構成になっている場合、たとえば、露光ヘッド６０１ｂがｕ方向でみた位置ｕ１にあれば、導体膜１４の上に形成されたレジスト膜１５の微小領域のうち、微小領域Ｓ１からＳ５の５つの微小領域が露光可能である。このとき、レジスト膜１５の５つの微小領域Ｓ１からＳ５を露光するか否かは露光寸法によって決まる。そして、露光寸法から、たとえば、５つの微小領域Ｓ１からＳ５のうち、微小領域Ｓ１およびＳ４を露光することがわかった場合、露光制御手段６０５は、露光部６０１ａの５つの照射機構のうち、微小領域Ｓ１と対向する１番目の照射機構および微小領域Ｓ４と対向する４番目の照射機構は光を照射し、微小領域Ｓ２と対向する２番目の照射機構および微小領域Ｓ３と対向する３番目の照射機構ならびに微小領域Ｓ５と対向する５番目の照射機構は光を照射しないように、露光ヘッド６０１ｂに制御信号を送信する。こうすると、図１０の上側に示したように、レジスト膜１５の５つの微小領域Ｓ１からＳ５のうち、微小領域Ｓ１およびＳ４のみを露光し、感光させることができる。
【０１１１】
また、レジスト膜１５の微小領域Ｓ１からＳ５の５つの微小領域に対する露光が済んだら、図１０の下側に示すように、露光ヘッド６０１ｂを、次の５つの微小領域Ｓ６からＳ１０が露光可能な位置ｕ２まで移動させる。そして、ここでも、露光寸法に基づいて５つの微小領域Ｓ６からＳ１０のうちの露光する微小領域を判断し、たとえば、５つの微小領域Ｓ６からＳ１０のうち、微小領域Ｓ７およびＳ１０を露光することがわかった場合、露光制御手段６０５は、露光制御手段６０５は、露光部６０１ａの５つの照射機構のうち、微小領域Ｓ７と対向する２番目の照射機構および微小領域Ｓ１０と対向する５番目の照射機構は光を照射し、微小領域Ｓ６と対向する１番目の照射機構および微小領域Ｓ８と対向する３番目の照射機構ならびに微小領域Ｓ９と対向する４番目の照射機構は光を照射しないように、露光ヘッド６０１ｂに制御信号を送信する。こうすると、図１０の下側に示したように、レジスト膜１５の５つの微小領域Ｓ６からＳ１０のうち、微小領域Ｓ７およびＳ１０のみを露光し、感光させることができる。
【０１１２】
図１１は、図４に示した画素構成の設計パターンにおける寸法の指定方法の一例を説明するための模式図である。図１２は、走査信号線の寸法の指定方法の一具体例を説明するための模式図である。図１３は、半導体層の寸法の指定方法の一具体例を説明するための模式図である。図１４は、映像信号線およびソース電極の寸法の指定方法の一具体例を説明するための模式図である。図１５は、画素電極の寸法の指定方法の一具体例を説明するための模式図である。
【０１１３】
実施例１では、１画素の構成が図４乃至図６に示したような構成のＴＦＴ基板１を製造する場合を例に挙げている。このとき、露光装置６で用いる設計パターンには、ＴＦＴ基板１に形成する走査信号線１０１およびゲート電極部１０１Ｇ、半導体層１０４、映像信号線１０２およびドレイン電極部１０２Ｄ、ソース電極１０５、画素電極１０７、スルーホールＴＨの寸法や形成する位置などが指定されている。
【０１１４】
走査信号線１０１の寸法は、たとえば、複数個のゲート電極部１０１Ｇを含む一体物として指定することも可能であるが、その場合、指定方法が複雑になり、取り扱いが難しくなる。そのため、走査信号線１０１の寸法を指定する場合、たとえば、図１１に示すように、１本の走査信号線１０１を、ｘ方向に延在する概略長方形の主線部１０１Ｍと複数個のゲート電極部１０１Ｇとに分けて考え、主線部１０１Ｍの寸法と各ゲート電極部１０１Ｇの寸法で指定することが望ましい。
【０１１５】
つまり、１本の走査信号線１０１の寸法や形成する位置を指定する場合、たとえば、図１２に示すように、表示領域ＤＡを横切る主線部１０１Ｍを４つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４を有する四角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標（ｘ１，ｙ１），頂角Ｐ２の座標（ｘ２，ｙ２），頂角Ｐ３の座標（ｘ３，ｙ３），頂角Ｐ４の座標（ｘ４，ｙ４）で指定する。
【０１１６】
また、ある１本の走査信号線１０１の主線部１０１Ｍに接続する複数のゲート電極部１０１Ｇは、それぞれを、４つの頂角を有する四角形で表現し、ゲート電極部１０１Ｇ毎に図形番号および平面位置情報を指定する。またこのとき、各ゲート電極部１０１Ｇの図形番号は、たとえば、走査信号線１０１の入力端、すなわち走査信号が入力される側の端から順に付けるようにする。
【０１１７】
つまり、走査信号線１０１の入力端に最も近いゲート電極部１０１Ｇ１は、４つの頂角Ｐ５，Ｐ６，Ｐ７，Ｐ８を有する四角形で表現し、図形番号としてＲｅｃｔ２を割り当て、平面位置情報を頂角Ｐ５の座標（ｘ５，ｙ５），頂角Ｐ６の座標（ｘ６，ｙ６），頂角Ｐ７の座標（ｘ７，ｙ７），頂角Ｐ８の座標（ｘ８，ｙ８）で指定する。また、走査信号線１０１の入力端から２番目のゲート電極部１０１Ｇ２は、４つの頂角Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２を有する四角形として表現し、図形番号としてＲｅｃｔ３を割り当て、平面位置情報を頂角Ｐ９の座標（ｘ９，ｙ９），頂角Ｐ１０の座標（ｘ１０，ｙ１０），頂角Ｐ１１の座標（ｘ１１，ｙ１１），頂角Ｐ１２の座標（ｘ１２，ｙ１２）で指定する。また、繰り返しの説明は省略するが、他のゲート電極部についても同様に４つの頂角を有する四角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１１８】
なお、走査信号線１０１は、一般に、入力端側の、表示領域ＤＡの外側に、フレキシブル配線板（ＦＰＣ）の配線、あるいは走査ドライバ（ゲートドライバ）の端子と接続するために集線している領域がある。この領域の寸法および形成する位置は、ゲート電極部１０１Ｇと同様に、四角形などの単純な図形に分割して固有の図形番号を与え、平面位置情報を頂角の座標で指定すればよい。
【０１１９】
走査信号線１０１のゲート電極部１０１Ｇの上に第１の絶縁層１０３を介在させて形成する半導体層１０４の寸法や形成する位置は、ゲート電極部１０１Ｇと同様の考え方で指定すればよい。
【０１２０】
つまり、たとえば、図１３に示すように、あるゲート電極部１０１Ｇ１の上に形成する半導体層１０４１は、４つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４を有する四角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標，頂角Ｐ２の座標，頂角Ｐ３の座標，頂角Ｐ４の座標で指定する。また、別のゲート電極部１０１Ｇ２の上に形成する半導体層１０４２は、４つの頂角Ｐ５，Ｐ６，Ｐ７，Ｐ８を有する四角形で表現し、図形番号としてＲｅｃｔ２を割り当て、平面位置情報を頂角Ｐ５の座標，頂角Ｐ６の座標，頂角Ｐ７の座標，頂角Ｐ８の座標で指定する。また、繰り返しの説明は省略するが、他の半導体層についても同様に４つの頂角を有する四角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２１】
半導体層１０４の上に形成する映像信号線１０２およびソース電極１０５の寸法や形成する位置のうち、映像信号線１０２の寸法および形成する位置は、たとえば、図１１に示すように、１本の映像信号線１０２を、ｙ方向に延在する概略長方形の主線部１０２Ｍと複数個のドレイン電極部１０２Ｄとに分けて考え、主線部１０２Ｍの寸法と各ドレイン電極部１０２Ｄの寸法で指定する。
【０１２２】
つまり、１本の映像信号線１０２の寸法や形成する位置を指定する場合、たとえば、図１４に示すように、表示領域ＤＡを縦断する主線部１０２Ｍを４つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４を有する四角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標，頂角Ｐ２の座標，頂角Ｐ３の座標，頂角Ｐ４の座標で指定する。
【０１２３】
また、たとえば、映像信号線１０２の入力端に最も近いドレイン電極部１０２Ｄは、４つの頂角Ｐ５，Ｐ６，Ｐ７，Ｐ８を有する四角形で表現し、図形番号としてＲｅｃｔ２を割り当て、平面位置情報を頂角Ｐ５の座標，頂角Ｐ６の座標，頂角Ｐ７の座標，頂角Ｐ８の座標で指定する。また、繰り返しの説明は省略するが、他のドレイン電極部についても同様に４つの頂角を有する四角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２４】
なお、映像信号線１０２は、一般に、入力端側の、表示領域ＤＡの外側に、フレキシブル配線板（ＦＰＣ）の配線、あるいはデータドライバ（ドレインドライバ）の端子と接続するために集線している領域がある。この領域の寸法および形成する位置は、ドレイン電極部１０２Ｄと同様に、四角形などの単純な図形に分割して固有の図形番号を与え、平面位置情報を頂角の座標で指定すればよい。
【０１２５】
また、たとえば、映像信号線１０２の入力端に最も近いドレイン電極部１０２Ｄと対になるソース電極１０５は、６つの頂角Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４を有する六角形で表現し、図形番号としてＲｅｃｔ３を割り当て、平面位置情報を頂角Ｐ９の座標，頂角Ｐ１０の座標，頂角Ｐ１１の座標，頂角Ｐ１２の座標，頂角Ｐ１３の座標，頂角Ｐ１４の座標で指定する。また、繰り返しの説明は省略するが、他のソース電極についても同様に６つの頂角を有する六角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２６】
映像信号線１０２およびソース電極１０５の上に形成する画素電極１０７の寸法や形成する位置は、ソース電極１０５と同じ考え方で指定すればよい。つまり、図１５に示すように、６つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６を有する六角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標，頂角Ｐ２の座標，頂角Ｐ３の座標，頂角Ｐ４の座標，頂角Ｐ５の座標，頂角Ｐ６の座標で指定する。また、繰り返しの説明は省略するが、他の画素電極についても同様に６つの頂角を有する六角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２７】
ところで、１枚のＴＦＴ基板１を製造する場合、走査信号線１０１を形成する課程、半導体層１０４を形成する過程、映像信号線１０２およびソース電極１０５を形成する過程、画素電極１０７を形成する過程の各課程で行われる感光性のレジスト膜の露光は、同じ露光装置６を用いて行うのが一般的である。つまり、設計パターン保持装置７では、走査信号線１０１などの各構成要素の寸法および形成する位置を関連づけて１つのパターンデータとしてまとめて保持する。そのため、たとえば、各構成要素の設計パターンは、平面的な寸法や形成する位置に加え、三次元位置を指定する情報を持たせる。このような設計パターンのデータ構成をまとめると、下記表１のようになる。
【０１２８】
【表１】
【０１２９】
図１６は、走査信号線の寸法の指定方法の第１の変形例を説明するための模式図である。図１７は、走査信号線の寸法の指定方法の第２の変形例を説明するための模式図である。図１８は、半導体層の寸法の指定方法の変形例を説明するための模式図である。図１９は、映像信号線およびソース電極の寸法の指定方法の変形例を説明するための模式図である。図２０は、画素電極の寸法の指定方法の変形例を説明するための模式図である。
【０１３０】
設計パターンにおいて、走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇの寸法や形成する位置を、たとえば、図１２に示したように、四角形の４つの頂角の座標で指定する場合、１つの構成要素の寸法を指定するのに８個のデータ（数値）が必要である。そのため、たとえば、テレビ用などの解像度が高い（画素数が多い）液晶表示パネルのＴＦＴ基板１を製造するときには、設計パターンのデータ量が膨大になり、取り扱いが難しくなる。つまり、設計パターンにおいて、１つの走査信号線１０１（主線部１０１Ｍ）の寸法や、１つのゲート電極部１０１Ｇの寸法を指定するのに必要なデータ数は、可能な限り少なくすることが望ましい。
【０１３１】
設計パターンのデータ数（量）を少なくする方法としては、たとえば、四角形の４つの頂角のうちの１つの頂角の座標で形成する位置を指定し、その位置を指定する頂角からｘ方向に延びる辺の長さおよびｙ方向に延びる辺の長さで寸法を指定する方法がある。走査信号線１０１の場合、たとえば、図１６に示すように、走査信号線１０１の主線部１０１Ｍは、四角形の４つの頂角のうちの１つの頂角Ｐ１の座標（ｘ１，ｙ１）で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定する。このようにすれば、１つの走査信号線１０１の主線部１０１Ｍの寸法および形成する位置を、４つのデータ（数値）で指定することができる。
【０１３２】
同様に、ゲート電極部１０１Ｇ１は、４つの頂角のうちの１つの頂角Ｐ２の座標（ｘ２，ｙ２）で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。また、別のゲート電極部１０１Ｇ２は、４つの頂角のうちの１つの頂角Ｐ３の座標（ｘ３，ｙ３）で形成する位置を指定し、頂角Ｐ３からｘ方向に延びる辺の長さΔｘ３とｙ方向に延びる辺の長さΔｙ３によって寸法を指定する。このようにすれば、各ゲート電極部１０１Ｇの寸法および形成する位置を、それぞれ４つのデータ（数値）で指定することができる。
【０１３３】
またさらに、たとえば、走査信号線１０１の主線部１０１Ｍは、ＴＦＴ基板１の表示領域ＤＡをｘ方向で横断する配線であり、延在方向（ｘ方向）の長さが、延在方向と直交する方向（ｙ方向）の長さにくらべて非常に長い。そのため、主線部１０１Ｍの寸法および形成する位置は、たとえば、図１７に示すように、中心線と主線部１０１Ｍの一端が交差する点Ｐ１の座標と幅Ｗ１で規定してもよい。
【０１３４】
また、半導体層１０４の寸法や形成する位置を指定する場合も、たとえば、図１８に示すように、あるゲート電極部１０１Ｇ１の上に形成する半導体層１０４１は、４つの頂角のうちの１つの頂角Ｐ１の座標で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定してもよい。このとき、別のゲート電極部１０１Ｇ２の上に形成する半導体層１０４２は、４つの頂角のうちの１つの頂角Ｐ２の座標で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。このようにすれば、１つの半導体層１０４の寸法および形成する位置を、４つのデータ（数値）で指定することができる。
【０１３５】
また、１つの映像信号線１０２の主線部１０２Ｍの寸法を指定する場合も、たとえば、図１９に示すように、四角形の４つの頂角のうちの１つの頂角Ｐ１の座標で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定してもよい。このようにすれば、１つの映像信号線１０２の主線部１０２Ｍの寸法および形成する位置を、４つのデータ（数値）で定義することができる。
【０１３６】
このとき、ドレイン電極部１０２Ｄは、４つの頂角のうちの１つの頂角Ｐ２の座標で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。また、繰り返しの説明は省略するが、他のドレイン電極部１０２Ｄについても同様の方法で指定する。このようにすれば、各ドレイン電極部１０２Ｄの寸法および形成する位置を、それぞれ４つのデータ（数値）で定義することができる。
【０１３７】
またこのとき、ソース電極１０５の寸法および形成する位置は、たとえば、１つの六角形状のソース電極１０５を２つの四角形に分割し、各四角形の寸法および形成する位置を、１つの頂角の二次元座標とその頂角からｘ方向に延びる辺の長さおよびｙ方向に延びる辺の長さで指定してもよい。つまり、図１９に示すように、１つのソース電極１０５を２つの四角形に分割し、１つめの四角形は頂角Ｐ３の座標で形成する位置を指定し、頂角Ｐ３からｘ方向に延びる辺の長さΔｘ３とｙ方向に延びる辺の長さΔｙ３によって寸法を指定する。そして、２つめの四角形は頂角Ｐ４の座標で形成する位置を指定し、頂角Ｐ４からｘ方向に延びる辺の長さΔｘ４とｙ方向に延びる辺の長さΔｙ４によって寸法を指定する。このようにすれば、各四角形の寸法および形成する位置は、それぞれ４つのデータ（数値）で規定することができ、１つのソース電極１０５の寸法および形成する位置を８つのデータ（数値）で規定することができる。
【０１３８】
またさらに、たとえば、映像信号線１０２の主線部１０２Ｍは、ＴＦＴ基板１の表示領域ＤＡをｙ方向で縦断する配線であり、延在方向（ｙ方向）の長さが、延在方向と直交する方向（ｘ方向）の長さにくらべて非常に長い。そのため、主線部１０２Ｍの寸法および形成する位置は、たとえば、中心線の位置と幅で規定してもよい。
【０１３９】
また、画素電極１０７の寸法や形成する位置を指定する場合も、たとえば、ある画素領域に形成する１つの六角形状の画素電極１０７を２つの四角形に分割し、各四角形の寸法および形成する位置を、１つの頂角の二次元座標とその頂角からｘ方向に延びる辺の長さおよびｙ方向に延びる辺の長さで指定してもよい。つまり、図２０に示すように、１つの画素電極１０７を２つの四角形に分割し、１つめの四角形は頂角Ｐ１の座標で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定する。そして、２つめの四角形は頂角Ｐ２の座標で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。このようにすれば、各四角形の寸法および形成する位置は、それぞれ４つのデータ（数値）で規定することができ、１つの画素電極１０７の寸法および形成する位置を８つのデータ（数値）で規定することができる。
【０１４０】
図２１および図２２は、実施例１のＴＦＴ基板１の製造方法における補正方法の原理を説明するための模式図である。
図２１は、実施例１の製造方法における補正の必要性の有無の判定方法を説明するための模式平面図である。図２２は、実施例１の製造方法における設計パターンの補正方法の一例を説明するための模式平面図である。
なお、図２１および図２２には、実施例１の製造方法において補正可能な設計パターン（構成要素）の一例として、ＴＦＴ素子のドレイン電極部１０２Ｄおよびソース電極１０５を挙げている。また、図２１には、補正が不要な場合（ａ）と、補正が必要な場合（ｂ）を縦に並べて示している。
【０１４１】
実施例１のＴＦＴ基板１の製造方法では、たとえば、図９および図１０に示したような露光手段６０１（直描露光機）を用いて感光性のレジスト膜に露光パターンを描画した後、現像装置１１でそのレジスト膜を現像し、エッチングレジストを形成する。そして、エッチング装置１２でエッチングレジストの下方に形成されている薄膜をエッチングして設計パターンを反映した薄膜パターンを形成する。
【０１４２】
実施例１のＴＦＴ基板１の製造方法において、たとえば、映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５を形成するときには、図１４あるいは図１９に示したような方法で映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法および形成する位置を指定した設計パターンに基づいて感光性のレジスト膜を露光する。このとき、実際に形成された映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法は、たとえば、図２１の（ａ）に示したようになる。なお、図２１の（ａ）は、実際に形成されたパターンを実線で示し、設計パターンを破線で示している。すなわち、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒは、設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉとほぼ等しくなる。
【０１４３】
また、実際に形成されたドレイン電極部１０２Ｄやソース電極１０５の寸法も、設計パターンにおける寸法とほぼ等しくなる。そのため、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒおよびチャネル長Ｌｒは、それぞれ設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉおよびチャネル長Ｌｉとほぼ等しくなる。
【０１４４】
しかしながら、エッチングにより映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５を形成した場合、たとえば、図２１の（ｂ）に示すように、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒが、設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉに比べて細くなってしまうことがある。なお、図２１の（ｂ）も、実際に形成されたパターンを実線で示し、設計パターンを破線で示している。このとき、実際に形成されたドレイン電極部１０２Ｄやソース電極１０５の寸法も、設計パターンにおける寸法に比べて細く（小さく）なってしまうことがある。このような現象は、たとえば、ＳＤ細りと呼ばれ、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒは設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉよりも細く（狭く）なり、チャネル長Ｌｒは設計パターンにおけるＴＦＴ素子のチャネル長Ｌｉよりも長くなってしまう。そのため、ＴＦＴ素子への書き込み電流値が小さくなり、階調データの書き込み不足が発生してしまうことがある。
【０１４５】
またこのとき、１枚のＴＦＴ基板１に形成された多数の画素領域において、実際に形成された映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法を計測すると、たとえば、図２１の（ａ）に示したように設計パターンにおける寸法とほぼ等しくなっている画素領域と、図２１の（ｂ）に示したように設計パターンにおける寸法に比べて細く（小さく）なっている画素領域が存在することがある。その場合、たとえば図２１の（ａ）に示したような画素領域と、図２１の（ｂ）に示したような画素領域が並んで存在していると、その境界付近に輝度むらが発生してしまう。
【０１４６】
またさらに、１枚のＴＦＴ基板１を製造したときに、たとえば、図２１の（ｂ）に示したようなＳＤ細りが発生する画素領域は、常に同じ箇所であるとは限らない。そのため、従来のフォトマスクを用いた露光方法で、ＳＤ細りを防ぐことは非常に難しい。
【０１４７】
一方、実施例１のＴＦＴ基板１の製造方法では、感光性のレジスト膜を露光するときに、設計パターンに基づいて数値化した露光寸法を用いている。そのため、基板平面においてＳＤ細りが発生した画素領域の位置と寸法の差がわかれば、実際に形成される映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法が設計パターンにおける寸法になるように、設計パターンのデータ（数値）を容易に補正することができる。
【０１４８】
具体的には、たとえば、実際に形成された映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法と、設計パターンにおける映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法の差に基づいて、図２２の上段に示したように、ＳＤ細りが発生した画素領域の設計パターンにおける映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法を大きくする。なお、図２２の上段は、補正前の設計パターンを破線で示し、補正した設計パターンを実線で示している。
【０１４９】
つまり、ＳＤ細りが発生した画素領域は、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒと設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉの差に基づいて、設計パターンにおける主線部１０２Ｍの幅をＤＬＷｉ’に補正する。また、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒおよびチャネル長Ｌｒと設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉおよびチャネル長Ｌｉに基づいて、設計パターンにおけるＴＦＴ素子のチャネル幅がＷｉ’、チャネル長がＬｉ’になるようにドレイン電極部１０２Ｄの寸法およびソース電極１０５の寸法を補正する。
【０１５０】
なお、設計パターンにおける寸法を補正するときには、たとえば、寸法や形成する位置を表すデータ（数値）を書き換える補正でもよいし、寸法や形成する位置を表すデータ（数値）に補正量を示すデータを付加する補正でもよい。
【０１５１】
このように補正した設計パターンに基づいて数値化した露光寸法を用いて、ＳＤ細りが発生した画素領域のレジスト膜を露光すれば、図２２の下段に示したように、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒ’は補正前の設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉとほぼ等しくなる。なお、図２２の下段は、実際に形成されたパターンを実線で示し、補正前の設計パターンを破線で示している。同様に、実際に形成されたドレイン電極部１０２Ｄやソース電極１０５の寸法も、設計パターンにおける寸法とほぼ等しくなる。そのため、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒ’およびチャネル長Ｌｒ’は、それぞれ補正前の設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉおよびチャネル長Ｌｉとほぼ等しくなる。
【０１５２】
図２３は、実際に形成された薄膜パターンの寸法の測定方法の一具体例を説明するための模式図である。
【０１５３】
実施例１のＴＦＴ基板１の製造方法において、前記ＳＤ細りのような現象は、どの画素領域に生じるかがわからないので、実際に形成された薄膜パターンの寸法を計測するときには、たとえば、１枚のＴＦＴ基板１のすべての画素領域において計測することが望ましい。
【０１５４】
しかしながら、１枚のＴＦＴ基板１には、非常に多数の画素領域が存在するので、すべての画素領域において寸法を計測するのには非常に時間がかかる。また、ＳＤ細りのような現象は、たとえば、１つの画素領域に局所的に発生することは希であり、通常、ＴＦＴ基板１の、ある領域に含まれる複数の画素領域に発生する。そのため、実際に形成された薄膜パターンの寸法を計測するときには、たとえば、１枚のＴＦＴ基板１の薄膜形成面を複数の領域に分割し、各領域の中央部などの代表点（測定点）で計測した薄膜パターンの寸法を、その測定点を含む領域全体における寸法と見なすことで計測処理にかかる時間を短縮化する。
【０１５５】
つまり、たとえば、１枚の大面積のマザーガラス１３から４枚のＴＦＴ基板１を切り出す、いわゆる４面取りの場合、図２３に示すように、４つのＴＦＴ基板として切り出す領域１００ａ，１００ｂ，１００ｃ，１００ｄのそれぞれを、複数の小領域に分割する。そして、たとえば、左上に位置するＴＦＴ基板として切り出す領域１００ａの小領域のうち、左上隅の小領域における薄膜パターンの寸法は、測定点Ａ（１，１）で計測した薄膜パターンの寸法と等しいと見なす。そして、測定点Ａ（１，１）で計測した薄膜パターンの寸法と、設計パターンにおける寸法との差が許容範囲内である場合、左上隅の小領域に含まれる各画素領域の薄膜パターンの寸法は補正しない。一方、測定点Ａ（１，１）で計測した薄膜パターンの寸法と、設計パターンにおける寸法との差が許容範囲を超えている場合、測定点Ａ（１，１）の寸法の補正に合わせて、左上隅の小領域に含まれる各画素領域の薄膜パターンの寸法を一括して補正する。
【０１５６】
同様に、その右隣の小領域における薄膜パターンの寸法は測定点Ａ（２，１）で計測した薄膜パターンの寸法と等しいと見なし、たとえば、測定点Ａ（２，１）において補正の必要があれば、測定点Ａ（２，１）を含む小領域の各画素領域の薄膜パターンの寸法を一括して補正する。また、下側の薄膜パターンの寸法は、測定点Ａ（１，２）で計測した薄膜パターンの寸法と等しいと見なし、たとえば、測定点Ａ（２，１）において補正の必要があれば、測定点Ａ（２，１）を含む小領域の各画素領域の薄膜パターンの寸法を一括して補正する。
【０１５７】
ところで、液晶表示パネルなどの表示パネルにおいて重要なのは、１枚の表示パネルのなかに輝度むらなどの画質むらが発生しないようにすることである。そのため、薄膜パターンの寸法を測定し、補正が必要であるか否かを判定する場合、各測定点で実際に形成された薄膜パターンの寸法と設計パターンにおける寸法を比較するだけでなく、隣接する測定点で実際に形成された薄膜パターンの寸法も比較することが望ましい。
【０１５８】
つまり、たとえば、図２３に示すように、マザーガラスの右上に位置するＴＦＴ基板として切り出す領域１００ｂにある、測定点Ａ（ｉ，ｊ）で計測した薄膜パターンの完成寸法に基づいて、補正が必要であるか否かを判定する場合、まず、設計パターンにおける寸法と比較する。そして、次に、測定点Ａ（ｉ，ｊ）を含む小領域と隣接する上下左右の４つの小領域の測定点Ａ（ｉ，ｊ−１），Ａ（ｉ，ｊ＋１），Ａ（ｉ−１，ｊ），Ａ（ｉ＋１，ｊ）における薄膜パターンの完成寸法と比較する。そして、たとえば、それぞれの比較結果のうち、１つでも許容範囲を超える場合は、許容範囲を超えた比較結果に基づいて、設計パターンにおける測定点Ａ（ｉ，ｊ）を含む小領域の薄膜パターンの寸法を一括して補正する。
【０１５９】
なお、このような、実際に形成された薄膜パターンの寸法（完成寸法）の計測、および補正の必要の有無の判定、ならびに補正が必要な場合の設計パターンの補正は、図８に示した露光システムにおける設計パターン補正装置９で行う。以下、設計パターン補正装置９における補正処理の手順について、図２４に沿って説明する。
【０１６０】
図２４は、設計パターン補正装置における補正処理の手順を説明するためのフロー図である。なお、図２４に示した処理手順は、図７に示した処理手順におけるステップ５０６およびステップ５０７の処理に相当する。
【０１６１】
実施例１のＴＦＴ基板１の製造方法では、たとえば、エッチング装置１２で薄膜をエッチングして薄膜パターンを形成した後、露光システムの完成パターン撮影手段８によって、ガラス基板１００に形成された薄膜パターンの画像を撮影する。このとき、設計パターン補正装置９は、たとえば、図２４に示すように、まず、完成寸法算出手段９０１によって、完成パターン撮影手段８で撮影された画像を取得する（ステップ５０６ａ）。
【０１６２】
次に、完成寸法算出手段９０１は、取得した画像から、１枚のＴＦＴ基板１として切り出す領域の各測定点の周辺領域の部分画像を抽出し、補正の対象となる薄膜パターンの完成寸法を算出する（ステップ５０６ｂ）。ステップ５０６ｂは、どのような方法で算出してもよいが、設計パターンにおいて寸法や形成する位置を指定する方法に合わせて算出することが望ましい。すなわち、設計パターンにおける寸法や形成する位置が、図１２乃至図１５に示したように、多角形の各頂角の位置の二次元座標で指定されている場合、ステップ５０６ｂでも、形成された薄膜パターンの頂角の位置の二次元座標を算出する。また、設計パターンにおける寸法や形成する位置が、図１６乃至図２０に示したように、多角形の１つの頂角の位置の二次元座標と、ｘ方向の辺の長さおよびｙ方向の辺の長さで指定されている場合、ステップ５０６ｂでも、形成された薄膜パターンの１つの頂角の位置の二次元座標と、ｘ方向の辺の長さおよびｙ方向の辺の長さを算出する。
【０１６３】
次に、補正要／不要判定手段９０２において、測定点毎に、初期の設計パターンの寸法とステップ５０６ｂで算出した完成寸法との差分を計算する（ステップ５０７ａ）。ステップ５０７ａは、たとえば、設計パターンデータベース７０１から初期の設計パターンを取得し、完成寸法との差分を計算する。
【０１６４】
次に、補正要／不要判定手段９０２において、ステップ５０６ｂで算出したすべての測定点の完成寸法を用いて、隣接する測定点の完成寸法の差分（隣接差分）を計算する（ステップ５０７ｂ）。ステップ５０７ｂは、たとえば、図２３に示したように、測定点Ａ（ｉ，ｊ）の完成寸法と、測定点Ａ（ｉ，ｊ）に上下左右で隣接する各測定点での完成寸法との差分を計算し、その最大値を隣接差分とする。
【０１６５】
次に、補正要・不要判定手段９０２において、各測定点の隣接差分が許容範囲内であるか判定する（ステップ５０７ｃ）。そして、各測定点の隣接差分が許容範囲内である場合は、補正は不要と判定する（ステップ５０７ｄ）。また、各測定点の隣接差分のなかに、許容範囲を超えているものがあれば、その測定点を含む小領域に補正が必要であると判定する（ステップ５０７ｅ）。
【０１６６】
ステップ５０７ｄで補正は不要と判定した後、またはステップ５０７ｅで補正が必要であると判定した後は、図７に示したように、補正が必要な測定点があるか否かの判定をする（ステップ５０８）。そして、補正が必要な測定点がある場合、たとえば、設計寸法補正手段９０３において、ステップ５０７ａで算出した完成寸法と初期の設計パターンの寸法との差分に基づき設計パターンの寸法を補正する（ステップ５０９）。また、ステップ５０９で設計パターンの寸法を補正した場合、設計寸法補正手段９０３は、補正した設計パターンを露光装置６の設計パターン取得手段６０２に送信する。
【０１６７】
設計寸法補正手段９０３から補正した設計パターンを取得した露光装置６は、その補正した設計パターンに基づいて新たな露光寸法を算出し、保持する。以後、露光装置６でレジスト膜を露光するときには、補正した設計パターンに基づいて数値化された露光寸法を用いて露光する。このようにすることで、たとえば、ＳＤ細りのような現象を容易に防ぐことができる。
【０１６８】
なお、ステップ５０９では、たとえば、各測定点の隣接差分の半分を初期の設計パターンの寸法に加えるような補正を行ってもよい。また、補正をするときには、初期の設計パターンの数値を書き換えてもよいし、初期の設計パターンの数値に補正量を表す数値を付加してもよい。
【０１６９】
以上説明したように、実施例１のＴＦＴ基板１の製造方法によれば、数値化された露光寸法に基づいてレジスト膜を露光する露光装置を用い、実際に形成された薄膜パターンの寸法と設計パターンの寸法を比較して、補正が必要な領域の設計パターンの寸法（数値）を補正することで、１枚のＴＦＴ基板１の各画素領域に形成される薄膜パターンの寸法のばらつきを容易に低減できる。そのため、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することができる。
【０１７０】
なお、実施例１では、薄膜パターンを形成する毎に完成寸法を計測し、該当する設計パターンの寸法（数値）に補正が必要であるか否かを判定しているが、これに限らず、たとえば、何層かの薄膜パターンを連続して形成した後、各層の薄膜パターンの完成寸法を計測し、該当する設計パターンの寸法（数値）に補正が必要であるか否かを判定してもよいことはもちろんである。
【０１７１】
また、実施例１では、各薄膜パターンの寸法に関して補正が必要であるか否かの判定をしているが、これに限らず、たとえば、異なる機能を持つ２つの薄膜パターンの相対的な位置関係を計測し、その位置のずれが許容範囲を超えている場合に、いずれか一方の薄膜パターンの形成する位置を補正するような処理があってもよいことはもちろんである。
【０１７２】
またさらに、実施例１では、画素領域の構成が図４乃至図６に示したような構成のＴＦＴ基板１を例に挙げたが、これに限らず、別の画素構成であってもよいことはもちろんである。
【実施例２】
【０１７３】
図２５乃至図３２は、本発明による実施例２のＴＦＴ基板の製造方法の原理を説明するための模式図である。
図２５は、マザーガラスに導体膜を成膜したときの膜厚分布の一例を示す模式平面図である。図２６は、図２５の左上に位置するＴＦＴ基板形成領域の拡大平面図である。図２７は、図２６のＤ−Ｄ’線における模式断面図である。図２８は、図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、従来の方法で導体膜をエッチングしたときの様子を示す模式断面図である。図２９は、図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用して導体膜をエッチングしたときの様子を示す模式断面図である。図３０は、図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用したときのＴＦＴ素子の寸法を示す模式平面図である。図３１は、図３０のＥ−Ｅ’線，Ｆ−Ｆ’線，Ｇ−Ｇ’線における断面図を横に並べて示した模式断面図である。図３２は、図２５の左上に位置するＴＦＴ基板形成領域における配線遅延時間のばらつきを説明するための模式図である。
【０１７４】
実施例１のＴＦＴ基板１の製造方法では、たとえば、ガラス基板１００上に成膜した導体膜（薄膜）をエッチングして走査信号線１０１を形成した後、実際に形成された各走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇの寸法（完成寸法）を計測し、必要に応じて設計パターンの寸法（数値）を補正している。
【０１７５】
しかしながら、実施例１では、実際に形成された各走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇを平面でみた寸法を計測し、必要に応じて補正している。つまり、実施例１のＴＦＴ基板１の製造方法では、平面でみたときの寸法のばらつきが低減するように設計パターンを補正している。
【０１７６】
ところで、ＴＦＴ基板１を製造するときには、通常、マザーガラス１３と呼ばれる１枚の大型のガラス基板の複数箇所にＴＦＴ基板１を形成し、最後にマザーガラス１３から各ＴＦＴ基板１の形成領域を切り出すという方法で製造する。
【０１７７】
つまり、たとえば、１枚のマザーガラス１３から４枚のＴＦＴ基板１を切り出す、いわゆる４面取りの場合、図２５に示すように、マザーガラス１３には４つのＴＦＴ基板として切り出す領域１００ａ，１００ｂ，１００ｃ，１００ｄがあり、一度の工程で４枚のＴＦＴ基板１が製造される。このとき、たとえば、マザーガラス１３に、走査信号線１０１を形成するための導体膜を成膜すると、導体膜の厚さは、たとえば、図２５に示すように、マザーガラス１３の中心Ｐを中心とする同心円ＢＬ１，ＢＬ２，ＢＬ３で表すことができる。このとき、導体膜の膜厚は、中心Ｐを含む同心円ＢＬ１の内側の領域、同心円ＢＬ１の外側でありかつ同心円ＢＬ２の内側の領域、同心円ＢＬ２の外側でありかつ同心円ＢＬ３の内側の領域、同心円ＢＬ３の外側の領域の順に薄くなっていく。また、各領域のなかでも、中心Ｐから遠ざかるにつれて、導体膜の膜厚はだんだんと薄くなっていく。これは、導体膜を形成する際に、たとえば、スパッタリング法で形成（成膜）するためである。
【０１７８】
このとき、マザーガラス１３の左上に位置するＴＦＴ基板として切り出す領域１００ａに注目すると、導体膜１４の膜厚分布は、たとえば、図２６および図２７に示すようになる。このとき、たとえば、導体膜１４をエッチングして形成する導体パターンがｘ方向に延在する走査信号線１０１であるとし、図２７に示した領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の３つの領域に形成される走査信号線１０１がどのような形状になるかを、図２８および図２９に沿って説明する。
【０１７９】
まず、従来の製造方法の場合、導体膜１４上に形成した感光性のレジスト膜１５を露光するときには、フォトマスクを用いており、図２８の上段に示すように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されているレジスト膜１５の露光される領域の幅ＲＷ１，ＲＷ２，ＲＷ３はほぼ同じ幅になる。このようにして、導体膜１４の膜厚によらず、ほぼ同じ幅のエッチングレジストを形成して導体膜１４をエッチングすると、膜厚が薄いほど後退量が大きくなる。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成される走査信号線１０１１，１０１２，１０１３の幅をそれぞれＧＬＷ１，ＧＬＷ２，ＧＬＷ３とすると、図２８の下段に示すように、ＧＬＷ１＜ＧＬＷ２＜ＧＬＷ３という関係になる。
【０１８０】
そして、実施例１の製造方法の場合、たとえば、図２８の下段に示したように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成された走査信号線１０１１，１０１２，１０１３の幅ＧＬＷ１，ＧＬＷ２，ＧＬＷ３が、ＧＬＷ１＜ＧＬＷ２＜ＧＬＷ３という関係になると、たとえば、領域ＰＸ１の走査信号線１０１１や領域ＰＸ２の走査信号線１０１２の幅に補正が必要であると判定され、設計パターンにおける領域ＰＸ１や領域ＰＸ２の走査信号線１０１の寸法（幅）を太くするような補正が行われる。そうすると、以後は、導体膜１４上に形成した感光性のレジスト膜を露光するときに、たとえば、図２９の上段に示すように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されているレジスト膜１５の露光される領域の幅ＲＷ１，ＲＷ２，ＲＷ３が、ＲＷ１＞ＲＷ２＞ＲＷ３という関係になる。このようにしてエッチングレジストを形成し、導体膜１４をエッチングすると、図２９の下段に示すように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成された走査信号線１０１１，１０１２，１０１３の幅ＧＬＷ１，ＧＬＷ２，ＧＬＷ３が、ＧＬＷ１≒ＧＬＷ２≒ＧＬＷ３という関係になる。
【０１８１】
しかしながら、実施例１の製造方法の場合、図２９の下段に示したように、導体膜１４の膜厚によらず、すべての走査信号線の幅がほぼ等しくなるように設計パターンを補正する。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成された走査信号線１０１１，１０１２，１０１３の断面積（配線抵抗）にばらつきが生じ、画質むらが発生する可能性がある。
【０１８２】
また、実施例１の製造方法の場合、たとえば、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されたＴＦＴ素子を平面でみると、図３０に示したように、領域ＰＸ１のチャネル幅Ｗ１，領域ＰＸ２のチャネル幅Ｗ２，領域ＰＸ３のチャネル幅Ｗ３、および領域ＰＸ１のチャネル長Ｌ１，領域ＰＸ２のチャネル長Ｌ２，領域ＰＸ３のチャネル長Ｌ３はほぼ等しくなる。
【０１８３】
しかしながら、ＴＦＴ素子のゲート絶縁膜として機能を持つ第１の絶縁膜１０３をマザーガラス１３上に形成（成膜）するときには、導体膜１４を成膜したときと同様の膜厚分布が生じる。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域の第１の絶縁膜１０３の厚さをそれぞれＧＩＤ１，ＧＩＤ２，ＧＩＤ３とすると、図３１に示すように、ＧＩＤ１＜ＧＩＤ２＜ＧＩＤ３という関係になる。このとき、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域の第１の絶縁膜１０３の厚さＧＩＤ１，ＧＩＤ２，ＧＩＤ３のばらつきが大きいと、各領域のＴＦＴ素子の書き込み電流値にばらつきが生じ、画質むらが発生する可能性がある。
【０１８４】
また、たとえば、図３０および図３１に示したように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成される各薄膜パターンの寸法がほぼ等しい場合に、各領域に形成される走査信号線１０１１，１０１２，１０１３のそれぞれの配線遅延時間を計算すると、たとえば、図３２に示すような結果が得られる。つまり、実施例１の製造方法でＴＦＴ基板１を製造した場合、走査ドライバからの距離が同じ画素領域の走査信号線の配線遅延時間は、導体膜や絶縁膜が薄くなる箇所ほど長くなる。なお、図３２のＤ−Ｄ’線は、図２６に示したＤ−Ｄ’線の走査ドライバからの距離に相当する位置を示している。
【０１８５】
このように、実施例１のＴＦＴ基板１の製造方法は、ＴＦＴ基板１を平面でみたときの、各画素領域に形成される薄膜パターンの二次元的な寸法のばらつきを低減する方法であり、１枚のＴＦＴ基板１に形成される導体膜などの膜厚に生じるばらつきが大きくなると、各画素の電気的特性にばらつきが生じ、画質むらが発生する可能性がある。
【０１８６】
ＴＦＴ基板１が、たとえば、携帯電話端末やＰＤＡのディスプレイに用いられるＴＦＴ基板のように、小面積のＴＦＴ基板であれば、このような膜厚のばらつきに起因する各画素の電気的特性のばらつきは小さいので、実施例１の製造方法を適用して製造しても画質むらが発生する可能性は低い。しかしながら、ＴＦＴ基板１が、テレビなどに用いられる大面積のＴＦＴ基板の場合、膜厚のばらつきが大きくなり、各画素の電気的特性のばらつきが生じやすくなる。そのため、テレビなどに用いられる大面積のＴＦＴ基板１の場合、実際に形成された薄膜パターンの二次元的な寸法だけでなく、膜厚も考慮し、電気的特性が均一になるように設計パターンを補正することが望ましい。
【０１８７】
そこで、実施例２では、電気的特性が均一になるように設計パターンを補正するＴＦＴ基板１の製造方法の一例について説明する。なお、実施例２でも、製造するＴＦＴ基板１の一例として、画素の構成が図４乃至図６に示したような構成のＴＦＴ基板１を挙げる。
【０１８８】
図３３は、本発明による実施例２のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。図３４は、走査信号線の配線遅延時間のばらつきを低減するための補正方法の一例を説明するための模式図である。
【０１８９】
実施例２のＴＦＴ基板１の製造方法も、大まかに言うと、ガラス基板１００上に薄膜を形成（成膜）する工程と、形成した薄膜をエッチングして薄膜パターンを形成する工程とを繰り返し、走査信号線１０１などを積層していくものである。
【０１９０】
ただし、実施例２において、走査信号線１０１などの導体パターンを形成する工程は、たとえば、図３３に示したステップ５１１からステップ５２０のような手順で行われる。
【０１９１】
ガラス基板１００上に導体パターンを形成する工程では、まず、ガラス基板１００上に、第１の導体膜を形成し、膜厚分布を計測する（ステップ５１１）。ステップ５１１は、たとえば、スパッタリング法を用いて行い、ガラス基板１００の導体パターンを形成する面の全域に導体膜が成膜される。また、膜厚分布は、たとえば、エリプソメーターなどを用いて計測する。計測した膜厚分布は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９２】
次に、ステップ５１１で形成（成膜）した第１の導体膜をエッチングして走査信号線１０１やゲート電極部１０１Ｇを形成する（ステップ５１２）。ステップ５１２は、第１の導電膜の上に感光性のレジスト膜を形成し、実施例１で説明したような露光装置６でレジスト膜を露光し、現像して形成したエッチングレジストを用いて第１の導体膜をエッチングする。
【０１９３】
次に、たとえば、図２３に示した複数の測定点における走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇの完成寸法を計測する（ステップ５１３）。ステップ５１３は、たとえば、ＴＦＴ基板１を平面でみた画像を撮影し、その画像から測定点の周辺領域を抽出して二次元的な寸法を算出する。算出した完成寸法は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９４】
次に、第１の絶縁層１０３（ゲート絶縁膜）および半導体層１０４を形成するとともに、第１の絶縁層１０３の膜厚分布を測定する（ステップ５１４）。ステップ５１４は、たとえば、第１の絶縁層１０３および半導体層１０４を一括して形成した後、第１の絶縁層１０３の膜厚分布を測定する。測定した膜厚分布は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９５】
次に、第２の導体膜を形成し、膜厚分布を計測する（ステップ５１５）。ステップ５１５でも、膜厚分布は、たとえば、エリプソメーターなどを用いて計測する。計測した膜厚分布は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９６】
次に、第２の導体膜をエッチングして映像信号線１０２、ソース電極１０５などを形成する（ステップ５１６）。ステップ５１６は、ステップ５１２と同様の手順でエッチングレジストを形成し、第２の導体膜をエッチングする。
【０１９７】
次に、たとえば、図２３に示した複数の測定点における映像信号線１０２の主線部１０２Ｍやドレイン電極部１０２Ｄ、ソース電極１０５の完成寸法を計測するとともに、ＴＦＴ素子のチャネル幅、チャネル長の完成寸法を計測する（ステップ５１７）。ステップ５１７も、たとえば、ＴＦＴ基板１を平面でみた画像を撮影し、その画像から測定点の周辺領域を抽出して二次元的な寸法を算出する。算出した完成寸法は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９８】
次に、ステップ５１１およびステップ５１４ならびにステップ５１５で計測した各薄膜の膜厚分布と、ステップ５１３およびステップ５１７で計測した各薄膜パターンの完成寸法を用いて、たとえば、各測定点における走査信号線の配線遅延時間を算出する（ステップ５１８）。
【０１９９】
次に、ステップ５１８で算出した、各測定点における走査信号線１０１の配線遅延時間が許容範囲内であるか否かの判定をする（ステップ５１９）。そして、許容範囲を超えている測定点がある場合、その測定点を含む小領域に対応する位置の設計パターンの寸法を補正する（ステップ５２０）。ステップ５２０は、たとえば、ゲート絶縁膜（第１の絶縁膜１０３）が薄い測定点のＴＦＴ素子のチャネル幅を狭くし、書き込み電流値が小さくなるように補正する。つまり、ステップ５１８で算出した３本の走査信号線１０１１，１０１２，１０１３の配線遅延時間が、たとえば、図３２に示したようになっている場合、ステップ５２０では、たとえば、図３４に示すように、配線遅延時間が長い走査信号線１０１１に沿って配置されるＴＦＴ素子のチャネル幅を細くし、配線遅延時間が短い走査信号線１０１３に沿って配置されるＴＦＴ素子のチャネル幅を太くするように設計パターンの寸法（数値）を補正する。なお、図３４のＤ−Ｄ’線は、図２６に示したＤ−Ｄ’線の走査ドライバからの距離に相当する位置を示している。
【０２００】
なお、ＴＦＴ素子のチャネル幅を補正するには、たとえば、映像信号線１０２のドレイン電極部１０２Ｄの幅を補正すればよい。
【０２０１】
図３５は、図３３に示した手順に沿って設計パターンを補正した後の、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されるＴＦＴ素子を平面でみた模式図である。
【０２０２】
実施例２の製造方法を適用した場合、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されたＴＦＴ素子の寸法が、たとえば、図３０および図３１に示したようになっていると、設計パターンにおけるＴＦＴ素子のチャネル幅の寸法が補正される。設計パターンにおけるＴＦＴ素子のチャネル幅の寸法が補正されると、露光装置６は、この補正された設計パターンに基づいて数値化した露光寸法を用いてレジスト膜を露光する。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されるＴＦＴ素子のチャネル幅およびチャネル長は、たとえば、図３５に示すようになる。つまり、ゲート絶縁膜が薄い領域ＰＸ１はＴＦＴ素子のチャネル幅Ｗ１を狭くして書き込み電流値を小さくし、ゲート絶縁膜が厚い領域ＰＸ３はＴＦＴ素子のチャネル幅Ｗ３を広くして書き込み電流値を大きくする。このようにすることで、各領域のＴＦＴ素子の書き込み電流値のばらつきが低減で、階調データの書き込み不足を防げるので、１枚の液晶表示パネルの表示領域における画質むら（輝度むら）を容易に低減することができる。
【０２０３】
図３６は、実施例２のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【０２０４】
実施例２のＴＦＴ基板の製造方法で使用する露光システムの基本的な構成は、実施例１で説明した露光システムとほぼ同じであるが、実施例２では、薄膜パターンの膜厚を測定するための手段（装置）が必要である。そのため、実施例２の露光システムは、たとえば、図３６のような構成になる。
【０２０５】
すなわち、実施例２の露光システムは、露光装置６と、設計パターン保持装置７と、完成パターン撮影手段８と、設計パターン補正装置９と、膜厚分布計測手段１６とを有する構成になる。このうち、露光装置６、設計パターン保持装置７、完成パターン撮影手段８は、実施例１で説明したものと同じ構成でよいので、説明は省略する。
【０２０６】
また、膜厚分布計測手段１６は、たとえば、エリプソメーターのような計測装置である。
【０２０７】
また、設計パターン補正装置９は、実施例１で説明した完成寸法算出手段９０１、補正要／不要判定手段９０２、設計寸法補正手段９０３に加え、たとえば、算出した完成寸法を一時的に保持しておく完成寸法保持手段９０４と、計測した膜厚分布を一時的に保持しておく膜厚分布保持手段９０５とを有する。
【０２０８】
なお、図３６に示した露光システムでは、完成パターン撮影手段８および膜厚分布計測手段１６は、設計パターン補正装置９と独立した装置として示しているが、これに限らず、たとえば、完成パターン撮影手段８および膜厚分布計測手段１６が設計パターン補正装置９に内蔵されているような構成であってもよいことはもちろんである。
【０２０９】
図３７は、実施例２のＴＦＴ基板１の製造方法の応用例を説明するための模式断面図である。
【０２１０】
これまでの説明では、実施例２のＴＦＴ基板１の製造方法の一例として、図３３に示した手順に沿って設計パターンの補正を行い、たとえば、ＴＦＴ素子のチャネル幅を補正することで、走査信号線の配線遅延時間のばらつきを低減している。しかしながら、実施例２において重要なのは、平面でみた二次元的な寸法だけでなく、膜厚も計測し、それらの値から算出される電気的特性のばらつきを低減し、画質むらを低減することにある。そのため、たとえば、走査信号線の配線遅延時間のばらつきを低減する場合、ＴＦＴ素子のチャネル幅を補正するだけでなく、図３７に示すように、導体膜１４が薄い領域ＰＸ１の走査信号線１０１１の幅を広くし、導体膜１４が厚い領域ＰＸ３の走査信号線１０１３は走査信号線の幅を狭くするような補正をすることも可能である。すなわち、導体膜１４の膜厚分布に基づいて、各領域に形成される走査信号線の断面積、あるいは幅と厚さの積がほぼ同じ値になるように設計パターンを補正することでも、配線遅延時間のばらつきを低減することができる。
【０２１１】
以上説明したように、実施例２のＴＦＴ基板１の製造方法によれば、平面でみた完成寸法と膜厚に基づいて、各測定点における画素の電気的特性のばらつきを低減するように設計パターンの寸法（数値）を補正することができる。そのため、たとえば、テレビやＰＣ向けのディスプレイなどの大画面の表示パネルに用いるＴＦＴ基板１を製造するときにも、膜厚分布に起因する電気的特性のばらつきを容易に低減することができ、１枚の表示パネルの表示領域における画質むらを容易に低減することができる。
【０２１２】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０２１３】
たとえば、実施例１および実施例２では、たとえば、図４乃至図６に示したような画素構成のＴＦＴ基板１を製造する場合を例に挙げたが、本発明は、これに限らず、種々の画素構成のＴＦＴ基板の製造方法に適用できることはもちろんである。
【０２１４】
また、実施例１および実施例２では、液晶表示パネルに用いるＴＦＴ基板の製造方法を例に挙げたが、本発明は、これに限らず、液晶表示パネルに用いるＴＦＴ基板と同等の構成を有する種々の基板の製造方法に適用できることはもちろんである。本発明が適用できる表示パネルの基板の例としては、たとえば、有機ＥＬを用いた自発光型の表示パネルのＴＦＴ基板が挙げられる。
【図面の簡単な説明】
【０２１５】
【図１】液晶表示パネルの概略構成を示す模式正面図である。
【図２】図１のＡ−Ａ’線における模式断面図である。
【図３】液晶表示パネルで用いるＴＦＴ基板の概略構成を示す模式正面図である。
【図４】ＴＦＴ基板の画素の一構成例を示す模式正面図である。
【図５】図４のＢ−Ｂ’線における模式断面図である。
【図６】図４のＣ−Ｃ’線における模式断面図である。
【図７】本発明による実施例１のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。
【図８】実施例１のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【図９】図８に示した露光システムで用いる露光装置の露光手段の一構成例を示す模式図である。
【図１０】図９に示した露光手段による露光手順を説明するための模式図である。
【図１１】図４に示した画素構成の設計パターンにおける寸法の指定方法の一例を説明するための模式図である。
【図１２】走査信号線の寸法の指定方法の一具体例を説明するための模式図である。
【図１３】半導体層の寸法の指定方法の一具体例を説明するための模式図である。
【図１４】映像信号線およびソース電極の寸法の指定方法の一具体例を説明するための模式図である。
【図１５】、画素電極の寸法の指定方法の一具体例を説明するための模式図である。
【図１６】走査信号線の寸法の指定方法の第１の変形例を説明するための模式図である。
【図１７】走査信号線の寸法の指定方法の第２の変形例を説明するための模式図である。
【図１８】半導体層の寸法の指定方法の変形例を説明するための模式図である。
【図１９】映像信号線およびソース電極の寸法の指定方法の変形例を説明するための模式図である。
【図２０】画素電極の寸法の指定方法の変形例を説明するための模式図である。
【図２１】実施例１の製造方法における補正の必要性の有無の判定方法を説明するための模式平面図である。
【図２２】実施例１の製造方法における設計パターンの補正方法の一例を説明するための模式平面図である。
【図２３】実際に形成された薄膜パターンの寸法の測定方法の一具体例を説明するための模式図である。
【図２４】設計パターン補正装置における補正処理の手順を説明するためのフロー図である。
【図２５】マザーガラスに導体膜を成膜したときの膜厚分布の一例を示す模式平面図である。
【図２６】図２５の左上に位置するＴＦＴ基板形成領域の拡大平面図である。
【図２７】図２６のＤ−Ｄ’線における模式断面図である。
【図２８】図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、従来の方法で導体膜をエッチングしたときの様子を示す模式断面図である。
【図２９】図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用して導体膜をエッチングしたときの様子を示す模式断面図である。
【図３０】図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用したときのＴＦＴ素子の寸法を示す模式平面図である。
【図３１】図３０のＥ−Ｅ’線，Ｆ−Ｆ’線，Ｇ−Ｇ’線における断面図を横に並べて示した模式断面図である。
【図３２】図２５の左上に位置するＴＦＴ基板形成領域における配線遅延時間のばらつきを説明するための模式図である。
【図３３】本発明による実施例２のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。
【図３４】走査信号線の配線遅延時間のばらつきを低減するための補正方法の一例を説明するための模式図である。
【図３５】図３３に示した手順に沿って設計パターンを補正した後の、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されるＴＦＴ素子を平面でみた模式図である。
【図３６】実施例２のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【図３７】実施例２のＴＦＴ基板１の製造方法の応用例を説明するための模式断面図である。
【符号の説明】
【０２１６】
１…ＴＦＴ基板
１００…ガラス基板
１００ａ，１００ｂ，１００ｃ，１００ｄ…ＴＦＴ基板として切り出す領域
１０１，１０１１，１０１２，１０１３…走査信号線
１０１Ｍ…主線部
１０１Ｇ，１０１Ｇ１，１０１Ｇ２…ゲート電極部
１０２…映像信号線
１０２Ｍ…主線部
１０２Ｄ…ドレイン電極部
１０３…第１の絶縁層（ゲート絶縁膜）
１０４，１０４１，１０４２…半導体層
１０５…ソース電極
１０６…第２の絶縁層
１０７…画素電極
１０８…配向膜
ＴＨ…スルーホール
２…対向基板
２００…ガラス基板
２０１…対向電極
２０２…ブラックマトリックス
２０３…カラーフィルタ
２０４…オーバーコート層
２０５…配向膜
３…液晶材料
４…シール材
６…露光装置
６０１…露光手段
６０１ａ…露光部
６０１ｂ…露光ヘッド
６０１ｃ…ヘッドガイド
６０１ｄ…テーブル
６０１ｅ…テーブルガイド
６０１ｆ…基台
６０１ｇ…ヘッドガイド固定部材
６０２…設計パターン取得手段
６０３…露光寸法算出手段
６０４…露光寸法保持手段
６０５…露光制御手段
７…設計パターン保持装置
７０１…設計パターンデータベース
８…完成パターン撮影手段
９…設計パターン補正装置
９０１…完成寸法算出手段
９０２…補正要／不要判定手段
９０３…設計寸法補正手段
９０４…完成寸法保持手段
９０５…膜厚分布保持手段
１０…レジスト膜形成装置
１１…現像装置
１２…エッチング装置
１３…マザーガラス
１４…導体膜
１５…レジスト膜
１６…膜厚分布計測手段
【技術分野】
【０００１】
本発明は、表示パネルの製造方法およびそれに用いる露光システムに関し、特に、液晶表示パネルに用いるＴＦＴ基板の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置は、テレビやパーソナル・コンピュータ（ＰＣ）のディスプレイなどから、携帯電話端末や携帯情報端末（ＰＤＡ）のディスプレイまで、幅広く用いられている。
【０００３】
前記液晶表示装置は、一対の基板の間に液晶材料を挟持した液晶表示パネルを有する表示装置であり、前記一対の基板のうちの一方の基板（以下、ＴＦＴ基板と呼ぶ）には、たとえば、複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極などが形成されている。
【０００４】
また、前記液晶表示パネルが、たとえば、ＴＮ方式やＶＡ方式などの縦電界方式の場合、前記ＴＦＴ基板と対向するもう一方の基板に、前記画素電極と対向する対向電極（共通電極とも呼ばれる）が形成されている。また、前記液晶表示パネルが、たとえば、ＩＰＳ方式などの横電界方式の場合、前記ＴＦＴ基板に、前記画素電極と対向する対向電極が形成されている。
【０００５】
前記液晶表示パネルの前記ＴＦＴ基板を製造するときには、たとえば、ガラス基板上に薄膜を形成（成膜）する工程と、前記薄膜をエッチングする工程とを複数回繰り返して前記走査信号線などのパターンを順次形成していく。
【０００６】
前記薄膜をエッチングする工程では、まず、前記薄膜上に感光性のレジスト膜を形成（成膜）し、あらかじめ定められた設計パターンに基づいて前記レジスト膜を露光した後、前記露光したレジスト膜を現像してエッチングマスクを形成する。そして、前記エッチングマスクを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する。
【０００７】
また、従来のＴＦＴ基板の製造過程では、前記レジスト膜を露光するときに、フォトマスクを用いるのが一般的である。前記フォトマスクは、たとえば、クロム（Ｃｒ）などの金属膜を用いて、ガラス基板上に前記設計パターンを反映した露光パターンを形成したマスクである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記液晶表示装置を製造する際に重要な点の１つに、１枚の液晶表示パネルの表示領域における画質を均一にすることが挙げられる。すなわち、１枚の液晶表示パネルの表示領域の各領域の画質、たとえば、中央部分と角部の画質や、左端部と右端部の画質、あるいは上端部と下端部の画質を比較したときに、視覚的に均一になるようにすることが重要視されている。
【０００９】
しかしながら、前記従来の液晶表示装置のうち、たとえば、液晶テレビやＰＣ向けの液晶ディスプレイなどの大型の液晶表示装置では、１枚の液晶表示パネルの表示領域における画質を均一にすることが難しく、画質むらが発生するという問題があった。
【００１０】
前記１枚の液晶表示パネルの表示領域における画質むらの原因の１つに、ＳＤ細りと呼ばれる現象が挙げられる。前記ＳＤ細りとは、実際に導体膜をエッチングして形成されたＴＦＴ素子のソース電極やドレイン電極を平面でみたときの幅が、設計パターンにおける幅よりも細くなってしまう現象である。
【００１１】
実際に形成されたソース電極やドレイン電極の幅が設計パターンにおける幅よりも細くなってしまうと、たとえば、ＴＦＴ素子のチャネル幅が細くなり、ＴＦＴ素子への書き込み電流値が小さくなるので、階調データの書き込み不足が生じる。そのため、たとえば、実際に形成されたソース電極やドレイン電極の幅が設計パターンの幅とほぼ同じ画素と、前記ＳＤ細りが生じた画素が並んで存在しているような場合、その境界付近に輝度むらが発生する。
【００１２】
従来のフォトマスクを用いた露光方法で露光して形成されたエッチングレジストを利用してＴＦＴ素子のソース電極やドレイン電極（映像信号線）を形成した場合、このようなＳＤ細りと呼ばれる現象が発生すると、ＳＤ細りが発生した箇所の露光パターンを補正したフォトマスクを新たに作成する必要がある。
【００１３】
しかしながら、前記フォトマスクは露光パターンを高精度に形成する必要があり、フォトマスクの作成には、多大な時間と費用を要する。また、前記ＳＤ細りは、常に同じ箇所に発生するわけではなく、たとえば、ソース電極やドレイン電極（映像信号線）を形成する際の条件によって変化する。そのため、フォトマスクの露光パターンを補正して前記ＳＤ細りを防ぐという方法は現実的ではない。
【００１４】
また、１枚の液晶表示パネルの表示領域における画質むらの原因には、一般に、たとえば、１枚のＴＦＴ基板に形成された各走査信号線の幅のばらつき、１本の走査信号線の各領域における幅のばらつきなどの、１枚のＴＦＴ基板上の各画素領域に実際に形成されたパターンの寸法のばらつきが関係していることが知られている。また、前記各画素領域に実際に形成されたパターンの寸法のばらつきには、たとえば、ガラス基板上に導体膜や絶縁膜などの薄膜を成膜したときに生じる前記ガラス基板上の各領域における膜厚のばらつきや、前記薄膜をエッチングしたときに生じる前記ガラス基板上の各領域におけるエッチング量のばらつきが関係していることも知られている。そして、前記薄膜の膜厚のばらつきやエッチング量のばらつきは、前記ガラス基板が大型化し、一度に成膜する領域やエッチングする領域が大きくなるにつれて顕著になる。
【００１５】
従来のフォトマスクを用いて露光する方法の場合、たとえば、フォトマスクに形成された複数本の走査信号線の露光パターンは、設計パターンを反映しており、各走査信号線の幅や、隣接する２本の走査信号線の間隔が一定になるように形成されている。そのため、たとえば、前記薄膜の膜厚にばらつきが生じていても、すべての走査信号線が同じ幅になるようなエッチングレジストが形成される。その結果、たとえば、薄膜の膜厚が薄い箇所と厚い箇所でエッチング量にばらつきが生じ、各走査信号線の幅にばらつきが生じる。つまり、薄膜の膜厚が薄い箇所では、膜厚が厚い箇所に比べて走査信号線の幅が狭くなる。
【００１６】
しかしながら、前述のように、前記フォトマスクの作成には、多大な時間と費用を要する。また、前記薄膜の膜厚のばらつきには、ガラス基板の中心付近が厚くなり、端部に向かうにつれて薄くなるという傾向があるが、その分布にはばらつきがある。また、ＴＦＴ基板を製造するときには、たとえば、マザーガラスと呼ばれる大面積の基板を用いた多面取りと呼ばれる方法で製造される。そのため、同じフォトマスクを使用して薄膜パターンを形成するＴＦＴ基板であっても、前記マザーガラス上のどの領域に位置するかによって、薄膜の膜厚の分布が変わってくる。そのため、たとえば、前記フォトマスクの露光パターンを補正して前記薄膜の膜厚のばらつきやエッチング量のばらつきに対応するといういう方法も現実的ではない。
【００１７】
このように、従来の液晶表示パネルでは、ＴＦＴ基板の製造過程において、従来のフォトマスクを用いる露光方法で前記レジスト膜を露光しているので、薄膜の膜厚のばらつきやエッチング量のばらつきによる、各走査信号線や各映像信号線の幅のばらつき、ＴＦＴ素子の書き込み電流値のばらつきなど制御することが難しく、１枚の液晶表示パネルの表示領域における画質むらを低減することが難しいという問題があった。
【００１８】
本発明の目的は、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することが可能な表示パネルの製造方法および露光システムを提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２１】
（１）基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造方法であって、前記基板に形成された薄膜上に感光性のレジスト膜を形成する第１の工程と、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する第２の工程と、前記第２の工程で露光した前記レジスト膜を現像してエッチングレジストを形成する第３の工程と、前記第３の工程で形成したエッチングレジストを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する第４の工程と、前記第４の工程で形成された薄膜パターンの完成寸法を計測する第５の工程と、前記第５の工程で計測した薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する第６の工程とを有し、前記第６の工程で前記設計パターンを補正した後、前記第２の工程は、前記補正した設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する表示パネルの製造方法。
【００２２】
（２）前記（１）の表示パネルの製造方法において、前記第２の工程は、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別し、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する表示パネルの製造方法。
【００２３】
（３）前記（１）または（２）の表示パネルの製造方法において、前記第２の工程で用いる前記露光寸法は、前記レジスト膜の露光する領域を１つの図形または複数の図形の組み合わせで表現し、各図形の寸法および位置によって露光する領域を特定する表示パネルの製造方法。
【００２４】
（４）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法と、前記設計パターンの前記平面での設計寸法との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００２５】
（５）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００２６】
（６）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の走査信号線を平面でみた寸法である表示パネルの製造方法。
【００２７】
（７）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の映像信号線を平面でみた寸法である表示パネルの製造方法。
【００２８】
（８）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記ＴＦＴ素子のチャネル幅とチャネル長のいずれか一方、あるいは両方である表示パネルの製造方法。
【００２９】
（９）前記（４）または（５）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記画素電極を平面でみた寸法である表示パネルの製造方法。
【００３０】
（１０）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた寸法および膜厚であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性と、前記設計パターンから得られる電気的特性との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００３１】
（１１）前記（１）から（３）のいずれかの表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法および膜厚であり、前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する表示パネルの製造方法。
【００３２】
（１２）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚であり、前記第６の工程は、前記走査信号線の膜厚が薄い測定点に対する前記設計パターンの走査信号線の幅を広くし、前記走査信号線の膜厚が厚い測定点に対する前記設計パターンの走査信号線の幅を狭くする表示パネルの製造方法。
【００３３】
（１３）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のドレイン電極とソース電極の間に構成されるチャネルの幅および長さであり、前記第６の工程は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子の前記チャネルの幅および長さから、各測定点における前記ＴＦＴ素子の書き込み電流値を算出する工程と、算出した前記書き込み電流値に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有する表示パネルの製造方法。
【００３４】
（１４）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長であり、前記第６の工程は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長から各測定点における配線遅延時間を算出する工程と、算出した前記配線遅延時間に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有する表示パネルの製造方法。
【００３５】
（１５）前記（１３）または（１４）の表示パネルの製造方法において、前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅および長さの補正は、前記ＴＦＴ素子のドレイン電極の寸法、および前記ＴＦＴ素子のソース電極の寸法の補正によって行う表示パネルの製造方法。
【００３６】
（１６）前記（１０）または（１１）の表示パネルの製造方法において、前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線、または前記走査信号線と併設して形成される保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚であり、前記第６の工程は、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚から、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域に構成される保持容量を算出する工程と、算出した前記保持容量に基づいて前記設計パターンの前記画素電極の前記走査信号線または前記保持容量線と平面でみて重なる領域の寸法を補正する工程とを有する表示パネルの製造方法。
【００３７】
（１７）前記（１）から（１６）のいずれかの表示パネルの製造方法において、前記表示パネルは、一対の基板の間に液晶材料を挟持した液晶表示パネルであり、前記走査信号線、前記映像信号線、前記ＴＦＴ素子、および前記画素電極は、前記一対の基板のうちの一方の基板に前記薄膜パターンを積層して形成する表示パネルの製造方法。
【００３８】
（１８）基板上に薄膜を形成する工程と、薄膜をエッチングする工程とを複数回繰り返して、基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造過程で、前記薄膜上に形成した感光性のレジスト膜を露光する露光システムであって、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記感光性のレジスト膜を露光する露光装置と、前記基板上に形成された薄膜パターンの完成寸法を計測する完成寸法計測装置と、前記完成寸法計測装置の計測結果に基づいて前記露光装置で用いる前記設計パターンの数値を補正し、前記補正した設計パターンを前記露光装置に送信する設計パターン補正装置とを有する露光システム。
【００３９】
（１９）前記（１８）の露光システムにおいて、前記露光装置は、外部装置または外部の記録媒体から前記設計パターンを取得する設計パターン取得手段と、前記取得した設計パターンから前記露光寸法を作成する露光寸法作成手段と、作成した前記露光寸法を保持する露光寸法保持手段と、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別する露光制御手段と、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する露光ヘッドを有する露光システム。
【００４０】
（２０）前記（１８）または（１９）の露光システムにおいて、前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する装置である露光システム。
【００４１】
（２１）前記（１８）または（１９）の露光システムにおいて、前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する手段と、前記基板上の複数の測定点における前記薄膜パターンの膜厚を計測する手段を有する露光システム。
【００４２】
（２２）前記（１８）から（２１）のいずれかの露光システムにおいて、前記完成寸法計測装置は、前記設計パターン補正装置と一体的に設けられている露光システム。
【００４３】
（２３）前記（１８）から（２１）のいずれかの露光システムにおいて、前記露光装置、前記完成寸法計測装置、および前記設計パターン補正装置は、ネットワークを介して相互に接続されている露光システム。
【００４４】
（２４）前記（１８）から（２１）のいずれかの露光システムにおいて、前記露光装置、前記計測装置、および前記設計パターン補正装置に加え、前記あらかじめ用意された設計パターンを保持する設計パターン保持装置を有し、前記露光装置、前記計測装置、前記設計パターン補正装置、および前記設計パターン保持装置は、ネットワークを介して相互に接続されている露光システム。
【発明の効果】
【００４５】
本発明の表示パネルの製造方法は、基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成することを前提とする。
【００４６】
そして、本発明の表示パネルの製造方法において、前記薄膜をエッチングする工程は、前記基板に形成された薄膜上に感光性のレジスト膜を形成する第１の工程と、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する第２の工程と、前記第２の工程で露光した前記レジスト膜を現像してエッチングレジストを形成する第３の工程と、前記第３の工程で形成したエッチングレジストを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する第４の工程とを有する。
【００４７】
また、本発明の表示パネルの製造方法では、前記第１の工程から前記第４の工程に加えて、前記第４の工程で形成された薄膜パターンの完成寸法を計測する第５の工程と、前記第５の工程で計測した薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する第６の工程とをする。そして、前記第６の工程で前記設計パターンを補正した場合、前記第２の工程は、前記補正した設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する。
【００４８】
つまり、本発明の表示パネルの製造方法は、レジスト膜を露光するときに、数値化された露光寸法に基づいて露光するので、前記露光寸法の数値を変更することで、容易にレジスト膜の露光領域（露光パターン）を変更することができる。そのため、たとえば、薄膜をエッチングする際に生じるエッチング量のばらつきなどによる、基板上の複数の箇所に形成された同一の機能を持つ薄膜パターンの寸法にばらつきが生じたときに、ばらつきが大きい箇所の薄膜パターンの露光寸法を容易に変更することができ、薄膜パターンの寸法のばらつきを容易に低減することができる。その結果、薄膜パターンの寸法のばらつきによる表示領域の各画素の電気的特性のばらつきを低減でき、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することができる。
【００４９】
また、本発明の表示パネルの製造方法において、前記第２の工程は、たとえば、直描露光機と呼ばれる露光装置を用いて行い、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別し、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する。このとき、前記露光寸法は、たとえば、前記レジスト膜の露光する領域を１つの図形または複数の図形の組み合わせで表現し、各図形の寸法および位置によって露光する領域を特定する。
【００５０】
また、本発明の表示パネルの製造方法において、前記第５の工程で計測する薄膜パターンの完成寸法は、たとえば、薄膜パターンを平面でみた完成寸法のみであってもよいし、薄膜パターンを平面でみた完成寸法と膜厚であってもよい。なお、前記薄膜パターンを平面でみた完成寸法と膜厚を計測する場合、たとえば、ある機能を持つ薄膜パターンについては平面でみた完成寸法のみを計測し、別の機能を持つ薄膜パターンについては平面でみた完成寸法および膜厚、あるいは膜厚のみを計測してもよい。
【００５１】
前記第５の工程で計測する薄膜パターンの完成寸法が薄膜パターンを平面でみた完成寸法のみの場合、前記第６の工程は、たとえば、複数の測定点で計測した薄膜パターンの完成寸法と、設計パターンにおける前記薄膜パターンの平面でみた寸法とを比較し、各測定点における薄膜パターンの完成寸法と前記設計パターンの前記平面での設計寸法との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する。このようにすることで、基板上に多数形成される同一の機能を持つ薄膜パターンを設計パターンの寸法とほぼ同じ寸法に形成することができる。
【００５２】
また、前記表示パネルでは通常、１枚の表示パネルの表示領域の画質が視覚的に均一であればよく、たとえば、各画素のＴＦＴ素子の寸法などが設計パターンと同じ寸法である必要はない。そのため、前記第６の工程は、たとえば、各測定点における薄膜パターンの完成寸法のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正してもよい。
【００５３】
このように、薄膜パターンの平面でみた寸法のばらつきを低減するように設計パターンを補正する場合、たとえば、複数本の走査信号線の平面でみた完成寸法のばらつきや、複数本の映像信号線の平面でみた完成寸法ばらつきを低減することができる。また、各画素領域に対して配置されるＴＦＴ素子のチャネル幅やチャネル長の寸法のばらつきや、画素電極の寸法のばらつきを低減できる。
【００５４】
ところで、前記基板上に薄膜を形成する工程では、たとえば、スパッタリング法やＣＶＤ法を用いて基板上に薄膜を成膜することが多い。このとき、基板上の複数の測定点で成膜された前記薄膜の膜厚を測定すると、その膜厚にはばらつきが生じる。そのため、単純に各測定点における薄膜パターンを平面でみた完成寸法のばらつきを低減すると、膜厚のばらつきの影響で電気的特性にばらつきが生じ、画質むらが生じることがある。特に、テレビやＰＣ向けのディスプレイなどの大画面の表示パネルに用いられる大面積の基板では、成膜した薄膜の膜厚に生じるばらつきが大きくなり、膜厚のばらつきによる電気的特性のばらつきが大きくなりやすい。そのため、大面積の基板上に走査信号線などの薄膜パターンを計測する場合、前記第５の工程で薄膜パターンを平面でみた完成寸法と膜厚を計測することが望ましい。このとき、前記第６の工程では、たとえば、各測定点で計測した前記平面でみた完成寸法および膜厚から算出される電気的特性と、設計パターンから得られる電気的特性との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正する。
【００５５】
また、前記表示パネルでは通常、１枚の表示パネルの表示領域の画質が視覚的に均一であればよく、たとえば、各画素のＴＦＴ素子の電気的特性などが設計パターンから得られる特性と同じである必要はない。そのため、前記第６の工程は、たとえば、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正してもよい。
【００５６】
このように、薄膜パターンの膜厚も計測する場合、たとえば、ＴＦＴ素子のドレイン電極およびソース電極を平面でみた完成寸法から得られるチャネル幅およびチャネル長の寸法と、ゲート絶縁膜の膜厚から各測定点におけるＴＦＴ素子の書き込み電流値を算出して見積もることができる。そのため、たとえば、ゲート絶縁膜が厚いＴＦＴ素子はチャネル幅を広くし、ゲート絶縁膜が薄いＴＦＴ素子はチャネル幅を狭くするように設計パターンを補正することで、各測定点におけるＴＦＴ素子の書き込み電流値のばらつきを低減することができる。
【００５７】
また、薄膜パターンの膜厚も計測する場合、たとえば、ＴＦＴ素子のチャネル幅およびチャネル長の寸法と、ゲート絶縁膜の膜厚に加え、走査信号線を平面でみた寸法および膜厚、映像信号線を平面でみた寸法を計測することで、たとえば、各測定点における走査信号線の配線遅延時間を算出して見積もることができる。そのため、たとえば、配線遅延時間が大きい測定点のＴＦＴ素子はチャネル幅を広くし、配線遅延時間が小さい測定点のＴＦＴ素子はチャネル幅を狭くするように設計パターンを補正することで、各測定点におけるＴＦＴ素子の書き込み時間のばらつきを低減することができる。
【００５８】
またさらに、薄膜パターンの膜厚も計測する場合、たとえば、走査信号線と画素電極との平面でみて重なる領域の寸法と、その領域に介在する絶縁膜の総厚から、各測定点の画素領域の保持容量を算出して見積もることができる。そのため、たとえば、介在する絶縁膜の総厚が薄い測定点の画素電極は走査信号線と平面でみて重なる領域の寸法を小さくし、介在する絶縁膜の総厚が厚い測定点の画素電極は走査信号線と平面でみて重なる領域の寸法を大きくするように設計パターンを補正することで、各測定点における保持容量のばらつきを低減することができる。
【００５９】
なお、基板の構成によっては、たとえば、走査信号線を形成するときに、走査信号線と併設した保持容量線も形成し、前記保持容量線と前記画素電極との平面でみて重なる領域に保持容量を構成することがある。その場合は、保持容量線と画素電極との平面でみて重なる領域の寸法と、その領域に介在する絶縁膜の総厚から、各測定点の画素領域の保持容量を算出して見積もる。この場合も、たとえば、介在する絶縁膜の総厚が薄い測定点の画素電極は保持容量線と平面でみて重なる領域の寸法を小さくし、介在する絶縁膜の総厚が厚い測定点の画素電極は保持容量線と平面でみて重なる領域の寸法を大きくするように設計パターンを補正することで、各測定点における保持容量のばらつきを低減することができる。また、保持容量線を設ける場合は、画素電極の寸法を補正する代わりに、保持容量線の寸法を補正してもよい。
【００６０】
また、本発明の表示パネルの製造方法は、前述のように、１枚の基板上に前記走査信号線、前記映像信号線、前記ＴＦＴ素子、および前記画素電極などを形成する方法に関する。そのため、本発明の表示パネルの製造方法は、このような方法で形成される基板を有する表示パネルに対してであれば、どのような表示方式の表示パネルの製造方法にも適用できる。本発明の表示パネルの製造方法を適用できるものとしては、たとえば、一対の基板の間に液晶材料を挟持した液晶表示パネルや、前記画素電極として有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）を用いた自発光型の表示パネルがある。
【００６１】
また、本発明の表示パネルの製造方法を適用して前記液晶表示パネルなどの基板を製造する過程で使用する、前記感光性のレジスト膜を露光する露光システムは、たとえば、あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記感光性のレジスト膜を露光する露光装置と、前記基板上に形成された薄膜パターンの完成寸法を計測する完成寸法計測装置と、前記完成寸法計測装置の計測結果に基づいて前記露光装置で用いる前記設計パターンの数値を補正し、前記補正した設計パターンを前記露光装置に送信する設計パターン補正装置とを有する構成にすればよい。
【００６２】
このとき、前記露光装置は、たとえば、外部装置または外部の記録媒体から前記設計パターンを取得する設計パターン取得手段と、前記取得した設計パターンから前記露光寸法を作成する露光寸法作成手段と、作成した前記露光寸法を保持する露光寸法保持手段と、前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別する露光制御手段と、前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する露光ヘッドを有する構成にすればよい。
【００６３】
また、前記完成寸法計測装置は、たとえば、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する装置であってもよいし、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する手段と、前記基板上の複数の測定点における前記薄膜パターンの膜厚を計測する手段を有する装置であってもよい。
【００６４】
また、前記露光システムの各装置は、それぞれ独立した装置であってもよいし、いくつかの装置で行われる動作・処理を担う手段を複合した一体的な装置であってもよい。つまり、前記露光システムは、たとえば、前記完成寸法計測装置と前記設計パターン補正装置が一体的な構成になっており、完成寸法を計測する手段と設計パターンを補正する手段を有する構成の１つの装置であってもよい。
【００６５】
また、前記露光システムの各装置は、たとえば、製造ライン毎に配置するだけでなく、ネットワークを介して相互に接続されていてもよい。このようにすると、たとえば、１つの設計パターン補正装置を複数の製造ラインで共有することができる。
【００６６】
またこのとき、前記露光装置が取得する設計パターンは、たとえば、ＣＤ−ＲＯＭなどの記録媒体に記録して提供するだけでなく、前記設計パターンを保持する設計パターン保持装置をネットワーク上に設置し、ネットワークを介して前記設計パターン保持装置と前記露光装置などを相互に接続してもよいことはもちろんである。
【発明を実施するための最良の形態】
【００６７】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００６８】
本発明の表示パネルの製造方法では、たとえば、基板上に形成（成膜）した導体膜などの薄膜をエッチングするときに、数値化された露光寸法を用いて感光性のレジスト膜を露光し、エッチングレジストを形成する。そして、エッチングして実際に形成された薄膜パターンの完成寸法を計測して前記露光寸法の元になる設計パターンの寸法と比較し、前記薄膜パターンの完成寸法と前記設計パターンの寸法の差が許容範囲を超えた場合は、寸法の差に基づいて前記設計パターンの寸法を補正する。
【００６９】
図１乃至図６は、本発明を適用して製造される表示パネルの概略構成を示す模式図である。
図１は、液晶表示パネルの概略構成を示す模式正面図である。図２は、図１のＡ−Ａ’線における模式断面図である。図３は、液晶表示パネルで用いるＴＦＴ基板の概略構成を示す模式正面図である。図４は、ＴＦＴ基板の画素の一構成例を示す模式正面図である。図５は、図４のＢ−Ｂ’線における模式断面図である。図６は、図４のＣ−Ｃ’線における模式断面図である。なお、図６には、ＴＦＴ基板と対向する対向基板の断面構成も示している。
【００７０】
本発明の表示パネルの製造方法は、たとえば、液晶表示パネルの製造方法、特に、液晶表示パネルに用いるＴＦＴ基板の製造方法に適用することが望ましい。
【００７１】
前記液晶表示パネルは、たとえば、図１および図２に示すように、ＴＦＴ基板１と対向基板２の一対の基板で液晶材料（液晶層とも呼ばれる）３を挟持した表示パネルである。このとき、ＴＦＴ基板１と対向基板２は、表示領域ＤＡの外側に環状に配置されたシール材４で接着されており、液晶材料３は、ＴＦＴ基板１および対向基板２ならびにシール材４で囲まれた空間に封入されている。
【００７２】
また、ＴＦＴ基板１は、平面でみた寸法が対向基板２よりも大きく、図３に示すように、ｘ方向に延在する複数本の走査信号線１０１と、ｙ方向に延在する複数本の映像信号線１０２とを有する。このとき、走査信号線１０１と映像信号線１０２は、絶縁層を介して立体的に交差している。また、ＴＦＴ基板１は、複数本の走査信号線１０１のうちの最も外側に配置される２本の走査信号線と、複数本の映像信号線１０２のうちの最も外側に配置される２本の映像信号線で囲まれた領域が表示領域ＤＡに相当する。
【００７３】
また、ＴＦＴ基板１は、隣接して配置された２本の走査信号線１０１と、隣接して配置された２本の映像信号線１０２で囲まれる領域が１つの画素領域に相当し、各画素領域に対してＴＦＴ素子および画素電極が配置されている。このとき、各画素領域に対して配置されるＴＦＴ素子や画素電極の構成には種々の構成がある。前記ＴＦＴ素子および画素電極の一構成例を、図４乃至図６に示す。
【００７４】
ＴＦＴ基板１は、たとえば、図４乃至図６に示すように、ガラス基板１００の表面に複数本の走査信号線１０１が形成されている。走査信号線１０１は、ＴＦＴ素子のゲートとしての機能を持ち、ＴＦＴ素子を配置する位置にゲート電極部１０１Ｇを有する。
【００７５】
また、走査信号線１０１およびゲート電極部１０１Ｇの上には、第１の絶縁層１０３が形成されており、ゲート電極部１０１Ｇの上には、第１の絶縁層１０３を介して半導体層１０４が形成されている。
【００７６】
また、第１の絶縁層１０３の上には、半導体層１０４の他に、映像信号線１０２やソース電極１０５が形成されている。映像信号線１０２は、ＴＦＴ素子のドレインとしての機能を持ち、ＴＦＴ素子を配置する位置にドレイン電極部１０２Ｄを有する。このとき、ドレイン電極部１０２Ｄの先端は、半導体層１０４の上に位置している。また、ソース電極１０５は、ＴＦＴ素子のソースとしての機能を持ち、ソース電極１０５の一部は、半導体層１０４の上に位置している。
【００７７】
また、映像信号線１０２やソース電極１０５の上には、第２の絶縁層１０６を介して画素電極１０７が形成されている。画素電極１０７は、画素領域毎に形成されており、スルーホールＴＨによってソース電極１０５と電気的に接続されている。また、画素電極１０７は、その一部分が走査信号線１０１と平面でみて重なっており、走査信号線１０１および画素電極１０７ならびにそれらが重なる領域に介在する絶縁層１０３，１０６による保持容量が構成されている。なお、画素電極１０７が平面でみて重なる走査信号線１０１は、上下方向で隣接する画素領域に対して配置されるＴＦＴ素子のゲートが接続されている走査信号線である。
【００７８】
また、画素電極１０７の上には、配向膜１０８が形成されている。
【００７９】
なお、図４乃至図６に示したＴＦＴ基板１は、たとえば、ＴＮ方式やＶＡ方式などの縦電界方式の液晶表示パネルに用いるＴＦＴ基板である。そのため、図４乃至図６に示したＴＦＴ基板１を用いて液晶表示パネルを作成するときには、図６に示すように、ガラス基板２００のＴＦＴ基板１と対向する面に、画素電極１０７と対向する対向電極（共通電極とも呼ばれる）２０１を有する対向基板２と組み合わせて液晶材料３を挟持する。
【００８０】
また、液晶表示パネルがカラー表示に対応したものである場合、対向基板２は、たとえば、ガラス基板２００のＴＦＴ基板１と対向する面には、各画素領域を分離するブラックマトリックス２０２やカラーフィルタ２０３が形成されている。そして、カラーフィルタ２０３上に、オーバーコート層２０４を介して対向電極２０１が形成されており、対向電極２０１上には配向膜２０５が形成されている。
【００８１】
このような構成の液晶表示パネルは、画素電極１０７と対向電極２０１との間の電位差によって生じる電界ＥがＴＦＴ基板１の画素電極１０７の形成面に対して垂直であり、この電界Ｅの強さを変えることで液晶材料３の液晶分子（図示しない）の配向を制御し、階調（輝度）を制御する。
【００８２】
以下、１つの画素領域の構成が図４乃至図６に示したような構成のＴＦＴ基板１を例に挙げ、本発明を適用した表示パネルの製造方法を説明する。
【実施例１】
【００８３】
図７は、本発明による実施例１のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。
【００８４】
実施例１のＴＦＴ基板１の製造方法は、大まかに言うと、ガラス基板１００上に薄膜を形成（成膜）する工程と、形成した薄膜をエッチングして薄膜パターンを形成する工程とを繰り返し、走査信号線１０１などを積層していくものである。
【００８５】
実施例１において、走査信号線１０１などの導体パターンを形成する工程は、たとえば、図７に示したステップ５０１からステップ５０９のような手順で行われる。
【００８６】
ガラス基板１００上に導体パターンを形成する工程では、まず、ガラス基板１００上に、導体パターンのもとになる導体膜を形成する（ステップ５０１）。ステップ５０１は、たとえば、スパッタリング法を用いて行い、ガラス基板１００の導体パターンを形成する面の全域に導体膜が成膜される。
【００８７】
次に、ステップ５０１で形成（成膜）した導体膜上に、感光性のレジスト膜を形成する（ステップ５０２）。ステップ５０２は、たとえば、フィルム状に成形されたレジスト膜を導体膜上に貼り付けて行う。
【００８８】
次に、ステップ５０２で形成したレジスト膜を、数値化された設計パターンに基づいて露光する（ステップ５０３）。ステップ５０３は、たとえば、後で述べるような構成の直描露光機と呼ばれる露光装置を用いて行う。
【００８９】
次に、露光したレジスト膜を現像してエッチングレジストを形成する（ステップ５０４）。ステップ５０４は、たとえば、アルカリ現像液などを用いて、レジスト膜の露光した領域のみ、あるいは露光していない領域のみを除去する。
【００９０】
次に、ステップ５０４で形成したエッチングレジストをマスクにして、ステップ５０１で形成した導体膜をエッチングし、走査信号線１０１など導体パターンを形成する（ステップ５０５）。
【００９１】
次に、ステップ５０５で形成した導体パターンの完成寸法を計測する（ステップ５０６）。ステップ５０６は、基板の導体パターンなどを形成する面を複数の小領域に分割し、たとえば、各小領域の中心などの代表点を測定点とし、各測定点における導体パターンの寸法を計測する。また、実施例１の製造方法の場合、ステップ５０６では、導体パターンを平面でみたときの完成寸法を計測する。
【００９２】
次に、測定点毎に、ステップ５０６で計測した導体パターンの完成寸法と設計パターンにおける寸法を比較し、設計パターンの補正が必要であるか否かを判定する（ステップ５０７）。そして、ステップ５０７の判定から、設計パターンに補正が必要な測定点があるか否かを判断し（ステップ５０８）、補正が必要な測定点がある場合は、補正が必要な測定点に対応する位置の設計パターンの寸法（数値）を補正する（ステップ５０９）。
【００９３】
なお、ステップ５０９で設計パターンの寸法を補正した場合、ステップ５０３は、補正された設計パターンに基づいてレジスト膜を露光する。
【００９４】
このように、実施例１のＴＦＴ基板１の製造方法では、数値化された設計パターンに基づいてレジスト膜を露光して形成されたエッチングレジストを利用して導体膜をエッチングし、導体パターンを形成する。そして、たとえば、形成された導体パターンの完成寸法と設計パターンにおける寸法の差が大きい測定点がある場合は、その測定点の近傍の設計パターンの寸法（数値）を補正し、以後の導体膜上に形成されたレジスト膜を露光するステップ５０３では、その補正された設計パターンの寸法に基づいて露光する。すなわち、実施例１のＴＦＴ基板１の製造方法は、たとえば、導体膜のエッチング量のばらつきなどによって生じる導体パターンの完成寸法のばらつきに対して、迅速かつ容易に対応することができ、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することができる。
【００９５】
図８は、実施例１のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【００９６】
実施例１のＴＦＴ基板１の製造方法では、導体膜などの薄膜の上に形成した感光性のレジスト膜を露光するときに、数値化された設計パターンに基づいて露光する。具体的には、レジスト膜の全域を複数の微小領域に分割し、設計パターンの寸法（数値）に基づいて複数の微小領域を露光する微小領域と露光しない微小領域に分別した後、露光する微小領域のみを順次または一括して露光する。また、設計パターンの寸法（数値）は、実際に形成された導体パターンの完成寸法に基づき必要に応じて補正する。このような製造方法（露光方法）を実現する露光システムの一構成例を図８に示す。
【００９７】
実施例１のＴＦＴ基板１の製造過程で使用する露光システムは、たとえば、図８に示すように、感光性のレジスト膜を露光する露光装置６と、露光装置６で利用する設計パターンを保持する設計パターン保持装置７と、実際に形成された導体パターン（薄膜パターン）の画像を撮影する完成パターン撮影手段８と、完成パターン撮影手段８で撮影した画像に基づいて設計パターンに補正が必要か否かを判定し、補正が必要な場合は、該当する設計パターンの寸法を補正する設計パターン補正装置９とを有する。
【００９８】
露光装置６は、たとえば、レジスト膜形成装置１０で導体膜上に形成した感光性のレジスト膜を露光する装置であり、実施例１では、直描露光機と呼ばれる露光装置を用いる。このとき、露光装置６は、たとえば、レジスト膜を露光する露光手段６０１と、設計パターン保持装置７の設計パターンデータベース７０１から所定の設計パターンを取得する設計パターン取得手段６０２と、設計パターン取得手段６０２により取得した設計パターンから露光寸法を算出する露光寸法算出手段６０３と、露光寸法算出手段６０３で算出した露光寸法を保持する露光寸法保持手段６０４と、露光寸法保持手段６０４で保持する露光寸法に基づいて前記露光手段６０１による露光を制御する露光制御手段６０５とを有する。
【００９９】
設計パターン保持装置７は、たとえば、ＴＦＴ基板１に形成する各走査信号線１０１およびゲート電極部１０１Ｇ、半導体層１０４、各映像信号線１０２およびドレイン電極部１０２Ｄ、ソース電極１０５、画素電極１０７、スルーホールＴＨの寸法や形成する位置などを指定する設計パターンを保持する装置であり、これらの設計パターンは、設計パターンデータベース７０１に保持されている。また、設計パターン保持装置７は、たとえば、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などのネットワーク回線を介して露光装置６と接続されている。
【０１００】
完成パターン撮影手段８は、たとえば、露光装置６で露光したレジスト膜を現像装置１１で現像してエッチングレジストを形成し、そのエッチングレジストをマスクにしてエッチング装置１２で薄膜をエッチングしたときに形成される薄膜パターン（完成パターン）の画像を撮影する手段である。
【０１０１】
設計パターン補正装置９は、完成パターン撮影手段８で撮影した画像から実際に形成された薄膜パターンの完成寸法を計測し、設計パターンにおける寸法と比較し、必要に応じて設計パターンの寸法（数値）を補正する装置である。このとき、設計パターン補正装置９は、たとえば、薄膜パターンの完成寸法を算出する完成寸法算出手段９０１と、設計パターンを補正する必要があるか否かを判定する補正要／不要判定手段９０２と、補正する必要があると判定された場合に、設計パターンの寸法（数値）を補正する設計寸法補正手段９０３とを有する。また、設計パターン補正装置９は、たとえば、ＬＡＮなどのネットワーク回線を介して完成パターン撮影手段８、設計パターン保持装置７、および露光装置６と接続されている。
【０１０２】
なお、実施例１のＴＦＴ基板１の製造過程で使用する露光システムは、図８に示したような構成に限らず、たとえば、設計パターン補正装置９と完成パターン撮影手段８、あるいは設計パターン補正装置９と設計パターン保持装置７は、それぞれの機能を複合した１つの装置として構成されていてもよい。
【０１０３】
図９は、図８に示した露光システムで用いる露光装置の露光手段の一構成例を示す模式図である。図１０は、図９に示した露光手段による露光手順を説明するための模式図である。なお、図９には、露光手段の上からみた図と、下方側の側面からみた図を示している。
【０１０４】
実施例１のＴＦＴ基板１の製造過程で使用する露光システムにおいて、露光装置６は、前述のように、直描露光機と呼ばれる露光装置を用いる。前記直描露光機は、ガラス基板上にクロムなどの金属膜で露光パターンを形成したフォトマスクを使用せずに、数値化された露光寸法に基づく数値制御により、レジスト膜に露光パターンを直接的に描画する露光装置である。このとき、露光手段６０１は、たとえば、図９に示すように、露光部６０１ａを有する露光ヘッド６０１ｂと、露光ヘッド６０１ｂをｕ方向に移動自在な状態で支持するヘッドガイド６０１ｃと、感光性のレジスト膜が形成されたマザーガラス１３を水平に保持するテーブル６０１ｄと、テーブル６０１ｄをｖ方向に移動自在な状態で支持するテーブルガイド６０１ｅと、テーブルガイド６０１ｅを固定する基台６０１ｆと、ヘッドガイド６０１ｃを基台６０１ｆに固定するヘッドガイド固定部材６０１ｇとを有する。
【０１０５】
なお、マザーガラス１３は、たとえば、図９に示すように、４つのＴＦＴ基板１として切り出す領域１００ａ，１００ｂ，１００ｃ，１００ｄを有するガラス基板であり、ＴＦＴ基板１を製造するときには、このように１枚のマザーガラス１３を用いて複数枚分のＴＦＴ基板１を一括して形成した後、各領域１００ａ，１００ｂ，１００ｃ，１００ｄを切り出して個別化する。
【０１０６】
また、図示は省略するが、露光ヘッド６０１ｂの下部には、たとえば、ヘッドガイド６０１ｃと並行した第１のボールネジが連結されており、第１のボールネジの一方の端部には、第１のボールネジを回転駆動させる第１のモーターが連結されている。すなわち、第１のモーターによって第１のボールネジを回転駆動させることで、露光ヘッド６０１ｂがヘッドガイド６０１ｃ上でｕ方向に移動するように構成されている。
【０１０７】
同様に、図示は省略するが、テーブル６０１ｄの下部には、たとえば、テーブルガイド６０１ｅと並行した第２のボールネジが連結されており、第２のボールネジの一方の端部には、第２のボールネジを回転駆動させる第２のモーターが連結されている。すなわち、第２のモーターによって第２のボールネジを回転駆動させることで、テーブル６０１ｄがｖ方向に移動するように構成されている。
【０１０８】
図９に示したような露光手段６０１で、マザーガラス１３に形成されたレジスト膜を露光するときには、たとえば、テーブル６０１ｄを固定した状態で、露光ヘッド６０１ｂをｕ方向に移動させながら露光する。そして、マザーガラス１３の一方の端から他方の端まで帯状に露光したら、露光ヘッド６０１ｂを最初の位置まで戻し、テーブル６０１ｄをｖ方向にずらす。この一連の動作を繰り返して、マザーガラス１３に形成されたレジスト膜の全域に対する露光を行い、露光パターンを描画する。
【０１０９】
また、露光ヘッド６０１ｂをｕ方向に移動させながら露光するときには、たとえば、帯状の露光領域１３Ｌを複数の微小領域に分割し、露光寸法保持手段６０４で保持する露光寸法に基づいて複数の微小領域を露光する微小領域と露光しない微小領域に分別し、露光部６０１ａが露光する微小領域上に移動したときのみ、露光部からレジスト膜に光を照射し、露光する。露光する微小領域と露光しない微小領域の分別、および露光部６０１ａの光の照射・非照射は露光制御手段６０５によって行う。このときの露光方法について、図１０を用いて具体的に説明する。
【０１１０】
露光ヘッド６０１ｂに収容された露光部６０１ａが、たとえば、図１０の上側に示すように、５つの独立して光の照射・非照射の制御が可能な照射機構を有する構成になっている場合、たとえば、露光ヘッド６０１ｂがｕ方向でみた位置ｕ１にあれば、導体膜１４の上に形成されたレジスト膜１５の微小領域のうち、微小領域Ｓ１からＳ５の５つの微小領域が露光可能である。このとき、レジスト膜１５の５つの微小領域Ｓ１からＳ５を露光するか否かは露光寸法によって決まる。そして、露光寸法から、たとえば、５つの微小領域Ｓ１からＳ５のうち、微小領域Ｓ１およびＳ４を露光することがわかった場合、露光制御手段６０５は、露光部６０１ａの５つの照射機構のうち、微小領域Ｓ１と対向する１番目の照射機構および微小領域Ｓ４と対向する４番目の照射機構は光を照射し、微小領域Ｓ２と対向する２番目の照射機構および微小領域Ｓ３と対向する３番目の照射機構ならびに微小領域Ｓ５と対向する５番目の照射機構は光を照射しないように、露光ヘッド６０１ｂに制御信号を送信する。こうすると、図１０の上側に示したように、レジスト膜１５の５つの微小領域Ｓ１からＳ５のうち、微小領域Ｓ１およびＳ４のみを露光し、感光させることができる。
【０１１１】
また、レジスト膜１５の微小領域Ｓ１からＳ５の５つの微小領域に対する露光が済んだら、図１０の下側に示すように、露光ヘッド６０１ｂを、次の５つの微小領域Ｓ６からＳ１０が露光可能な位置ｕ２まで移動させる。そして、ここでも、露光寸法に基づいて５つの微小領域Ｓ６からＳ１０のうちの露光する微小領域を判断し、たとえば、５つの微小領域Ｓ６からＳ１０のうち、微小領域Ｓ７およびＳ１０を露光することがわかった場合、露光制御手段６０５は、露光制御手段６０５は、露光部６０１ａの５つの照射機構のうち、微小領域Ｓ７と対向する２番目の照射機構および微小領域Ｓ１０と対向する５番目の照射機構は光を照射し、微小領域Ｓ６と対向する１番目の照射機構および微小領域Ｓ８と対向する３番目の照射機構ならびに微小領域Ｓ９と対向する４番目の照射機構は光を照射しないように、露光ヘッド６０１ｂに制御信号を送信する。こうすると、図１０の下側に示したように、レジスト膜１５の５つの微小領域Ｓ６からＳ１０のうち、微小領域Ｓ７およびＳ１０のみを露光し、感光させることができる。
【０１１２】
図１１は、図４に示した画素構成の設計パターンにおける寸法の指定方法の一例を説明するための模式図である。図１２は、走査信号線の寸法の指定方法の一具体例を説明するための模式図である。図１３は、半導体層の寸法の指定方法の一具体例を説明するための模式図である。図１４は、映像信号線およびソース電極の寸法の指定方法の一具体例を説明するための模式図である。図１５は、画素電極の寸法の指定方法の一具体例を説明するための模式図である。
【０１１３】
実施例１では、１画素の構成が図４乃至図６に示したような構成のＴＦＴ基板１を製造する場合を例に挙げている。このとき、露光装置６で用いる設計パターンには、ＴＦＴ基板１に形成する走査信号線１０１およびゲート電極部１０１Ｇ、半導体層１０４、映像信号線１０２およびドレイン電極部１０２Ｄ、ソース電極１０５、画素電極１０７、スルーホールＴＨの寸法や形成する位置などが指定されている。
【０１１４】
走査信号線１０１の寸法は、たとえば、複数個のゲート電極部１０１Ｇを含む一体物として指定することも可能であるが、その場合、指定方法が複雑になり、取り扱いが難しくなる。そのため、走査信号線１０１の寸法を指定する場合、たとえば、図１１に示すように、１本の走査信号線１０１を、ｘ方向に延在する概略長方形の主線部１０１Ｍと複数個のゲート電極部１０１Ｇとに分けて考え、主線部１０１Ｍの寸法と各ゲート電極部１０１Ｇの寸法で指定することが望ましい。
【０１１５】
つまり、１本の走査信号線１０１の寸法や形成する位置を指定する場合、たとえば、図１２に示すように、表示領域ＤＡを横切る主線部１０１Ｍを４つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４を有する四角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標（ｘ１，ｙ１），頂角Ｐ２の座標（ｘ２，ｙ２），頂角Ｐ３の座標（ｘ３，ｙ３），頂角Ｐ４の座標（ｘ４，ｙ４）で指定する。
【０１１６】
また、ある１本の走査信号線１０１の主線部１０１Ｍに接続する複数のゲート電極部１０１Ｇは、それぞれを、４つの頂角を有する四角形で表現し、ゲート電極部１０１Ｇ毎に図形番号および平面位置情報を指定する。またこのとき、各ゲート電極部１０１Ｇの図形番号は、たとえば、走査信号線１０１の入力端、すなわち走査信号が入力される側の端から順に付けるようにする。
【０１１７】
つまり、走査信号線１０１の入力端に最も近いゲート電極部１０１Ｇ１は、４つの頂角Ｐ５，Ｐ６，Ｐ７，Ｐ８を有する四角形で表現し、図形番号としてＲｅｃｔ２を割り当て、平面位置情報を頂角Ｐ５の座標（ｘ５，ｙ５），頂角Ｐ６の座標（ｘ６，ｙ６），頂角Ｐ７の座標（ｘ７，ｙ７），頂角Ｐ８の座標（ｘ８，ｙ８）で指定する。また、走査信号線１０１の入力端から２番目のゲート電極部１０１Ｇ２は、４つの頂角Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２を有する四角形として表現し、図形番号としてＲｅｃｔ３を割り当て、平面位置情報を頂角Ｐ９の座標（ｘ９，ｙ９），頂角Ｐ１０の座標（ｘ１０，ｙ１０），頂角Ｐ１１の座標（ｘ１１，ｙ１１），頂角Ｐ１２の座標（ｘ１２，ｙ１２）で指定する。また、繰り返しの説明は省略するが、他のゲート電極部についても同様に４つの頂角を有する四角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１１８】
なお、走査信号線１０１は、一般に、入力端側の、表示領域ＤＡの外側に、フレキシブル配線板（ＦＰＣ）の配線、あるいは走査ドライバ（ゲートドライバ）の端子と接続するために集線している領域がある。この領域の寸法および形成する位置は、ゲート電極部１０１Ｇと同様に、四角形などの単純な図形に分割して固有の図形番号を与え、平面位置情報を頂角の座標で指定すればよい。
【０１１９】
走査信号線１０１のゲート電極部１０１Ｇの上に第１の絶縁層１０３を介在させて形成する半導体層１０４の寸法や形成する位置は、ゲート電極部１０１Ｇと同様の考え方で指定すればよい。
【０１２０】
つまり、たとえば、図１３に示すように、あるゲート電極部１０１Ｇ１の上に形成する半導体層１０４１は、４つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４を有する四角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標，頂角Ｐ２の座標，頂角Ｐ３の座標，頂角Ｐ４の座標で指定する。また、別のゲート電極部１０１Ｇ２の上に形成する半導体層１０４２は、４つの頂角Ｐ５，Ｐ６，Ｐ７，Ｐ８を有する四角形で表現し、図形番号としてＲｅｃｔ２を割り当て、平面位置情報を頂角Ｐ５の座標，頂角Ｐ６の座標，頂角Ｐ７の座標，頂角Ｐ８の座標で指定する。また、繰り返しの説明は省略するが、他の半導体層についても同様に４つの頂角を有する四角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２１】
半導体層１０４の上に形成する映像信号線１０２およびソース電極１０５の寸法や形成する位置のうち、映像信号線１０２の寸法および形成する位置は、たとえば、図１１に示すように、１本の映像信号線１０２を、ｙ方向に延在する概略長方形の主線部１０２Ｍと複数個のドレイン電極部１０２Ｄとに分けて考え、主線部１０２Ｍの寸法と各ドレイン電極部１０２Ｄの寸法で指定する。
【０１２２】
つまり、１本の映像信号線１０２の寸法や形成する位置を指定する場合、たとえば、図１４に示すように、表示領域ＤＡを縦断する主線部１０２Ｍを４つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４を有する四角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標，頂角Ｐ２の座標，頂角Ｐ３の座標，頂角Ｐ４の座標で指定する。
【０１２３】
また、たとえば、映像信号線１０２の入力端に最も近いドレイン電極部１０２Ｄは、４つの頂角Ｐ５，Ｐ６，Ｐ７，Ｐ８を有する四角形で表現し、図形番号としてＲｅｃｔ２を割り当て、平面位置情報を頂角Ｐ５の座標，頂角Ｐ６の座標，頂角Ｐ７の座標，頂角Ｐ８の座標で指定する。また、繰り返しの説明は省略するが、他のドレイン電極部についても同様に４つの頂角を有する四角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２４】
なお、映像信号線１０２は、一般に、入力端側の、表示領域ＤＡの外側に、フレキシブル配線板（ＦＰＣ）の配線、あるいはデータドライバ（ドレインドライバ）の端子と接続するために集線している領域がある。この領域の寸法および形成する位置は、ドレイン電極部１０２Ｄと同様に、四角形などの単純な図形に分割して固有の図形番号を与え、平面位置情報を頂角の座標で指定すればよい。
【０１２５】
また、たとえば、映像信号線１０２の入力端に最も近いドレイン電極部１０２Ｄと対になるソース電極１０５は、６つの頂角Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４を有する六角形で表現し、図形番号としてＲｅｃｔ３を割り当て、平面位置情報を頂角Ｐ９の座標，頂角Ｐ１０の座標，頂角Ｐ１１の座標，頂角Ｐ１２の座標，頂角Ｐ１３の座標，頂角Ｐ１４の座標で指定する。また、繰り返しの説明は省略するが、他のソース電極についても同様に６つの頂角を有する六角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２６】
映像信号線１０２およびソース電極１０５の上に形成する画素電極１０７の寸法や形成する位置は、ソース電極１０５と同じ考え方で指定すればよい。つまり、図１５に示すように、６つの頂角Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６を有する六角形で表現し、図形番号としてＲｅｃｔ１を割り当て、平面位置情報を頂角Ｐ１の座標，頂角Ｐ２の座標，頂角Ｐ３の座標，頂角Ｐ４の座標，頂角Ｐ５の座標，頂角Ｐ６の座標で指定する。また、繰り返しの説明は省略するが、他の画素電極についても同様に６つの頂角を有する六角形として表現し、固有の図形番号を与え、平面位置情報を頂角の座標で指定する。
【０１２７】
ところで、１枚のＴＦＴ基板１を製造する場合、走査信号線１０１を形成する課程、半導体層１０４を形成する過程、映像信号線１０２およびソース電極１０５を形成する過程、画素電極１０７を形成する過程の各課程で行われる感光性のレジスト膜の露光は、同じ露光装置６を用いて行うのが一般的である。つまり、設計パターン保持装置７では、走査信号線１０１などの各構成要素の寸法および形成する位置を関連づけて１つのパターンデータとしてまとめて保持する。そのため、たとえば、各構成要素の設計パターンは、平面的な寸法や形成する位置に加え、三次元位置を指定する情報を持たせる。このような設計パターンのデータ構成をまとめると、下記表１のようになる。
【０１２８】
【表１】
【０１２９】
図１６は、走査信号線の寸法の指定方法の第１の変形例を説明するための模式図である。図１７は、走査信号線の寸法の指定方法の第２の変形例を説明するための模式図である。図１８は、半導体層の寸法の指定方法の変形例を説明するための模式図である。図１９は、映像信号線およびソース電極の寸法の指定方法の変形例を説明するための模式図である。図２０は、画素電極の寸法の指定方法の変形例を説明するための模式図である。
【０１３０】
設計パターンにおいて、走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇの寸法や形成する位置を、たとえば、図１２に示したように、四角形の４つの頂角の座標で指定する場合、１つの構成要素の寸法を指定するのに８個のデータ（数値）が必要である。そのため、たとえば、テレビ用などの解像度が高い（画素数が多い）液晶表示パネルのＴＦＴ基板１を製造するときには、設計パターンのデータ量が膨大になり、取り扱いが難しくなる。つまり、設計パターンにおいて、１つの走査信号線１０１（主線部１０１Ｍ）の寸法や、１つのゲート電極部１０１Ｇの寸法を指定するのに必要なデータ数は、可能な限り少なくすることが望ましい。
【０１３１】
設計パターンのデータ数（量）を少なくする方法としては、たとえば、四角形の４つの頂角のうちの１つの頂角の座標で形成する位置を指定し、その位置を指定する頂角からｘ方向に延びる辺の長さおよびｙ方向に延びる辺の長さで寸法を指定する方法がある。走査信号線１０１の場合、たとえば、図１６に示すように、走査信号線１０１の主線部１０１Ｍは、四角形の４つの頂角のうちの１つの頂角Ｐ１の座標（ｘ１，ｙ１）で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定する。このようにすれば、１つの走査信号線１０１の主線部１０１Ｍの寸法および形成する位置を、４つのデータ（数値）で指定することができる。
【０１３２】
同様に、ゲート電極部１０１Ｇ１は、４つの頂角のうちの１つの頂角Ｐ２の座標（ｘ２，ｙ２）で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。また、別のゲート電極部１０１Ｇ２は、４つの頂角のうちの１つの頂角Ｐ３の座標（ｘ３，ｙ３）で形成する位置を指定し、頂角Ｐ３からｘ方向に延びる辺の長さΔｘ３とｙ方向に延びる辺の長さΔｙ３によって寸法を指定する。このようにすれば、各ゲート電極部１０１Ｇの寸法および形成する位置を、それぞれ４つのデータ（数値）で指定することができる。
【０１３３】
またさらに、たとえば、走査信号線１０１の主線部１０１Ｍは、ＴＦＴ基板１の表示領域ＤＡをｘ方向で横断する配線であり、延在方向（ｘ方向）の長さが、延在方向と直交する方向（ｙ方向）の長さにくらべて非常に長い。そのため、主線部１０１Ｍの寸法および形成する位置は、たとえば、図１７に示すように、中心線と主線部１０１Ｍの一端が交差する点Ｐ１の座標と幅Ｗ１で規定してもよい。
【０１３４】
また、半導体層１０４の寸法や形成する位置を指定する場合も、たとえば、図１８に示すように、あるゲート電極部１０１Ｇ１の上に形成する半導体層１０４１は、４つの頂角のうちの１つの頂角Ｐ１の座標で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定してもよい。このとき、別のゲート電極部１０１Ｇ２の上に形成する半導体層１０４２は、４つの頂角のうちの１つの頂角Ｐ２の座標で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。このようにすれば、１つの半導体層１０４の寸法および形成する位置を、４つのデータ（数値）で指定することができる。
【０１３５】
また、１つの映像信号線１０２の主線部１０２Ｍの寸法を指定する場合も、たとえば、図１９に示すように、四角形の４つの頂角のうちの１つの頂角Ｐ１の座標で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定してもよい。このようにすれば、１つの映像信号線１０２の主線部１０２Ｍの寸法および形成する位置を、４つのデータ（数値）で定義することができる。
【０１３６】
このとき、ドレイン電極部１０２Ｄは、４つの頂角のうちの１つの頂角Ｐ２の座標で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。また、繰り返しの説明は省略するが、他のドレイン電極部１０２Ｄについても同様の方法で指定する。このようにすれば、各ドレイン電極部１０２Ｄの寸法および形成する位置を、それぞれ４つのデータ（数値）で定義することができる。
【０１３７】
またこのとき、ソース電極１０５の寸法および形成する位置は、たとえば、１つの六角形状のソース電極１０５を２つの四角形に分割し、各四角形の寸法および形成する位置を、１つの頂角の二次元座標とその頂角からｘ方向に延びる辺の長さおよびｙ方向に延びる辺の長さで指定してもよい。つまり、図１９に示すように、１つのソース電極１０５を２つの四角形に分割し、１つめの四角形は頂角Ｐ３の座標で形成する位置を指定し、頂角Ｐ３からｘ方向に延びる辺の長さΔｘ３とｙ方向に延びる辺の長さΔｙ３によって寸法を指定する。そして、２つめの四角形は頂角Ｐ４の座標で形成する位置を指定し、頂角Ｐ４からｘ方向に延びる辺の長さΔｘ４とｙ方向に延びる辺の長さΔｙ４によって寸法を指定する。このようにすれば、各四角形の寸法および形成する位置は、それぞれ４つのデータ（数値）で規定することができ、１つのソース電極１０５の寸法および形成する位置を８つのデータ（数値）で規定することができる。
【０１３８】
またさらに、たとえば、映像信号線１０２の主線部１０２Ｍは、ＴＦＴ基板１の表示領域ＤＡをｙ方向で縦断する配線であり、延在方向（ｙ方向）の長さが、延在方向と直交する方向（ｘ方向）の長さにくらべて非常に長い。そのため、主線部１０２Ｍの寸法および形成する位置は、たとえば、中心線の位置と幅で規定してもよい。
【０１３９】
また、画素電極１０７の寸法や形成する位置を指定する場合も、たとえば、ある画素領域に形成する１つの六角形状の画素電極１０７を２つの四角形に分割し、各四角形の寸法および形成する位置を、１つの頂角の二次元座標とその頂角からｘ方向に延びる辺の長さおよびｙ方向に延びる辺の長さで指定してもよい。つまり、図２０に示すように、１つの画素電極１０７を２つの四角形に分割し、１つめの四角形は頂角Ｐ１の座標で形成する位置を指定し、頂角Ｐ１からｘ方向に延びる辺の長さΔｘ１とｙ方向に延びる辺の長さΔｙ１によって寸法を指定する。そして、２つめの四角形は頂角Ｐ２の座標で形成する位置を指定し、頂角Ｐ２からｘ方向に延びる辺の長さΔｘ２とｙ方向に延びる辺の長さΔｙ２によって寸法を指定する。このようにすれば、各四角形の寸法および形成する位置は、それぞれ４つのデータ（数値）で規定することができ、１つの画素電極１０７の寸法および形成する位置を８つのデータ（数値）で規定することができる。
【０１４０】
図２１および図２２は、実施例１のＴＦＴ基板１の製造方法における補正方法の原理を説明するための模式図である。
図２１は、実施例１の製造方法における補正の必要性の有無の判定方法を説明するための模式平面図である。図２２は、実施例１の製造方法における設計パターンの補正方法の一例を説明するための模式平面図である。
なお、図２１および図２２には、実施例１の製造方法において補正可能な設計パターン（構成要素）の一例として、ＴＦＴ素子のドレイン電極部１０２Ｄおよびソース電極１０５を挙げている。また、図２１には、補正が不要な場合（ａ）と、補正が必要な場合（ｂ）を縦に並べて示している。
【０１４１】
実施例１のＴＦＴ基板１の製造方法では、たとえば、図９および図１０に示したような露光手段６０１（直描露光機）を用いて感光性のレジスト膜に露光パターンを描画した後、現像装置１１でそのレジスト膜を現像し、エッチングレジストを形成する。そして、エッチング装置１２でエッチングレジストの下方に形成されている薄膜をエッチングして設計パターンを反映した薄膜パターンを形成する。
【０１４２】
実施例１のＴＦＴ基板１の製造方法において、たとえば、映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５を形成するときには、図１４あるいは図１９に示したような方法で映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法および形成する位置を指定した設計パターンに基づいて感光性のレジスト膜を露光する。このとき、実際に形成された映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法は、たとえば、図２１の（ａ）に示したようになる。なお、図２１の（ａ）は、実際に形成されたパターンを実線で示し、設計パターンを破線で示している。すなわち、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒは、設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉとほぼ等しくなる。
【０１４３】
また、実際に形成されたドレイン電極部１０２Ｄやソース電極１０５の寸法も、設計パターンにおける寸法とほぼ等しくなる。そのため、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒおよびチャネル長Ｌｒは、それぞれ設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉおよびチャネル長Ｌｉとほぼ等しくなる。
【０１４４】
しかしながら、エッチングにより映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５を形成した場合、たとえば、図２１の（ｂ）に示すように、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒが、設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉに比べて細くなってしまうことがある。なお、図２１の（ｂ）も、実際に形成されたパターンを実線で示し、設計パターンを破線で示している。このとき、実際に形成されたドレイン電極部１０２Ｄやソース電極１０５の寸法も、設計パターンにおける寸法に比べて細く（小さく）なってしまうことがある。このような現象は、たとえば、ＳＤ細りと呼ばれ、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒは設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉよりも細く（狭く）なり、チャネル長Ｌｒは設計パターンにおけるＴＦＴ素子のチャネル長Ｌｉよりも長くなってしまう。そのため、ＴＦＴ素子への書き込み電流値が小さくなり、階調データの書き込み不足が発生してしまうことがある。
【０１４５】
またこのとき、１枚のＴＦＴ基板１に形成された多数の画素領域において、実際に形成された映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法を計測すると、たとえば、図２１の（ａ）に示したように設計パターンにおける寸法とほぼ等しくなっている画素領域と、図２１の（ｂ）に示したように設計パターンにおける寸法に比べて細く（小さく）なっている画素領域が存在することがある。その場合、たとえば図２１の（ａ）に示したような画素領域と、図２１の（ｂ）に示したような画素領域が並んで存在していると、その境界付近に輝度むらが発生してしまう。
【０１４６】
またさらに、１枚のＴＦＴ基板１を製造したときに、たとえば、図２１の（ｂ）に示したようなＳＤ細りが発生する画素領域は、常に同じ箇所であるとは限らない。そのため、従来のフォトマスクを用いた露光方法で、ＳＤ細りを防ぐことは非常に難しい。
【０１４７】
一方、実施例１のＴＦＴ基板１の製造方法では、感光性のレジスト膜を露光するときに、設計パターンに基づいて数値化した露光寸法を用いている。そのため、基板平面においてＳＤ細りが発生した画素領域の位置と寸法の差がわかれば、実際に形成される映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法が設計パターンにおける寸法になるように、設計パターンのデータ（数値）を容易に補正することができる。
【０１４８】
具体的には、たとえば、実際に形成された映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法と、設計パターンにおける映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法の差に基づいて、図２２の上段に示したように、ＳＤ細りが発生した画素領域の設計パターンにおける映像信号線１０２およびドレイン電極部１０２Ｄならびにソース電極１０５の寸法を大きくする。なお、図２２の上段は、補正前の設計パターンを破線で示し、補正した設計パターンを実線で示している。
【０１４９】
つまり、ＳＤ細りが発生した画素領域は、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒと設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉの差に基づいて、設計パターンにおける主線部１０２Ｍの幅をＤＬＷｉ’に補正する。また、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒおよびチャネル長Ｌｒと設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉおよびチャネル長Ｌｉに基づいて、設計パターンにおけるＴＦＴ素子のチャネル幅がＷｉ’、チャネル長がＬｉ’になるようにドレイン電極部１０２Ｄの寸法およびソース電極１０５の寸法を補正する。
【０１５０】
なお、設計パターンにおける寸法を補正するときには、たとえば、寸法や形成する位置を表すデータ（数値）を書き換える補正でもよいし、寸法や形成する位置を表すデータ（数値）に補正量を示すデータを付加する補正でもよい。
【０１５１】
このように補正した設計パターンに基づいて数値化した露光寸法を用いて、ＳＤ細りが発生した画素領域のレジスト膜を露光すれば、図２２の下段に示したように、実際に形成された映像信号線１０２の主線部１０２Ｍの幅ＤＬＷｒ’は補正前の設計パターンにおける主線部１０２Ｍの幅ＤＬＷｉとほぼ等しくなる。なお、図２２の下段は、実際に形成されたパターンを実線で示し、補正前の設計パターンを破線で示している。同様に、実際に形成されたドレイン電極部１０２Ｄやソース電極１０５の寸法も、設計パターンにおける寸法とほぼ等しくなる。そのため、実際に形成されたＴＦＴ素子のチャネル幅Ｗｒ’およびチャネル長Ｌｒ’は、それぞれ補正前の設計パターンにおけるＴＦＴ素子のチャネル幅Ｗｉおよびチャネル長Ｌｉとほぼ等しくなる。
【０１５２】
図２３は、実際に形成された薄膜パターンの寸法の測定方法の一具体例を説明するための模式図である。
【０１５３】
実施例１のＴＦＴ基板１の製造方法において、前記ＳＤ細りのような現象は、どの画素領域に生じるかがわからないので、実際に形成された薄膜パターンの寸法を計測するときには、たとえば、１枚のＴＦＴ基板１のすべての画素領域において計測することが望ましい。
【０１５４】
しかしながら、１枚のＴＦＴ基板１には、非常に多数の画素領域が存在するので、すべての画素領域において寸法を計測するのには非常に時間がかかる。また、ＳＤ細りのような現象は、たとえば、１つの画素領域に局所的に発生することは希であり、通常、ＴＦＴ基板１の、ある領域に含まれる複数の画素領域に発生する。そのため、実際に形成された薄膜パターンの寸法を計測するときには、たとえば、１枚のＴＦＴ基板１の薄膜形成面を複数の領域に分割し、各領域の中央部などの代表点（測定点）で計測した薄膜パターンの寸法を、その測定点を含む領域全体における寸法と見なすことで計測処理にかかる時間を短縮化する。
【０１５５】
つまり、たとえば、１枚の大面積のマザーガラス１３から４枚のＴＦＴ基板１を切り出す、いわゆる４面取りの場合、図２３に示すように、４つのＴＦＴ基板として切り出す領域１００ａ，１００ｂ，１００ｃ，１００ｄのそれぞれを、複数の小領域に分割する。そして、たとえば、左上に位置するＴＦＴ基板として切り出す領域１００ａの小領域のうち、左上隅の小領域における薄膜パターンの寸法は、測定点Ａ（１，１）で計測した薄膜パターンの寸法と等しいと見なす。そして、測定点Ａ（１，１）で計測した薄膜パターンの寸法と、設計パターンにおける寸法との差が許容範囲内である場合、左上隅の小領域に含まれる各画素領域の薄膜パターンの寸法は補正しない。一方、測定点Ａ（１，１）で計測した薄膜パターンの寸法と、設計パターンにおける寸法との差が許容範囲を超えている場合、測定点Ａ（１，１）の寸法の補正に合わせて、左上隅の小領域に含まれる各画素領域の薄膜パターンの寸法を一括して補正する。
【０１５６】
同様に、その右隣の小領域における薄膜パターンの寸法は測定点Ａ（２，１）で計測した薄膜パターンの寸法と等しいと見なし、たとえば、測定点Ａ（２，１）において補正の必要があれば、測定点Ａ（２，１）を含む小領域の各画素領域の薄膜パターンの寸法を一括して補正する。また、下側の薄膜パターンの寸法は、測定点Ａ（１，２）で計測した薄膜パターンの寸法と等しいと見なし、たとえば、測定点Ａ（２，１）において補正の必要があれば、測定点Ａ（２，１）を含む小領域の各画素領域の薄膜パターンの寸法を一括して補正する。
【０１５７】
ところで、液晶表示パネルなどの表示パネルにおいて重要なのは、１枚の表示パネルのなかに輝度むらなどの画質むらが発生しないようにすることである。そのため、薄膜パターンの寸法を測定し、補正が必要であるか否かを判定する場合、各測定点で実際に形成された薄膜パターンの寸法と設計パターンにおける寸法を比較するだけでなく、隣接する測定点で実際に形成された薄膜パターンの寸法も比較することが望ましい。
【０１５８】
つまり、たとえば、図２３に示すように、マザーガラスの右上に位置するＴＦＴ基板として切り出す領域１００ｂにある、測定点Ａ（ｉ，ｊ）で計測した薄膜パターンの完成寸法に基づいて、補正が必要であるか否かを判定する場合、まず、設計パターンにおける寸法と比較する。そして、次に、測定点Ａ（ｉ，ｊ）を含む小領域と隣接する上下左右の４つの小領域の測定点Ａ（ｉ，ｊ−１），Ａ（ｉ，ｊ＋１），Ａ（ｉ−１，ｊ），Ａ（ｉ＋１，ｊ）における薄膜パターンの完成寸法と比較する。そして、たとえば、それぞれの比較結果のうち、１つでも許容範囲を超える場合は、許容範囲を超えた比較結果に基づいて、設計パターンにおける測定点Ａ（ｉ，ｊ）を含む小領域の薄膜パターンの寸法を一括して補正する。
【０１５９】
なお、このような、実際に形成された薄膜パターンの寸法（完成寸法）の計測、および補正の必要の有無の判定、ならびに補正が必要な場合の設計パターンの補正は、図８に示した露光システムにおける設計パターン補正装置９で行う。以下、設計パターン補正装置９における補正処理の手順について、図２４に沿って説明する。
【０１６０】
図２４は、設計パターン補正装置における補正処理の手順を説明するためのフロー図である。なお、図２４に示した処理手順は、図７に示した処理手順におけるステップ５０６およびステップ５０７の処理に相当する。
【０１６１】
実施例１のＴＦＴ基板１の製造方法では、たとえば、エッチング装置１２で薄膜をエッチングして薄膜パターンを形成した後、露光システムの完成パターン撮影手段８によって、ガラス基板１００に形成された薄膜パターンの画像を撮影する。このとき、設計パターン補正装置９は、たとえば、図２４に示すように、まず、完成寸法算出手段９０１によって、完成パターン撮影手段８で撮影された画像を取得する（ステップ５０６ａ）。
【０１６２】
次に、完成寸法算出手段９０１は、取得した画像から、１枚のＴＦＴ基板１として切り出す領域の各測定点の周辺領域の部分画像を抽出し、補正の対象となる薄膜パターンの完成寸法を算出する（ステップ５０６ｂ）。ステップ５０６ｂは、どのような方法で算出してもよいが、設計パターンにおいて寸法や形成する位置を指定する方法に合わせて算出することが望ましい。すなわち、設計パターンにおける寸法や形成する位置が、図１２乃至図１５に示したように、多角形の各頂角の位置の二次元座標で指定されている場合、ステップ５０６ｂでも、形成された薄膜パターンの頂角の位置の二次元座標を算出する。また、設計パターンにおける寸法や形成する位置が、図１６乃至図２０に示したように、多角形の１つの頂角の位置の二次元座標と、ｘ方向の辺の長さおよびｙ方向の辺の長さで指定されている場合、ステップ５０６ｂでも、形成された薄膜パターンの１つの頂角の位置の二次元座標と、ｘ方向の辺の長さおよびｙ方向の辺の長さを算出する。
【０１６３】
次に、補正要／不要判定手段９０２において、測定点毎に、初期の設計パターンの寸法とステップ５０６ｂで算出した完成寸法との差分を計算する（ステップ５０７ａ）。ステップ５０７ａは、たとえば、設計パターンデータベース７０１から初期の設計パターンを取得し、完成寸法との差分を計算する。
【０１６４】
次に、補正要／不要判定手段９０２において、ステップ５０６ｂで算出したすべての測定点の完成寸法を用いて、隣接する測定点の完成寸法の差分（隣接差分）を計算する（ステップ５０７ｂ）。ステップ５０７ｂは、たとえば、図２３に示したように、測定点Ａ（ｉ，ｊ）の完成寸法と、測定点Ａ（ｉ，ｊ）に上下左右で隣接する各測定点での完成寸法との差分を計算し、その最大値を隣接差分とする。
【０１６５】
次に、補正要・不要判定手段９０２において、各測定点の隣接差分が許容範囲内であるか判定する（ステップ５０７ｃ）。そして、各測定点の隣接差分が許容範囲内である場合は、補正は不要と判定する（ステップ５０７ｄ）。また、各測定点の隣接差分のなかに、許容範囲を超えているものがあれば、その測定点を含む小領域に補正が必要であると判定する（ステップ５０７ｅ）。
【０１６６】
ステップ５０７ｄで補正は不要と判定した後、またはステップ５０７ｅで補正が必要であると判定した後は、図７に示したように、補正が必要な測定点があるか否かの判定をする（ステップ５０８）。そして、補正が必要な測定点がある場合、たとえば、設計寸法補正手段９０３において、ステップ５０７ａで算出した完成寸法と初期の設計パターンの寸法との差分に基づき設計パターンの寸法を補正する（ステップ５０９）。また、ステップ５０９で設計パターンの寸法を補正した場合、設計寸法補正手段９０３は、補正した設計パターンを露光装置６の設計パターン取得手段６０２に送信する。
【０１６７】
設計寸法補正手段９０３から補正した設計パターンを取得した露光装置６は、その補正した設計パターンに基づいて新たな露光寸法を算出し、保持する。以後、露光装置６でレジスト膜を露光するときには、補正した設計パターンに基づいて数値化された露光寸法を用いて露光する。このようにすることで、たとえば、ＳＤ細りのような現象を容易に防ぐことができる。
【０１６８】
なお、ステップ５０９では、たとえば、各測定点の隣接差分の半分を初期の設計パターンの寸法に加えるような補正を行ってもよい。また、補正をするときには、初期の設計パターンの数値を書き換えてもよいし、初期の設計パターンの数値に補正量を表す数値を付加してもよい。
【０１６９】
以上説明したように、実施例１のＴＦＴ基板１の製造方法によれば、数値化された露光寸法に基づいてレジスト膜を露光する露光装置を用い、実際に形成された薄膜パターンの寸法と設計パターンの寸法を比較して、補正が必要な領域の設計パターンの寸法（数値）を補正することで、１枚のＴＦＴ基板１の各画素領域に形成される薄膜パターンの寸法のばらつきを容易に低減できる。そのため、１枚の液晶表示パネルの表示領域における画質むらを容易に低減することができる。
【０１７０】
なお、実施例１では、薄膜パターンを形成する毎に完成寸法を計測し、該当する設計パターンの寸法（数値）に補正が必要であるか否かを判定しているが、これに限らず、たとえば、何層かの薄膜パターンを連続して形成した後、各層の薄膜パターンの完成寸法を計測し、該当する設計パターンの寸法（数値）に補正が必要であるか否かを判定してもよいことはもちろんである。
【０１７１】
また、実施例１では、各薄膜パターンの寸法に関して補正が必要であるか否かの判定をしているが、これに限らず、たとえば、異なる機能を持つ２つの薄膜パターンの相対的な位置関係を計測し、その位置のずれが許容範囲を超えている場合に、いずれか一方の薄膜パターンの形成する位置を補正するような処理があってもよいことはもちろんである。
【０１７２】
またさらに、実施例１では、画素領域の構成が図４乃至図６に示したような構成のＴＦＴ基板１を例に挙げたが、これに限らず、別の画素構成であってもよいことはもちろんである。
【実施例２】
【０１７３】
図２５乃至図３２は、本発明による実施例２のＴＦＴ基板の製造方法の原理を説明するための模式図である。
図２５は、マザーガラスに導体膜を成膜したときの膜厚分布の一例を示す模式平面図である。図２６は、図２５の左上に位置するＴＦＴ基板形成領域の拡大平面図である。図２７は、図２６のＤ−Ｄ’線における模式断面図である。図２８は、図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、従来の方法で導体膜をエッチングしたときの様子を示す模式断面図である。図２９は、図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用して導体膜をエッチングしたときの様子を示す模式断面図である。図３０は、図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用したときのＴＦＴ素子の寸法を示す模式平面図である。図３１は、図３０のＥ−Ｅ’線，Ｆ−Ｆ’線，Ｇ−Ｇ’線における断面図を横に並べて示した模式断面図である。図３２は、図２５の左上に位置するＴＦＴ基板形成領域における配線遅延時間のばらつきを説明するための模式図である。
【０１７４】
実施例１のＴＦＴ基板１の製造方法では、たとえば、ガラス基板１００上に成膜した導体膜（薄膜）をエッチングして走査信号線１０１を形成した後、実際に形成された各走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇの寸法（完成寸法）を計測し、必要に応じて設計パターンの寸法（数値）を補正している。
【０１７５】
しかしながら、実施例１では、実際に形成された各走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇを平面でみた寸法を計測し、必要に応じて補正している。つまり、実施例１のＴＦＴ基板１の製造方法では、平面でみたときの寸法のばらつきが低減するように設計パターンを補正している。
【０１７６】
ところで、ＴＦＴ基板１を製造するときには、通常、マザーガラス１３と呼ばれる１枚の大型のガラス基板の複数箇所にＴＦＴ基板１を形成し、最後にマザーガラス１３から各ＴＦＴ基板１の形成領域を切り出すという方法で製造する。
【０１７７】
つまり、たとえば、１枚のマザーガラス１３から４枚のＴＦＴ基板１を切り出す、いわゆる４面取りの場合、図２５に示すように、マザーガラス１３には４つのＴＦＴ基板として切り出す領域１００ａ，１００ｂ，１００ｃ，１００ｄがあり、一度の工程で４枚のＴＦＴ基板１が製造される。このとき、たとえば、マザーガラス１３に、走査信号線１０１を形成するための導体膜を成膜すると、導体膜の厚さは、たとえば、図２５に示すように、マザーガラス１３の中心Ｐを中心とする同心円ＢＬ１，ＢＬ２，ＢＬ３で表すことができる。このとき、導体膜の膜厚は、中心Ｐを含む同心円ＢＬ１の内側の領域、同心円ＢＬ１の外側でありかつ同心円ＢＬ２の内側の領域、同心円ＢＬ２の外側でありかつ同心円ＢＬ３の内側の領域、同心円ＢＬ３の外側の領域の順に薄くなっていく。また、各領域のなかでも、中心Ｐから遠ざかるにつれて、導体膜の膜厚はだんだんと薄くなっていく。これは、導体膜を形成する際に、たとえば、スパッタリング法で形成（成膜）するためである。
【０１７８】
このとき、マザーガラス１３の左上に位置するＴＦＴ基板として切り出す領域１００ａに注目すると、導体膜１４の膜厚分布は、たとえば、図２６および図２７に示すようになる。このとき、たとえば、導体膜１４をエッチングして形成する導体パターンがｘ方向に延在する走査信号線１０１であるとし、図２７に示した領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の３つの領域に形成される走査信号線１０１がどのような形状になるかを、図２８および図２９に沿って説明する。
【０１７９】
まず、従来の製造方法の場合、導体膜１４上に形成した感光性のレジスト膜１５を露光するときには、フォトマスクを用いており、図２８の上段に示すように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されているレジスト膜１５の露光される領域の幅ＲＷ１，ＲＷ２，ＲＷ３はほぼ同じ幅になる。このようにして、導体膜１４の膜厚によらず、ほぼ同じ幅のエッチングレジストを形成して導体膜１４をエッチングすると、膜厚が薄いほど後退量が大きくなる。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成される走査信号線１０１１，１０１２，１０１３の幅をそれぞれＧＬＷ１，ＧＬＷ２，ＧＬＷ３とすると、図２８の下段に示すように、ＧＬＷ１＜ＧＬＷ２＜ＧＬＷ３という関係になる。
【０１８０】
そして、実施例１の製造方法の場合、たとえば、図２８の下段に示したように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成された走査信号線１０１１，１０１２，１０１３の幅ＧＬＷ１，ＧＬＷ２，ＧＬＷ３が、ＧＬＷ１＜ＧＬＷ２＜ＧＬＷ３という関係になると、たとえば、領域ＰＸ１の走査信号線１０１１や領域ＰＸ２の走査信号線１０１２の幅に補正が必要であると判定され、設計パターンにおける領域ＰＸ１や領域ＰＸ２の走査信号線１０１の寸法（幅）を太くするような補正が行われる。そうすると、以後は、導体膜１４上に形成した感光性のレジスト膜を露光するときに、たとえば、図２９の上段に示すように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されているレジスト膜１５の露光される領域の幅ＲＷ１，ＲＷ２，ＲＷ３が、ＲＷ１＞ＲＷ２＞ＲＷ３という関係になる。このようにしてエッチングレジストを形成し、導体膜１４をエッチングすると、図２９の下段に示すように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成された走査信号線１０１１，１０１２，１０１３の幅ＧＬＷ１，ＧＬＷ２，ＧＬＷ３が、ＧＬＷ１≒ＧＬＷ２≒ＧＬＷ３という関係になる。
【０１８１】
しかしながら、実施例１の製造方法の場合、図２９の下段に示したように、導体膜１４の膜厚によらず、すべての走査信号線の幅がほぼ等しくなるように設計パターンを補正する。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成された走査信号線１０１１，１０１２，１０１３の断面積（配線抵抗）にばらつきが生じ、画質むらが発生する可能性がある。
【０１８２】
また、実施例１の製造方法の場合、たとえば、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されたＴＦＴ素子を平面でみると、図３０に示したように、領域ＰＸ１のチャネル幅Ｗ１，領域ＰＸ２のチャネル幅Ｗ２，領域ＰＸ３のチャネル幅Ｗ３、および領域ＰＸ１のチャネル長Ｌ１，領域ＰＸ２のチャネル長Ｌ２，領域ＰＸ３のチャネル長Ｌ３はほぼ等しくなる。
【０１８３】
しかしながら、ＴＦＴ素子のゲート絶縁膜として機能を持つ第１の絶縁膜１０３をマザーガラス１３上に形成（成膜）するときには、導体膜１４を成膜したときと同様の膜厚分布が生じる。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域の第１の絶縁膜１０３の厚さをそれぞれＧＩＤ１，ＧＩＤ２，ＧＩＤ３とすると、図３１に示すように、ＧＩＤ１＜ＧＩＤ２＜ＧＩＤ３という関係になる。このとき、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域の第１の絶縁膜１０３の厚さＧＩＤ１，ＧＩＤ２，ＧＩＤ３のばらつきが大きいと、各領域のＴＦＴ素子の書き込み電流値にばらつきが生じ、画質むらが発生する可能性がある。
【０１８４】
また、たとえば、図３０および図３１に示したように、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成される各薄膜パターンの寸法がほぼ等しい場合に、各領域に形成される走査信号線１０１１，１０１２，１０１３のそれぞれの配線遅延時間を計算すると、たとえば、図３２に示すような結果が得られる。つまり、実施例１の製造方法でＴＦＴ基板１を製造した場合、走査ドライバからの距離が同じ画素領域の走査信号線の配線遅延時間は、導体膜や絶縁膜が薄くなる箇所ほど長くなる。なお、図３２のＤ−Ｄ’線は、図２６に示したＤ−Ｄ’線の走査ドライバからの距離に相当する位置を示している。
【０１８５】
このように、実施例１のＴＦＴ基板１の製造方法は、ＴＦＴ基板１を平面でみたときの、各画素領域に形成される薄膜パターンの二次元的な寸法のばらつきを低減する方法であり、１枚のＴＦＴ基板１に形成される導体膜などの膜厚に生じるばらつきが大きくなると、各画素の電気的特性にばらつきが生じ、画質むらが発生する可能性がある。
【０１８６】
ＴＦＴ基板１が、たとえば、携帯電話端末やＰＤＡのディスプレイに用いられるＴＦＴ基板のように、小面積のＴＦＴ基板であれば、このような膜厚のばらつきに起因する各画素の電気的特性のばらつきは小さいので、実施例１の製造方法を適用して製造しても画質むらが発生する可能性は低い。しかしながら、ＴＦＴ基板１が、テレビなどに用いられる大面積のＴＦＴ基板の場合、膜厚のばらつきが大きくなり、各画素の電気的特性のばらつきが生じやすくなる。そのため、テレビなどに用いられる大面積のＴＦＴ基板１の場合、実際に形成された薄膜パターンの二次元的な寸法だけでなく、膜厚も考慮し、電気的特性が均一になるように設計パターンを補正することが望ましい。
【０１８７】
そこで、実施例２では、電気的特性が均一になるように設計パターンを補正するＴＦＴ基板１の製造方法の一例について説明する。なお、実施例２でも、製造するＴＦＴ基板１の一例として、画素の構成が図４乃至図６に示したような構成のＴＦＴ基板１を挙げる。
【０１８８】
図３３は、本発明による実施例２のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。図３４は、走査信号線の配線遅延時間のばらつきを低減するための補正方法の一例を説明するための模式図である。
【０１８９】
実施例２のＴＦＴ基板１の製造方法も、大まかに言うと、ガラス基板１００上に薄膜を形成（成膜）する工程と、形成した薄膜をエッチングして薄膜パターンを形成する工程とを繰り返し、走査信号線１０１などを積層していくものである。
【０１９０】
ただし、実施例２において、走査信号線１０１などの導体パターンを形成する工程は、たとえば、図３３に示したステップ５１１からステップ５２０のような手順で行われる。
【０１９１】
ガラス基板１００上に導体パターンを形成する工程では、まず、ガラス基板１００上に、第１の導体膜を形成し、膜厚分布を計測する（ステップ５１１）。ステップ５１１は、たとえば、スパッタリング法を用いて行い、ガラス基板１００の導体パターンを形成する面の全域に導体膜が成膜される。また、膜厚分布は、たとえば、エリプソメーターなどを用いて計測する。計測した膜厚分布は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９２】
次に、ステップ５１１で形成（成膜）した第１の導体膜をエッチングして走査信号線１０１やゲート電極部１０１Ｇを形成する（ステップ５１２）。ステップ５１２は、第１の導電膜の上に感光性のレジスト膜を形成し、実施例１で説明したような露光装置６でレジスト膜を露光し、現像して形成したエッチングレジストを用いて第１の導体膜をエッチングする。
【０１９３】
次に、たとえば、図２３に示した複数の測定点における走査信号線１０１の主線部１０１Ｍやゲート電極部１０１Ｇの完成寸法を計測する（ステップ５１３）。ステップ５１３は、たとえば、ＴＦＴ基板１を平面でみた画像を撮影し、その画像から測定点の周辺領域を抽出して二次元的な寸法を算出する。算出した完成寸法は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９４】
次に、第１の絶縁層１０３（ゲート絶縁膜）および半導体層１０４を形成するとともに、第１の絶縁層１０３の膜厚分布を測定する（ステップ５１４）。ステップ５１４は、たとえば、第１の絶縁層１０３および半導体層１０４を一括して形成した後、第１の絶縁層１０３の膜厚分布を測定する。測定した膜厚分布は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９５】
次に、第２の導体膜を形成し、膜厚分布を計測する（ステップ５１５）。ステップ５１５でも、膜厚分布は、たとえば、エリプソメーターなどを用いて計測する。計測した膜厚分布は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９６】
次に、第２の導体膜をエッチングして映像信号線１０２、ソース電極１０５などを形成する（ステップ５１６）。ステップ５１６は、ステップ５１２と同様の手順でエッチングレジストを形成し、第２の導体膜をエッチングする。
【０１９７】
次に、たとえば、図２３に示した複数の測定点における映像信号線１０２の主線部１０２Ｍやドレイン電極部１０２Ｄ、ソース電極１０５の完成寸法を計測するとともに、ＴＦＴ素子のチャネル幅、チャネル長の完成寸法を計測する（ステップ５１７）。ステップ５１７も、たとえば、ＴＦＴ基板１を平面でみた画像を撮影し、その画像から測定点の周辺領域を抽出して二次元的な寸法を算出する。算出した完成寸法は、たとえば、図８に示した露光システムにおける設計パターン補正装置９で保持する。
【０１９８】
次に、ステップ５１１およびステップ５１４ならびにステップ５１５で計測した各薄膜の膜厚分布と、ステップ５１３およびステップ５１７で計測した各薄膜パターンの完成寸法を用いて、たとえば、各測定点における走査信号線の配線遅延時間を算出する（ステップ５１８）。
【０１９９】
次に、ステップ５１８で算出した、各測定点における走査信号線１０１の配線遅延時間が許容範囲内であるか否かの判定をする（ステップ５１９）。そして、許容範囲を超えている測定点がある場合、その測定点を含む小領域に対応する位置の設計パターンの寸法を補正する（ステップ５２０）。ステップ５２０は、たとえば、ゲート絶縁膜（第１の絶縁膜１０３）が薄い測定点のＴＦＴ素子のチャネル幅を狭くし、書き込み電流値が小さくなるように補正する。つまり、ステップ５１８で算出した３本の走査信号線１０１１，１０１２，１０１３の配線遅延時間が、たとえば、図３２に示したようになっている場合、ステップ５２０では、たとえば、図３４に示すように、配線遅延時間が長い走査信号線１０１１に沿って配置されるＴＦＴ素子のチャネル幅を細くし、配線遅延時間が短い走査信号線１０１３に沿って配置されるＴＦＴ素子のチャネル幅を太くするように設計パターンの寸法（数値）を補正する。なお、図３４のＤ−Ｄ’線は、図２６に示したＤ−Ｄ’線の走査ドライバからの距離に相当する位置を示している。
【０２００】
なお、ＴＦＴ素子のチャネル幅を補正するには、たとえば、映像信号線１０２のドレイン電極部１０２Ｄの幅を補正すればよい。
【０２０１】
図３５は、図３３に示した手順に沿って設計パターンを補正した後の、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されるＴＦＴ素子を平面でみた模式図である。
【０２０２】
実施例２の製造方法を適用した場合、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されたＴＦＴ素子の寸法が、たとえば、図３０および図３１に示したようになっていると、設計パターンにおけるＴＦＴ素子のチャネル幅の寸法が補正される。設計パターンにおけるＴＦＴ素子のチャネル幅の寸法が補正されると、露光装置６は、この補正された設計パターンに基づいて数値化した露光寸法を用いてレジスト膜を露光する。そのため、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されるＴＦＴ素子のチャネル幅およびチャネル長は、たとえば、図３５に示すようになる。つまり、ゲート絶縁膜が薄い領域ＰＸ１はＴＦＴ素子のチャネル幅Ｗ１を狭くして書き込み電流値を小さくし、ゲート絶縁膜が厚い領域ＰＸ３はＴＦＴ素子のチャネル幅Ｗ３を広くして書き込み電流値を大きくする。このようにすることで、各領域のＴＦＴ素子の書き込み電流値のばらつきが低減で、階調データの書き込み不足を防げるので、１枚の液晶表示パネルの表示領域における画質むら（輝度むら）を容易に低減することができる。
【０２０３】
図３６は、実施例２のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【０２０４】
実施例２のＴＦＴ基板の製造方法で使用する露光システムの基本的な構成は、実施例１で説明した露光システムとほぼ同じであるが、実施例２では、薄膜パターンの膜厚を測定するための手段（装置）が必要である。そのため、実施例２の露光システムは、たとえば、図３６のような構成になる。
【０２０５】
すなわち、実施例２の露光システムは、露光装置６と、設計パターン保持装置７と、完成パターン撮影手段８と、設計パターン補正装置９と、膜厚分布計測手段１６とを有する構成になる。このうち、露光装置６、設計パターン保持装置７、完成パターン撮影手段８は、実施例１で説明したものと同じ構成でよいので、説明は省略する。
【０２０６】
また、膜厚分布計測手段１６は、たとえば、エリプソメーターのような計測装置である。
【０２０７】
また、設計パターン補正装置９は、実施例１で説明した完成寸法算出手段９０１、補正要／不要判定手段９０２、設計寸法補正手段９０３に加え、たとえば、算出した完成寸法を一時的に保持しておく完成寸法保持手段９０４と、計測した膜厚分布を一時的に保持しておく膜厚分布保持手段９０５とを有する。
【０２０８】
なお、図３６に示した露光システムでは、完成パターン撮影手段８および膜厚分布計測手段１６は、設計パターン補正装置９と独立した装置として示しているが、これに限らず、たとえば、完成パターン撮影手段８および膜厚分布計測手段１６が設計パターン補正装置９に内蔵されているような構成であってもよいことはもちろんである。
【０２０９】
図３７は、実施例２のＴＦＴ基板１の製造方法の応用例を説明するための模式断面図である。
【０２１０】
これまでの説明では、実施例２のＴＦＴ基板１の製造方法の一例として、図３３に示した手順に沿って設計パターンの補正を行い、たとえば、ＴＦＴ素子のチャネル幅を補正することで、走査信号線の配線遅延時間のばらつきを低減している。しかしながら、実施例２において重要なのは、平面でみた二次元的な寸法だけでなく、膜厚も計測し、それらの値から算出される電気的特性のばらつきを低減し、画質むらを低減することにある。そのため、たとえば、走査信号線の配線遅延時間のばらつきを低減する場合、ＴＦＴ素子のチャネル幅を補正するだけでなく、図３７に示すように、導体膜１４が薄い領域ＰＸ１の走査信号線１０１１の幅を広くし、導体膜１４が厚い領域ＰＸ３の走査信号線１０１３は走査信号線の幅を狭くするような補正をすることも可能である。すなわち、導体膜１４の膜厚分布に基づいて、各領域に形成される走査信号線の断面積、あるいは幅と厚さの積がほぼ同じ値になるように設計パターンを補正することでも、配線遅延時間のばらつきを低減することができる。
【０２１１】
以上説明したように、実施例２のＴＦＴ基板１の製造方法によれば、平面でみた完成寸法と膜厚に基づいて、各測定点における画素の電気的特性のばらつきを低減するように設計パターンの寸法（数値）を補正することができる。そのため、たとえば、テレビやＰＣ向けのディスプレイなどの大画面の表示パネルに用いるＴＦＴ基板１を製造するときにも、膜厚分布に起因する電気的特性のばらつきを容易に低減することができ、１枚の表示パネルの表示領域における画質むらを容易に低減することができる。
【０２１２】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０２１３】
たとえば、実施例１および実施例２では、たとえば、図４乃至図６に示したような画素構成のＴＦＴ基板１を製造する場合を例に挙げたが、本発明は、これに限らず、種々の画素構成のＴＦＴ基板の製造方法に適用できることはもちろんである。
【０２１４】
また、実施例１および実施例２では、液晶表示パネルに用いるＴＦＴ基板の製造方法を例に挙げたが、本発明は、これに限らず、液晶表示パネルに用いるＴＦＴ基板と同等の構成を有する種々の基板の製造方法に適用できることはもちろんである。本発明が適用できる表示パネルの基板の例としては、たとえば、有機ＥＬを用いた自発光型の表示パネルのＴＦＴ基板が挙げられる。
【図面の簡単な説明】
【０２１５】
【図１】液晶表示パネルの概略構成を示す模式正面図である。
【図２】図１のＡ−Ａ’線における模式断面図である。
【図３】液晶表示パネルで用いるＴＦＴ基板の概略構成を示す模式正面図である。
【図４】ＴＦＴ基板の画素の一構成例を示す模式正面図である。
【図５】図４のＢ−Ｂ’線における模式断面図である。
【図６】図４のＣ−Ｃ’線における模式断面図である。
【図７】本発明による実施例１のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。
【図８】実施例１のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【図９】図８に示した露光システムで用いる露光装置の露光手段の一構成例を示す模式図である。
【図１０】図９に示した露光手段による露光手順を説明するための模式図である。
【図１１】図４に示した画素構成の設計パターンにおける寸法の指定方法の一例を説明するための模式図である。
【図１２】走査信号線の寸法の指定方法の一具体例を説明するための模式図である。
【図１３】半導体層の寸法の指定方法の一具体例を説明するための模式図である。
【図１４】映像信号線およびソース電極の寸法の指定方法の一具体例を説明するための模式図である。
【図１５】、画素電極の寸法の指定方法の一具体例を説明するための模式図である。
【図１６】走査信号線の寸法の指定方法の第１の変形例を説明するための模式図である。
【図１７】走査信号線の寸法の指定方法の第２の変形例を説明するための模式図である。
【図１８】半導体層の寸法の指定方法の変形例を説明するための模式図である。
【図１９】映像信号線およびソース電極の寸法の指定方法の変形例を説明するための模式図である。
【図２０】画素電極の寸法の指定方法の変形例を説明するための模式図である。
【図２１】実施例１の製造方法における補正の必要性の有無の判定方法を説明するための模式平面図である。
【図２２】実施例１の製造方法における設計パターンの補正方法の一例を説明するための模式平面図である。
【図２３】実際に形成された薄膜パターンの寸法の測定方法の一具体例を説明するための模式図である。
【図２４】設計パターン補正装置における補正処理の手順を説明するためのフロー図である。
【図２５】マザーガラスに導体膜を成膜したときの膜厚分布の一例を示す模式平面図である。
【図２６】図２５の左上に位置するＴＦＴ基板形成領域の拡大平面図である。
【図２７】図２６のＤ−Ｄ’線における模式断面図である。
【図２８】図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、従来の方法で導体膜をエッチングしたときの様子を示す模式断面図である。
【図２９】図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用して導体膜をエッチングしたときの様子を示す模式断面図である。
【図３０】図２７の領域ＰＸ１，ＰＸ２，ＰＸ３の各領域を取り出し、実施例１の製造方法を適用したときのＴＦＴ素子の寸法を示す模式平面図である。
【図３１】図３０のＥ−Ｅ’線，Ｆ−Ｆ’線，Ｇ−Ｇ’線における断面図を横に並べて示した模式断面図である。
【図３２】図２５の左上に位置するＴＦＴ基板形成領域における配線遅延時間のばらつきを説明するための模式図である。
【図３３】本発明による実施例２のＴＦＴ基板の製造方法の概要を説明するための模式フロー図である。
【図３４】走査信号線の配線遅延時間のばらつきを低減するための補正方法の一例を説明するための模式図である。
【図３５】図３３に示した手順に沿って設計パターンを補正した後の、領域ＰＸ１，領域ＰＸ２，領域ＰＸ３の各領域に形成されるＴＦＴ素子を平面でみた模式図である。
【図３６】実施例２のＴＦＴ基板の製造方法で使用する露光システムの一構成例を示す模式ブロック図である。
【図３７】実施例２のＴＦＴ基板１の製造方法の応用例を説明するための模式断面図である。
【符号の説明】
【０２１６】
１…ＴＦＴ基板
１００…ガラス基板
１００ａ，１００ｂ，１００ｃ，１００ｄ…ＴＦＴ基板として切り出す領域
１０１，１０１１，１０１２，１０１３…走査信号線
１０１Ｍ…主線部
１０１Ｇ，１０１Ｇ１，１０１Ｇ２…ゲート電極部
１０２…映像信号線
１０２Ｍ…主線部
１０２Ｄ…ドレイン電極部
１０３…第１の絶縁層（ゲート絶縁膜）
１０４，１０４１，１０４２…半導体層
１０５…ソース電極
１０６…第２の絶縁層
１０７…画素電極
１０８…配向膜
ＴＨ…スルーホール
２…対向基板
２００…ガラス基板
２０１…対向電極
２０２…ブラックマトリックス
２０３…カラーフィルタ
２０４…オーバーコート層
２０５…配向膜
３…液晶材料
４…シール材
６…露光装置
６０１…露光手段
６０１ａ…露光部
６０１ｂ…露光ヘッド
６０１ｃ…ヘッドガイド
６０１ｄ…テーブル
６０１ｅ…テーブルガイド
６０１ｆ…基台
６０１ｇ…ヘッドガイド固定部材
６０２…設計パターン取得手段
６０３…露光寸法算出手段
６０４…露光寸法保持手段
６０５…露光制御手段
７…設計パターン保持装置
７０１…設計パターンデータベース
８…完成パターン撮影手段
９…設計パターン補正装置
９０１…完成寸法算出手段
９０２…補正要／不要判定手段
９０３…設計寸法補正手段
９０４…完成寸法保持手段
９０５…膜厚分布保持手段
１０…レジスト膜形成装置
１１…現像装置
１２…エッチング装置
１３…マザーガラス
１４…導体膜
１５…レジスト膜
１６…膜厚分布計測手段
【特許請求の範囲】
【請求項１】
基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、
前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造方法であって、
前記基板に形成された薄膜上に感光性のレジスト膜を形成する第１の工程と、
あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する第２の工程と、
前記第２の工程で露光した前記レジスト膜を現像してエッチングレジストを形成する第３の工程と、
前記第３の工程で形成したエッチングレジストを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する第４の工程と、
前記第４の工程で形成された薄膜パターンの完成寸法を計測する第５の工程と、
前記第５の工程で計測した薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する第６の工程とを有し、
前記第６の工程で前記設計パターンを補正した後、前記第２の工程は、前記補正した設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光することを特徴とする表示パネルの製造方法。
【請求項２】
前記第２の工程は、前記レジスト膜の全領域を複数の微小領域に分割し、
前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別し、
前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光することを特徴とする請求項１に記載の表示パネルの製造方法。
【請求項３】
前記第２の工程で用いる前記露光寸法は、前記レジスト膜の露光する領域を１つの図形または複数の図形の組み合わせで表現し、各図形の寸法および位置によって露光する領域を特定することを特徴とする請求項１または請求項２に記載の表示パネルの製造方法。
【請求項４】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法と、前記設計パターンの前記平面での設計寸法との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項５】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項６】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の走査信号線を平面でみた寸法であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項７】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の映像信号線を平面でみた寸法であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項８】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記ＴＦＴ素子のチャネル幅とチャネル長のいずれか一方、あるいは両方であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項９】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記画素電極を平面でみた寸法であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項１０】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた寸法および膜厚であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性と、前記設計パターンから得られる電気的特性との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項１１】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法および膜厚であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項１２】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚であり、
前記第６の工程は、前記走査信号線の膜厚が薄い測定点に対する前記設計パターンの走査信号線の幅を広くし、前記走査信号線の膜厚が厚い測定点に対する前記設計パターンの走査信号線の幅を狭くすることを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１３】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のドレイン電極とソース電極の間に構成されるチャネルの幅および長さであり、
前記第６の工程は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子の前記チャネルの幅および長さから、各測定点における前記ＴＦＴ素子の書き込み電流値を算出する工程と、算出した前記書き込み電流値に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有することを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１４】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長であり、
前記第６の工程は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長から各測定点における配線遅延時間を算出する工程と、
算出した前記配線遅延時間に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有することを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１５】
前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅および長さの補正は、前記ＴＦＴ素子のドレイン電極の寸法、および前記ＴＦＴ素子のソース電極の寸法の補正によって行うことを特徴とする請求項１３または請求項１４に記載の表示パネルの製造方法。
【請求項１６】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線、または前記走査信号線と併設して形成される保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚であり、
前記第６の工程は、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚から、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域に構成される保持容量を算出する工程と、
算出した前記保持容量に基づいて前記設計パターンの前記画素電極の前記走査信号線または前記保持容量線と平面でみて重なる領域の寸法を補正する工程とを有することを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１７】
前記表示パネルは、一対の基板の間に液晶材料を挟持した液晶表示パネルであり、
前記走査信号線、前記映像信号線、前記ＴＦＴ素子、および前記画素電極は、前記一対の基板のうちの一方の基板に前記薄膜パターンを積層して形成することを特徴とする請求項１乃至請求項１６に記載の表示パネルの製造方法。
【請求項１８】
基板上に薄膜を形成する工程と、薄膜をエッチングする工程とを複数回繰り返して、
基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造過程で、
前記薄膜上に形成した感光性のレジスト膜を露光する露光システムであって、
あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記感光性のレジスト膜を露光する露光装置と、
前記基板上に形成された薄膜パターンの完成寸法を計測する完成寸法計測装置と、
前記完成寸法計測装置の計測結果に基づいて前記露光装置で用いる前記設計パターンの数値を補正し、前記補正した設計パターンを前記露光装置に送信する設計パターン補正装置とを有することを特徴とする露光システム。
【請求項１９】
前記露光装置は、外部装置または外部の記録媒体から前記設計パターンを取得する設計パターン取得手段と、
前記取得した設計パターンから前記露光寸法を作成する露光寸法作成手段と、
作成した前記露光寸法を保持する露光寸法保持手段と、
前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別する露光制御手段と、
前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する露光ヘッドを有することを特徴とする請求項１８に記載の露光システム。
【請求項２０】
前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する装置であることを特徴とする請求項１８または請求項１９に記載の露光システム。
【請求項２１】
前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する手段と、前記基板上の複数の測定点における前記薄膜パターンの膜厚を計測する手段を有することを特徴とする請求項１８または請求項１９に記載の露光システム。
【請求項２２】
前記完成寸法計測装置は、前記設計パターン補正装置と一体的に設けられていることを特徴とする請求項１８乃至請求項２１のいずれか１項に記載の露光システム。
【請求項２３】
前記露光装置、前記完成寸法計測装置、および前記設計パターン補正装置は、ネットワークを介して相互に接続されていることを特徴とする請求項１８乃至請求項２１のいずれか１項に記載の露光システム。
【請求項２４】
前記露光装置、前記計測装置、および前記設計パターン補正装置に加え、前記あらかじめ用意された設計パターンを保持する設計パターン保持装置を有し、
前記露光装置、前記計測装置、前記設計パターン補正装置、および前記設計パターン保持装置は、ネットワークを介して相互に接続されていることを特徴とする請求項１８乃至請求項２１のいずれか１項に記載の露光システム。
【請求項１】
基板上に薄膜を形成する工程と、前記薄膜をエッチングする工程とを複数回繰り返して、
前記基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造方法であって、
前記基板に形成された薄膜上に感光性のレジスト膜を形成する第１の工程と、
あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光する第２の工程と、
前記第２の工程で露光した前記レジスト膜を現像してエッチングレジストを形成する第３の工程と、
前記第３の工程で形成したエッチングレジストを利用して前記薄膜をエッチングし、前記設計パターンを反映した薄膜パターンを形成する第４の工程と、
前記第４の工程で形成された薄膜パターンの完成寸法を計測する第５の工程と、
前記第５の工程で計測した薄膜パターンの完成寸法に基づいて、前記設計パターンを補正する第６の工程とを有し、
前記第６の工程で前記設計パターンを補正した後、前記第２の工程は、前記補正した設計パターンに基づいて数値化した露光寸法を用いて前記レジスト膜を露光することを特徴とする表示パネルの製造方法。
【請求項２】
前記第２の工程は、前記レジスト膜の全領域を複数の微小領域に分割し、
前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別し、
前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光することを特徴とする請求項１に記載の表示パネルの製造方法。
【請求項３】
前記第２の工程で用いる前記露光寸法は、前記レジスト膜の露光する領域を１つの図形または複数の図形の組み合わせで表現し、各図形の寸法および位置によって露光する領域を特定することを特徴とする請求項１または請求項２に記載の表示パネルの製造方法。
【請求項４】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法と、前記設計パターンの前記平面での設計寸法との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項５】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項６】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の走査信号線を平面でみた寸法であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項７】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記複数本の映像信号線を平面でみた寸法であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項８】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記ＴＦＴ素子のチャネル幅とチャネル長のいずれか一方、あるいは両方であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項９】
前記第５の工程で計測する前記薄膜パターンの完成寸法、および前記第６の工程で補正する前記設計パターンは、前記画素電極を平面でみた寸法であることを特徴とする請求項４または請求項５に記載の表示パネルの製造方法。
【請求項１０】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた寸法および膜厚であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性と、前記設計パターンから得られる電気的特性との差が、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項１１】
前記第５の工程で計測する前記薄膜パターンの完成寸法は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法および膜厚であり、
前記第６の工程は、前記各測定点における前記薄膜パターンを平面でみた完成寸法および膜厚から算出される電気的特性のばらつきが、あらかじめ定められた値よりも小さくなるように前記設計パターンの前記平面でみた寸法を補正することを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示パネルの製造方法。
【請求項１２】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚であり、
前記第６の工程は、前記走査信号線の膜厚が薄い測定点に対する前記設計パターンの走査信号線の幅を広くし、前記走査信号線の膜厚が厚い測定点に対する前記設計パターンの走査信号線の幅を狭くすることを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１３】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のドレイン電極とソース電極の間に構成されるチャネルの幅および長さであり、
前記第６の工程は、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子の前記チャネルの幅および長さから、各測定点における前記ＴＦＴ素子の書き込み電流値を算出する工程と、算出した前記書き込み電流値に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有することを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１４】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長であり、
前記第６の工程は、前記走査信号線を平面でみた完成寸法および膜厚、前記映像信号線を平面でみた完成寸法、前記ＴＦＴ素子のゲート絶縁膜の膜厚、前記ＴＦＴ素子のチャネル幅およびチャネル長から各測定点における配線遅延時間を算出する工程と、
算出した前記配線遅延時間に基づいて前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅と長さのいずれか一方、あるいは両方の寸法を補正する工程とを有することを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１５】
前記設計パターンの前記ＴＦＴ素子の前記チャネルの幅および長さの補正は、前記ＴＦＴ素子のドレイン電極の寸法、および前記ＴＦＴ素子のソース電極の寸法の補正によって行うことを特徴とする請求項１３または請求項１４に記載の表示パネルの製造方法。
【請求項１６】
前記第５の工程で計測する前記薄膜パターンを平面でみた完成寸法および膜厚は、前記走査信号線、または前記走査信号線と併設して形成される保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚であり、
前記第６の工程は、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域の寸法と、前記走査信号線または前記保持容量線と前記画素電極の間に介在する絶縁層の膜厚から、前記走査信号線または前記保持容量線と前記画素電極の平面でみて重なる領域に構成される保持容量を算出する工程と、
算出した前記保持容量に基づいて前記設計パターンの前記画素電極の前記走査信号線または前記保持容量線と平面でみて重なる領域の寸法を補正する工程とを有することを特徴とする請求項１０または請求項１１に記載の表示パネルの製造方法。
【請求項１７】
前記表示パネルは、一対の基板の間に液晶材料を挟持した液晶表示パネルであり、
前記走査信号線、前記映像信号線、前記ＴＦＴ素子、および前記画素電極は、前記一対の基板のうちの一方の基板に前記薄膜パターンを積層して形成することを特徴とする請求項１乃至請求項１６に記載の表示パネルの製造方法。
【請求項１８】
基板上に薄膜を形成する工程と、薄膜をエッチングする工程とを複数回繰り返して、
基板上に複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた画素領域に対して配置されるＴＦＴ素子および画素電極とを形成する表示パネルの製造過程で、
前記薄膜上に形成した感光性のレジスト膜を露光する露光システムであって、
あらかじめ用意された設計パターンに基づいて数値化した露光寸法を用いて前記感光性のレジスト膜を露光する露光装置と、
前記基板上に形成された薄膜パターンの完成寸法を計測する完成寸法計測装置と、
前記完成寸法計測装置の計測結果に基づいて前記露光装置で用いる前記設計パターンの数値を補正し、前記補正した設計パターンを前記露光装置に送信する設計パターン補正装置とを有することを特徴とする露光システム。
【請求項１９】
前記露光装置は、外部装置または外部の記録媒体から前記設計パターンを取得する設計パターン取得手段と、
前記取得した設計パターンから前記露光寸法を作成する露光寸法作成手段と、
作成した前記露光寸法を保持する露光寸法保持手段と、
前記レジスト膜の全領域を複数の微小領域に分割し、前記露光寸法に基づいて前記複数の微小領域を、露光する微小領域と露光しない微小領域に分別する露光制御手段と、
前記複数の微小領域のうちの、前記露光する微小領域のみを順次、または一括して露光する露光ヘッドを有することを特徴とする請求項１８に記載の露光システム。
【請求項２０】
前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する装置であることを特徴とする請求項１８または請求項１９に記載の露光システム。
【請求項２１】
前記完成寸法計測装置は、前記基板上の複数の測定点における前記薄膜パターンを平面でみた完成寸法を計測する手段と、前記基板上の複数の測定点における前記薄膜パターンの膜厚を計測する手段を有することを特徴とする請求項１８または請求項１９に記載の露光システム。
【請求項２２】
前記完成寸法計測装置は、前記設計パターン補正装置と一体的に設けられていることを特徴とする請求項１８乃至請求項２１のいずれか１項に記載の露光システム。
【請求項２３】
前記露光装置、前記完成寸法計測装置、および前記設計パターン補正装置は、ネットワークを介して相互に接続されていることを特徴とする請求項１８乃至請求項２１のいずれか１項に記載の露光システム。
【請求項２４】
前記露光装置、前記計測装置、および前記設計パターン補正装置に加え、前記あらかじめ用意された設計パターンを保持する設計パターン保持装置を有し、
前記露光装置、前記計測装置、前記設計パターン補正装置、および前記設計パターン保持装置は、ネットワークを介して相互に接続されていることを特徴とする請求項１８乃至請求項２１のいずれか１項に記載の露光システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２００８−４０４３６（Ｐ２００８−４０４３６Ａ）
【公開日】平成２０年２月２１日（２００８．２．２１）
【国際特許分類】
【出願番号】特願２００６−２１８５４１（Ｐ２００６−２１８５４１）
【出願日】平成１８年８月１０日（２００６．８．１０）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２０年２月２１日（２００８．２．２１）
【国際特許分類】
【出願日】平成１８年８月１０日（２００６．８．１０）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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