記憶装置及びその製造方法
【課題】磁気トンネル接合素子を用いた構造において、製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、第1信号線と、第2信号線と、トランジスタと、記憶領域と、導通領域と、を備える。トランジスタは、第1信号線と、第2信号線と、のあいだを流れる第1方向の電流及びこれと反対の第2方向の電流の導通を制御する。記憶領域は、第1信号線と、トランジスタの一方端と、のあいだに接続され、第1の平行閾値以上の電流が第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する。導通領域は、第2信号線と、トランジスタの他方端と、のあいだに接続される。
【解決手段】実施形態に係る記憶装置は、第1信号線と、第2信号線と、トランジスタと、記憶領域と、導通領域と、を備える。トランジスタは、第1信号線と、第2信号線と、のあいだを流れる第1方向の電流及びこれと反対の第2方向の電流の導通を制御する。記憶領域は、第1信号線と、トランジスタの一方端と、のあいだに接続され、第1の平行閾値以上の電流が第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する。導通領域は、第2信号線と、トランジスタの他方端と、のあいだに接続される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【0002】
磁気抵抗メモリ(MRAM:Magnetoresistive Random Access Memory)は、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)素子の抵抗の変化を利用して、情報の記憶を行う不揮発性メモリの一つである。MTJ素子は、一対の強磁性層と、この一対の強磁性層のあいだに設けられたトンネル障壁層と、を有する。MTJ素子は、強磁性層の磁化の方向における平行、反平行の状態によって、トンネル障壁層を流れるトンネル電流に対する抵抗値を変化させる素子である。このようなMRAMによる記憶装置においては、更なる製造工程の簡素化が望まれている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−94226号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、磁気トンネル接合素子を用いた構造において、製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、第1信号線と、第2信号線と、トランジスタと、記憶領域と、導通領域と、を備える。
トランジスタは、第1信号線と、第2信号線と、のあいだを流れる第1方向の電流、及び第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。
記憶領域は、第1信号線と、トランジスタの一方端と、のあいだに接続される。また、記憶領域は、第1の平行閾値以上の電流が第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する。
導通領域は、第2信号線と、トランジスタの他方端と、のあいだに接続される。
【0006】
また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残して第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、を備える。
【0007】
また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層を形成する工程と、前記下部強磁性体層の上の、前記第2ビアの上を除く部分にトンネル障壁層を形成し、前記第2ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残した第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、を備える。
【図面の簡単な説明】
【0008】
【図1】第1の実施形態に係る記憶装置の構成を例示する模式的断面図である。
【図2】第1の実施形態に係る記憶装置を例示する模式的平面図である。
【図3】図2に示す部分の模式的拡大断面図である。
【図4】記憶装置の回路構成を例示する図である。
【図5】具体的な書き込み動作を説明する模式的断面図である。
【図6】本実施形態に係る製造方法を説明する模式的断面図である。
【図7】本実施形態に係る製造方法を説明する模式的断面図である。
【図8】本実施形態に係る製造方法を説明する模式的断面図である。
【図9】本実施形態に係る製造方法を説明する模式的断面図である。
【図10】第3の実施形態に係る記憶装置を例示する模式的断面図である。
【図11】本実施形態に係る製造方法を説明する模式的断面図である。
【図12】本実施形態に係る製造方法を説明する模式的断面図である。
【図13】第5の実施形態に係る記憶装置を例示する模式的断面図である。
【図14】記憶領域及び導通領域の層構造を例示する模式的断面図である。
【図15】記憶装置及びその周辺回路を例示するブロック図である。
【図16】具体的な書き込み動作を説明する模式的断面図である。
【発明を実施するための形態】
【0009】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0010】
(第1の実施形態)
図1は、第1の実施形態に係る記憶装置の構成を例示する模式的断面図である。
図2は、第1の実施形態に係る記憶装置を例示する模式的平面図である。
図3は、図2に示す部分の模式的拡大断面図である。
図4は、記憶装置の回路構成を例示する図である。
【0011】
図1(a)は、図2に示すA−A線断面を示している。図3(a)は、図2に示すB−B線断面を示している。図3(b)は、図2に示すC−C断面を示している。図3(c)は、図2に示すD−D線断面を示している。本実施形態に係る記憶装置110は、第1信号線BL(1)と、第2信号線BL(2)と、トランジスタTrと、記憶領域10と、導通領域20と、を備える。
第1信号線BL(1)及び第2信号線BL(2)は、例えばビット線である。
トランジスタTrは、第1信号線BL(1)と、第2信号線BL(2)と、のあいだを流れる第1方向の電流、及び第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。トランジスタTrは、例えばMISFET(Metal Insulator Semiconductor Field effect transistor)である。
実施形態では、第2信号線BL(2)からトランジスタTrを介して第1信号線BL(1)に向かう電流の方向d1を第1方向、その反対の方向d2を第2方向ということにする。
【0012】
図2では、記憶装置110の平面レイアウトを模式的に表している。
図2に表したように、記憶装置110には、複数本の第1信号線BL(1)及び複数本の第2信号線BL(2)が、例えば等間隔で交互に配置されている。
ここで、実施形態では、第1信号線BL(1)及び第2信号線BL(2)の延出する方向をX軸方向(行方向)とする。また、X軸方向に直交する方向をY軸方向(列方向)とする。
複数本の第1信号線BL(1)及び複数本の第2信号線BL(2)のうち、隣り合う一対の第1信号線BL(1)及び第2信号線BL(2)を組として、各組で独立した信号を取り扱う。
【0013】
トランジスタTrは、一対の第1信号線BL(1)及び第2信号線BL(2)のあいだに設けられている。この一対の第1信号線BL(1)及び第2信号線BL(2)のあいだには、複数のトランジスタTrが並列に配置される。
複数のトランジスタTrは、X軸方向及びY軸方向にそれぞれ第1ピッチP1で設けられている。
【0014】
複数本の第1信号線BL(1)は、トランジスタTr及び複数本の第2信号線BL(2)は、Y軸方向に第2ピッチP2で交互に配置される。すなわち、複数本の第1信号線BL(1)及び複数本の第2信号線BL(2)は、1本ずつ交互にY軸方向に沿って第2ピッチP2で配置される。第2ピッチP2は、第1ピッチP1の半分である。
【0015】
第1信号線BL(1)及び第2信号線BL(2)と直交する方向(Y軸方向)には、複数の制御線WLが配置される。制御線WLは、例えばワード線である。
複数本の制御線WLは、X軸方向に第1ピッチP1で配置される。
この制御線WLをゲート電極として、第1信号線BL(1)及び第2信号線BL(2)と、制御線WLと、の交差位置にトランジスタTrが設けられる。
この複数のトランジスタTrのそれぞれについて、記憶領域10及び導通領域20が形成される。複数の記憶領域10及び複数の導通領域20は、それぞれ第1ピッチP1でX軸方向及びY軸方向に配置される。また、複数の記憶領域10と、複数の導通領域20と、は、X軸方向及びY軸方向に互いに半ピッチ(第1ピッチP1の半分)ずれて配置される。
【0016】
図1(a)は、このような複数のトランジスタTrのうちの一つを中心とした断面を表している。本実施形態に係る記憶装置110では、この一つのトランジスタTrを中心とした構成を一つの単位とする。そして、第1信号線BL(1)及び第2信号線BL(2)の方向と、制御線WLの方向と、に沿って、複数の単位がマトリクス状に配置されている。記憶装置110におけるこの単位の構成は同じであるため、以下の説明では、一つの単位を中心とした説明を行う。
【0017】
図4(a)の回路図及び図4(b)のブロック図に表したように、第1信号線BL(1)と、トランジスタTrの一方端と、のあいだには、記憶領域10が接続されている。また、第2信号線BL(2)と、トランジスタTrの他方端と、のあいだには、導通領域20が接続されている。ここで、トランジスタTrの一方端は、トランジスタTrのソースまたはドレインである。本実施形態では、トランジスタTrの一方端をソースとする。また、トランジスタTrの他方端は、トランジスタTrのドレインまたはソースである。本実施形態では、トランジスタTrの他方端をドレインとする。
【0018】
すなわち、トランジスタTrのソース側は、記憶領域10を介して第1信号線BL(1)と接続され、ドレイン側は、導通領域20を介して第2信号線BL(2)と接続される。これにより、トランジスタTrの制御線WLが選択されると、一対の第1信号線BL(1)及び第2信号線BL(2)のあいだにおいて、記憶領域10及び導通領域20が直列に接続されることになる。
【0019】
図1(a)に表したように、記憶領域10は、第1の平行閾値以上の電流が方向d1に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が方向d2に流れると磁化の向きが反平行になる第1磁気トンネル接合素子MTJ(1)を有している。
【0020】
また、導通領域20は、第2磁気トンネル接合素子MTJ(2)を有している。第2磁気トンネル接合素子MTJ(2)は、第1の平行閾値以上の電流及び第1反平行閾値以上の電流のいずれが流れても磁化の向きが維持される。
【0021】
なお、第2磁気トンネル接合素子MTJ(2)は、第1の平行閾値よりも大きな第2の平行閾値以上の電流が第2方向d2に流れると磁化の向きが平行になり、第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が第1方向d1に流れると磁化の向きが反平行になる。
ここで、平行閾値及び反平行閾値は、磁気トンネル接合素子の磁化の向きが反転する電流の閾値であり、本実施形態ではこの電流値のことを「磁化反転の閾値」ともいう。
【0022】
図1(b)は、第1磁気トンネル接合素子MTJ(1)の構造を例示する模式的断面図、図1(c)は、第2磁気トンネル接合素子MTJ(2)の構造を例示する模式的断面図である。
第1磁気トンネル接合素子MTJ(1)は、第1下部強磁性体層である第1磁化自由層101(1)、第1トンネル障壁層102(1)及び第1上部強磁性体層である第1磁化固定層103(1)の順に積層された第1積層体ST1を有する。ここで、これらの層の積層方向を「Z軸方向」ということにする。また、Z軸方向において、第1磁化自由層101(1)から第1磁化固定層103(1)へ向かう方向を「上(上側)」、その反対方向を「下(下側)」ともいう。Z軸方向は、X軸方向及びY軸方向と直交する方向である。
また、第1磁気トンネル接合素子MTJ(1)には、第1磁化自由層101(1)の下側に第1下部層104(1)が設けられ、第1磁化固定層103(1)の上側に第1上部導電層105(1)が設けられている。
【0023】
第1磁化固定層103(1)は反強磁性層または強磁性層を含み、磁化の方向(スピンの方向)が反転しにくいように設けられている。一方、第1磁化自由層101(1)は強磁性層を含み、磁化の方向が反転しやすいように設けられている。
【0024】
第1磁気トンネル接合素子MTJ(1)では、第1磁化固定層103(1)の磁化の方向に対する第1磁化自由層101(1)の磁化の方向が、平行か、反平行か、によって、第1トンネル障壁層102(1)を通過するトンネル電流の抵抗値に変化が発生する。
したがって、第1磁気トンネル接合素子MTJ(1)では、記憶したい情報に応じて第1磁化自由層101(1)の磁化の方向を制御し、トンネル電流量によって抵抗値の変化を読み取り、記憶した情報を読み出すことができる。
【0025】
ここで、磁化固定層(例えば、第1磁化固定層103(1))の磁化の方向に対して、磁化自由層(例えば、第1磁化自由層101(1))の磁化の方向が平行になっている状態を、パラレル状態(以下、「P状態」)、反平行になっている状態を、アンチパラレル状態(以下、「AP状態」)ということにする。
【0026】
第1磁気トンネル接合素子MTJ(1)では、第1磁化自由層101(1)と、第1磁化固定層103(1)と、のあいだに、第1の平行閾値以上の電流、または第1の反平行閾値以上の電流が流れると、第1磁化自由層101(1)の磁化の方向が反転する。
具体的には、第1磁化自由層101(1)から第1磁化固定層103(1)に向けて第1の平行閾値以上の電流(i1P)が流れると、第1磁化自由層101(1)の磁化の向きがP状態になる。すなわち、第1磁気トンネル接合素子MTJ(1)は、方向d1の電流(i1P)によってP状態になる。
一方、第1磁化固定層103(1)から第1磁化自由層101(1)に向けて第1の反平行閾値以上の電流(i1A)が流れると、第1磁化自由層101(1)の磁化の向きがAP状態になる。すなわち、第1磁気トンネル接合素子MTJ(1)は、方向d2の電流(i1A)によってAP状態になる。
ここで、電流i1Aは、電流i1Pよりも大きい。例えば、電流i1Aは、電流i1Pの1.2倍程度である。
【0027】
第2磁気トンネル接合素子MTJ(2)は、第1磁気トンネル接合素子MTJ(1)と同様な構造を有する。すなわち、第2下部強磁性体層である第2磁化自由層101(2)は第1磁化自由層101(1)と対応し、第2トンネル障壁層102(2)は第1トンネル障壁層102(1)と対応し、第2上部強磁性体層である第2磁化固定層103(2)は第1磁化固定層103(1)と対応する。また、第2下部層104(2)は第1下部層104(1)と対応し、第2上部導電層105(2)は第1上部導電層105(1)と対応する。
【0028】
第2磁気トンネル接合素子MTJ(2)では、第2磁化自由層101(2)と、第2磁化固定層103(2)と、のあいだに、第1の平行閾値よりも大きな第2の平行閾値以上の電流、または第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が流れると、第2磁化自由層101(2)の磁化の方向が反転する。
しかし、第2磁気トンネル接合素子MTJ(2)では、第1磁気トンネル接合素子MTJ(1)の磁化の向きが反転する電流(i1P及びi1A)が流れても、磁化の向きは反転せず、維持される。
本実施形態では、第2磁気トンネル接合素子MTJ(2)の磁化の向きはP状態に維持されている。したがって、第2磁気トンネル接合素子MTJ(2)は低抵抗状態になっており、導通領域20としての機能を果たすようになる。
【0029】
本実施形態に係る記憶装置110では、上記の電流i1P及びi1Aによって、第1磁気トンネル接合素子MTJ(1)のA状態及びAP状態を制御し、記憶領域10に情報を記憶する。すなわち、本実施形態に係る記憶装置110では、第1磁気トンネル接合素子MTJ(1)のA状態及びAP状態によって、2値の情報を記憶することができる。
記憶領域10に情報を記録する場合、記憶領域10から情報を読み出す場合、いずれについても第2磁気トンネル接合素子MTJ(2)はP状態、すなわち低抵抗状態に維持されており、磁気トンネル接合素子の層構造を有していても導通領域20として機能することになる。
【0030】
ここで、本実施形態に係る記憶装置110の各部の配置例について説明する。
図1(a)に表したように、トランジスタTrは、例えばシリコンによる半導体基板50に形成される。半導体基板50には、トランジスタTrのソース領域61及びドレイン領域62が所定の間隔で形成されている。半導体基板50の主面50a上において、ソース領域61及びドレイン領域62のあいだには、ゲート絶縁膜63を介して制御線WLが設けられている。制御線WLをゲート電極として、トランジスタTrのON/OFFが制御される。
【0031】
半導体基板50の主面50a上には、制御線WLを覆う絶縁膜81が設けられている。トランジスタTrのソース領域61の上方には、絶縁膜81を貫通する第1ビア31が設けられる。第1ビア31はソース領域61と導通する。一方、トランジスタTrのドレイン領域62の上方には、絶縁膜81を貫通する第2ビア32が設けられる。第2ビア32はドレイン領域62と導通する。
【0032】
第1ビア31の上には、第1下部金属41(1)が設けられ、その上に第1磁気トンネル接合素子MTJ(1)が設けられる。また、第2ビア32の上には、第2下部金属41(2)が設けられ、その上に第2磁気トンネル接合素子MTJ(2)が設けられる。
第1磁気トンネル接合素子MTJ(1)の上には、第1上部金属42(1)が設けられ、その上に第1信号線BL(1)が設けられる。また、第2磁気トンネル接合素子MTJ(2)の上には、第2上部金属42(2)が設けられ、その上に第2信号線BL(2)が設けられる。
第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の周辺には、絶縁膜82が設けられる。第1信号線BL(1)及び第2信号線BL(2)は、この絶縁膜82の上側に露出する。
【0033】
ここで、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値を変えるには、第1積層体ST1及び第2積層体ST2を構成する層の材料を変える方法と、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積を変える方法と、がある。
【0034】
本実施形態では、一例として、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積を変えることにより、磁化反転の閾値を変える。磁化反転の閾値は、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積が大きいほど、大きくなる。
【0035】
本実施形態において、第1積層体ST1の第1磁化自由層101(1)と、第2積層体ST2の第2磁化自由層101(2)と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第1積層体ST1の第1トンネル障壁層102(1)と、第2積層体ST2の第2トンネル障壁層102(2)と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第1積層体ST1の第1磁化固定層103(1)と、第2積層体ST2の第2磁化固定層103(2)と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
このため、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形の面積を変えることで、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積が変わり、磁化反転の閾値を変えることができる。
【0036】
図2に表したように、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)のZ軸方向にみた外形、すなわち、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形は、円形状になっている。本実施形態では、第1磁気トンネル接合素子MTJ(1)の直径D1よりも、第2磁気トンネル接合素子MTJ(2)の直径D2を大きくしている。これにより、第1磁化自由層101(1)の体積よりも、第2磁化自由層101(2)の体積のほうが大きくなって、第2磁気トンネル接合素子MTJ(2)に電流(i1P及びi1A)が流れても、磁化の向きは反転せず、維持される。
【0037】
一方、P状態における第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の抵抗値は、Z軸方向にみた外形の面積に反比例する。本実施形態では、Z軸方向にみた第2磁気トンネル接合素子MTJ(2)の面積を、第1磁気トンネル接合素子MTJ(1)に比べて大きくすることにより、P状態での低抵抗化を実現し、磁気トンネル接合素子であっても導通領域20の役目を果たすことができる。
【0038】
具体的な一例として、第1磁気トンネル接合素子MTJ(1)の直径D1に対して、第2磁気トンネル接合素子MTJ(2)の直径D2を約2.0倍にする。
これにより、第2磁気トンネル接合素子MTJ(2)のP状態での抵抗値は、第1磁気トンネル接合素子MTJ(1)のP状態での抵抗値に比べて約0.5倍になる。
【0039】
先に説明したように、本実施形態に係る記憶装置110では、第1積層体ST1及び第2積層体ST2の層構造が同じになっている。したがって、磁化自由層、トンネル障壁層及び磁化固定層をそれぞれ一様に積層した後、一回のエッチングによって直径D1及びD2の第1積層体ST1及び第2積層体ST2を形成することができる。
【0040】
なお、実施形態おいて、導通領域20については、必ずしも第2磁気トンネル接合素子MTJ(2)を備える構成でなくてもよい。また、導通領域20については、必ずしも強磁性体を含む構成でなくてもよい。すなわち、導通領域20は、単に導通部材によって構成されていてもよい。
【0041】
図2に表したように、複数の記憶領域10及び複数の導通領域20がX軸方向及びY軸方向に均等なピッチでレイアウトされることで、複数の記憶領域10及び複数の導通領域20を形成する際に露光工程を少なくすることができる。すなわち、不均等なピッチでレイアウトされている場合には、フォトリソグラフィのバランスが整いにくいため、記憶領域10及び導通領域20をそれぞれ別個の露光工程によって形成する必要がある。一方、均等なピッチでレイアウトされていると、フォトリソグラフィのバランスが整い、記憶領域10及び導通領域20を同じ露光工程で形成することができる。これにより、露光工程を少なくすることができる。
また、導通領域20として単に導通部材によって構成される場合には、Z軸方向にみた記憶領域10の外形と、導通領域20の外形と、を等しくすることができ、さらにフォトリソグラフィのバランスが整い、精度の高い製品を製造することが可能になる。
【0042】
次に、本実施形態に係る記憶装置110の動作について説明する。
図4(b)に表したように、記憶装置110の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。信号発生装置90は、第1信号線BL(1)及び第2信号線BL(2)のあいだに、書き込み電圧または読み出し電圧が印加される。
また、センスアンプ91の一方には、例えば第1信号線BL(1)の電圧が入力され、他方には、参照電圧refが入力される。このセンスアンプ91による比較結果が、記憶した情報の読み出し値になる。
【0043】
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、電流i1P及びi1Aのいずれかを流すための電圧を印加する。
情報の書き込みを行うに先立ち、第2磁気トンネル接合素子MTJ(2)はP状態、すなわち低抵抗状態になっている。
【0044】
図5は、具体的な書き込み動作を説明する模式的断面図である。
図5(a)は、トランジスタTrの制御線WLを選択し、第2信号線BL(2)から第1信号線BL(1)に電流i1Pを流した際の動作を例示している。
第1磁気トンネル接合素子MTJ(1)には、第1磁化自由層101(1)から第1磁化固定層103(1)に向けて電流i1Pが流れる。電流i1Pは、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値(第1の平行閾値)以上の電流値である。したがって、第1磁気トンネル接合素子MTJ(1)は、電流i1Pが流れることでP状態になる。
【0045】
一方、第2磁気トンネル接合素子MTJ(2)には、第2磁化固定層103(2)から第2磁化自由層101(2)に向けて電流i1Pが流れる。電流i1Pは、第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値よりも小さい電流値である。したがって、第2磁気トンネル接合素子MTJ(2)に電流i1Pが流れても、磁化の反転が行われず、P状態が維持されることになる。
【0046】
本実施形態では、AP状態をビットの”1”、P状態をビットの”0”とする。したがって、図5(a)に例示した動作では、”0”が記憶されることになる。
【0047】
図5(b)は、トランジスタTrの制御線WLを選択し、第1信号線BL(1)から第2信号線BL(2)に電流i1Aを流した際の動作を例示している。
第1磁気トンネル接合素子MTJ(1)には、第1磁化固定層103(1)から第1磁化自由層101(1)に向けて電流i1Aが流れる。電流i1Aは、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値(第1の反平行閾値)以上の電流値である。したがって、第1磁気トンネル接合素子MTJ(1)は、電流i1Aが流れることでAP状態になる。
【0048】
一方、第2磁気トンネル接合素子MTJ(2)には、第2磁化自由層101(2)から第2磁化固定層103(2)に向けて電流i1Aが流れる。電流i1Aは、第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値よりも小さい電流値である。したがって、第2磁気トンネル接合素子MTJ(2)に電流i1Aが流れても、磁化の反転が行われず、P状態が維持されることになる。
したがって、図5(b)に例示した動作では、”1”が記憶されることになる。
【0049】
上記の書き込み動作のいずれにおいても、第2磁気トンネル接合素子MTJ(2)はP状態が維持され、低抵抗状態のままである。これにより、いずれの電流i1P及びi1Aを流す書き込み動作を行う場合でも、第2磁気トンネル接合素子MTJ(2)は導通領域20の電流経路としての役目を果たす。
【0050】
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、読み出し電圧を印加する。読み出し電圧は、書き込みの際の電流i1P及びi1Aを流すための電圧よりも小さい。
【0051】
図4(b)に表したように、第1磁気トンネル接合素子MTJ(1)では、AP状態及びP状態によって抵抗値が変化する。一方、第2磁気トンネル接合素子MTJ(2)はP状態、すなわち低抵抗状態に維持されている。したがって、読み出し電圧を印加した際に、第2磁気トンネル接合素子MTJ(2)は導通領域20の電流経路としての役目を果たす。これにより、第1信号線BL(1)と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。
【0052】
ここで、第1磁気トンネル接合素子MTJ(1)のP状態及びAP状態による抵抗値の一例を示す。
第1磁気トンネル接合素子MTJ(1)がAP状態の場合、抵抗値は例えば7キロオーム(kΩ)である。第1磁気トンネル接合素子MTJ(1)のMR比(磁気抵抗変化率)を例えば200パーセント(%)とした場合、第1磁気トンネル接合素子MTJ(1)のP状態(”0”)及びAP状態(”1”)による合計の抵抗値は次のようになる。
”0”の場合、合計の抵抗値は、10kΩ(寄生抵抗)になる。
”1”の場合、合計の抵抗値は、24kΩになる。
【0053】
センスアンプ91の出力は、上記の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。
【0054】
このように、記憶装置110は、第1磁気トンネル接合素子MTJ(1)のP状態及びAP状態での抵抗値の変化によって情報の記録及び読み出しを行うことができる。また、書き込み動作及び読み出し動作のいずれにおいても、第2磁気トンネル接合素子MTJ(2)は導通領域20としての役目を果たす。本実施形態では、第1積層体ST1及び第2積層体ST2を同じ層構造にしているため、トランジスタTrと第2信号線BL(2)とのあいだに別途導通部(ビア等)を設ける必要がなく、製造工程を簡素化することができる。
【0055】
(第2の実施形態)
次に、第2の実施形態として、記憶装置110の製造方法について説明する。
図6〜図9は、本実施形態に係る製造方法を説明する模式的断面図である。
先ず、図6(a)に表したように、半導体基板50に例えばCMOS(Complementary Metal Oxide Semiconductor)プロセスを利用してトランジスタTrを形成する。これにより、半導体基板50の主面50a側には、ソース領域61及びドレイン領域62が形成され、これらのあいだにゲート絶縁膜63を介して制御線WLが形成される。
【0056】
次に、トランジスタTrの上に絶縁膜81を形成し、ソース領域61及びドレイン領域62の上に、絶縁膜81を貫通する第1ビア31及び第2ビア32を形成する。第1ビア31及び第2ビア32を形成するには、先ず、絶縁膜81に貫通孔を形成し、貫通孔の内壁にバリアメタルを形成した後、例えばCVD(Chemical Vapor Deposition)によってタングステン(W)を埋め込む。その後、CMP(Chemical Mechanical Polishing)によって、表面の平坦化を施す。
【0057】
次に、図6(b)に表したように、平坦化した絶縁膜81の上に、下地金属層41を形成する。下地金属層41には、例えばタンタル(Ta)が用いられる。下地金属層41の表面粗さは、例えば0.2ナノメートル(nm)以下である。
【0058】
次に、図7(a)に表したように、下地金属層41の上に、磁化自由層101、トンネル障壁層102及び磁化固定層103を順に積層した積層膜SLを形成する。また、積層膜SLの上に、上部導電層材料105を形成する。なお、積層膜SL及び上部導電層材料105は、連続成膜してもよい。
磁化自由層101には、例えばCoFeBが用いられる。トンネル障壁層102には、例えばMgOが用いられる。磁化固定層103には、例えばCoFeBが用いられる。
【0059】
また、上部導電層材料105としては、例えば、SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3が適している。上部導電層材料105は、これらの材料のいずれか1つを用いた単層膜にしても、少なくとも2つを用いた積層膜にしてもよい。
【0060】
次に、上部導電層材料105の上にレジストを塗布し、フォトリソグラフィによってレジストパターンR1及びR2を形成する。そして、このレジストパターンR1及びR2をマスクとして、上部導電層材料105をエッチングする。エッチング方法としては、例えば、RIE(Reactive Ion Etching)、IBE(Ion Beam Etching)及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第1上部導電層105(1)及び第2上部導電層105(2)となる。
【0061】
第1上部導電層105(1)及び第2上部導電層105(2)は、その後のエッチングにおいてハードマスクとして利用される。したがって、第1上部導電層105(1)及び第2上部導電層105(2)のZ軸方向にみた外形は、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の外形に対応している。この第1上部導電層105(1)及び第2上部導電層105(2)の外形によって、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の大きさを設定することができる。本実施形態では、例えば、第1上部導電層105(1)及び第2上部導電層105(2)のZ軸方向にみた外形をそれぞれ円形状にして、第1上部導電層105(1)の直径に対して、第2上部導電層105(2)の直径を約2.0倍にする。
【0062】
その後、第1上部導電層105(1)及び第2上部導電層105(2)をハードマスク層として利用し、積層膜SLをエッチングする。エッチング方法としては、例えば、RIE、高温RIE(例えば、150℃〜300℃)及びIBEのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図7(b)に表したように、積層膜SLの残った一部である第1積層体ST1及び積層膜SLの残った他部である第2積層体ST2が形成される。すなわち、第1上部導電層105(1)の下側に、第1磁化自由層101(1)、第1トンネル障壁層102(1)及び第1磁化固定層103(1)による第1積層体ST1が形成され、第2上部導電層105(2)の下側に、第2磁化自由層101(2)、第2トンネル障壁層102(2)及び第2磁化固定層103(2)による第2積層体ST2が形成される。第1積層体ST1のZ軸方向に見た面積は、第2積層体ST2のZ軸方向に見た面積よりも小さくなる。
【0063】
第1積層体ST1及び第2積層体ST2を形成した後は、これらを保護膜83で覆う。
保護膜83としては、例えばSixNy、Al2O3、AlxOy(酸素リッチ:x=2未満、y=3)、SiO2、SiAlxOy、TiO2、ZrO2のうちいずれか、またはこれらのうち少なくとも2つの組み合わせを用いる。成膜方法としては、例えば、スパッタ法(斜め入射堆積を含む)、CVD、ALD(Atomic Layer Deposition)を用いる。本実施形態では、保護膜83の一例として、SiNをスパッタ法(斜め入射堆積を含む)により、30nmの膜厚で形成する。
【0064】
次に、図8(a)に表したように、層間絶縁膜84を堆積させ、第1積層体ST1及び第2積層体ST2のあいだに埋め込む。層間絶縁膜84には、例えば、SiO2、SiOF、SiOCが用いられる。そして、CMPによって層間絶縁膜84を平坦化する。また、平坦化した後、層間絶縁膜84をエッチバックして、第1上部導電層105(1)及び第2上部導電層105(2)の上側の一部を露出させる。
【0065】
次に、図8(b)に表したように、露出した第1上部導電層105(1)及び第2上部導電層105(2)の上に、上部金属材料42を堆積させ、第1上部導電層105(1)及び第2上部導電層105(2)とコンタクトをとる。上部金属材料42には、例えば、Ti、Ta、TiN、W、TaNが用いられる。
【0066】
次に、フォトリソグラフィ及びエッチングによって、上部金属材料42、層間絶縁膜84及び下地金属層41の一部を除去する。これにより、図9(a)に表したように、Z軸方向からみて第1積層体ST1及び第2積層体ST2を含む部分以外の上部金属材料42、層間絶縁膜84及び下地金属層41が除去される。その後、保護膜85を堆積させる。保護膜85の材料は、保護膜83と同様である。
【0067】
次に、図9(b)に表したように、保護膜85の上に絶縁膜82を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅(Cu)による第1信号線BL(1)及び第2信号線BL(2)を形成する。これにより、第1信号線BL(1)と第1ビア31とのあいだに、第1磁気トンネル接合素子MTJ(1)を有する記憶領域10が形成され、第2信号線BL(2)と第2ビア32とのあいだに、第2磁気トンネル接合素子MTJ(2)を有する導通領域20が形成される。
このような工程によって、記憶装置110が完成する。
【0068】
上記の製造方法では、図7(a)〜(b)に表した工程のように、磁化自由層101、トンネル障壁層102及び磁化固定層103をこの順にそれぞれ一様に成膜したのち、エッチングによって異なる大きさの第1積層体ST1及び第2積層体ST2を一括して形成している。したがって、第1積層体ST1を形成した後、別工程で第2ビア32の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第1上部導電層105(1)及び第2上部導電層105(2)の大きさによって、簡単かつ正確に第1積層体ST1及び第2積層体ST2の大きさを設定することができ、体積の異なる第1磁化自由層101(1)及び第2磁化自由層101(2)を容易に製造することが可能になる。
【0069】
また、記憶装置110においては、図2に表したように、複数の記憶領域10(図2では、第1磁気トンネル接合素子MTJ(1)が示される領域)と、複数の導通領域20(図2では、第2磁気トンネル接合素子MTJ(2)が示される領域)と、を備えている。
複数の記憶領域10は、X軸方向(行方向)及びY軸方向(列方向)にそれぞれ同一のピッチ(第1ピッチP1)で配置される。
また、複数の導通領域20は、X軸方向(行方向)及びY軸方向(列方向)にそれぞれ同一のピッチ(記憶領域10のピッチと同じ第1ピッチP1)で配置される。
そして、複数の記憶領域10と、複数の導通領域20と、は、X軸方向及びY軸方向に互いに半ピッチずれて配置される。
【0070】
このようなレイアウトによって、記憶領域10及び導通領域20を形成する際に用いるフォトリソグラフィのバランスが整うことになる。したがって、記憶領域10及び導通領域20の互いの大きさが異なっていても、製造ばらつきが抑制され、安定した製品が提供される。
【0071】
(第3の実施形態)
図10は、第3の実施形態に係る記憶装置を例示する模式的断面図である。
図10(a)は、トランジスタTrのうちの一つを中心とした断面を表している。
図10(b)は、第1磁気トンネル接合素子MTJ(1)の構造を例示する模式的断面図、図10(c)は、導通領域の構造を例示する模式的断面図である。
【0072】
図10に表したように、本実施形態に係る記憶装置120においては、図1に表した記憶装置110に比べて導通領域21の層構造が相違する。
すなわち、記憶装置120の導通領域21は、記憶領域10の第1磁気トンネル接合素子MTJ(1)の一部の層構造と同じになっている。
具体的には、記憶装置120における導通領域21は、第1磁気トンネル接合素子MTJ(1)の積層体ST1の一部と同じである第2磁化自由層101(2)及び第2磁化固定層103(2)を備える。つまり、導通領域21の積層体ST21には、導通領域20の第2積層体ST2に含まれる第2トンネル障壁層102(2)が設けられていない。
【0073】
このような記憶装置120では、第1磁気トンネル接合素子MTJ(1)の積層体ST1と同じ層については同じ製造工程で形成することができ、製造工程の簡素化を図ることができる。一方、導通領域21には導通領域20の第2積層体ST2に含まれている第2トンネル障壁層102(2)が設けられていない。したがって、導通領域20に比べて導通領域21の低抵抗化を達成することができる。
【0074】
なお、図10に表した記憶装置120では、Z軸方向からみて、第1積層体ST1の外形の大きさと、積層体ST21の外形の大きさと、が異なっているが、同じ外形(同じ面積)であってもよい。つまり、積層体ST21にはトンネル障壁層が設けられていないため、第1積層体ST1と同じ外形であっても十分に低抵抗化されている。これにより、導通領域20として機能を十分に発揮することができる。
【0075】
(第4の実施形態)
次に、第4の実施形態として、記憶装置120の製造方法について説明する。
図11〜図12は、本実施形態に係る製造方法を説明する模式的断面図である。
ここで、図11(a)に表した半導体基板50へのトランジスタTrの形成、ゲート絶縁膜63を介した制御線WLの形成、絶縁膜81の形成、第1ビア31及び第2ビア32の形成、下地金属層41の形成までは、図6(a)〜(b)に表した工程と同様である。
【0076】
次に、下地金属層41の上に、磁化自由層101Aを形成する。続いて、磁化自由層101Aの上にレジストを塗布し、フォトリソグラフィによって磁化自由層101Aの上の第2ビア32の上にレジストパターンRを形成する。
【0077】
次に、図11(b)に表したように、磁化自由層101A及びレジストパターンRの上にトンネル障壁層102Aを形成する。そして、レジストパターンRを除去することで、トンネル障壁層102Aの一部をリフトオフする。これにより、図12(a)に表したように、第2ビア32の上のトンネル障壁層102Aが除去され、その部分に開口が形成される。
【0078】
次に、図12(b)に表したように、開口が形成されたトンネル障壁層102Aの上に、磁化固定層103A及び上部導電層材料105Aを順に積層して、積層膜SLを形成する。その後は、図7(b)〜図9(b)に表した工程と同様に、積層膜SLをエッチングして、第1積層体ST1及び積層体ST21を形成し、記憶領域10及び導通領域21を形成する。
このような工程によって、記憶装置120が完成する。
【0079】
上記の製造方法により、積層膜SLの一度のエッチングによって、第1積層体ST1及び積層体ST21を一括して形成することができる。したがって、第1積層体ST1を形成した後、別工程で第2ビア32の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。
【0080】
(第5の実施形態)
図13は、第5の実施形態に係る記憶装置を例示する模式的断面図である。
図14は、記憶領域及び導通領域の層構造を例示する模式的断面図である。
図13に表したように、本実施形態に係る記憶装置130は、記憶領域10に、第1磁気トンネル接合素子MTJ(1)と、第3磁気トンネル接合素子MTJ(3)と、が設けられ、導通領域20に、第2磁気トンネル接合素子MTJ(2)と、第4磁気トンネル接合素子MTJ(4)と、が設けられている。
【0081】
第3磁気トンネル接合素子MTJ(3)は、第1信号線BL(1)と、第1磁気トンネル接合素子MTJ(1)と、のあいだに設けられる。第3磁気トンネル接合素子MTJ(3)は、第1の平行閾値とは異なる第3の平行閾値以上の電流が第1方向d1に流れると磁化の向きが平行になり、第1の反平行閾値とは異なる第3の反平行閾値以上の電流が第2方向d2に流れると磁化の向きが反平行になる。第3の平行閾値は、第1の平行閾値よりも小さいまたは大きい。第3の反平行閾値は、第1の反平行閾値よりも小さいまたは大きい。本実施形態では、第3の平行閾値が、第1の平行閾値よりも小さく、第3の反平行閾値が、第1の反平行閾値よりも小さい場合を例とする。
【0082】
図14(a)に表したように、第3磁気トンネル接合素子MTJ(3)は、第1磁気トンネル接合素子MTJ(1)の上に積み重ねられている。
第3磁気トンネル接合素子MTJ(3)は、第3磁化自由層101(3)、第3トンネル障壁層102(3)及び第3磁化固定層103(3)の順に積層された第3積層体ST3を有する。また、第3磁化自由層101(3)の下側に第3下部層104(3)が設けられ、第3磁化固定層103(3)の上側に第3上部導電層105(3)が設けられている。
【0083】
この第3磁気トンネル接合素子MTJ(3)における第3積層体ST3の積層順と、第1磁気トンネル接合素子MTJ(1)における第1積層体ST1の積層順と、は互いに同じ順になっている。すなわち、第1積層体ST1は、下から上に向けて、第1磁化自由層101(1)、第1トンネル障壁層102(1)及び第1磁化固定層103(1)の順に積層され、第3積層体ST3も同様な順に積層される。
このように、第1積層体ST1及び第3積層体ST3を積み重ねた構造が、第1下部金属41(1)と、第1上部金属42(1)と、のあいだに設けられている。
【0084】
第1積層体ST1のZ軸方向にみた外形の大きさと、第3積層体ST3のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)の磁化反転の閾値を変えるには、第1積層体ST1及び第3積層体ST3を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、本実施形態では、第3磁気トンネル接合素子MTJ(3)の磁化反転の閾値が、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値よりも小さくなるように設定する。
【0085】
このような記憶領域10の構造において、例えば、第1信号線BL(1)から第2信号線BL(2)に流れる電流の方向に沿って、第1積層体ST1の積層順と、第3積層体ST3の積層順と、が互いに同じ順になる。したがって、電流の方向方向に対するA状態及びP状態の状態変化は、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(2)で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のP状態及びAP状態を制御する。
【0086】
第4磁気トンネル接合素子MTJ(4)は、第2信号線BL(2)と、第2磁気トンネル接合素子MTJ(2)と、のあいだに設けられる。第4磁気トンネル接合素子MTJ(4)は、第2の平行閾値とは異なる第4の平行閾値以上の電流が第2方向d2に流れると磁化の向きが平行になり、第2の反平行閾値とは異なる第4の反平行閾値以上の電流が第1方向d1に流れると磁化の向きが反平行になる。第4の平行閾値は、第2の平行閾値よりも小さいまたは大きい。第4の反平行閾値は、第2の反平行閾値よりも小さいまたは大きい。本実施形態では、第4の平行閾値が、第2の平行閾値よりも小さく、第4の反平行閾値が、第2の反平行閾値よりも小さい場合を例とする。
【0087】
図14(b)に表したように、第4磁気トンネル接合素子MTJ(4)は、第2磁気トンネル接合素子MTJ(2)の上に積み重ねられている。
第4磁気トンネル接合素子MTJ(4)は、第4磁化自由層101(4)、第4トンネル障壁層102(4)及び第4磁化固定層103(4)の順に積層された第4積層体ST4を有する。また、第4磁化自由層101(4)の下側に第4下部層104(4)が設けられ、第4磁化固定層103(4)の上側に第4上部導電層105(4)が設けられている。
【0088】
この第4磁気トンネル接合素子MTJ(4)における第4積層体ST4の積層順と、第2磁気トンネル接合素子MTJ(2)における第2積層体ST2の積層順と、は互いに同じ順になっている。すなわち、第2積層体ST2は、下から上に向けて、第2磁化自由層101(2)、第2トンネル障壁層102(2)及び第2磁化固定層103(2)の順に積層され、第4積層体ST4も同様な順に積層される。
このように、第2積層体ST2及び第4積層体ST4を積み重ねた構造が、第2下部金属41(2)と、第2上部金属42(2)と、のあいだに設けられている。
【0089】
第2積層体ST2のZ軸方向にみた外形の大きさと、第4積層体ST4のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)の磁化反転の閾値を変えるには、第2積層体ST2及び第4積層体ST4を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第4磁気トンネル接合素子MTJ(4)の磁化反転の閾値が、第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値よりも小さくなるように設定する。
【0090】
このような導通領域20の構造では、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値及び第3磁気トンネル接合素子MTJ(3)の磁化反転の閾値が第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)に流れても、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)はいずれも磁化の向きは反転せず、P状態に維持される。
したがって、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は低抵抗状態になっており、導通領域20としての機能を果たすようになる。
【0091】
このように、記憶領域10に、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)を積層し、導通領域20に、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)を積層した構造を用いることで、記憶装置130では、2ビットの情報を記憶する構成を実現できる。
【0092】
なお、図13に表した記憶装置130では、記憶領域10及び導通領域20のいずれについても、磁気トンネル接合素子を積層した構成を適用しているが、記憶領域10及び導通領域20のいずれか一方のみに磁気トンネル接合素子を積層した構造を適用したものであってもよい。また、記憶領域10及び導通領域20のそれぞれにおいて、積層する磁気トンネル接合素子の数は、3つ以上あってもよい。
【0093】
次に、本実施形態に係る記憶装置130の動作について説明する。
図15は、記憶装置及びその周辺回路を例示するブロック図である。
図16は、具体的な書き込み動作を説明する模式的断面図である。
図16では、記憶装置130における第1磁気トンネル接合素子MTJ(1)〜第4磁気トンネル接合素子MTJ(4)、電流の方向及びA状態並びにAP状態を模式的に示している。
【0094】
図15に表したように、記憶装置130の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。トランジスタTrと第1信号線BL(1)とのあいだに設けられた記憶領域10には、トランジスタTr側に第1磁気トンネル接合素子MTJ(1)が設けられ、第1信号線BL(1)側に第3磁気トンネル接合素子MTJ(3)が設けられる。また、トランジスタTrと第2信号線BL(2)とのあいだに設けられた導通領域20には、トランジスタTr側に第2磁気トンネル接合素子MTJ(2)が設けられ、第2信号線BL(2)側に第4磁気トンネル接合素子MTJ(4)が設けられる。
【0095】
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、電流i1A、i1P、i3A及びi3Pのいずれかを流すための電圧を印加する。
【0096】
ここで、電流i3Aは、第3磁気トンネル接合素子MTJ(3)をAP状態にするための電流である。電流i3Aは、第3の反平行閾値以上、第1の反平行閾値未満の値である。
電流i3Pは、第3磁気トンネル接合素子MTJ(3)をP状態にするための電流である。電流i3Pは、第3の平行閾値以上、第1の平行閾値未満の値である。
なお、情報の書き込みを行うに先立ち、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)はP状態、すなわち低抵抗状態になっている。
また、電流i1A、i1P、i3A及びi3Pのいずれかを流しても、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)のいずれも磁化の反転は起きず、P状態のまま維持される。
【0097】
図16(a)は、電流i1Aを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第1信号線BL(1)から第2信号線BL(2)に電流i1Aを流した際の動作である。
第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)は、電流i1Aが流れることで、両方ともAP状態になる。
第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は電流i1Aが流れてもP状態が維持され、導通領域20として機能する。
【0098】
本実施形態では、AP状態をビットの”1”、P状態をビットの”0”とする。また、一例として、2ビットの情報を、第1磁気トンネル接合素子MTJ(1)、第3磁気トンネル接合素子MTJ(3)の順に、表すものとする。
したがって、図16(a)に例示した動作では、2ビットにおける”11”が記憶されることになる。
【0099】
図16(b)は、図16(a)に表した状態になった後、電流i3Pを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第2信号線BL(2)から第1信号線BL(1)に電流i3Pを流した際の動作である。
電流i3Pが流れると、第3磁気トンネル接合素子MTJ(3)のみがP状態になり、他の磁気トンネル接合素子MTJ(1)、MTJ(2)及びMTJ(4)の状態は反転せず、維持される。第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は導通領域20として機能する。
したがって、図16(b)に例示した動作では、2ビットにおける”10”が記憶されることになる。
【0100】
図16(c)は、電流i1Pを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第2信号線BL(2)から第1信号線BL(1)に電流i1Pを流した際の動作である。
第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)は、電流i1Pが流れることで、両方ともP状態になる。
第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は電流i1Pが流れてもP状態が維持され、導通領域20として機能する。
したがって、図16(c)に例示した動作では、2ビットにおける”00”が記憶されることになる。
【0101】
図16(d)は、図16(c)に表した状態になった後、電流i3Aを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第1信号線BL(1)から第2信号線BL(2)に電流i3Aを流した際の動作である。
電流i3Aが流れると、第3磁気トンネル接合素子MTJ(3)のみがAP状態になり、他の磁気トンネル接合素子MTJ(1)、MTJ(2)及びMTJ(4)の状態は反転せず、維持される。第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は導通領域20として機能する。
したがって、図16(d)に例示した動作では、2ビットにおける”01”が記憶されることになる。
【0102】
ここで、書き込み動作についてまとめる。
”00”を記憶する場合、電流i1Pを流す。
”01”を記憶する場合、電流i1Pを流したのち、電流i3Aを流す。
”10”を記憶する場合、電流i1Aを流したのち、電流i3Pを流す。
”11”を記憶する場合、電流i1Aを流す。
【0103】
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。
記憶装置130では、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のAP状態及びP状態の組み合わせによって合計の抵抗値が変化する。これにより、第1信号線BL(1)と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。
【0104】
ここで、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のAP状態及びP状態による抵抗値の一例を示す。
第1磁気トンネル接合素子MTJ(1)がAP状態の場合、抵抗値は例えば7キロオーム(kΩ)である。また、第3磁気トンネル接合素子MTJ(3)がAP状態の場合、抵抗値は例えば3kΩである。第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のMR比(磁気抵抗変化率)を例えば200パーセント(%)とした場合、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のAP状態及びP状態の組み合わせによる合計の抵抗値は次のようになる。
”00”の場合、合計の抵抗値は、10kΩ(寄生抵抗)になる。
”10”の場合、合計の抵抗値は、16kΩになる。
”01”の場合、合計の抵抗値は、24kΩになる。
”11”の場合、合計の抵抗値は、30kΩになる。
【0105】
センスアンプ91の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。なお、本実施形態では、第1磁気トンネル接合素子MTJ(1)のAP状態での抵抗値と、第3磁気トンネル接合素子MTJ(3)のAP状態での抵抗値と、に差が設けられている。このため、”10”の場合と、”01”の場合と、で合計の抵抗値に違いが生じ、センスアンプ91の出力によってこれらを判別することが可能になる。
【0106】
このように、半導体記憶装置130は、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)によって多値化に対応することができる。また、書き込み動作及び読み出し動作のいずれにおいても、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は導通領域20としての役目を果たす。本実施形態では、記憶領域10及び導通領域20を同じ層構造にしているため、トランジスタTrと第2信号線BL(2)とのあいだに別途導通部(ビア等)を設ける必要がなく、製造工程を簡素化することができる。
【0107】
以上説明したように、実施形態に係る記憶装置及びその製造方法によれば、磁気トンネル接合素子を用いて多値化に対応した構造を実現するにあたり、層構造及び製造工程の簡素化を達成することができる。
【0108】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)についてP状態をビット”0”、AP状態をビット”1”としたが、反対であってもよい。また、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)についてAP状態での抵抗値は一例であり、これに限定されるものではない。また、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【0109】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0110】
10…記憶領域、20,21…導通領域、31…第1ビア、32…第2ビア、41…下地金属層、41(1)…第1下部金属、41(2)…第2下部金属、42…上部金属材料、42(1)…第1上部金属、42(2)…第2上部金属、50…半導体基板、50a…主面、61…ソース領域、62…ドレイン領域、63…ゲート絶縁膜、81,82…絶縁膜、83…保護膜、84…層間絶縁膜、90…信号発生装置、91…センスアンプ、101…磁化自由層、102…トンネル障壁層、103…磁化固定層、104(1)…第1下部層、104(2)…第2下部層、105(1)…第1上部導電層、105(2)…第2上部導電層、110,120…記憶装置、BL(1)…第1信号線、BL(2)…第2信号線、MTJ(1)〜MTJ(4)…第1〜第4磁気トンネル接合素子、ST…積層体、ST1〜ST4…第1積層体〜第4積層体、Tr…トランジスタ、WL…制御線
【技術分野】
【0001】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【0002】
磁気抵抗メモリ(MRAM:Magnetoresistive Random Access Memory)は、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)素子の抵抗の変化を利用して、情報の記憶を行う不揮発性メモリの一つである。MTJ素子は、一対の強磁性層と、この一対の強磁性層のあいだに設けられたトンネル障壁層と、を有する。MTJ素子は、強磁性層の磁化の方向における平行、反平行の状態によって、トンネル障壁層を流れるトンネル電流に対する抵抗値を変化させる素子である。このようなMRAMによる記憶装置においては、更なる製造工程の簡素化が望まれている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−94226号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、磁気トンネル接合素子を用いた構造において、製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、第1信号線と、第2信号線と、トランジスタと、記憶領域と、導通領域と、を備える。
トランジスタは、第1信号線と、第2信号線と、のあいだを流れる第1方向の電流、及び第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。
記憶領域は、第1信号線と、トランジスタの一方端と、のあいだに接続される。また、記憶領域は、第1の平行閾値以上の電流が第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する。
導通領域は、第2信号線と、トランジスタの他方端と、のあいだに接続される。
【0006】
また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残して第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、を備える。
【0007】
また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層を形成する工程と、前記下部強磁性体層の上の、前記第2ビアの上を除く部分にトンネル障壁層を形成し、前記第2ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残した第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、を備える。
【図面の簡単な説明】
【0008】
【図1】第1の実施形態に係る記憶装置の構成を例示する模式的断面図である。
【図2】第1の実施形態に係る記憶装置を例示する模式的平面図である。
【図3】図2に示す部分の模式的拡大断面図である。
【図4】記憶装置の回路構成を例示する図である。
【図5】具体的な書き込み動作を説明する模式的断面図である。
【図6】本実施形態に係る製造方法を説明する模式的断面図である。
【図7】本実施形態に係る製造方法を説明する模式的断面図である。
【図8】本実施形態に係る製造方法を説明する模式的断面図である。
【図9】本実施形態に係る製造方法を説明する模式的断面図である。
【図10】第3の実施形態に係る記憶装置を例示する模式的断面図である。
【図11】本実施形態に係る製造方法を説明する模式的断面図である。
【図12】本実施形態に係る製造方法を説明する模式的断面図である。
【図13】第5の実施形態に係る記憶装置を例示する模式的断面図である。
【図14】記憶領域及び導通領域の層構造を例示する模式的断面図である。
【図15】記憶装置及びその周辺回路を例示するブロック図である。
【図16】具体的な書き込み動作を説明する模式的断面図である。
【発明を実施するための形態】
【0009】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0010】
(第1の実施形態)
図1は、第1の実施形態に係る記憶装置の構成を例示する模式的断面図である。
図2は、第1の実施形態に係る記憶装置を例示する模式的平面図である。
図3は、図2に示す部分の模式的拡大断面図である。
図4は、記憶装置の回路構成を例示する図である。
【0011】
図1(a)は、図2に示すA−A線断面を示している。図3(a)は、図2に示すB−B線断面を示している。図3(b)は、図2に示すC−C断面を示している。図3(c)は、図2に示すD−D線断面を示している。本実施形態に係る記憶装置110は、第1信号線BL(1)と、第2信号線BL(2)と、トランジスタTrと、記憶領域10と、導通領域20と、を備える。
第1信号線BL(1)及び第2信号線BL(2)は、例えばビット線である。
トランジスタTrは、第1信号線BL(1)と、第2信号線BL(2)と、のあいだを流れる第1方向の電流、及び第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。トランジスタTrは、例えばMISFET(Metal Insulator Semiconductor Field effect transistor)である。
実施形態では、第2信号線BL(2)からトランジスタTrを介して第1信号線BL(1)に向かう電流の方向d1を第1方向、その反対の方向d2を第2方向ということにする。
【0012】
図2では、記憶装置110の平面レイアウトを模式的に表している。
図2に表したように、記憶装置110には、複数本の第1信号線BL(1)及び複数本の第2信号線BL(2)が、例えば等間隔で交互に配置されている。
ここで、実施形態では、第1信号線BL(1)及び第2信号線BL(2)の延出する方向をX軸方向(行方向)とする。また、X軸方向に直交する方向をY軸方向(列方向)とする。
複数本の第1信号線BL(1)及び複数本の第2信号線BL(2)のうち、隣り合う一対の第1信号線BL(1)及び第2信号線BL(2)を組として、各組で独立した信号を取り扱う。
【0013】
トランジスタTrは、一対の第1信号線BL(1)及び第2信号線BL(2)のあいだに設けられている。この一対の第1信号線BL(1)及び第2信号線BL(2)のあいだには、複数のトランジスタTrが並列に配置される。
複数のトランジスタTrは、X軸方向及びY軸方向にそれぞれ第1ピッチP1で設けられている。
【0014】
複数本の第1信号線BL(1)は、トランジスタTr及び複数本の第2信号線BL(2)は、Y軸方向に第2ピッチP2で交互に配置される。すなわち、複数本の第1信号線BL(1)及び複数本の第2信号線BL(2)は、1本ずつ交互にY軸方向に沿って第2ピッチP2で配置される。第2ピッチP2は、第1ピッチP1の半分である。
【0015】
第1信号線BL(1)及び第2信号線BL(2)と直交する方向(Y軸方向)には、複数の制御線WLが配置される。制御線WLは、例えばワード線である。
複数本の制御線WLは、X軸方向に第1ピッチP1で配置される。
この制御線WLをゲート電極として、第1信号線BL(1)及び第2信号線BL(2)と、制御線WLと、の交差位置にトランジスタTrが設けられる。
この複数のトランジスタTrのそれぞれについて、記憶領域10及び導通領域20が形成される。複数の記憶領域10及び複数の導通領域20は、それぞれ第1ピッチP1でX軸方向及びY軸方向に配置される。また、複数の記憶領域10と、複数の導通領域20と、は、X軸方向及びY軸方向に互いに半ピッチ(第1ピッチP1の半分)ずれて配置される。
【0016】
図1(a)は、このような複数のトランジスタTrのうちの一つを中心とした断面を表している。本実施形態に係る記憶装置110では、この一つのトランジスタTrを中心とした構成を一つの単位とする。そして、第1信号線BL(1)及び第2信号線BL(2)の方向と、制御線WLの方向と、に沿って、複数の単位がマトリクス状に配置されている。記憶装置110におけるこの単位の構成は同じであるため、以下の説明では、一つの単位を中心とした説明を行う。
【0017】
図4(a)の回路図及び図4(b)のブロック図に表したように、第1信号線BL(1)と、トランジスタTrの一方端と、のあいだには、記憶領域10が接続されている。また、第2信号線BL(2)と、トランジスタTrの他方端と、のあいだには、導通領域20が接続されている。ここで、トランジスタTrの一方端は、トランジスタTrのソースまたはドレインである。本実施形態では、トランジスタTrの一方端をソースとする。また、トランジスタTrの他方端は、トランジスタTrのドレインまたはソースである。本実施形態では、トランジスタTrの他方端をドレインとする。
【0018】
すなわち、トランジスタTrのソース側は、記憶領域10を介して第1信号線BL(1)と接続され、ドレイン側は、導通領域20を介して第2信号線BL(2)と接続される。これにより、トランジスタTrの制御線WLが選択されると、一対の第1信号線BL(1)及び第2信号線BL(2)のあいだにおいて、記憶領域10及び導通領域20が直列に接続されることになる。
【0019】
図1(a)に表したように、記憶領域10は、第1の平行閾値以上の電流が方向d1に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が方向d2に流れると磁化の向きが反平行になる第1磁気トンネル接合素子MTJ(1)を有している。
【0020】
また、導通領域20は、第2磁気トンネル接合素子MTJ(2)を有している。第2磁気トンネル接合素子MTJ(2)は、第1の平行閾値以上の電流及び第1反平行閾値以上の電流のいずれが流れても磁化の向きが維持される。
【0021】
なお、第2磁気トンネル接合素子MTJ(2)は、第1の平行閾値よりも大きな第2の平行閾値以上の電流が第2方向d2に流れると磁化の向きが平行になり、第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が第1方向d1に流れると磁化の向きが反平行になる。
ここで、平行閾値及び反平行閾値は、磁気トンネル接合素子の磁化の向きが反転する電流の閾値であり、本実施形態ではこの電流値のことを「磁化反転の閾値」ともいう。
【0022】
図1(b)は、第1磁気トンネル接合素子MTJ(1)の構造を例示する模式的断面図、図1(c)は、第2磁気トンネル接合素子MTJ(2)の構造を例示する模式的断面図である。
第1磁気トンネル接合素子MTJ(1)は、第1下部強磁性体層である第1磁化自由層101(1)、第1トンネル障壁層102(1)及び第1上部強磁性体層である第1磁化固定層103(1)の順に積層された第1積層体ST1を有する。ここで、これらの層の積層方向を「Z軸方向」ということにする。また、Z軸方向において、第1磁化自由層101(1)から第1磁化固定層103(1)へ向かう方向を「上(上側)」、その反対方向を「下(下側)」ともいう。Z軸方向は、X軸方向及びY軸方向と直交する方向である。
また、第1磁気トンネル接合素子MTJ(1)には、第1磁化自由層101(1)の下側に第1下部層104(1)が設けられ、第1磁化固定層103(1)の上側に第1上部導電層105(1)が設けられている。
【0023】
第1磁化固定層103(1)は反強磁性層または強磁性層を含み、磁化の方向(スピンの方向)が反転しにくいように設けられている。一方、第1磁化自由層101(1)は強磁性層を含み、磁化の方向が反転しやすいように設けられている。
【0024】
第1磁気トンネル接合素子MTJ(1)では、第1磁化固定層103(1)の磁化の方向に対する第1磁化自由層101(1)の磁化の方向が、平行か、反平行か、によって、第1トンネル障壁層102(1)を通過するトンネル電流の抵抗値に変化が発生する。
したがって、第1磁気トンネル接合素子MTJ(1)では、記憶したい情報に応じて第1磁化自由層101(1)の磁化の方向を制御し、トンネル電流量によって抵抗値の変化を読み取り、記憶した情報を読み出すことができる。
【0025】
ここで、磁化固定層(例えば、第1磁化固定層103(1))の磁化の方向に対して、磁化自由層(例えば、第1磁化自由層101(1))の磁化の方向が平行になっている状態を、パラレル状態(以下、「P状態」)、反平行になっている状態を、アンチパラレル状態(以下、「AP状態」)ということにする。
【0026】
第1磁気トンネル接合素子MTJ(1)では、第1磁化自由層101(1)と、第1磁化固定層103(1)と、のあいだに、第1の平行閾値以上の電流、または第1の反平行閾値以上の電流が流れると、第1磁化自由層101(1)の磁化の方向が反転する。
具体的には、第1磁化自由層101(1)から第1磁化固定層103(1)に向けて第1の平行閾値以上の電流(i1P)が流れると、第1磁化自由層101(1)の磁化の向きがP状態になる。すなわち、第1磁気トンネル接合素子MTJ(1)は、方向d1の電流(i1P)によってP状態になる。
一方、第1磁化固定層103(1)から第1磁化自由層101(1)に向けて第1の反平行閾値以上の電流(i1A)が流れると、第1磁化自由層101(1)の磁化の向きがAP状態になる。すなわち、第1磁気トンネル接合素子MTJ(1)は、方向d2の電流(i1A)によってAP状態になる。
ここで、電流i1Aは、電流i1Pよりも大きい。例えば、電流i1Aは、電流i1Pの1.2倍程度である。
【0027】
第2磁気トンネル接合素子MTJ(2)は、第1磁気トンネル接合素子MTJ(1)と同様な構造を有する。すなわち、第2下部強磁性体層である第2磁化自由層101(2)は第1磁化自由層101(1)と対応し、第2トンネル障壁層102(2)は第1トンネル障壁層102(1)と対応し、第2上部強磁性体層である第2磁化固定層103(2)は第1磁化固定層103(1)と対応する。また、第2下部層104(2)は第1下部層104(1)と対応し、第2上部導電層105(2)は第1上部導電層105(1)と対応する。
【0028】
第2磁気トンネル接合素子MTJ(2)では、第2磁化自由層101(2)と、第2磁化固定層103(2)と、のあいだに、第1の平行閾値よりも大きな第2の平行閾値以上の電流、または第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が流れると、第2磁化自由層101(2)の磁化の方向が反転する。
しかし、第2磁気トンネル接合素子MTJ(2)では、第1磁気トンネル接合素子MTJ(1)の磁化の向きが反転する電流(i1P及びi1A)が流れても、磁化の向きは反転せず、維持される。
本実施形態では、第2磁気トンネル接合素子MTJ(2)の磁化の向きはP状態に維持されている。したがって、第2磁気トンネル接合素子MTJ(2)は低抵抗状態になっており、導通領域20としての機能を果たすようになる。
【0029】
本実施形態に係る記憶装置110では、上記の電流i1P及びi1Aによって、第1磁気トンネル接合素子MTJ(1)のA状態及びAP状態を制御し、記憶領域10に情報を記憶する。すなわち、本実施形態に係る記憶装置110では、第1磁気トンネル接合素子MTJ(1)のA状態及びAP状態によって、2値の情報を記憶することができる。
記憶領域10に情報を記録する場合、記憶領域10から情報を読み出す場合、いずれについても第2磁気トンネル接合素子MTJ(2)はP状態、すなわち低抵抗状態に維持されており、磁気トンネル接合素子の層構造を有していても導通領域20として機能することになる。
【0030】
ここで、本実施形態に係る記憶装置110の各部の配置例について説明する。
図1(a)に表したように、トランジスタTrは、例えばシリコンによる半導体基板50に形成される。半導体基板50には、トランジスタTrのソース領域61及びドレイン領域62が所定の間隔で形成されている。半導体基板50の主面50a上において、ソース領域61及びドレイン領域62のあいだには、ゲート絶縁膜63を介して制御線WLが設けられている。制御線WLをゲート電極として、トランジスタTrのON/OFFが制御される。
【0031】
半導体基板50の主面50a上には、制御線WLを覆う絶縁膜81が設けられている。トランジスタTrのソース領域61の上方には、絶縁膜81を貫通する第1ビア31が設けられる。第1ビア31はソース領域61と導通する。一方、トランジスタTrのドレイン領域62の上方には、絶縁膜81を貫通する第2ビア32が設けられる。第2ビア32はドレイン領域62と導通する。
【0032】
第1ビア31の上には、第1下部金属41(1)が設けられ、その上に第1磁気トンネル接合素子MTJ(1)が設けられる。また、第2ビア32の上には、第2下部金属41(2)が設けられ、その上に第2磁気トンネル接合素子MTJ(2)が設けられる。
第1磁気トンネル接合素子MTJ(1)の上には、第1上部金属42(1)が設けられ、その上に第1信号線BL(1)が設けられる。また、第2磁気トンネル接合素子MTJ(2)の上には、第2上部金属42(2)が設けられ、その上に第2信号線BL(2)が設けられる。
第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の周辺には、絶縁膜82が設けられる。第1信号線BL(1)及び第2信号線BL(2)は、この絶縁膜82の上側に露出する。
【0033】
ここで、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値を変えるには、第1積層体ST1及び第2積層体ST2を構成する層の材料を変える方法と、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積を変える方法と、がある。
【0034】
本実施形態では、一例として、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積を変えることにより、磁化反転の閾値を変える。磁化反転の閾値は、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積が大きいほど、大きくなる。
【0035】
本実施形態において、第1積層体ST1の第1磁化自由層101(1)と、第2積層体ST2の第2磁化自由層101(2)と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第1積層体ST1の第1トンネル障壁層102(1)と、第2積層体ST2の第2トンネル障壁層102(2)と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第1積層体ST1の第1磁化固定層103(1)と、第2積層体ST2の第2磁化固定層103(2)と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
このため、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形の面積を変えることで、第1磁化自由層101(1)及び第2磁化自由層101(2)の体積が変わり、磁化反転の閾値を変えることができる。
【0036】
図2に表したように、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)のZ軸方向にみた外形、すなわち、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形は、円形状になっている。本実施形態では、第1磁気トンネル接合素子MTJ(1)の直径D1よりも、第2磁気トンネル接合素子MTJ(2)の直径D2を大きくしている。これにより、第1磁化自由層101(1)の体積よりも、第2磁化自由層101(2)の体積のほうが大きくなって、第2磁気トンネル接合素子MTJ(2)に電流(i1P及びi1A)が流れても、磁化の向きは反転せず、維持される。
【0037】
一方、P状態における第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の抵抗値は、Z軸方向にみた外形の面積に反比例する。本実施形態では、Z軸方向にみた第2磁気トンネル接合素子MTJ(2)の面積を、第1磁気トンネル接合素子MTJ(1)に比べて大きくすることにより、P状態での低抵抗化を実現し、磁気トンネル接合素子であっても導通領域20の役目を果たすことができる。
【0038】
具体的な一例として、第1磁気トンネル接合素子MTJ(1)の直径D1に対して、第2磁気トンネル接合素子MTJ(2)の直径D2を約2.0倍にする。
これにより、第2磁気トンネル接合素子MTJ(2)のP状態での抵抗値は、第1磁気トンネル接合素子MTJ(1)のP状態での抵抗値に比べて約0.5倍になる。
【0039】
先に説明したように、本実施形態に係る記憶装置110では、第1積層体ST1及び第2積層体ST2の層構造が同じになっている。したがって、磁化自由層、トンネル障壁層及び磁化固定層をそれぞれ一様に積層した後、一回のエッチングによって直径D1及びD2の第1積層体ST1及び第2積層体ST2を形成することができる。
【0040】
なお、実施形態おいて、導通領域20については、必ずしも第2磁気トンネル接合素子MTJ(2)を備える構成でなくてもよい。また、導通領域20については、必ずしも強磁性体を含む構成でなくてもよい。すなわち、導通領域20は、単に導通部材によって構成されていてもよい。
【0041】
図2に表したように、複数の記憶領域10及び複数の導通領域20がX軸方向及びY軸方向に均等なピッチでレイアウトされることで、複数の記憶領域10及び複数の導通領域20を形成する際に露光工程を少なくすることができる。すなわち、不均等なピッチでレイアウトされている場合には、フォトリソグラフィのバランスが整いにくいため、記憶領域10及び導通領域20をそれぞれ別個の露光工程によって形成する必要がある。一方、均等なピッチでレイアウトされていると、フォトリソグラフィのバランスが整い、記憶領域10及び導通領域20を同じ露光工程で形成することができる。これにより、露光工程を少なくすることができる。
また、導通領域20として単に導通部材によって構成される場合には、Z軸方向にみた記憶領域10の外形と、導通領域20の外形と、を等しくすることができ、さらにフォトリソグラフィのバランスが整い、精度の高い製品を製造することが可能になる。
【0042】
次に、本実施形態に係る記憶装置110の動作について説明する。
図4(b)に表したように、記憶装置110の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。信号発生装置90は、第1信号線BL(1)及び第2信号線BL(2)のあいだに、書き込み電圧または読み出し電圧が印加される。
また、センスアンプ91の一方には、例えば第1信号線BL(1)の電圧が入力され、他方には、参照電圧refが入力される。このセンスアンプ91による比較結果が、記憶した情報の読み出し値になる。
【0043】
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、電流i1P及びi1Aのいずれかを流すための電圧を印加する。
情報の書き込みを行うに先立ち、第2磁気トンネル接合素子MTJ(2)はP状態、すなわち低抵抗状態になっている。
【0044】
図5は、具体的な書き込み動作を説明する模式的断面図である。
図5(a)は、トランジスタTrの制御線WLを選択し、第2信号線BL(2)から第1信号線BL(1)に電流i1Pを流した際の動作を例示している。
第1磁気トンネル接合素子MTJ(1)には、第1磁化自由層101(1)から第1磁化固定層103(1)に向けて電流i1Pが流れる。電流i1Pは、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値(第1の平行閾値)以上の電流値である。したがって、第1磁気トンネル接合素子MTJ(1)は、電流i1Pが流れることでP状態になる。
【0045】
一方、第2磁気トンネル接合素子MTJ(2)には、第2磁化固定層103(2)から第2磁化自由層101(2)に向けて電流i1Pが流れる。電流i1Pは、第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値よりも小さい電流値である。したがって、第2磁気トンネル接合素子MTJ(2)に電流i1Pが流れても、磁化の反転が行われず、P状態が維持されることになる。
【0046】
本実施形態では、AP状態をビットの”1”、P状態をビットの”0”とする。したがって、図5(a)に例示した動作では、”0”が記憶されることになる。
【0047】
図5(b)は、トランジスタTrの制御線WLを選択し、第1信号線BL(1)から第2信号線BL(2)に電流i1Aを流した際の動作を例示している。
第1磁気トンネル接合素子MTJ(1)には、第1磁化固定層103(1)から第1磁化自由層101(1)に向けて電流i1Aが流れる。電流i1Aは、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値(第1の反平行閾値)以上の電流値である。したがって、第1磁気トンネル接合素子MTJ(1)は、電流i1Aが流れることでAP状態になる。
【0048】
一方、第2磁気トンネル接合素子MTJ(2)には、第2磁化自由層101(2)から第2磁化固定層103(2)に向けて電流i1Aが流れる。電流i1Aは、第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値よりも小さい電流値である。したがって、第2磁気トンネル接合素子MTJ(2)に電流i1Aが流れても、磁化の反転が行われず、P状態が維持されることになる。
したがって、図5(b)に例示した動作では、”1”が記憶されることになる。
【0049】
上記の書き込み動作のいずれにおいても、第2磁気トンネル接合素子MTJ(2)はP状態が維持され、低抵抗状態のままである。これにより、いずれの電流i1P及びi1Aを流す書き込み動作を行う場合でも、第2磁気トンネル接合素子MTJ(2)は導通領域20の電流経路としての役目を果たす。
【0050】
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、読み出し電圧を印加する。読み出し電圧は、書き込みの際の電流i1P及びi1Aを流すための電圧よりも小さい。
【0051】
図4(b)に表したように、第1磁気トンネル接合素子MTJ(1)では、AP状態及びP状態によって抵抗値が変化する。一方、第2磁気トンネル接合素子MTJ(2)はP状態、すなわち低抵抗状態に維持されている。したがって、読み出し電圧を印加した際に、第2磁気トンネル接合素子MTJ(2)は導通領域20の電流経路としての役目を果たす。これにより、第1信号線BL(1)と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。
【0052】
ここで、第1磁気トンネル接合素子MTJ(1)のP状態及びAP状態による抵抗値の一例を示す。
第1磁気トンネル接合素子MTJ(1)がAP状態の場合、抵抗値は例えば7キロオーム(kΩ)である。第1磁気トンネル接合素子MTJ(1)のMR比(磁気抵抗変化率)を例えば200パーセント(%)とした場合、第1磁気トンネル接合素子MTJ(1)のP状態(”0”)及びAP状態(”1”)による合計の抵抗値は次のようになる。
”0”の場合、合計の抵抗値は、10kΩ(寄生抵抗)になる。
”1”の場合、合計の抵抗値は、24kΩになる。
【0053】
センスアンプ91の出力は、上記の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。
【0054】
このように、記憶装置110は、第1磁気トンネル接合素子MTJ(1)のP状態及びAP状態での抵抗値の変化によって情報の記録及び読み出しを行うことができる。また、書き込み動作及び読み出し動作のいずれにおいても、第2磁気トンネル接合素子MTJ(2)は導通領域20としての役目を果たす。本実施形態では、第1積層体ST1及び第2積層体ST2を同じ層構造にしているため、トランジスタTrと第2信号線BL(2)とのあいだに別途導通部(ビア等)を設ける必要がなく、製造工程を簡素化することができる。
【0055】
(第2の実施形態)
次に、第2の実施形態として、記憶装置110の製造方法について説明する。
図6〜図9は、本実施形態に係る製造方法を説明する模式的断面図である。
先ず、図6(a)に表したように、半導体基板50に例えばCMOS(Complementary Metal Oxide Semiconductor)プロセスを利用してトランジスタTrを形成する。これにより、半導体基板50の主面50a側には、ソース領域61及びドレイン領域62が形成され、これらのあいだにゲート絶縁膜63を介して制御線WLが形成される。
【0056】
次に、トランジスタTrの上に絶縁膜81を形成し、ソース領域61及びドレイン領域62の上に、絶縁膜81を貫通する第1ビア31及び第2ビア32を形成する。第1ビア31及び第2ビア32を形成するには、先ず、絶縁膜81に貫通孔を形成し、貫通孔の内壁にバリアメタルを形成した後、例えばCVD(Chemical Vapor Deposition)によってタングステン(W)を埋め込む。その後、CMP(Chemical Mechanical Polishing)によって、表面の平坦化を施す。
【0057】
次に、図6(b)に表したように、平坦化した絶縁膜81の上に、下地金属層41を形成する。下地金属層41には、例えばタンタル(Ta)が用いられる。下地金属層41の表面粗さは、例えば0.2ナノメートル(nm)以下である。
【0058】
次に、図7(a)に表したように、下地金属層41の上に、磁化自由層101、トンネル障壁層102及び磁化固定層103を順に積層した積層膜SLを形成する。また、積層膜SLの上に、上部導電層材料105を形成する。なお、積層膜SL及び上部導電層材料105は、連続成膜してもよい。
磁化自由層101には、例えばCoFeBが用いられる。トンネル障壁層102には、例えばMgOが用いられる。磁化固定層103には、例えばCoFeBが用いられる。
【0059】
また、上部導電層材料105としては、例えば、SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3が適している。上部導電層材料105は、これらの材料のいずれか1つを用いた単層膜にしても、少なくとも2つを用いた積層膜にしてもよい。
【0060】
次に、上部導電層材料105の上にレジストを塗布し、フォトリソグラフィによってレジストパターンR1及びR2を形成する。そして、このレジストパターンR1及びR2をマスクとして、上部導電層材料105をエッチングする。エッチング方法としては、例えば、RIE(Reactive Ion Etching)、IBE(Ion Beam Etching)及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第1上部導電層105(1)及び第2上部導電層105(2)となる。
【0061】
第1上部導電層105(1)及び第2上部導電層105(2)は、その後のエッチングにおいてハードマスクとして利用される。したがって、第1上部導電層105(1)及び第2上部導電層105(2)のZ軸方向にみた外形は、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の外形に対応している。この第1上部導電層105(1)及び第2上部導電層105(2)の外形によって、第1磁気トンネル接合素子MTJ(1)及び第2磁気トンネル接合素子MTJ(2)の大きさを設定することができる。本実施形態では、例えば、第1上部導電層105(1)及び第2上部導電層105(2)のZ軸方向にみた外形をそれぞれ円形状にして、第1上部導電層105(1)の直径に対して、第2上部導電層105(2)の直径を約2.0倍にする。
【0062】
その後、第1上部導電層105(1)及び第2上部導電層105(2)をハードマスク層として利用し、積層膜SLをエッチングする。エッチング方法としては、例えば、RIE、高温RIE(例えば、150℃〜300℃)及びIBEのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図7(b)に表したように、積層膜SLの残った一部である第1積層体ST1及び積層膜SLの残った他部である第2積層体ST2が形成される。すなわち、第1上部導電層105(1)の下側に、第1磁化自由層101(1)、第1トンネル障壁層102(1)及び第1磁化固定層103(1)による第1積層体ST1が形成され、第2上部導電層105(2)の下側に、第2磁化自由層101(2)、第2トンネル障壁層102(2)及び第2磁化固定層103(2)による第2積層体ST2が形成される。第1積層体ST1のZ軸方向に見た面積は、第2積層体ST2のZ軸方向に見た面積よりも小さくなる。
【0063】
第1積層体ST1及び第2積層体ST2を形成した後は、これらを保護膜83で覆う。
保護膜83としては、例えばSixNy、Al2O3、AlxOy(酸素リッチ:x=2未満、y=3)、SiO2、SiAlxOy、TiO2、ZrO2のうちいずれか、またはこれらのうち少なくとも2つの組み合わせを用いる。成膜方法としては、例えば、スパッタ法(斜め入射堆積を含む)、CVD、ALD(Atomic Layer Deposition)を用いる。本実施形態では、保護膜83の一例として、SiNをスパッタ法(斜め入射堆積を含む)により、30nmの膜厚で形成する。
【0064】
次に、図8(a)に表したように、層間絶縁膜84を堆積させ、第1積層体ST1及び第2積層体ST2のあいだに埋め込む。層間絶縁膜84には、例えば、SiO2、SiOF、SiOCが用いられる。そして、CMPによって層間絶縁膜84を平坦化する。また、平坦化した後、層間絶縁膜84をエッチバックして、第1上部導電層105(1)及び第2上部導電層105(2)の上側の一部を露出させる。
【0065】
次に、図8(b)に表したように、露出した第1上部導電層105(1)及び第2上部導電層105(2)の上に、上部金属材料42を堆積させ、第1上部導電層105(1)及び第2上部導電層105(2)とコンタクトをとる。上部金属材料42には、例えば、Ti、Ta、TiN、W、TaNが用いられる。
【0066】
次に、フォトリソグラフィ及びエッチングによって、上部金属材料42、層間絶縁膜84及び下地金属層41の一部を除去する。これにより、図9(a)に表したように、Z軸方向からみて第1積層体ST1及び第2積層体ST2を含む部分以外の上部金属材料42、層間絶縁膜84及び下地金属層41が除去される。その後、保護膜85を堆積させる。保護膜85の材料は、保護膜83と同様である。
【0067】
次に、図9(b)に表したように、保護膜85の上に絶縁膜82を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅(Cu)による第1信号線BL(1)及び第2信号線BL(2)を形成する。これにより、第1信号線BL(1)と第1ビア31とのあいだに、第1磁気トンネル接合素子MTJ(1)を有する記憶領域10が形成され、第2信号線BL(2)と第2ビア32とのあいだに、第2磁気トンネル接合素子MTJ(2)を有する導通領域20が形成される。
このような工程によって、記憶装置110が完成する。
【0068】
上記の製造方法では、図7(a)〜(b)に表した工程のように、磁化自由層101、トンネル障壁層102及び磁化固定層103をこの順にそれぞれ一様に成膜したのち、エッチングによって異なる大きさの第1積層体ST1及び第2積層体ST2を一括して形成している。したがって、第1積層体ST1を形成した後、別工程で第2ビア32の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第1上部導電層105(1)及び第2上部導電層105(2)の大きさによって、簡単かつ正確に第1積層体ST1及び第2積層体ST2の大きさを設定することができ、体積の異なる第1磁化自由層101(1)及び第2磁化自由層101(2)を容易に製造することが可能になる。
【0069】
また、記憶装置110においては、図2に表したように、複数の記憶領域10(図2では、第1磁気トンネル接合素子MTJ(1)が示される領域)と、複数の導通領域20(図2では、第2磁気トンネル接合素子MTJ(2)が示される領域)と、を備えている。
複数の記憶領域10は、X軸方向(行方向)及びY軸方向(列方向)にそれぞれ同一のピッチ(第1ピッチP1)で配置される。
また、複数の導通領域20は、X軸方向(行方向)及びY軸方向(列方向)にそれぞれ同一のピッチ(記憶領域10のピッチと同じ第1ピッチP1)で配置される。
そして、複数の記憶領域10と、複数の導通領域20と、は、X軸方向及びY軸方向に互いに半ピッチずれて配置される。
【0070】
このようなレイアウトによって、記憶領域10及び導通領域20を形成する際に用いるフォトリソグラフィのバランスが整うことになる。したがって、記憶領域10及び導通領域20の互いの大きさが異なっていても、製造ばらつきが抑制され、安定した製品が提供される。
【0071】
(第3の実施形態)
図10は、第3の実施形態に係る記憶装置を例示する模式的断面図である。
図10(a)は、トランジスタTrのうちの一つを中心とした断面を表している。
図10(b)は、第1磁気トンネル接合素子MTJ(1)の構造を例示する模式的断面図、図10(c)は、導通領域の構造を例示する模式的断面図である。
【0072】
図10に表したように、本実施形態に係る記憶装置120においては、図1に表した記憶装置110に比べて導通領域21の層構造が相違する。
すなわち、記憶装置120の導通領域21は、記憶領域10の第1磁気トンネル接合素子MTJ(1)の一部の層構造と同じになっている。
具体的には、記憶装置120における導通領域21は、第1磁気トンネル接合素子MTJ(1)の積層体ST1の一部と同じである第2磁化自由層101(2)及び第2磁化固定層103(2)を備える。つまり、導通領域21の積層体ST21には、導通領域20の第2積層体ST2に含まれる第2トンネル障壁層102(2)が設けられていない。
【0073】
このような記憶装置120では、第1磁気トンネル接合素子MTJ(1)の積層体ST1と同じ層については同じ製造工程で形成することができ、製造工程の簡素化を図ることができる。一方、導通領域21には導通領域20の第2積層体ST2に含まれている第2トンネル障壁層102(2)が設けられていない。したがって、導通領域20に比べて導通領域21の低抵抗化を達成することができる。
【0074】
なお、図10に表した記憶装置120では、Z軸方向からみて、第1積層体ST1の外形の大きさと、積層体ST21の外形の大きさと、が異なっているが、同じ外形(同じ面積)であってもよい。つまり、積層体ST21にはトンネル障壁層が設けられていないため、第1積層体ST1と同じ外形であっても十分に低抵抗化されている。これにより、導通領域20として機能を十分に発揮することができる。
【0075】
(第4の実施形態)
次に、第4の実施形態として、記憶装置120の製造方法について説明する。
図11〜図12は、本実施形態に係る製造方法を説明する模式的断面図である。
ここで、図11(a)に表した半導体基板50へのトランジスタTrの形成、ゲート絶縁膜63を介した制御線WLの形成、絶縁膜81の形成、第1ビア31及び第2ビア32の形成、下地金属層41の形成までは、図6(a)〜(b)に表した工程と同様である。
【0076】
次に、下地金属層41の上に、磁化自由層101Aを形成する。続いて、磁化自由層101Aの上にレジストを塗布し、フォトリソグラフィによって磁化自由層101Aの上の第2ビア32の上にレジストパターンRを形成する。
【0077】
次に、図11(b)に表したように、磁化自由層101A及びレジストパターンRの上にトンネル障壁層102Aを形成する。そして、レジストパターンRを除去することで、トンネル障壁層102Aの一部をリフトオフする。これにより、図12(a)に表したように、第2ビア32の上のトンネル障壁層102Aが除去され、その部分に開口が形成される。
【0078】
次に、図12(b)に表したように、開口が形成されたトンネル障壁層102Aの上に、磁化固定層103A及び上部導電層材料105Aを順に積層して、積層膜SLを形成する。その後は、図7(b)〜図9(b)に表した工程と同様に、積層膜SLをエッチングして、第1積層体ST1及び積層体ST21を形成し、記憶領域10及び導通領域21を形成する。
このような工程によって、記憶装置120が完成する。
【0079】
上記の製造方法により、積層膜SLの一度のエッチングによって、第1積層体ST1及び積層体ST21を一括して形成することができる。したがって、第1積層体ST1を形成した後、別工程で第2ビア32の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。
【0080】
(第5の実施形態)
図13は、第5の実施形態に係る記憶装置を例示する模式的断面図である。
図14は、記憶領域及び導通領域の層構造を例示する模式的断面図である。
図13に表したように、本実施形態に係る記憶装置130は、記憶領域10に、第1磁気トンネル接合素子MTJ(1)と、第3磁気トンネル接合素子MTJ(3)と、が設けられ、導通領域20に、第2磁気トンネル接合素子MTJ(2)と、第4磁気トンネル接合素子MTJ(4)と、が設けられている。
【0081】
第3磁気トンネル接合素子MTJ(3)は、第1信号線BL(1)と、第1磁気トンネル接合素子MTJ(1)と、のあいだに設けられる。第3磁気トンネル接合素子MTJ(3)は、第1の平行閾値とは異なる第3の平行閾値以上の電流が第1方向d1に流れると磁化の向きが平行になり、第1の反平行閾値とは異なる第3の反平行閾値以上の電流が第2方向d2に流れると磁化の向きが反平行になる。第3の平行閾値は、第1の平行閾値よりも小さいまたは大きい。第3の反平行閾値は、第1の反平行閾値よりも小さいまたは大きい。本実施形態では、第3の平行閾値が、第1の平行閾値よりも小さく、第3の反平行閾値が、第1の反平行閾値よりも小さい場合を例とする。
【0082】
図14(a)に表したように、第3磁気トンネル接合素子MTJ(3)は、第1磁気トンネル接合素子MTJ(1)の上に積み重ねられている。
第3磁気トンネル接合素子MTJ(3)は、第3磁化自由層101(3)、第3トンネル障壁層102(3)及び第3磁化固定層103(3)の順に積層された第3積層体ST3を有する。また、第3磁化自由層101(3)の下側に第3下部層104(3)が設けられ、第3磁化固定層103(3)の上側に第3上部導電層105(3)が設けられている。
【0083】
この第3磁気トンネル接合素子MTJ(3)における第3積層体ST3の積層順と、第1磁気トンネル接合素子MTJ(1)における第1積層体ST1の積層順と、は互いに同じ順になっている。すなわち、第1積層体ST1は、下から上に向けて、第1磁化自由層101(1)、第1トンネル障壁層102(1)及び第1磁化固定層103(1)の順に積層され、第3積層体ST3も同様な順に積層される。
このように、第1積層体ST1及び第3積層体ST3を積み重ねた構造が、第1下部金属41(1)と、第1上部金属42(1)と、のあいだに設けられている。
【0084】
第1積層体ST1のZ軸方向にみた外形の大きさと、第3積層体ST3のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)の磁化反転の閾値を変えるには、第1積層体ST1及び第3積層体ST3を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、本実施形態では、第3磁気トンネル接合素子MTJ(3)の磁化反転の閾値が、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値よりも小さくなるように設定する。
【0085】
このような記憶領域10の構造において、例えば、第1信号線BL(1)から第2信号線BL(2)に流れる電流の方向に沿って、第1積層体ST1の積層順と、第3積層体ST3の積層順と、が互いに同じ順になる。したがって、電流の方向方向に対するA状態及びP状態の状態変化は、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(2)で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のP状態及びAP状態を制御する。
【0086】
第4磁気トンネル接合素子MTJ(4)は、第2信号線BL(2)と、第2磁気トンネル接合素子MTJ(2)と、のあいだに設けられる。第4磁気トンネル接合素子MTJ(4)は、第2の平行閾値とは異なる第4の平行閾値以上の電流が第2方向d2に流れると磁化の向きが平行になり、第2の反平行閾値とは異なる第4の反平行閾値以上の電流が第1方向d1に流れると磁化の向きが反平行になる。第4の平行閾値は、第2の平行閾値よりも小さいまたは大きい。第4の反平行閾値は、第2の反平行閾値よりも小さいまたは大きい。本実施形態では、第4の平行閾値が、第2の平行閾値よりも小さく、第4の反平行閾値が、第2の反平行閾値よりも小さい場合を例とする。
【0087】
図14(b)に表したように、第4磁気トンネル接合素子MTJ(4)は、第2磁気トンネル接合素子MTJ(2)の上に積み重ねられている。
第4磁気トンネル接合素子MTJ(4)は、第4磁化自由層101(4)、第4トンネル障壁層102(4)及び第4磁化固定層103(4)の順に積層された第4積層体ST4を有する。また、第4磁化自由層101(4)の下側に第4下部層104(4)が設けられ、第4磁化固定層103(4)の上側に第4上部導電層105(4)が設けられている。
【0088】
この第4磁気トンネル接合素子MTJ(4)における第4積層体ST4の積層順と、第2磁気トンネル接合素子MTJ(2)における第2積層体ST2の積層順と、は互いに同じ順になっている。すなわち、第2積層体ST2は、下から上に向けて、第2磁化自由層101(2)、第2トンネル障壁層102(2)及び第2磁化固定層103(2)の順に積層され、第4積層体ST4も同様な順に積層される。
このように、第2積層体ST2及び第4積層体ST4を積み重ねた構造が、第2下部金属41(2)と、第2上部金属42(2)と、のあいだに設けられている。
【0089】
第2積層体ST2のZ軸方向にみた外形の大きさと、第4積層体ST4のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)の磁化反転の閾値を変えるには、第2積層体ST2及び第4積層体ST4を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第4磁気トンネル接合素子MTJ(4)の磁化反転の閾値が、第2磁気トンネル接合素子MTJ(2)の磁化反転の閾値よりも小さくなるように設定する。
【0090】
このような導通領域20の構造では、第1磁気トンネル接合素子MTJ(1)の磁化反転の閾値及び第3磁気トンネル接合素子MTJ(3)の磁化反転の閾値が第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)に流れても、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)はいずれも磁化の向きは反転せず、P状態に維持される。
したがって、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は低抵抗状態になっており、導通領域20としての機能を果たすようになる。
【0091】
このように、記憶領域10に、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)を積層し、導通領域20に、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)を積層した構造を用いることで、記憶装置130では、2ビットの情報を記憶する構成を実現できる。
【0092】
なお、図13に表した記憶装置130では、記憶領域10及び導通領域20のいずれについても、磁気トンネル接合素子を積層した構成を適用しているが、記憶領域10及び導通領域20のいずれか一方のみに磁気トンネル接合素子を積層した構造を適用したものであってもよい。また、記憶領域10及び導通領域20のそれぞれにおいて、積層する磁気トンネル接合素子の数は、3つ以上あってもよい。
【0093】
次に、本実施形態に係る記憶装置130の動作について説明する。
図15は、記憶装置及びその周辺回路を例示するブロック図である。
図16は、具体的な書き込み動作を説明する模式的断面図である。
図16では、記憶装置130における第1磁気トンネル接合素子MTJ(1)〜第4磁気トンネル接合素子MTJ(4)、電流の方向及びA状態並びにAP状態を模式的に示している。
【0094】
図15に表したように、記憶装置130の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。トランジスタTrと第1信号線BL(1)とのあいだに設けられた記憶領域10には、トランジスタTr側に第1磁気トンネル接合素子MTJ(1)が設けられ、第1信号線BL(1)側に第3磁気トンネル接合素子MTJ(3)が設けられる。また、トランジスタTrと第2信号線BL(2)とのあいだに設けられた導通領域20には、トランジスタTr側に第2磁気トンネル接合素子MTJ(2)が設けられ、第2信号線BL(2)側に第4磁気トンネル接合素子MTJ(4)が設けられる。
【0095】
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、電流i1A、i1P、i3A及びi3Pのいずれかを流すための電圧を印加する。
【0096】
ここで、電流i3Aは、第3磁気トンネル接合素子MTJ(3)をAP状態にするための電流である。電流i3Aは、第3の反平行閾値以上、第1の反平行閾値未満の値である。
電流i3Pは、第3磁気トンネル接合素子MTJ(3)をP状態にするための電流である。電流i3Pは、第3の平行閾値以上、第1の平行閾値未満の値である。
なお、情報の書き込みを行うに先立ち、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)はP状態、すなわち低抵抗状態になっている。
また、電流i1A、i1P、i3A及びi3Pのいずれかを流しても、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)のいずれも磁化の反転は起きず、P状態のまま維持される。
【0097】
図16(a)は、電流i1Aを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第1信号線BL(1)から第2信号線BL(2)に電流i1Aを流した際の動作である。
第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)は、電流i1Aが流れることで、両方ともAP状態になる。
第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は電流i1Aが流れてもP状態が維持され、導通領域20として機能する。
【0098】
本実施形態では、AP状態をビットの”1”、P状態をビットの”0”とする。また、一例として、2ビットの情報を、第1磁気トンネル接合素子MTJ(1)、第3磁気トンネル接合素子MTJ(3)の順に、表すものとする。
したがって、図16(a)に例示した動作では、2ビットにおける”11”が記憶されることになる。
【0099】
図16(b)は、図16(a)に表した状態になった後、電流i3Pを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第2信号線BL(2)から第1信号線BL(1)に電流i3Pを流した際の動作である。
電流i3Pが流れると、第3磁気トンネル接合素子MTJ(3)のみがP状態になり、他の磁気トンネル接合素子MTJ(1)、MTJ(2)及びMTJ(4)の状態は反転せず、維持される。第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は導通領域20として機能する。
したがって、図16(b)に例示した動作では、2ビットにおける”10”が記憶されることになる。
【0100】
図16(c)は、電流i1Pを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第2信号線BL(2)から第1信号線BL(1)に電流i1Pを流した際の動作である。
第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)は、電流i1Pが流れることで、両方ともP状態になる。
第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は電流i1Pが流れてもP状態が維持され、導通領域20として機能する。
したがって、図16(c)に例示した動作では、2ビットにおける”00”が記憶されることになる。
【0101】
図16(d)は、図16(c)に表した状態になった後、電流i3Aを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第1信号線BL(1)から第2信号線BL(2)に電流i3Aを流した際の動作である。
電流i3Aが流れると、第3磁気トンネル接合素子MTJ(3)のみがAP状態になり、他の磁気トンネル接合素子MTJ(1)、MTJ(2)及びMTJ(4)の状態は反転せず、維持される。第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は導通領域20として機能する。
したがって、図16(d)に例示した動作では、2ビットにおける”01”が記憶されることになる。
【0102】
ここで、書き込み動作についてまとめる。
”00”を記憶する場合、電流i1Pを流す。
”01”を記憶する場合、電流i1Pを流したのち、電流i3Aを流す。
”10”を記憶する場合、電流i1Aを流したのち、電流i3Pを流す。
”11”を記憶する場合、電流i1Aを流す。
【0103】
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL(1)及び第2信号線BL(2)のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。
記憶装置130では、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のAP状態及びP状態の組み合わせによって合計の抵抗値が変化する。これにより、第1信号線BL(1)と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。
【0104】
ここで、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のAP状態及びP状態による抵抗値の一例を示す。
第1磁気トンネル接合素子MTJ(1)がAP状態の場合、抵抗値は例えば7キロオーム(kΩ)である。また、第3磁気トンネル接合素子MTJ(3)がAP状態の場合、抵抗値は例えば3kΩである。第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のMR比(磁気抵抗変化率)を例えば200パーセント(%)とした場合、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)のAP状態及びP状態の組み合わせによる合計の抵抗値は次のようになる。
”00”の場合、合計の抵抗値は、10kΩ(寄生抵抗)になる。
”10”の場合、合計の抵抗値は、16kΩになる。
”01”の場合、合計の抵抗値は、24kΩになる。
”11”の場合、合計の抵抗値は、30kΩになる。
【0105】
センスアンプ91の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。なお、本実施形態では、第1磁気トンネル接合素子MTJ(1)のAP状態での抵抗値と、第3磁気トンネル接合素子MTJ(3)のAP状態での抵抗値と、に差が設けられている。このため、”10”の場合と、”01”の場合と、で合計の抵抗値に違いが生じ、センスアンプ91の出力によってこれらを判別することが可能になる。
【0106】
このように、半導体記憶装置130は、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)によって多値化に対応することができる。また、書き込み動作及び読み出し動作のいずれにおいても、第2磁気トンネル接合素子MTJ(2)及び第4磁気トンネル接合素子MTJ(4)は導通領域20としての役目を果たす。本実施形態では、記憶領域10及び導通領域20を同じ層構造にしているため、トランジスタTrと第2信号線BL(2)とのあいだに別途導通部(ビア等)を設ける必要がなく、製造工程を簡素化することができる。
【0107】
以上説明したように、実施形態に係る記憶装置及びその製造方法によれば、磁気トンネル接合素子を用いて多値化に対応した構造を実現するにあたり、層構造及び製造工程の簡素化を達成することができる。
【0108】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)についてP状態をビット”0”、AP状態をビット”1”としたが、反対であってもよい。また、第1磁気トンネル接合素子MTJ(1)及び第3磁気トンネル接合素子MTJ(3)についてAP状態での抵抗値は一例であり、これに限定されるものではない。また、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【0109】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0110】
10…記憶領域、20,21…導通領域、31…第1ビア、32…第2ビア、41…下地金属層、41(1)…第1下部金属、41(2)…第2下部金属、42…上部金属材料、42(1)…第1上部金属、42(2)…第2上部金属、50…半導体基板、50a…主面、61…ソース領域、62…ドレイン領域、63…ゲート絶縁膜、81,82…絶縁膜、83…保護膜、84…層間絶縁膜、90…信号発生装置、91…センスアンプ、101…磁化自由層、102…トンネル障壁層、103…磁化固定層、104(1)…第1下部層、104(2)…第2下部層、105(1)…第1上部導電層、105(2)…第2上部導電層、110,120…記憶装置、BL(1)…第1信号線、BL(2)…第2信号線、MTJ(1)〜MTJ(4)…第1〜第4磁気トンネル接合素子、ST…積層体、ST1〜ST4…第1積層体〜第4積層体、Tr…トランジスタ、WL…制御線
【特許請求の範囲】
【請求項1】
第1信号線と、
第2信号線と、
前記第1信号線と、前記第2信号線と、のあいだを流れる第1方向の電流、及び前記第1方向とは反対の第2方向の電流の、それぞれの導通を制御するトランジスタと、
前記第1信号線と、前記トランジスタの一方端と、のあいだに接続され、第1の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する記憶領域と、
前記第2信号線と、前記トランジスタの他方端と、のあいだに接続された導通領域と、
を備えたことを特徴とする記憶装置。
【請求項2】
前記導通領域は、強磁性体を含み、前記第1の平行閾値以上の電流及び第1の反平行閾値以上の電流のいずれが流れても磁化の向きが維持される第2磁気トンネル接合素子を有することを特徴とする請求項1記載の記憶装置。
【請求項3】
前記第2磁気トンネル接合素子は、前記第1の平行閾値よりも大きな第2の平行閾値以上の電流が前記第2方向に流れると磁化の向きが平行になり、前記第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が前記第1方向に流れると磁化の向きが反平行になることを特徴とする請求項2記載の記憶装置。
【請求項4】
前記第1磁気トンネル接合素子は、第1下部強磁性体層、第1トンネル障壁層及び第1上部強磁性体層の順に積層された第1積層体を有し、
前記第2磁気トンネル接合素子は、第2下部強磁性体層、第2トンネル障壁層及び第2上部強磁性体層の順に積層された第2積層体を有することを特徴とする請求項2または3に記載の記憶装置。
【請求項5】
前記第1下部強磁性体層と、前記第2下部強磁性体層と、は、同一平面上に同一厚さで設けられ、
前記第1トンネル障壁層と、前記第2トンネル障壁層と、は、同一平面上に同一厚さで設けられ、
前記第1上部強磁性体層と、前記第2上部強磁性体層と、は、同一平面上に同一厚さで設けられたことを特徴とする請求項4記載の記憶装置。
【請求項6】
前記第1下部強磁性体層の体積は、前記第2下部強磁性体層の体積よりも小さいことを特徴とする請求項4または5に記載の記憶装置。
【請求項7】
前記導通領域は、前記第1磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有することを特徴とする請求項1記載の記憶装置。
【請求項8】
前記記憶領域は、
前記第1信号線と、前記第1磁気トンネル接合素子と、のあいだに設けられ、前記第1の平行閾値とは異なる第3の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、前記第1の反平行閾値とは異なる第3の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第3磁気トンネル接合素子を有することを特徴とする請求項1〜7のいずれか1つに記載の記憶装置。
【請求項9】
前記導通領域は、
前記第2信号線と、前記第2磁気トンネル接合素子と、のあいだに設けられ、前記第3磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有する積層体を有することを特徴とする請求項8記載の記憶装置。
【請求項10】
複数の前記記憶領域と、複数の前記導通領域と、を備え、
前記複数の記憶領域は、行方向及び列方向にそれぞれ同一のピッチで配置され、
前記複数の導通領域は、前記行方向及び前記列方向にそれぞれ同一の前記ピッチで配置され、
前記複数の記憶領域と、前記複数の導通領域と、は、前記行方向及び前記列方向に互いに半ピッチずれて配置されたことを特徴とする請求項1〜9のいずれか1つに記載の記憶装置。
【請求項11】
前記行方向及び前記列方向のそれぞれに第1ピッチで設けられた複数の前記トランジスタと、
前記行方向及び前記列方向のうち一方の方向に延出し、前記第1ピッチの半分の第2ピッチで1本ずつ交互に配置された複数本の前記第1信号線及び複数本の前記第2信号線と、
前記行方向及び前記列方向のうち他方の方向に延出し、前記第1ピッチで配置された複数本の制御線と、
を備え、
前記複数のトランジスタのそれぞれについて前記記憶領域及び前記導通領域が形成されたことを特徴とする請求項10記載の記憶装置。
【請求項12】
前記第1下部強磁性体層は磁化自由層であり、前記第1上部強磁性体層は磁化固定層であることを特徴とする請求項4または5に記載の記憶装置。
【請求項13】
半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、
前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、
前記第1ビア及び前記第2ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、
前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残して第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、
を備えたことを特徴とする記憶装置の製造方法。
【請求項14】
前記導通領域には、前記積層膜の前記他部による第2磁気トンネル接合素子が形成されることを特徴とする請求項13記載の記憶装置の製造方法。
【請求項15】
前記積層膜をエッチングする工程では、前記積層膜の積層方向に見て、前記第1磁気トンネル接合素子の面積を、前記第2磁気トンネル接合素子の面積よりも小さくすることを特徴とする請求項14記載の記憶装置の製造方法。
【請求項16】
前記半導体基板に複数の前記トランジスタを行方向及び列方向にそれぞれ同一のピッチで形成し、
前記複数のトランジスタのそれぞれについて前記第1磁気トンネル接合素子及び前記第2磁気トンネル接合素子を形成することを特徴とする請求項14または15に記載の記憶装置の製造方法。
【請求項17】
半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、
前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、
前記第1ビア及び前記第2ビアの上に下部強磁性体層を形成する工程と、
前記下部強磁性体層の上の、前記第2ビアの上を除く部分にトンネル障壁層を形成し、前記第2ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、
前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残した第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、
を備えたことを特徴とする記憶装置の製造方法。
【請求項18】
前記積層膜の積層方向に見て、前記第1磁気トンネル接合素子の面積を、前記積層体の面積と同じにすることを特徴とする請求項17記載の記憶装置の製造方法。
【請求項1】
第1信号線と、
第2信号線と、
前記第1信号線と、前記第2信号線と、のあいだを流れる第1方向の電流、及び前記第1方向とは反対の第2方向の電流の、それぞれの導通を制御するトランジスタと、
前記第1信号線と、前記トランジスタの一方端と、のあいだに接続され、第1の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する記憶領域と、
前記第2信号線と、前記トランジスタの他方端と、のあいだに接続された導通領域と、
を備えたことを特徴とする記憶装置。
【請求項2】
前記導通領域は、強磁性体を含み、前記第1の平行閾値以上の電流及び第1の反平行閾値以上の電流のいずれが流れても磁化の向きが維持される第2磁気トンネル接合素子を有することを特徴とする請求項1記載の記憶装置。
【請求項3】
前記第2磁気トンネル接合素子は、前記第1の平行閾値よりも大きな第2の平行閾値以上の電流が前記第2方向に流れると磁化の向きが平行になり、前記第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が前記第1方向に流れると磁化の向きが反平行になることを特徴とする請求項2記載の記憶装置。
【請求項4】
前記第1磁気トンネル接合素子は、第1下部強磁性体層、第1トンネル障壁層及び第1上部強磁性体層の順に積層された第1積層体を有し、
前記第2磁気トンネル接合素子は、第2下部強磁性体層、第2トンネル障壁層及び第2上部強磁性体層の順に積層された第2積層体を有することを特徴とする請求項2または3に記載の記憶装置。
【請求項5】
前記第1下部強磁性体層と、前記第2下部強磁性体層と、は、同一平面上に同一厚さで設けられ、
前記第1トンネル障壁層と、前記第2トンネル障壁層と、は、同一平面上に同一厚さで設けられ、
前記第1上部強磁性体層と、前記第2上部強磁性体層と、は、同一平面上に同一厚さで設けられたことを特徴とする請求項4記載の記憶装置。
【請求項6】
前記第1下部強磁性体層の体積は、前記第2下部強磁性体層の体積よりも小さいことを特徴とする請求項4または5に記載の記憶装置。
【請求項7】
前記導通領域は、前記第1磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有することを特徴とする請求項1記載の記憶装置。
【請求項8】
前記記憶領域は、
前記第1信号線と、前記第1磁気トンネル接合素子と、のあいだに設けられ、前記第1の平行閾値とは異なる第3の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、前記第1の反平行閾値とは異なる第3の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第3磁気トンネル接合素子を有することを特徴とする請求項1〜7のいずれか1つに記載の記憶装置。
【請求項9】
前記導通領域は、
前記第2信号線と、前記第2磁気トンネル接合素子と、のあいだに設けられ、前記第3磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有する積層体を有することを特徴とする請求項8記載の記憶装置。
【請求項10】
複数の前記記憶領域と、複数の前記導通領域と、を備え、
前記複数の記憶領域は、行方向及び列方向にそれぞれ同一のピッチで配置され、
前記複数の導通領域は、前記行方向及び前記列方向にそれぞれ同一の前記ピッチで配置され、
前記複数の記憶領域と、前記複数の導通領域と、は、前記行方向及び前記列方向に互いに半ピッチずれて配置されたことを特徴とする請求項1〜9のいずれか1つに記載の記憶装置。
【請求項11】
前記行方向及び前記列方向のそれぞれに第1ピッチで設けられた複数の前記トランジスタと、
前記行方向及び前記列方向のうち一方の方向に延出し、前記第1ピッチの半分の第2ピッチで1本ずつ交互に配置された複数本の前記第1信号線及び複数本の前記第2信号線と、
前記行方向及び前記列方向のうち他方の方向に延出し、前記第1ピッチで配置された複数本の制御線と、
を備え、
前記複数のトランジスタのそれぞれについて前記記憶領域及び前記導通領域が形成されたことを特徴とする請求項10記載の記憶装置。
【請求項12】
前記第1下部強磁性体層は磁化自由層であり、前記第1上部強磁性体層は磁化固定層であることを特徴とする請求項4または5に記載の記憶装置。
【請求項13】
半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、
前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、
前記第1ビア及び前記第2ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、
前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残して第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、
を備えたことを特徴とする記憶装置の製造方法。
【請求項14】
前記導通領域には、前記積層膜の前記他部による第2磁気トンネル接合素子が形成されることを特徴とする請求項13記載の記憶装置の製造方法。
【請求項15】
前記積層膜をエッチングする工程では、前記積層膜の積層方向に見て、前記第1磁気トンネル接合素子の面積を、前記第2磁気トンネル接合素子の面積よりも小さくすることを特徴とする請求項14記載の記憶装置の製造方法。
【請求項16】
前記半導体基板に複数の前記トランジスタを行方向及び列方向にそれぞれ同一のピッチで形成し、
前記複数のトランジスタのそれぞれについて前記第1磁気トンネル接合素子及び前記第2磁気トンネル接合素子を形成することを特徴とする請求項14または15に記載の記憶装置の製造方法。
【請求項17】
半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、
前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、
前記第1ビア及び前記第2ビアの上に下部強磁性体層を形成する工程と、
前記下部強磁性体層の上の、前記第2ビアの上を除く部分にトンネル障壁層を形成し、前記第2ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、
前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残した第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、
を備えたことを特徴とする記憶装置の製造方法。
【請求項18】
前記積層膜の積層方向に見て、前記第1磁気トンネル接合素子の面積を、前記積層体の面積と同じにすることを特徴とする請求項17記載の記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2013−58521(P2013−58521A)
【公開日】平成25年3月28日(2013.3.28)
【国際特許分類】
【出願番号】特願2011−194633(P2011−194633)
【出願日】平成23年9月7日(2011.9.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成25年3月28日(2013.3.28)
【国際特許分類】
【出願日】平成23年9月7日(2011.9.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]