遅延回路
【課題】電荷蓄積用キャパシタに蓄積された情報を破壊することなく読み出すことのできるスイッチト・キャパシタ型の遅延回路を提供する。
【解決手段】遅延セル１１〜１３は、書き込み信号Ｗが入力されたときに入力端子ＩＮへ入力される電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタＣ１に蓄積し、そのキャパシタＣ１の出力電圧で電流源のＮＭＯＳトランジスタＭ１の出力電流の大きさを制御し、読み出し信号Ｒが入力されたときにその出力電流を出力する。書き込み制御用のシフトレジスタ２は、遅延セル１１〜１３へ入力する書き込み信号Ｗ１〜Ｗ３を制御し、遅延セル１１〜１３への電流の取り込みタイミングを１個ずつ遅延させる。読み出し制御用のシフトレジスタ３は、遅延セル１１〜１３へ入力する読み出し信号Ｒ１〜Ｒ３を制御し、電流の取り込み終了後の遅延セル１１〜１３からの電流の出力タイミングを制御する。
【解決手段】遅延セル１１〜１３は、書き込み信号Ｗが入力されたときに入力端子ＩＮへ入力される電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタＣ１に蓄積し、そのキャパシタＣ１の出力電圧で電流源のＮＭＯＳトランジスタＭ１の出力電流の大きさを制御し、読み出し信号Ｒが入力されたときにその出力電流を出力する。書き込み制御用のシフトレジスタ２は、遅延セル１１〜１３へ入力する書き込み信号Ｗ１〜Ｗ３を制御し、遅延セル１１〜１３への電流の取り込みタイミングを１個ずつ遅延させる。読み出し制御用のシフトレジスタ３は、遅延セル１１〜１３へ入力する読み出し信号Ｒ１〜Ｒ３を制御し、電流の取り込み終了後の遅延セル１１〜１３からの電流の出力タイミングを制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路に関する。
【背景技術】
【０００２】
テレビ受像装置やビデオ信号処理装置などにおいては、Ｙ／Ｃ分離フィルタなどの映像処理に、映像信号を遅延させる遅延回路が用いられる。
【０００３】
このような用途に用いられる遅延回路の１つに、スイッチト・キャパシタを用いて構成される遅延回路がある（例えば、特許文献１参照。）。
【０００４】
スイッチト・キャパシタを用いて構成される遅延回路では、入力信号を、所定数の書き込み用スイッチ素子にて順にサンプリングして所定数の電荷蓄積用キャパシタにホールドさせ、このキャパシタのホールド電荷を所定数の読み出し用スイッチに順に読み出すことにより遅延出力信号が得られる。
【０００５】
このような従来のスイッチト・キャパシタを用いて構成される遅延回路では、電荷蓄積用キャパシタに蓄積された電荷が読み出し用スイッチの導通により移動する。すなわち、この電荷の移動により、電荷蓄積用キャパシタに保持された情報は破壊される。したがって、電荷蓄積用キャパシタに保持された情報の読み出しは１回しか行えない。
【０００６】
これに対して、フィルタなどの用途では、同じ遅れ時間の信号を繰り返し使用することが必要になる。しかし、従来のスイッチト・キャパシタを用いて構成される遅延回路では、電荷蓄積用キャパシタに蓄積された情報を繰り返し読み出すことができないため、この要求に応えることができなかった。
【特許文献１】特開平１０−１２６８０３号公報 （第３ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、電荷蓄積用キャパシタに蓄積された情報を破壊することなく読み出すことのできるスイッチト・キャパシタ型の遅延回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、書き込み信号が入力されたときに入力電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタに蓄積し、前記電荷を蓄積した前記キャパシタの出力電圧で電流源の出力電流の大きさを制御し、前記電流源の出力電流を読み出し信号が入力されたときに出力する複数個の遅延セルと、前記複数個の遅延セルへ入力する前記書き込み信号を制御し、前記複数個の遅延セルへの電流の取り込みタイミングを１個ずつ遅延させる書き込み制御手段と、前記複数個の遅延セルへ入力する前記読み出し信号を制御し、電流の取り込み終了後の前記複数個の遅延セルからの電流の出力タイミングを制御する読み出し制御手段と、を備えることを特徴とする遅延回路が提供される。
【発明の効果】
【０００９】
本発明によれば、電荷蓄積用キャパシタに蓄積された情報を破壊することなく読み出すことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１１】
図１は、実施例１に係る遅延回路の構成の例を示すブロック図である。本実施例の遅延回路は、クロックＣＫの１周期を単位として、入力信号を所望のクロック数の周期分遅延させて出力する回路である。そのために、クロックＣＫに同期して動作する遅延セルを所望の遅延時間に応じた個数使用する。本実施例では、遅延セルを３個使用する例を示すが、本発明における遅延セルの使用個数は３個に限られるものではない。
【００１２】
本実施例の遅延回路は、書き込み信号Ｗが入力されたときに入力端子ＩＮへ入力される電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタＣ１に蓄積し、そのキャパシタＣ１の出力電圧で電流源のＮＭＯＳトランジスタＭ１の出力電流の大きさを制御し、読み出し信号Ｒが入力されたときにその出力電流を出力する遅延セル１１〜１３と、遅延セル１１〜１３へ入力する書き込み信号Ｗ１〜Ｗ３を制御し、遅延セル１１〜１３への電流の取り込みタイミングを１個ずつ遅延させる書き込み制御用のシフトレジスタ２と、遅延セル１１〜１３へ入力する読み出し信号Ｒ１〜Ｒ３を制御し、電流の取り込み終了後の遅延セル１１〜１３からの電流の出力タイミングを制御する読み出し制御用のシフトレジスタ３と、を備える。
【００１３】
ここで、遅延セル１１〜１３へ入力する電流は、入力信号の電圧を電圧／電流変換器１００により電流に変換して与えるものとし、遅延セル１１〜１３から出力する電流は、電流／電圧変換器２００により電圧に変換して出力するものとする。
【００１４】
遅延セル１１〜１３のそれぞれは、入力端子ＩＮとキャパシタＣ１との間に接続され、書き込み信号Ｗ（Ｗ１〜Ｗ３）により入力電流のキャパシタＣ１への注入が制御される入力制御用スイッチＳ１と、キャパシタＣ１の出力電圧がゲート電極に印加されてドレイン電極から出力電流を出力するＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ１のドレイン電極と入力端子ＩＮとの間に接続され、書き込み信号Ｗ（Ｗ１〜Ｗ３）により出力電流のキャパシタＣ１への帰還が制御される帰還制御用スイッチＳ２と、ＮＭＯＳトランジスタＭ１のドレイン電極と出力端子ＯＵＴとの間に接続され、読み出し信号Ｒ（Ｒ１〜Ｒ３）により出力電流の外部への出力が制御される出力制御用スイッチＳ３とを有する。
【００１５】
この遅延セル１１〜１３のそれぞれは、次のように動作する。
【００１６】
書き込み信号Ｗにより入力制御用スイッチＳ１が導通すると、キャパシタＣ１への電流の注入が開始される。注入された電流によりキャパシタＣ１は充電され、電荷が蓄積される。電荷が蓄積されてキャパシタＣ１の出力電圧が上昇すると、その電圧がＮＭＯＳトランジスタＭ１のしきい値電圧を越えたあたりで、ＮＭＯＳトランジスタＭ１は飽和領域に入り、電流源として動作する。
【００１７】
ＮＭＯＳトランジスタＭ１が電流源として働き始めると、その電流は、書き込み信号Ｗにより導通状態となっている帰還制御用スイッチＳ２により、キャパシタＣ１へ帰還される。この帰還電流の大きさが入力電流の大きさと等しくなると、キャパシタＣ１への入力電流の注入は停止する。
【００１８】
書き込み信号Ｗが変化して、入力制御用スイッチＳ１が非導通となると、キャパシタＣ１に蓄積された電荷は、そのまま保持される。この保持された電荷により、キャパシタＣ１の出力電圧も一定となり、ＮＭＯＳトランジスタＭ１のゲート電圧も一定電圧が保持される。
【００１９】
この状態で、読み出し信号Ｒにより出力制御用スイッチＳ３が導通すると、電流源として動作するＮＭＯＳトランジスタＭ１からの出力電流が出力端子ＯＵＴから出力される。
【００２０】
このように、ＮＭＯＳトランジスタＭ１から出力電流を出力しても、キャパシタＣ１の出力電圧はそのまま保持されている。すなわち、出力電流を出力しても、キャパシタＣ１に蓄積された入力の情報は破壊されない。
【００２１】
シフトレジスタ２は、３段のフリップフロップ（Ｆ／Ｆ）２１〜２３で構成され、書き込み開始信号ＷＲをクロックＣＫの１クロックずつシフトさせ、各Ｆ／Ｆの出力から、遅延セル１１〜１３に対する書き込み信号Ｗ１〜Ｗ３を出力する。すなわち、Ｆ／Ｆ２１から遅延セル１１へ書き込み信号Ｗ１を出力し、Ｆ／Ｆ２２から遅延セル１２へ書き込み信号Ｗ２を出力し、Ｆ／Ｆ２３から遅延セル１３へ書き込み信号Ｗ３を出力する。
【００２２】
このシフトレジスタ２の動作により、遅延セル１１〜１３への電流の取り込みタイミングが１クロックずつ遅延する。
【００２３】
また、書き込み開始信号ＷＲをＦ／Ｆの段数分（これは、遅延セルの段数分にも相当する）ごとに繰り返し入力すると、遅延セル１１〜１３へは、この書き込み開始信号ＷＲの入力周期ごとに書き込み信号Ｗ１〜Ｗ３が入力され、遅延セル１１〜１３への入力電流の取り込みが継続して実行される。このとき、遅延セル１１〜１３のキャパシタＣ１には、前の書き込み信号Ｗ１〜Ｗ３の入力終了から次の書き込み信号Ｗ１〜Ｗ３の入力開始までの間、前の書き込み信号Ｗ１〜Ｗ３の入力で取り込んだ電流に応じた電荷が保持される。
【００２４】
シフトレジスタ３は、３段のＦ／Ｆ３１〜３３で構成され、読み出し開始信号ＲＤをクロックＣＫの１クロックずつシフトさせ、各Ｆ／Ｆの出力から、遅延セル１１〜１３に対する読み出し信号Ｒ１〜Ｒ３を出力する。すなわち、Ｆ／Ｆ３１から遅延セル１１へ読み出し信号Ｒ１を出力し、Ｆ／Ｆ３２から遅延セル１２へ読み出し信号Ｒ２を出力し、Ｆ／Ｆ３３から遅延セル１３へ読み出し信号Ｒ３を出力する。
【００２５】
このシフトレジスタ３の動作により、遅延セル１１〜１３から電流を出力するタイミングが１クロックずつ遅延する。
【００２６】
ここで、読み出し開始信号ＲＤを入力するタイミングは、初段の遅延セル１１のキャパシタＣ１に最初に入力電流が取り込まれ、その電流に応じた電荷が保持されている期間であれば、任意に設定することができる。
【００２７】
図２に、図１に示した遅延回路の動作の例を波形図で示す。
【００２８】
書き込み開始信号ＷＲをシフトレジスタ２の段数３に合わせて、３クロックごとに周期的に入力すると、シフトレジスタ２から書き込み信号Ｗ１〜Ｗ３が繰り返し出力される。
【００２９】
この書き込み信号Ｗ１〜Ｗ３の入力により、入力信号の電圧ｖ１〜ｖ６が電圧／電流変換器１００により電流に変換されて、遅延セル１１〜１３の各キャパシタＣ１に順次取り込まれる。遅延セル１１〜１３の各キャパシタＣ１には、取り込まれた電流に応じた電荷が保持されるので、その出力電圧は、入力信号の電圧ｖ１〜ｖ６に相当する。
【００３０】
ここで、遅延セル１１に最初に入力電流を取り込んで、そのキャパシタＣ１に出力電圧ｖ１を保持しているときに、読み出し開始信号ＲＤを入力する。ここでは、書き込み開始信号ＷＲの入力の２クロック後に、読み出し開始信号ＲＤを入力するものとする。
【００３１】
この読み出し開始信号ＲＤの入力を受けて、シフトレジスタ３から読み出し信号Ｒ１〜Ｒ３が出力される。この読み出し信号Ｒ１〜Ｒ３の入力により、遅延セル１１〜１３からそれぞれのキャパシタＣ１が保持している出力電圧に応じた電流が出力され、電流／電圧変換器２００により電圧に変換されて、遅延回路の出力として出力電圧ｖ１〜ｖ６が順次出力される。
【００３２】
このように、図１に示した遅延回路では、入力信号に対して２クロック遅延した出力信号を得ることができる。
【００３３】
ここまで、遅延セルが３個である場合を例にとって説明してきたが、次に、遅延セルの個数をｎ個として、本実施例の構成による遅延回路の遅延時間の設定について説明する。
【００３４】
遅延セルの個数をｎ個とした場合、シフトレジスタ２およびシフトレジスタ３のＦ／Ｆの段数もそれぞれｎ段となる。したがって、書き込み開始信号ＷＲの入力周期もシフトレジスタ２のＦ／Ｆの段数に合わせてｎクロックとなる。
【００３５】
また、シフトレジスタ２のＦ／Ｆの段数がｎであった場合、ｎ個の遅延セルの各キャパシタＣ１には、（ｎ−１）クロック期間の間、前の書き込み信号Ｗの入力で取り込んだ電流に応じた電荷が保持される。
【００３６】
ここで、読み出し開始信号ＲＤを入力するタイミングは、初段の遅延セルのキャパシタＣ１に最初に入力電流が取り込まれ、その電流に応じた電荷が保持されている期間であれば、任意に設定することができる。
【００３７】
この読み出し開始信号ＲＤの入力タイミングを、書き込み開始信号ＷＲとの関係で見れば、読み出し開始信号ＲＤは、書き込み開始信号ＷＲの入力の１クロック後から（ｎ−１）クロック後の間の、任意のタイミングで入力することができる、と言える。
【００３８】
この書き込み開始信号ＷＲと読み出し開始信号ＲＤとの時間間隔が、本実施例の構成による遅延回路の遅延時間である。したがって、本実施例の構成によるｎ段構成の遅延回路では、遅延時間を１クロックから（ｎ−１）クロックの間で任意に設定することができる。
【００３９】
このような本実施例によれば、遅延セルの電荷蓄積用キャパシタに蓄積された情報を破壊することなく、そのキャパシタに蓄積された情報を読み出すことができる。また、遅延回路の遅延時間を所定の範囲内で任意に設定することができる。
【実施例２】
【００４０】
実施例１では遅延時間を任意に設定できる遅延回路の例を示したが、本実施例では、遅延時間が固定である用途に適した遅延回路の例を示す。遅延時間が固定である場合、書き込み信号Ｗと読み出し信号Ｒの位相関係が固定であるので、書き込み制御用のシフトレジスタと読み出し制御用のシフトレジスタとを共用することができる。
【００４１】
図３は、実施例２に係る遅延回路の構成の例を示すブロック図である。図３において、実施例１と同一の機能を有するブロックには図１と同一の符号を付し、ここではその詳細な説明を省略する。
【００４２】
図３の遅延回路は、遅延時間が２クロックと固定されている例である。また、この例では、書き込み制御用のシフトレジスタを読み出し制御用のシフトレジスタ３と共用し、書き込み信号Ｗ１〜Ｗ３をシフトレジスタ３から出力するものとする。
【００４３】
すなわち、シフトレジスタ３の各Ｆ／Ｆは、Ｆ／Ｆ３２から書き込み信号Ｗ１を出力し、Ｆ／Ｆ３３から書き込み信号Ｗ２を出力し、Ｆ／Ｆ３１から書き込み信号Ｗ３を出力する。
【００４４】
図４に、図３に示した遅延回路の動作の例を波形図で示す。
【００４５】
本実施例では、最初の読み出し開始信号ＲＤが入力され、その２クロック後にシフトレジスタ３のＦ／Ｆ３２から書き込み信号Ｗ１が出力されたときに、遅延セル１１〜１３への入力電流の取り込み動作が開始される。その後、２回目の読み出し開始信号ＲＤが入力され、シフトレジスタ３のＦ／Ｆ３１から読み出し信号Ｒ１が出力されたときに、遅延セル１１〜１３からの出力電流の出力動作が開始される。
【００４６】
この書き込み動作の開始から出力動作の開始までに２クロック分の位相差があるので、本実施例の遅延回路は、遅延時間が２クロックである遅延回路となる。
【００４７】
なお、本実施例の構成をとる遅延回路では、書き込み信号Ｗを取り出すＦ／Ｆを変更すれば、別の遅延時間の遅延回路を形成することもできる。例えば、図３に示した回路に対して、書き込み信号Ｗ１をＦ／Ｆ３３から取り出し、書き込み信号Ｗ２をＦ／Ｆ３１から取り出し、書き込み信号Ｗ３をＦ／Ｆ３２から取り出せば、遅延時間が１クロックである遅延回路を形成することができる。
【００４８】
このような本実施例によれば、書き込み信号Ｗと読み出し信号Ｒを出力するシフトレジスタを共用することができ、使用するフリップフロップの個数を少なくすることができる。特に、遅延セルの個数が多く、シフトレジスタの段数が多い場合には、回路規模を格段に小さくするができる。
【実施例３】
【００４９】
フィルタなどに用いる遅延回路では、複数のタップから異なる遅れ時間の信号を同時に出力する必要がある。これを時系列的に見れば、ある時刻の入力信号が、異なる出力タイミングで別のタップに出力される、と言うことができる。そこで、本実施例では、このような用途に適した遅延セル、およびその遅延セルを使用した遅延回路の例を示す。なお、本実施例ではタップ数が３の場合を例にとって示す。ただし、タップ数は３に限るものではなく、タップ数に応じて、それに適した回路を実現することができる。
【００５０】
図５は、タップ数が３である遅延セルの構成の例を示す回路図である。
【００５１】
図５に示す遅延セル４は、図１で遅延セル１１〜１３として示した遅延セルに対して、タップ数に応じて出力端子を３つに増やし、それぞれの出力端子をＯ１、Ｏ２、Ｏ３としたものである。この出力端子Ｏ１、Ｏ２、Ｏ３とＮＭＯＳトランジスタＭ１のドレイン電極との間に、それぞれスイッチＳ３、Ｓ４、Ｓ５を設け、このスイッチＳ３、Ｓ４、Ｓ５の導通を読み出し信号Ｒａ、Ｒｂ、Ｒｃでそれぞれに制御するようにしたものである。
【００５２】
この遅延セル４への電流の取り込み動作、およびキャパシタＣ１への電荷の蓄積動作は、図１で遅延セル１１〜１３として示した遅延セルと同じであるので、ここではその説明を省略する。
【００５３】
遅延セル４から電流を出力するときは、読み出し信号Ｒａ、Ｒｂ、Ｒｃを異なるタイミングで入力することにより、ある時刻で取り込んだ入力信号を、異なるタイミングで出力端子Ｏ１、Ｏ２、Ｏ３に出力させる。
【００５４】
図６は、実施例３に係る遅延回路の構成の例を示すブロック図である。図６に示す回路は、あるタイミングの入力信号Ｐ１に、２クロック遅延した入力信号Ｐ３を２倍化して減算し、４クロック遅れた入力信号Ｐ５を加算し、出力信号として（Ｐ１−２×Ｐ３＋Ｐ５）を出力する回路の例である。
【００５５】
本実施例の遅延回路は、６個の遅延セル４（４１〜４６）と、６段構成のシフトレジスタ３Ａを備える。
【００５６】
シフトレジスタ３Ａは、読み出し開始信号ＲＤの入力を受けて、クロックＣＫで１クロックずつシフトした読み出し信号Ｒ１〜Ｒ６を出力する。この読み出し信号Ｒ１〜Ｒ６は、遅延セル４１〜４６の読み出し信号となるとともに、遅延セル４１〜４６の書き込み信号としても使用する。
【００５７】
読み出し信号Ｒ１は、遅延セル４１の読み出し信号Ｒａ、遅延セル４３の読み出し信号Ｒｂ、遅延セル４５の読み出し信号Ｒｃとなり、遅延セル４６の書き込み信号Ｗ６となる。
【００５８】
読み出し信号Ｒ２は、遅延セル４２の読み出し信号Ｒａ、遅延セル４４の読み出し信号Ｒｂ、遅延セル４６の読み出し信号Ｒｃとなり、遅延セル４１の書き込み信号Ｗ１となる。
【００５９】
読み出し信号Ｒ３は、遅延セル４３の読み出し信号Ｒａ、遅延セル４５の読み出し信号Ｒｂ、遅延セル４１の読み出し信号Ｒｃとなり、遅延セル４２の書き込み信号Ｗ２となる。
【００６０】
読み出し信号Ｒ４は、遅延セル４４の読み出し信号Ｒａ、遅延セル４６の読み出し信号Ｒｂ、遅延セル４２の読み出し信号Ｒｃとなり、遅延セル４３の書き込み信号Ｗ３となる。
【００６１】
読み出し信号Ｒ５は、遅延セル４５の読み出し信号Ｒａ、遅延セル４１の読み出し制御Ｒｂ、遅延セル４３の読み出し信号Ｒｃとなり、遅延セル４４の書き込み信号Ｗ４となる。
【００６２】
読み出し信号Ｒ６は、遅延セル４６の読み出し信号Ｒａ、遅延セル４２の読み出し信号Ｒｂ、遅延セル４４の読み出し信号Ｒｃとなり、遅延セル４５の書き込み信号Ｗ５となる。
【００６３】
遅延セル４１〜４６の出力端子Ｏ１〜Ｏ３からの出力信号は、電流加減算部３００へ入力する。
【００６４】
電流加減算部３００は、遅延セル４１〜４６の出力端子Ｏ１〜Ｏ３から同時に出力される出力信号に対して、出力端子Ｏ１からの出力電流と出力端子Ｏ３からの出力信号に対しては加算を行い、出力端子Ｏ２からの出力電流に対しては、カレントミラー回路などにより電流量を２倍化した上で、減算を行う。
【００６５】
電流加減算部３００の出力電流は電流／電圧変換器２００により電圧に変換され、電圧信号として出力される。
【００６６】
図７に、図６に示した回路の動作の様子をタイミング図で示す。
【００６７】
読み出し開始信号ＲＤが入力されると、その１クロック後に書き込み信号Ｗ１が発生し、遅延セル４１への入力電流の取り込み動作が開始する。そのとき入力信号の電圧がｖ１であったとすると、遅延セル４１のキャパシタＣ１の出力電圧もｖ１となる。
【００６８】
その後、書き込み信号Ｗ２〜Ｗ６が順次発生すると、遅延セル４２〜４６への入力電流の取り込みが順次行われ、それぞれのキャパシタＣ１に出力電圧ｖ２〜ｖ６がそれぞれ保持される。
【００６９】
書き込み信号Ｗ６が発生しているときに、次の読み出し開始信号ＲＤが入力され、読み出し信号Ｒ１が出力されると、遅延セル４１の出力端子Ｏ１、遅延セル４３の出力端子Ｏ２、遅延セル４５の出力端子Ｏ３への出力が行われ、これらの出力の加減算が電流加減算部３００で行われ、その演算結果が電流／電圧変換器２００で電圧に変換されて出力される。このときの出力電圧は、（ｖ１−２ｖ３＋ｖ５）となる。
【００７０】
次のクロックが入力されると、書き込み信号Ｗ１が発生し、遅延セル４１への次の入力電流の取り込みが行われ、遅延セル４１のキャパシタＣ１の出力電圧はｖ７に変化する。
【００７１】
その後、書き込み信号Ｗ２〜Ｗ６が順次発生すると、遅延セル４２〜４６への入力電流の再取り込みが順次行われ、それぞれのキャパシタＣ１の出力電圧がｖ８〜ｖ１２に、それぞれ変化する。
【００７２】
それと同時に、遅延セル４１〜４６へ読み出し信号Ｒ２〜Ｒ６が順次入力され、キャパシタＣ１に保持された電圧に応じた出力電流が、読み出し信号Ｒ２〜Ｒ６に対応する出力端子Ｏ１〜Ｏ３から順次出力される。
【００７３】
これにより、電流／電圧変換器２００からは、（ｖ２−２ｖ４＋ｖ６）、（ｖ３−２ｖ５＋ｖ７）、（ｖ４−２ｖ６＋ｖ８）、（ｖ５−２ｖ７＋ｖ９）、（ｖ６−２ｖ８＋ｖ１０）、（ｖ７−２ｖ９＋ｖ１１）、・・・という電圧が順次出力される。
【００７４】
この出力電圧を見てわかるように、本実施例では、遅延セル４１〜４６の各キャパシタＣ１に保持されている電圧が、異なるタイミングで３回読み出されて出力されている。
【００７５】
このような本実施例によれば、遅延セルに出力端子を複数設け、それぞれの出力のタイミングを個別に制御することにより、遅延セルのキャパシタに保持された情報を繰り返し読み出すことができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１に係る遅延回路の構成の例を示すブロック図。
【図２】本発明の実施例１に係る遅延回路の動作の例を示す波形図。
【図３】本発明の実施例２に係る遅延回路の構成の例を示すブロック図。
【図４】本発明の実施例２に係る遅延回路の動作の例を示す波形図。
【図５】本発明の実施例３に係る遅延セルの構成の例を示す回路図。
【図６】本発明の実施例３に係る遅延回路の構成の例を示すブロック図。
【図７】本発明の実施例３に係る遅延回路の動作の例を示すタイミング図。
【符号の説明】
【００７７】
１１〜１３、４、４１〜４６ 遅延セル
２、３、３Ａ シフトレジスタ
２１〜２３、３１〜３３ フリップフロップ
Ｓ１〜Ｓ５ スイッチ
Ｃ１ キャパシタ
Ｍ１ ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、遅延回路に関する。
【背景技術】
【０００２】
テレビ受像装置やビデオ信号処理装置などにおいては、Ｙ／Ｃ分離フィルタなどの映像処理に、映像信号を遅延させる遅延回路が用いられる。
【０００３】
このような用途に用いられる遅延回路の１つに、スイッチト・キャパシタを用いて構成される遅延回路がある（例えば、特許文献１参照。）。
【０００４】
スイッチト・キャパシタを用いて構成される遅延回路では、入力信号を、所定数の書き込み用スイッチ素子にて順にサンプリングして所定数の電荷蓄積用キャパシタにホールドさせ、このキャパシタのホールド電荷を所定数の読み出し用スイッチに順に読み出すことにより遅延出力信号が得られる。
【０００５】
このような従来のスイッチト・キャパシタを用いて構成される遅延回路では、電荷蓄積用キャパシタに蓄積された電荷が読み出し用スイッチの導通により移動する。すなわち、この電荷の移動により、電荷蓄積用キャパシタに保持された情報は破壊される。したがって、電荷蓄積用キャパシタに保持された情報の読み出しは１回しか行えない。
【０００６】
これに対して、フィルタなどの用途では、同じ遅れ時間の信号を繰り返し使用することが必要になる。しかし、従来のスイッチト・キャパシタを用いて構成される遅延回路では、電荷蓄積用キャパシタに蓄積された情報を繰り返し読み出すことができないため、この要求に応えることができなかった。
【特許文献１】特開平１０−１２６８０３号公報 （第３ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、電荷蓄積用キャパシタに蓄積された情報を破壊することなく読み出すことのできるスイッチト・キャパシタ型の遅延回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、書き込み信号が入力されたときに入力電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタに蓄積し、前記電荷を蓄積した前記キャパシタの出力電圧で電流源の出力電流の大きさを制御し、前記電流源の出力電流を読み出し信号が入力されたときに出力する複数個の遅延セルと、前記複数個の遅延セルへ入力する前記書き込み信号を制御し、前記複数個の遅延セルへの電流の取り込みタイミングを１個ずつ遅延させる書き込み制御手段と、前記複数個の遅延セルへ入力する前記読み出し信号を制御し、電流の取り込み終了後の前記複数個の遅延セルからの電流の出力タイミングを制御する読み出し制御手段と、を備えることを特徴とする遅延回路が提供される。
【発明の効果】
【０００９】
本発明によれば、電荷蓄積用キャパシタに蓄積された情報を破壊することなく読み出すことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１１】
図１は、実施例１に係る遅延回路の構成の例を示すブロック図である。本実施例の遅延回路は、クロックＣＫの１周期を単位として、入力信号を所望のクロック数の周期分遅延させて出力する回路である。そのために、クロックＣＫに同期して動作する遅延セルを所望の遅延時間に応じた個数使用する。本実施例では、遅延セルを３個使用する例を示すが、本発明における遅延セルの使用個数は３個に限られるものではない。
【００１２】
本実施例の遅延回路は、書き込み信号Ｗが入力されたときに入力端子ＩＮへ入力される電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタＣ１に蓄積し、そのキャパシタＣ１の出力電圧で電流源のＮＭＯＳトランジスタＭ１の出力電流の大きさを制御し、読み出し信号Ｒが入力されたときにその出力電流を出力する遅延セル１１〜１３と、遅延セル１１〜１３へ入力する書き込み信号Ｗ１〜Ｗ３を制御し、遅延セル１１〜１３への電流の取り込みタイミングを１個ずつ遅延させる書き込み制御用のシフトレジスタ２と、遅延セル１１〜１３へ入力する読み出し信号Ｒ１〜Ｒ３を制御し、電流の取り込み終了後の遅延セル１１〜１３からの電流の出力タイミングを制御する読み出し制御用のシフトレジスタ３と、を備える。
【００１３】
ここで、遅延セル１１〜１３へ入力する電流は、入力信号の電圧を電圧／電流変換器１００により電流に変換して与えるものとし、遅延セル１１〜１３から出力する電流は、電流／電圧変換器２００により電圧に変換して出力するものとする。
【００１４】
遅延セル１１〜１３のそれぞれは、入力端子ＩＮとキャパシタＣ１との間に接続され、書き込み信号Ｗ（Ｗ１〜Ｗ３）により入力電流のキャパシタＣ１への注入が制御される入力制御用スイッチＳ１と、キャパシタＣ１の出力電圧がゲート電極に印加されてドレイン電極から出力電流を出力するＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ１のドレイン電極と入力端子ＩＮとの間に接続され、書き込み信号Ｗ（Ｗ１〜Ｗ３）により出力電流のキャパシタＣ１への帰還が制御される帰還制御用スイッチＳ２と、ＮＭＯＳトランジスタＭ１のドレイン電極と出力端子ＯＵＴとの間に接続され、読み出し信号Ｒ（Ｒ１〜Ｒ３）により出力電流の外部への出力が制御される出力制御用スイッチＳ３とを有する。
【００１５】
この遅延セル１１〜１３のそれぞれは、次のように動作する。
【００１６】
書き込み信号Ｗにより入力制御用スイッチＳ１が導通すると、キャパシタＣ１への電流の注入が開始される。注入された電流によりキャパシタＣ１は充電され、電荷が蓄積される。電荷が蓄積されてキャパシタＣ１の出力電圧が上昇すると、その電圧がＮＭＯＳトランジスタＭ１のしきい値電圧を越えたあたりで、ＮＭＯＳトランジスタＭ１は飽和領域に入り、電流源として動作する。
【００１７】
ＮＭＯＳトランジスタＭ１が電流源として働き始めると、その電流は、書き込み信号Ｗにより導通状態となっている帰還制御用スイッチＳ２により、キャパシタＣ１へ帰還される。この帰還電流の大きさが入力電流の大きさと等しくなると、キャパシタＣ１への入力電流の注入は停止する。
【００１８】
書き込み信号Ｗが変化して、入力制御用スイッチＳ１が非導通となると、キャパシタＣ１に蓄積された電荷は、そのまま保持される。この保持された電荷により、キャパシタＣ１の出力電圧も一定となり、ＮＭＯＳトランジスタＭ１のゲート電圧も一定電圧が保持される。
【００１９】
この状態で、読み出し信号Ｒにより出力制御用スイッチＳ３が導通すると、電流源として動作するＮＭＯＳトランジスタＭ１からの出力電流が出力端子ＯＵＴから出力される。
【００２０】
このように、ＮＭＯＳトランジスタＭ１から出力電流を出力しても、キャパシタＣ１の出力電圧はそのまま保持されている。すなわち、出力電流を出力しても、キャパシタＣ１に蓄積された入力の情報は破壊されない。
【００２１】
シフトレジスタ２は、３段のフリップフロップ（Ｆ／Ｆ）２１〜２３で構成され、書き込み開始信号ＷＲをクロックＣＫの１クロックずつシフトさせ、各Ｆ／Ｆの出力から、遅延セル１１〜１３に対する書き込み信号Ｗ１〜Ｗ３を出力する。すなわち、Ｆ／Ｆ２１から遅延セル１１へ書き込み信号Ｗ１を出力し、Ｆ／Ｆ２２から遅延セル１２へ書き込み信号Ｗ２を出力し、Ｆ／Ｆ２３から遅延セル１３へ書き込み信号Ｗ３を出力する。
【００２２】
このシフトレジスタ２の動作により、遅延セル１１〜１３への電流の取り込みタイミングが１クロックずつ遅延する。
【００２３】
また、書き込み開始信号ＷＲをＦ／Ｆの段数分（これは、遅延セルの段数分にも相当する）ごとに繰り返し入力すると、遅延セル１１〜１３へは、この書き込み開始信号ＷＲの入力周期ごとに書き込み信号Ｗ１〜Ｗ３が入力され、遅延セル１１〜１３への入力電流の取り込みが継続して実行される。このとき、遅延セル１１〜１３のキャパシタＣ１には、前の書き込み信号Ｗ１〜Ｗ３の入力終了から次の書き込み信号Ｗ１〜Ｗ３の入力開始までの間、前の書き込み信号Ｗ１〜Ｗ３の入力で取り込んだ電流に応じた電荷が保持される。
【００２４】
シフトレジスタ３は、３段のＦ／Ｆ３１〜３３で構成され、読み出し開始信号ＲＤをクロックＣＫの１クロックずつシフトさせ、各Ｆ／Ｆの出力から、遅延セル１１〜１３に対する読み出し信号Ｒ１〜Ｒ３を出力する。すなわち、Ｆ／Ｆ３１から遅延セル１１へ読み出し信号Ｒ１を出力し、Ｆ／Ｆ３２から遅延セル１２へ読み出し信号Ｒ２を出力し、Ｆ／Ｆ３３から遅延セル１３へ読み出し信号Ｒ３を出力する。
【００２５】
このシフトレジスタ３の動作により、遅延セル１１〜１３から電流を出力するタイミングが１クロックずつ遅延する。
【００２６】
ここで、読み出し開始信号ＲＤを入力するタイミングは、初段の遅延セル１１のキャパシタＣ１に最初に入力電流が取り込まれ、その電流に応じた電荷が保持されている期間であれば、任意に設定することができる。
【００２７】
図２に、図１に示した遅延回路の動作の例を波形図で示す。
【００２８】
書き込み開始信号ＷＲをシフトレジスタ２の段数３に合わせて、３クロックごとに周期的に入力すると、シフトレジスタ２から書き込み信号Ｗ１〜Ｗ３が繰り返し出力される。
【００２９】
この書き込み信号Ｗ１〜Ｗ３の入力により、入力信号の電圧ｖ１〜ｖ６が電圧／電流変換器１００により電流に変換されて、遅延セル１１〜１３の各キャパシタＣ１に順次取り込まれる。遅延セル１１〜１３の各キャパシタＣ１には、取り込まれた電流に応じた電荷が保持されるので、その出力電圧は、入力信号の電圧ｖ１〜ｖ６に相当する。
【００３０】
ここで、遅延セル１１に最初に入力電流を取り込んで、そのキャパシタＣ１に出力電圧ｖ１を保持しているときに、読み出し開始信号ＲＤを入力する。ここでは、書き込み開始信号ＷＲの入力の２クロック後に、読み出し開始信号ＲＤを入力するものとする。
【００３１】
この読み出し開始信号ＲＤの入力を受けて、シフトレジスタ３から読み出し信号Ｒ１〜Ｒ３が出力される。この読み出し信号Ｒ１〜Ｒ３の入力により、遅延セル１１〜１３からそれぞれのキャパシタＣ１が保持している出力電圧に応じた電流が出力され、電流／電圧変換器２００により電圧に変換されて、遅延回路の出力として出力電圧ｖ１〜ｖ６が順次出力される。
【００３２】
このように、図１に示した遅延回路では、入力信号に対して２クロック遅延した出力信号を得ることができる。
【００３３】
ここまで、遅延セルが３個である場合を例にとって説明してきたが、次に、遅延セルの個数をｎ個として、本実施例の構成による遅延回路の遅延時間の設定について説明する。
【００３４】
遅延セルの個数をｎ個とした場合、シフトレジスタ２およびシフトレジスタ３のＦ／Ｆの段数もそれぞれｎ段となる。したがって、書き込み開始信号ＷＲの入力周期もシフトレジスタ２のＦ／Ｆの段数に合わせてｎクロックとなる。
【００３５】
また、シフトレジスタ２のＦ／Ｆの段数がｎであった場合、ｎ個の遅延セルの各キャパシタＣ１には、（ｎ−１）クロック期間の間、前の書き込み信号Ｗの入力で取り込んだ電流に応じた電荷が保持される。
【００３６】
ここで、読み出し開始信号ＲＤを入力するタイミングは、初段の遅延セルのキャパシタＣ１に最初に入力電流が取り込まれ、その電流に応じた電荷が保持されている期間であれば、任意に設定することができる。
【００３７】
この読み出し開始信号ＲＤの入力タイミングを、書き込み開始信号ＷＲとの関係で見れば、読み出し開始信号ＲＤは、書き込み開始信号ＷＲの入力の１クロック後から（ｎ−１）クロック後の間の、任意のタイミングで入力することができる、と言える。
【００３８】
この書き込み開始信号ＷＲと読み出し開始信号ＲＤとの時間間隔が、本実施例の構成による遅延回路の遅延時間である。したがって、本実施例の構成によるｎ段構成の遅延回路では、遅延時間を１クロックから（ｎ−１）クロックの間で任意に設定することができる。
【００３９】
このような本実施例によれば、遅延セルの電荷蓄積用キャパシタに蓄積された情報を破壊することなく、そのキャパシタに蓄積された情報を読み出すことができる。また、遅延回路の遅延時間を所定の範囲内で任意に設定することができる。
【実施例２】
【００４０】
実施例１では遅延時間を任意に設定できる遅延回路の例を示したが、本実施例では、遅延時間が固定である用途に適した遅延回路の例を示す。遅延時間が固定である場合、書き込み信号Ｗと読み出し信号Ｒの位相関係が固定であるので、書き込み制御用のシフトレジスタと読み出し制御用のシフトレジスタとを共用することができる。
【００４１】
図３は、実施例２に係る遅延回路の構成の例を示すブロック図である。図３において、実施例１と同一の機能を有するブロックには図１と同一の符号を付し、ここではその詳細な説明を省略する。
【００４２】
図３の遅延回路は、遅延時間が２クロックと固定されている例である。また、この例では、書き込み制御用のシフトレジスタを読み出し制御用のシフトレジスタ３と共用し、書き込み信号Ｗ１〜Ｗ３をシフトレジスタ３から出力するものとする。
【００４３】
すなわち、シフトレジスタ３の各Ｆ／Ｆは、Ｆ／Ｆ３２から書き込み信号Ｗ１を出力し、Ｆ／Ｆ３３から書き込み信号Ｗ２を出力し、Ｆ／Ｆ３１から書き込み信号Ｗ３を出力する。
【００４４】
図４に、図３に示した遅延回路の動作の例を波形図で示す。
【００４５】
本実施例では、最初の読み出し開始信号ＲＤが入力され、その２クロック後にシフトレジスタ３のＦ／Ｆ３２から書き込み信号Ｗ１が出力されたときに、遅延セル１１〜１３への入力電流の取り込み動作が開始される。その後、２回目の読み出し開始信号ＲＤが入力され、シフトレジスタ３のＦ／Ｆ３１から読み出し信号Ｒ１が出力されたときに、遅延セル１１〜１３からの出力電流の出力動作が開始される。
【００４６】
この書き込み動作の開始から出力動作の開始までに２クロック分の位相差があるので、本実施例の遅延回路は、遅延時間が２クロックである遅延回路となる。
【００４７】
なお、本実施例の構成をとる遅延回路では、書き込み信号Ｗを取り出すＦ／Ｆを変更すれば、別の遅延時間の遅延回路を形成することもできる。例えば、図３に示した回路に対して、書き込み信号Ｗ１をＦ／Ｆ３３から取り出し、書き込み信号Ｗ２をＦ／Ｆ３１から取り出し、書き込み信号Ｗ３をＦ／Ｆ３２から取り出せば、遅延時間が１クロックである遅延回路を形成することができる。
【００４８】
このような本実施例によれば、書き込み信号Ｗと読み出し信号Ｒを出力するシフトレジスタを共用することができ、使用するフリップフロップの個数を少なくすることができる。特に、遅延セルの個数が多く、シフトレジスタの段数が多い場合には、回路規模を格段に小さくするができる。
【実施例３】
【００４９】
フィルタなどに用いる遅延回路では、複数のタップから異なる遅れ時間の信号を同時に出力する必要がある。これを時系列的に見れば、ある時刻の入力信号が、異なる出力タイミングで別のタップに出力される、と言うことができる。そこで、本実施例では、このような用途に適した遅延セル、およびその遅延セルを使用した遅延回路の例を示す。なお、本実施例ではタップ数が３の場合を例にとって示す。ただし、タップ数は３に限るものではなく、タップ数に応じて、それに適した回路を実現することができる。
【００５０】
図５は、タップ数が３である遅延セルの構成の例を示す回路図である。
【００５１】
図５に示す遅延セル４は、図１で遅延セル１１〜１３として示した遅延セルに対して、タップ数に応じて出力端子を３つに増やし、それぞれの出力端子をＯ１、Ｏ２、Ｏ３としたものである。この出力端子Ｏ１、Ｏ２、Ｏ３とＮＭＯＳトランジスタＭ１のドレイン電極との間に、それぞれスイッチＳ３、Ｓ４、Ｓ５を設け、このスイッチＳ３、Ｓ４、Ｓ５の導通を読み出し信号Ｒａ、Ｒｂ、Ｒｃでそれぞれに制御するようにしたものである。
【００５２】
この遅延セル４への電流の取り込み動作、およびキャパシタＣ１への電荷の蓄積動作は、図１で遅延セル１１〜１３として示した遅延セルと同じであるので、ここではその説明を省略する。
【００５３】
遅延セル４から電流を出力するときは、読み出し信号Ｒａ、Ｒｂ、Ｒｃを異なるタイミングで入力することにより、ある時刻で取り込んだ入力信号を、異なるタイミングで出力端子Ｏ１、Ｏ２、Ｏ３に出力させる。
【００５４】
図６は、実施例３に係る遅延回路の構成の例を示すブロック図である。図６に示す回路は、あるタイミングの入力信号Ｐ１に、２クロック遅延した入力信号Ｐ３を２倍化して減算し、４クロック遅れた入力信号Ｐ５を加算し、出力信号として（Ｐ１−２×Ｐ３＋Ｐ５）を出力する回路の例である。
【００５５】
本実施例の遅延回路は、６個の遅延セル４（４１〜４６）と、６段構成のシフトレジスタ３Ａを備える。
【００５６】
シフトレジスタ３Ａは、読み出し開始信号ＲＤの入力を受けて、クロックＣＫで１クロックずつシフトした読み出し信号Ｒ１〜Ｒ６を出力する。この読み出し信号Ｒ１〜Ｒ６は、遅延セル４１〜４６の読み出し信号となるとともに、遅延セル４１〜４６の書き込み信号としても使用する。
【００５７】
読み出し信号Ｒ１は、遅延セル４１の読み出し信号Ｒａ、遅延セル４３の読み出し信号Ｒｂ、遅延セル４５の読み出し信号Ｒｃとなり、遅延セル４６の書き込み信号Ｗ６となる。
【００５８】
読み出し信号Ｒ２は、遅延セル４２の読み出し信号Ｒａ、遅延セル４４の読み出し信号Ｒｂ、遅延セル４６の読み出し信号Ｒｃとなり、遅延セル４１の書き込み信号Ｗ１となる。
【００５９】
読み出し信号Ｒ３は、遅延セル４３の読み出し信号Ｒａ、遅延セル４５の読み出し信号Ｒｂ、遅延セル４１の読み出し信号Ｒｃとなり、遅延セル４２の書き込み信号Ｗ２となる。
【００６０】
読み出し信号Ｒ４は、遅延セル４４の読み出し信号Ｒａ、遅延セル４６の読み出し信号Ｒｂ、遅延セル４２の読み出し信号Ｒｃとなり、遅延セル４３の書き込み信号Ｗ３となる。
【００６１】
読み出し信号Ｒ５は、遅延セル４５の読み出し信号Ｒａ、遅延セル４１の読み出し制御Ｒｂ、遅延セル４３の読み出し信号Ｒｃとなり、遅延セル４４の書き込み信号Ｗ４となる。
【００６２】
読み出し信号Ｒ６は、遅延セル４６の読み出し信号Ｒａ、遅延セル４２の読み出し信号Ｒｂ、遅延セル４４の読み出し信号Ｒｃとなり、遅延セル４５の書き込み信号Ｗ５となる。
【００６３】
遅延セル４１〜４６の出力端子Ｏ１〜Ｏ３からの出力信号は、電流加減算部３００へ入力する。
【００６４】
電流加減算部３００は、遅延セル４１〜４６の出力端子Ｏ１〜Ｏ３から同時に出力される出力信号に対して、出力端子Ｏ１からの出力電流と出力端子Ｏ３からの出力信号に対しては加算を行い、出力端子Ｏ２からの出力電流に対しては、カレントミラー回路などにより電流量を２倍化した上で、減算を行う。
【００６５】
電流加減算部３００の出力電流は電流／電圧変換器２００により電圧に変換され、電圧信号として出力される。
【００６６】
図７に、図６に示した回路の動作の様子をタイミング図で示す。
【００６７】
読み出し開始信号ＲＤが入力されると、その１クロック後に書き込み信号Ｗ１が発生し、遅延セル４１への入力電流の取り込み動作が開始する。そのとき入力信号の電圧がｖ１であったとすると、遅延セル４１のキャパシタＣ１の出力電圧もｖ１となる。
【００６８】
その後、書き込み信号Ｗ２〜Ｗ６が順次発生すると、遅延セル４２〜４６への入力電流の取り込みが順次行われ、それぞれのキャパシタＣ１に出力電圧ｖ２〜ｖ６がそれぞれ保持される。
【００６９】
書き込み信号Ｗ６が発生しているときに、次の読み出し開始信号ＲＤが入力され、読み出し信号Ｒ１が出力されると、遅延セル４１の出力端子Ｏ１、遅延セル４３の出力端子Ｏ２、遅延セル４５の出力端子Ｏ３への出力が行われ、これらの出力の加減算が電流加減算部３００で行われ、その演算結果が電流／電圧変換器２００で電圧に変換されて出力される。このときの出力電圧は、（ｖ１−２ｖ３＋ｖ５）となる。
【００７０】
次のクロックが入力されると、書き込み信号Ｗ１が発生し、遅延セル４１への次の入力電流の取り込みが行われ、遅延セル４１のキャパシタＣ１の出力電圧はｖ７に変化する。
【００７１】
その後、書き込み信号Ｗ２〜Ｗ６が順次発生すると、遅延セル４２〜４６への入力電流の再取り込みが順次行われ、それぞれのキャパシタＣ１の出力電圧がｖ８〜ｖ１２に、それぞれ変化する。
【００７２】
それと同時に、遅延セル４１〜４６へ読み出し信号Ｒ２〜Ｒ６が順次入力され、キャパシタＣ１に保持された電圧に応じた出力電流が、読み出し信号Ｒ２〜Ｒ６に対応する出力端子Ｏ１〜Ｏ３から順次出力される。
【００７３】
これにより、電流／電圧変換器２００からは、（ｖ２−２ｖ４＋ｖ６）、（ｖ３−２ｖ５＋ｖ７）、（ｖ４−２ｖ６＋ｖ８）、（ｖ５−２ｖ７＋ｖ９）、（ｖ６−２ｖ８＋ｖ１０）、（ｖ７−２ｖ９＋ｖ１１）、・・・という電圧が順次出力される。
【００７４】
この出力電圧を見てわかるように、本実施例では、遅延セル４１〜４６の各キャパシタＣ１に保持されている電圧が、異なるタイミングで３回読み出されて出力されている。
【００７５】
このような本実施例によれば、遅延セルに出力端子を複数設け、それぞれの出力のタイミングを個別に制御することにより、遅延セルのキャパシタに保持された情報を繰り返し読み出すことができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１に係る遅延回路の構成の例を示すブロック図。
【図２】本発明の実施例１に係る遅延回路の動作の例を示す波形図。
【図３】本発明の実施例２に係る遅延回路の構成の例を示すブロック図。
【図４】本発明の実施例２に係る遅延回路の動作の例を示す波形図。
【図５】本発明の実施例３に係る遅延セルの構成の例を示す回路図。
【図６】本発明の実施例３に係る遅延回路の構成の例を示すブロック図。
【図７】本発明の実施例３に係る遅延回路の動作の例を示すタイミング図。
【符号の説明】
【００７７】
１１〜１３、４、４１〜４６ 遅延セル
２、３、３Ａ シフトレジスタ
２１〜２３、３１〜３３ フリップフロップ
Ｓ１〜Ｓ５ スイッチ
Ｃ１ キャパシタ
Ｍ１ ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
書き込み信号が入力されたときに入力電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタに蓄積し、前記電荷を蓄積した前記キャパシタの出力電圧で電流源の出力電流の大きさを制御し、前記電流源の出力電流を読み出し信号が入力されたときに出力する複数個の遅延セルと、
前記複数個の遅延セルへ入力する前記書き込み信号を制御し、前記複数個の遅延セルへの電流の取り込みタイミングを１個ずつ遅延させる書き込み制御手段と、
前記複数個の遅延セルへ入力する前記読み出し信号を制御し、電流の取り込み終了後の前記複数個の遅延セルからの電流の出力タイミングを制御する読み出し制御手段と
を備えることを特徴とする遅延回路。
【請求項２】
前記遅延セルが、
入力端子と前記キャパシタとの間に接続され、前記書き込み信号により前記入力電流の前記キャパシタへの注入が制御される入力制御用スイッチと、
前記キャパシタの出力電圧がゲート電極に印加されてドレイン電極から前記出力電流を出力する、前記電流源としてのＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と前記入力端子との間に接続され、前記書き込み信号により前記出力電流の前記キャパシタへの帰還が制御される帰還制御用スイッチと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と出力端子との間に接続され、前記読み出し信号により前記出力電流の外部への出力が制御される出力制御用スイッチと
を有することを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記遅延セルが、
入力端子と前記キャパシタとの間に接続され、前記書き込み信号により前記入力電流の前記キャパシタへの注入が制御される入力制御用スイッチと、
前記キャパシタの出力電圧がゲート電極に印加されてドレイン電極から前記出力電流を出力する、前記電流源としてのＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と前記入力端子との間に接続され、前記書き込み信号により前記出力電流の前記キャパシタへの帰還が制御される帰還制御用スイッチと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と複数の出力端子との間にそれぞれ接続され、それぞれに入力される前記読み出し信号により前記出力電流の外部への出力が制御される複数の出力制御用スイッチと
を有することを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記書き込み制御手段は、
書き込み開始信号を順次シフトさせるシフトレジスタを有し、
前記シフトレジスタの各段の出力信号が、前記複数個の遅延セルのそれぞれへ入力される前記書き込み信号である
ことを特徴とする請求項１に記載の遅延回路。
【請求項５】
前記読み出し制御手段は、
読み出し信号を順次シフトさせるシフトレジスタを有し、
前記シフトレジスタの各段の出力信号が、前記複数個の遅延セルへ入力される前記読み出し信号である
ことを特徴とする請求項１に記載の遅延回路。
【請求項１】
書き込み信号が入力されたときに入力電流を取り込み、その取り込んだ電流の大きさに応じた電荷をキャパシタに蓄積し、前記電荷を蓄積した前記キャパシタの出力電圧で電流源の出力電流の大きさを制御し、前記電流源の出力電流を読み出し信号が入力されたときに出力する複数個の遅延セルと、
前記複数個の遅延セルへ入力する前記書き込み信号を制御し、前記複数個の遅延セルへの電流の取り込みタイミングを１個ずつ遅延させる書き込み制御手段と、
前記複数個の遅延セルへ入力する前記読み出し信号を制御し、電流の取り込み終了後の前記複数個の遅延セルからの電流の出力タイミングを制御する読み出し制御手段と
を備えることを特徴とする遅延回路。
【請求項２】
前記遅延セルが、
入力端子と前記キャパシタとの間に接続され、前記書き込み信号により前記入力電流の前記キャパシタへの注入が制御される入力制御用スイッチと、
前記キャパシタの出力電圧がゲート電極に印加されてドレイン電極から前記出力電流を出力する、前記電流源としてのＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と前記入力端子との間に接続され、前記書き込み信号により前記出力電流の前記キャパシタへの帰還が制御される帰還制御用スイッチと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と出力端子との間に接続され、前記読み出し信号により前記出力電流の外部への出力が制御される出力制御用スイッチと
を有することを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記遅延セルが、
入力端子と前記キャパシタとの間に接続され、前記書き込み信号により前記入力電流の前記キャパシタへの注入が制御される入力制御用スイッチと、
前記キャパシタの出力電圧がゲート電極に印加されてドレイン電極から前記出力電流を出力する、前記電流源としてのＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と前記入力端子との間に接続され、前記書き込み信号により前記出力電流の前記キャパシタへの帰還が制御される帰還制御用スイッチと、
前記ＮＭＯＳトランジスタの前記ドレイン電極と複数の出力端子との間にそれぞれ接続され、それぞれに入力される前記読み出し信号により前記出力電流の外部への出力が制御される複数の出力制御用スイッチと
を有することを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記書き込み制御手段は、
書き込み開始信号を順次シフトさせるシフトレジスタを有し、
前記シフトレジスタの各段の出力信号が、前記複数個の遅延セルのそれぞれへ入力される前記書き込み信号である
ことを特徴とする請求項１に記載の遅延回路。
【請求項５】
前記読み出し制御手段は、
読み出し信号を順次シフトさせるシフトレジスタを有し、
前記シフトレジスタの各段の出力信号が、前記複数個の遅延セルへ入力される前記読み出し信号である
ことを特徴とする請求項１に記載の遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−１６０６８６（Ｐ２００８−１６０６８６Ａ）
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願番号】特願２００６−３４９５４２（Ｐ２００６−３４９５４２）
【出願日】平成１８年１２月２６日（２００６．１２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願日】平成１８年１２月２６日（２００６．１２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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