電界効果トランジスタ
【課題】導体半導体接合を用いた電界効果トランジスタのオフ電流を低減せしめる構造を提供する。
【解決手段】半導体層１に、半導体層１の電子親和力と同程度かそれ以下の仕事関数の材料よりなる第１の導体電極３ａ、第２の導体電極３ｂを接して設け、さらに、半導体層１のゲートの形成された面と逆の面に接して、半導体層１の電子親和力より大きな仕事関数の材料で、半導体層を横切るようにして、第３の導体電極２を形成することにより、半導体層中にショットキーバリヤ型の接合を形成し、この部分のキャリア濃度が極めて低いことから、オフ電流を低減できる。
【解決手段】半導体層１に、半導体層１の電子親和力と同程度かそれ以下の仕事関数の材料よりなる第１の導体電極３ａ、第２の導体電極３ｂを接して設け、さらに、半導体層１のゲートの形成された面と逆の面に接して、半導体層１の電子親和力より大きな仕事関数の材料で、半導体層を横切るようにして、第３の導体電極２を形成することにより、半導体層中にショットキーバリヤ型の接合を形成し、この部分のキャリア濃度が極めて低いことから、オフ電流を低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）とは、半導体にソース、ドレインという領域を設け、それぞれに電極を設けて、電位を与え、絶縁膜あるいはショットキーバリヤを介してゲートとよばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソースとドレイン間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲルマニウム等のＩＶ族元素（１４族元素）やガリウムヒ素、インジウムリン、窒化ガリウム等のＩＩＩ−Ｖ族化合物、硫化亜鉛、カドミウムテルル等のＩＩ−ＶＩ族化合物等が挙げられる。
【０００３】
近年、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物等の酸化物を半導体として用いたＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、それらの材料が３電子ボルト以上の大きなバンドギャップを有するが故に、酸化物半導体を用いたＦＥＴをディスプレーやパワーデバイス等に応用することが議論されている。
【０００４】
例えば、バンドギャップが３電子ボルト以上ということは、可視光に対して透明であるので、ディスプレーとして用いた場合、ＦＥＴ部分も光を透過でき、開口率が向上することが期待される。
【０００５】
また、このような大きなバンドギャップという特徴は、パワーデバイスに用いられる炭化珪素と同じなので、同様にパワーデバイスとなることが期待される。
【０００６】
さらに、バンドギャップが大きいということは、熱励起キャリアが少ないことを意味する。例えば、室温において、珪素では、バンドギャップが１．１電子ボルトであるので、熱励起キャリアは１０１１／ｃｍ３程度であるが、バンドギャップが３．２電子ボルトの半導体では、熱励起キャリアは１０−７／ｃｍ３程度と計算される。
【０００７】
珪素の場合、全く、不純物を含まないものを作っても、熱励起によるキャリアが上記のように存在するため、抵抗率は、１０５Ωｃｍ以上とできないが、バンドギャップが３．２電子ボルトの半導体では、理論的には、１０２０Ωｃｍ以上の抵抗率が得られる。このような半導体でＦＥＴを作製し、オフ状態（ゲートの電位がソースの電位と同じ状態）における高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可能となると期待される。
【０００８】
ところで、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインに相当するものを形成していた。
【０００９】
なお、一般的な半導体関連の学術書では「導体半導体接合」は「金属半導体接合」と表記される。この場合、金属とは、導体という意味である。例えば、高濃度にドーピングされ、抵抗率が著しく低下した珪素等の半導体（特に縮退半導体）や、窒化チタン、窒化タングステン等の金属窒化物や酸化錫インジウムや酸化アルミニウム亜鉛等の金属酸化物等も「金属半導体接合」では金属として扱われる。しかしながら、そのような場合、「金属」という用語は誤解を招きやすいので、本明細書では「金属半導体接合」ではなく「導体半導体接合」と表記する。
【００１０】
さて、導体半導体接合によって、ソース、ドレインに相当するものを形成したＦＥＴでは、用いる半導体のキャリア濃度が大きいと、オフ状態でもソース電極とドレイン電極の間に電流（オフ電流）が流れてしまう。そこで、半導体中のドナーあるいはアクセプタの濃度を低減させて、Ｉ型とすることにより、オフ電流を低減することが望まれた。なお、本明細書では、ドナーあるいはアクセプタに由来するキャリア濃度が１０１２／ｃｍ３以下の半導体をＩ型という。しかしながら、このような試みは、ＦＥＴのチャネル長を短くし、半導体層を厚くすると適用できないことが明らかとなった。
【００１１】
一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ型接合になったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子ボルトの導体を接触させ、理想的な（すなわち、界面に化合物やトラップ準位等がない）導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流入する。
【００１２】
その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、大雑把な計算では、電子濃度は、導体半導体接合界面から数ｎｍでは１０２０／ｃｍ３、数十ｎｍでは１０１８／ｃｍ３、数百ｎｍでは１０１６／ｃｍ３、数μｍでも１０１４／ｃｍ３である。すなわち、半導体自体がＩ型であっても、導体との接触によって、キャリア濃度の高い領域ができてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。
【００１３】
一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が１０１８／ｃｍ３であれば、数十ｎｍである。
【００１４】
そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。
【００１５】
同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。
【００１６】
ＦＥＴにおいて、ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるようにソース電極あるいはドレイン電極の材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるＦＥＴの特性が安定し、良品率が高くなるというメリットもある。
【００１７】
また、ゲートの材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、タングステンや白金等である。このような材料を用いて、半導体のサイズ（典型的には、ソース電極とドレイン電極の間隔）Ｌと実効的なゲート絶縁膜と半導体の厚さの和Ｔの比率Ｌ／Ｔが１０以上であれば、オフ電流が１×１０−１８Ａ以下の極めて小さいＦＥＴを作製できる。ここで、Ｔ＝（ゲート絶縁膜の厚さ×半導体の誘電率／ゲート絶縁膜の誘電率）＋半導体の厚さ、で算出される。
【００１８】
オン状態の電流（オン電流）を大きくするためや、薄膜形成技術の限界、あるいは微細化の結果等の理由により、比率Ｌ／Ｔは低下することが要求されている。例えば、半導体層を厚くすれば、断面積が大きくなるので、より多くの電流を流すことができる。また、半導体層やゲート絶縁層の厚さを量産できる限界まで薄くし、さらに、チャネル（ソース電極とドレイン電極の間の距離）を短くすると、相対的にＬがＴに対して小さくなる。また、パワーデバイスへの応用では、耐圧を高めるために、ゲート絶縁膜を厚くすることも求められる。
【００１９】
しかしながら、このような構造では、比率Ｌ／Ｔが４以下となると、オフ電流を低く保つことは不可能となった。同様な現象は、Ｌを１００ｎｍ未満、あるいはＴを１μｍ以上とすることによっても観測される。その原因を図７を用いて説明する。図７（Ａ）には導体半導体接合を有する典型的なＦＥＴの構造を示す。すなわち、半導体層１１の一方の面にソース電極１３ａとドレイン電極１３ｂを有する。また、半導体層１１の他方の面にはゲート絶縁膜１４とゲート１５を有する。
【００２０】
ソース電極１３ａと半導体層１１、およびドレイン電極１３ｂと半導体層１１との接合はオーミック接合となるように、導体が選択されている。また、ゲート１５には半導体の電子親和力より仕事関数の大きな材料を用いることにより、ソース電極１３ａやドレイン電極１３ｂから流入する電子を排除するようにする。
【００２１】
話を単純にするため、ソース電極１３ａやドレイン電極１３ｂが半導体層１１に電子を注入しようとする力と、ゲート１５が半導体層１１から電子を排除しようとする力を等しいものと考える。それらの力は、それぞれ、ソース電極１３ａ（あるいはドレイン電極１３ｂ）やゲート１５からの距離に依存すると考えられる。
【００２２】
半導体層１１の中で双方から同じだけ離れた場所では、それぞれの力が拮抗して、電子濃度は、本来の値と等しくなると考えられる。ソース電極１３ａからの距離がゲート１５からの距離より短ければ、前者の作用が勝り、その地点では、電子濃度がより高くなる。逆に、前者の距離が後者の距離より長ければ、後者の作用が勝り、その地点では、電子濃度がより低くなる。
【００２３】
ここで、距離について注意しておく。この場合の距離とは、空間的な距離ではなく、電磁気的な距離であるので、空間的な距離に誘電率をかけた値で比較する必要がある。
【００２４】
上記の前提に基づく、図７（Ａ）のＦＥＴの半導体層１１中の電子濃度の概念的な等高線を図７（Ｂ）に示す。ここでは、話を簡単にするために、ゲート絶縁膜１４の誘電率は半導体層１１の誘電率と等しいものとする。また、ソース電極１３ａ、ドレイン電極１３ｂとゲート１５の電位は等しくしてある。
【００２５】
ソース電極１３ａやドレイン電極１３ｂと半導体層１１との界面付近には電子濃度の高い領域１ａが存在する。そして、その次には、それよりも１桁程度電子濃度の低い領域１ｂ、さらに、その外側には、さらに１桁程度電子濃度の低い領域１ｃが存在し、さらに、その外側には、さらに１桁程度電子濃度の低い領域１ｄが存在し、その外側には、電子濃度がそれ以下の領域１ｅが存在する。
【００２６】
注目すべきは、領域１ｄが半導体層１１のゲート１５との反対側でつながっているということである。これは、その領域まではゲート１５の力が及ばず、ソース電極１３ａやドレイン電極１３ｂの力により電子が注入されたためである。
【００２７】
この図においては、比率Ｌ／Ｔは２弱である。ソース電極１３ａとドレイン電極１３ｂの間の距離を１２０ｎｍとすれば、半導体層１１の厚さは５０ｎｍであり、領域１ａと領域１ｂとの間の等高線は、概ね、電子濃度が１０２０／ｃｍ３であり、領域１ｄと領域１ｅとの間の等高線は、概ね、電子濃度が１０１７／ｃｍ３であることを示すと考えてよい。
【００２８】
また、ソース電極１３ａとドレイン電極１３ｂの間の距離を１．２μｍとすれば、半導体層１１の厚さは０．５μｍであり、領域１ａと領域１ｂとの間の等高線は、概ね、電子濃度が１０１８／ｃｍ３であり、領域１ｄと領域１ｅとの間の等高線は、概ね、電子濃度が１０１５／ｃｍ３であることを示すと考えてよい。
【００２９】
電子濃度が１０１５／ｃｍ３という値は、十分に低い値のように思えるが、抵抗率で１ｋΩｃｍ程度である。図に示すように、半導体層の３分の１以上は、電子濃度が１０１５／ｃｍ３以上であるので、チャネル長とチャネル幅が同じＦＥＴにおいては、抵抗は１０ＭΩ程度であり、ソース電極１３ａとドレイン電極１３ｂ間の電位差を１Ｖとした場合、オフ電流は０．１μＡも流れる。
【００３０】
つまり、オフ電流を小さくするには、このようなゲートの反対側の電子濃度が無視できない程度の値となる領域をなくすことが必要である。そのためには、半導体層１１を薄くすることが考えられる。つまり、ゲート１５の影響力が及ばない領域を減らすことである。図の場合では、例えば、半導体層１１を半分の厚さにすれば、オフ電流は１０万分の１まで下げることができると計算される。
【００３１】
しかしながら、例えば、ソース電極１３ａとドレイン電極１３ｂの間の距離が２４ｎｍというような極めて小さなデバイスにおいては、半導体層１１の厚さを、例えば、２．５ｎｍ以下としなければならず、そのような薄い半導体層１１を均質に形成することには技術的な困難が伴う。また、半導体層１１を薄くすると、オン電流を減らすこととなる。
【００３２】
第２の方法はゲート絶縁膜１４を薄くすることである。図のゲート絶縁膜１４の厚さを６分の１以下とすれば、ゲート１５の影響力を、半導体層１１の裏面にまで及ぼすことができる。しかし、上記の例と同様に、ソース電極１３ａとドレイン電極１３ｂの間の距離を２４ｎｍとすると、ゲート絶縁膜１４は０．８ｎｍ以下である必要がある。
【００３３】
酸化物半導体上においては、ゲート絶縁膜はスパッタ法やＣＶＤ法によって形成されている。これらの方法は、珪素の熱酸化法のように、高性能な絶縁膜を均一の厚さで形成することは困難なので、やはり、現実的ではない。
【００３４】
上記の考察は、ソース電極１３ａやドレイン電極１３ｂが半導体層１１に電子を注入しようとする力と、ゲート１５が半導体層１１から電子を排除しようとする力が等しいという前提であり、前者の力が後者よりも大きければ、より多くの電子がソース電極１３ａやドレイン電極１３ｂから半導体層１１に注入される。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】米国特許公開２００５／０１９９８７９号公報
【特許文献２】米国特許公開２００７／０１９４３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明は、導体半導体接合を有する新規の半導体装置、あるいは、新規の電界効果トランジスタ、あるいは新規の半導体装置の製造方法、あるいは新規の電界効果トランジスタの製造方法の少なくともひとつを提供することを課題とする。また、本発明は、上記に説明したように導体半導体接合を有するＦＥＴのサイズを変更することにより、ＦＥＴのオフ電流が増大してしまうことに対して有効な対策を提供することを課題の一つとする。特に、比率Ｌ／Ｔが２以下、あるいは、Ｌが１００ｎｍ未満、あるいはＴが１μｍ以上のＦＥＴにおいて、オフ電流が実用的に十分な小ささとなるような新規の構造を提供することを課題の一つとする。本発明は上記の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００３７】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、Ｎチャネル型ＦＥＴにおいては、高い電位を与えられる方をドレイン、他方をソースとし、Ｐチャネル型ＦＥＴにおいては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電位もおなじであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極、ドレイン電極という用語のかわりに第１の導体電極、第２の導体電極とも表現することがある。その場合は、電位の高低によって呼び名を変えない。
【００３８】
本発明の一態様は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有するＦＥＴにおいて、第１の導体電極および第２の導体電極の中間に、半導体層を横切るように設けられた第３の導体電極を有する。また、本発明の一態様は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極とゲートとを有するＦＥＴにおいて、半導体層の他方の面に半導体層を横切るように設けられた第３の導体電極を有する。上記において、第３の導体電極は、第１の導体電極から第２の導体電極への電流の流れを妨げるように形成されるとよい。あるいは、第３の導体電極は、第１の導体電極と第２の導体電極の中間に形成されるとよい。あるいは、第３の導体電極が半導体層に接する部分が、第１の導体電極および第２の導体電極がそれぞれ半導体層に接する部分の中間にあるように第３の導体電極を配置するとよい。
【００３９】
また、上記において、第３の導体電極は、第１もしくは第２の導体電極のいずれか一方のみと接しているか、同じ電位に保たれるような構造となっていることが好ましい。
【００４０】
上記に加えて、第３の導体電極が設けられたのと同じ面に、半導体層を横切るように設けられた第４の導体電極を有してもよい。第４の導体電極は第３の導体電極とは離間して設けられるとよい。その際、第３の導体電極は、第１もしくは第２の導体電極の一方と接しているか、同じ電位に保たれるような構造となっており、かつ、第４の導体電極は第１もしくは第２の導体電極の他方と接しているか、同じ電位に保たれるような構造となっていることが好ましい。
【００４１】
また、半導体層がドーピングにより、ドナーまたはアクセプタを高濃度に有する第１のドーピング領域と第２のドーピング領域を有するように構成し、第１のドーピング領域は第１の導体電極に接し、第２のドーピング領域は第２の導体電極に接するようにしてもよい。第１および第２のドーピング領域におけるドナーまたはアクセプタの濃度は１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３未満、好ましくは１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３未満となるように設定すればよい。
【００４２】
上記において、第１および第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さい、あるいは、第１および第２の導体電極と半導体層はオーミック接合であることが好ましい。
【００４３】
また、第３および／または第４の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きい、あるいは、第３および／または第４の導体電極と半導体層はショットキーバリヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。
【００４４】
さらに、半導体層とゲートとの間にはゲート絶縁膜を設けてもよい。あるいは、半導体層とゲートとの間をショットキーバリヤ型接合してもよい。また、第１の導体電極と第２の導体電極は同じ材料で構成される必要はない。
【００４５】
なお、半導体層の種類は、酸化物に限らず、硫化物等のＩＩ−ＶＩ族化合物でもよい。また、半導体のバンドギャップは２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【００４６】
以下、図面を用いて本発明のＦＥＴについて説明する。使用する用語は、上記に使用した用語と基本的に同じものを用いる。したがって、それらの用語の示す材料には、上記で使用した各用語に適用される条件を適用すればよい。例えば、以下の説明で第１の導体電極という説明があった場合には、その仕事関数としては上記の説明で示されたものを用いてもよい。
【００４７】
図１には本発明のＦＥＴの１例を示す。図１（Ａ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２と、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。
【００４８】
図１（Ｂ）は、図１（Ａ）で示したＦＥＴを下から見た様子を模式的に示したものである。図１（Ａ）のＦＥＴは何らかの基板上に構成されてもよいが、ここではわかりやすくするために基板を無視して表示する。図１（Ｂ）に示すように第３の導体電極２は、半導体層１を横切るように設けられる。
【００４９】
また、このＦＥＴでは第３の導体電極２は第１の導体電極３ａおよび第２の導体電極３ｂとは接していないが、他の配線等によってそのいずれか一方と同じ電位となるように構成されていてもよい。かくすると、使用中に何らかの理由で第３の導体電極２に流入したキャリア（Ｎチャネル型ＦＥＴであれば電子）を容易に排除できる。
【００５０】
図２（Ａ）には本発明のＦＥＴの他の例を示す。図２（Ａ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさんでゲート５を有する。また、半導体層の他方の面に第３の導体電極２を有する。
【００５１】
半導体層１にはドーピングによってドナー濃度の高い第１のドーピング領域６ａと第２のドーピング領域６ｂを設け、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第１のドーピング領域６ａと第２のドーピング領域６ｂはゲート５をマスクとして自己整合的に形成するとよい。第１のドーピング領域６ａと第２のドーピング領域６ｂは離間して形成する。
【００５２】
図２（Ｂ）には本発明のＦＥＴの他の例を示す。図２（Ｂ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２を有する。また、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。さらに、半導体層１は第１のドーピング領域６ａと第２のドーピング領域６ｂを有する。第１のドーピング領域６ａと第２のドーピング領域６ｂは離間して形成され、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。
【００５３】
図２（Ｃ）には本発明のＦＥＴの他の例を示す。図２（Ｃ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２と、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。ここで、第３の導体電極２は第１の導体電極３ａと接するように形成する。第１の導体電極３ａの代わりに、第２の導体電極３ｂと接するように形成してもよい。
【００５４】
図２（Ｄ）には本発明のＦＥＴの他の例を示す。図２（Ｄ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２ａ、第４の導体電極２ｂと、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。ここで、第３の導体電極２ａは第１の導体電極３ａと、また、第４の導体電極２ｂは第２の導体電極３ｂと接するように形成する。
【００５５】
図３（Ａ）には本発明のＦＥＴの他の例を示す。図３（Ａ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさんでゲート５を有する。また、半導体層の他方の面に第３の導体電極２を有する。
【００５６】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２は第１のドーピング領域６ａと接するように形成する。第１のドーピング領域６ａの代わりに第２のドーピング領域６ｂと接するように形成してもよい。
【００５７】
図３（Ｂ）には本発明のＦＥＴの他の例を示す。図３（Ｂ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよび第３の導体電極２を有する。また、半導体層の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。
【００５８】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２は第１のドーピング領域６ａおよび第１の導体電極３ａと接するように形成する。代わりに、第２のドーピング領域６ｂおよび第２の導体電極３ｂと接するように形成してもよい。
【００５９】
図３（Ｃ）には本発明のＦＥＴの他の例を示す。図３（Ｃ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさんでゲート５を有する。また、半導体層の他方の面に第３の導体電極２ａと第４の導体電極２ｂを有する。
【００６０】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２ａは第１のドーピング領域６ａと接するように形成され、第４の導体電極２ｂは第２のドーピング領域６ｂと接するように形成される。
【００６１】
図３（Ｄ）には本発明のＦＥＴの他の例を示す。図３（Ｄ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよび第３の導体電極２ａと第４の導体電極２ｂを有する。また、半導体層の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。
【００６２】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２ａは第１のドーピング領域６ａと第１の導体電極３ａに接するように形成され、第４の導体電極２ｂは第２のドーピング領域６ｂと第２の導体電極３ｂに接するように形成される。
【発明の効果】
【００６３】
上記の構成のいずれかを採用することにより、前記課題を解決できる。図１を用いて、その効果を説明する。図１（Ａ）には、本発明の１例であるＦＥＴの断面を示す。すなわち、半導体層１と、その一方の面に接して設けられた第１の導体電極３ａおよび第２の導体電極３ｂと、半導体層の他方の面に設けられたゲート絶縁膜４を間に挟んで設けられたゲート５とを有するＦＥＴにおいて、第１の導体電極３ａおよび第２の導体電極３ｂの中間に、半導体層１を横切るように設けられた第３の導体電極２を有する。
【００６４】
このような構成のＦＥＴでオフ電流が小さくなる理由を図１（Ｃ）で説明する。図１（Ｃ）では、ゲート５、第１の導体電極３ａ、第２の導体電極３ｂ、第３の導体電極２とも同じ電位に保たれているものとする。ゲート５、第１の導体電極３ａ、第２の導体電極３ｂ、半導体層１とゲート絶縁膜４の条件は、簡単のため、ここでは、図７での説明と同じものとする。また、第３の導体電極２の仕事関数は、ゲート５に用いられている材料の仕事関数と同じものとする。
【００６５】
図７（Ｂ）で示した場合と同様に、第１の導体電極３ａ、第２の導体電極３ｂから半導体層１に電子が注入されるため、第１の導体電極３ａ、第２の導体電極３ｂの近傍に極めて電子濃度の高い領域が形成され、周辺に向かうにしたがって、電子濃度が低くなる。また、ゲート５と半導体層１との間の作用で、ゲート絶縁膜４の近傍の電子が排除され、その部分の電子濃度が薄くなる。
【００６６】
しかし、図７（Ｂ）で示した場合と異なり、第３の導体電極２の周辺も極めて電子濃度の低い領域となる。これは、第３の導体電極２と半導体層１との間で、ショットキーバリヤ型接合が形成されるためである。その結果、図７（Ｂ）とは異なり、電子濃度の比較的高い領域が、ＦＥＴの中央部で分断される。このため、図７で示したようなＦＥＴに比べて、格段にオフ電流を低減できる。
【００６７】
上記の効果は、第３の導体電極２の半導体層１から電子を吸収する力が第１の導体電極３ａや第２の導体電極３ｂが半導体層１に電子が注入する力より大きい場合に顕著である。このような力の大小は、仕事関数や電子親和力によって決定される。具体的には、第３の導体電極２の仕事関数が、第１の導体電極３ａや第２の導体電極３ｂの仕事関数より０．３電子ボルト以上大きいとよい。
【００６８】
あるいは、第１の導体電極３ａや第２の導体電極３ｂの仕事関数は、半導体層１の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さいこと、あるいは、第１および第２の導体電極と半導体層はオーミック接合であることが好ましい。
【００６９】
あるいは、第３の導体電極２の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいこと、あるいは、第３の導体電極２と半導体層１はショットキーバリヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。
【００７０】
なお、第３の導体電極２は、半導体層１との間でショットキーバリヤ型接合を形成するため、電子は半導体層１から第３の導体電極２に比較的簡単に移動できるが、その逆は難しい。その場合、電子が第３の導体電極２に蓄積され、第３の導体電極２が電子を排除する作用がより一層、強まってしまい、ＦＥＴの動作が不安定となる。
【００７１】
このことを避けるためには、第３の導体電極２を第１の導体電極３ａもしくは第２の導体電極３ｂのいずれか一方と配線等を介して接するように構成するか、第１の導体電極３ａもしくは第２の導体電極３ｂのいずれか一方と同じ電位となるように設定すればよい。
【００７２】
また、興味深いことには、図１（Ａ）に示すＦＥＴの半導体層をさらに厚くした場合でも、電子濃度の分布の形状は、図１（Ｃ）と基本的に同じとなる。
【００７３】
ここでは、話を簡単にするため、第３の導体電極２が半導体層１から電子を排除する力が、第１の導体電極３ａや第２の導体電極３ｂが半導体層１に電子を注入する力と等しいものとする。その場合、図７の説明でおこなったように、それぞれの力の大小は、それぞれの距離に依存する。
【００７４】
ここで、第３の導体電極２からゲート５に垂直に引いた線を考える。この線上の、いずれの点においても、第１の導体電極３ａや第２の導体電極３ｂのいずれよりも、第３の導体電極２に近い。そのため、第３の導体電極２の影響力が、第１の導体電極３ａや第２の導体電極３ｂのいずれよりも大きく、結果として、電子を排除する力が、電子を注入する力にまさる。したがって、もともとの電子濃度よりも低い電子濃度となる。
【００７５】
すなわち、本発明は、半導体層１を厚く積層して、より多くの電流を取り出す装置にも都合がよい。上記は、半導体層１を厚くした場合についての考察であったが、同様にゲート絶縁膜４を厚くしても、同じく本発明によって効果が確認できる。その場合は、ＦＥＴのゲートの耐圧を高めることができる。
【００７６】
例えば、ここで、ゲートのみを正の電位に保つとすると、電位に応じて、ゲート絶縁膜４の近傍の半導体層１に電子濃度の高い領域ができ、第１の導体電極３ａや第２の導体電極３ｂの近傍の電子濃度の高い領域（すなわち抵抗の低い領域）とつながって、オン状態となる。
【００７７】
さらに、ゲート５の電位を高めると、ゲート絶縁膜４の近傍の半導体層の電子濃度は、さらに高くなり、また、ゲート絶縁膜４から離れた部分にも電子濃度の高い領域ができ、これらが第１の導体電極３ａや第２の導体電極３ｂの近傍の電子濃度の高い領域とつながって、さらにＦＥＴの抵抗が低下し、より多くの電流が流れる。しかし、半導体層１が薄いと、ゲート５の電位を高めても、流れる電流はある段階で飽和してしまう。
【００７８】
しかし、半導体層１が厚いと、ゲート５の電位をさらに高めれば、よりゲート絶縁膜から離れた領域にも電子濃度の高い領域ができるので、より多くの電流を得ることができる。従来のＦＥＴでは半導体層を厚くすると、先に説明したような理由で、オフ電流が大きくなったが、本発明では、半導体層を厚くしても、十分に低いオフ電流を得ることができる。
【００７９】
なお、本発明によって十分に低いオフ電流を得るには、ドナーあるいはアクセプタに由来するキャリア濃度を１０１２／ｃｍ３以下とすることが好ましい。特に、半導体層を厚くする場合には、このことに注意すべきである。なお、本明細書ではドナー（あるいはアクセプタ）の濃度とは、ドナー（あるいはアクセプタ）となりうる元素や化学基等の濃度に、そのイオン化率を乗じたものを言う。例えば、あるドナー元素が２％含まれていても、そのイオン化率が０．００５％であれば、ドナー濃度は１ｐｐｍ（＝０．０２×０．００００５）である。
【００８０】
上記の説明で、第３の導体電極２からゲート５に垂直に引いた線上のいずれの点においても、電子を排除する力が、電子を注入する力にまさる、と述べたが、第３の導体電極２から離れるに従って、第３の導体電極２と上記の点との距離と、第１の導体電極３ａや第２の導体電極３ｂと上記の点との距離との差は小さくなる。
【００８１】
したがって、電子濃度の低下も限られるようになり、半導体層１の本来の電子濃度（すなわち、ドナーあるいはアクセプタに由来する電子濃度）に近づく。そのような場合においては、オフ電流を決定するのは、半導体層１の本来の電子濃度であるため、その値がある程度小さくないと、オフ電流の低下も限られる。
【００８２】
上記に関連して、半導体層１が酸化物半導体である場合は、酸素欠損や水素濃度が小さい方が好ましい。酸素欠損や水素はドナーとなるためである。また、水素を含有すると、ＦＥＴの動作を不安定にする。水素濃度は１０１８／ｃｍ３以下とすることが好ましい。
【００８３】
上記の議論は導体半導体接合を有するＦＥＴに関するものであるが、ドナー濃度の濃度勾配を有するＦＥＴにおいても適応できる。特に、ＰＮ接合によって絶縁できないＦＥＴにおいては本発明によってソースドレイン間の分離ができる。
【００８４】
導体と半導体との接合においては、上記の説明のように、仕事関数と電子親和力等によって導体から半導体に電子が供給されたり、半導体から導体に電子が吸収されたりする。同じことが高濃度のドナーを有する領域と、低濃度のドナーを有する領域との境界で起こる。
【００８５】
例えば、第１の領域は、ドナー濃度が１×１０２０／ｃｍ３で、第２の領域は、ドナー濃度が１×１０１２／ｃｍ３であるとする。その場合、第１の領域の電子はバンド図では伝導帯の下端近辺に存在するのに対し、第２の領域の電子はバンドギャップの中央付近に存在する。すなわち、第１の領域の電子は、第２の領域の電子よりもポテンシャルが高い。
【００８６】
もし、第１の領域と第２の領域を接合すると、ポテンシャルの差により、第１の領域の電子は第２の領域に流入する。第１の領域の電子濃度が１×１０２０／ｃｍ３というような比較的、高濃度であれば、電子の供給は、導体と第２の領域が接した場合と同様と考えられ、第２の領域の相当、深い部分にまで電子が流入する。
【００８７】
その程度は、第２の領域の電子のポテンシャルの高さと第１の領域の電子のポテンシャルの高さの比率、すなわち、第２の領域の電子濃度と第１の領域の電子濃度の比率に依存し、第２の領域の電子濃度が低ければ、より深い部分にまで第１の領域から電子が注入される。いうまでもなく、このように注入された電子は、オフ電流を増加させる。
【００８８】
特に、珪素の場合と、よりバンドギャップの大きな半導体の場合とを比較すると、後者の方が、第２の領域のより深い部分まで電子が注入される。これは、後者の方がバンドギャップが大きいため、第１の領域の電子と第２の領域の電子のポテンシャルの差が大きいためである。
【００８９】
このような、高濃度のドナーを有する領域からのキャリアの流入を防ぐには、上記のような第３の導体電極によって、ショットキーバリヤ型接合を形成し、半導体層中に図１（Ｃ）に示されるような電子濃度の極めて低い領域を形成すればよい。
【００９０】
なお、上記のＦＥＴにおいて、第３の導体電極２が第１の導体電極３ａと同電位に保たれており、かつ第１の導体電極３ａに印加される電位が、第２の導体電極３ｂに印加される電位よりも高くなった場合には、上記のようなショットキーバリヤ型接合の領域は縮小し、第２の導体電極３ｂより半導体層１に電子が流入する。
【００９１】
そのことを避けるためには、常に、第１の導体電極３ａの電位が第２の導体電極３ｂの電位より高くなるように回路を設計するか、図２（Ｄ）、図３（Ｃ）あるいは図３（Ｄ）に示すように、第３の導体電極に加えて、第４の導体電極を設けて、これを第２の導体電極３ｂと同じ電位となるようにすればよい。
【００９２】
このような構造は、第１の導体電極と第２の導体電極の間で、電流が往復する回路、例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のメモリセルのトランジスタや、アクティブマトリクス表示装置のスイッチングトランジスタにおいて有効である。
【００９３】
なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面では、化学的反応により半導体と導体の化合物が生成されたり、あるいは電荷や異種元素がトラップされたりして複雑な物性が観察されることも多い。
【００９４】
また、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から５ｎｍ離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。
【００９５】
さらに、第３の導体電極の材料として、半導体層との間で化学的に安定な材料、例えば、白金やパラジウム等の貴金属を用いるとよい。また、半導体層が酸化物であれば、第３の導体電極の材料として、酸化物導電体を用いてもよい。
【００９６】
本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、１ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか、他方がキャリアとして存在しないとか、あるいは、他方の有効質量が自由電子の１００倍以上であるとか、という場合において好ましい結果が得られる。
【図面の簡単な説明】
【００９７】
【図１】本発明の電界効果トランジスタの一例および動作原理を示す図である。
【図２】本発明の電界効果トランジスタの例を示す図である。
【図３】本発明の電界効果トランジスタの例を示す図である。
【図４】実施の形態１の電界効果トランジスタの作製工程を示す図である。
【図５】実施の形態２の電界効果トランジスタの作製工程を示す図である。
【図６】実施の形態３の電界効果トランジスタの作製工程を示す図である。
【図７】従来の電界効果トランジスタの例および動作を示す図である。
【発明を実施するための形態】
【００９８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００９９】
（実施の形態１）
本実施の形態では、図１（Ａ）に示すＦＥＴの作製方法について図４（Ａ）乃至図４（Ｆ）を用いて説明する。まず、図４（Ａ）に示すように、基板１０１上に、第３の導体電極１０２を形成する。基板１０１としては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板１０１は絶縁体単独、あるいは絶縁体や導体や半導体の表面に絶縁層を形成したもの等であることが好ましい。
【０１００】
基板１０１に絶縁体を用いる場合には、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる。導体を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化ガリウム等を用いることができる。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。
【０１０１】
第３の導体電極１０２の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。あるいは窒化インジウムのように電子親和力が５電子ボルト以上の化合物を用いてもよい。第３の導体電極１０２はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ１００ｎｍの白金膜をスパッタリング法で形成し、これをエッチングして、第３の導体電極１０２を形成する。
【０１０２】
次に、図４（Ｂ）に示すように、導体膜１０３を形成する。導体膜１０３は、後に、第１および第２の導体電極となるものである。そのため、その目的に適した材料を用いて構成する。例えば、チタン、モリブテン、窒化チタン、窒化モリブテン等である。導体膜１０３はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成してもよい。
【０１０３】
また、導体膜１０３は、第３の導体電極１０２に重なって形成され、その後、所定の形状にパターニングされるため、第３の導体電極１０２を構成する材料とエッチングレートが異なるものであることが好ましい。本実施の形態では、厚さ１００ｎｍのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体膜１０３とする。
【０１０４】
次に、導体膜１０３をエッチングして、第１の導体電極１０３ａ、第２の導体電極１０３ｂを形成する。さらに、スパッタリング法により、第１の絶縁膜１０４を形成する（図４（Ｃ）参照）。第１の絶縁膜１０４の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム等を用いることができる。本実施の形態では、第１の絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用いる。
【０１０５】
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図４（Ｄ）に示すように、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０２が露出するまでおこなう。その結果、第１の導体電極１０３ａと第３の導体電極１０２の間、および、第２の導体電極１０３ｂと第３の導体電極１０２の間に絶縁物１０４ａ、１０４ｂそれぞれが埋め込まれた形状となる。
【０１０６】
その後、インジウムと亜鉛を有する酸化物半導体層を形成し、これをパターニングして、半導体層１０５を得る。酸化物半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ２００ｎｍのインジウム亜鉛酸化物膜を形成し、これを半導体層１０５に用いる。
【０１０７】
さらに、スパッタリング法により、第２の絶縁膜１０６を形成する（図４（Ｅ）参照）。第２の絶縁膜１０６はゲート絶縁膜として用いられる。第２の絶縁膜１０６の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。本実施の形態では、第２の絶縁膜１０６として、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムを用いる。
【０１０８】
半導体層１０５を形成後、あるいは、第２の絶縁膜１０６を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、半導体層１０５中の水素濃度や酸素欠損を低減させるためであり、可能であれば、半導体層１０５形成直後におこなうとよい。
【０１０９】
その後、ゲート１０７を形成する。ゲート１０７は、図４（Ｆ）に示すように、第３の導体電極１０２と重なり、かつ、第１の導体電極１０３ａ、第２の導体電極１０３ｂの一部と重なるように形成されることが好ましい。
【０１１０】
ゲート１０７の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。ゲート１０７はそのような材料単独で構成してもよいし、多層構造とし、第２の絶縁膜１０６に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート１０７を形成する。このようにして、ＦＥＴが形成される。
【０１１１】
（実施の形態２）
本実施の形態では、図２（Ｄ）に示すＦＥＴの作製方法について図５（Ａ）乃至図５（Ｇ）を用いて説明する。まず、図５（Ａ）に示すように、基板１０１上に、第３の導体電極１０２ａと第４の導体電極１０２ｂを形成する。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。また、第３の導体電極１０２ａと第４の導体電極１０２ｂの材料としては、スパッタリング法で形成した厚さ１００ｎｍの白金を用いる。これをエッチングして、第３の導体電極１０２ａと第４の導体電極１０２ｂを形成する。
【０１１２】
次に、図５（Ｂ）に示すように、導体膜１０３を形成する。本実施の形態では、厚さ１００ｎｍのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体膜１０３とする。
【０１１３】
次に、導体膜１０３を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図５（Ｃ）に示すように、第３の導体電極１０２ａ、第４の導体電極１０２ｂが露出するまでおこなう。その結果、導体膜１０３ｃが、第３の導体電極１０２ａと第４の導体電極１０２ｂの間に埋め込まれた形状となる。
【０１１４】
そして、図５（Ｄ）に示すように、導体膜１０３ｃをエッチングして、第３の導体電極１０２ａ、第４の導体電極１０２ｂの間に隙間を形成する。さらに、図５（Ｅ）に示すようにスパッタリング法により、第１の絶縁膜１０４を形成する。本実施の形態では、第１の絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用いる。
【０１１５】
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図５（Ｆ）に示すように、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０２ａ、第４の導体電極１０２ｂが露出するまでおこなう。この結果、絶縁物１０４ａが、第３の導体電極１０２ａと第４の導体電極１０２ｂの間に埋め込まれた形状となる。
【０１１６】
その後、インジウムと亜鉛とガリウムが等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ２００ｎｍのインジウム亜鉛ガリウム酸化物膜を形成し、これをパターニングして、半導体層１０５を形成する。さらに、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムにより、第２の絶縁膜１０６を形成する。
【０１１７】
その後、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのチタン膜をスパッタリング法で形成し、これをエッチングして、ゲート１０７を形成する。ゲート１０７は、図５（Ｇ）に示すように、第３の導体電極１０２ａ、第４の導体電極１０２ｂと重なり、かつ、第１の導体電極１０３ａ、第２の導体電極１０３ｂの一部と重なるように形成されることが好ましい。このようにして、ＦＥＴが形成される。
【０１１８】
（実施の形態３）
本実施の形態では、図２（Ａ）に示すＦＥＴの作製方法について図６（Ａ）乃至図６（Ｅ）を用いて説明する。まず、基板１０１上に、第３の導体電極１０２を形成する。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。また、第３の導体電極１０２は、厚さ１００ｎｍの白金膜をスパッタリング法で形成し、これをエッチングして形成する。
【０１１９】
次に、図６（Ａ）に示すように、第１の絶縁膜１０４を形成する。本実施の形態では、第１の絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用いる。
【０１２０】
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図６（Ｂ）に示すように、第３の導体電極１０２が露出するまでおこなう。この結果、第３の導体電極１０２が絶縁物１０４ａと絶縁物１０４ｂの間に埋め込まれた形状となる。
【０１２１】
その後、半導体層１０５として、インジウムと亜鉛とガリウムがインジウム：ガリウム：亜鉛＝２：２：１の比率で含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ２００ｎｍのインジウム亜鉛ガリウム酸化物膜を形成する。さらに、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムにより、第２の絶縁膜１０６を形成する。
【０１２２】
その後、厚さ５０ｎｍの白金膜と厚さ１５０ｎｍのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート１０７を形成する。図６（Ｃ）に示すように、ゲート１０７は、第３の導体電極１０２と重なるように形成されることが好ましい。
【０１２３】
そして、ゲート１０７をマスクとして、半導体層１０５にインジウム亜鉛ガリウム酸化物を還元させる作用のあるイオン、例えば、リンイオン、硼素イオン、チタンイオン等をイオン注入法で導入する。
【０１２４】
本実施の形態ではリンイオンを用いる。リンイオンは珪素半導体プロセスでも用いられており、かつ、イオン半径も大きく、イオンがＦＥＴの中を移動しないため、ＦＥＴの特性の安定性信頼性の面でメリットがある。かくして、図６（Ｄ）に示すように第１のドーピング領域１０８ａと第２のドーピング領域１０８ｂを形成する。
【０１２５】
その後、第３の絶縁膜１０９として、厚さ３００ｎｍの酸化珪素膜をＣＶＤ法により形成する。第３の絶縁膜１０９は、その表面を化学的機械的研磨法等で平坦化される。そして、第３の絶縁膜１０９および第２の絶縁膜１０６に、第１のドーピング領域１０８ａと第２のドーピング領域１０８ｂに達するコンタクトホールを形成し、第１の導体電極１０３ａと第２の導体電極１０３ｂを形成する。
【０１２６】
本実施の形態では、第１の導体電極１０３ａと第２の導体電極１０３ｂは、厚さ５０ｎｍの窒化チタン膜と厚さ１５０ｎｍのチタン膜を、スパッタリング法で連続的に形成して、これをパターニングして形成する。このようにして、図６（Ｅ）に示されるＦＥＴが形成される。
【０１２７】
（実施の形態４）
上記実施の形態１乃至３で示した半導体装置は、さまざまな電子機器に用いることができる。例えば、液晶ディスプレー、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレー、ＦＥ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ）ディスプレー等の表示装置の駆動回路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話他の通信機器、電子手帳、携帯音楽プレーヤ等である。
【符号の説明】
【０１２８】
１ 半導体層
１ａ 領域
１ｂ 領域
１ｃ 領域
１ｄ 領域
１ｅ 領域
２ 第３の導体電極
２ａ 第３の導体電極
２ｂ 第４の導体電極
３ａ 第１の導体電極
３ｂ 第２の導体電極
４ ゲート絶縁膜
５ ゲート
６ａ 第１のドーピング領域
６ｂ 第２のドーピング領域
１１ 半導体層
１３ａ ソース電極
１３ｂ ドレイン電極
１４ ゲート絶縁膜
１５ ゲート
１０１ 基板
１０２ 第３の導体電極
１０２ａ 第３の導体電極
１０２ｂ 第４の導体電極
１０３ 導体膜
１０３ａ 第１の導体電極
１０３ｂ 第２の導体電極
１０３ｃ 導体膜
１０４ 第１の絶縁膜
１０４ａ 絶縁物
１０４ｂ 絶縁物
１０５ 半導体層
１０６ 第２の絶縁膜
１０７ ゲート
１０８ａ 第１のドーピング領域
１０８ｂ 第２のドーピング領域
１０９ 第３の絶縁膜
【技術分野】
【０００１】
本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）とは、半導体にソース、ドレインという領域を設け、それぞれに電極を設けて、電位を与え、絶縁膜あるいはショットキーバリヤを介してゲートとよばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソースとドレイン間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲルマニウム等のＩＶ族元素（１４族元素）やガリウムヒ素、インジウムリン、窒化ガリウム等のＩＩＩ−Ｖ族化合物、硫化亜鉛、カドミウムテルル等のＩＩ−ＶＩ族化合物等が挙げられる。
【０００３】
近年、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物等の酸化物を半導体として用いたＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、それらの材料が３電子ボルト以上の大きなバンドギャップを有するが故に、酸化物半導体を用いたＦＥＴをディスプレーやパワーデバイス等に応用することが議論されている。
【０００４】
例えば、バンドギャップが３電子ボルト以上ということは、可視光に対して透明であるので、ディスプレーとして用いた場合、ＦＥＴ部分も光を透過でき、開口率が向上することが期待される。
【０００５】
また、このような大きなバンドギャップという特徴は、パワーデバイスに用いられる炭化珪素と同じなので、同様にパワーデバイスとなることが期待される。
【０００６】
さらに、バンドギャップが大きいということは、熱励起キャリアが少ないことを意味する。例えば、室温において、珪素では、バンドギャップが１．１電子ボルトであるので、熱励起キャリアは１０１１／ｃｍ３程度であるが、バンドギャップが３．２電子ボルトの半導体では、熱励起キャリアは１０−７／ｃｍ３程度と計算される。
【０００７】
珪素の場合、全く、不純物を含まないものを作っても、熱励起によるキャリアが上記のように存在するため、抵抗率は、１０５Ωｃｍ以上とできないが、バンドギャップが３．２電子ボルトの半導体では、理論的には、１０２０Ωｃｍ以上の抵抗率が得られる。このような半導体でＦＥＴを作製し、オフ状態（ゲートの電位がソースの電位と同じ状態）における高い抵抗率を用いれば、電荷を半永久的に閉じこめることも可能となると期待される。
【０００８】
ところで、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインに相当するものを形成していた。
【０００９】
なお、一般的な半導体関連の学術書では「導体半導体接合」は「金属半導体接合」と表記される。この場合、金属とは、導体という意味である。例えば、高濃度にドーピングされ、抵抗率が著しく低下した珪素等の半導体（特に縮退半導体）や、窒化チタン、窒化タングステン等の金属窒化物や酸化錫インジウムや酸化アルミニウム亜鉛等の金属酸化物等も「金属半導体接合」では金属として扱われる。しかしながら、そのような場合、「金属」という用語は誤解を招きやすいので、本明細書では「金属半導体接合」ではなく「導体半導体接合」と表記する。
【００１０】
さて、導体半導体接合によって、ソース、ドレインに相当するものを形成したＦＥＴでは、用いる半導体のキャリア濃度が大きいと、オフ状態でもソース電極とドレイン電極の間に電流（オフ電流）が流れてしまう。そこで、半導体中のドナーあるいはアクセプタの濃度を低減させて、Ｉ型とすることにより、オフ電流を低減することが望まれた。なお、本明細書では、ドナーあるいはアクセプタに由来するキャリア濃度が１０１２／ｃｍ３以下の半導体をＩ型という。しかしながら、このような試みは、ＦＥＴのチャネル長を短くし、半導体層を厚くすると適用できないことが明らかとなった。
【００１１】
一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ型接合になったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子ボルトの導体を接触させ、理想的な（すなわち、界面に化合物やトラップ準位等がない）導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流入する。
【００１２】
その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、大雑把な計算では、電子濃度は、導体半導体接合界面から数ｎｍでは１０２０／ｃｍ３、数十ｎｍでは１０１８／ｃｍ３、数百ｎｍでは１０１６／ｃｍ３、数μｍでも１０１４／ｃｍ３である。すなわち、半導体自体がＩ型であっても、導体との接触によって、キャリア濃度の高い領域ができてしまう。このようなキャリアの多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。
【００１３】
一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が１０１８／ｃｍ３であれば、数十ｎｍである。
【００１４】
そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。
【００１５】
同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。
【００１６】
ＦＥＴにおいて、ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるようにソース電極あるいはドレイン電極の材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるＦＥＴの特性が安定し、良品率が高くなるというメリットもある。
【００１７】
また、ゲートの材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、タングステンや白金等である。このような材料を用いて、半導体のサイズ（典型的には、ソース電極とドレイン電極の間隔）Ｌと実効的なゲート絶縁膜と半導体の厚さの和Ｔの比率Ｌ／Ｔが１０以上であれば、オフ電流が１×１０−１８Ａ以下の極めて小さいＦＥＴを作製できる。ここで、Ｔ＝（ゲート絶縁膜の厚さ×半導体の誘電率／ゲート絶縁膜の誘電率）＋半導体の厚さ、で算出される。
【００１８】
オン状態の電流（オン電流）を大きくするためや、薄膜形成技術の限界、あるいは微細化の結果等の理由により、比率Ｌ／Ｔは低下することが要求されている。例えば、半導体層を厚くすれば、断面積が大きくなるので、より多くの電流を流すことができる。また、半導体層やゲート絶縁層の厚さを量産できる限界まで薄くし、さらに、チャネル（ソース電極とドレイン電極の間の距離）を短くすると、相対的にＬがＴに対して小さくなる。また、パワーデバイスへの応用では、耐圧を高めるために、ゲート絶縁膜を厚くすることも求められる。
【００１９】
しかしながら、このような構造では、比率Ｌ／Ｔが４以下となると、オフ電流を低く保つことは不可能となった。同様な現象は、Ｌを１００ｎｍ未満、あるいはＴを１μｍ以上とすることによっても観測される。その原因を図７を用いて説明する。図７（Ａ）には導体半導体接合を有する典型的なＦＥＴの構造を示す。すなわち、半導体層１１の一方の面にソース電極１３ａとドレイン電極１３ｂを有する。また、半導体層１１の他方の面にはゲート絶縁膜１４とゲート１５を有する。
【００２０】
ソース電極１３ａと半導体層１１、およびドレイン電極１３ｂと半導体層１１との接合はオーミック接合となるように、導体が選択されている。また、ゲート１５には半導体の電子親和力より仕事関数の大きな材料を用いることにより、ソース電極１３ａやドレイン電極１３ｂから流入する電子を排除するようにする。
【００２１】
話を単純にするため、ソース電極１３ａやドレイン電極１３ｂが半導体層１１に電子を注入しようとする力と、ゲート１５が半導体層１１から電子を排除しようとする力を等しいものと考える。それらの力は、それぞれ、ソース電極１３ａ（あるいはドレイン電極１３ｂ）やゲート１５からの距離に依存すると考えられる。
【００２２】
半導体層１１の中で双方から同じだけ離れた場所では、それぞれの力が拮抗して、電子濃度は、本来の値と等しくなると考えられる。ソース電極１３ａからの距離がゲート１５からの距離より短ければ、前者の作用が勝り、その地点では、電子濃度がより高くなる。逆に、前者の距離が後者の距離より長ければ、後者の作用が勝り、その地点では、電子濃度がより低くなる。
【００２３】
ここで、距離について注意しておく。この場合の距離とは、空間的な距離ではなく、電磁気的な距離であるので、空間的な距離に誘電率をかけた値で比較する必要がある。
【００２４】
上記の前提に基づく、図７（Ａ）のＦＥＴの半導体層１１中の電子濃度の概念的な等高線を図７（Ｂ）に示す。ここでは、話を簡単にするために、ゲート絶縁膜１４の誘電率は半導体層１１の誘電率と等しいものとする。また、ソース電極１３ａ、ドレイン電極１３ｂとゲート１５の電位は等しくしてある。
【００２５】
ソース電極１３ａやドレイン電極１３ｂと半導体層１１との界面付近には電子濃度の高い領域１ａが存在する。そして、その次には、それよりも１桁程度電子濃度の低い領域１ｂ、さらに、その外側には、さらに１桁程度電子濃度の低い領域１ｃが存在し、さらに、その外側には、さらに１桁程度電子濃度の低い領域１ｄが存在し、その外側には、電子濃度がそれ以下の領域１ｅが存在する。
【００２６】
注目すべきは、領域１ｄが半導体層１１のゲート１５との反対側でつながっているということである。これは、その領域まではゲート１５の力が及ばず、ソース電極１３ａやドレイン電極１３ｂの力により電子が注入されたためである。
【００２７】
この図においては、比率Ｌ／Ｔは２弱である。ソース電極１３ａとドレイン電極１３ｂの間の距離を１２０ｎｍとすれば、半導体層１１の厚さは５０ｎｍであり、領域１ａと領域１ｂとの間の等高線は、概ね、電子濃度が１０２０／ｃｍ３であり、領域１ｄと領域１ｅとの間の等高線は、概ね、電子濃度が１０１７／ｃｍ３であることを示すと考えてよい。
【００２８】
また、ソース電極１３ａとドレイン電極１３ｂの間の距離を１．２μｍとすれば、半導体層１１の厚さは０．５μｍであり、領域１ａと領域１ｂとの間の等高線は、概ね、電子濃度が１０１８／ｃｍ３であり、領域１ｄと領域１ｅとの間の等高線は、概ね、電子濃度が１０１５／ｃｍ３であることを示すと考えてよい。
【００２９】
電子濃度が１０１５／ｃｍ３という値は、十分に低い値のように思えるが、抵抗率で１ｋΩｃｍ程度である。図に示すように、半導体層の３分の１以上は、電子濃度が１０１５／ｃｍ３以上であるので、チャネル長とチャネル幅が同じＦＥＴにおいては、抵抗は１０ＭΩ程度であり、ソース電極１３ａとドレイン電極１３ｂ間の電位差を１Ｖとした場合、オフ電流は０．１μＡも流れる。
【００３０】
つまり、オフ電流を小さくするには、このようなゲートの反対側の電子濃度が無視できない程度の値となる領域をなくすことが必要である。そのためには、半導体層１１を薄くすることが考えられる。つまり、ゲート１５の影響力が及ばない領域を減らすことである。図の場合では、例えば、半導体層１１を半分の厚さにすれば、オフ電流は１０万分の１まで下げることができると計算される。
【００３１】
しかしながら、例えば、ソース電極１３ａとドレイン電極１３ｂの間の距離が２４ｎｍというような極めて小さなデバイスにおいては、半導体層１１の厚さを、例えば、２．５ｎｍ以下としなければならず、そのような薄い半導体層１１を均質に形成することには技術的な困難が伴う。また、半導体層１１を薄くすると、オン電流を減らすこととなる。
【００３２】
第２の方法はゲート絶縁膜１４を薄くすることである。図のゲート絶縁膜１４の厚さを６分の１以下とすれば、ゲート１５の影響力を、半導体層１１の裏面にまで及ぼすことができる。しかし、上記の例と同様に、ソース電極１３ａとドレイン電極１３ｂの間の距離を２４ｎｍとすると、ゲート絶縁膜１４は０．８ｎｍ以下である必要がある。
【００３３】
酸化物半導体上においては、ゲート絶縁膜はスパッタ法やＣＶＤ法によって形成されている。これらの方法は、珪素の熱酸化法のように、高性能な絶縁膜を均一の厚さで形成することは困難なので、やはり、現実的ではない。
【００３４】
上記の考察は、ソース電極１３ａやドレイン電極１３ｂが半導体層１１に電子を注入しようとする力と、ゲート１５が半導体層１１から電子を排除しようとする力が等しいという前提であり、前者の力が後者よりも大きければ、より多くの電子がソース電極１３ａやドレイン電極１３ｂから半導体層１１に注入される。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】米国特許公開２００５／０１９９８７９号公報
【特許文献２】米国特許公開２００７／０１９４３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明は、導体半導体接合を有する新規の半導体装置、あるいは、新規の電界効果トランジスタ、あるいは新規の半導体装置の製造方法、あるいは新規の電界効果トランジスタの製造方法の少なくともひとつを提供することを課題とする。また、本発明は、上記に説明したように導体半導体接合を有するＦＥＴのサイズを変更することにより、ＦＥＴのオフ電流が増大してしまうことに対して有効な対策を提供することを課題の一つとする。特に、比率Ｌ／Ｔが２以下、あるいは、Ｌが１００ｎｍ未満、あるいはＴが１μｍ以上のＦＥＴにおいて、オフ電流が実用的に十分な小ささとなるような新規の構造を提供することを課題の一つとする。本発明は上記の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００３７】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、Ｎチャネル型ＦＥＴにおいては、高い電位を与えられる方をドレイン、他方をソースとし、Ｐチャネル型ＦＥＴにおいては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電位もおなじであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極、ドレイン電極という用語のかわりに第１の導体電極、第２の導体電極とも表現することがある。その場合は、電位の高低によって呼び名を変えない。
【００３８】
本発明の一態様は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有するＦＥＴにおいて、第１の導体電極および第２の導体電極の中間に、半導体層を横切るように設けられた第３の導体電極を有する。また、本発明の一態様は、半導体層と、その一方の面に接して設けられた第１および第２の導体電極とゲートとを有するＦＥＴにおいて、半導体層の他方の面に半導体層を横切るように設けられた第３の導体電極を有する。上記において、第３の導体電極は、第１の導体電極から第２の導体電極への電流の流れを妨げるように形成されるとよい。あるいは、第３の導体電極は、第１の導体電極と第２の導体電極の中間に形成されるとよい。あるいは、第３の導体電極が半導体層に接する部分が、第１の導体電極および第２の導体電極がそれぞれ半導体層に接する部分の中間にあるように第３の導体電極を配置するとよい。
【００３９】
また、上記において、第３の導体電極は、第１もしくは第２の導体電極のいずれか一方のみと接しているか、同じ電位に保たれるような構造となっていることが好ましい。
【００４０】
上記に加えて、第３の導体電極が設けられたのと同じ面に、半導体層を横切るように設けられた第４の導体電極を有してもよい。第４の導体電極は第３の導体電極とは離間して設けられるとよい。その際、第３の導体電極は、第１もしくは第２の導体電極の一方と接しているか、同じ電位に保たれるような構造となっており、かつ、第４の導体電極は第１もしくは第２の導体電極の他方と接しているか、同じ電位に保たれるような構造となっていることが好ましい。
【００４１】
また、半導体層がドーピングにより、ドナーまたはアクセプタを高濃度に有する第１のドーピング領域と第２のドーピング領域を有するように構成し、第１のドーピング領域は第１の導体電極に接し、第２のドーピング領域は第２の導体電極に接するようにしてもよい。第１および第２のドーピング領域におけるドナーまたはアクセプタの濃度は１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３未満、好ましくは１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３未満となるように設定すればよい。
【００４２】
上記において、第１および第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さい、あるいは、第１および第２の導体電極と半導体層はオーミック接合であることが好ましい。
【００４３】
また、第３および／または第４の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きい、あるいは、第３および／または第４の導体電極と半導体層はショットキーバリヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。
【００４４】
さらに、半導体層とゲートとの間にはゲート絶縁膜を設けてもよい。あるいは、半導体層とゲートとの間をショットキーバリヤ型接合してもよい。また、第１の導体電極と第２の導体電極は同じ材料で構成される必要はない。
【００４５】
なお、半導体層の種類は、酸化物に限らず、硫化物等のＩＩ−ＶＩ族化合物でもよい。また、半導体のバンドギャップは２電子ボルト以上４電子ボルト未満、好ましくは、２．９電子ボルト以上３．５電子ボルト未満とするとよい。
【００４６】
以下、図面を用いて本発明のＦＥＴについて説明する。使用する用語は、上記に使用した用語と基本的に同じものを用いる。したがって、それらの用語の示す材料には、上記で使用した各用語に適用される条件を適用すればよい。例えば、以下の説明で第１の導体電極という説明があった場合には、その仕事関数としては上記の説明で示されたものを用いてもよい。
【００４７】
図１には本発明のＦＥＴの１例を示す。図１（Ａ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２と、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。
【００４８】
図１（Ｂ）は、図１（Ａ）で示したＦＥＴを下から見た様子を模式的に示したものである。図１（Ａ）のＦＥＴは何らかの基板上に構成されてもよいが、ここではわかりやすくするために基板を無視して表示する。図１（Ｂ）に示すように第３の導体電極２は、半導体層１を横切るように設けられる。
【００４９】
また、このＦＥＴでは第３の導体電極２は第１の導体電極３ａおよび第２の導体電極３ｂとは接していないが、他の配線等によってそのいずれか一方と同じ電位となるように構成されていてもよい。かくすると、使用中に何らかの理由で第３の導体電極２に流入したキャリア（Ｎチャネル型ＦＥＴであれば電子）を容易に排除できる。
【００５０】
図２（Ａ）には本発明のＦＥＴの他の例を示す。図２（Ａ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさんでゲート５を有する。また、半導体層の他方の面に第３の導体電極２を有する。
【００５１】
半導体層１にはドーピングによってドナー濃度の高い第１のドーピング領域６ａと第２のドーピング領域６ｂを設け、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第１のドーピング領域６ａと第２のドーピング領域６ｂはゲート５をマスクとして自己整合的に形成するとよい。第１のドーピング領域６ａと第２のドーピング領域６ｂは離間して形成する。
【００５２】
図２（Ｂ）には本発明のＦＥＴの他の例を示す。図２（Ｂ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２を有する。また、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。さらに、半導体層１は第１のドーピング領域６ａと第２のドーピング領域６ｂを有する。第１のドーピング領域６ａと第２のドーピング領域６ｂは離間して形成され、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。
【００５３】
図２（Ｃ）には本発明のＦＥＴの他の例を示す。図２（Ｃ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２と、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。ここで、第３の導体電極２は第１の導体電極３ａと接するように形成する。第１の導体電極３ａの代わりに、第２の導体電極３ｂと接するように形成してもよい。
【００５４】
図２（Ｄ）には本発明のＦＥＴの他の例を示す。図２（Ｄ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂ、第３の導体電極２ａ、第４の導体電極２ｂと、半導体層１の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。ここで、第３の導体電極２ａは第１の導体電極３ａと、また、第４の導体電極２ｂは第２の導体電極３ｂと接するように形成する。
【００５５】
図３（Ａ）には本発明のＦＥＴの他の例を示す。図３（Ａ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさんでゲート５を有する。また、半導体層の他方の面に第３の導体電極２を有する。
【００５６】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２は第１のドーピング領域６ａと接するように形成する。第１のドーピング領域６ａの代わりに第２のドーピング領域６ｂと接するように形成してもよい。
【００５７】
図３（Ｂ）には本発明のＦＥＴの他の例を示す。図３（Ｂ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよび第３の導体電極２を有する。また、半導体層の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。
【００５８】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２は第１のドーピング領域６ａおよび第１の導体電極３ａと接するように形成する。代わりに、第２のドーピング領域６ｂおよび第２の導体電極３ｂと接するように形成してもよい。
【００５９】
図３（Ｃ）には本発明のＦＥＴの他の例を示す。図３（Ｃ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよびゲート絶縁膜４を間にはさんでゲート５を有する。また、半導体層の他方の面に第３の導体電極２ａと第４の導体電極２ｂを有する。
【００６０】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２ａは第１のドーピング領域６ａと接するように形成され、第４の導体電極２ｂは第２のドーピング領域６ｂと接するように形成される。
【００６１】
図３（Ｄ）には本発明のＦＥＴの他の例を示す。図３（Ｄ）のＦＥＴは半導体層１と、その一方の面に第１の導体電極３ａと第２の導体電極３ｂおよび第３の導体電極２ａと第４の導体電極２ｂを有する。また、半導体層の他方の面にゲート絶縁膜４を間にはさんでゲート５を有する。
【００６２】
さらに半導体層１には離間して形成された第１のドーピング領域６ａと第２のドーピング領域６ｂが設けられ、それぞれ、第１の導体電極３ａと第２の導体電極３ｂに接する。第３の導体電極２ａは第１のドーピング領域６ａと第１の導体電極３ａに接するように形成され、第４の導体電極２ｂは第２のドーピング領域６ｂと第２の導体電極３ｂに接するように形成される。
【発明の効果】
【００６３】
上記の構成のいずれかを採用することにより、前記課題を解決できる。図１を用いて、その効果を説明する。図１（Ａ）には、本発明の１例であるＦＥＴの断面を示す。すなわち、半導体層１と、その一方の面に接して設けられた第１の導体電極３ａおよび第２の導体電極３ｂと、半導体層の他方の面に設けられたゲート絶縁膜４を間に挟んで設けられたゲート５とを有するＦＥＴにおいて、第１の導体電極３ａおよび第２の導体電極３ｂの中間に、半導体層１を横切るように設けられた第３の導体電極２を有する。
【００６４】
このような構成のＦＥＴでオフ電流が小さくなる理由を図１（Ｃ）で説明する。図１（Ｃ）では、ゲート５、第１の導体電極３ａ、第２の導体電極３ｂ、第３の導体電極２とも同じ電位に保たれているものとする。ゲート５、第１の導体電極３ａ、第２の導体電極３ｂ、半導体層１とゲート絶縁膜４の条件は、簡単のため、ここでは、図７での説明と同じものとする。また、第３の導体電極２の仕事関数は、ゲート５に用いられている材料の仕事関数と同じものとする。
【００６５】
図７（Ｂ）で示した場合と同様に、第１の導体電極３ａ、第２の導体電極３ｂから半導体層１に電子が注入されるため、第１の導体電極３ａ、第２の導体電極３ｂの近傍に極めて電子濃度の高い領域が形成され、周辺に向かうにしたがって、電子濃度が低くなる。また、ゲート５と半導体層１との間の作用で、ゲート絶縁膜４の近傍の電子が排除され、その部分の電子濃度が薄くなる。
【００６６】
しかし、図７（Ｂ）で示した場合と異なり、第３の導体電極２の周辺も極めて電子濃度の低い領域となる。これは、第３の導体電極２と半導体層１との間で、ショットキーバリヤ型接合が形成されるためである。その結果、図７（Ｂ）とは異なり、電子濃度の比較的高い領域が、ＦＥＴの中央部で分断される。このため、図７で示したようなＦＥＴに比べて、格段にオフ電流を低減できる。
【００６７】
上記の効果は、第３の導体電極２の半導体層１から電子を吸収する力が第１の導体電極３ａや第２の導体電極３ｂが半導体層１に電子が注入する力より大きい場合に顕著である。このような力の大小は、仕事関数や電子親和力によって決定される。具体的には、第３の導体電極２の仕事関数が、第１の導体電極３ａや第２の導体電極３ｂの仕事関数より０．３電子ボルト以上大きいとよい。
【００６８】
あるいは、第１の導体電極３ａや第２の導体電極３ｂの仕事関数は、半導体層１の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さいこと、あるいは、第１および第２の導体電極と半導体層はオーミック接合であることが好ましい。
【００６９】
あるいは、第３の導体電極２の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいこと、あるいは、第３の導体電極２と半導体層１はショットキーバリヤ型接合であることが好ましい。また、ゲートの仕事関数は、半導体層の電子親和力よりも大きいことが好ましい。
【００７０】
なお、第３の導体電極２は、半導体層１との間でショットキーバリヤ型接合を形成するため、電子は半導体層１から第３の導体電極２に比較的簡単に移動できるが、その逆は難しい。その場合、電子が第３の導体電極２に蓄積され、第３の導体電極２が電子を排除する作用がより一層、強まってしまい、ＦＥＴの動作が不安定となる。
【００７１】
このことを避けるためには、第３の導体電極２を第１の導体電極３ａもしくは第２の導体電極３ｂのいずれか一方と配線等を介して接するように構成するか、第１の導体電極３ａもしくは第２の導体電極３ｂのいずれか一方と同じ電位となるように設定すればよい。
【００７２】
また、興味深いことには、図１（Ａ）に示すＦＥＴの半導体層をさらに厚くした場合でも、電子濃度の分布の形状は、図１（Ｃ）と基本的に同じとなる。
【００７３】
ここでは、話を簡単にするため、第３の導体電極２が半導体層１から電子を排除する力が、第１の導体電極３ａや第２の導体電極３ｂが半導体層１に電子を注入する力と等しいものとする。その場合、図７の説明でおこなったように、それぞれの力の大小は、それぞれの距離に依存する。
【００７４】
ここで、第３の導体電極２からゲート５に垂直に引いた線を考える。この線上の、いずれの点においても、第１の導体電極３ａや第２の導体電極３ｂのいずれよりも、第３の導体電極２に近い。そのため、第３の導体電極２の影響力が、第１の導体電極３ａや第２の導体電極３ｂのいずれよりも大きく、結果として、電子を排除する力が、電子を注入する力にまさる。したがって、もともとの電子濃度よりも低い電子濃度となる。
【００７５】
すなわち、本発明は、半導体層１を厚く積層して、より多くの電流を取り出す装置にも都合がよい。上記は、半導体層１を厚くした場合についての考察であったが、同様にゲート絶縁膜４を厚くしても、同じく本発明によって効果が確認できる。その場合は、ＦＥＴのゲートの耐圧を高めることができる。
【００７６】
例えば、ここで、ゲートのみを正の電位に保つとすると、電位に応じて、ゲート絶縁膜４の近傍の半導体層１に電子濃度の高い領域ができ、第１の導体電極３ａや第２の導体電極３ｂの近傍の電子濃度の高い領域（すなわち抵抗の低い領域）とつながって、オン状態となる。
【００７７】
さらに、ゲート５の電位を高めると、ゲート絶縁膜４の近傍の半導体層の電子濃度は、さらに高くなり、また、ゲート絶縁膜４から離れた部分にも電子濃度の高い領域ができ、これらが第１の導体電極３ａや第２の導体電極３ｂの近傍の電子濃度の高い領域とつながって、さらにＦＥＴの抵抗が低下し、より多くの電流が流れる。しかし、半導体層１が薄いと、ゲート５の電位を高めても、流れる電流はある段階で飽和してしまう。
【００７８】
しかし、半導体層１が厚いと、ゲート５の電位をさらに高めれば、よりゲート絶縁膜から離れた領域にも電子濃度の高い領域ができるので、より多くの電流を得ることができる。従来のＦＥＴでは半導体層を厚くすると、先に説明したような理由で、オフ電流が大きくなったが、本発明では、半導体層を厚くしても、十分に低いオフ電流を得ることができる。
【００７９】
なお、本発明によって十分に低いオフ電流を得るには、ドナーあるいはアクセプタに由来するキャリア濃度を１０１２／ｃｍ３以下とすることが好ましい。特に、半導体層を厚くする場合には、このことに注意すべきである。なお、本明細書ではドナー（あるいはアクセプタ）の濃度とは、ドナー（あるいはアクセプタ）となりうる元素や化学基等の濃度に、そのイオン化率を乗じたものを言う。例えば、あるドナー元素が２％含まれていても、そのイオン化率が０．００５％であれば、ドナー濃度は１ｐｐｍ（＝０．０２×０．００００５）である。
【００８０】
上記の説明で、第３の導体電極２からゲート５に垂直に引いた線上のいずれの点においても、電子を排除する力が、電子を注入する力にまさる、と述べたが、第３の導体電極２から離れるに従って、第３の導体電極２と上記の点との距離と、第１の導体電極３ａや第２の導体電極３ｂと上記の点との距離との差は小さくなる。
【００８１】
したがって、電子濃度の低下も限られるようになり、半導体層１の本来の電子濃度（すなわち、ドナーあるいはアクセプタに由来する電子濃度）に近づく。そのような場合においては、オフ電流を決定するのは、半導体層１の本来の電子濃度であるため、その値がある程度小さくないと、オフ電流の低下も限られる。
【００８２】
上記に関連して、半導体層１が酸化物半導体である場合は、酸素欠損や水素濃度が小さい方が好ましい。酸素欠損や水素はドナーとなるためである。また、水素を含有すると、ＦＥＴの動作を不安定にする。水素濃度は１０１８／ｃｍ３以下とすることが好ましい。
【００８３】
上記の議論は導体半導体接合を有するＦＥＴに関するものであるが、ドナー濃度の濃度勾配を有するＦＥＴにおいても適応できる。特に、ＰＮ接合によって絶縁できないＦＥＴにおいては本発明によってソースドレイン間の分離ができる。
【００８４】
導体と半導体との接合においては、上記の説明のように、仕事関数と電子親和力等によって導体から半導体に電子が供給されたり、半導体から導体に電子が吸収されたりする。同じことが高濃度のドナーを有する領域と、低濃度のドナーを有する領域との境界で起こる。
【００８５】
例えば、第１の領域は、ドナー濃度が１×１０２０／ｃｍ３で、第２の領域は、ドナー濃度が１×１０１２／ｃｍ３であるとする。その場合、第１の領域の電子はバンド図では伝導帯の下端近辺に存在するのに対し、第２の領域の電子はバンドギャップの中央付近に存在する。すなわち、第１の領域の電子は、第２の領域の電子よりもポテンシャルが高い。
【００８６】
もし、第１の領域と第２の領域を接合すると、ポテンシャルの差により、第１の領域の電子は第２の領域に流入する。第１の領域の電子濃度が１×１０２０／ｃｍ３というような比較的、高濃度であれば、電子の供給は、導体と第２の領域が接した場合と同様と考えられ、第２の領域の相当、深い部分にまで電子が流入する。
【００８７】
その程度は、第２の領域の電子のポテンシャルの高さと第１の領域の電子のポテンシャルの高さの比率、すなわち、第２の領域の電子濃度と第１の領域の電子濃度の比率に依存し、第２の領域の電子濃度が低ければ、より深い部分にまで第１の領域から電子が注入される。いうまでもなく、このように注入された電子は、オフ電流を増加させる。
【００８８】
特に、珪素の場合と、よりバンドギャップの大きな半導体の場合とを比較すると、後者の方が、第２の領域のより深い部分まで電子が注入される。これは、後者の方がバンドギャップが大きいため、第１の領域の電子と第２の領域の電子のポテンシャルの差が大きいためである。
【００８９】
このような、高濃度のドナーを有する領域からのキャリアの流入を防ぐには、上記のような第３の導体電極によって、ショットキーバリヤ型接合を形成し、半導体層中に図１（Ｃ）に示されるような電子濃度の極めて低い領域を形成すればよい。
【００９０】
なお、上記のＦＥＴにおいて、第３の導体電極２が第１の導体電極３ａと同電位に保たれており、かつ第１の導体電極３ａに印加される電位が、第２の導体電極３ｂに印加される電位よりも高くなった場合には、上記のようなショットキーバリヤ型接合の領域は縮小し、第２の導体電極３ｂより半導体層１に電子が流入する。
【００９１】
そのことを避けるためには、常に、第１の導体電極３ａの電位が第２の導体電極３ｂの電位より高くなるように回路を設計するか、図２（Ｄ）、図３（Ｃ）あるいは図３（Ｄ）に示すように、第３の導体電極に加えて、第４の導体電極を設けて、これを第２の導体電極３ｂと同じ電位となるようにすればよい。
【００９２】
このような構造は、第１の導体電極と第２の導体電極の間で、電流が往復する回路、例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のメモリセルのトランジスタや、アクティブマトリクス表示装置のスイッチングトランジスタにおいて有効である。
【００９３】
なお、上記の説明で、導体の仕事関数について議論した。もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面では、化学的反応により半導体と導体の化合物が生成されたり、あるいは電荷や異種元素がトラップされたりして複雑な物性が観察されることも多い。
【００９４】
また、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影響度がかなり低下する。したがって、本発明を適用するに当たっては、界面から５ｎｍ離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。
【００９５】
さらに、第３の導体電極の材料として、半導体層との間で化学的に安定な材料、例えば、白金やパラジウム等の貴金属を用いるとよい。また、半導体層が酸化物であれば、第３の導体電極の材料として、酸化物導電体を用いてもよい。
【００９６】
本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度は、１ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか、他方がキャリアとして存在しないとか、あるいは、他方の有効質量が自由電子の１００倍以上であるとか、という場合において好ましい結果が得られる。
【図面の簡単な説明】
【００９７】
【図１】本発明の電界効果トランジスタの一例および動作原理を示す図である。
【図２】本発明の電界効果トランジスタの例を示す図である。
【図３】本発明の電界効果トランジスタの例を示す図である。
【図４】実施の形態１の電界効果トランジスタの作製工程を示す図である。
【図５】実施の形態２の電界効果トランジスタの作製工程を示す図である。
【図６】実施の形態３の電界効果トランジスタの作製工程を示す図である。
【図７】従来の電界効果トランジスタの例および動作を示す図である。
【発明を実施するための形態】
【００９８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００９９】
（実施の形態１）
本実施の形態では、図１（Ａ）に示すＦＥＴの作製方法について図４（Ａ）乃至図４（Ｆ）を用いて説明する。まず、図４（Ａ）に示すように、基板１０１上に、第３の導体電極１０２を形成する。基板１０１としては、様々なものが用いられるが、その後の処理に耐えられる物性を有していることが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板１０１は絶縁体単独、あるいは絶縁体や導体や半導体の表面に絶縁層を形成したもの等であることが好ましい。
【０１００】
基板１０１に絶縁体を用いる場合には、各種ガラスやサファイヤ、石英、セラミックス等を用いることができる。導体を用いる場合には、アルミニウム、銅、ステンレス鋼、銀等を用いることができる。半導体を用いる場合には、珪素、ゲルマニウム、炭化珪素、窒化ガリウム等を用いることができる。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。
【０１０１】
第３の導体電極１０２の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。あるいは窒化インジウムのように電子親和力が５電子ボルト以上の化合物を用いてもよい。第３の導体電極１０２はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ１００ｎｍの白金膜をスパッタリング法で形成し、これをエッチングして、第３の導体電極１０２を形成する。
【０１０２】
次に、図４（Ｂ）に示すように、導体膜１０３を形成する。導体膜１０３は、後に、第１および第２の導体電極となるものである。そのため、その目的に適した材料を用いて構成する。例えば、チタン、モリブテン、窒化チタン、窒化モリブテン等である。導体膜１０３はそのような材料単独で構成してもよいし、多層構造とし、後に設けられる半導体層に接する部分を、上記の材料で構成してもよい。
【０１０３】
また、導体膜１０３は、第３の導体電極１０２に重なって形成され、その後、所定の形状にパターニングされるため、第３の導体電極１０２を構成する材料とエッチングレートが異なるものであることが好ましい。本実施の形態では、厚さ１００ｎｍのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体膜１０３とする。
【０１０４】
次に、導体膜１０３をエッチングして、第１の導体電極１０３ａ、第２の導体電極１０３ｂを形成する。さらに、スパッタリング法により、第１の絶縁膜１０４を形成する（図４（Ｃ）参照）。第１の絶縁膜１０４の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム等を用いることができる。本実施の形態では、第１の絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用いる。
【０１０５】
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図４（Ｄ）に示すように、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０２が露出するまでおこなう。その結果、第１の導体電極１０３ａと第３の導体電極１０２の間、および、第２の導体電極１０３ｂと第３の導体電極１０２の間に絶縁物１０４ａ、１０４ｂそれぞれが埋め込まれた形状となる。
【０１０６】
その後、インジウムと亜鉛を有する酸化物半導体層を形成し、これをパターニングして、半導体層１０５を得る。酸化物半導体としては、上記以外にも各種のものが用いられる。本実施の形態では、インジウムと亜鉛が等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ２００ｎｍのインジウム亜鉛酸化物膜を形成し、これを半導体層１０５に用いる。
【０１０７】
さらに、スパッタリング法により、第２の絶縁膜１０６を形成する（図４（Ｅ）参照）。第２の絶縁膜１０６はゲート絶縁膜として用いられる。第２の絶縁膜１０６の材料としては、酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いることができる。本実施の形態では、第２の絶縁膜１０６として、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムを用いる。
【０１０８】
半導体層１０５を形成後、あるいは、第２の絶縁膜１０６を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、半導体層１０５中の水素濃度や酸素欠損を低減させるためであり、可能であれば、半導体層１０５形成直後におこなうとよい。
【０１０９】
その後、ゲート１０７を形成する。ゲート１０７は、図４（Ｆ）に示すように、第３の導体電極１０２と重なり、かつ、第１の導体電極１０３ａ、第２の導体電極１０３ｂの一部と重なるように形成されることが好ましい。
【０１１０】
ゲート１０７の材料としては、白金、金、タングステン等の仕事関数の大きな金属を用いることができる。ゲート１０７はそのような材料単独で構成してもよいし、多層構造とし、第２の絶縁膜１０６に接する部分を、上記の材料で構成してもよい。本実施の形態では、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート１０７を形成する。このようにして、ＦＥＴが形成される。
【０１１１】
（実施の形態２）
本実施の形態では、図２（Ｄ）に示すＦＥＴの作製方法について図５（Ａ）乃至図５（Ｇ）を用いて説明する。まず、図５（Ａ）に示すように、基板１０１上に、第３の導体電極１０２ａと第４の導体電極１０２ｂを形成する。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。また、第３の導体電極１０２ａと第４の導体電極１０２ｂの材料としては、スパッタリング法で形成した厚さ１００ｎｍの白金を用いる。これをエッチングして、第３の導体電極１０２ａと第４の導体電極１０２ｂを形成する。
【０１１２】
次に、図５（Ｂ）に示すように、導体膜１０３を形成する。本実施の形態では、厚さ１００ｎｍのチタン膜を形成した後、その表面を窒化して、窒化チタンを形成し、これを導体膜１０３とする。
【０１１３】
次に、導体膜１０３を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図５（Ｃ）に示すように、第３の導体電極１０２ａ、第４の導体電極１０２ｂが露出するまでおこなう。その結果、導体膜１０３ｃが、第３の導体電極１０２ａと第４の導体電極１０２ｂの間に埋め込まれた形状となる。
【０１１４】
そして、図５（Ｄ）に示すように、導体膜１０３ｃをエッチングして、第３の導体電極１０２ａ、第４の導体電極１０２ｂの間に隙間を形成する。さらに、図５（Ｅ）に示すようにスパッタリング法により、第１の絶縁膜１０４を形成する。本実施の形態では、第１の絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用いる。
【０１１５】
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図５（Ｆ）に示すように、第１の導体電極１０３ａ、第２の導体電極１０３ｂ、第３の導体電極１０２ａ、第４の導体電極１０２ｂが露出するまでおこなう。この結果、絶縁物１０４ａが、第３の導体電極１０２ａと第４の導体電極１０２ｂの間に埋め込まれた形状となる。
【０１１６】
その後、インジウムと亜鉛とガリウムが等しく含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ２００ｎｍのインジウム亜鉛ガリウム酸化物膜を形成し、これをパターニングして、半導体層１０５を形成する。さらに、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムにより、第２の絶縁膜１０６を形成する。
【０１１７】
その後、厚さ１００ｎｍの白金膜と厚さ１００ｎｍのチタン膜をスパッタリング法で形成し、これをエッチングして、ゲート１０７を形成する。ゲート１０７は、図５（Ｇ）に示すように、第３の導体電極１０２ａ、第４の導体電極１０２ｂと重なり、かつ、第１の導体電極１０３ａ、第２の導体電極１０３ｂの一部と重なるように形成されることが好ましい。このようにして、ＦＥＴが形成される。
【０１１８】
（実施の形態３）
本実施の形態では、図２（Ａ）に示すＦＥＴの作製方法について図６（Ａ）乃至図６（Ｅ）を用いて説明する。まず、基板１０１上に、第３の導体電極１０２を形成する。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。また、第３の導体電極１０２は、厚さ１００ｎｍの白金膜をスパッタリング法で形成し、これをエッチングして形成する。
【０１１９】
次に、図６（Ａ）に示すように、第１の絶縁膜１０４を形成する。本実施の形態では、第１の絶縁膜１０４として、スパッタリング法により形成した厚さ１００ｎｍの酸化珪素を用いる。
【０１２０】
次に、第１の絶縁膜１０４を化学的機械的研磨法等でエッチングして、基板１０１の表面を平坦化する。このエッチングは、図６（Ｂ）に示すように、第３の導体電極１０２が露出するまでおこなう。この結果、第３の導体電極１０２が絶縁物１０４ａと絶縁物１０４ｂの間に埋め込まれた形状となる。
【０１２１】
その後、半導体層１０５として、インジウムと亜鉛とガリウムがインジウム：ガリウム：亜鉛＝２：２：１の比率で含まれる酸化物ターゲットを用いたスパッタリング法によって、厚さ２００ｎｍのインジウム亜鉛ガリウム酸化物膜を形成する。さらに、スパッタリング法により形成した厚さ１００ｎｍの酸化アルミニウムにより、第２の絶縁膜１０６を形成する。
【０１２２】
その後、厚さ５０ｎｍの白金膜と厚さ１５０ｎｍのアルミニウム膜をスパッタリング法で形成し、これをエッチングして、ゲート１０７を形成する。図６（Ｃ）に示すように、ゲート１０７は、第３の導体電極１０２と重なるように形成されることが好ましい。
【０１２３】
そして、ゲート１０７をマスクとして、半導体層１０５にインジウム亜鉛ガリウム酸化物を還元させる作用のあるイオン、例えば、リンイオン、硼素イオン、チタンイオン等をイオン注入法で導入する。
【０１２４】
本実施の形態ではリンイオンを用いる。リンイオンは珪素半導体プロセスでも用いられており、かつ、イオン半径も大きく、イオンがＦＥＴの中を移動しないため、ＦＥＴの特性の安定性信頼性の面でメリットがある。かくして、図６（Ｄ）に示すように第１のドーピング領域１０８ａと第２のドーピング領域１０８ｂを形成する。
【０１２５】
その後、第３の絶縁膜１０９として、厚さ３００ｎｍの酸化珪素膜をＣＶＤ法により形成する。第３の絶縁膜１０９は、その表面を化学的機械的研磨法等で平坦化される。そして、第３の絶縁膜１０９および第２の絶縁膜１０６に、第１のドーピング領域１０８ａと第２のドーピング領域１０８ｂに達するコンタクトホールを形成し、第１の導体電極１０３ａと第２の導体電極１０３ｂを形成する。
【０１２６】
本実施の形態では、第１の導体電極１０３ａと第２の導体電極１０３ｂは、厚さ５０ｎｍの窒化チタン膜と厚さ１５０ｎｍのチタン膜を、スパッタリング法で連続的に形成して、これをパターニングして形成する。このようにして、図６（Ｅ）に示されるＦＥＴが形成される。
【０１２７】
（実施の形態４）
上記実施の形態１乃至３で示した半導体装置は、さまざまな電子機器に用いることができる。例えば、液晶ディスプレー、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレー、ＦＥ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ）ディスプレー等の表示装置の駆動回路、イメージセンサの駆動回路、半導体メモリ等である。また、それらを用いた各種電子機器、例えば、テレビジョン、パーソナルコンピュータ、携帯電話他の通信機器、電子手帳、携帯音楽プレーヤ等である。
【符号の説明】
【０１２８】
１ 半導体層
１ａ 領域
１ｂ 領域
１ｃ 領域
１ｄ 領域
１ｅ 領域
２ 第３の導体電極
２ａ 第３の導体電極
２ｂ 第４の導体電極
３ａ 第１の導体電極
３ｂ 第２の導体電極
４ ゲート絶縁膜
５ ゲート
６ａ 第１のドーピング領域
６ｂ 第２のドーピング領域
１１ 半導体層
１３ａ ソース電極
１３ｂ ドレイン電極
１４ ゲート絶縁膜
１５ ゲート
１０１ 基板
１０２ 第３の導体電極
１０２ａ 第３の導体電極
１０２ｂ 第４の導体電極
１０３ 導体膜
１０３ａ 第１の導体電極
１０３ｂ 第２の導体電極
１０３ｃ 導体膜
１０４ 第１の絶縁膜
１０４ａ 絶縁物
１０４ｂ 絶縁物
１０５ 半導体層
１０６ 第２の絶縁膜
１０７ ゲート
１０８ａ 第１のドーピング領域
１０８ｂ 第２のドーピング領域
１０９ 第３の絶縁膜
【特許請求の範囲】
【請求項１】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、前記第１の導体電極および前記第２の導体電極の中間に、半導体層を横切るように設けられた第３の導体電極を有する電界効果トランジスタ。
【請求項２】
半導体層と、半導体層の一方の面に接して設けられた第１および第２の導体電極と、ゲートとを有し、半導体層の他方の面に半導体層を横切るように設けられた第３の導体電極を有する電界効果トランジスタ。
【請求項３】
前記第３の導体電極の設けられたのと同じ面に、前記半導体層を横切るように設けられ、かつ、前記第３の導体電極とは離間して設けられた第４の導体電極を有する請求項１または請求項２のいずれか一に記載の電界効果トランジスタ。
【請求項４】
前記第３の導体電極は、前記第１の導体電極もしくは前記第２の導体電極の一方と接しているか、同じ電位に保たれるような構造となっている請求項１または２のいずれか一に記載の電界効果トランジスタ。
【請求項５】
前記第３の導体電極は、前記第１の導体電極もしくは前記第２の導体電極の一方と接しているか、同じ電位に保たれるような構造となっており、かつ、前記第４の導体電極は第１の導体電極もしくは第２の導体電極の他方と接しているか、同じ電位に保たれるような構造となっている請求項３記載の電界効果トランジスタ。
【請求項６】
前記半導体層がドーピングにより、ドナーあるいはアクセプタを高濃度に有する第１のドーピング領域と第２のドーピング領域を有する請求項１乃至５のいずれか一に記載の電界効果トランジスタ。
【請求項７】
前記第１のドーピング領域および前記第２のドーピング領域のドナーあるいはアクセプタの濃度は１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３未満である請求項６記載の電界効果トランジスタ。
【請求項８】
前記第１の導体電極および前記第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和よりも小さいことを特徴とする請求項１乃至７のいずれか一に記載の電界効果トランジスタ。
【請求項９】
前記第１の導体電極および第２の導体電極と半導体層はオーミック接合であることを特徴とする請求項１乃至７のいずれか一に記載の電界効果トランジスタ。
【請求項１０】
前記第３の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和よりも大きいことを特徴とする請求項１乃至９のいずれか一に記載の電界効果トランジスタ。
【請求項１１】
前記第３の導体電極と半導体層はショットキーバリヤ型接合であることを特徴とする請求項１乃至９のいずれか一に記載の電界効果トランジスタ。
【請求項１２】
前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項１乃至１１のいずれか一に記載の電界効果トランジスタ。
【請求項１】
半導体層と、その一方の面に接して設けられた第１および第２の導体電極と、半導体層の他方の面に設けられたゲートとを有し、前記第１の導体電極および前記第２の導体電極の中間に、半導体層を横切るように設けられた第３の導体電極を有する電界効果トランジスタ。
【請求項２】
半導体層と、半導体層の一方の面に接して設けられた第１および第２の導体電極と、ゲートとを有し、半導体層の他方の面に半導体層を横切るように設けられた第３の導体電極を有する電界効果トランジスタ。
【請求項３】
前記第３の導体電極の設けられたのと同じ面に、前記半導体層を横切るように設けられ、かつ、前記第３の導体電極とは離間して設けられた第４の導体電極を有する請求項１または請求項２のいずれか一に記載の電界効果トランジスタ。
【請求項４】
前記第３の導体電極は、前記第１の導体電極もしくは前記第２の導体電極の一方と接しているか、同じ電位に保たれるような構造となっている請求項１または２のいずれか一に記載の電界効果トランジスタ。
【請求項５】
前記第３の導体電極は、前記第１の導体電極もしくは前記第２の導体電極の一方と接しているか、同じ電位に保たれるような構造となっており、かつ、前記第４の導体電極は第１の導体電極もしくは第２の導体電極の他方と接しているか、同じ電位に保たれるような構造となっている請求項３記載の電界効果トランジスタ。
【請求項６】
前記半導体層がドーピングにより、ドナーあるいはアクセプタを高濃度に有する第１のドーピング領域と第２のドーピング領域を有する請求項１乃至５のいずれか一に記載の電界効果トランジスタ。
【請求項７】
前記第１のドーピング領域および前記第２のドーピング領域のドナーあるいはアクセプタの濃度は１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３未満である請求項６記載の電界効果トランジスタ。
【請求項８】
前記第１の導体電極および前記第２の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．３電子ボルトの和よりも小さいことを特徴とする請求項１乃至７のいずれか一に記載の電界効果トランジスタ。
【請求項９】
前記第１の導体電極および第２の導体電極と半導体層はオーミック接合であることを特徴とする請求項１乃至７のいずれか一に記載の電界効果トランジスタ。
【請求項１０】
前記第３の導体電極の半導体層と接する部分の仕事関数は、半導体層の電子親和力と０．６電子ボルトの和よりも大きいことを特徴とする請求項１乃至９のいずれか一に記載の電界効果トランジスタ。
【請求項１１】
前記第３の導体電極と半導体層はショットキーバリヤ型接合であることを特徴とする請求項１乃至９のいずれか一に記載の電界効果トランジスタ。
【請求項１２】
前記半導体層と前記ゲートとの間にはゲート絶縁膜を有する請求項１乃至１１のいずれか一に記載の電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１８７９４９（Ｐ２０１１−１８７９４９Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１１−２５７６４（Ｐ２０１１−２５７６４）
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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