高保持電圧デバイス
高保持電圧（ＨＶＯ静電放電（ＥＳＤ）保護回路が、シリコン制御整流器（ＳＣＥ）デバイスと、ＳＣＲデバイスの保持電圧を高める、ＳＣＲデバイスのアノードとカソードとの間の長さ（ＬＡＣ）内に設置された補償領域とを備える。補償領域は、負のフィードバック機構をＳＣＲデバイスに導入することで、ＳＣＲのループゲインに影響を及ぼし、高保持電圧で回生フィードバックに達しうる。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本願は、２０１０年２月２２日に出願された米国仮特許出願第６１／３０６，６５８号の利益を主張し、同出願の内容全体は本明細書に組み込まれる。
【技術分野】
【０００２】
本発明は、半導体デバイスに関する。
【背景技術】
【０００３】
シリコン制御整流器（ＳＣＲ）とは、低動作電圧で高電流を導通可能なデバイスである。電流フローを維持するＳＣＲの両端にかかる電圧は、保持電圧と呼ばれる。ＳＣＲは、半導体の静電放電保護（ＥＳＤ）に使用されることが多い。従来のＳＣＲの場合、保持電圧は、典型的に、約１．２Ｖである。ＳＣＲがＥＳＤ事象によってトリガされると、ＳＣＲは、半導体デバイスを保護しながら、ＥＳＤ事象から安全に電流を導通する。
【０００４】
ＳＣＲが、１．２Ｖより高い電源電圧で動作するシステムに実装される場合、ＳＣＲはラッチアップ状態になる場合がある。ラッチアップ状態のＳＣＲは、保護デバイスとして、ＥＳＤ事象中だけでなく通常動作中にも電流を導通する。このようにして、ＳＣＲは焼損する場合が多い。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ラッチアップ問題を解決して、より高い電源電圧で動作するシステムにＳＣＲを実装できるようにするために、ダイオードをＳＣＲと直列にして追加するか、または複数のＳＣＲを直列に重ねることによって、ＳＣＲの保持電圧を上げてもよい。高電圧（ＨＶ）応用におけるこれらの解決策に関する問題は、供給電圧を超える保持電圧に達するために、非常に多くの追加要素が必要になる点である。１つのダイオードでは、保持電圧を０．７Ｖしか上げられないため、実用化には非常に多くのダイオードが必要になる。同様に、必要なだけ多くのＳＣＲを直列に重ねるのは実用的でない。追加する要素の数により、ダイオードまたはＳＣＲの実装に必要な面積が非常に大きくなる。さらに、多くの追加デバイスからのダーリントン効果による漏れが非常に高くなる。
【０００６】
あるいは、ＨＶ技術において、ツェナーダイオード、ゲート接地ｎ型チャネル金属酸化膜半導体（ＧＧＮＭＯＳ：ｇｒｏｕｎｄ−ｇａｔｅｄ ｎ−ｔｙｐｅ ｃｈａｎｎｅｌ ＭＯＳ）、抵抗相補型金属酸化膜半導体（ＲＣ−ＭＯＳ：ｒｅｓｉｓｔｉｖｅ ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）などの他のデバイスが使用されてもよいが、これらは大きな面積を要し、問題を引き起こす。
【０００７】
電源電圧を超える高保持電圧および高電流能力を備えた新しいデバイスが必要とされている。
【課題を解決するための手段】
【０００８】
高保持電圧（ＨＶ）静電放電（ＥＳＤ）保護回路が、シリコン制御整流器（ＳＣＲ）デバイスと、ＳＣＲデバイスの保持電圧を上げうるＳＣＲデバイスのアノードおよびカソード間の長さ（ＬＡＣ）内に設置された補償領域とを備える。補償領域は、負のフィードバック機構をＳＣＲデバイスに導入することで、ＳＣＲのループゲインに影響を与え、高保持電圧で回生フィードバックに到達させうる。
【図面の簡単な説明】
【０００９】
例示的に与えられ、添付の図面と組み合わせて理解される以下の記載から、より詳細な理解がなされうる。
【図１】高保持電圧（ＨＶ）静電放電（ＥＳＤ）保護回路の第１の実施形態を示す。
【図２】図１に示すＨＶ ＥＳＤ保護回路の第１の実施形態の平面図を示す。
【図３】別のウェルにシリコン制御整流器（ＳＣＲ）補償領域を含むＨＶ ＥＳＤ保護回路の第２の実施形態を示す。
【図４】ＳＣＲ補償領域の別のレイアウトを含むＨＶ ＥＳＤ保護回路の第３の実施形態の平面図を示す。
【図５】ＳＣＲカソードおよび補償領域の別のレイアウトを含むＨＶ ＥＳＤ保護回路の第４の実施形態の平面図を示す。
【図６】補償領域を拡張する低ドープ領域を含むＨＶ ＥＳＤ保護回路の第５の実施形態を示す。
【図７】低ドープ領域を含む保護領域の別のレイアウトを含むＨＶ ＥＳＤ保護回路の第６の実施形態を示す。
【図８】第１の導電性の第１の補償領域を拡張する第１の導電性の低ドープ領域と、第２の導電性の第２の補償領域を拡張する第２の導電性の第２の低ドープ領域とを含むＨＶ ＥＳＤ保護回路の第７の実施形態を示す。
【図９】両方の補償領域の下に拡張する低ドープ領域を含むＨＶ ＥＳＤ保護回路の第８の実施形態を示す。
【図１０】第１の導電型の第１のウェル領域と、第２の導電型の第２のウェル領域とを有するＨＶ ＥＳＤ保護回路の第９の実施形態を示す。
【図１１】複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１０の実施形態を示す。
【図１２】第１の構成で接続された複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１１の実施形態を示す。
【図１３】第２の構成で接続された複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１２の実施形態を示す。
【図１４】第３の構成で接続された複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１３の実施形態を示す。
【図１５】負のフィードバックを増強するために、追加の補償領域を含むＨＶ ＥＳＤ保護回路の第１４の実施形態を示す。
【図１６】第１の場所において表面絶縁をブロックするゲートを含むＨＶ ＥＳＤ保護回路の第１５の実施形態を示す。
【図１７】第２の場所において表面絶縁をブロックするゲートを含むＨＶ ＥＳＤ保護回路の第１６の実施形態を示す。
【図１８】２つの領域に分割された第１の補償領域を含むＨＶ ＥＳＤ保護回路の第１７の実施形態を示す。
【図１９】２つの領域に分割された第２の補償領域を含むＨＶ ＥＳＤ保護回路の第１８の実施形態を示す。
【図２０】ディープウェル／埋め込み層構造の第１の実施例を含むＨＶ ＥＳＤ保護回路の第１９の実施形態を示す。
【図２１】ディープウェル／埋め込み層構造の第２の実施例を含むＨＶ ＥＳＤ保護回路の第２０の実施形態を示す。
【図２２】ウェルとディープウェル／埋め込み層構造とを分離する絶縁領域を含むＨＶ ＥＳＤ保護回路の第２１の実施形態を示す。
【図２３】補償領域の動作に影響を与える制御回路を含むＨＶ ＥＳＤ保護回路の第２２の実施形態を示す。
【図２４】ウェル領域に影響を与える外部回路を含むＨＶ ＥＳＤ保護回路の第２３の実施形態を示す。
【図２５】外部トリガを含むＨＶ ＥＳＤ保護回路の第２４の実施形態を示す。
【図２６】逆破壊電圧に影響を与えるウェル領域を含むＨＶ ＥＳＤ保護回路の第２５の実施形態を示す。
【図２７】逆破壊電圧を調整するゲート領域を含むＨＶ ＥＳＤ保護回路の第２６の実施形態を示す。
【図２８】補償用の追加のＳＣＲを含むＨＶ ＥＳＤ保護回路の第２７の実施形態を示す。
【図２９】第１の２フィンガ配列を含むＨＶ ＥＳＤ保護回路の第２８の実施形態を示す。
【図３０】図２９に示すＨＶ ＥＳＤ保護回路の第２８の実施形態を示す。
【図３１】第２の２フィンガ配列を含むＨＶ ＥＳＤ保護回路の第２９の実施形態を示す。
【図３２】図３１に示すＨＶ ＥＳＤ保護回路の第２９の実施形態の平面図を示す。
【発明を実施するための形態】
【００１０】
本明細書に記載する回路は、Ｎ型およびＰ型を含む導電型のウェルを含む。以下、第１の導電型を参照する場合、第１の導電型は第２の導電型の反対のものでありうる。例えば、第１の導電型がＮ型であれば、第２の導電型はＰ型でありうる。同様に、第１の導電型がＰ型であれば、第２の導電型はＮ型でありうる。以下の実施形態において、いずれかの配列の導電型を有する回路が実装されてもよい。図面は、特定の型のバイポーラトランジスタを示していることもあるが、図面に示す回路は、反対の導電型のトランジスタになる反対の導電型の領域を有するように実装されてもよい。この場合、ＰＮＰバイオポーラトランジスタは、ＮＰＮバイポーラトランジスタになり、ＮＰＮバイポーラトランジスタは、ＰＮＰバイポーラトランジスタになりうる。
【００１１】
以下の記載において、共通する数字表示が、複数の図面にわたって同様の対応する部品に使用されている場合がある。一般に、部品番号の最初の数字は、図番から始まる。例えば、図１に示すアノード領域１０１は、図５に示す同様のアノード領域５０１に相当する。同様に、図６に示す領域６０１、６０３および６１０によって形成されるバイポーラ６８１は、図２１に示す領域２１０１、２１０３および２１１０によって形成される同様のバイポーラ２１８１に相当する。説明を明確にするために、または図面の向きにより、場合によっては、バイポーラトランジスタが図面に明確に示されていない場合がある。しかしながら、図ｘの領域ｘ０２、ｘ１０およびｘ２０から形成されたバイポーラｘ８２は、図ｙの領域ｙ０２、ｙ１０およびｙ２０から形成されたバイポーラｙ８２と類似しうることを理解されたい。
【００１２】
当業者であれば、領域が、複数の機能を果たすものとして見なされうることを認識するであろう。例えば、ウェル領域は、第１のトランジスタのエミッタとして働き、シリコン制御整流器（ＳＣＲ）のアノードとして働きうる。このように、以下の記載において、同じ領域は、その領域が果たす機能の状況に応じて、異なる名称で呼ばれることがある。一例として、エミッタ６０１と描写されることもあれば、その後に、同じ領域を指してアノード６０１と描写することもある。数値表示は、着目する領域に明瞭な表記を与えるが、先行する記述表記により、本明細書の記載を読みやすくする。
【００１３】
図１は、高電圧（ＨＶ）静電保護（ＥＳＤ）保護回路１００の第１の実施形態を示す。ＨＶ ＥＳＤ保護回路１００は、第１の導電型に高ドープされてもよい領域１０１、１０４および１０５を含む。領域１０２、１０３および１０６は、第２の導電型に高ドープされてもよい。ウェル領域１１０は、第１の導電型のものであってもよく、領域１０１、１０４および１０５より低いドーピングレベルを有してもよい。ウェル領域１２０は、第２の導電型のものであってもよく、領域１０２、１０３および１０６より低いドーピングレベルを有してもよい。高ドーピング領域１０１および１０３は、ウェル領域１２０に形成されてもよく、高ドープ領域１０２、１０４、１０５および１０６は、ウェル領域１１０に形成されてもよい。高ドープ領域１０１、１０２、１０３、１０４、１０５および１０６は、フィールド酸化物、トレンチ分離または同等の材料によってチップ表面上で分離されてもよい。半導体チップは、ＨＶ ＥＳＤ保護回路１００に加えて他の回路を含んでもよい。
【００１４】
領域１０１（エミッタ）、１１０（コレクタ）および１２０（ベース）は、第１のバイポーラデバイス１８１を形成してもよい。領域１０２（エミッタ）、１１０（ベース）および１２０（コレクタ）は、第１のバイポーラデバイス１８１とは反対の型であってもよい第２のバイポーラデバイス１８２を形成してもよい。バイポーラ１８１および１８２は、ＳＣＲデバイスを形成するように結合されてもよい。領域１０１および１０２は、それぞれ、ＳＣＲデバイスのアノードおよびカソードと呼ばれることもある。これらの２つの領域間の間隔は、アノード・カソード間隔（ＬＡＣ）と呼ばれることもある。領域１０５および１０６は、ＬＣＡ内に形成されてもよい。領域１０５および１０６は、接続１９１によって結合されてもよい。接続１９１は、金属コンタクト、バイア、金属線、レジスタ、キャパシタ、ダイオード、金属酸化膜半導体（ＭＯＳ）デバイス、バイポーラ、制御回路または領域１０５および１０６間の接続を形成する任意の他の電気要素もしくは要素の組み合わせであってもよい。領域１０２（エミッタ）、１０６（コレクタ）および１１０（ベース）は、バイポーラ１８３を形成してもよい。アノード１０１は、抵抗要素１９２を通る領域１０３に結合されてもよい。同様に、カソード１０２は、抵抗要素１９３を通る領域１０４に結合されてもよい。領域１１０のウェル抵抗は、領域１０５を領域１０４に結合する抵抗経路を生じうる。
【００１５】
領域１０１は、バイポーラ１８１のエミッタである。領域１０１および１２０間の接合に順バイアスが加えられると、バイポーラ１８１は、コレクタ電流をウェル１１０内に注入し始めうる。この電流は、ウェル１１０にある多数のキャリアからなるものであってもよい。電流は、領域１０４およびレジスタ１９３を通ってカソード１０２に流れうる。電流がレジスタ１９３を通ると、レジスタ１９３の両端に電圧差が生じうることで、領域１１０および領域１０２の接合に順バイアスが加えられる状態になる。領域１０２は、バイポーラ１８２および１８３の両方のエミッタでありうる。バイポーラ１８２を流れる電流は、ウェル１２０にコレクタ電流の形をとりうる。この電流は、アノード１０１からレジスタ１９２および領域１０３を通って流れうる。電流がレジスタ１９２を流れると、レジスタの両端に電圧差が生じうることで、領域１０１および１２０間の接合に順バイアスが加えられうる。
【００１６】
電流の前述した挙動は、正のフィードバックループについて記載している。例えば、外部トリガ電流によって、接合に順バイアスが加えられると、正のフィードバックは、ＳＣＲデバイスをアクティブに維持しうる。フィードバック電流が、継続された外部トリガ電流を注入することなく、接合に順バイアスが加えられた状態を維持できるほど高ければ、バイポーラ１８１および１８２間のフィードバックは回生状態になりうる。回生フィードバックは、ＳＣＲデバイスをアクティブに維持しうる。
【００１７】
ＳＣＲは、ＳＣＲを含むバイポーラ、この場合、バイポーラ１８１および１８２の順方向ゲインの値が１以上である場合、回生フィードバックを持続する。この値は、一般に、ループゲインと呼ばれる。ループゲインが１以上であれば、いずれかのバイポーラ１８１または１８２のベースに流れる小さな電流が、バイポーラの順方向ゲインによって掛け合わされ、他方のバイポーラのベースに注入されうる。次に、電流は、他方のバイポーラの順方向ゲインによって掛け合わされ、最初のバイポーラのベースに注入されうる。この正のフィードバック動作により、バイポーラは、電流がさらに増大できない飽和状態にされる。典型的なＳＣＲデバイスの場合、アノードおよびカソードの保持電圧は、１．２Ｖでありうる。
【００１８】
バイポーラトランジスタの実効順方向ゲインは、アーリー効果によってコレクタ・エミッタ電圧に依存しうる。
【００１９】
【００２０】
式中、ＶＡはアーリー電圧であり、Ｉｃはコレクタ電流であり、ｄＩｃ／ｄＶｃｅはコレクタ電流の変化とコレクタ・エミッタ電圧の変化の比である。このように、アノード１０１およびカソード１０２間に印加される電圧が上がると、バイポーラ１８１および１８２間のループゲイン、ひいては、正のフィードバックが増大しうる。正のフィードバックが増大すると、ＳＣＲのトリガ速度も上がりうる。
【００２１】
領域１０５および１０６は、図１のＳＣＲの保持電圧を上げることによって、ＳＣＲ補償領域として見なされてもよい。領域１０５および１０６が、図１のＳＣＲのアノード１０１およびカソード１０２間になければ、ＳＣＲは、１Ｖ〜２Ｖの典型的な保持電圧を呈しうる。領域１０５および１０６を追加すると、ＳＣＲデバイスから電流がそれ、ＳＣＲデバイスに負のフィードバック機構が導入されうる。領域１０２は、バイポーラ１８３およびバイポーラ１８２のエミッタとして働きうる。領域１１０はまた、バイポーラ１８２および１８３のベースとしても働きうる。このように、バイポーラ１８２が電流を導通すると、バイポーラ１８３も電流を導通しうる。バイポーラ１８３は、エミッタ電流の比較的大きな部分が、バイポーラ１８２よりバイポーラ１８３によって導通されうるように、バイポーラ１８２より効率的になりうる。このように、バイポーラ１８２のコレクタ電流がより小さいことは、ＳＣＲループゲインを負に補償する正のフィードバックに寄与しうる。
【００２２】
バイポーラ１８３が電流を導通すると、コレクタ１０６の電圧は、カソード１０２の電圧に引き寄せられうる。同様に、接続１９１により、領域１０５の電圧は、接続１９１の性質に依存して、コレクタ１０６の電圧へ引き寄せられうる。図１において、領域１０５の電圧は、領域１０６の電圧に類似しうる。領域１０５の電圧は、バイポーラ１８１のコレクタ付近のエリアにおいて領域１１０の電圧を低く維持しうる。領域１０５の低電圧は、領域１０４またはバイポーラ１８２ではなく、カソード１０２へ電流が流れる別の経路を与えうる。領域１１０の局所電圧が低いことにより、領域１１０〜１０２の接合に順バイアスを加えた状態にすることが困難になる。このように、バイポーラ１８１および１８２間のＳＣＲフィードバック機構のゲインは低減されえ、負のフィードバックを導入するものとして見なされうる。
【００２３】
ＳＣＲの正のフィードバックを増大して、領域１０５および１０６によって導入される負のフィードバックの効果を打ち消すために、ＳＣＲデバイスにかかる電圧が上げられることで、バイポーラデバイスの順方向ゲインを増大しうる。正のフィードバックが、ＳＣＲのループゲインが１以上になるように負のフィードバックを打ち消すのに十分な大きさになると、ＳＣＲは回生状態になりうる。このように、図１に示すＳＣＲの保持電圧は、領域１０５および１０６によって導入される負のフィードバックにより高くなりうる。
【００２４】
ＳＣＲデバイスのＬＡＣ内に領域１０５および１０６を配置することで、ＳＣＲデバイスのフィードバックサイクルに影響を与え、ＳＣＲデバイスループゲインを補償することによって、ＳＣＲデバイスの特性が変更されうる。ＳＣＲデバイスのアノード１０１およびカソード１０２の間に領域１０５および１０６を配置すると、ＳＣＲデバイスの動作が著しく影響を受ける。
【００２５】
アノード１０１およびカソード１０２間のウェル１１０に配置される領域１０５および１０６は、バイポーラ１８２のベース内に効果的にあるものとして見なされうる。バイポーラ１８３は、バイポーラ１８２のベースから小数キャリアを効果的に引き寄せ、これにより、バイポーラ１８２の順方向ゲインが低下しうる。ウェル１１０内へバイポーラ１８１によって、およびウェル１２０内へバイポーラ１８２によって電流を注入する方向性により、図１に示すようなＬＡＣ内での領域１０５および１０６の配置には重要な効果がある。概して、電流はアノード１０１からカソード１０２に向かって流れうる。したがって、領域１０５および１０６は、ＳＣＲデバイスの動作に著しく影響を与えるこの電流経路に直接配置されてもよい。ＬＡＣの外側での領域１０５および１０６の配置は、ＳＣＲデバイスの性能にあまり影響を及ぼさない。
【００２６】
ＬＡＣの内側に配置された領域１０５および１０６により、バイポーラ１８３はバイポーラ１８２より強力になりうる。領域１０５および１０６がＬＡＣの外側に配置されれば、バイポーラ１８３のコレクタは、バイポーラ１８２のベースに位置しない。このようにして、バイポーラ１８３は、ＳＣＲデバイスの正のフィードバックサイクルに与える影響が少なくなりうる。さらに、バイポーラ１８１によって注入された多数キャリアがウェル１２０の方向からウェル１１０および領域１０２間の接合に達するため、領域１０２からウェル１１０内への少数キャリアの注入は、ウェル１２０の方向に主に起こりうる。領域１０５および１０６がＬＡＣの外側に配置されれば、バイポーラ１８２はバイポーラ１８３より好ましくなる。
【００２７】
ＬＡＣ内に配置された領域１０５および１０６により、領域１０５は、バイポーラ１８１のコレクタ接合に極めて近接して配置されうることで、コレクタおよび領域１０５間のウェル抵抗が最小限に抑えられる。逆に、領域１０５がＬＡＣの外側に配置されると、領域１０５およびバイポーラ１８１のコレクタ接合間の距離が長くなる。バイポーラ１８１のコレクタ接合は、電流をウェル１１０内に注入する。距離が長くなることで、バイポーラ１８１のコレクタ接合および領域１０５のウェル抵抗が増大し、前述した抵抗の電圧上昇が高くなりうる。電圧上昇が高いほど、ウェル１１０および領域１０２間の接合は容易に順バイアス状態になる。このように、ＬＡＣの外側に領域１０５および１０６が配置されると、ＳＣＲデバイスの負のフィードバックへの寄与が低減して効率性が低減する。
【００２８】
領域１０５および１０６がＬＡＣの外側に配置されれば、ＳＣＲの正のフィードバックは、領域１０５および１０６の負のフィードバックの影響より比較的強くなりうる。このようなシナリオは、結果的に熱暴走を導きうる。電流は、領域１０５および１０６を通る経路より、アノード１０１およびカソード１０２間の直接経路を優先させることで、影響を少なくしうる。直接経路を優先することで、正のフィードバックの強さがさらに増し、領域１０５および１０６の影響がさらに低減される。このようにして、保持電圧を上げるために、ＬＡＣ内に領域１０５および１０６を配置することが好ましい場合がある。
【００２９】
図２は、図１に示すＨＶ ＥＳＤ保護回路１００の実施形態の平面図を示す。図２には示していないが、領域１０１、１１０および１２０は、バイポーラデバイス１８１を形成し、領域１０２、１１０および１２０は、バイポーラデバイス１８２を形成し、領域１０２、１０６および１１０は、バイポーラ１８３を形成しうる。領域１０１、１０２、１０３および１０４、１１０、ならびに１２０は、ＳＣＲデバイスを形成しうる。補償領域１０５および１０６は、ＳＣＲデバイスの保持電圧を上げうる負のフィードバック効果を導入しうる。領域１０１〜１０６の幅および長さは、図１および図２に示すものとは、各領域に対して異なる場合がある。
【００３０】
図３は、補償領域３０５および３０６が、ウェル領域３２０内に配置されてもよいＨＶ ＥＳＤ保護回路３００の実施形態を示す。領域３０５は、第２の導電型で高ドープされてもよく、領域３０６は、第１の導電型で高ドープされてもよい。領域３０１、３０６および３２０は、バイポーラトランジスタ３８３を形成し、バイポーラトランジスタ３８３は、図１に同様に示すように、バイポーラ３８１と対抗し、バイポーラ３８２よりバイポーラ３８１の実効順方向ゲインを低減しうる。領域３１０に適用されうるさまざまな実施例が、領域３２０に適用されてもよいことを認識されたい。領域３１０および３２０のドーピングレベルは、結果的に得られる保持電圧に影響を及ぼしうる。
【００３１】
図４は、別の実施形態のように並列配置ではなく、補償領域４０５および４０６が交互に実装されうるＨＶ ＥＳＤ保護回路４００の実施形態の平面図を示す。図示した交互配置のレイアウトにより、補償領域４０５および４０６のレイアウトを最適化することによって面積効率が高められうる。領域４０５および４０６はまた、特定の所望の性能に合わせ、領域間の所望の電圧関係を達成するために、種々の方法でコネクタ要素によって接続されてもよい。
【００３２】
図５は、領域５０２がセグメント化され、５０２のセグメント間の空間内に補償領域５０６が拡張されてもよいＨＶ ＥＳＤ保護回路５００の実施形態の平面図を示す。領域５０２および５０６のレイアウトは、バイポーラトランジスタ５８２に対してバイポーラトランジスタ５８３の効率を高めることで、より高い保持電圧が得られうる。領域５０２および５０６は、図５に示すレイアウトにおいてセグメント化され配向されうるが、ＳＣＲデバイスの特別な所望の挙動に好ましいものでありうる別のレイアウトが可能であることを認識されたい。
【００３３】
図６は、領域６０６がウェル領域６３６によって取り囲まれうるＨＶ ＥＳＤ保護回路６００の実施形態を示す。領域６３６は、領域６０６より低いドーピング濃度を有する領域６０６と同じ導電性のものであってもよい。１つの実施形態において、領域６３６は、少なくとも領域６０６と接触し、別の実施形態において、領域６３６は、領域６０６を完全に取り囲む。図６に示すように、領域６３６は、補償領域６０６をアノード６０１およびカソード６０２間の電流経路内にさらに拡張させてもよい。領域６３６はまた、コレクタ６０６の接合面積を増大させることによってバイポーラ６８３の効率性を上げてもよい。１つの実施形態において、領域６３６は、領域６０６より深く領域６１０内に拡張してもよい低ドープされた領域であってもよい。別の実施形態において、領域６３６は、領域６２０と同じウェルタイプであってもよい。さらなる別の実施形態において、領域６３６は、領域６０６より深く領域６１０内に拡張し、領域６０６と同じ導電性を有する任意のウェル領域であってもよい。ウェル領域６３６と同様のタイプのウェル領域が、本明細書に記載する実施形態の任意のものに追加されても除去されてもよいことを理解されたい。
【００３４】
図７は、図６に示す実施形態に類似したＨＶ ＥＳＤ保護回路７００の実施形態を示し、同図において、補償領域７０５および７０６の位置は、領域７０６がアノード７０１により近く、領域７０５がカソード７０２により近くなるように交換される。領域７３６は、図６の領域６３６に類似し、領域７０６と同じ導電型のものである。領域７３６は、領域７１０内の深くに領域７０６を拡張する。
【００３５】
図８は、ＨＶ ＥＳＤ保護回路８００が領域８３５をさらに含む、図６に示す実施形態に類似したＨＶ ＥＳＤ保護回路８００の実施形態を示す。領域８３５は、領域８０５と同じ導電型のものであってもよい。１つの実施形態において、領域８３５は、少なくとも領域８０５と接触し、別の実施形態において、領域８３５は、領域８０５を完全に取り囲む。図８に示すように、領域８３５は、領域８０５をアノード８０１およびカソード８０２間の電流経路内にさらに拡張してもよい。１つの実施形態において、領域８３５は、領域８０５より深く領域８１０内に拡張してもよい低ドープされた領域であってもよい。領域８０５は、低電圧を有してもよく、領域８３５は、領域８１０内にさらに低電圧を与えることで、バイポーラ８８２ではなく、バイポーラ８８３により多くの電流が流れうる。
【００３６】
図９は、領域９３５が領域９０５および９０６の両方の下に拡張されうる、図８に示す実施形態に類似したＨＶ ＥＳＤ保護回路９００の実施形態を示す。領域９３５は、領域９０５と同じ導電型のものであってもよい。この実施形態において、図８の領域８３６に類似した低ドープ領域は形成されなくてもよい。
【００３７】
図１０は、図３および図６に示す実施形態に類似した特徴を組み込んだＨＶ ＥＳＤ保護回路１０００の実施形態を示し、同図において、ＨＶ ＥＳＤ保護回路１０００は、補償領域１００５および１００６ならびに補償領域１００７および１００８の両方を含んでもよい。領域１００５、１００６および１０１０は、第１の補償バイポーラを形成してもよく、領域１００７、１００８および１０２０は、第２の補償バイポーラを形成してもよい。図１０に示す領域１０３６は、領域１００６と同じ導電性のものであってもよく、図６において領域６３６が領域６０６を拡張する方法と同様に領域１００６を拡張してもよい。領域１００５、１００６、１００７および１００８を含むことで、保持電圧を上げうるＳＣＲデバイスの効率が低下しうる。
【００３８】
図１１は、図１０に示す実施形態に類似したＨＶ ＥＳＤ保護回路１１００の実施形態を示し、補償領域１１０５、１１０６、１１０７および１１０８は、領域１１１０内に位置しうる。領域１１０５および１１０７は、第１の導電型のものであってもよい。領域１１０６および１１０８は、第２の導電型のものであってもよい。領域１１３６および１１３８は、第２の導電型のものであってもよく、領域１１０６および１１０８をそれぞれ拡張させてもよい。図１１に示す実施形態は、２つの結合対の補償領域を示すが、ＳＣＲデバイスのＬＡＣ内に配置されうる補償領域は、任意の数の結合対であってもよい。結合対を追加すると、ＳＣＲデバイスの面積消費を増大しながら、ＳＣＲデバイスの保持電圧を上げうる。
【００３９】
図１２〜図１４は、複数の結合対の補償領域のいくつかの可能な並び替えを含むＨＶ ＥＳＤ保護回路の実施形態を示す。図１２〜図１４に示す結合対の配列は、結合対の接続および配置のうちの多くの可能な並び替えのうちの３つにすぎないことを認識されたい。以下の３つの実施例は、結合対領域の考えられうる配列および配置の網羅的なリストを意味するものではない。
【００４０】
図１２は、互いに隣接してよく、接続要素１２９１によって結合されてもよい補償領域１２０５および１２０６を含むＨＶ ＥＳＤ保護回路１２００の実施形態を示す。補償領域１２０７および１２０８は、互いに隣接してもよく、接続要素１２９４によって結合されてもよい。結合対は、接続要素１２９５によって互いに結合されてもよい。
【００４１】
図１３は、接続要素１３９１によって結合されてもよい補償領域１３０５および１３０６と、接続要素１３９４によって結合されてもよい補償領域１３０７および１３０８とを含むＨＶ ＥＳＤ保護回路１３００の実施形態を示す。図１３に示す実施形態において、領域１３０５が結合対１３０７および１３０８間にあり、領域１３０８が結合対１３０５および１３０６間にあるように領域が配置されてもよい。
【００４２】
図１４は、接続要素１４９１によって結合されてもよい補償領域１４０５および１４０６と、接続要素１４９４によって結合されてもよい補償領域１４０７および１４０８とを含むＨＶ ＥＳＤ保護回路１４００の実施形態を示す。図１４に示す実施形態において、領域１４０７および１４０８は、領域１４０５および１４０６間に配置されてもよい。
【００４３】
図１５は、領域１５０７および１５０８が領域１５０６と同じ導電型のものであってもよく、領域１５０６および領域１５０２間に配置されてもよい、ＨＶ ＥＳＤ保護回路１５００の実施形態を示す。領域１５０７および１５０８は、接続要素１５９４によって結合されてもよい。この実施形態において、追加のバイポーラトランジスタが、領域１５０２、１５０８および１５１０によって形成されてもよい。領域１５０７は、バイポーラ１５８３のエミッタとして見なされてもよく、前述した実施形態において、バイポーラ１５８３のエミッタは、領域１５０２によって同様に構成されたものである。追加のバイポーラトランジスタは、領域１５１０から追加の高エネルギー少数キャリアを引き離しうる。領域１５０８に収集された高エネルギー少数キャリアは、高電圧で領域１５０７によって注入されるため、低エネルギー少数キャリアに低減されうる。低エネルギーキャリアは、バイポーラ１５８３の効率性を上げうる運動量が低減されることにより、領域１５０６によって容易に収集されうる。１５８２の効率性は、ＬＡＣ内の追加の領域１５０７および１５０８からベース長さが長くなるため低減されうる。図１５は、１対の結合領域１５０７および１５０８を示すが、ＬＡＣ内には、同様の結合領域の任意の数の対が配置されてもよい。
【００４４】
図１６は、ゲート１６９４が補償領域１６０６およびカソード１６０２間に配置されてもよいＨＶ ＥＳＤ保護回路１６００の実施形態を示す。ゲート１６９４は、領域１６０２および１６０６間で局所的にチップ表面絶縁層をブロックして、バイポーラ１６８３の効率を高めてもよい。あるいは、領域１６０２および１６０６間に絶縁層が形成されないように、特殊な層（例えば、シャロートレンチアイソーレション（ＳＴＩ）ブロック）が配置されてもよい。
【００４５】
図１７は、ゲート１７９４が補償領域１７０５および１７０６間に配置されてもよいＨＶ ＥＳＤ保護回路１７００の実施形態を示す。ゲート１７９４は、領域１７０５および１７０６間で局所的にチップ表面絶縁層をブロックして、領域１７０５および１７０６間の接続性を高めうる。あるいは、領域１７０５および１７０６間に絶縁層が形成されないように、特殊な層（例えば、シャロートレンチアイソーレション（ＳＴＩ）ブロック）が配置されてもよい。
【００４６】
図１８は、補償領域１８０６が領域１８０６Ａおよび１８０６Ｂに分割されてもよいＨＶ ＥＳＤ保護回路１８００の実施形態を示す。補償領域１８０５は、領域１８０６Ａおよび１８０６Ｂ間に配置されてもよい。領域１８０５、１８０６Ａおよび１８０６Ｂは、接続要素１８９１によって結合されてもよい。ＬＡＣ内に、領域１８０５、１８０６Ａおよび１８０６Ｂのさまざまな他の相対配置が可能であることを認識されたい。また、領域１８０６が３つ以上の領域に分割されてもよいことを認識されたい。
【００４７】
図１９は、補償領域１９０５が領域１９０５Ａおよび１９０５Ｂに分割されてもよいＨＶ ＥＳＤ保護回路１９００の実施形態を示す。補償領域１９０６は、領域１９０５Ａおよび１９０５Ｂ間に配置されてもよい。領域１９０５Ａ、１９０５Ｂおよび１９０６は、接続要素１９９１によって結合されてもよい。ＬＡＣ内に、領域１９０５Ａ、１９０５Ｂおよび１９０６のさまざまな他の相対配置が可能であることを認識されたい。また、領域１９０５が３つ以上の領域に分割されてもよいことを認識されたい。
【００４８】
図２０は、ディープまたは埋め込み層２０２１がウェル領域２０１０を絶縁するために追加されてもよいＨＶ ＥＳＤ保護回路２０００の実施形態を示す。領域２０１０は、チップの他のデバイスから分離するように、または問題を処理するために絶縁されてもよい。領域２０１０は、第１の導電型のものであってもよく、領域２００３、２０２０、２０２１、２０２２および２０２３は、第２の導電型のものであってもよい。埋め込み層２０２１は、領域２００３を領域２０２３に抵抗結合してもよい。領域２００３および２０２３は、ＳＣＲデバイスの動作に著しく干渉することなく、同じノードに安全に接続されてもよい。
【００４９】
図２１は、図２０に示す実施形態に類似したＨＶ ＥＳＤ保護回路２１００の実施形態を示し、同図において、ディープウェル領域２１２１は、ウェル領域２１２０または２１２２の下方全体に拡張していない。
【００５０】
図２２は、図２０および図２１に示す実施形態に類似したＨＶ ＥＳＤ保護回路２２００の実施形態を示し、同図において、埋め込み層２２２１からウェル領域２２２０を分離するために、追加の領域２２１２が追加されてもよい。領域２２１０Ａ、２２１０Ｂおよび２２１２は、第１の導電型のものであってもよく、領域２２２０、２２２１、２２２２Ａおよび２２２２Ｂは、第２の導電型のものであってもよい。この実施形態において、領域２２０１は、領域２２２３Ａおよび２２２３Ｂから絶縁されてもよい。領域２２２０は、領域２２１０Ａ、２２１０Ｂおよび２２１２によって、領域２２２１、２２２２Ａおよび２２２２Ｂから絶縁されてもよい。領域２２２２Ａおよび２２２２Ｂは、第２の導電型の単一のウェルによって形成されてもよい。領域２２２３Ａおよび２２２３Ｂは、第２の導電型の単一のリング領域によって形成されてもよい。領域２２１０Ａおよび２２１０Ｂは、第１の導電型の単一のウェルによって形成されてもよい。
【００５１】
図２３は、制御回路２３９４および／または２３９５が補償領域２３０５および２３０６に結合されてもよいＨＶ ＥＳＤ保護回路２３００の実施形態を示す。制御回路は、レジスタ、キャパシタ、ダイオード、ＭＯＳデバイス、バイポーラまたはこれらの要素あるいは補償領域２３０６によって部分的に形成されたバイポーラ２３８３の挙動を変更するために使用されてもよい任意の他の電気要素の任意の組み合わせの任意のものであってもよい。制御回路は、バイポーラ２３８３の動作に影響を与え、ＳＣＲデバイスのフィードバックに影響を与えうるバイポーラ２３８３のコレクタの抵抗を変更してもよい。
【００５２】
ＳＣＲデバイスのフィードバックを変えることで、保持電圧が調節されてもよい。ＥＳＤ事象中、チップへのダメージの防止と電力損失の低減のために、低保持電圧が望まれうる。ＳＣＲデバイスがＥＳＤ事象によってトリガされた後、制御回路２３９４および２３９５などの追加の回路が、ＳＣＲデバイスの保持電圧を変更してもよい。１つの実施形態において、制御回路は、最も高いＥＳＤエネルギーが損失されうる第１のＥＳＤ期間中に、領域２３０５および２３０６を切り離すスイッチとして作用してもよい。第１のＥＳＤ期間の典型的な持続時間は、３０ｎｓ〜１００ｎｓであってもよい。補償領域２３０５および２３０６を切り離すことによって、ＨＶ ＥＳＤ保護回路２３００は、低保持電圧を呈しうる。第１のＥＳＤ期間後、スイッチは、領域２３０５および２３０６を短絡してもよく、これにより、補償領域２３０５および２３０６によって導入される負のフィードバックが増大されうる。負のフィードバックが増大すると、保持電圧が上がり、通常チップ動作中のラッチアップが回避されうる。この実施形態は、単一の補償領域対２３０５および２３０６に関して記載してきたが、この技術は、複数の負のフィードバック効果を導入する複数の補償領域に適用されてもよいことを認識されたい。
【００５３】
図２４は、図６に同様に示すようなレジスタではなく、外部回路２４９２および２４９３を含むＨＶ ＥＳＤ保護回路２４００の実施形態を示す。本明細書に記載する任意のものを含むＨＶ ＥＳＤ保護回路の任意の実施形態に関して、図１のレジスタ１９２および１９３のような外部抵抗が不要な場合があることを認識されたい。一例として、外部回路２４９２は、領域２４０１および２４０３間に結合されてもよく、外部回路２４９３は、領域２４０２および２４０４間に結合されてもよい。外部回路２４９２および２４９３は、ウェル領域２４２０および２４１０のバイアス付与をそれぞれ制御してもよい。
【００５４】
図２５は、外部トリガ２５９４〜２５９８を含むＨＶ ＥＳＤ保護回路２５００の実施形態を示す。外部トリガは、レジスタ、キャパシタ、ダイオード、ＭＯＳデバイス、バイポーラまたは任意の他の電気コンポーネントもしくはＳＣＲデバイスをオンにするために使用されるコンポーネントの組み合わせであってもよい。トリガ２５９４〜２５９８の任意の１つのトリガが存在してもよい。また、トリガ２５９４〜２５９８の任意の組み合わせが存在してもよい。図２５に示すように、領域２５０１、２５０２、２５０３、２５０４、２５０５および２５０６の少なくとも１つにトリガが結合されてもよい。ＥＳＤ事象中、トリガは、電流を領域（例えば、ＳＣＲを構成するバイポーラのベース）に注入することで、ＳＣＲの接合が順バイアスが加えられた状態になり、ＨＶ ＥＳＤ保護回路２５００がオンになりうる。
【００５５】
図２６は、領域２６２０と同じ導電型の領域２６０９を含む、図６に類似したＨＶ ＥＳＤ保護回路２６００の実施形態を示す。あるいは、領域２６０９は、領域２６１０と同じ導電型のものであってもよい。領域２６１０に対して領域２６２０の電圧が、領域２６２０および２６１０間の接合の逆破壊電圧に達するように上昇すれば、領域２６０３および２６０４を通って電流が誘導され流れ、これはＳＣＲのトリガタップとして見なされうる。次に、誘導された電流は、オンになるようにＳＣＲデバイスをトリガしてもよい。領域２６０９は、領域２６２０および２６１０間の接合の逆破壊電圧を低下してもよい。トリガ電圧を調節するための方法として領域２６０９を見なしてもよい。
【００５６】
図２７は、領域２７０９および２７０６間に配置されたゲート２７９４を含む、図２６に類似したＨＶ ＥＳＤ保護回路２７００の実施形態を示す。ゲート２７９４は、領域２７０９および２７０６間で局所的にチップ表面絶縁層をブロックすることで、領域２７２０および２７１０間の接合の逆破壊電圧を調整してもよい。あるいは、領域２７０９および２７０６間に絶縁層が形成されないように、特殊な層（例えば、シャロートレンチアイソーレション（ＳＴＩ）ブロック）が配置されてもよい。
【００５７】
図２８は、ＳＣＲデバイスのＬＡＣに補償領域２８０５、２８０６および２８０７を含むＨＶ ＥＳＤ保護回路２８００の実施形態を示す。領域２８０５、２８０７および２８１０は、第１の導電型のものであってもよく、領域２８０６および２８０２は、第２の導電型のものであってもよい。領域２８３６は、第２の導電型の低ドープ領域であってもよく、領域２８０６および２８０７の下で拡張してもよい。領域２８３６（コレクタ）、領域２８１０（ベース）および領域２８０２（エミッタ）によって、第１のバイポーラが形成されてもよい。領域２８０７（エミッタ）、領域２８３６（ベース）および領域２８１０（コレクタ）によって、第２のバイポーラが形成されてもよい。第１のバイポーラが電流を導通すると、電流が領域２８０６から引き寄せられることで、領域２８３６に電圧降下が生じうる。電圧降下により、領域２８３６および２８０７間の接合に順バイアスが加えられた状態になりうる。接合に順バイアスが加えられることで、第２のバイポーラがオンになり、電流を領域２８１０に注入しうる。このようにして、第１のバイポーラおよび第２のバイポーラは、追加のＳＣＲを形成する。追加のＳＣＲにより、好ましい電流経路をカソード２８０２に作ることによって、バイポーラ２８８２の効率が下がり、ＳＣＲデバイスの保持電圧が上昇しうる。
【００５８】
図２９は、複数フィンガ構造を含むＨＶ ＥＳＤ保護回路２９００の実施形態を示す。図２９に示す実施形態において、左半分および右半分の各々は、２つのフィンガ構造の１つのフィンガを構成する。領域２９０３は、左半分「Ａ」フィンガおよび右半分「Ｂ」フィンガの両方に共通のトリガタップであってもよい。領域２９２０は、両方のフィンガに共通する領域２９０３と同じ導電型の低ドープ領域であってもよい。図２９は、２つのフィンガを有する実施形態を示すが、任意の数のフィンガを有する構造が可能であることを認識されたい。
【００５９】
図３０は、図２９に示すＨＶ ＥＳＤ保護回路２９００の実施形態の平面図を示す。図２９に示す補償領域２９０５は、領域２９２０の周囲に単一のリング領域２９０５として実装されてもよい。図２９に示す補償領域２９０６は、領域２９０５の周囲に単一のリング領域２９０６として実装されてもよい。図２９の領域２９０６を拡張する低ドープ領域２９３６は、図３０に示すリング領域２９０６を取り囲むことによって領域２９３６として実装されてもよい。
【００６０】
図３１は、複数フィンガ構造を含むＨＶ ＥＳＤ保護回路３１００の実施形態を示す。図３１に示す実施形態において、左半分および右半分の各々は、２つのフィンガからなる構造の１つのフィンガを構成する。領域３１０４は、左半分「Ａ」フィンガおよび右半分「Ｂ」フィンガの両方に共通するトリガタップであってもよい。図３１は、２つのフィンガを有する実施形態を示すが、任意の数のフィンガを有する構造が可能であることを認識されたい。図３１と図２９との違いは、図３１に示す実施形態が第１の導電型の中央ウェルを有しうるのに対して、図２９に示す実施形態は第２の導電型の中央ウェルを有しうる点である。
【００６１】
図３２は、図３１に示すＨＶ ＥＳＤ保護回路３１００の実施形態の平面図を示す。図３１に示す補償領域３１０６は、領域３１０２Ａ、３０１２Ｂおよび３１０４の周囲の単一のリング領域３１０６として実装されてもよい。図３１に示す補償領域３１０５は、領域３１０６の周囲の単一のリング領域３１０５として実装されてもよい。図３１において領域３１０６を拡張する低ドープ領域３１３６は、図３２に示すリング領域３１０６を取り囲むことによって領域３１３６として実装されてもよい。図３１に示す領域３１０３は、単一のリング領域３１０３として実装されてもよい。図３１に示す領域３１２０は、単一のリング領域３１２０として実装されてもよいことを認識されたい。
【００６２】
図１〜図３２の領域および間隔には特定の寸法が示されているが、他の寸法の領域および間隔も可能であることを認識されたい。図面は、単一フィンガのレイアウトのＨＶ ＥＳＤ保護回路を示しているものが多いが、図面に示す実施形態は、複数フィンガのレイアウトとして実装されてもよいことを認識されたい。
【関連出願の相互参照】
【０００１】
本願は、２０１０年２月２２日に出願された米国仮特許出願第６１／３０６，６５８号の利益を主張し、同出願の内容全体は本明細書に組み込まれる。
【技術分野】
【０００２】
本発明は、半導体デバイスに関する。
【背景技術】
【０００３】
シリコン制御整流器（ＳＣＲ）とは、低動作電圧で高電流を導通可能なデバイスである。電流フローを維持するＳＣＲの両端にかかる電圧は、保持電圧と呼ばれる。ＳＣＲは、半導体の静電放電保護（ＥＳＤ）に使用されることが多い。従来のＳＣＲの場合、保持電圧は、典型的に、約１．２Ｖである。ＳＣＲがＥＳＤ事象によってトリガされると、ＳＣＲは、半導体デバイスを保護しながら、ＥＳＤ事象から安全に電流を導通する。
【０００４】
ＳＣＲが、１．２Ｖより高い電源電圧で動作するシステムに実装される場合、ＳＣＲはラッチアップ状態になる場合がある。ラッチアップ状態のＳＣＲは、保護デバイスとして、ＥＳＤ事象中だけでなく通常動作中にも電流を導通する。このようにして、ＳＣＲは焼損する場合が多い。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ラッチアップ問題を解決して、より高い電源電圧で動作するシステムにＳＣＲを実装できるようにするために、ダイオードをＳＣＲと直列にして追加するか、または複数のＳＣＲを直列に重ねることによって、ＳＣＲの保持電圧を上げてもよい。高電圧（ＨＶ）応用におけるこれらの解決策に関する問題は、供給電圧を超える保持電圧に達するために、非常に多くの追加要素が必要になる点である。１つのダイオードでは、保持電圧を０．７Ｖしか上げられないため、実用化には非常に多くのダイオードが必要になる。同様に、必要なだけ多くのＳＣＲを直列に重ねるのは実用的でない。追加する要素の数により、ダイオードまたはＳＣＲの実装に必要な面積が非常に大きくなる。さらに、多くの追加デバイスからのダーリントン効果による漏れが非常に高くなる。
【０００６】
あるいは、ＨＶ技術において、ツェナーダイオード、ゲート接地ｎ型チャネル金属酸化膜半導体（ＧＧＮＭＯＳ：ｇｒｏｕｎｄ−ｇａｔｅｄ ｎ−ｔｙｐｅ ｃｈａｎｎｅｌ ＭＯＳ）、抵抗相補型金属酸化膜半導体（ＲＣ−ＭＯＳ：ｒｅｓｉｓｔｉｖｅ ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）などの他のデバイスが使用されてもよいが、これらは大きな面積を要し、問題を引き起こす。
【０００７】
電源電圧を超える高保持電圧および高電流能力を備えた新しいデバイスが必要とされている。
【課題を解決するための手段】
【０００８】
高保持電圧（ＨＶ）静電放電（ＥＳＤ）保護回路が、シリコン制御整流器（ＳＣＲ）デバイスと、ＳＣＲデバイスの保持電圧を上げうるＳＣＲデバイスのアノードおよびカソード間の長さ（ＬＡＣ）内に設置された補償領域とを備える。補償領域は、負のフィードバック機構をＳＣＲデバイスに導入することで、ＳＣＲのループゲインに影響を与え、高保持電圧で回生フィードバックに到達させうる。
【図面の簡単な説明】
【０００９】
例示的に与えられ、添付の図面と組み合わせて理解される以下の記載から、より詳細な理解がなされうる。
【図１】高保持電圧（ＨＶ）静電放電（ＥＳＤ）保護回路の第１の実施形態を示す。
【図２】図１に示すＨＶ ＥＳＤ保護回路の第１の実施形態の平面図を示す。
【図３】別のウェルにシリコン制御整流器（ＳＣＲ）補償領域を含むＨＶ ＥＳＤ保護回路の第２の実施形態を示す。
【図４】ＳＣＲ補償領域の別のレイアウトを含むＨＶ ＥＳＤ保護回路の第３の実施形態の平面図を示す。
【図５】ＳＣＲカソードおよび補償領域の別のレイアウトを含むＨＶ ＥＳＤ保護回路の第４の実施形態の平面図を示す。
【図６】補償領域を拡張する低ドープ領域を含むＨＶ ＥＳＤ保護回路の第５の実施形態を示す。
【図７】低ドープ領域を含む保護領域の別のレイアウトを含むＨＶ ＥＳＤ保護回路の第６の実施形態を示す。
【図８】第１の導電性の第１の補償領域を拡張する第１の導電性の低ドープ領域と、第２の導電性の第２の補償領域を拡張する第２の導電性の第２の低ドープ領域とを含むＨＶ ＥＳＤ保護回路の第７の実施形態を示す。
【図９】両方の補償領域の下に拡張する低ドープ領域を含むＨＶ ＥＳＤ保護回路の第８の実施形態を示す。
【図１０】第１の導電型の第１のウェル領域と、第２の導電型の第２のウェル領域とを有するＨＶ ＥＳＤ保護回路の第９の実施形態を示す。
【図１１】複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１０の実施形態を示す。
【図１２】第１の構成で接続された複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１１の実施形態を示す。
【図１３】第２の構成で接続された複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１２の実施形態を示す。
【図１４】第３の構成で接続された複数の補償領域対を含むＨＶ ＥＳＤ保護回路の第１３の実施形態を示す。
【図１５】負のフィードバックを増強するために、追加の補償領域を含むＨＶ ＥＳＤ保護回路の第１４の実施形態を示す。
【図１６】第１の場所において表面絶縁をブロックするゲートを含むＨＶ ＥＳＤ保護回路の第１５の実施形態を示す。
【図１７】第２の場所において表面絶縁をブロックするゲートを含むＨＶ ＥＳＤ保護回路の第１６の実施形態を示す。
【図１８】２つの領域に分割された第１の補償領域を含むＨＶ ＥＳＤ保護回路の第１７の実施形態を示す。
【図１９】２つの領域に分割された第２の補償領域を含むＨＶ ＥＳＤ保護回路の第１８の実施形態を示す。
【図２０】ディープウェル／埋め込み層構造の第１の実施例を含むＨＶ ＥＳＤ保護回路の第１９の実施形態を示す。
【図２１】ディープウェル／埋め込み層構造の第２の実施例を含むＨＶ ＥＳＤ保護回路の第２０の実施形態を示す。
【図２２】ウェルとディープウェル／埋め込み層構造とを分離する絶縁領域を含むＨＶ ＥＳＤ保護回路の第２１の実施形態を示す。
【図２３】補償領域の動作に影響を与える制御回路を含むＨＶ ＥＳＤ保護回路の第２２の実施形態を示す。
【図２４】ウェル領域に影響を与える外部回路を含むＨＶ ＥＳＤ保護回路の第２３の実施形態を示す。
【図２５】外部トリガを含むＨＶ ＥＳＤ保護回路の第２４の実施形態を示す。
【図２６】逆破壊電圧に影響を与えるウェル領域を含むＨＶ ＥＳＤ保護回路の第２５の実施形態を示す。
【図２７】逆破壊電圧を調整するゲート領域を含むＨＶ ＥＳＤ保護回路の第２６の実施形態を示す。
【図２８】補償用の追加のＳＣＲを含むＨＶ ＥＳＤ保護回路の第２７の実施形態を示す。
【図２９】第１の２フィンガ配列を含むＨＶ ＥＳＤ保護回路の第２８の実施形態を示す。
【図３０】図２９に示すＨＶ ＥＳＤ保護回路の第２８の実施形態を示す。
【図３１】第２の２フィンガ配列を含むＨＶ ＥＳＤ保護回路の第２９の実施形態を示す。
【図３２】図３１に示すＨＶ ＥＳＤ保護回路の第２９の実施形態の平面図を示す。
【発明を実施するための形態】
【００１０】
本明細書に記載する回路は、Ｎ型およびＰ型を含む導電型のウェルを含む。以下、第１の導電型を参照する場合、第１の導電型は第２の導電型の反対のものでありうる。例えば、第１の導電型がＮ型であれば、第２の導電型はＰ型でありうる。同様に、第１の導電型がＰ型であれば、第２の導電型はＮ型でありうる。以下の実施形態において、いずれかの配列の導電型を有する回路が実装されてもよい。図面は、特定の型のバイポーラトランジスタを示していることもあるが、図面に示す回路は、反対の導電型のトランジスタになる反対の導電型の領域を有するように実装されてもよい。この場合、ＰＮＰバイオポーラトランジスタは、ＮＰＮバイポーラトランジスタになり、ＮＰＮバイポーラトランジスタは、ＰＮＰバイポーラトランジスタになりうる。
【００１１】
以下の記載において、共通する数字表示が、複数の図面にわたって同様の対応する部品に使用されている場合がある。一般に、部品番号の最初の数字は、図番から始まる。例えば、図１に示すアノード領域１０１は、図５に示す同様のアノード領域５０１に相当する。同様に、図６に示す領域６０１、６０３および６１０によって形成されるバイポーラ６８１は、図２１に示す領域２１０１、２１０３および２１１０によって形成される同様のバイポーラ２１８１に相当する。説明を明確にするために、または図面の向きにより、場合によっては、バイポーラトランジスタが図面に明確に示されていない場合がある。しかしながら、図ｘの領域ｘ０２、ｘ１０およびｘ２０から形成されたバイポーラｘ８２は、図ｙの領域ｙ０２、ｙ１０およびｙ２０から形成されたバイポーラｙ８２と類似しうることを理解されたい。
【００１２】
当業者であれば、領域が、複数の機能を果たすものとして見なされうることを認識するであろう。例えば、ウェル領域は、第１のトランジスタのエミッタとして働き、シリコン制御整流器（ＳＣＲ）のアノードとして働きうる。このように、以下の記載において、同じ領域は、その領域が果たす機能の状況に応じて、異なる名称で呼ばれることがある。一例として、エミッタ６０１と描写されることもあれば、その後に、同じ領域を指してアノード６０１と描写することもある。数値表示は、着目する領域に明瞭な表記を与えるが、先行する記述表記により、本明細書の記載を読みやすくする。
【００１３】
図１は、高電圧（ＨＶ）静電保護（ＥＳＤ）保護回路１００の第１の実施形態を示す。ＨＶ ＥＳＤ保護回路１００は、第１の導電型に高ドープされてもよい領域１０１、１０４および１０５を含む。領域１０２、１０３および１０６は、第２の導電型に高ドープされてもよい。ウェル領域１１０は、第１の導電型のものであってもよく、領域１０１、１０４および１０５より低いドーピングレベルを有してもよい。ウェル領域１２０は、第２の導電型のものであってもよく、領域１０２、１０３および１０６より低いドーピングレベルを有してもよい。高ドーピング領域１０１および１０３は、ウェル領域１２０に形成されてもよく、高ドープ領域１０２、１０４、１０５および１０６は、ウェル領域１１０に形成されてもよい。高ドープ領域１０１、１０２、１０３、１０４、１０５および１０６は、フィールド酸化物、トレンチ分離または同等の材料によってチップ表面上で分離されてもよい。半導体チップは、ＨＶ ＥＳＤ保護回路１００に加えて他の回路を含んでもよい。
【００１４】
領域１０１（エミッタ）、１１０（コレクタ）および１２０（ベース）は、第１のバイポーラデバイス１８１を形成してもよい。領域１０２（エミッタ）、１１０（ベース）および１２０（コレクタ）は、第１のバイポーラデバイス１８１とは反対の型であってもよい第２のバイポーラデバイス１８２を形成してもよい。バイポーラ１８１および１８２は、ＳＣＲデバイスを形成するように結合されてもよい。領域１０１および１０２は、それぞれ、ＳＣＲデバイスのアノードおよびカソードと呼ばれることもある。これらの２つの領域間の間隔は、アノード・カソード間隔（ＬＡＣ）と呼ばれることもある。領域１０５および１０６は、ＬＣＡ内に形成されてもよい。領域１０５および１０６は、接続１９１によって結合されてもよい。接続１９１は、金属コンタクト、バイア、金属線、レジスタ、キャパシタ、ダイオード、金属酸化膜半導体（ＭＯＳ）デバイス、バイポーラ、制御回路または領域１０５および１０６間の接続を形成する任意の他の電気要素もしくは要素の組み合わせであってもよい。領域１０２（エミッタ）、１０６（コレクタ）および１１０（ベース）は、バイポーラ１８３を形成してもよい。アノード１０１は、抵抗要素１９２を通る領域１０３に結合されてもよい。同様に、カソード１０２は、抵抗要素１９３を通る領域１０４に結合されてもよい。領域１１０のウェル抵抗は、領域１０５を領域１０４に結合する抵抗経路を生じうる。
【００１５】
領域１０１は、バイポーラ１８１のエミッタである。領域１０１および１２０間の接合に順バイアスが加えられると、バイポーラ１８１は、コレクタ電流をウェル１１０内に注入し始めうる。この電流は、ウェル１１０にある多数のキャリアからなるものであってもよい。電流は、領域１０４およびレジスタ１９３を通ってカソード１０２に流れうる。電流がレジスタ１９３を通ると、レジスタ１９３の両端に電圧差が生じうることで、領域１１０および領域１０２の接合に順バイアスが加えられる状態になる。領域１０２は、バイポーラ１８２および１８３の両方のエミッタでありうる。バイポーラ１８２を流れる電流は、ウェル１２０にコレクタ電流の形をとりうる。この電流は、アノード１０１からレジスタ１９２および領域１０３を通って流れうる。電流がレジスタ１９２を流れると、レジスタの両端に電圧差が生じうることで、領域１０１および１２０間の接合に順バイアスが加えられうる。
【００１６】
電流の前述した挙動は、正のフィードバックループについて記載している。例えば、外部トリガ電流によって、接合に順バイアスが加えられると、正のフィードバックは、ＳＣＲデバイスをアクティブに維持しうる。フィードバック電流が、継続された外部トリガ電流を注入することなく、接合に順バイアスが加えられた状態を維持できるほど高ければ、バイポーラ１８１および１８２間のフィードバックは回生状態になりうる。回生フィードバックは、ＳＣＲデバイスをアクティブに維持しうる。
【００１７】
ＳＣＲは、ＳＣＲを含むバイポーラ、この場合、バイポーラ１８１および１８２の順方向ゲインの値が１以上である場合、回生フィードバックを持続する。この値は、一般に、ループゲインと呼ばれる。ループゲインが１以上であれば、いずれかのバイポーラ１８１または１８２のベースに流れる小さな電流が、バイポーラの順方向ゲインによって掛け合わされ、他方のバイポーラのベースに注入されうる。次に、電流は、他方のバイポーラの順方向ゲインによって掛け合わされ、最初のバイポーラのベースに注入されうる。この正のフィードバック動作により、バイポーラは、電流がさらに増大できない飽和状態にされる。典型的なＳＣＲデバイスの場合、アノードおよびカソードの保持電圧は、１．２Ｖでありうる。
【００１８】
バイポーラトランジスタの実効順方向ゲインは、アーリー効果によってコレクタ・エミッタ電圧に依存しうる。
【００１９】
【００２０】
式中、ＶＡはアーリー電圧であり、Ｉｃはコレクタ電流であり、ｄＩｃ／ｄＶｃｅはコレクタ電流の変化とコレクタ・エミッタ電圧の変化の比である。このように、アノード１０１およびカソード１０２間に印加される電圧が上がると、バイポーラ１８１および１８２間のループゲイン、ひいては、正のフィードバックが増大しうる。正のフィードバックが増大すると、ＳＣＲのトリガ速度も上がりうる。
【００２１】
領域１０５および１０６は、図１のＳＣＲの保持電圧を上げることによって、ＳＣＲ補償領域として見なされてもよい。領域１０５および１０６が、図１のＳＣＲのアノード１０１およびカソード１０２間になければ、ＳＣＲは、１Ｖ〜２Ｖの典型的な保持電圧を呈しうる。領域１０５および１０６を追加すると、ＳＣＲデバイスから電流がそれ、ＳＣＲデバイスに負のフィードバック機構が導入されうる。領域１０２は、バイポーラ１８３およびバイポーラ１８２のエミッタとして働きうる。領域１１０はまた、バイポーラ１８２および１８３のベースとしても働きうる。このように、バイポーラ１８２が電流を導通すると、バイポーラ１８３も電流を導通しうる。バイポーラ１８３は、エミッタ電流の比較的大きな部分が、バイポーラ１８２よりバイポーラ１８３によって導通されうるように、バイポーラ１８２より効率的になりうる。このように、バイポーラ１８２のコレクタ電流がより小さいことは、ＳＣＲループゲインを負に補償する正のフィードバックに寄与しうる。
【００２２】
バイポーラ１８３が電流を導通すると、コレクタ１０６の電圧は、カソード１０２の電圧に引き寄せられうる。同様に、接続１９１により、領域１０５の電圧は、接続１９１の性質に依存して、コレクタ１０６の電圧へ引き寄せられうる。図１において、領域１０５の電圧は、領域１０６の電圧に類似しうる。領域１０５の電圧は、バイポーラ１８１のコレクタ付近のエリアにおいて領域１１０の電圧を低く維持しうる。領域１０５の低電圧は、領域１０４またはバイポーラ１８２ではなく、カソード１０２へ電流が流れる別の経路を与えうる。領域１１０の局所電圧が低いことにより、領域１１０〜１０２の接合に順バイアスを加えた状態にすることが困難になる。このように、バイポーラ１８１および１８２間のＳＣＲフィードバック機構のゲインは低減されえ、負のフィードバックを導入するものとして見なされうる。
【００２３】
ＳＣＲの正のフィードバックを増大して、領域１０５および１０６によって導入される負のフィードバックの効果を打ち消すために、ＳＣＲデバイスにかかる電圧が上げられることで、バイポーラデバイスの順方向ゲインを増大しうる。正のフィードバックが、ＳＣＲのループゲインが１以上になるように負のフィードバックを打ち消すのに十分な大きさになると、ＳＣＲは回生状態になりうる。このように、図１に示すＳＣＲの保持電圧は、領域１０５および１０６によって導入される負のフィードバックにより高くなりうる。
【００２４】
ＳＣＲデバイスのＬＡＣ内に領域１０５および１０６を配置することで、ＳＣＲデバイスのフィードバックサイクルに影響を与え、ＳＣＲデバイスループゲインを補償することによって、ＳＣＲデバイスの特性が変更されうる。ＳＣＲデバイスのアノード１０１およびカソード１０２の間に領域１０５および１０６を配置すると、ＳＣＲデバイスの動作が著しく影響を受ける。
【００２５】
アノード１０１およびカソード１０２間のウェル１１０に配置される領域１０５および１０６は、バイポーラ１８２のベース内に効果的にあるものとして見なされうる。バイポーラ１８３は、バイポーラ１８２のベースから小数キャリアを効果的に引き寄せ、これにより、バイポーラ１８２の順方向ゲインが低下しうる。ウェル１１０内へバイポーラ１８１によって、およびウェル１２０内へバイポーラ１８２によって電流を注入する方向性により、図１に示すようなＬＡＣ内での領域１０５および１０６の配置には重要な効果がある。概して、電流はアノード１０１からカソード１０２に向かって流れうる。したがって、領域１０５および１０６は、ＳＣＲデバイスの動作に著しく影響を与えるこの電流経路に直接配置されてもよい。ＬＡＣの外側での領域１０５および１０６の配置は、ＳＣＲデバイスの性能にあまり影響を及ぼさない。
【００２６】
ＬＡＣの内側に配置された領域１０５および１０６により、バイポーラ１８３はバイポーラ１８２より強力になりうる。領域１０５および１０６がＬＡＣの外側に配置されれば、バイポーラ１８３のコレクタは、バイポーラ１８２のベースに位置しない。このようにして、バイポーラ１８３は、ＳＣＲデバイスの正のフィードバックサイクルに与える影響が少なくなりうる。さらに、バイポーラ１８１によって注入された多数キャリアがウェル１２０の方向からウェル１１０および領域１０２間の接合に達するため、領域１０２からウェル１１０内への少数キャリアの注入は、ウェル１２０の方向に主に起こりうる。領域１０５および１０６がＬＡＣの外側に配置されれば、バイポーラ１８２はバイポーラ１８３より好ましくなる。
【００２７】
ＬＡＣ内に配置された領域１０５および１０６により、領域１０５は、バイポーラ１８１のコレクタ接合に極めて近接して配置されうることで、コレクタおよび領域１０５間のウェル抵抗が最小限に抑えられる。逆に、領域１０５がＬＡＣの外側に配置されると、領域１０５およびバイポーラ１８１のコレクタ接合間の距離が長くなる。バイポーラ１８１のコレクタ接合は、電流をウェル１１０内に注入する。距離が長くなることで、バイポーラ１８１のコレクタ接合および領域１０５のウェル抵抗が増大し、前述した抵抗の電圧上昇が高くなりうる。電圧上昇が高いほど、ウェル１１０および領域１０２間の接合は容易に順バイアス状態になる。このように、ＬＡＣの外側に領域１０５および１０６が配置されると、ＳＣＲデバイスの負のフィードバックへの寄与が低減して効率性が低減する。
【００２８】
領域１０５および１０６がＬＡＣの外側に配置されれば、ＳＣＲの正のフィードバックは、領域１０５および１０６の負のフィードバックの影響より比較的強くなりうる。このようなシナリオは、結果的に熱暴走を導きうる。電流は、領域１０５および１０６を通る経路より、アノード１０１およびカソード１０２間の直接経路を優先させることで、影響を少なくしうる。直接経路を優先することで、正のフィードバックの強さがさらに増し、領域１０５および１０６の影響がさらに低減される。このようにして、保持電圧を上げるために、ＬＡＣ内に領域１０５および１０６を配置することが好ましい場合がある。
【００２９】
図２は、図１に示すＨＶ ＥＳＤ保護回路１００の実施形態の平面図を示す。図２には示していないが、領域１０１、１１０および１２０は、バイポーラデバイス１８１を形成し、領域１０２、１１０および１２０は、バイポーラデバイス１８２を形成し、領域１０２、１０６および１１０は、バイポーラ１８３を形成しうる。領域１０１、１０２、１０３および１０４、１１０、ならびに１２０は、ＳＣＲデバイスを形成しうる。補償領域１０５および１０６は、ＳＣＲデバイスの保持電圧を上げうる負のフィードバック効果を導入しうる。領域１０１〜１０６の幅および長さは、図１および図２に示すものとは、各領域に対して異なる場合がある。
【００３０】
図３は、補償領域３０５および３０６が、ウェル領域３２０内に配置されてもよいＨＶ ＥＳＤ保護回路３００の実施形態を示す。領域３０５は、第２の導電型で高ドープされてもよく、領域３０６は、第１の導電型で高ドープされてもよい。領域３０１、３０６および３２０は、バイポーラトランジスタ３８３を形成し、バイポーラトランジスタ３８３は、図１に同様に示すように、バイポーラ３８１と対抗し、バイポーラ３８２よりバイポーラ３８１の実効順方向ゲインを低減しうる。領域３１０に適用されうるさまざまな実施例が、領域３２０に適用されてもよいことを認識されたい。領域３１０および３２０のドーピングレベルは、結果的に得られる保持電圧に影響を及ぼしうる。
【００３１】
図４は、別の実施形態のように並列配置ではなく、補償領域４０５および４０６が交互に実装されうるＨＶ ＥＳＤ保護回路４００の実施形態の平面図を示す。図示した交互配置のレイアウトにより、補償領域４０５および４０６のレイアウトを最適化することによって面積効率が高められうる。領域４０５および４０６はまた、特定の所望の性能に合わせ、領域間の所望の電圧関係を達成するために、種々の方法でコネクタ要素によって接続されてもよい。
【００３２】
図５は、領域５０２がセグメント化され、５０２のセグメント間の空間内に補償領域５０６が拡張されてもよいＨＶ ＥＳＤ保護回路５００の実施形態の平面図を示す。領域５０２および５０６のレイアウトは、バイポーラトランジスタ５８２に対してバイポーラトランジスタ５８３の効率を高めることで、より高い保持電圧が得られうる。領域５０２および５０６は、図５に示すレイアウトにおいてセグメント化され配向されうるが、ＳＣＲデバイスの特別な所望の挙動に好ましいものでありうる別のレイアウトが可能であることを認識されたい。
【００３３】
図６は、領域６０６がウェル領域６３６によって取り囲まれうるＨＶ ＥＳＤ保護回路６００の実施形態を示す。領域６３６は、領域６０６より低いドーピング濃度を有する領域６０６と同じ導電性のものであってもよい。１つの実施形態において、領域６３６は、少なくとも領域６０６と接触し、別の実施形態において、領域６３６は、領域６０６を完全に取り囲む。図６に示すように、領域６３６は、補償領域６０６をアノード６０１およびカソード６０２間の電流経路内にさらに拡張させてもよい。領域６３６はまた、コレクタ６０６の接合面積を増大させることによってバイポーラ６８３の効率性を上げてもよい。１つの実施形態において、領域６３６は、領域６０６より深く領域６１０内に拡張してもよい低ドープされた領域であってもよい。別の実施形態において、領域６３６は、領域６２０と同じウェルタイプであってもよい。さらなる別の実施形態において、領域６３６は、領域６０６より深く領域６１０内に拡張し、領域６０６と同じ導電性を有する任意のウェル領域であってもよい。ウェル領域６３６と同様のタイプのウェル領域が、本明細書に記載する実施形態の任意のものに追加されても除去されてもよいことを理解されたい。
【００３４】
図７は、図６に示す実施形態に類似したＨＶ ＥＳＤ保護回路７００の実施形態を示し、同図において、補償領域７０５および７０６の位置は、領域７０６がアノード７０１により近く、領域７０５がカソード７０２により近くなるように交換される。領域７３６は、図６の領域６３６に類似し、領域７０６と同じ導電型のものである。領域７３６は、領域７１０内の深くに領域７０６を拡張する。
【００３５】
図８は、ＨＶ ＥＳＤ保護回路８００が領域８３５をさらに含む、図６に示す実施形態に類似したＨＶ ＥＳＤ保護回路８００の実施形態を示す。領域８３５は、領域８０５と同じ導電型のものであってもよい。１つの実施形態において、領域８３５は、少なくとも領域８０５と接触し、別の実施形態において、領域８３５は、領域８０５を完全に取り囲む。図８に示すように、領域８３５は、領域８０５をアノード８０１およびカソード８０２間の電流経路内にさらに拡張してもよい。１つの実施形態において、領域８３５は、領域８０５より深く領域８１０内に拡張してもよい低ドープされた領域であってもよい。領域８０５は、低電圧を有してもよく、領域８３５は、領域８１０内にさらに低電圧を与えることで、バイポーラ８８２ではなく、バイポーラ８８３により多くの電流が流れうる。
【００３６】
図９は、領域９３５が領域９０５および９０６の両方の下に拡張されうる、図８に示す実施形態に類似したＨＶ ＥＳＤ保護回路９００の実施形態を示す。領域９３５は、領域９０５と同じ導電型のものであってもよい。この実施形態において、図８の領域８３６に類似した低ドープ領域は形成されなくてもよい。
【００３７】
図１０は、図３および図６に示す実施形態に類似した特徴を組み込んだＨＶ ＥＳＤ保護回路１０００の実施形態を示し、同図において、ＨＶ ＥＳＤ保護回路１０００は、補償領域１００５および１００６ならびに補償領域１００７および１００８の両方を含んでもよい。領域１００５、１００６および１０１０は、第１の補償バイポーラを形成してもよく、領域１００７、１００８および１０２０は、第２の補償バイポーラを形成してもよい。図１０に示す領域１０３６は、領域１００６と同じ導電性のものであってもよく、図６において領域６３６が領域６０６を拡張する方法と同様に領域１００６を拡張してもよい。領域１００５、１００６、１００７および１００８を含むことで、保持電圧を上げうるＳＣＲデバイスの効率が低下しうる。
【００３８】
図１１は、図１０に示す実施形態に類似したＨＶ ＥＳＤ保護回路１１００の実施形態を示し、補償領域１１０５、１１０６、１１０７および１１０８は、領域１１１０内に位置しうる。領域１１０５および１１０７は、第１の導電型のものであってもよい。領域１１０６および１１０８は、第２の導電型のものであってもよい。領域１１３６および１１３８は、第２の導電型のものであってもよく、領域１１０６および１１０８をそれぞれ拡張させてもよい。図１１に示す実施形態は、２つの結合対の補償領域を示すが、ＳＣＲデバイスのＬＡＣ内に配置されうる補償領域は、任意の数の結合対であってもよい。結合対を追加すると、ＳＣＲデバイスの面積消費を増大しながら、ＳＣＲデバイスの保持電圧を上げうる。
【００３９】
図１２〜図１４は、複数の結合対の補償領域のいくつかの可能な並び替えを含むＨＶ ＥＳＤ保護回路の実施形態を示す。図１２〜図１４に示す結合対の配列は、結合対の接続および配置のうちの多くの可能な並び替えのうちの３つにすぎないことを認識されたい。以下の３つの実施例は、結合対領域の考えられうる配列および配置の網羅的なリストを意味するものではない。
【００４０】
図１２は、互いに隣接してよく、接続要素１２９１によって結合されてもよい補償領域１２０５および１２０６を含むＨＶ ＥＳＤ保護回路１２００の実施形態を示す。補償領域１２０７および１２０８は、互いに隣接してもよく、接続要素１２９４によって結合されてもよい。結合対は、接続要素１２９５によって互いに結合されてもよい。
【００４１】
図１３は、接続要素１３９１によって結合されてもよい補償領域１３０５および１３０６と、接続要素１３９４によって結合されてもよい補償領域１３０７および１３０８とを含むＨＶ ＥＳＤ保護回路１３００の実施形態を示す。図１３に示す実施形態において、領域１３０５が結合対１３０７および１３０８間にあり、領域１３０８が結合対１３０５および１３０６間にあるように領域が配置されてもよい。
【００４２】
図１４は、接続要素１４９１によって結合されてもよい補償領域１４０５および１４０６と、接続要素１４９４によって結合されてもよい補償領域１４０７および１４０８とを含むＨＶ ＥＳＤ保護回路１４００の実施形態を示す。図１４に示す実施形態において、領域１４０７および１４０８は、領域１４０５および１４０６間に配置されてもよい。
【００４３】
図１５は、領域１５０７および１５０８が領域１５０６と同じ導電型のものであってもよく、領域１５０６および領域１５０２間に配置されてもよい、ＨＶ ＥＳＤ保護回路１５００の実施形態を示す。領域１５０７および１５０８は、接続要素１５９４によって結合されてもよい。この実施形態において、追加のバイポーラトランジスタが、領域１５０２、１５０８および１５１０によって形成されてもよい。領域１５０７は、バイポーラ１５８３のエミッタとして見なされてもよく、前述した実施形態において、バイポーラ１５８３のエミッタは、領域１５０２によって同様に構成されたものである。追加のバイポーラトランジスタは、領域１５１０から追加の高エネルギー少数キャリアを引き離しうる。領域１５０８に収集された高エネルギー少数キャリアは、高電圧で領域１５０７によって注入されるため、低エネルギー少数キャリアに低減されうる。低エネルギーキャリアは、バイポーラ１５８３の効率性を上げうる運動量が低減されることにより、領域１５０６によって容易に収集されうる。１５８２の効率性は、ＬＡＣ内の追加の領域１５０７および１５０８からベース長さが長くなるため低減されうる。図１５は、１対の結合領域１５０７および１５０８を示すが、ＬＡＣ内には、同様の結合領域の任意の数の対が配置されてもよい。
【００４４】
図１６は、ゲート１６９４が補償領域１６０６およびカソード１６０２間に配置されてもよいＨＶ ＥＳＤ保護回路１６００の実施形態を示す。ゲート１６９４は、領域１６０２および１６０６間で局所的にチップ表面絶縁層をブロックして、バイポーラ１６８３の効率を高めてもよい。あるいは、領域１６０２および１６０６間に絶縁層が形成されないように、特殊な層（例えば、シャロートレンチアイソーレション（ＳＴＩ）ブロック）が配置されてもよい。
【００４５】
図１７は、ゲート１７９４が補償領域１７０５および１７０６間に配置されてもよいＨＶ ＥＳＤ保護回路１７００の実施形態を示す。ゲート１７９４は、領域１７０５および１７０６間で局所的にチップ表面絶縁層をブロックして、領域１７０５および１７０６間の接続性を高めうる。あるいは、領域１７０５および１７０６間に絶縁層が形成されないように、特殊な層（例えば、シャロートレンチアイソーレション（ＳＴＩ）ブロック）が配置されてもよい。
【００４６】
図１８は、補償領域１８０６が領域１８０６Ａおよび１８０６Ｂに分割されてもよいＨＶ ＥＳＤ保護回路１８００の実施形態を示す。補償領域１８０５は、領域１８０６Ａおよび１８０６Ｂ間に配置されてもよい。領域１８０５、１８０６Ａおよび１８０６Ｂは、接続要素１８９１によって結合されてもよい。ＬＡＣ内に、領域１８０５、１８０６Ａおよび１８０６Ｂのさまざまな他の相対配置が可能であることを認識されたい。また、領域１８０６が３つ以上の領域に分割されてもよいことを認識されたい。
【００４７】
図１９は、補償領域１９０５が領域１９０５Ａおよび１９０５Ｂに分割されてもよいＨＶ ＥＳＤ保護回路１９００の実施形態を示す。補償領域１９０６は、領域１９０５Ａおよび１９０５Ｂ間に配置されてもよい。領域１９０５Ａ、１９０５Ｂおよび１９０６は、接続要素１９９１によって結合されてもよい。ＬＡＣ内に、領域１９０５Ａ、１９０５Ｂおよび１９０６のさまざまな他の相対配置が可能であることを認識されたい。また、領域１９０５が３つ以上の領域に分割されてもよいことを認識されたい。
【００４８】
図２０は、ディープまたは埋め込み層２０２１がウェル領域２０１０を絶縁するために追加されてもよいＨＶ ＥＳＤ保護回路２０００の実施形態を示す。領域２０１０は、チップの他のデバイスから分離するように、または問題を処理するために絶縁されてもよい。領域２０１０は、第１の導電型のものであってもよく、領域２００３、２０２０、２０２１、２０２２および２０２３は、第２の導電型のものであってもよい。埋め込み層２０２１は、領域２００３を領域２０２３に抵抗結合してもよい。領域２００３および２０２３は、ＳＣＲデバイスの動作に著しく干渉することなく、同じノードに安全に接続されてもよい。
【００４９】
図２１は、図２０に示す実施形態に類似したＨＶ ＥＳＤ保護回路２１００の実施形態を示し、同図において、ディープウェル領域２１２１は、ウェル領域２１２０または２１２２の下方全体に拡張していない。
【００５０】
図２２は、図２０および図２１に示す実施形態に類似したＨＶ ＥＳＤ保護回路２２００の実施形態を示し、同図において、埋め込み層２２２１からウェル領域２２２０を分離するために、追加の領域２２１２が追加されてもよい。領域２２１０Ａ、２２１０Ｂおよび２２１２は、第１の導電型のものであってもよく、領域２２２０、２２２１、２２２２Ａおよび２２２２Ｂは、第２の導電型のものであってもよい。この実施形態において、領域２２０１は、領域２２２３Ａおよび２２２３Ｂから絶縁されてもよい。領域２２２０は、領域２２１０Ａ、２２１０Ｂおよび２２１２によって、領域２２２１、２２２２Ａおよび２２２２Ｂから絶縁されてもよい。領域２２２２Ａおよび２２２２Ｂは、第２の導電型の単一のウェルによって形成されてもよい。領域２２２３Ａおよび２２２３Ｂは、第２の導電型の単一のリング領域によって形成されてもよい。領域２２１０Ａおよび２２１０Ｂは、第１の導電型の単一のウェルによって形成されてもよい。
【００５１】
図２３は、制御回路２３９４および／または２３９５が補償領域２３０５および２３０６に結合されてもよいＨＶ ＥＳＤ保護回路２３００の実施形態を示す。制御回路は、レジスタ、キャパシタ、ダイオード、ＭＯＳデバイス、バイポーラまたはこれらの要素あるいは補償領域２３０６によって部分的に形成されたバイポーラ２３８３の挙動を変更するために使用されてもよい任意の他の電気要素の任意の組み合わせの任意のものであってもよい。制御回路は、バイポーラ２３８３の動作に影響を与え、ＳＣＲデバイスのフィードバックに影響を与えうるバイポーラ２３８３のコレクタの抵抗を変更してもよい。
【００５２】
ＳＣＲデバイスのフィードバックを変えることで、保持電圧が調節されてもよい。ＥＳＤ事象中、チップへのダメージの防止と電力損失の低減のために、低保持電圧が望まれうる。ＳＣＲデバイスがＥＳＤ事象によってトリガされた後、制御回路２３９４および２３９５などの追加の回路が、ＳＣＲデバイスの保持電圧を変更してもよい。１つの実施形態において、制御回路は、最も高いＥＳＤエネルギーが損失されうる第１のＥＳＤ期間中に、領域２３０５および２３０６を切り離すスイッチとして作用してもよい。第１のＥＳＤ期間の典型的な持続時間は、３０ｎｓ〜１００ｎｓであってもよい。補償領域２３０５および２３０６を切り離すことによって、ＨＶ ＥＳＤ保護回路２３００は、低保持電圧を呈しうる。第１のＥＳＤ期間後、スイッチは、領域２３０５および２３０６を短絡してもよく、これにより、補償領域２３０５および２３０６によって導入される負のフィードバックが増大されうる。負のフィードバックが増大すると、保持電圧が上がり、通常チップ動作中のラッチアップが回避されうる。この実施形態は、単一の補償領域対２３０５および２３０６に関して記載してきたが、この技術は、複数の負のフィードバック効果を導入する複数の補償領域に適用されてもよいことを認識されたい。
【００５３】
図２４は、図６に同様に示すようなレジスタではなく、外部回路２４９２および２４９３を含むＨＶ ＥＳＤ保護回路２４００の実施形態を示す。本明細書に記載する任意のものを含むＨＶ ＥＳＤ保護回路の任意の実施形態に関して、図１のレジスタ１９２および１９３のような外部抵抗が不要な場合があることを認識されたい。一例として、外部回路２４９２は、領域２４０１および２４０３間に結合されてもよく、外部回路２４９３は、領域２４０２および２４０４間に結合されてもよい。外部回路２４９２および２４９３は、ウェル領域２４２０および２４１０のバイアス付与をそれぞれ制御してもよい。
【００５４】
図２５は、外部トリガ２５９４〜２５９８を含むＨＶ ＥＳＤ保護回路２５００の実施形態を示す。外部トリガは、レジスタ、キャパシタ、ダイオード、ＭＯＳデバイス、バイポーラまたは任意の他の電気コンポーネントもしくはＳＣＲデバイスをオンにするために使用されるコンポーネントの組み合わせであってもよい。トリガ２５９４〜２５９８の任意の１つのトリガが存在してもよい。また、トリガ２５９４〜２５９８の任意の組み合わせが存在してもよい。図２５に示すように、領域２５０１、２５０２、２５０３、２５０４、２５０５および２５０６の少なくとも１つにトリガが結合されてもよい。ＥＳＤ事象中、トリガは、電流を領域（例えば、ＳＣＲを構成するバイポーラのベース）に注入することで、ＳＣＲの接合が順バイアスが加えられた状態になり、ＨＶ ＥＳＤ保護回路２５００がオンになりうる。
【００５５】
図２６は、領域２６２０と同じ導電型の領域２６０９を含む、図６に類似したＨＶ ＥＳＤ保護回路２６００の実施形態を示す。あるいは、領域２６０９は、領域２６１０と同じ導電型のものであってもよい。領域２６１０に対して領域２６２０の電圧が、領域２６２０および２６１０間の接合の逆破壊電圧に達するように上昇すれば、領域２６０３および２６０４を通って電流が誘導され流れ、これはＳＣＲのトリガタップとして見なされうる。次に、誘導された電流は、オンになるようにＳＣＲデバイスをトリガしてもよい。領域２６０９は、領域２６２０および２６１０間の接合の逆破壊電圧を低下してもよい。トリガ電圧を調節するための方法として領域２６０９を見なしてもよい。
【００５６】
図２７は、領域２７０９および２７０６間に配置されたゲート２７９４を含む、図２６に類似したＨＶ ＥＳＤ保護回路２７００の実施形態を示す。ゲート２７９４は、領域２７０９および２７０６間で局所的にチップ表面絶縁層をブロックすることで、領域２７２０および２７１０間の接合の逆破壊電圧を調整してもよい。あるいは、領域２７０９および２７０６間に絶縁層が形成されないように、特殊な層（例えば、シャロートレンチアイソーレション（ＳＴＩ）ブロック）が配置されてもよい。
【００５７】
図２８は、ＳＣＲデバイスのＬＡＣに補償領域２８０５、２８０６および２８０７を含むＨＶ ＥＳＤ保護回路２８００の実施形態を示す。領域２８０５、２８０７および２８１０は、第１の導電型のものであってもよく、領域２８０６および２８０２は、第２の導電型のものであってもよい。領域２８３６は、第２の導電型の低ドープ領域であってもよく、領域２８０６および２８０７の下で拡張してもよい。領域２８３６（コレクタ）、領域２８１０（ベース）および領域２８０２（エミッタ）によって、第１のバイポーラが形成されてもよい。領域２８０７（エミッタ）、領域２８３６（ベース）および領域２８１０（コレクタ）によって、第２のバイポーラが形成されてもよい。第１のバイポーラが電流を導通すると、電流が領域２８０６から引き寄せられることで、領域２８３６に電圧降下が生じうる。電圧降下により、領域２８３６および２８０７間の接合に順バイアスが加えられた状態になりうる。接合に順バイアスが加えられることで、第２のバイポーラがオンになり、電流を領域２８１０に注入しうる。このようにして、第１のバイポーラおよび第２のバイポーラは、追加のＳＣＲを形成する。追加のＳＣＲにより、好ましい電流経路をカソード２８０２に作ることによって、バイポーラ２８８２の効率が下がり、ＳＣＲデバイスの保持電圧が上昇しうる。
【００５８】
図２９は、複数フィンガ構造を含むＨＶ ＥＳＤ保護回路２９００の実施形態を示す。図２９に示す実施形態において、左半分および右半分の各々は、２つのフィンガ構造の１つのフィンガを構成する。領域２９０３は、左半分「Ａ」フィンガおよび右半分「Ｂ」フィンガの両方に共通のトリガタップであってもよい。領域２９２０は、両方のフィンガに共通する領域２９０３と同じ導電型の低ドープ領域であってもよい。図２９は、２つのフィンガを有する実施形態を示すが、任意の数のフィンガを有する構造が可能であることを認識されたい。
【００５９】
図３０は、図２９に示すＨＶ ＥＳＤ保護回路２９００の実施形態の平面図を示す。図２９に示す補償領域２９０５は、領域２９２０の周囲に単一のリング領域２９０５として実装されてもよい。図２９に示す補償領域２９０６は、領域２９０５の周囲に単一のリング領域２９０６として実装されてもよい。図２９の領域２９０６を拡張する低ドープ領域２９３６は、図３０に示すリング領域２９０６を取り囲むことによって領域２９３６として実装されてもよい。
【００６０】
図３１は、複数フィンガ構造を含むＨＶ ＥＳＤ保護回路３１００の実施形態を示す。図３１に示す実施形態において、左半分および右半分の各々は、２つのフィンガからなる構造の１つのフィンガを構成する。領域３１０４は、左半分「Ａ」フィンガおよび右半分「Ｂ」フィンガの両方に共通するトリガタップであってもよい。図３１は、２つのフィンガを有する実施形態を示すが、任意の数のフィンガを有する構造が可能であることを認識されたい。図３１と図２９との違いは、図３１に示す実施形態が第１の導電型の中央ウェルを有しうるのに対して、図２９に示す実施形態は第２の導電型の中央ウェルを有しうる点である。
【００６１】
図３２は、図３１に示すＨＶ ＥＳＤ保護回路３１００の実施形態の平面図を示す。図３１に示す補償領域３１０６は、領域３１０２Ａ、３０１２Ｂおよび３１０４の周囲の単一のリング領域３１０６として実装されてもよい。図３１に示す補償領域３１０５は、領域３１０６の周囲の単一のリング領域３１０５として実装されてもよい。図３１において領域３１０６を拡張する低ドープ領域３１３６は、図３２に示すリング領域３１０６を取り囲むことによって領域３１３６として実装されてもよい。図３１に示す領域３１０３は、単一のリング領域３１０３として実装されてもよい。図３１に示す領域３１２０は、単一のリング領域３１２０として実装されてもよいことを認識されたい。
【００６２】
図１〜図３２の領域および間隔には特定の寸法が示されているが、他の寸法の領域および間隔も可能であることを認識されたい。図面は、単一フィンガのレイアウトのＨＶ ＥＳＤ保護回路を示しているものが多いが、図面に示す実施形態は、複数フィンガのレイアウトとして実装されてもよいことを認識されたい。
【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
第１の導電型の第１の低ドープウェルと、
第２の導電型の第２の低ドープウェルと、
前記第１の低ドープウェル内に形成された前記第１の導電型の第１の高ドープ領域と、
前記第１の低ドープウェル内に形成された前記第２の導電型の第２の高ドープ領域と、
前記第２の低ドープウェル内に形成された前記第１の導電型の第３の高ドープ領域と、
前記第２の低ドープウェル内に形成された前記第２の導電型の第４の高ドープ領域と、
前記第２の高ドープ領域と前記第２の低ドープウェルとの間にある前記第１の低ドープウェル内に形成された前記第１の導電型の第５の高ドープ領域と、
前記第２の高ドープ領域と前記第２の低ドープウェルとの間にある前記第１の低ドープウェル内に形成された前記第２の導電型の第６の高ドープ領域と、
ＥＳＤ事象中、前記ＥＳＤ保護回路をオンにするトリガ回路とを備え、
前記トリガ回路が、前記第１の高ドープ領域、前記第２の高ドープ領域、前記第３の高ドープ領域、前記第４の高ドープ領域、前記第５の高ドープ領域及び前記第６の高ドープ領域の少なくとも１つに結合される、ＥＳＤ保護回路。
【請求項２】
前記第１の高ドープ領域と前記第２の高ドープ領域との間に結合された第１のレジスタと、
前記第３の高ドープ領域と前記第４の高ドープ領域との間に結合された第２のレジスタとをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第５の高ドープ領域が、前記第６の高ドープ領域に直接接続され、前記第５の高ドープ領域及び前記第６の高ドープ領域に他の領域は接続されず、
前記第２の高ドープ領域が、前記ＥＳＤ保護回路のカソードであり、
前記第３の高ドープ領域が、前記ＥＳＤ保護回路のアノードである、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記トリガ回路が、
前記第４の高ドープ領域と前記第２の高ドープ領域との間に結合された第１のトリガ回路、
前記第３の高ドープ領域と前記第１の高ドープ領域との間に結合された第２のトリガ回路、
前記第５の高ドープ領域が前記第６の高ドープ領域に接続され、前記第３のトリガ回路が、第３の高ドープ領域と前記第５の高ドープ領域との間に結合される、第３のトリガ回路、
前記第４の高ドープ領域と前記第１の高ドープ領域との間に結合された第４のトリガ回路、および
前記第５の高ドープ領域が前記第６の高ドープ領域に接続され、第５のトリガ回路が、前記第４の高ドープ領域と前記第５の高ドープ領域との間に結合される、第５のトリガ回路のうちの少なくとも１つを備え、
前記第１、第２、第３、第４および第５のトリガ回路の任意のものが、ＥＳＤ事象中に、前記ＥＳＤ保護回路をオンにするように構成される、請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記第６の高ドープ領域が、前記第２の高ドープ領域と前記第５の高ドープ領域との間に形成される、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記第５の高ドープ領域と前記第２の高ドープ領域との間に高ドープ領域が形成されず、
前記第５の高ドープ領域と前記第６の高ドープ領域との間に高ドープ領域が形成されず、
前記第６の高ドープ領域と前記第２の高ドープ領域との間に高ドープ領域が形成されない、請求項１に記載のＥＳＤ保護回路。
【請求項７】
前記第５の高ドープ領域が、接続要素によって前記第６の高ドープ領域に結合され、
前記接続要素が、金属接続、金属コンタクト、バイア、金属線、レジスタ、キャパシタ、ダイオード、金属酸化膜半導体（ＭＯＳ）デバイス、バイポーラトランジスタおよび制御回路の少なくとも１つを含む、請求項１に記載のＥＳＤ保護回路。
【請求項８】
前記接続要素が、半導体デバイスの通常動作中に第１の状態にあり、前記接続要素が、ＥＳＤ事象の第１の期間中に第２の状態にある、請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記接続要素が、ＥＳＤ事象の第２の期間中に第１の状態にある、請求項８に記載のＥＳＤ保護回路。
【請求項１０】
前記第６の高ドープ領域と前記第２の高ドープ領域との間に形成された前記第１の導電型の第７の高ドープ領域と、
前記第２の高ドープ領域と前記第３の高ドープ領域との間の前記第１の低ドープウェル内に形成された前記第２の導電型の第８の領域とをさらに備え、
前記第８の領域が、前記第６の高ドープ領域および前記第７の高ドープ領域を少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１１】
前記第６の高ドープ領域を少なくとも部分的に取り囲む前記第２の導電型の第７の領域をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１２】
前記第７の領域のドーパントレベルが、前記第２の低ドープウェルのドーパントレベルより高く、前記第７の領域のドーパントレベルが、前記第６の高ドープ領域のドーパントレベルより低い、請求項１１に記載のＥＳＤ保護回路。
【請求項１３】
前記第５の高ドープ領域を少なくとも部分的に取り囲む前記第１の導電型の第７の領域をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１４】
前記第７の領域のドーパントレベルが、前記第１の低ドープウェルのドーパントレベルより高く、前記第７の領域のドーパントレベルが、前記第５の高ドープ領域のドーパントレベルより低い、請求項１３に記載のＥＳＤ保護回路。
【請求項１５】
前記第１の低ドープウェルおよび前記第２の低ドープウェルを取り囲む前記第２の導電型の第３の低ドープウェルをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１６】
前記第２の導電型の第３の低ドープウェルと、
前記第１の低ドープウェルの下方に位置し、前記第２の低ドープウェルおよび前記第３の低ドープウェルの下方に少なくとも部分的に位置する前記第２の導電型の第４の低ドープウェルとをさらに備え、
前記第２の低ドープウェル、前記第３の低ドープウェルおよび前記第４の低ドープウェルの組み合わせが、前記第１の低ドープウェルを少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１７】
前記第２の導電型の第３の低ドープウェルと、
前記第１の低ドープウェル、前記第２の低ドープウェルおよび前記第３の低ドープウェルの下方に位置する前記第２の導電型の第４の低ドープウェルと、
前記第４の低ドープウェルと前記第２の低ドープウェルとの間に位置付けられた前記第１の導電型の第５の低ドープウェルとをさらに備え、
前記第３の低ドープウェルおよび前記第４の低ドープウェルの組み合わせが、前記第１の低ドープウェル、前記第２の低ドープウェルおよび前記第５の低ドープウェルを少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１８】
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、請求項１に記載のＥＳＤ保護回路。
【請求項１９】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１に記載のＥＳＤ保護回路。
【請求項２０】
前記第１の低ドープウェルと前記第２の低ドープウェルとの間の接合に形成された前記第２の導電型の第７の領域をさらに備え、前記第７の領域が、前記第１の低ドープウェルおよび前記第２の低ドープウェル内に少なくとも部分的に拡張し、前記トリガ回路が前記第７の領域を含む、請求項１に記載のＥＳＤ保護回路。
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
第１の導電型の第１の低ドープウェルと、
第２の導電型の第２の低ドープウェルと、
前記第１の低ドープウェル内に形成された前記第１の導電型の第１の高ドープ領域と、
前記第１の低ドープウェル内に形成された前記第２の導電型の第２の高ドープ領域と、
前記第２の低ドープウェル内に形成された前記第１の導電型の第３の高ドープ領域と、
前記第２の低ドープウェル内に形成された前記第２の導電型の第４の高ドープ領域と、
前記第２の高ドープ領域と前記第２の低ドープウェルとの間にある前記第１の低ドープウェル内に形成された前記第１の導電型の第５の高ドープ領域と、
前記第２の高ドープ領域と前記第２の低ドープウェルとの間にある前記第１の低ドープウェル内に形成された前記第２の導電型の第６の高ドープ領域と、
ＥＳＤ事象中、前記ＥＳＤ保護回路をオンにするトリガ回路とを備え、
前記トリガ回路が、前記第１の高ドープ領域、前記第２の高ドープ領域、前記第３の高ドープ領域、前記第４の高ドープ領域、前記第５の高ドープ領域及び前記第６の高ドープ領域の少なくとも１つに結合される、ＥＳＤ保護回路。
【請求項２】
前記第１の高ドープ領域と前記第２の高ドープ領域との間に結合された第１のレジスタと、
前記第３の高ドープ領域と前記第４の高ドープ領域との間に結合された第２のレジスタとをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第５の高ドープ領域が、前記第６の高ドープ領域に直接接続され、前記第５の高ドープ領域及び前記第６の高ドープ領域に他の領域は接続されず、
前記第２の高ドープ領域が、前記ＥＳＤ保護回路のカソードであり、
前記第３の高ドープ領域が、前記ＥＳＤ保護回路のアノードである、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記トリガ回路が、
前記第４の高ドープ領域と前記第２の高ドープ領域との間に結合された第１のトリガ回路、
前記第３の高ドープ領域と前記第１の高ドープ領域との間に結合された第２のトリガ回路、
前記第５の高ドープ領域が前記第６の高ドープ領域に接続され、前記第３のトリガ回路が、第３の高ドープ領域と前記第５の高ドープ領域との間に結合される、第３のトリガ回路、
前記第４の高ドープ領域と前記第１の高ドープ領域との間に結合された第４のトリガ回路、および
前記第５の高ドープ領域が前記第６の高ドープ領域に接続され、第５のトリガ回路が、前記第４の高ドープ領域と前記第５の高ドープ領域との間に結合される、第５のトリガ回路のうちの少なくとも１つを備え、
前記第１、第２、第３、第４および第５のトリガ回路の任意のものが、ＥＳＤ事象中に、前記ＥＳＤ保護回路をオンにするように構成される、請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記第６の高ドープ領域が、前記第２の高ドープ領域と前記第５の高ドープ領域との間に形成される、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記第５の高ドープ領域と前記第２の高ドープ領域との間に高ドープ領域が形成されず、
前記第５の高ドープ領域と前記第６の高ドープ領域との間に高ドープ領域が形成されず、
前記第６の高ドープ領域と前記第２の高ドープ領域との間に高ドープ領域が形成されない、請求項１に記載のＥＳＤ保護回路。
【請求項７】
前記第５の高ドープ領域が、接続要素によって前記第６の高ドープ領域に結合され、
前記接続要素が、金属接続、金属コンタクト、バイア、金属線、レジスタ、キャパシタ、ダイオード、金属酸化膜半導体（ＭＯＳ）デバイス、バイポーラトランジスタおよび制御回路の少なくとも１つを含む、請求項１に記載のＥＳＤ保護回路。
【請求項８】
前記接続要素が、半導体デバイスの通常動作中に第１の状態にあり、前記接続要素が、ＥＳＤ事象の第１の期間中に第２の状態にある、請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記接続要素が、ＥＳＤ事象の第２の期間中に第１の状態にある、請求項８に記載のＥＳＤ保護回路。
【請求項１０】
前記第６の高ドープ領域と前記第２の高ドープ領域との間に形成された前記第１の導電型の第７の高ドープ領域と、
前記第２の高ドープ領域と前記第３の高ドープ領域との間の前記第１の低ドープウェル内に形成された前記第２の導電型の第８の領域とをさらに備え、
前記第８の領域が、前記第６の高ドープ領域および前記第７の高ドープ領域を少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１１】
前記第６の高ドープ領域を少なくとも部分的に取り囲む前記第２の導電型の第７の領域をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１２】
前記第７の領域のドーパントレベルが、前記第２の低ドープウェルのドーパントレベルより高く、前記第７の領域のドーパントレベルが、前記第６の高ドープ領域のドーパントレベルより低い、請求項１１に記載のＥＳＤ保護回路。
【請求項１３】
前記第５の高ドープ領域を少なくとも部分的に取り囲む前記第１の導電型の第７の領域をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１４】
前記第７の領域のドーパントレベルが、前記第１の低ドープウェルのドーパントレベルより高く、前記第７の領域のドーパントレベルが、前記第５の高ドープ領域のドーパントレベルより低い、請求項１３に記載のＥＳＤ保護回路。
【請求項１５】
前記第１の低ドープウェルおよび前記第２の低ドープウェルを取り囲む前記第２の導電型の第３の低ドープウェルをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１６】
前記第２の導電型の第３の低ドープウェルと、
前記第１の低ドープウェルの下方に位置し、前記第２の低ドープウェルおよび前記第３の低ドープウェルの下方に少なくとも部分的に位置する前記第２の導電型の第４の低ドープウェルとをさらに備え、
前記第２の低ドープウェル、前記第３の低ドープウェルおよび前記第４の低ドープウェルの組み合わせが、前記第１の低ドープウェルを少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１７】
前記第２の導電型の第３の低ドープウェルと、
前記第１の低ドープウェル、前記第２の低ドープウェルおよび前記第３の低ドープウェルの下方に位置する前記第２の導電型の第４の低ドープウェルと、
前記第４の低ドープウェルと前記第２の低ドープウェルとの間に位置付けられた前記第１の導電型の第５の低ドープウェルとをさらに備え、
前記第３の低ドープウェルおよび前記第４の低ドープウェルの組み合わせが、前記第１の低ドープウェル、前記第２の低ドープウェルおよび前記第５の低ドープウェルを少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１８】
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、請求項１に記載のＥＳＤ保護回路。
【請求項１９】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１に記載のＥＳＤ保護回路。
【請求項２０】
前記第１の低ドープウェルと前記第２の低ドープウェルとの間の接合に形成された前記第２の導電型の第７の領域をさらに備え、前記第７の領域が、前記第１の低ドープウェルおよび前記第２の低ドープウェル内に少なくとも部分的に拡張し、前記トリガ回路が前記第７の領域を含む、請求項１に記載のＥＳＤ保護回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公表番号】特表２０１３−５２０７８９（Ｐ２０１３−５２０７８９Ａ）
【公表日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１２−５５３３４５（Ｐ２０１２−５５３３４５）
【出願日】平成２３年２月２２日（２０１１．２．２２）
【国際出願番号】ＰＣＴ／ＥＰ２０１１／０５２５７６
【国際公開番号】ＷＯ２０１１／１０１４８４
【国際公開日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５１２２１３８４８）ソフィックス ベスローテン フェンノートシャップ メット ベペルクテ アーンスプラケレイクヘイト (1)
【Ｆターム（参考）】
【公表日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年２月２２日（２０１１．２．２２）
【国際出願番号】ＰＣＴ／ＥＰ２０１１／０５２５７６
【国際公開番号】ＷＯ２０１１／１０１４８４
【国際公開日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５１２２１３８４８）ソフィックス ベスローテン フェンノートシャップ メット ベペルクテ アーンスプラケレイクヘイト (1)
【Ｆターム（参考）】
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