高出力集積RF増幅器
入力ボンド・パッド(IBP)と第1の方向(FD)に互いに変位された複数のセル(CE1、CE2)と出力ボンド・パッド(OBP)とをこの順序で第1の方向(FD)に備えた集積HF増幅器構造体。セル(CE1、CE2)の各々は入力パッド(GP1、GP2)とアクティブ領域(A1、A2)と出力パッド(DP1、DP2)とを有する増幅器を備える。アクティブ領域(A1、A2)は、入力パッド(GP1、GP2)と出力パッド(DP1、DP2)の間に配置され、入力パッド(GP1、GP2)とアクティブ領域(A1、A2)と出力パッド(DP1、DP2)は第1の方向(FD)に対してほぼ直角な第2の方向(SD)に互いに変位される。第1の回路網(N1)は、複数のセル(CE1、CE2)のうちの隣接するセルの入力パッド(GP1、GP2)を相互接続するための第1の相互接続手段(Li、Ci;Li1、Li2、Ci1)を備え、且つ第1の方向(FD)に延びる。第2の回路網(N2)は、複数のセル(CE1、CE2)のうちの隣接するセルの出力パッド(DP1、DP2)を相互接続するための第2の相互接続手段(Lo、Co;Lo1、Lo2、Co1)を備え、且つ第1の方向(FD)に延びる。第1の回路網(N1)及び第2の回路網(N2)は、すべての相互接続されたセル(CE1、CE2)について、出力ボンド・パッド(OBP)にて、入力ボンド・パッド(IBP)での同じ入力信号(IS)に対して等しい位相シフト及び振幅を有する出力信号(OS)を得るように構成される。特定のバイアス及び位相シフト条件において、構造体は出力バックオフでの効率が改善されたドハティ増幅器を実現する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積RF増幅器構造体、及びそのような集積増幅器構造体を備える集積回路に関する。
【背景技術】
【0002】
無線通信では、特に基地局において、非常に高出力のRF増幅器が必要とされる。最近の集積RF電力増幅器は、最大180Wの出力ピーク電力を達成することが可能であるが、これはまだ不十分である。これらのRF増幅器は、例えば3G無線通信、又はW−CDMAに用いられる。SOT502パッケージでの最新の設計のRF増幅器の典型的な例は図2に示され、1つの基本増幅器セルに対応する電気回路図は図1に示される。アクティブ・ダイは、プリ・マッチング回路とポスト・マッチング回路の間の行に配置される。ダイは複数の基本増幅器セルを備え、それらは並列に駆動される。入力端から出力端への遅延時間は、すべての増幅器セルに対して同一であるべきなので、ダイを整列された行に構成することが不可欠である。特に、プリ及びポスト・マッチング回路によって生じる遅延又は位相シフトは、各増幅器セルに対して同一であるべきである。図2から明らかなように、一行内の増幅器セルの数は、パッケージ幅によって制限され、アクティブ・ダイは、パッケージ内の利用可能な面積のうちの小さな部分をカバーするだけとなる。これは装置の最大出力電力、及び装置のアクティブ領域上に放散される電力によって生じる熱の除去を制限する。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、同じパッケージにおいて、アクティブ・ダイの総面積がより大きな、集積RF増幅器構造体を実現することである。
【課題を解決するための手段】
【0004】
本発明の第1の態様は、請求項1に記載の集積RF増幅器構造体を実現する。本発明の第2の態様は、請求項14に記載の集積回路を実現する。有利な実施形態は、従属請求項において定義される。
【0005】
本発明の第1の態様による集積RF増幅器構造体は、第1の方向において、装置パッケージの入力端から出力端へ以下の順序で、入力ボンド・パッドと、第1の方向に互いに変位された複数のセルと、出力ボンド・パッドとを備える。セルは、少なくとも、増幅器セルとも呼ばれ、入力信号を受け取るための入力パッドと、入力信号が増幅されたものである出力信号を供給するための出力パッドとを有する増幅器を備える。セルは、増幅器を形成する、好ましくはFETである単一のトランジスタ、又は複数のトランジスタを備えてもよい。セルは更に、マッチング回路網を形成する又はその一部となるコンデンサ又はインダクタなどの集中素子を備えてもよい。
【0006】
セルが単一のトランジスタを備える場合は、トランジスタのアクティブ領域は、入力パッドと出力パッドの間に配置される。通常、アクティブ領域は、入力パッドであるゲート・パッド、及び出力パッドであるドレイン・パッドにそれぞれ相互接続された、交代に交互配置されたゲート及びドレイン・フィンガのいわゆるフィンガ構造体である。入力パッド、アクティブ領域、及び出力パッドは、第1の方向に対してほぼ直角な第2の方向に、互いに変位される。即ち、増幅器のアクティブ領域は、入力パッドと出力パッドの間にあって第1の方向に延び、これは第2の方向に延びるフィンガが第1の方向に交互に現れることを意味する。
【0007】
RF増幅器は、入力及び出力ボンド・パッドの間に複数のセルを備える。セルは、対応する入力及び出力ボンド・パッドを結ぶ線の方向に沿って互いに変位される。
【0008】
第1の回路網は、複数のセルのうちの隣接するセルの入力パッドを相互接続するための第1の相互接続手段を備える。第2の回路網は、複数のセルのうちの隣接するセルの出力パッドを相互接続するための第2の相互接続手段を備える。隣接するセルとは、第1の方向に隣接することを意味する。第1の回路網及び第2の回路網は、すべての相互接続された増幅器セルに対して、出力ボンド・パッドにて、入力ボンド・パッドでの同じ入力信号に対して等しい位相シフト及び振幅を有する出力信号を得るように設計される。
【0009】
入力パッド、アクティブ領域、及び出力パッドが第2の方向に変位され、第1及び第2の相互接続手段が第2の方向と直角な第1の方向に延びるような増幅器の方向付け及び位置により、入力端と出力端の間で同じ位相シフトを得ることが容易に可能となる。これは、アクティブ領域に対する第1の方向での入力パッドと出力パッドの位置が同じであり、且つすべてのセルに対して同じ場合に特に当てはまる。2つの増幅器セルが、入力ボンド・パッドと出力ボンド・パッドの間に配置される場合は、パッケージ内に収容される増幅器の総数、従って可能な出力電力レベルも2倍になる。
【0010】
請求項2に記載の一実施形態では、第1の相互接続手段は、第1の方向に延びる第1のボンド・ワイヤを備え、第2の相互接続手段は、やはり第1の方向に延びる第2のボンド・ワイヤを備える。ボンド・パッドを用いることによって、チップ面積を無駄にせずにインダクタンスを実現することが可能になる。更に、ボンド・パッドの高さは、正しい整合インピーダンス及び同一の位相シフトを得るように、容易に調整可能である。通常、実用的な実装形態では、FETは出力容量を有し、これは入力容量よりも小さい。必要なインダクタンスの差は、高さの異なるボンド・ワイヤを実装することによって得られる。これらの異なる高さは、相互接続されたセルの入力パッドと出力パッドの間に並列に配置されたボンド・ワイヤの電磁結合が最小となるので、有利である。
【0011】
請求項4に記載の一実施形態では、増幅器セルの各々が、別々のダイ上に配置される。即ち今度は、入力ボンド・パッドと出力ボンド・パッドの間に少なくとも2つのダイが配置される。別々のダイが必要かどうかは、RF増幅器が用いられる周波数帯によって決まる。高い周波数では、隣接するセルの間のボンド・ワイヤの必要な長さは、例えば1.5mm未満に短くすることができ、両方の増幅器セルを1つの単一のダイ上に配置することができる。低い周波数では、相互接続ボンド・ワイヤの必要な長さは長くなり、2つのセルの間隔は比較的大きくなる。その結果、両方のセルを1つのダイ上に配置するのはシリコンの無駄となる。
【0012】
請求項6に記載の一実施形態では、第1のボンド・ワイヤは、隣接するセルの入力パッドを直接、相互接続する。これは、隣接するセルの入力パッドの間に、インダクタンスだけが存在する簡単な実施形態である。
【0013】
請求項7に記載の一実施形態では、第2のボンド・ワイヤは、隣接するセルの出力パッドを直接、相互接続する。これは、隣接するセルの出力パッドの間に、インダクタンスだけが存在する簡単な実施形態である。
【0014】
請求項8に記載の一実施形態では、第1の回路網は、第1のボンド・ワイヤと直列に構成されたコンデンサを更に備える。この直列構成は、隣接するセルの入力パッドの間に配置され、入力信号は入力パッドの1つに供給される。
【0015】
請求項9に記載の一実施形態では、第1の回路網は、コンデンサと第1のボンド・ワイヤの直列構成を更に備える。この直列構成は、隣接するセルの入力パッドの間に配置される。コンデンサは、入力信号がコンデンサを通って入力パッドに供給されるように構成される。
【0016】
請求項10に記載の一実施形態では、インダクタとコンデンサの直列構成が、入力パッドの各々と接地の間に接続される。これらの直列構成は、セルの入力容量を部分的に補償し、従って増幅器の入力インピーダンスを調整することが可能になる。セルが単一のFETを備える場合は、入力容量はゲート・ソース容量である。
【0017】
請求項11に記載の一実施形態では、インダクタとコンデンサの直列構成が、出力パッドのそれぞれ1つに接続される。これらの直列構成は、セルの出力容量を部分的に補償する。セルが単一のFETを備える場合は、出力容量はドレイン・ソース容量である。
【0018】
請求項13に記載の一実施形態では、第1の方向の各位置にて、入力ボンド・パッドの行と、第1の方向に互いに変位されたセルの複数の行と、出力ボンド・パッドの行とを、この順序で第2の方向に得るように、セルがセルの行によって置き換えられ、すべての行は互いに平行に配置される。今度は、第1の方向の各位置に、セルの行が存在する。このセルの行は、単一のアクティブ・ダイ上に集積化しても良いが、複数のダイに分離しても良い。図1に示される従来技術により知られている単一の行のダイの代わりに、今度は同じパッケージ内に少なくとも2つの行のダイが実現され、従って電力能力は大幅に向上される。
【0019】
請求項15に記載の一実施形態では、複数のセルは、第1のセルと、第2のセルを備える。第1の回路網及び第2の回路網は、特定の動作周波数において、それぞれ+90°又は−90°の位相シフトをもたらす。第2のセルの増幅器は、B級又はC級で動作するように設定される。増幅器がFETの場合は、このB級又はC級動作を得るようにゲート・バイアス電圧が選択される。このようにして、出力バックオフ・レベルにて改善された効率を有する「ドハティ増幅器」が得られる。
【0020】
ドハティ増幅器は、1936年5月、オハイオ州クリーブランドでの無線技術者学会の年次総会にて発表された、Bell Telephone System technical publicationsにおける、W.H.ドハティによる出版物「A new high−efficiency power amplifier for modulated waves」により良く知られている。ドハティは、変調された高周波キャリア信号を高い効率で増幅するための線形電力増幅器を開示している。高い効率は、基本増幅器構造体を形成する2つの真空管を用いることによって得られる。一実施形態では、第1の真空管(その出版物の図9bでは、真空管2と呼ばれる)は、基本増幅器構造体の入力信号を直接受け取り、基本増幅器構造体の出力端に直接接続された出力端を有する。第2の真空管(その出版物の図9bでは、真空管1と呼ばれる)は、+90度の位相シフト回路網を介して基本増幅器構造体の入力信号を受け取り、−90°の位相シフト回路網を介して基本増幅器構造体の出力端に接続された出力端を有する。
【0021】
第1の真空管は、C級にて動作するようにバイアスされ、小電力レベルでは電流を導通しない。第1の真空管は、基本増幅器構造体の最大電力レベルより約6dB低い電力レベルで電流を導通し始め、それにより変調のピークでは、必要な追加の電力出力は、この真空管から得られる。AB級動作用にバイアスされた第2の真空管は、ゼロ励振からキャリア・レベルまで、通常の線形増幅器の様に動作する。第1の真空管は、瞬時励振がキャリア・レベルよりも増加するにつれて働き始める。これが現代の文献において、第1の真空管(今日では、第1のトランジスタ)はドハティ増幅器のピーク増幅器と呼ばれ、第2の真空管(今日では、第2のトランジスタ)はドハティ増幅器のキャリア又は主増幅器と呼ばれる理由である。
【0022】
本発明の上記その他の態様は、以下に述べる実施形態を参照することにより明らかであり、明瞭となるであろう。
【0023】
異なる図において同じ参照番号を有する項目は、同じ構造的特徴及び同じ機能を有し、或いは同じ信号であることに留意されるべきである。そのような項目の機能及び/又は構造が説明された場合は、それらの説明を詳述して繰り返す必要はないものとする。
【発明を実施するための最良の形態】
【0024】
図1は、図2の従来技術のRF増幅器のセルの回路図を示す。基本セルは、入力信号ISを受け取るための入力端と、出力信号OSを供給するための出力端を有する。FET F1は、プリ・マッチ回路PRMCの2つのインダクタLg1及びLg2の直列構成を介して入力端に接続されたゲートGと、インダクタLdを介して出力端に接続されたドレインDと、例として接地である基準レベルに接続されたソースSを有する。ポスト・マッチ回路POMCは、ドレインDと基準レベルの間に接続される。プリ・マッチ回路PRMCは更に、2つのインダクタLg1及びLg2の接続点と基準レベルの間に接続されたコンデンサCpを備える。ポスト・マッチ回路POMCは、インダクタLpoとコンデンサCpoの直列構成を備える。プリ及びポスト・マッチ回路は、基本増幅器セルの入力及び出力インピーダンスを最適に整合する。大きな総出力電力を可能にするために、複数のこれらのセルが並列に構成される。
【0025】
図2は、図1に示される回路図による複数のセルを備える、従来技術のRF増幅器の構造体を概略的に示す。セルは、SOT502パッケージ内に配置される。パッケージ・フレームPFRは、3つのアクティブ・ダイADを取り囲む。それぞれのアクティブ・ダイADは、特定の数のFET増幅器セルを備える。入力信号ISは、ゲート・フラップGAにて受け取られる。インダクタLg2は、ゲート・フラップGAとコンデンサ領域Cpの間に延びるボンド・ワイヤによって形成される。インダクタLg1は、アクティブ・ダイとコンデンサ領域Cpの間に延びるボンド・ワイヤによって形成される。ボンド・ワイヤLg2及びLg1の数は、そこを通って流れるRF電流値がこれらのボンド・ワイヤを破壊するのを防ぐために、十分多く選択しなければならないことに留意されなければならない。出力信号は、ドレイン・フラップDRに存在する。インダクタLdは、アクティブ・ダイADとドレイン・フラップDRの間のボンド・ワイヤによって形成される。インダクタLpoは、アクティブ・ダイとコンデンサ領域Cpoの間のボンド・ワイヤによって形成される。
【0026】
図3は、本発明の一実施形態による相互接続された2つの増幅器の概略ブロック図を示す。相互接続された2つの増幅器構造体は、2つの増幅段を備え、これは図示の実施例ではFET T1及びT2である。FET T1は、入力信号ISを受け取るための入力端に接続されたゲートG1と、位相シフト回路PS2を介して出力信号OSを供給するように出力端に結合されたドレインD1と、接地されたソースS1を有する。FET T2は、位相シフト回路PS1を介して入力端に接続されたゲートG2と、出力端に接続されたドレインD2と、接地されたソースS2を有する。両方の位相シフト回路PS1及びPS2は、位相シフトθをもたらす。位相シフト回路PS1及びPS2の位相シフトは等しいので、出力信号OSに対する両方のFET T1及びT2の寄与は同相となる。十分大きな出力電力が得ることができるように、この構造体は複数回、反復するので、ブロック図に示される要素は基本構造体と呼ばれることに留意されなければならない。請求項内で呼ばれるセルは、トランジスタT1及びT2を備える。これらのセルは、位相シフタPS1及びPS2の一部を構成する、容量性又は集中素子を含んでもよいことに留意されなければならない。例えば、位相シフタPS1及びPS2の集中素子を設計するときに、セルの入力及び出力容量を考慮に入れなければならない場合がある。従って、位相シフタPS1及びPS2は、概略的に集中素子であると示されているだけである。言い換えれば、図3ではトランジスタT1及びT2は、寄生容量が位相シフタPS1及びPS2内にある、理想トランジスタであると解釈してもよい。
【0027】
従来技術では、最大フィンガ長さと、隣接するフィンガの間の最小間隔が共に、すでに可能な限界にあるために、電力能力を更に増加することはできない。また図2に示されるレイアウトから、すべてのアクティブな装置が入力端及び出力端にて等しい位相及び振幅の信号を依然として有するように、同じパッケージ内に3つのアクティブ・ダイの追加の組を設けることは極めて難しいことがわかる。入力端での長いボンド・ワイヤは、結果として出力端では短いボンド・ワイヤとなり、従って整合に必要なインピーダンスと、等しい位相シフトの両方を損なう。図示のアクティブ・ダイの上にアクティブ・ダイを取り付けることが必要になる非常に非実用的な解決策だけが、等位相の要件に適合することになる。本発明によれば、図8から10のレイアウトに示されるように、セルの特別な構成と、セル及びボンド・ワイヤの特別な方向付けがこの問題を解決する。セルとは、増幅器構成を備え、チップ上に集積化された集中素子を備えてもよい、アクティブ・ダイ上の基本トポロジーを意味する。通常、増幅器構成は単一のFETである。
【0028】
図4A及び4Bは、異なる2つの集中素子位相シフト回路の回路図を示す。両方の回路は、特性インピーダンスZoを有し、位相シフトθを生じる。図4Aに示される位相シフト回路は、位相シフト回路の入力端と出力端の間に配置されたインダクタLと、入力端と接地の間に接続されたコンデンサCと、出力端と接地の間に接続されたコンデンサを備える。図4Bに示される位相シフト回路は、入力端と出力端の間2つのインダクタLの直列構成と、2つのインダクタLの接続点と接地の間に接続されたコンデンサCを有する。
【0029】
90度の位相シフトに対して、コンデンサの値C及びインダクタの値Lは次式で定義される。
【数1】
【0030】
図5は、入力及び出力コンデンサCgs1、Cgs2及びCds1、Cds2と集中素子インダクタLi、Loを備える位相シフト回路によって、入力端及び出力端にて組み合わされた2つのFETを備える増幅器回路図を示す。図5は、FETがそれらの置き換え回路によって置換され、図4Aの位相シフト回路が実装された、図3の相互接続された2つの増幅器を示す。
【0031】
FET T1の入力端は、ゲート・ソース容量Cgs1と直列なゲート抵抗Rg1によってモデル化される。FET T1の出力端は、導電率gm1とドレイン・ソース容量Cds1の並列構成によってモデル化される。FET T2の入力端は、ゲート・ソース容量Cgs2と直列なゲート抵抗Rg2によってモデル化される。FET T2の出力端は、導電率gm2とドレイン・ソース容量Cds2の並列構成によってモデル化される。
【0032】
入力位相シフト回路PS1は、インダクタLiと、ゲート・ソース容量Cgs1及びCgs2によって形成される。出力位相シフト回路PS2は、インダクタLoと、ドレイン・ソース容量Cds1、Cds2によって形成される。位相シフトθは、共にインダクタLi及びインダクタLoのそれぞれの両端で得られる。この実施形態では、第1の回路網N1は、第1の相互接続手段であるインダクタLiを備えるだけであり、第2の回路網N2は、第2の相互接続手段であるインダクタLoを備えるだけである。
【0033】
しかし、FETの非常に低い入力インピーダンス及び高いQファクタにより、この構成は実現が難しい。
【0034】
図6は、それぞれが単一のFETと、FETの寄生容量を部分的に補償する回路とを備える相互接続された2つの増幅器セルの回路図を示す。図6は、図5に基づいており、もはやトランジスタT1及びT2はそれらの置き換え回路では表されておらず、インダクタL1はゲートG1と接地の間に配置され、インダクタL2はゲートG2と接地の間に配置される。それぞれインダクタL1、L2と直列のコンデンサC1、C2は、オプションである。
【0035】
まずコンデンサC1、C2がないものと仮定する。インダクタL1、L2は、寄生入力容量Cgs1及びCgs2の部分補償をもたらす。部分補償により、FETの等価入力インピーダンスは増加し、入力インピーダンスのQファクタは、好ましくは1である望ましい値に減少する。部分補償は、インダクタL1、L2の選択された値に応じて、入力インピーダンスの正又は負の虚部を設計することを可能にする。従って、必要に応じて入力インピーダンスを設計するための高い融通性が得られる。
【0036】
オプションのコンデンサC1、C2は、インダクタL1、L2に対してRF接地をもたらすDCデカップリング・コンデンサである。DCゲート・バイアス電圧Vgは、インダクタL1、L2とコンデンサC1、C2の接続点に供給される。ゲート・バイアス電圧をこれらの接続点に印加することは、例えば100MHzまでの広い周波数範囲にわたってゲート・バイアス電圧源が非結合となるという利点を有する。
【0037】
同様に、寄生容量Cdに対して部分的に補償するために、FET T1、T2のドレインD1、D2にインダクタLdを接続することができる。DCドレイン・バイアス電圧VdをインダクタLdを通じてドレインD1、D2に供給するために、DCデカップリング・コンデンサCdを追加することができる。この場合もコンデンサCdおよびCdは、インダクタLdに対するRF接地をもたらす。
【0038】
図7は、相互接続された2つの増幅器セル及び入力端での位相シフト回路の3つの可能な実施形態に対する回路図を示す。図7は、図6に基づいており、インダクタLiと直列にコンデンサCiが追加されている。インダクタLdとコンデンサCdの直列構成は示されていない。この図は、入力信号ISを印加するための3つのオプションを示す。
【0039】
第1のオプションでは入力信号ISは、信号ISaとしてFET T1のゲートG1に供給され、且つコンデンサCiとインダクタLiの直列構成を通じてFET T2のゲートG2に供給される。第2のオプションでは入力信号ISは、信号ISbとしてコンデンサCiとインダクタLiの接続点に供給される。第3のオプションでは入力信号ISは、信号IScとしてゲートG2に供給される。これらすべての実施形態において、第1の回路網N1は、コンデンサCiとインダクタLiの直列構成を備える。
【0040】
実用的な実装形態では、例えば動作周波数、全体設計における実装によって規定される要件、入力インピーダンスの望ましい周波数応答、及び/又は位相シフトに対する必要な制御に応じて、これらのオプションのうちの1つが選択される。
【0041】
オプションとして、インダクタLoと直列にコンデンサCoを配置してもよい。好ましくは、このコンデンサは、ドレイン・パッドDP2の近くに配置される。コンデンサCoは、周波数応答を調整するため、又はインダクタLoの大きすぎるインダクタンスに対して補償するための更なる融通性をもたらす。
【0042】
図8は、図6に示される回路図に対応するがインダクタLd及びコンデンサCdの直列構成をもたない、隣接する2つの増幅器セルの要素のレイアウトを示す。
【0043】
セルCE1はトランジスタT1を備え、これはトランジスタT1のアクティブ領域A1内のゲートG1フィンガに接続された入力パッドGP1を有しているのが示される。トランジスタT1は、トランジスタT1のアクティブ領域A1内のドレイン・フィンガに接続された出力パッドDP1を有する。トランジスタT1のソースS1は、フィンガ構造体の下に配置されたnウェル(図示せず)を介して接続される。セルCE1は更に、ゲート・パッドGP1と接地の間に接続された、コンデンサC1とインダクタL1の直列構成を備える。
【0044】
セルCE2はトランジスタT2を備え、これはトランジスタT2のアクティブ領域A2内のゲートG2フィンガに接続された入力パッドGP2を有しているのが示される。トランジスタT2は、トランジスタT2のアクティブ領域A2内のドレイン・フィンガに接続された出力パッドDP2を有する。トランジスタT2のソースS2は、フィンガ構造体の下に配置されたnウェル(図示せず)を介して接続される。セルCE2は更に、ゲート・パッドGP2と接地の間に接続された、コンデンサC2とインダクタL2の直列構成を備える。
【0045】
入力ボンド・パッドIBPに存在する入力信号ISは、ボンド・ワイヤBWiを通じてゲート・パッドGP1に供給される。ゲート・パッドGP1とGP2は、インダクタLiを形成するボンド・ワイヤBW1によって相互接続される。ドレイン・パッドDP1とDP2は、インダクタLoを形成するボンド・ワイヤBW2によって相互接続される。ボンド・ワイヤBWoは、出力信号OSを供給するように、ドレイン・パッドDP2を出力ボンド・パッドOBPに接続する。
【0046】
入力ボンド・パッドIBP、相互接続されたセルCE1及びCE2、並びに出力ボンド・パッドOBPは、第1の方向FDに変位される。増幅器のアクティブ領域A1、A2は、入力パッドGP1、GP2と出力パッドDP1、DP2の間に配置され、入力パッドGP1、GP2、アクティブ領域A1、A2、並びに出力パッドDP1、DP2は、第1の方向FDに対してほぼ直角な第2の方向SDに変位される。この特別なレイアウトにより、同じ位相シフトを得るように選択されたインダクタンスLi、Loを有する平行に配置された相互接続BW1、BW2によって、入力パッドGP1、GP2を相互接続し、且つ出力パッドDP1、DP2を相互接続することが可能になる。好ましくは、図示のように、相互接続BW1及びBW2は、他の構成要素(A1、A2、GP1、GP2、DP1、DP2、L1、C1、L2、C2)が集積化されたチップの表面の上に適切に選択された高さを有するボンド・ワイヤである。
【0047】
図示のレイアウトは、ボンド・ワイヤの間の電磁結合が最小であるので、実用的な実装形態において非常に有利である。ボンド・ワイヤBW1、BW2と、BWi又はBWoの間の結合は、それらが並列に走る領域がないか最小であるので、最小となる。ボンド・ワイヤBW1とBW2の間の結合は、チップの表面の上の異なる高さを選択することによって最小にすることができる。FET T1及びT2の寄生入力及び出力容量は異なるのに対し、同じ遅延が得られるべきであるので、通常、これらの異なる高さは必要である。
【0048】
図9は、隣接する2つの増幅器セルの要素の代替レイアウトを示す。図8に示されるレイアウトとの違いは、今度はセルCE1内に、図7のコンデンサCiが、一方の端子がゲート・パッドGP1に接続されて追加されており、入力ボンド・ワイヤBWi及びボンド・ワイヤLiは共に、入力パッドGP1の代わりにコンデンサCiの他方の端子に接続されることだけである。従って、このレイアウトは、図7の入力信号ISが信号ISbであるオプション2に対応する。
【0049】
図10は、隣接する2つの増幅器セルの要素のさらに他のレイアウトを示す。図9に示されるレイアウトとの違いの1つは、入力ボンド・ワイヤBWiがコンデンサCiの代わりにゲート・パッドGP2に接続されることである。もう1つの違いは、第2のセルCE2にコンデンサCo(図7も参照されたい)が、一方の端子はドレイン・パッドDP2に接続され、他方の端子は好ましくはボンド・ワイヤによって形成されるインダクタLoに接続されて、追加されることである。
【0050】
図11は、隣接する増幅器セルの3つの行のレイアウトを概略的に示す。図示の実施例では、3つの行R1、R2、R3は第1の方向に延び、それぞれは、図8、又は図9、又は図10に示される増幅器セルの1つを備える。図11に示される実施形態では、行R1及びR3は図8に示されるものと同じレイアウトを有する。行R1内の図8と同じ要素は、図8と同じ参照記号を有する。これらのセルは、第2の方向において、一方の側ではゲート・パッドGP12、GP13、及びGP22、GP23により、他方の側ではドレイン・パッドDP11、DP12、及びDP21、DP22により互いに組み合わされる。このようにして、含まれるすべての増幅器セルの入力端及び出力端にて、信号の非常に均一な位相及び振幅分布を実現する、高出力装置の小型の構造体が形成される。3つより多い行、及び/又は2つより多い列があってもよい。
【0051】
相互接続された増幅器セルの行R2は、行R1と同一であるが、ここでは逆さまに配置され、それにより第1の行のトランジスタの出力パッドDP11、DP21と、第2の行のトランジスタの出力パッドDP12、DP22は、互いに直接対向し、又は更には互いに直接接触するようになる。出力パッドDP12とDP22は、インダクタンスLo2を形成するボンド・ワイヤによって相互接続される。出力パッドDP22は、ボンド・ワイヤBWo2によって出力パッドOBP2に接続される。
【0052】
相互接続された増幅器セルの行R3は行R1と同一である。第2の行R2の第1のトランジスタの入力パッドGP12と、第3の行R3の第1のトランジスタの入力パッドGP13の両方に接触する追加パッドPE12に、入力ボンド・パッドIBP2が、ボンド・ワイヤBWi2によって接続される。追加パッドPE12とPE22を相互接続するボンド・ワイヤは、インダクタンスLi1を形成する。第3の行R3のトランジスタの出力パッドDP13、DP23は、インダクタンスLo3を形成するボンド・ワイヤによって相互接続される。出力パッドBP23は、ボンド・ワイヤBWo3を通じて出力ボンド・パッドOBP3に接続される。
【0053】
好ましくは、セルの第1の列は第1のダイD1上に配置され、セルの第2の列は第2のダイD2上に配置される。すべてのセルを同じダイ上に配置することは可能であるが、その場合、ボンド・ワイヤがトランジスタを接続する、セルの2つの列の間の領域が使用されず、結果としてダイの総面積がずっと大きくなり得る。但し、ボンド・ワイヤの長さが限定されれば、図13及び図14に示されたようなタイプ2の位相シフト回路が用いられる場合は(図4bを参照されたい)、ダイの間の領域はコンデンサCo1又はCi1によって使用することができる。
【0054】
図12は、増幅器セルの2つの列を備えるパッケージを概略的に示し、各行は、相互接続された2つの増幅器セルを備える。標準のSOT502パッケージは、フレームPFR、入力ボンド・フラップIBP、出力ボンド・フラップOBP、及び相互接続された増幅器セルの3つのグループを備える。
【0055】
相互接続された増幅器セルの各グループは、入力コンデンサCinを備え、入力コンデンサCinは、ボンド・ワイヤIBWを通じて入力ボンド・フラップIBPに接続され、且つボンド・ワイヤBWi1からBWi5を通じて第1のダイD1に接続される。第1のダイD1は、図11に示されるものと同じ構造体でよいが、ここではダイD1には、3個の代わりに10個の組み合わされた増幅器セルがある。図11に示されるものと同じ構造体でよいが、3個の代わりに10個のトランジスタを備える第2のダイD2は、ボンド・ワイヤBWo1からBWo5を通じて出力コンデンサCoutに接続された出力端を有する。第1のダイD1と第2のダイD2の間の相互接続は、インダクタンスLi及びLoを得るように図8から10に示されたのと同様に、ボンド・ワイヤによって行うことができる。ボンド・ワイヤOBWは、出力コンデンサを出力ボンド・フラップOBPに接続する。
【0056】
図12から明らかなように、入力ボンド・フラップIBP、第1の増幅器セルD1、第2の増幅器セルD2、及び出力ボンド・フラップOBPは、述べた順序で第1の方向FDに現れる。トランジスタ構造体は、例えば図8から11に関して開示されたように、述べる順序で第1の方向に対してほぼ直角な第2の方向SDに現れる、入力パッドと、フィンガ構造体を備えるアクティブ領域と、出力パッドとを備える。更に、図12を図2と比較すると、アクティブ・ダイによって占有されるパッケージ内の面積は、ずっと大きいことが明らかである。その結果、パッケージ内の増幅器の最大出力電力は、ずっと大きくなる。
【0057】
図13は、相互接続された増幅器セルの代替回路図である。図13に示される回路は、図6に示される回路であり、出力インダクタLoは、2つのインダクタLo1とLo2の直列構成と、コンデンサCo1によって置き換えられる。2つのインダクタLo1とLo2の直列構成はドレインD1とD2の間に配置され、コンデンサCo1は2つのインダクタLo1とLo2の接続点と接地の間に配置される。この回路は、図4Aに示されるように、入力端に位相シフト回路網を備える。この入力位相シフト回路は、インダクタLiと、トランジスタT1及びT2によって形成される増幅器の入力容量を備える。この回路は更に、図4Bに示されるように、出力端に位相シフト回路網Lo1、Lo2、Co1を備える。
【0058】
図14は、相互接続された増幅器セルの他の代替回路図を示す。図14に示される回路は、図6に示される回路であり、入力インダクタLiは、2つのインダクタLi1とLi2の直列構成と、コンデンサCi1によって置き換えられる。2つのインダクタLi1とLi2の直列構成はゲートG1とG2の間に配置され、コンデンサCi1は2つのインダクタLi1とLi2の接続点と接地の間に配置される。この回路は、図4Aに示されるように出力端に、インダクタLoとコンデンサCoを備える位相シフト回路網を備え、且つ図4Bに示されるように入力端に位相シフト回路網Li1、Li2、Ci1を備える。
【0059】
要約すれば、本発明の増幅器構造体は、より大きな帯域幅、及び単位面積当たりの大きな電力能力を有する。これはドハティ設計を用いて好適に実施され、それにより良好な線形性が実現される。本発明の構造体は、特に100MHzを超える帯域幅をもつ設計を可能にすることが見出された。400MHzの帯域幅さえも実現可能であり、これはRF増幅器構造体の関連分野では極めて広い。これは、商用的に重要なPCS(1800MHz)及びWCDMA(2200MHzまで)の周波数帯を単一の増幅器構造体により扱うことができることを意味する。
【0060】
上述の実施形態は本発明を説明するものであり、本発明を限定するものではなく、当業者なら添付の特許請求の範囲から逸脱することなく、多くの代替実施形態を設計することが可能であることに留意すべきである。
【0061】
特許請求の範囲において、括弧内に置かれたいずれの参照記号も、特許請求の範囲を限定するものと解釈されるべきではない。「備える」という動詞及びその活用形の使用は、請求項中に記載されたもの以外の要素又はステップの存在を除外するものではない。本発明は、複数の異なる要素を備えるハードウェアを用いて実施することができ、且つ適切にプログラミングされたコンピュータを用いて実施することができる。複数の手段を列挙した、装置に関する請求項では、これらの手段のいくつかを同じ1つのハードウェア品目によって実施することもできる。互いに異なる従属請求項中に何らかの処置が記載されているだけで、これらの処置の組合せが利用できないことを示すものではない。
【図面の簡単な説明】
【0062】
【図1】図2に示される従来技術のRF増幅器のセルの回路図である。
【図2】回路図が図1に示され、SOT502パッケージ内に配置される、複数のセルを備える従来技術のRF増幅器の構造体を概略的に示す図である。
【図3】本発明の一実施形態による、相互接続された2つの増幅器のブロック図である。
【図4A】集中素子位相シフト回路の回路図である。
【図4B】集中素子位相シフト回路の回路図である。
【図5】それぞれが単一のFETと、集中素子がインダクタである位相シフト回路とを備える2つのセルの回路図である。
【図6】それぞれが単一のFETと、FETの寄生容量を部分的に補償する回路とを備える相互接続された2つの増幅器セルの回路図である。
【図7】相互接続された2つの増幅器セル及び位相シフト回路の、可能な3つの実施形態を示す回路図である。
【図8】隣接する2つの増幅器セルの要素のレイアウトを示す図である。
【図9】隣接する2つの増幅器セルの要素の代替レイアウトを示す図である。
【図10】隣接する2つの増幅器セルの要素のさらに他のレイアウトを示す図である。
【図11】隣接する増幅器セルの3つの行のレイアウトを概略的に示す図である。
【図12】各行が相互接続された2つの増幅器セルを備える、増幅器セルの2つの列を備えるパッケージを概略的に示す図である。
【図13】相互接続された増幅器セルの代替回路図である。
【図14】相互接続された増幅器セルの他の代替回路図である。
【技術分野】
【0001】
本発明は、集積RF増幅器構造体、及びそのような集積増幅器構造体を備える集積回路に関する。
【背景技術】
【0002】
無線通信では、特に基地局において、非常に高出力のRF増幅器が必要とされる。最近の集積RF電力増幅器は、最大180Wの出力ピーク電力を達成することが可能であるが、これはまだ不十分である。これらのRF増幅器は、例えば3G無線通信、又はW−CDMAに用いられる。SOT502パッケージでの最新の設計のRF増幅器の典型的な例は図2に示され、1つの基本増幅器セルに対応する電気回路図は図1に示される。アクティブ・ダイは、プリ・マッチング回路とポスト・マッチング回路の間の行に配置される。ダイは複数の基本増幅器セルを備え、それらは並列に駆動される。入力端から出力端への遅延時間は、すべての増幅器セルに対して同一であるべきなので、ダイを整列された行に構成することが不可欠である。特に、プリ及びポスト・マッチング回路によって生じる遅延又は位相シフトは、各増幅器セルに対して同一であるべきである。図2から明らかなように、一行内の増幅器セルの数は、パッケージ幅によって制限され、アクティブ・ダイは、パッケージ内の利用可能な面積のうちの小さな部分をカバーするだけとなる。これは装置の最大出力電力、及び装置のアクティブ領域上に放散される電力によって生じる熱の除去を制限する。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、同じパッケージにおいて、アクティブ・ダイの総面積がより大きな、集積RF増幅器構造体を実現することである。
【課題を解決するための手段】
【0004】
本発明の第1の態様は、請求項1に記載の集積RF増幅器構造体を実現する。本発明の第2の態様は、請求項14に記載の集積回路を実現する。有利な実施形態は、従属請求項において定義される。
【0005】
本発明の第1の態様による集積RF増幅器構造体は、第1の方向において、装置パッケージの入力端から出力端へ以下の順序で、入力ボンド・パッドと、第1の方向に互いに変位された複数のセルと、出力ボンド・パッドとを備える。セルは、少なくとも、増幅器セルとも呼ばれ、入力信号を受け取るための入力パッドと、入力信号が増幅されたものである出力信号を供給するための出力パッドとを有する増幅器を備える。セルは、増幅器を形成する、好ましくはFETである単一のトランジスタ、又は複数のトランジスタを備えてもよい。セルは更に、マッチング回路網を形成する又はその一部となるコンデンサ又はインダクタなどの集中素子を備えてもよい。
【0006】
セルが単一のトランジスタを備える場合は、トランジスタのアクティブ領域は、入力パッドと出力パッドの間に配置される。通常、アクティブ領域は、入力パッドであるゲート・パッド、及び出力パッドであるドレイン・パッドにそれぞれ相互接続された、交代に交互配置されたゲート及びドレイン・フィンガのいわゆるフィンガ構造体である。入力パッド、アクティブ領域、及び出力パッドは、第1の方向に対してほぼ直角な第2の方向に、互いに変位される。即ち、増幅器のアクティブ領域は、入力パッドと出力パッドの間にあって第1の方向に延び、これは第2の方向に延びるフィンガが第1の方向に交互に現れることを意味する。
【0007】
RF増幅器は、入力及び出力ボンド・パッドの間に複数のセルを備える。セルは、対応する入力及び出力ボンド・パッドを結ぶ線の方向に沿って互いに変位される。
【0008】
第1の回路網は、複数のセルのうちの隣接するセルの入力パッドを相互接続するための第1の相互接続手段を備える。第2の回路網は、複数のセルのうちの隣接するセルの出力パッドを相互接続するための第2の相互接続手段を備える。隣接するセルとは、第1の方向に隣接することを意味する。第1の回路網及び第2の回路網は、すべての相互接続された増幅器セルに対して、出力ボンド・パッドにて、入力ボンド・パッドでの同じ入力信号に対して等しい位相シフト及び振幅を有する出力信号を得るように設計される。
【0009】
入力パッド、アクティブ領域、及び出力パッドが第2の方向に変位され、第1及び第2の相互接続手段が第2の方向と直角な第1の方向に延びるような増幅器の方向付け及び位置により、入力端と出力端の間で同じ位相シフトを得ることが容易に可能となる。これは、アクティブ領域に対する第1の方向での入力パッドと出力パッドの位置が同じであり、且つすべてのセルに対して同じ場合に特に当てはまる。2つの増幅器セルが、入力ボンド・パッドと出力ボンド・パッドの間に配置される場合は、パッケージ内に収容される増幅器の総数、従って可能な出力電力レベルも2倍になる。
【0010】
請求項2に記載の一実施形態では、第1の相互接続手段は、第1の方向に延びる第1のボンド・ワイヤを備え、第2の相互接続手段は、やはり第1の方向に延びる第2のボンド・ワイヤを備える。ボンド・パッドを用いることによって、チップ面積を無駄にせずにインダクタンスを実現することが可能になる。更に、ボンド・パッドの高さは、正しい整合インピーダンス及び同一の位相シフトを得るように、容易に調整可能である。通常、実用的な実装形態では、FETは出力容量を有し、これは入力容量よりも小さい。必要なインダクタンスの差は、高さの異なるボンド・ワイヤを実装することによって得られる。これらの異なる高さは、相互接続されたセルの入力パッドと出力パッドの間に並列に配置されたボンド・ワイヤの電磁結合が最小となるので、有利である。
【0011】
請求項4に記載の一実施形態では、増幅器セルの各々が、別々のダイ上に配置される。即ち今度は、入力ボンド・パッドと出力ボンド・パッドの間に少なくとも2つのダイが配置される。別々のダイが必要かどうかは、RF増幅器が用いられる周波数帯によって決まる。高い周波数では、隣接するセルの間のボンド・ワイヤの必要な長さは、例えば1.5mm未満に短くすることができ、両方の増幅器セルを1つの単一のダイ上に配置することができる。低い周波数では、相互接続ボンド・ワイヤの必要な長さは長くなり、2つのセルの間隔は比較的大きくなる。その結果、両方のセルを1つのダイ上に配置するのはシリコンの無駄となる。
【0012】
請求項6に記載の一実施形態では、第1のボンド・ワイヤは、隣接するセルの入力パッドを直接、相互接続する。これは、隣接するセルの入力パッドの間に、インダクタンスだけが存在する簡単な実施形態である。
【0013】
請求項7に記載の一実施形態では、第2のボンド・ワイヤは、隣接するセルの出力パッドを直接、相互接続する。これは、隣接するセルの出力パッドの間に、インダクタンスだけが存在する簡単な実施形態である。
【0014】
請求項8に記載の一実施形態では、第1の回路網は、第1のボンド・ワイヤと直列に構成されたコンデンサを更に備える。この直列構成は、隣接するセルの入力パッドの間に配置され、入力信号は入力パッドの1つに供給される。
【0015】
請求項9に記載の一実施形態では、第1の回路網は、コンデンサと第1のボンド・ワイヤの直列構成を更に備える。この直列構成は、隣接するセルの入力パッドの間に配置される。コンデンサは、入力信号がコンデンサを通って入力パッドに供給されるように構成される。
【0016】
請求項10に記載の一実施形態では、インダクタとコンデンサの直列構成が、入力パッドの各々と接地の間に接続される。これらの直列構成は、セルの入力容量を部分的に補償し、従って増幅器の入力インピーダンスを調整することが可能になる。セルが単一のFETを備える場合は、入力容量はゲート・ソース容量である。
【0017】
請求項11に記載の一実施形態では、インダクタとコンデンサの直列構成が、出力パッドのそれぞれ1つに接続される。これらの直列構成は、セルの出力容量を部分的に補償する。セルが単一のFETを備える場合は、出力容量はドレイン・ソース容量である。
【0018】
請求項13に記載の一実施形態では、第1の方向の各位置にて、入力ボンド・パッドの行と、第1の方向に互いに変位されたセルの複数の行と、出力ボンド・パッドの行とを、この順序で第2の方向に得るように、セルがセルの行によって置き換えられ、すべての行は互いに平行に配置される。今度は、第1の方向の各位置に、セルの行が存在する。このセルの行は、単一のアクティブ・ダイ上に集積化しても良いが、複数のダイに分離しても良い。図1に示される従来技術により知られている単一の行のダイの代わりに、今度は同じパッケージ内に少なくとも2つの行のダイが実現され、従って電力能力は大幅に向上される。
【0019】
請求項15に記載の一実施形態では、複数のセルは、第1のセルと、第2のセルを備える。第1の回路網及び第2の回路網は、特定の動作周波数において、それぞれ+90°又は−90°の位相シフトをもたらす。第2のセルの増幅器は、B級又はC級で動作するように設定される。増幅器がFETの場合は、このB級又はC級動作を得るようにゲート・バイアス電圧が選択される。このようにして、出力バックオフ・レベルにて改善された効率を有する「ドハティ増幅器」が得られる。
【0020】
ドハティ増幅器は、1936年5月、オハイオ州クリーブランドでの無線技術者学会の年次総会にて発表された、Bell Telephone System technical publicationsにおける、W.H.ドハティによる出版物「A new high−efficiency power amplifier for modulated waves」により良く知られている。ドハティは、変調された高周波キャリア信号を高い効率で増幅するための線形電力増幅器を開示している。高い効率は、基本増幅器構造体を形成する2つの真空管を用いることによって得られる。一実施形態では、第1の真空管(その出版物の図9bでは、真空管2と呼ばれる)は、基本増幅器構造体の入力信号を直接受け取り、基本増幅器構造体の出力端に直接接続された出力端を有する。第2の真空管(その出版物の図9bでは、真空管1と呼ばれる)は、+90度の位相シフト回路網を介して基本増幅器構造体の入力信号を受け取り、−90°の位相シフト回路網を介して基本増幅器構造体の出力端に接続された出力端を有する。
【0021】
第1の真空管は、C級にて動作するようにバイアスされ、小電力レベルでは電流を導通しない。第1の真空管は、基本増幅器構造体の最大電力レベルより約6dB低い電力レベルで電流を導通し始め、それにより変調のピークでは、必要な追加の電力出力は、この真空管から得られる。AB級動作用にバイアスされた第2の真空管は、ゼロ励振からキャリア・レベルまで、通常の線形増幅器の様に動作する。第1の真空管は、瞬時励振がキャリア・レベルよりも増加するにつれて働き始める。これが現代の文献において、第1の真空管(今日では、第1のトランジスタ)はドハティ増幅器のピーク増幅器と呼ばれ、第2の真空管(今日では、第2のトランジスタ)はドハティ増幅器のキャリア又は主増幅器と呼ばれる理由である。
【0022】
本発明の上記その他の態様は、以下に述べる実施形態を参照することにより明らかであり、明瞭となるであろう。
【0023】
異なる図において同じ参照番号を有する項目は、同じ構造的特徴及び同じ機能を有し、或いは同じ信号であることに留意されるべきである。そのような項目の機能及び/又は構造が説明された場合は、それらの説明を詳述して繰り返す必要はないものとする。
【発明を実施するための最良の形態】
【0024】
図1は、図2の従来技術のRF増幅器のセルの回路図を示す。基本セルは、入力信号ISを受け取るための入力端と、出力信号OSを供給するための出力端を有する。FET F1は、プリ・マッチ回路PRMCの2つのインダクタLg1及びLg2の直列構成を介して入力端に接続されたゲートGと、インダクタLdを介して出力端に接続されたドレインDと、例として接地である基準レベルに接続されたソースSを有する。ポスト・マッチ回路POMCは、ドレインDと基準レベルの間に接続される。プリ・マッチ回路PRMCは更に、2つのインダクタLg1及びLg2の接続点と基準レベルの間に接続されたコンデンサCpを備える。ポスト・マッチ回路POMCは、インダクタLpoとコンデンサCpoの直列構成を備える。プリ及びポスト・マッチ回路は、基本増幅器セルの入力及び出力インピーダンスを最適に整合する。大きな総出力電力を可能にするために、複数のこれらのセルが並列に構成される。
【0025】
図2は、図1に示される回路図による複数のセルを備える、従来技術のRF増幅器の構造体を概略的に示す。セルは、SOT502パッケージ内に配置される。パッケージ・フレームPFRは、3つのアクティブ・ダイADを取り囲む。それぞれのアクティブ・ダイADは、特定の数のFET増幅器セルを備える。入力信号ISは、ゲート・フラップGAにて受け取られる。インダクタLg2は、ゲート・フラップGAとコンデンサ領域Cpの間に延びるボンド・ワイヤによって形成される。インダクタLg1は、アクティブ・ダイとコンデンサ領域Cpの間に延びるボンド・ワイヤによって形成される。ボンド・ワイヤLg2及びLg1の数は、そこを通って流れるRF電流値がこれらのボンド・ワイヤを破壊するのを防ぐために、十分多く選択しなければならないことに留意されなければならない。出力信号は、ドレイン・フラップDRに存在する。インダクタLdは、アクティブ・ダイADとドレイン・フラップDRの間のボンド・ワイヤによって形成される。インダクタLpoは、アクティブ・ダイとコンデンサ領域Cpoの間のボンド・ワイヤによって形成される。
【0026】
図3は、本発明の一実施形態による相互接続された2つの増幅器の概略ブロック図を示す。相互接続された2つの増幅器構造体は、2つの増幅段を備え、これは図示の実施例ではFET T1及びT2である。FET T1は、入力信号ISを受け取るための入力端に接続されたゲートG1と、位相シフト回路PS2を介して出力信号OSを供給するように出力端に結合されたドレインD1と、接地されたソースS1を有する。FET T2は、位相シフト回路PS1を介して入力端に接続されたゲートG2と、出力端に接続されたドレインD2と、接地されたソースS2を有する。両方の位相シフト回路PS1及びPS2は、位相シフトθをもたらす。位相シフト回路PS1及びPS2の位相シフトは等しいので、出力信号OSに対する両方のFET T1及びT2の寄与は同相となる。十分大きな出力電力が得ることができるように、この構造体は複数回、反復するので、ブロック図に示される要素は基本構造体と呼ばれることに留意されなければならない。請求項内で呼ばれるセルは、トランジスタT1及びT2を備える。これらのセルは、位相シフタPS1及びPS2の一部を構成する、容量性又は集中素子を含んでもよいことに留意されなければならない。例えば、位相シフタPS1及びPS2の集中素子を設計するときに、セルの入力及び出力容量を考慮に入れなければならない場合がある。従って、位相シフタPS1及びPS2は、概略的に集中素子であると示されているだけである。言い換えれば、図3ではトランジスタT1及びT2は、寄生容量が位相シフタPS1及びPS2内にある、理想トランジスタであると解釈してもよい。
【0027】
従来技術では、最大フィンガ長さと、隣接するフィンガの間の最小間隔が共に、すでに可能な限界にあるために、電力能力を更に増加することはできない。また図2に示されるレイアウトから、すべてのアクティブな装置が入力端及び出力端にて等しい位相及び振幅の信号を依然として有するように、同じパッケージ内に3つのアクティブ・ダイの追加の組を設けることは極めて難しいことがわかる。入力端での長いボンド・ワイヤは、結果として出力端では短いボンド・ワイヤとなり、従って整合に必要なインピーダンスと、等しい位相シフトの両方を損なう。図示のアクティブ・ダイの上にアクティブ・ダイを取り付けることが必要になる非常に非実用的な解決策だけが、等位相の要件に適合することになる。本発明によれば、図8から10のレイアウトに示されるように、セルの特別な構成と、セル及びボンド・ワイヤの特別な方向付けがこの問題を解決する。セルとは、増幅器構成を備え、チップ上に集積化された集中素子を備えてもよい、アクティブ・ダイ上の基本トポロジーを意味する。通常、増幅器構成は単一のFETである。
【0028】
図4A及び4Bは、異なる2つの集中素子位相シフト回路の回路図を示す。両方の回路は、特性インピーダンスZoを有し、位相シフトθを生じる。図4Aに示される位相シフト回路は、位相シフト回路の入力端と出力端の間に配置されたインダクタLと、入力端と接地の間に接続されたコンデンサCと、出力端と接地の間に接続されたコンデンサを備える。図4Bに示される位相シフト回路は、入力端と出力端の間2つのインダクタLの直列構成と、2つのインダクタLの接続点と接地の間に接続されたコンデンサCを有する。
【0029】
90度の位相シフトに対して、コンデンサの値C及びインダクタの値Lは次式で定義される。
【数1】
【0030】
図5は、入力及び出力コンデンサCgs1、Cgs2及びCds1、Cds2と集中素子インダクタLi、Loを備える位相シフト回路によって、入力端及び出力端にて組み合わされた2つのFETを備える増幅器回路図を示す。図5は、FETがそれらの置き換え回路によって置換され、図4Aの位相シフト回路が実装された、図3の相互接続された2つの増幅器を示す。
【0031】
FET T1の入力端は、ゲート・ソース容量Cgs1と直列なゲート抵抗Rg1によってモデル化される。FET T1の出力端は、導電率gm1とドレイン・ソース容量Cds1の並列構成によってモデル化される。FET T2の入力端は、ゲート・ソース容量Cgs2と直列なゲート抵抗Rg2によってモデル化される。FET T2の出力端は、導電率gm2とドレイン・ソース容量Cds2の並列構成によってモデル化される。
【0032】
入力位相シフト回路PS1は、インダクタLiと、ゲート・ソース容量Cgs1及びCgs2によって形成される。出力位相シフト回路PS2は、インダクタLoと、ドレイン・ソース容量Cds1、Cds2によって形成される。位相シフトθは、共にインダクタLi及びインダクタLoのそれぞれの両端で得られる。この実施形態では、第1の回路網N1は、第1の相互接続手段であるインダクタLiを備えるだけであり、第2の回路網N2は、第2の相互接続手段であるインダクタLoを備えるだけである。
【0033】
しかし、FETの非常に低い入力インピーダンス及び高いQファクタにより、この構成は実現が難しい。
【0034】
図6は、それぞれが単一のFETと、FETの寄生容量を部分的に補償する回路とを備える相互接続された2つの増幅器セルの回路図を示す。図6は、図5に基づいており、もはやトランジスタT1及びT2はそれらの置き換え回路では表されておらず、インダクタL1はゲートG1と接地の間に配置され、インダクタL2はゲートG2と接地の間に配置される。それぞれインダクタL1、L2と直列のコンデンサC1、C2は、オプションである。
【0035】
まずコンデンサC1、C2がないものと仮定する。インダクタL1、L2は、寄生入力容量Cgs1及びCgs2の部分補償をもたらす。部分補償により、FETの等価入力インピーダンスは増加し、入力インピーダンスのQファクタは、好ましくは1である望ましい値に減少する。部分補償は、インダクタL1、L2の選択された値に応じて、入力インピーダンスの正又は負の虚部を設計することを可能にする。従って、必要に応じて入力インピーダンスを設計するための高い融通性が得られる。
【0036】
オプションのコンデンサC1、C2は、インダクタL1、L2に対してRF接地をもたらすDCデカップリング・コンデンサである。DCゲート・バイアス電圧Vgは、インダクタL1、L2とコンデンサC1、C2の接続点に供給される。ゲート・バイアス電圧をこれらの接続点に印加することは、例えば100MHzまでの広い周波数範囲にわたってゲート・バイアス電圧源が非結合となるという利点を有する。
【0037】
同様に、寄生容量Cdに対して部分的に補償するために、FET T1、T2のドレインD1、D2にインダクタLdを接続することができる。DCドレイン・バイアス電圧VdをインダクタLdを通じてドレインD1、D2に供給するために、DCデカップリング・コンデンサCdを追加することができる。この場合もコンデンサCdおよびCdは、インダクタLdに対するRF接地をもたらす。
【0038】
図7は、相互接続された2つの増幅器セル及び入力端での位相シフト回路の3つの可能な実施形態に対する回路図を示す。図7は、図6に基づいており、インダクタLiと直列にコンデンサCiが追加されている。インダクタLdとコンデンサCdの直列構成は示されていない。この図は、入力信号ISを印加するための3つのオプションを示す。
【0039】
第1のオプションでは入力信号ISは、信号ISaとしてFET T1のゲートG1に供給され、且つコンデンサCiとインダクタLiの直列構成を通じてFET T2のゲートG2に供給される。第2のオプションでは入力信号ISは、信号ISbとしてコンデンサCiとインダクタLiの接続点に供給される。第3のオプションでは入力信号ISは、信号IScとしてゲートG2に供給される。これらすべての実施形態において、第1の回路網N1は、コンデンサCiとインダクタLiの直列構成を備える。
【0040】
実用的な実装形態では、例えば動作周波数、全体設計における実装によって規定される要件、入力インピーダンスの望ましい周波数応答、及び/又は位相シフトに対する必要な制御に応じて、これらのオプションのうちの1つが選択される。
【0041】
オプションとして、インダクタLoと直列にコンデンサCoを配置してもよい。好ましくは、このコンデンサは、ドレイン・パッドDP2の近くに配置される。コンデンサCoは、周波数応答を調整するため、又はインダクタLoの大きすぎるインダクタンスに対して補償するための更なる融通性をもたらす。
【0042】
図8は、図6に示される回路図に対応するがインダクタLd及びコンデンサCdの直列構成をもたない、隣接する2つの増幅器セルの要素のレイアウトを示す。
【0043】
セルCE1はトランジスタT1を備え、これはトランジスタT1のアクティブ領域A1内のゲートG1フィンガに接続された入力パッドGP1を有しているのが示される。トランジスタT1は、トランジスタT1のアクティブ領域A1内のドレイン・フィンガに接続された出力パッドDP1を有する。トランジスタT1のソースS1は、フィンガ構造体の下に配置されたnウェル(図示せず)を介して接続される。セルCE1は更に、ゲート・パッドGP1と接地の間に接続された、コンデンサC1とインダクタL1の直列構成を備える。
【0044】
セルCE2はトランジスタT2を備え、これはトランジスタT2のアクティブ領域A2内のゲートG2フィンガに接続された入力パッドGP2を有しているのが示される。トランジスタT2は、トランジスタT2のアクティブ領域A2内のドレイン・フィンガに接続された出力パッドDP2を有する。トランジスタT2のソースS2は、フィンガ構造体の下に配置されたnウェル(図示せず)を介して接続される。セルCE2は更に、ゲート・パッドGP2と接地の間に接続された、コンデンサC2とインダクタL2の直列構成を備える。
【0045】
入力ボンド・パッドIBPに存在する入力信号ISは、ボンド・ワイヤBWiを通じてゲート・パッドGP1に供給される。ゲート・パッドGP1とGP2は、インダクタLiを形成するボンド・ワイヤBW1によって相互接続される。ドレイン・パッドDP1とDP2は、インダクタLoを形成するボンド・ワイヤBW2によって相互接続される。ボンド・ワイヤBWoは、出力信号OSを供給するように、ドレイン・パッドDP2を出力ボンド・パッドOBPに接続する。
【0046】
入力ボンド・パッドIBP、相互接続されたセルCE1及びCE2、並びに出力ボンド・パッドOBPは、第1の方向FDに変位される。増幅器のアクティブ領域A1、A2は、入力パッドGP1、GP2と出力パッドDP1、DP2の間に配置され、入力パッドGP1、GP2、アクティブ領域A1、A2、並びに出力パッドDP1、DP2は、第1の方向FDに対してほぼ直角な第2の方向SDに変位される。この特別なレイアウトにより、同じ位相シフトを得るように選択されたインダクタンスLi、Loを有する平行に配置された相互接続BW1、BW2によって、入力パッドGP1、GP2を相互接続し、且つ出力パッドDP1、DP2を相互接続することが可能になる。好ましくは、図示のように、相互接続BW1及びBW2は、他の構成要素(A1、A2、GP1、GP2、DP1、DP2、L1、C1、L2、C2)が集積化されたチップの表面の上に適切に選択された高さを有するボンド・ワイヤである。
【0047】
図示のレイアウトは、ボンド・ワイヤの間の電磁結合が最小であるので、実用的な実装形態において非常に有利である。ボンド・ワイヤBW1、BW2と、BWi又はBWoの間の結合は、それらが並列に走る領域がないか最小であるので、最小となる。ボンド・ワイヤBW1とBW2の間の結合は、チップの表面の上の異なる高さを選択することによって最小にすることができる。FET T1及びT2の寄生入力及び出力容量は異なるのに対し、同じ遅延が得られるべきであるので、通常、これらの異なる高さは必要である。
【0048】
図9は、隣接する2つの増幅器セルの要素の代替レイアウトを示す。図8に示されるレイアウトとの違いは、今度はセルCE1内に、図7のコンデンサCiが、一方の端子がゲート・パッドGP1に接続されて追加されており、入力ボンド・ワイヤBWi及びボンド・ワイヤLiは共に、入力パッドGP1の代わりにコンデンサCiの他方の端子に接続されることだけである。従って、このレイアウトは、図7の入力信号ISが信号ISbであるオプション2に対応する。
【0049】
図10は、隣接する2つの増幅器セルの要素のさらに他のレイアウトを示す。図9に示されるレイアウトとの違いの1つは、入力ボンド・ワイヤBWiがコンデンサCiの代わりにゲート・パッドGP2に接続されることである。もう1つの違いは、第2のセルCE2にコンデンサCo(図7も参照されたい)が、一方の端子はドレイン・パッドDP2に接続され、他方の端子は好ましくはボンド・ワイヤによって形成されるインダクタLoに接続されて、追加されることである。
【0050】
図11は、隣接する増幅器セルの3つの行のレイアウトを概略的に示す。図示の実施例では、3つの行R1、R2、R3は第1の方向に延び、それぞれは、図8、又は図9、又は図10に示される増幅器セルの1つを備える。図11に示される実施形態では、行R1及びR3は図8に示されるものと同じレイアウトを有する。行R1内の図8と同じ要素は、図8と同じ参照記号を有する。これらのセルは、第2の方向において、一方の側ではゲート・パッドGP12、GP13、及びGP22、GP23により、他方の側ではドレイン・パッドDP11、DP12、及びDP21、DP22により互いに組み合わされる。このようにして、含まれるすべての増幅器セルの入力端及び出力端にて、信号の非常に均一な位相及び振幅分布を実現する、高出力装置の小型の構造体が形成される。3つより多い行、及び/又は2つより多い列があってもよい。
【0051】
相互接続された増幅器セルの行R2は、行R1と同一であるが、ここでは逆さまに配置され、それにより第1の行のトランジスタの出力パッドDP11、DP21と、第2の行のトランジスタの出力パッドDP12、DP22は、互いに直接対向し、又は更には互いに直接接触するようになる。出力パッドDP12とDP22は、インダクタンスLo2を形成するボンド・ワイヤによって相互接続される。出力パッドDP22は、ボンド・ワイヤBWo2によって出力パッドOBP2に接続される。
【0052】
相互接続された増幅器セルの行R3は行R1と同一である。第2の行R2の第1のトランジスタの入力パッドGP12と、第3の行R3の第1のトランジスタの入力パッドGP13の両方に接触する追加パッドPE12に、入力ボンド・パッドIBP2が、ボンド・ワイヤBWi2によって接続される。追加パッドPE12とPE22を相互接続するボンド・ワイヤは、インダクタンスLi1を形成する。第3の行R3のトランジスタの出力パッドDP13、DP23は、インダクタンスLo3を形成するボンド・ワイヤによって相互接続される。出力パッドBP23は、ボンド・ワイヤBWo3を通じて出力ボンド・パッドOBP3に接続される。
【0053】
好ましくは、セルの第1の列は第1のダイD1上に配置され、セルの第2の列は第2のダイD2上に配置される。すべてのセルを同じダイ上に配置することは可能であるが、その場合、ボンド・ワイヤがトランジスタを接続する、セルの2つの列の間の領域が使用されず、結果としてダイの総面積がずっと大きくなり得る。但し、ボンド・ワイヤの長さが限定されれば、図13及び図14に示されたようなタイプ2の位相シフト回路が用いられる場合は(図4bを参照されたい)、ダイの間の領域はコンデンサCo1又はCi1によって使用することができる。
【0054】
図12は、増幅器セルの2つの列を備えるパッケージを概略的に示し、各行は、相互接続された2つの増幅器セルを備える。標準のSOT502パッケージは、フレームPFR、入力ボンド・フラップIBP、出力ボンド・フラップOBP、及び相互接続された増幅器セルの3つのグループを備える。
【0055】
相互接続された増幅器セルの各グループは、入力コンデンサCinを備え、入力コンデンサCinは、ボンド・ワイヤIBWを通じて入力ボンド・フラップIBPに接続され、且つボンド・ワイヤBWi1からBWi5を通じて第1のダイD1に接続される。第1のダイD1は、図11に示されるものと同じ構造体でよいが、ここではダイD1には、3個の代わりに10個の組み合わされた増幅器セルがある。図11に示されるものと同じ構造体でよいが、3個の代わりに10個のトランジスタを備える第2のダイD2は、ボンド・ワイヤBWo1からBWo5を通じて出力コンデンサCoutに接続された出力端を有する。第1のダイD1と第2のダイD2の間の相互接続は、インダクタンスLi及びLoを得るように図8から10に示されたのと同様に、ボンド・ワイヤによって行うことができる。ボンド・ワイヤOBWは、出力コンデンサを出力ボンド・フラップOBPに接続する。
【0056】
図12から明らかなように、入力ボンド・フラップIBP、第1の増幅器セルD1、第2の増幅器セルD2、及び出力ボンド・フラップOBPは、述べた順序で第1の方向FDに現れる。トランジスタ構造体は、例えば図8から11に関して開示されたように、述べる順序で第1の方向に対してほぼ直角な第2の方向SDに現れる、入力パッドと、フィンガ構造体を備えるアクティブ領域と、出力パッドとを備える。更に、図12を図2と比較すると、アクティブ・ダイによって占有されるパッケージ内の面積は、ずっと大きいことが明らかである。その結果、パッケージ内の増幅器の最大出力電力は、ずっと大きくなる。
【0057】
図13は、相互接続された増幅器セルの代替回路図である。図13に示される回路は、図6に示される回路であり、出力インダクタLoは、2つのインダクタLo1とLo2の直列構成と、コンデンサCo1によって置き換えられる。2つのインダクタLo1とLo2の直列構成はドレインD1とD2の間に配置され、コンデンサCo1は2つのインダクタLo1とLo2の接続点と接地の間に配置される。この回路は、図4Aに示されるように、入力端に位相シフト回路網を備える。この入力位相シフト回路は、インダクタLiと、トランジスタT1及びT2によって形成される増幅器の入力容量を備える。この回路は更に、図4Bに示されるように、出力端に位相シフト回路網Lo1、Lo2、Co1を備える。
【0058】
図14は、相互接続された増幅器セルの他の代替回路図を示す。図14に示される回路は、図6に示される回路であり、入力インダクタLiは、2つのインダクタLi1とLi2の直列構成と、コンデンサCi1によって置き換えられる。2つのインダクタLi1とLi2の直列構成はゲートG1とG2の間に配置され、コンデンサCi1は2つのインダクタLi1とLi2の接続点と接地の間に配置される。この回路は、図4Aに示されるように出力端に、インダクタLoとコンデンサCoを備える位相シフト回路網を備え、且つ図4Bに示されるように入力端に位相シフト回路網Li1、Li2、Ci1を備える。
【0059】
要約すれば、本発明の増幅器構造体は、より大きな帯域幅、及び単位面積当たりの大きな電力能力を有する。これはドハティ設計を用いて好適に実施され、それにより良好な線形性が実現される。本発明の構造体は、特に100MHzを超える帯域幅をもつ設計を可能にすることが見出された。400MHzの帯域幅さえも実現可能であり、これはRF増幅器構造体の関連分野では極めて広い。これは、商用的に重要なPCS(1800MHz)及びWCDMA(2200MHzまで)の周波数帯を単一の増幅器構造体により扱うことができることを意味する。
【0060】
上述の実施形態は本発明を説明するものであり、本発明を限定するものではなく、当業者なら添付の特許請求の範囲から逸脱することなく、多くの代替実施形態を設計することが可能であることに留意すべきである。
【0061】
特許請求の範囲において、括弧内に置かれたいずれの参照記号も、特許請求の範囲を限定するものと解釈されるべきではない。「備える」という動詞及びその活用形の使用は、請求項中に記載されたもの以外の要素又はステップの存在を除外するものではない。本発明は、複数の異なる要素を備えるハードウェアを用いて実施することができ、且つ適切にプログラミングされたコンピュータを用いて実施することができる。複数の手段を列挙した、装置に関する請求項では、これらの手段のいくつかを同じ1つのハードウェア品目によって実施することもできる。互いに異なる従属請求項中に何らかの処置が記載されているだけで、これらの処置の組合せが利用できないことを示すものではない。
【図面の簡単な説明】
【0062】
【図1】図2に示される従来技術のRF増幅器のセルの回路図である。
【図2】回路図が図1に示され、SOT502パッケージ内に配置される、複数のセルを備える従来技術のRF増幅器の構造体を概略的に示す図である。
【図3】本発明の一実施形態による、相互接続された2つの増幅器のブロック図である。
【図4A】集中素子位相シフト回路の回路図である。
【図4B】集中素子位相シフト回路の回路図である。
【図5】それぞれが単一のFETと、集中素子がインダクタである位相シフト回路とを備える2つのセルの回路図である。
【図6】それぞれが単一のFETと、FETの寄生容量を部分的に補償する回路とを備える相互接続された2つの増幅器セルの回路図である。
【図7】相互接続された2つの増幅器セル及び位相シフト回路の、可能な3つの実施形態を示す回路図である。
【図8】隣接する2つの増幅器セルの要素のレイアウトを示す図である。
【図9】隣接する2つの増幅器セルの要素の代替レイアウトを示す図である。
【図10】隣接する2つの増幅器セルの要素のさらに他のレイアウトを示す図である。
【図11】隣接する増幅器セルの3つの行のレイアウトを概略的に示す図である。
【図12】各行が相互接続された2つの増幅器セルを備える、増幅器セルの2つの列を備えるパッケージを概略的に示す図である。
【図13】相互接続された増幅器セルの代替回路図である。
【図14】相互接続された増幅器セルの他の代替回路図である。
【特許請求の範囲】
【請求項1】
集積HF増幅器構造体であって、
入力ボンド・パッドと第1の方向に互いに変位された複数のセルと出力ボンド・パッドとをこの順序で前記第1の方向に備え、前記複数のセルの各々は入力パッドとアクティブ領域と出力パッドとを有する増幅器を備え、前記アクティブ領域は前記入力パッドと前記出力パッドの間に配置され、前記入力パッドと前記アクティブ領域と前記出力パッドとは前記第1の方向に対してほぼ直角な第2の方向に互いに変位され、
さらに、前記複数のセルのうちの隣接するセルの入力パッドを相互接続するための第1の相互接続手段を備え、且つ前記第1の方向に延びる第1の回路網と、
前記複数のセルのうちの隣接するセルの出力パッドを相互接続するための第2の相互接続手段を備え、且つ前記第1の方向に延びる第2の回路網とを備え、
すべての相互接続されたセルについて、前記入力ボンド・パッドでの同じ入力信号に対して等しい位相シフト及び振幅を有する出力信号を前記出力ボンド・パッドにおいて得るように前記第1の回路網及び前記第2の回路網が構成される、集積HF増幅器構造体。
【請求項2】
前記第1の相互接続手段が、前記第1の方向に延びる第1のボンド・ワイヤを備え、前記第2の相互接続手段がやはり前記第1の方向に延びる第2のボンド・ワイヤを備える、請求項1に記載の集積増幅器構造体。
【請求項3】
前記第1のボンド・ワイヤが第1のインダクタンスを形成し、前記第2のボンド・ワイヤが第2のインダクタンスを形成する、請求項2に記載の集積増幅器構造体。
【請求項4】
前記増幅器セルの各々が別々のダイ上に配置される、請求項1に記載の集積増幅器構造体。
【請求項5】
前記第1の回路網と前記第2の回路網のインピーダンスが、インピーダンス整合を得るように選択される、請求項1に記載の集積増幅器構造体。
【請求項6】
前記第1のボンド・ワイヤが、前記隣接する増幅器セルの入力パッドを直接相互接続する、請求項2に記載の集積増幅器構造体。
【請求項7】
前記第2のボンド・ワイヤが、前記隣接する増幅器セルの出力パッドを直接相互接続する、請求項2に記載の集積増幅器構造体。
【請求項8】
前記第1のボンド・ワイヤと直列に構成されたコンデンサを前記第1の回路網が更に備え、前記直列構成は前記入力パッドの間に配置され、前記入力信号は前記入力パッドの1つに供給される、請求項2に記載の集積増幅器構造体。
【請求項9】
前記第1のボンド・ワイヤと直列に構成されたコンデンサを前記第1の回路網が更に備え、前記直列構成は前記入力パッドの間に配置され、前記コンデンサは前記コンデンサを介して前記入力信号を前記入力パッドに供給するように構成される、請求項2に記載の集積増幅器構造体。
【請求項10】
それぞれ、前記入力パッドの各々に接続された、インダクタとDCデカップリング・コンデンサの第1及び第2の直列構成を更に備える、請求項6及び/又は7、又は8、又は9に記載の集積増幅器構造体。
【請求項11】
それぞれ、前記出力パッドの各々に接続された、インダクタとDCデカップリング・コンデンサの第3及び第4の直列構成を更に備える、請求項6及び/又は7、又は8、又は9、又は10に記載の集積増幅器構造体。
【請求項12】
複数のインダクタがボンド・ワイヤから形成される、又は集積化される、請求項6及び/又は7、又は8、又は9、又は10、又は11に記載の集積増幅器構造体。
【請求項13】
前記第1の方向の各位置において、複数の入力ボンド・パッドの行と、前記第1の方向に互いに変位された複数のセルの複数の行と、複数の出力ボンド・パッドの行とを、この順序で前記第2の方向に得るように、前記複数のセルが複数の増幅器セルの行によって置き換えられ、すべての前記行は互いに平行に配置される、請求項1に記載の集積増幅器構造体。
【請求項14】
前記請求項のいずれか一項に記載の集積増幅器構造体を備える、集積回路。
【請求項15】
前記複数のセルが第1のセルと第2のセルを備え、前記第1の回路網と前記第2の回路網は、特定の動作周波数にて+90°又は−90°の位相シフトを得るように構成され、且つ前記第2のセルの前記増幅器はB級又はC級で動作するように構成され、それによってドハティ増幅器を形成する、請求項14に記載の集積回路。
【請求項1】
集積HF増幅器構造体であって、
入力ボンド・パッドと第1の方向に互いに変位された複数のセルと出力ボンド・パッドとをこの順序で前記第1の方向に備え、前記複数のセルの各々は入力パッドとアクティブ領域と出力パッドとを有する増幅器を備え、前記アクティブ領域は前記入力パッドと前記出力パッドの間に配置され、前記入力パッドと前記アクティブ領域と前記出力パッドとは前記第1の方向に対してほぼ直角な第2の方向に互いに変位され、
さらに、前記複数のセルのうちの隣接するセルの入力パッドを相互接続するための第1の相互接続手段を備え、且つ前記第1の方向に延びる第1の回路網と、
前記複数のセルのうちの隣接するセルの出力パッドを相互接続するための第2の相互接続手段を備え、且つ前記第1の方向に延びる第2の回路網とを備え、
すべての相互接続されたセルについて、前記入力ボンド・パッドでの同じ入力信号に対して等しい位相シフト及び振幅を有する出力信号を前記出力ボンド・パッドにおいて得るように前記第1の回路網及び前記第2の回路網が構成される、集積HF増幅器構造体。
【請求項2】
前記第1の相互接続手段が、前記第1の方向に延びる第1のボンド・ワイヤを備え、前記第2の相互接続手段がやはり前記第1の方向に延びる第2のボンド・ワイヤを備える、請求項1に記載の集積増幅器構造体。
【請求項3】
前記第1のボンド・ワイヤが第1のインダクタンスを形成し、前記第2のボンド・ワイヤが第2のインダクタンスを形成する、請求項2に記載の集積増幅器構造体。
【請求項4】
前記増幅器セルの各々が別々のダイ上に配置される、請求項1に記載の集積増幅器構造体。
【請求項5】
前記第1の回路網と前記第2の回路網のインピーダンスが、インピーダンス整合を得るように選択される、請求項1に記載の集積増幅器構造体。
【請求項6】
前記第1のボンド・ワイヤが、前記隣接する増幅器セルの入力パッドを直接相互接続する、請求項2に記載の集積増幅器構造体。
【請求項7】
前記第2のボンド・ワイヤが、前記隣接する増幅器セルの出力パッドを直接相互接続する、請求項2に記載の集積増幅器構造体。
【請求項8】
前記第1のボンド・ワイヤと直列に構成されたコンデンサを前記第1の回路網が更に備え、前記直列構成は前記入力パッドの間に配置され、前記入力信号は前記入力パッドの1つに供給される、請求項2に記載の集積増幅器構造体。
【請求項9】
前記第1のボンド・ワイヤと直列に構成されたコンデンサを前記第1の回路網が更に備え、前記直列構成は前記入力パッドの間に配置され、前記コンデンサは前記コンデンサを介して前記入力信号を前記入力パッドに供給するように構成される、請求項2に記載の集積増幅器構造体。
【請求項10】
それぞれ、前記入力パッドの各々に接続された、インダクタとDCデカップリング・コンデンサの第1及び第2の直列構成を更に備える、請求項6及び/又は7、又は8、又は9に記載の集積増幅器構造体。
【請求項11】
それぞれ、前記出力パッドの各々に接続された、インダクタとDCデカップリング・コンデンサの第3及び第4の直列構成を更に備える、請求項6及び/又は7、又は8、又は9、又は10に記載の集積増幅器構造体。
【請求項12】
複数のインダクタがボンド・ワイヤから形成される、又は集積化される、請求項6及び/又は7、又は8、又は9、又は10、又は11に記載の集積増幅器構造体。
【請求項13】
前記第1の方向の各位置において、複数の入力ボンド・パッドの行と、前記第1の方向に互いに変位された複数のセルの複数の行と、複数の出力ボンド・パッドの行とを、この順序で前記第2の方向に得るように、前記複数のセルが複数の増幅器セルの行によって置き換えられ、すべての前記行は互いに平行に配置される、請求項1に記載の集積増幅器構造体。
【請求項14】
前記請求項のいずれか一項に記載の集積増幅器構造体を備える、集積回路。
【請求項15】
前記複数のセルが第1のセルと第2のセルを備え、前記第1の回路網と前記第2の回路網は、特定の動作周波数にて+90°又は−90°の位相シフトを得るように構成され、且つ前記第2のセルの前記増幅器はB級又はC級で動作するように構成され、それによってドハティ増幅器を形成する、請求項14に記載の集積回路。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公表番号】特表2009−539277(P2009−539277A)
【公表日】平成21年11月12日(2009.11.12)
【国際特許分類】
【出願番号】特願2009−507226(P2009−507226)
【出願日】平成19年4月24日(2007.4.24)
【国際出願番号】PCT/IB2007/051492
【国際公開番号】WO2007/122586
【国際公開日】平成19年11月1日(2007.11.1)
【出願人】(306043703)エヌエックスピー ビー ヴィ (125)
【氏名又は名称原語表記】NXP B.V.
【Fターム(参考)】
【公表日】平成21年11月12日(2009.11.12)
【国際特許分類】
【出願日】平成19年4月24日(2007.4.24)
【国際出願番号】PCT/IB2007/051492
【国際公開番号】WO2007/122586
【国際公開日】平成19年11月1日(2007.11.1)
【出願人】(306043703)エヌエックスピー ビー ヴィ (125)
【氏名又は名称原語表記】NXP B.V.
【Fターム(参考)】
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