ＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路
【課題】回路内のクロック信号のデューティが崩れた場合でも、製造後にライトデータ信号とデータストローブ信号との位相関係を調整できるＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路を提供する。
【解決手段】第１のクロックデューティ制御回路の出力信号のレベルに応じて、２つのデータを切り替えてライトデータ信号を出力するライトデータ信号生成回路と、データストローブマスク信号によって、第２のクロックデューティ制御回路の出力信号の不要な部分をマスクし、データストローブ信号を出力するデータストローブ信号生成回路とを備える。クロックデューティ制御回路は、クロック信号をその立ち上がりおよび立ち下がりで２分周した信号をそれぞれ保持する第１および第２の記憶回路と、第１および第２の記憶回路の出力信号を、それぞれ、第１および第２の一定時間だけ遅延する第１および第２のＤＬＬ回路と、両方のＤＬＬ回路の出力信号の合成回路とを備える。
【解決手段】第１のクロックデューティ制御回路の出力信号のレベルに応じて、２つのデータを切り替えてライトデータ信号を出力するライトデータ信号生成回路と、データストローブマスク信号によって、第２のクロックデューティ制御回路の出力信号の不要な部分をマスクし、データストローブ信号を出力するデータストローブ信号生成回路とを備える。クロックデューティ制御回路は、クロック信号をその立ち上がりおよび立ち下がりで２分周した信号をそれぞれ保持する第１および第２の記憶回路と、第１および第２の記憶回路の出力信号を、それぞれ、第１および第２の一定時間だけ遅延する第１および第２のＤＬＬ回路と、両方のＤＬＬ回路の出力信号の合成回路とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の立ち上がりおよび立ち下がりの両方のエッジでデータのアクセスを行うＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）へのデータ書き込み回路に関するものである。
【背景技術】
【０００２】
ＤＤＲ−ＳＤＲＡＭへのデータの書き込みは、ライトデータ信号に対して９０度位相をずらしたデータストローブ信号をトリガとして行われる。この動作を実現するための一般的な方法は、以下の通りである。
【０００３】
すなわち、ライトデータ信号は、ＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路内で用いられるクロック信号をＤＬＬ（Delay Locked Loop）回路によって第１の一定時間だけ遅延させ、ＤＬＬ回路の出力信号のレベルに応じて、第１および第２のライトデータ信号を交互に入れ替えて生成する。また、データストローブ信号は、クロック信号をＤＬＬ回路によって第２の一定時間だけ遅延させ、データストローブマスク信号によって、その出力信号の不要な部分をマスクして生成する。
【０００４】
以下、従来のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の一例を挙げて説明する。
【０００５】
図４は、従来のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一例の概略図である。同図に示すデータ書き込み回路５０は、ライトデータ信号ＤＱの生成回路５２と、データストローブ信号ＤＱＳの生成回路５４とによって構成されている。
【０００６】
ライトデータ信号ＤＱの生成回路５２は、ライトデータ信号ＤＱを生成するもので、２つのフリップフロップ５６、５８と、ＤＬＬ回路６０と、マルチプレクサ６２とによって構成されている。
【０００７】
ライトデータ信号ＤＱの生成回路５２では、図５のタイミングチャートに示すように、クロック信号ＣＬＫの立ち上がりエッジで第１のライトデータ（図示省略）がフリップフロップ５６に保持され、信号ＤＱ＿Ｕとして出力される。また、クロック信号ＣＬＫの立ち下がりエッジで第２のライトデータ（図示省略）がフリップフロップ５８に保持され、信号ＤＱ＿Ｌとして出力される。また、クロック信号ＣＬＫは、ＤＬＬ回路６０によって、第１の一定時間だけ遅延される。
【０００８】
ＤＬＬ回路６０の出力信号ＤＬＬ＿ＤＱが‘Ｈ（ハイレベル）’の期間は、マルチプレクサ６２から、ライトデータ信号ＤＱとして、フリップフロップ５６の出力信号ＤＱ＿Ｕ（第１のライトデータ信号）が出力される。一方、出力信号ＤＬＬ＿ＤＱが‘Ｌ（ローレベル）’の期間は、マルチプレクサ６２から、ライトデータ信号ＤＱとして、フリップフロップ５８の出力信号ＤＱ＿Ｌ（第２のライトデータ信号）が出力される。
【０００９】
つまり、ＤＬＬ回路６０の出力信号ＤＬＬ＿ＤＱのレベルに応じて、フリップフロップ５６の出力信号ＤＱ＿Ｕとフリップフロップ５８の出力信号ＤＱ＿Ｌとが交互に切り替えられ、ライトデータ信号ＤＱとしてクロック信号ＣＬＫの１／２の周期毎に出力される。
【００１０】
続いて、データストローブ信号ＤＱＳの生成回路５４は、データストローブ信号ＤＱＳを生成するもので、ＤＬＬ回路６４と、ＡＮＤ回路６８とによって構成されている。
【００１１】
データストローブ信号ＤＱＳの生成回路５４では、クロック信号ＣＬＫが、ＤＬＬ回路６４によって、第２の一定時間だけ遅延され、信号ＤＬＬ＿ＤＱＳが出力される。そして、ＡＮＤ回路６８によって、信号ＤＬＬ＿ＤＱＳと外部から入力されるデータストローブマスク信号ＤＱＳ＿ＭＡＳＫとの論理積が取られ、データストローブ信号ＤＱＳとして出力される。
【００１２】
データストローブ信号ＤＱＳは、図５のタイミングチャートに示すように、有効なライトデータ信号ＤＱがない期間は中間電位（電源とグランドの１／２の電位）であり、有効なライトデータ信号ＤＱがある期間は、クロック信号ＣＬＫと同じ周波数で動作する。
【００１３】
ここで、ＤＤＲ−ＳＤＲＡＭへのデータの書き込み動作のマージンを十分に確保するためには、ライトデータ信号ＤＱやデータストローブ信号ＤＱＳの元となっているクロック信号ＣＬＫのデューティを、設計の段階で、極力５０％に近づけるように調整を行うことが一般的である。
【００１４】
しかし、基板設計、パッケージなどの要因から、必ずしも、この調整が最適値になるとは限らない。もし、これらの要因でクロック信号のデューティが大きく崩れた場合には、製品の製造後に、ライトデータ信号とデータストローブ信号との位相関係を調整することは不可能である。
【００１５】
本発明の先行技術文献として、例えば、特許文献１および２がある。
【００１６】
特許文献１は、ＤＤＲ−ＳＤＲＡＭに関するものである。同文献には、データストローブ信号を用いたＤＤＲ−ＳＤＲＡＭにおいて、データストローブ信号から生成したワンショットパルス信号を用いて入力データ又は入力制御信号をラッチした後、ラッチされたデータをクロック信号から生成したワンショットパルス信号を用いてラッチし直すことが提案されている。
【００１７】
また、特許文献２は、ＤＤＲ−ＳＤＲＡＭのデータ入力装置及び方法に関するものである。同文献には、データの出力バスへのローディングに使用されるデータ入力ストローブパルスをデータストローブ信号と同一のデータストローブパルスで生成し、書込み命令後にデータストローブ信号が入力される時間の差に関係なくデータストローブ信号とデータ入力ストローブパルスを正確に整列させることが提案されている。
【００１８】
【特許文献１】特開２０００−４０３６３号公報
【特許文献２】特開２００５−３１０３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
特許文献１、２は、いずれも、ＤＤＲ−ＳＤＲＡＭからのデータの読み出しに関するものである。ＤＤＲ−ＳＤＲＡＭでは、一般的に、データの読み出しの方が誤動作を起こしやすい傾向にある。しかし、動作速度が高速になるに従って、データの書き込みにおいても誤動作が発生する場合が多くなってきているが、従来、データの書き込みについての改善は提案されていない。
【００２０】
本発明の目的は、前記従来技術に基づく問題点を解消し、回路内のクロック信号のデューティが崩れた場合であっても、製品の製造後にライトデータ信号とデータストローブ信号との位相関係を調整することができるＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、ＤＤＲ−ＳＤＲＡＭに書き込むライトデータ信号の生成回路と、前記ライトデータ信号の書き込みを制御するデータストローブ信号の生成回路とを備え、
前記ライトデータ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第１のクロックデューティ制御回路を備え、その出力信号のレベルに応じて、第１および第２のライトデータ信号を交互に切り替えて前記ライトデータ信号として出力し、
前記データストローブ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第２のクロックデューティ制御回路を備え、前記ライトデータ信号を書き込む期間を表すデータストローブマスク信号によって、前記第２のクロックデューティ制御回路の出力信号の不要な部分をマスクして前記データストローブ信号として出力し、
前記第１および第２のクロックデューティ制御回路は、前記クロック信号を、その立ち上がりエッジで２分周した信号を保持する第１の記憶回路と、該第１の記憶回路の出力信号を、第１の一定時間だけ遅延する第１のＤＬＬ回路と、前記クロック信号を、その立ち下がりエッジで２分周した信号を保持する第２の記憶回路と、該第２の記憶回路の出力信号を、第２の一定時間だけ遅延する第２のＤＬＬ回路と、前記第１および第２のＤＬＬ回路の出力信号を合成する合成回路とを備えることを特徴とするＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路を提供するものである。
【発明の効果】
【００２２】
ＤＬＬ回路は、その内部レジスタの設定値を変えることによって、その遅延時間を適宜変更することができる。そのため、製品の製造後であっても、クロックデューティ制御回路の出力信号のデューティを自由に調整することができる。その結果、例えば、実機評価の段階で、ライトデータ信号およびデータストローブ信号の最適値を、ＤＤＲ−ＳＤＲＡＭのデータレート（クロック周波数の１／２）単位で調整することができるようになり、データの書き込み時に、より大きなマージンを確保することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路を詳細に説明する。
【００２４】
図１は、本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一実施形態の概略図である。同図に示すデータ書き込み回路１０は、ライトデータ信号ＤＱの生成回路１２と、データストローブ信号ＤＱＳの生成回路１４とによって構成されている。
【００２５】
ライトデータ信号ＤＱの生成回路１２は、ライトデータ信号ＤＱを生成するもので、２つのフリップフロップ１６、１８と、クロックデューティ制御回路（クロックＤＵＴＹ制御回路）２０と、マルチプレクサ２２とによって構成されている。
【００２６】
フリップフロップ１６のクロック入力端子、および、フリップフロップ１８の反転クロック入力端子にはクロック信号ＣＬＫが入力され、そのデータ入力端子Ｄには、それぞれ、第１および第２のライトデータ信号（図示省略）が入力される。フリップフロップ１６、１８のデータ出力端子Ｑから出力される信号ＤＱ＿Ｕ、ＤＱ＿Ｌは、それぞれ、マルチプレクサ２２の入力端子１、０に入力される。また、クロックデューティ制御回路２０にはクロック信号ＣＬＫが入力され、その出力信号ＤＬＬ＿ＤＱはマルチプレクサ２２の選択入力端子に入力される。マルチプレクサ２２からは、クロック信号ＣＬＫの１／２の周期毎にＤＤＲ−ＳＤＲＡＭに書き込まれるライトデータ信号ＤＱが出力される。
【００２７】
ライトデータ信号ＤＱの生成回路１２では、図５のタイミングチャートに示すように、クロック信号ＣＬＫの立ち上がりエッジで、第１のライトデータがフリップフロップ１６に保持され、信号ＤＱ＿Ｕとして出力される。一方、クロック信号の立ち下がりエッジで、第２のライトデータがフリップフロップ１８に保持され、信号ＤＱ＿Ｌとして出力される。
【００２８】
また、クロック信号ＣＬＫは、クロックデューティ制御回路２０によって、第１の一定時間だけ遅延されるとともに、そのデューティが調節され、信号ＤＤＬ＿ＤＱとして出力される。図５のタイミングチャートに示すように、クロック信号ＣＬＫは、信号ＤＬＬ＿ＤＱの‘Ｈ’に対して信号ＤＱ＿Ｕのマージンが十分あり、かつ、信号ＤＬＬ＿ＤＱの‘Ｌ’に対して信号ＤＱ＿Ｌのマージンが十分あるように位相がシフト（約９０度）され、信号ＤＬＬ＿ＤＱとして出力される。
【００２９】
ここで、クロックデューティ制御回路２０の出力信号ＤＬＬ＿ＤＱが‘Ｈ’の期間は、マルチプレクサ２２から、ライトデータ信号ＤＱとして、フリップフロップ１６の出力信号ＤＱ＿Ｕ（第１のライトデータ信号）が出力される。一方、出力信号ＤＬＬ＿ＤＱが‘Ｌ’の期間は、マルチプレクサ２２から、ライトデータ信号ＤＱとして、フリップフロップ１８の出力信号ＤＱ＿Ｌ（第２のライトデータ信号）が出力される。
【００３０】
つまり、クロックデューティ制御回路２０の出力信号ＤＬＬ＿ＤＱのレベルに応じて、フリップフロップ１６の出力信号ＤＱ＿Ｕとフリップフロップ１８の出力信号ＤＱ＿Ｌとが交互に切り替えられ、ライトデータ信号ＤＱとしてクロック信号ＣＬＫの１／２の周期毎に出力される。
【００３１】
続いて、データストローブ信号ＤＱＳの生成回路１４は、データストローブ信号ＤＱＳを生成するもので、クロックデューティ制御回路（クロックＤＵＴＹ制御回路）２４と、ＡＮＤ回路２８とによって構成されている。
【００３２】
クロックデューティ制御回路２４にはクロック信号ＣＬＫが入力される。クロックデューティ制御回路２４の出力信号ＤＬＬ＿ＤＱＳは、ＡＮＤ回路２８の一方の入力端子に入力される。ＡＮＤ回路２８の他方の入力端子には、外部からデータストローブマスク信号信号ＤＱＳ＿ＭＡＳＫが入力され、ＡＮＤ回路２８からは、ＤＤＲ−ＳＤＲＡＭへのライトデータ信号ＤＱの書き込みを制御するデータストローブ信号ＤＱＳが出力される。
【００３３】
データストローブ信号ＤＱＳの生成回路１４では、クロック信号ＣＬＫが、クロックデューティ制御回路２４によって、第２の一定時間だけ遅延されるとともに、そのデューティが調節される。そして、ＡＮＤ回路２８によって、クロックデューティ制御回路２４の出力信号ＤＬＬ＿ＤＱＳと外部から入力したデータストローブマスク信号ＤＱＳ＿ＭＡＳＫとの論理積が取られ、データストローブ信号ＤＱＳとして出力される。
【００３４】
つまり、データストローブマスク信号ＤＱＳ＿ＭＡＳＫによって、クロックデューティ制御回路２４の出力信号ＤＬＬ＿ＤＱＳの不要な部分がマスクされ、データストローブ信号ＤＱＳとして出力される。
【００３５】
データストローブ信号ＤＱＳは、図５のタイミングチャートに示すように、有効なライトデータ信号ＤＱがない期間は中間電位（電源とグランドの１／２の電位）であり、有効なライトデータ信号ＤＱがある期間は、クロック信号ＣＬＫと同じ周波数で動作する。
【００３６】
次に、クロックデューティ制御回路２０（２４）について説明する。
【００３７】
クロックデューティ制御回路２０（２４）は、クロック信号ＣＬＫを所定の時間だけ遅延するとともに、そのデューティを調整するもので、図２に示す例の場合、２つのフリップフロップ３０、３２と、２つのＤＬＬ回路３４、３６と、ＥＸＯＲ回路３８とによって構成されている。
【００３８】
フリップフロップ３０のクロック入力端子、および、フリップフロップ３２の反転クロック入力端子にはクロック信号ＣＬＫが入力される。フリップフロップ３０のデータ出力端子Ｑから出力される信号ＣＬＫ＿Ｐは、フリップフロップ３２のデータ入力端子Ｄ、および、ＤＬＬ回路３４に入力される。フリップフロップ３０の反転データ出力端子Ｑ￣から出力される信号は、フリップフロップ３０のデータ入力端子Ｄに入力される。また、フリップフロップ３２のデータ出力端子Ｑから出力される信号ＣＬＫ＿ＮはＤＬＬ回路３６に入力される。ＤＬＬ回路３４、３６から出力される信号はＥＸＯＲ回路３８に入力される。ＥＸＯＲ回路３８からは信号ＣＬＫＤが出力される。
【００３９】
図３のタイミングチャートに示すように、クロック信号ＣＬＫは、その立ち上がりエッジでフリップフロップ３０によって２分周され、その出力信号ＣＬＫ＿Ｐは、クロック信号ＣＬＫの立ち下がりエッジでフリップフロップ３２に保持される。フリップフロップ３０、３２の出力信号ＣＬＫ＿Ｐ、ＣＬＫ＿Ｎは、それぞれ、ＤＬＬ回路３４、３６によって第１および第２の一定時間ずつ遅延され、両者の出力信号は、ＥＸＯＲ回路３８によって排他的論理和が取られ、信号ＣＬＫＤとして出力される。
【００４０】
つまり、クロックデューティ制御回路２０（２４）では、元となるクロック信号ＣＬＫから、その立ち上がりエッジに同期した２分周クロックＣＬＫ＿Ｐ、および、立ち下がりエッジに同期した２分周クロックＣＬＫ＿Ｎを生成する。そして、これらの信号ＣＬＫ＿Ｐ、ＣＬＫ＿Ｎを、それぞれ、第１および第２の時間ずつ遅延するとともに、そのデューティを調整し、両者を合成して信号ＣＬＫＤとして出力する。
【００４１】
ＤＬＬ回路３４、３６は、その内部レジスタの設定値を変更することで、その遅延時間を適宜変更することができる。そのため、製品の製造後であっても、信号ＣＬＫＤの遅延時間やデューティを自由に調整することができる。その結果、例えば、実機評価の段階で、ライトデータ信号およびデータストローブ信号の最適値を、ＤＤＲ−ＳＤＲＡＭのデータレート（クロック周波数の１／２）単位で調整することができるようになり、データの書き込み時に、より大きなマージンを確保することが可能となる。
【００４２】
なお、ライトデータ信号の生成回路、データストローブ信号の生成回路、クロックデューティ制御回路の具体的な回路構成は何ら限定されず、同様の機能を実現する各種構成の回路を採用することができる。
【００４３】
例えば、ライトデータ信号の生成回路は、クロックデューティ制御回路の出力信号ＤＬＬ＿ＤＱのレベルに応じて、第１および第２のライトデータ信号ＤＱ＿Ｕ、ＤＱ＿Ｌを切り替えて、ライトデータ信号ＤＱとして出力するものであれば良い。また、データストローブ信号の生成回路は、データストローブマスク信号ＤＱＳ＿ＭＡＳＫによって、クロックデューティ制御回路の出力信号ＤＬＬ＿ＤＱＳの不要な部分をマスクし、データストローブ信号ＤＱＳとして出力するものであれば良い。
【００４４】
また、クロックデューティ制御回路は、クロック信号ＣＬＫの立ち下がりエッジでクロック信号ＣＬＫ２分周して、その出力信号を、クロック信号ＣＬＫの立ち上がりで保持しても良いし、クロック信号ＣＬＫの立ち上がりおよび立ち下がりのそれぞれで２分周しても良い。２分周の回路構成も適宜変更可能である。また、クロック信号ＣＬＫの分周回路は、クロック信号ＣＬＫを２分周した信号を記憶する各種の記憶回路を使用するすることができる。
【００４５】
また、ＥＸＯＲ回路は、２つのＤＬＬ回路の出力信号を合成して、クロック信号の遅延時間およびデューティを調整する合成回路である。合成回路としては、ＥＸＯＲ回路に限らず、ＥＸＮＯＲ回路を使用しても良いし（この場合には、出力信号ＣＬＫＤの極性が逆になる）、同様の機能を実現可能な各種構成の回路を使用することができる。また、各々の信号の極性は、必要に応じて適宜変更しても良い。
【００４６】
本発明は、基本的に以上のようなものである。
以上、本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４７】
【図１】本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一実施形態の概略図である。
【図２】図１に示すクロックデューティ制御回路の構成を表す概略図である。
【図３】図２に示すクロックデューティ制御回路の動作を表すタイミングチャートである。
【図４】従来のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一例の概略図である。
【図５】ＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の動作を表すタイミングチャートである。
【符号の説明】
【００４８】
１０、５０ データ書き込み回路
１２、５２ ライトデータ信号ＤＱの生成回路
１４、５４ データストローブ信号ＤＱＳの生成回路
１６、１８、３０、３２、５６、５８ フリップフロップ
２０、２４ クロックデューティ制御回路
２２、６２ マルチプレクサ
２８、６８ ＡＮＤ回路
３４、３６、６０、６４ ＤＬＬ回路
３８ ＥＸＯＲ回路
ＣＬＫ クロック信号
ＤＱ＿Ｕ、ＤＱ＿Ｌ、ＤＬＬ＿ＤＱ、ＤＬＬ＿ＤＱＳ 出力信号
ＤＱ ライトデータ信号
ＤＱＳ データストローブ信号
ＤＱＳ＿ＭＡＳＫ データストローブマスク信号
【技術分野】
【０００１】
本発明は、クロック信号の立ち上がりおよび立ち下がりの両方のエッジでデータのアクセスを行うＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）へのデータ書き込み回路に関するものである。
【背景技術】
【０００２】
ＤＤＲ−ＳＤＲＡＭへのデータの書き込みは、ライトデータ信号に対して９０度位相をずらしたデータストローブ信号をトリガとして行われる。この動作を実現するための一般的な方法は、以下の通りである。
【０００３】
すなわち、ライトデータ信号は、ＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路内で用いられるクロック信号をＤＬＬ（Delay Locked Loop）回路によって第１の一定時間だけ遅延させ、ＤＬＬ回路の出力信号のレベルに応じて、第１および第２のライトデータ信号を交互に入れ替えて生成する。また、データストローブ信号は、クロック信号をＤＬＬ回路によって第２の一定時間だけ遅延させ、データストローブマスク信号によって、その出力信号の不要な部分をマスクして生成する。
【０００４】
以下、従来のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の一例を挙げて説明する。
【０００５】
図４は、従来のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一例の概略図である。同図に示すデータ書き込み回路５０は、ライトデータ信号ＤＱの生成回路５２と、データストローブ信号ＤＱＳの生成回路５４とによって構成されている。
【０００６】
ライトデータ信号ＤＱの生成回路５２は、ライトデータ信号ＤＱを生成するもので、２つのフリップフロップ５６、５８と、ＤＬＬ回路６０と、マルチプレクサ６２とによって構成されている。
【０００７】
ライトデータ信号ＤＱの生成回路５２では、図５のタイミングチャートに示すように、クロック信号ＣＬＫの立ち上がりエッジで第１のライトデータ（図示省略）がフリップフロップ５６に保持され、信号ＤＱ＿Ｕとして出力される。また、クロック信号ＣＬＫの立ち下がりエッジで第２のライトデータ（図示省略）がフリップフロップ５８に保持され、信号ＤＱ＿Ｌとして出力される。また、クロック信号ＣＬＫは、ＤＬＬ回路６０によって、第１の一定時間だけ遅延される。
【０００８】
ＤＬＬ回路６０の出力信号ＤＬＬ＿ＤＱが‘Ｈ（ハイレベル）’の期間は、マルチプレクサ６２から、ライトデータ信号ＤＱとして、フリップフロップ５６の出力信号ＤＱ＿Ｕ（第１のライトデータ信号）が出力される。一方、出力信号ＤＬＬ＿ＤＱが‘Ｌ（ローレベル）’の期間は、マルチプレクサ６２から、ライトデータ信号ＤＱとして、フリップフロップ５８の出力信号ＤＱ＿Ｌ（第２のライトデータ信号）が出力される。
【０００９】
つまり、ＤＬＬ回路６０の出力信号ＤＬＬ＿ＤＱのレベルに応じて、フリップフロップ５６の出力信号ＤＱ＿Ｕとフリップフロップ５８の出力信号ＤＱ＿Ｌとが交互に切り替えられ、ライトデータ信号ＤＱとしてクロック信号ＣＬＫの１／２の周期毎に出力される。
【００１０】
続いて、データストローブ信号ＤＱＳの生成回路５４は、データストローブ信号ＤＱＳを生成するもので、ＤＬＬ回路６４と、ＡＮＤ回路６８とによって構成されている。
【００１１】
データストローブ信号ＤＱＳの生成回路５４では、クロック信号ＣＬＫが、ＤＬＬ回路６４によって、第２の一定時間だけ遅延され、信号ＤＬＬ＿ＤＱＳが出力される。そして、ＡＮＤ回路６８によって、信号ＤＬＬ＿ＤＱＳと外部から入力されるデータストローブマスク信号ＤＱＳ＿ＭＡＳＫとの論理積が取られ、データストローブ信号ＤＱＳとして出力される。
【００１２】
データストローブ信号ＤＱＳは、図５のタイミングチャートに示すように、有効なライトデータ信号ＤＱがない期間は中間電位（電源とグランドの１／２の電位）であり、有効なライトデータ信号ＤＱがある期間は、クロック信号ＣＬＫと同じ周波数で動作する。
【００１３】
ここで、ＤＤＲ−ＳＤＲＡＭへのデータの書き込み動作のマージンを十分に確保するためには、ライトデータ信号ＤＱやデータストローブ信号ＤＱＳの元となっているクロック信号ＣＬＫのデューティを、設計の段階で、極力５０％に近づけるように調整を行うことが一般的である。
【００１４】
しかし、基板設計、パッケージなどの要因から、必ずしも、この調整が最適値になるとは限らない。もし、これらの要因でクロック信号のデューティが大きく崩れた場合には、製品の製造後に、ライトデータ信号とデータストローブ信号との位相関係を調整することは不可能である。
【００１５】
本発明の先行技術文献として、例えば、特許文献１および２がある。
【００１６】
特許文献１は、ＤＤＲ−ＳＤＲＡＭに関するものである。同文献には、データストローブ信号を用いたＤＤＲ−ＳＤＲＡＭにおいて、データストローブ信号から生成したワンショットパルス信号を用いて入力データ又は入力制御信号をラッチした後、ラッチされたデータをクロック信号から生成したワンショットパルス信号を用いてラッチし直すことが提案されている。
【００１７】
また、特許文献２は、ＤＤＲ−ＳＤＲＡＭのデータ入力装置及び方法に関するものである。同文献には、データの出力バスへのローディングに使用されるデータ入力ストローブパルスをデータストローブ信号と同一のデータストローブパルスで生成し、書込み命令後にデータストローブ信号が入力される時間の差に関係なくデータストローブ信号とデータ入力ストローブパルスを正確に整列させることが提案されている。
【００１８】
【特許文献１】特開２０００−４０３６３号公報
【特許文献２】特開２００５−３１０３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
特許文献１、２は、いずれも、ＤＤＲ−ＳＤＲＡＭからのデータの読み出しに関するものである。ＤＤＲ−ＳＤＲＡＭでは、一般的に、データの読み出しの方が誤動作を起こしやすい傾向にある。しかし、動作速度が高速になるに従って、データの書き込みにおいても誤動作が発生する場合が多くなってきているが、従来、データの書き込みについての改善は提案されていない。
【００２０】
本発明の目的は、前記従来技術に基づく問題点を解消し、回路内のクロック信号のデューティが崩れた場合であっても、製品の製造後にライトデータ信号とデータストローブ信号との位相関係を調整することができるＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、ＤＤＲ−ＳＤＲＡＭに書き込むライトデータ信号の生成回路と、前記ライトデータ信号の書き込みを制御するデータストローブ信号の生成回路とを備え、
前記ライトデータ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第１のクロックデューティ制御回路を備え、その出力信号のレベルに応じて、第１および第２のライトデータ信号を交互に切り替えて前記ライトデータ信号として出力し、
前記データストローブ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第２のクロックデューティ制御回路を備え、前記ライトデータ信号を書き込む期間を表すデータストローブマスク信号によって、前記第２のクロックデューティ制御回路の出力信号の不要な部分をマスクして前記データストローブ信号として出力し、
前記第１および第２のクロックデューティ制御回路は、前記クロック信号を、その立ち上がりエッジで２分周した信号を保持する第１の記憶回路と、該第１の記憶回路の出力信号を、第１の一定時間だけ遅延する第１のＤＬＬ回路と、前記クロック信号を、その立ち下がりエッジで２分周した信号を保持する第２の記憶回路と、該第２の記憶回路の出力信号を、第２の一定時間だけ遅延する第２のＤＬＬ回路と、前記第１および第２のＤＬＬ回路の出力信号を合成する合成回路とを備えることを特徴とするＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路を提供するものである。
【発明の効果】
【００２２】
ＤＬＬ回路は、その内部レジスタの設定値を変えることによって、その遅延時間を適宜変更することができる。そのため、製品の製造後であっても、クロックデューティ制御回路の出力信号のデューティを自由に調整することができる。その結果、例えば、実機評価の段階で、ライトデータ信号およびデータストローブ信号の最適値を、ＤＤＲ−ＳＤＲＡＭのデータレート（クロック周波数の１／２）単位で調整することができるようになり、データの書き込み時に、より大きなマージンを確保することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路を詳細に説明する。
【００２４】
図１は、本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一実施形態の概略図である。同図に示すデータ書き込み回路１０は、ライトデータ信号ＤＱの生成回路１２と、データストローブ信号ＤＱＳの生成回路１４とによって構成されている。
【００２５】
ライトデータ信号ＤＱの生成回路１２は、ライトデータ信号ＤＱを生成するもので、２つのフリップフロップ１６、１８と、クロックデューティ制御回路（クロックＤＵＴＹ制御回路）２０と、マルチプレクサ２２とによって構成されている。
【００２６】
フリップフロップ１６のクロック入力端子、および、フリップフロップ１８の反転クロック入力端子にはクロック信号ＣＬＫが入力され、そのデータ入力端子Ｄには、それぞれ、第１および第２のライトデータ信号（図示省略）が入力される。フリップフロップ１６、１８のデータ出力端子Ｑから出力される信号ＤＱ＿Ｕ、ＤＱ＿Ｌは、それぞれ、マルチプレクサ２２の入力端子１、０に入力される。また、クロックデューティ制御回路２０にはクロック信号ＣＬＫが入力され、その出力信号ＤＬＬ＿ＤＱはマルチプレクサ２２の選択入力端子に入力される。マルチプレクサ２２からは、クロック信号ＣＬＫの１／２の周期毎にＤＤＲ−ＳＤＲＡＭに書き込まれるライトデータ信号ＤＱが出力される。
【００２７】
ライトデータ信号ＤＱの生成回路１２では、図５のタイミングチャートに示すように、クロック信号ＣＬＫの立ち上がりエッジで、第１のライトデータがフリップフロップ１６に保持され、信号ＤＱ＿Ｕとして出力される。一方、クロック信号の立ち下がりエッジで、第２のライトデータがフリップフロップ１８に保持され、信号ＤＱ＿Ｌとして出力される。
【００２８】
また、クロック信号ＣＬＫは、クロックデューティ制御回路２０によって、第１の一定時間だけ遅延されるとともに、そのデューティが調節され、信号ＤＤＬ＿ＤＱとして出力される。図５のタイミングチャートに示すように、クロック信号ＣＬＫは、信号ＤＬＬ＿ＤＱの‘Ｈ’に対して信号ＤＱ＿Ｕのマージンが十分あり、かつ、信号ＤＬＬ＿ＤＱの‘Ｌ’に対して信号ＤＱ＿Ｌのマージンが十分あるように位相がシフト（約９０度）され、信号ＤＬＬ＿ＤＱとして出力される。
【００２９】
ここで、クロックデューティ制御回路２０の出力信号ＤＬＬ＿ＤＱが‘Ｈ’の期間は、マルチプレクサ２２から、ライトデータ信号ＤＱとして、フリップフロップ１６の出力信号ＤＱ＿Ｕ（第１のライトデータ信号）が出力される。一方、出力信号ＤＬＬ＿ＤＱが‘Ｌ’の期間は、マルチプレクサ２２から、ライトデータ信号ＤＱとして、フリップフロップ１８の出力信号ＤＱ＿Ｌ（第２のライトデータ信号）が出力される。
【００３０】
つまり、クロックデューティ制御回路２０の出力信号ＤＬＬ＿ＤＱのレベルに応じて、フリップフロップ１６の出力信号ＤＱ＿Ｕとフリップフロップ１８の出力信号ＤＱ＿Ｌとが交互に切り替えられ、ライトデータ信号ＤＱとしてクロック信号ＣＬＫの１／２の周期毎に出力される。
【００３１】
続いて、データストローブ信号ＤＱＳの生成回路１４は、データストローブ信号ＤＱＳを生成するもので、クロックデューティ制御回路（クロックＤＵＴＹ制御回路）２４と、ＡＮＤ回路２８とによって構成されている。
【００３２】
クロックデューティ制御回路２４にはクロック信号ＣＬＫが入力される。クロックデューティ制御回路２４の出力信号ＤＬＬ＿ＤＱＳは、ＡＮＤ回路２８の一方の入力端子に入力される。ＡＮＤ回路２８の他方の入力端子には、外部からデータストローブマスク信号信号ＤＱＳ＿ＭＡＳＫが入力され、ＡＮＤ回路２８からは、ＤＤＲ−ＳＤＲＡＭへのライトデータ信号ＤＱの書き込みを制御するデータストローブ信号ＤＱＳが出力される。
【００３３】
データストローブ信号ＤＱＳの生成回路１４では、クロック信号ＣＬＫが、クロックデューティ制御回路２４によって、第２の一定時間だけ遅延されるとともに、そのデューティが調節される。そして、ＡＮＤ回路２８によって、クロックデューティ制御回路２４の出力信号ＤＬＬ＿ＤＱＳと外部から入力したデータストローブマスク信号ＤＱＳ＿ＭＡＳＫとの論理積が取られ、データストローブ信号ＤＱＳとして出力される。
【００３４】
つまり、データストローブマスク信号ＤＱＳ＿ＭＡＳＫによって、クロックデューティ制御回路２４の出力信号ＤＬＬ＿ＤＱＳの不要な部分がマスクされ、データストローブ信号ＤＱＳとして出力される。
【００３５】
データストローブ信号ＤＱＳは、図５のタイミングチャートに示すように、有効なライトデータ信号ＤＱがない期間は中間電位（電源とグランドの１／２の電位）であり、有効なライトデータ信号ＤＱがある期間は、クロック信号ＣＬＫと同じ周波数で動作する。
【００３６】
次に、クロックデューティ制御回路２０（２４）について説明する。
【００３７】
クロックデューティ制御回路２０（２４）は、クロック信号ＣＬＫを所定の時間だけ遅延するとともに、そのデューティを調整するもので、図２に示す例の場合、２つのフリップフロップ３０、３２と、２つのＤＬＬ回路３４、３６と、ＥＸＯＲ回路３８とによって構成されている。
【００３８】
フリップフロップ３０のクロック入力端子、および、フリップフロップ３２の反転クロック入力端子にはクロック信号ＣＬＫが入力される。フリップフロップ３０のデータ出力端子Ｑから出力される信号ＣＬＫ＿Ｐは、フリップフロップ３２のデータ入力端子Ｄ、および、ＤＬＬ回路３４に入力される。フリップフロップ３０の反転データ出力端子Ｑ￣から出力される信号は、フリップフロップ３０のデータ入力端子Ｄに入力される。また、フリップフロップ３２のデータ出力端子Ｑから出力される信号ＣＬＫ＿ＮはＤＬＬ回路３６に入力される。ＤＬＬ回路３４、３６から出力される信号はＥＸＯＲ回路３８に入力される。ＥＸＯＲ回路３８からは信号ＣＬＫＤが出力される。
【００３９】
図３のタイミングチャートに示すように、クロック信号ＣＬＫは、その立ち上がりエッジでフリップフロップ３０によって２分周され、その出力信号ＣＬＫ＿Ｐは、クロック信号ＣＬＫの立ち下がりエッジでフリップフロップ３２に保持される。フリップフロップ３０、３２の出力信号ＣＬＫ＿Ｐ、ＣＬＫ＿Ｎは、それぞれ、ＤＬＬ回路３４、３６によって第１および第２の一定時間ずつ遅延され、両者の出力信号は、ＥＸＯＲ回路３８によって排他的論理和が取られ、信号ＣＬＫＤとして出力される。
【００４０】
つまり、クロックデューティ制御回路２０（２４）では、元となるクロック信号ＣＬＫから、その立ち上がりエッジに同期した２分周クロックＣＬＫ＿Ｐ、および、立ち下がりエッジに同期した２分周クロックＣＬＫ＿Ｎを生成する。そして、これらの信号ＣＬＫ＿Ｐ、ＣＬＫ＿Ｎを、それぞれ、第１および第２の時間ずつ遅延するとともに、そのデューティを調整し、両者を合成して信号ＣＬＫＤとして出力する。
【００４１】
ＤＬＬ回路３４、３６は、その内部レジスタの設定値を変更することで、その遅延時間を適宜変更することができる。そのため、製品の製造後であっても、信号ＣＬＫＤの遅延時間やデューティを自由に調整することができる。その結果、例えば、実機評価の段階で、ライトデータ信号およびデータストローブ信号の最適値を、ＤＤＲ−ＳＤＲＡＭのデータレート（クロック周波数の１／２）単位で調整することができるようになり、データの書き込み時に、より大きなマージンを確保することが可能となる。
【００４２】
なお、ライトデータ信号の生成回路、データストローブ信号の生成回路、クロックデューティ制御回路の具体的な回路構成は何ら限定されず、同様の機能を実現する各種構成の回路を採用することができる。
【００４３】
例えば、ライトデータ信号の生成回路は、クロックデューティ制御回路の出力信号ＤＬＬ＿ＤＱのレベルに応じて、第１および第２のライトデータ信号ＤＱ＿Ｕ、ＤＱ＿Ｌを切り替えて、ライトデータ信号ＤＱとして出力するものであれば良い。また、データストローブ信号の生成回路は、データストローブマスク信号ＤＱＳ＿ＭＡＳＫによって、クロックデューティ制御回路の出力信号ＤＬＬ＿ＤＱＳの不要な部分をマスクし、データストローブ信号ＤＱＳとして出力するものであれば良い。
【００４４】
また、クロックデューティ制御回路は、クロック信号ＣＬＫの立ち下がりエッジでクロック信号ＣＬＫ２分周して、その出力信号を、クロック信号ＣＬＫの立ち上がりで保持しても良いし、クロック信号ＣＬＫの立ち上がりおよび立ち下がりのそれぞれで２分周しても良い。２分周の回路構成も適宜変更可能である。また、クロック信号ＣＬＫの分周回路は、クロック信号ＣＬＫを２分周した信号を記憶する各種の記憶回路を使用するすることができる。
【００４５】
また、ＥＸＯＲ回路は、２つのＤＬＬ回路の出力信号を合成して、クロック信号の遅延時間およびデューティを調整する合成回路である。合成回路としては、ＥＸＯＲ回路に限らず、ＥＸＮＯＲ回路を使用しても良いし（この場合には、出力信号ＣＬＫＤの極性が逆になる）、同様の機能を実現可能な各種構成の回路を使用することができる。また、各々の信号の極性は、必要に応じて適宜変更しても良い。
【００４６】
本発明は、基本的に以上のようなものである。
以上、本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４７】
【図１】本発明のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一実施形態の概略図である。
【図２】図１に示すクロックデューティ制御回路の構成を表す概略図である。
【図３】図２に示すクロックデューティ制御回路の動作を表すタイミングチャートである。
【図４】従来のＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の構成を表す一例の概略図である。
【図５】ＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路の動作を表すタイミングチャートである。
【符号の説明】
【００４８】
１０、５０ データ書き込み回路
１２、５２ ライトデータ信号ＤＱの生成回路
１４、５４ データストローブ信号ＤＱＳの生成回路
１６、１８、３０、３２、５６、５８ フリップフロップ
２０、２４ クロックデューティ制御回路
２２、６２ マルチプレクサ
２８、６８ ＡＮＤ回路
３４、３６、６０、６４ ＤＬＬ回路
３８ ＥＸＯＲ回路
ＣＬＫ クロック信号
ＤＱ＿Ｕ、ＤＱ＿Ｌ、ＤＬＬ＿ＤＱ、ＤＬＬ＿ＤＱＳ 出力信号
ＤＱ ライトデータ信号
ＤＱＳ データストローブ信号
ＤＱＳ＿ＭＡＳＫ データストローブマスク信号
【特許請求の範囲】
【請求項１】
ＤＤＲ−ＳＤＲＡＭに書き込むライトデータ信号の生成回路と、前記ライトデータ信号の書き込みを制御するデータストローブ信号の生成回路とを備え、
前記ライトデータ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第１のクロックデューティ制御回路を備え、その出力信号のレベルに応じて、第１および第２のライトデータ信号を交互に切り替えて前記ライトデータ信号として出力し、
前記データストローブ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第２のクロックデューティ制御回路を備え、前記ライトデータ信号を書き込む期間を表すデータストローブマスク信号によって、前記第２のクロックデューティ制御回路の出力信号の不要な部分をマスクして前記データストローブ信号として出力し、
前記第１および第２のクロックデューティ制御回路は、前記クロック信号を、その立ち上がりエッジで２分周した信号を保持する第１の記憶回路と、該第１の記憶回路の出力信号を、第１の一定時間だけ遅延する第１のＤＬＬ回路と、前記クロック信号を、その立ち下がりエッジで２分周した信号を保持する第２の記憶回路と、該第２の記憶回路の出力信号を、第２の一定時間だけ遅延する第２のＤＬＬ回路と、前記第１および第２のＤＬＬ回路の出力信号を合成する合成回路とを備えることを特徴とするＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路。
【請求項１】
ＤＤＲ−ＳＤＲＡＭに書き込むライトデータ信号の生成回路と、前記ライトデータ信号の書き込みを制御するデータストローブ信号の生成回路とを備え、
前記ライトデータ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第１のクロックデューティ制御回路を備え、その出力信号のレベルに応じて、第１および第２のライトデータ信号を交互に切り替えて前記ライトデータ信号として出力し、
前記データストローブ信号の生成回路は、クロック信号の遅延時間およびデューティを調整する第２のクロックデューティ制御回路を備え、前記ライトデータ信号を書き込む期間を表すデータストローブマスク信号によって、前記第２のクロックデューティ制御回路の出力信号の不要な部分をマスクして前記データストローブ信号として出力し、
前記第１および第２のクロックデューティ制御回路は、前記クロック信号を、その立ち上がりエッジで２分周した信号を保持する第１の記憶回路と、該第１の記憶回路の出力信号を、第１の一定時間だけ遅延する第１のＤＬＬ回路と、前記クロック信号を、その立ち下がりエッジで２分周した信号を保持する第２の記憶回路と、該第２の記憶回路の出力信号を、第２の一定時間だけ遅延する第２のＤＬＬ回路と、前記第１および第２のＤＬＬ回路の出力信号を合成する合成回路とを備えることを特徴とするＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−２６９６９９（Ｐ２００８−２６９６９９Ａ）
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願番号】特願２００７−１１０５７１（Ｐ２００７−１１０５７１）
【出願日】平成１９年４月１９日（２００７．４．１９）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願日】平成１９年４月１９日（２００７．４．１９）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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