アクティブマトリクス回路
【課題】 薄膜トランジスタ（ＴＦＴ）をスイッチング素子として用いたアクティブマトリクス回路において、表示電極の面積比率（開口率）を向上させ、また、ＴＦＴに光が当たることによってＴＦＴの特性が低下することを防止する。
【解決手段】 ＴＦＴのチャネルをソース線の下に設けることにより、光を遮る面積を低減する。また、このようにＴＦＴのチャネル上にソース線が重ねられているために、ＴＦＴの上方から入射する光はソース線で遮られて、ＴＦＴには達しないので、ＴＦＴ特性が外光によって低下することが防止できる。
【解決手段】 ＴＦＴのチャネルをソース線の下に設けることにより、光を遮る面積を低減する。また、このようにＴＦＴのチャネル上にソース線が重ねられているために、ＴＦＴの上方から入射する光はソース線で遮られて、ＴＦＴには達しないので、ＴＦＴ特性が外光によって低下することが防止できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレー等の電気光学装置に用いられる薄膜トランジスタ（ＴＦＴ）をスイッチング素子として有するアクティブマトリクス回路もしくは該アクティブマトリクス回路を用いた電気光学装置に関する。
【背景技術】
【０００２】
アクティブマトリクス回路は、各画素電極への信号の伝達をトランジスタやダイオード等のアクティブ素子を用いてスイッチングして、画像を表示するという方法で、画像表示能力に優れるため、フラット・パネル・ディスプレー（ＦＰＤ）の中心技術として注目されている。中でも、スイッチング素子としてＴＦＴをもちいたものにおいては、極めて良好な画像が表示でき、パソコンや投影（プロジェクター）表示装置に使用して市販されている。
【０００３】
ＴＦＴを用いたアクティブマトリクス回路は、１枚の基板の上に、ＴＦＴのゲイト電極を制御するための複数のゲイト線（ゲイトバスラインともいう）とＴＦＴのソースに接続して、画像情報を伝達するための複数のソース線（ソースバスラインともいう）とを概略直交して形成せしめたものである。各ゲイト線とソース線との交点には１つ以上の画素電極が設けられ、画素電極はＴＦＴのドレインと接続されている。
【０００４】
一方、アクティブマトリクス回路と対向する基板にも電極が形成され、これには通常、一様な電圧が印加される。そして、アクティブマトリクス回路と対向基板の間には適当な電気光学応答性を有する材料、例えば、液晶が挟持される。アクティブマトリクス回路において、ゲイト線に信号を印加して、ＴＦＴをＯＮ状態として、ソース線に何らかの信号を送るとＴＦＴを通った信号（電荷）が画素電極に印加される。この状態で、ゲイト線の信号をＯＦＦにすると、画素電極に保持された電荷はＴＦＴを通って戻ることができないので、次にゲイト線にＯＮの信号が印加されるまで保持されることとなる。（厳密には、さまざまなルートを通って、電荷は漏出する。）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のようにアクティブマトリクス回路には、ＴＦＴやソース線、ゲイト線が形成されているため、これらが光を透過するのを妨げていた。すなわち、全面積のうち、画像表示に使用できる面積比（開口率という）は小さいものであった。典型的には３０〜６０％であった。特に、強力な光源をアクティブマトリクス回路に照射する投影型表示装置においては、開口率が小さいということは、入射された光の多くがＴＦＴや液晶材料等に吸収されて、これらが発熱し、その特性の劣化をもたらす原因となった。本発明はこのような問題に鑑みてなされたものであり、開口率の向上を図るものである。
【課題を解決するための手段】
【０００６】
本発明は、ＴＦＴのチャネルを覆って、ソース線を設けたことを特徴とする。本発明においては、ＴＦＴは、基板上に薄膜半導体領域、ゲイト線（ゲイト電極）、層間絶縁物、ソース線の順に積層されたトップゲイト型のものでも、基板上にゲイト線（ゲイト電極）、薄膜半導体領域、層間絶縁物、ソース線の順に積層されたボトムゲイト型のものでもよい。ただし、通常のアクティブマトリクス回路においてボトムゲイト型ＴＦＴを用いる場合には、層間絶縁物を設けないのであるが、本発明においては、チャネルとソース線との絶縁をおこなうために、層間絶縁物が必要である。
【発明の効果】
【０００７】
図９、図１０には従来のアクティブマトリクス回路におけるＴＦＴの配置例を示す。ゲイト線１９とソース線２１は概略直交して配置されているが、ゲイト線から支線２０をだして、これを薄膜半導体領域に重ねることにより、ＴＦＴのゲイト電極として利用する。薄膜半導体領域の一端では画素電極２２とコンタクト２５を形成し、他の一端ではソース線とコンタクト２４を形成する。
薄膜半導体領域のうちゲイト線と概略重なる部分がチャネル２３であり、これは、図９、図１０に示されるようにソース線２１からは離れて形成されていた。このようにゲイト線の支線２０を形成することはＴＦＴの専有面積を増大させ、開口率を低下させる一因であった。
【０００８】
本発明では、このような支線２０に相当するものは設けず、また、チャネルをソース線の下に設けることにより、ＴＦＴの専有面積を低下させ、開口率を向上させることができる。また、ＴＦＴのチャネルは光の影響を受けやすく、通常はＴＦＴ素子全体を覆って、さらに遮光膜を形成するため、より開口率が低下するのであるが、本発明においてはチャネルを覆ってソース線が設けられて、これが外光を遮蔽するため、特に遮光膜を形成する必要もなく、開口率の向上には極めて有効であった。
【０００９】
このような構造のアクティブマトリクス回路は投影型表示装置には極めて有効であった。すなわち、投影型表示装置では、前述の通り、高い開口率が要求されることに加えて、強力な光源が照射されるためにＴＦＴの遮光対策が絶対に必要であったからである。本発明においては、ソース線の情報より投影用光源が照射される構造とすれば、ＴＦＴのチャネルがソース線によって確実に遮光されるので問題はなかった。
本発明によって、アクティブマトリクス回路の開口率を向上させることができ、よって、これを用いた電気光学装置の表示特性を向上させることができた。このように、本発明は工業上有益である。
【発明を実施するための最良の形態】
【００１０】
本発明を実施をするための最良の形態について、以下に実施例を示し、さらに詳細に本発明を説明する。
【実施例１】
【００１１】
図１〜図７に本実施例を示す。まず、基板もしくは、基板上に適当な下地絶縁膜を形成した絶縁表面１の上に、図１に示すようなコンタクト形成用パッド部３、５とその間のチャネル形成部４を有する厚さ１００〜１５００Å、例えば、８００Åの島状薄膜シリコン領域２を形成した。シリコン領域はアモルファスシリコンでも多結晶シリコンでもよい。（図１）
【００１２】
次に厚さ１２００Åの酸化珪素によってゲイト絶縁膜６を成膜した。さらに、燐を適量混入させて、導電性を良くした多結晶シリコン膜を３０００Åの厚さに減圧ＣＶＤ法で成膜し、これをエッチングして、ゲイト線７を形成した。ゲイト線には、多結晶シリコン以外にもアルミニウムやタンタル等の金属材料を用いてもよい。特にアルミニウムを用いるとゲイト線のシート抵抗を下げる上で有効であった。（図２）
【００１３】
そして、イオンドーピング法によって、島状シリコン領域２に、ゲイト線７をマスクとして自己整合的に不純物（ここでは燐）を注入し、不純物領域８（ソース）、９（ドレイン）を形成した。この際には、ゲイト電極の下部には不純物領域が形成されず、チャネル４となる。ドーピング後は適切な手段（例えば、熱アニールやレーザーアニール等）によって、ドーピングされた不純物の活性化をおこなってもよかった。（図３）
【００１４】
その後、プラズマＣＶＤ法により酸化珪素膜もしくは窒化珪素膜１０を２０００〜１００００Å、例えば、５０００Åの膜厚で成膜した。このようにして第１の層間絶縁物を形
成した。そして、これにシリコン領域のコンタクト用パッド３に達するコンタクトホール１１を形成した。（図４）
【００１５】
その後、アルミニウム膜を５０００Åの厚さにスパッタリング法によって成膜し、これをエッチングして、ソース線１２を形成した。先の工程によって形成されたコンタクトホール１１においてソース線１２はソース８とコンタクトを形成した。（図５）
【００１６】
さらに、厚さ２０００〜５０００Å、例えば、０００Åの窒化珪素膜もしくは酸化珪素膜によって第２の層間絶縁物１３を形成し、これに、島状シリコン領域のコンタクト用パッド５に達するコンタクトホールを形成した。そして、スパッタ方によって厚さ１０００ÅのＩＴＯ膜を堆積し、これをエッチングして、画素電極１４を形成した。（図６）
本実施例では、図７に示すように、ＴＦＴのチャネルの方向（ソースからドレインへ向かう方向）はソース線と平行である。これは、図１０に示される従来のＴＦＴに比較して特徴的である。
【００１７】
本実施例に限らず、本発明では、チャネル４がソース線１２の下に位置するため、従来のＴＦＴとは異なり、チャネル４に隣接するソースやドレインの一部がソース線と重なって寄生容量が生じる。このうち、アクティブマトリクス回路の動作において問題となるのは、ドレイン９とソース線１２との間に形成される寄生容量１５である。しかしながら、図６から明らかなように、ドレイン９とソース線１２とは第１の層間絶縁物１０によって隔てられていること、および、重なりの生じる部分の島状シリコン領域の幅を十分に狭くできること、さらには、当該重なりは画素電極１４の面積に比較して十分に小さいこと、等の理由から画像表示に大きな影響を及ぼすことはない。
【実施例２】
【００１８】
図８に本実施例を示す。作製工程については、実施例１と同様とした。本実施例では、島状シリコン領域を概略コの字型もしくはＵ字型に形成し、これを横断してゲイト線を形成した。このため、２つのチャネル（すなわち、ＴＦＴ）１６、１７が形成された。そして、島状シリコン領域の一端をソース線とコンタクトさせるとともにチャネル１６上にソースせん形成した。他の一端は画素電極とコンタクトさせた。
【００１９】
すなわち、図８に示されるように、本実施例では、１画素に２つの直列のＴＦＴが形成された構造となる。この構造では画素からの漏洩電流が低減できることが知られている（特公平３−３８７５５）が、本実施例では、従来のようなゲイト線から支線を設ける必要がないので、よりＴＦＴの専有面積を小さく、開口率を向上させることができる。本実施例でも、左側のＴＦＴのドレイン（右側のＴＦＴのソースでもある）とソース線との間に重なり（寄生容量）１８が生じるが、本実施例では、実施例１の場合と比較して、寄生容量１８と画素電極の間にＴＦＴが１つ挿入されているので、さらに、その影響は限定されたものとなる。（図８）
【図面の簡単な説明】
【００２０】
【図１】実施例１におけるＴＦＴの作製工程を示す。
【図２】実施例１におけるＴＦＴの作製工程を示す。
【図３】実施例１におけるＴＦＴの作製工程を示す。
【図４】実施例１におけるＴＦＴの作製工程を示す。
【図５】実施例１におけるＴＦＴの作製工程を示す。
【図６】実施例１におけるＴＦＴの作製工程を示す。
【図７】実施例１におけるＴＦＴの回路配置を示す。
【図８】実施例２におけるＴＦＴの回路配置を示す。
【図９】従来例におけるＴＦＴの回路配置を示す。
【図１０】従来例におけるＴＦＴの回路配置を示す。
【符号の説明】
【００２１】
１・・・・・絶縁表面
２・・・・・島状シリコン領域
３、５・・・コンタクト形成用パッド
４・・・・・チャネル
６・・・・・ゲイト絶縁膜
７・・・・・ゲイト線
８・・・・・ソース
９・・・・・ドレイン
１０・・・・・第１の層間絶縁物
１１・・・・・コンタクトホール
１２・・・・・ソース線
１３・・・・・第２の層間絶縁物
１４・・・・・画素電極
１５・・・・・寄生容量
１６、１７・・チャネル
１８・・・・・寄生容量
１９・・・・・ゲイト線
２０・・・・・ゲイト線の支線（ゲイト電極）
２１・・・・・ソース線
２２・・・・・画素電極
２３・・・・・チャネル
２４、２５・・コンタクト
【技術分野】
【０００１】
本発明は、液晶ディスプレー等の電気光学装置に用いられる薄膜トランジスタ（ＴＦＴ）をスイッチング素子として有するアクティブマトリクス回路もしくは該アクティブマトリクス回路を用いた電気光学装置に関する。
【背景技術】
【０００２】
アクティブマトリクス回路は、各画素電極への信号の伝達をトランジスタやダイオード等のアクティブ素子を用いてスイッチングして、画像を表示するという方法で、画像表示能力に優れるため、フラット・パネル・ディスプレー（ＦＰＤ）の中心技術として注目されている。中でも、スイッチング素子としてＴＦＴをもちいたものにおいては、極めて良好な画像が表示でき、パソコンや投影（プロジェクター）表示装置に使用して市販されている。
【０００３】
ＴＦＴを用いたアクティブマトリクス回路は、１枚の基板の上に、ＴＦＴのゲイト電極を制御するための複数のゲイト線（ゲイトバスラインともいう）とＴＦＴのソースに接続して、画像情報を伝達するための複数のソース線（ソースバスラインともいう）とを概略直交して形成せしめたものである。各ゲイト線とソース線との交点には１つ以上の画素電極が設けられ、画素電極はＴＦＴのドレインと接続されている。
【０００４】
一方、アクティブマトリクス回路と対向する基板にも電極が形成され、これには通常、一様な電圧が印加される。そして、アクティブマトリクス回路と対向基板の間には適当な電気光学応答性を有する材料、例えば、液晶が挟持される。アクティブマトリクス回路において、ゲイト線に信号を印加して、ＴＦＴをＯＮ状態として、ソース線に何らかの信号を送るとＴＦＴを通った信号（電荷）が画素電極に印加される。この状態で、ゲイト線の信号をＯＦＦにすると、画素電極に保持された電荷はＴＦＴを通って戻ることができないので、次にゲイト線にＯＮの信号が印加されるまで保持されることとなる。（厳密には、さまざまなルートを通って、電荷は漏出する。）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のようにアクティブマトリクス回路には、ＴＦＴやソース線、ゲイト線が形成されているため、これらが光を透過するのを妨げていた。すなわち、全面積のうち、画像表示に使用できる面積比（開口率という）は小さいものであった。典型的には３０〜６０％であった。特に、強力な光源をアクティブマトリクス回路に照射する投影型表示装置においては、開口率が小さいということは、入射された光の多くがＴＦＴや液晶材料等に吸収されて、これらが発熱し、その特性の劣化をもたらす原因となった。本発明はこのような問題に鑑みてなされたものであり、開口率の向上を図るものである。
【課題を解決するための手段】
【０００６】
本発明は、ＴＦＴのチャネルを覆って、ソース線を設けたことを特徴とする。本発明においては、ＴＦＴは、基板上に薄膜半導体領域、ゲイト線（ゲイト電極）、層間絶縁物、ソース線の順に積層されたトップゲイト型のものでも、基板上にゲイト線（ゲイト電極）、薄膜半導体領域、層間絶縁物、ソース線の順に積層されたボトムゲイト型のものでもよい。ただし、通常のアクティブマトリクス回路においてボトムゲイト型ＴＦＴを用いる場合には、層間絶縁物を設けないのであるが、本発明においては、チャネルとソース線との絶縁をおこなうために、層間絶縁物が必要である。
【発明の効果】
【０００７】
図９、図１０には従来のアクティブマトリクス回路におけるＴＦＴの配置例を示す。ゲイト線１９とソース線２１は概略直交して配置されているが、ゲイト線から支線２０をだして、これを薄膜半導体領域に重ねることにより、ＴＦＴのゲイト電極として利用する。薄膜半導体領域の一端では画素電極２２とコンタクト２５を形成し、他の一端ではソース線とコンタクト２４を形成する。
薄膜半導体領域のうちゲイト線と概略重なる部分がチャネル２３であり、これは、図９、図１０に示されるようにソース線２１からは離れて形成されていた。このようにゲイト線の支線２０を形成することはＴＦＴの専有面積を増大させ、開口率を低下させる一因であった。
【０００８】
本発明では、このような支線２０に相当するものは設けず、また、チャネルをソース線の下に設けることにより、ＴＦＴの専有面積を低下させ、開口率を向上させることができる。また、ＴＦＴのチャネルは光の影響を受けやすく、通常はＴＦＴ素子全体を覆って、さらに遮光膜を形成するため、より開口率が低下するのであるが、本発明においてはチャネルを覆ってソース線が設けられて、これが外光を遮蔽するため、特に遮光膜を形成する必要もなく、開口率の向上には極めて有効であった。
【０００９】
このような構造のアクティブマトリクス回路は投影型表示装置には極めて有効であった。すなわち、投影型表示装置では、前述の通り、高い開口率が要求されることに加えて、強力な光源が照射されるためにＴＦＴの遮光対策が絶対に必要であったからである。本発明においては、ソース線の情報より投影用光源が照射される構造とすれば、ＴＦＴのチャネルがソース線によって確実に遮光されるので問題はなかった。
本発明によって、アクティブマトリクス回路の開口率を向上させることができ、よって、これを用いた電気光学装置の表示特性を向上させることができた。このように、本発明は工業上有益である。
【発明を実施するための最良の形態】
【００１０】
本発明を実施をするための最良の形態について、以下に実施例を示し、さらに詳細に本発明を説明する。
【実施例１】
【００１１】
図１〜図７に本実施例を示す。まず、基板もしくは、基板上に適当な下地絶縁膜を形成した絶縁表面１の上に、図１に示すようなコンタクト形成用パッド部３、５とその間のチャネル形成部４を有する厚さ１００〜１５００Å、例えば、８００Åの島状薄膜シリコン領域２を形成した。シリコン領域はアモルファスシリコンでも多結晶シリコンでもよい。（図１）
【００１２】
次に厚さ１２００Åの酸化珪素によってゲイト絶縁膜６を成膜した。さらに、燐を適量混入させて、導電性を良くした多結晶シリコン膜を３０００Åの厚さに減圧ＣＶＤ法で成膜し、これをエッチングして、ゲイト線７を形成した。ゲイト線には、多結晶シリコン以外にもアルミニウムやタンタル等の金属材料を用いてもよい。特にアルミニウムを用いるとゲイト線のシート抵抗を下げる上で有効であった。（図２）
【００１３】
そして、イオンドーピング法によって、島状シリコン領域２に、ゲイト線７をマスクとして自己整合的に不純物（ここでは燐）を注入し、不純物領域８（ソース）、９（ドレイン）を形成した。この際には、ゲイト電極の下部には不純物領域が形成されず、チャネル４となる。ドーピング後は適切な手段（例えば、熱アニールやレーザーアニール等）によって、ドーピングされた不純物の活性化をおこなってもよかった。（図３）
【００１４】
その後、プラズマＣＶＤ法により酸化珪素膜もしくは窒化珪素膜１０を２０００〜１００００Å、例えば、５０００Åの膜厚で成膜した。このようにして第１の層間絶縁物を形
成した。そして、これにシリコン領域のコンタクト用パッド３に達するコンタクトホール１１を形成した。（図４）
【００１５】
その後、アルミニウム膜を５０００Åの厚さにスパッタリング法によって成膜し、これをエッチングして、ソース線１２を形成した。先の工程によって形成されたコンタクトホール１１においてソース線１２はソース８とコンタクトを形成した。（図５）
【００１６】
さらに、厚さ２０００〜５０００Å、例えば、０００Åの窒化珪素膜もしくは酸化珪素膜によって第２の層間絶縁物１３を形成し、これに、島状シリコン領域のコンタクト用パッド５に達するコンタクトホールを形成した。そして、スパッタ方によって厚さ１０００ÅのＩＴＯ膜を堆積し、これをエッチングして、画素電極１４を形成した。（図６）
本実施例では、図７に示すように、ＴＦＴのチャネルの方向（ソースからドレインへ向かう方向）はソース線と平行である。これは、図１０に示される従来のＴＦＴに比較して特徴的である。
【００１７】
本実施例に限らず、本発明では、チャネル４がソース線１２の下に位置するため、従来のＴＦＴとは異なり、チャネル４に隣接するソースやドレインの一部がソース線と重なって寄生容量が生じる。このうち、アクティブマトリクス回路の動作において問題となるのは、ドレイン９とソース線１２との間に形成される寄生容量１５である。しかしながら、図６から明らかなように、ドレイン９とソース線１２とは第１の層間絶縁物１０によって隔てられていること、および、重なりの生じる部分の島状シリコン領域の幅を十分に狭くできること、さらには、当該重なりは画素電極１４の面積に比較して十分に小さいこと、等の理由から画像表示に大きな影響を及ぼすことはない。
【実施例２】
【００１８】
図８に本実施例を示す。作製工程については、実施例１と同様とした。本実施例では、島状シリコン領域を概略コの字型もしくはＵ字型に形成し、これを横断してゲイト線を形成した。このため、２つのチャネル（すなわち、ＴＦＴ）１６、１７が形成された。そして、島状シリコン領域の一端をソース線とコンタクトさせるとともにチャネル１６上にソースせん形成した。他の一端は画素電極とコンタクトさせた。
【００１９】
すなわち、図８に示されるように、本実施例では、１画素に２つの直列のＴＦＴが形成された構造となる。この構造では画素からの漏洩電流が低減できることが知られている（特公平３−３８７５５）が、本実施例では、従来のようなゲイト線から支線を設ける必要がないので、よりＴＦＴの専有面積を小さく、開口率を向上させることができる。本実施例でも、左側のＴＦＴのドレイン（右側のＴＦＴのソースでもある）とソース線との間に重なり（寄生容量）１８が生じるが、本実施例では、実施例１の場合と比較して、寄生容量１８と画素電極の間にＴＦＴが１つ挿入されているので、さらに、その影響は限定されたものとなる。（図８）
【図面の簡単な説明】
【００２０】
【図１】実施例１におけるＴＦＴの作製工程を示す。
【図２】実施例１におけるＴＦＴの作製工程を示す。
【図３】実施例１におけるＴＦＴの作製工程を示す。
【図４】実施例１におけるＴＦＴの作製工程を示す。
【図５】実施例１におけるＴＦＴの作製工程を示す。
【図６】実施例１におけるＴＦＴの作製工程を示す。
【図７】実施例１におけるＴＦＴの回路配置を示す。
【図８】実施例２におけるＴＦＴの回路配置を示す。
【図９】従来例におけるＴＦＴの回路配置を示す。
【図１０】従来例におけるＴＦＴの回路配置を示す。
【符号の説明】
【００２１】
１・・・・・絶縁表面
２・・・・・島状シリコン領域
３、５・・・コンタクト形成用パッド
４・・・・・チャネル
６・・・・・ゲイト絶縁膜
７・・・・・ゲイト線
８・・・・・ソース
９・・・・・ドレイン
１０・・・・・第１の層間絶縁物
１１・・・・・コンタクトホール
１２・・・・・ソース線
１３・・・・・第２の層間絶縁物
１４・・・・・画素電極
１５・・・・・寄生容量
１６、１７・・チャネル
１８・・・・・寄生容量
１９・・・・・ゲイト線
２０・・・・・ゲイト線の支線（ゲイト電極）
２１・・・・・ソース線
２２・・・・・画素電極
２３・・・・・チャネル
２４、２５・・コンタクト
【特許請求の範囲】
【請求項１】
ソース線と、ゲイト線と、画素電極と、第１の薄膜トランジスタと、第２の薄膜トランジスタとを有するアクティブマトリクス回路であって、
該第１の薄膜トランジスタのソース領域は、該ソース線に接続され、
該第１の薄膜トランジスタのチャネル形成領域は、該ソース線によって全て覆われ遮光されており、
該第１の薄膜トランジスタのドレイン領域は、該第２の薄膜トランジスタのソース領域であり、
該第２の薄膜トランジスタのドレイン領域は、該画素電極に接続され、
該第２の薄膜トランジスタのチャネル形成領域、ドレイン領域は、該ソース線と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域と該第２の薄膜トランジスタのチャネル形成領域は、Ｕ字型に形成された同一の半導体膜に設けられ、
該第１の薄膜トランジスタのチャネル形成領域、該第２の薄膜トランジスタのチャネル形成領域、該ソース線は、該画素電極と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域及び該第２の薄膜トランジスタのチャネル形成領域は、該ゲイト線と重なっていることを特徴とするアクティブマトリクス回路。
【請求項２】
ソース線と、ゲイト線と、画素電極と、第１の薄膜トランジスタと、第２の薄膜トランジスタとを有するアクティブマトリクス回路であって、
該第１の薄膜トランジスタのソース領域は、該ソース線に接続され、
該第１の薄膜トランジスタのチャネル形成領域は、該ソース線によって全て覆われ遮光されており、
該第１の薄膜トランジスタのドレイン領域は、該第２の薄膜トランジスタのソース領域であり、
該第２の薄膜トランジスタのドレイン領域は、該画素電極に接続され、
該第２の薄膜トランジスタのチャネル形成領域、ドレイン領域は、該ソース線と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域と該第２の薄膜トランジスタのチャネル形成領域は、Ｕ字型に形成された同一の半導体膜に設けられ、
該第１の薄膜トランジスタのチャネル形成領域、該第２の薄膜トランジスタのチャネル形成領域、該ソース線は、該画素電極と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域及び該第２の薄膜トランジスタのチャネル形成領域は、該ゲイト線と重なっており、
該ゲイト線上には第１の層間絶縁膜が設けられ、
該第１の層間絶縁膜上には該ソース線が設けられ、
該第１の層間絶縁膜及び該ソース線上には第２の層間絶縁膜が設けられ、
該画素電極が該第２の層間絶縁膜上に設けられていることを特徴とするアクティブマトリクス回路。
【請求項１】
ソース線と、ゲイト線と、画素電極と、第１の薄膜トランジスタと、第２の薄膜トランジスタとを有するアクティブマトリクス回路であって、
該第１の薄膜トランジスタのソース領域は、該ソース線に接続され、
該第１の薄膜トランジスタのチャネル形成領域は、該ソース線によって全て覆われ遮光されており、
該第１の薄膜トランジスタのドレイン領域は、該第２の薄膜トランジスタのソース領域であり、
該第２の薄膜トランジスタのドレイン領域は、該画素電極に接続され、
該第２の薄膜トランジスタのチャネル形成領域、ドレイン領域は、該ソース線と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域と該第２の薄膜トランジスタのチャネル形成領域は、Ｕ字型に形成された同一の半導体膜に設けられ、
該第１の薄膜トランジスタのチャネル形成領域、該第２の薄膜トランジスタのチャネル形成領域、該ソース線は、該画素電極と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域及び該第２の薄膜トランジスタのチャネル形成領域は、該ゲイト線と重なっていることを特徴とするアクティブマトリクス回路。
【請求項２】
ソース線と、ゲイト線と、画素電極と、第１の薄膜トランジスタと、第２の薄膜トランジスタとを有するアクティブマトリクス回路であって、
該第１の薄膜トランジスタのソース領域は、該ソース線に接続され、
該第１の薄膜トランジスタのチャネル形成領域は、該ソース線によって全て覆われ遮光されており、
該第１の薄膜トランジスタのドレイン領域は、該第２の薄膜トランジスタのソース領域であり、
該第２の薄膜トランジスタのドレイン領域は、該画素電極に接続され、
該第２の薄膜トランジスタのチャネル形成領域、ドレイン領域は、該ソース線と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域と該第２の薄膜トランジスタのチャネル形成領域は、Ｕ字型に形成された同一の半導体膜に設けられ、
該第１の薄膜トランジスタのチャネル形成領域、該第２の薄膜トランジスタのチャネル形成領域、該ソース線は、該画素電極と重なっておらず、
該第１の薄膜トランジスタのチャネル形成領域及び該第２の薄膜トランジスタのチャネル形成領域は、該ゲイト線と重なっており、
該ゲイト線上には第１の層間絶縁膜が設けられ、
該第１の層間絶縁膜上には該ソース線が設けられ、
該第１の層間絶縁膜及び該ソース線上には第２の層間絶縁膜が設けられ、
該画素電極が該第２の層間絶縁膜上に設けられていることを特徴とするアクティブマトリクス回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−２４１３１５（Ｐ２００７−２４１３１５Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００７−１５２３５４（Ｐ２００７−１５２３５４）
【出願日】平成１９年６月８日（２００７．６．８）
【分割の表示】特願２００３−３１９８１９（Ｐ２００３−３１９８１９）の分割
【原出願日】平成７年１月２０日（１９９５．１．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１９年６月８日（２００７．６．８）
【分割の表示】特願２００３−３１９８１９（Ｐ２００３−３１９８１９）の分割
【原出願日】平成７年１月２０日（１９９５．１．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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