インバータ回路および表示装置
【課題】消費電力を抑えつつ、出力電圧のばらつきをなくすことの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】５Ｔｒ２Ｃで構成されるインバータ回路において、容量素子Ｃ1がトランジスタＴｒ5のソースに接続されるとともに、トランジスタＴｒ4を介してトランジスタＴｒ2のソースに接続されている。これにより、入力端子ＩＮに立下り電圧が入力され、トランジスタＴｒ1，Ｔｒ3がオフしたときに、Ｖdd2が充電された容量素子Ｃ1によって、トランジスタＴｒ2のゲートがＶSS＋Ｖth2以上の電圧にチャージされ、トランジスタＴｒ2がオンする。
【解決手段】５Ｔｒ２Ｃで構成されるインバータ回路において、容量素子Ｃ1がトランジスタＴｒ5のソースに接続されるとともに、トランジスタＴｒ4を介してトランジスタＴｒ2のソースに接続されている。これにより、入力端子ＩＮに立下り電圧が入力され、トランジスタＴｒ1，Ｔｒ3がオフしたときに、Ｖdd2が充電された容量素子Ｃ1によって、トランジスタＴｒ2のゲートがＶSS＋Ｖth2以上の電圧にチャージされ、トランジスタＴｒ2がオンする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、有機ＥＬ素子に流れる電流値を制御することで、発色の階調が得られる。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
【０００４】
上記の駆動トランジスタでは、閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖthや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖthや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００５】
閾値電圧Ｖthや移動度μの変動に対する補正は、画素ごとに配した画素回路によって行われる。この画素回路は、例えば、図１９に示したように、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃｓとによって構成されており、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【０００６】
図１８は、画素回路に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図１８（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図１８（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図１８（Ｃ）には電源線ＰＳＬに、ハイ電圧ＶccHと、ロー電圧ＶccLが印加されている様子が示されている。さらに、図１８（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【０００７】
図１８から、１Ｈ内に２回、ＷＳパルスＰが書込線ＷＳＬに印加されており、１回目のＷＳパルスＰによって閾値補正が行われ、２回目のＷＳパルスＰによって移動度補正と信号書き込みが行われていることがわかる。つまり、図１８において、ＷＳパルスＰは、信号書込みだけでなく、駆動トランジスタＴｒ100の閾値補正や移動度補正にも用いられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８３２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、アクティブマトリクス方式の表示装置では、信号線ＤＴＬを駆動する水平駆動回路（図示せず）や、各画素１１３を順次選択する書き込み走査回路（図示せず）は、いずれも基本的にシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列または各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、２つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図２０に示したように、２つのｎチャネルＭＯＳ型のトランジスタＴｒ1，Ｔｒ2が直列接続された単チャネル型の回路構成となっている。図２０に記載のインバータ回路２００は、ハイレベルの電圧が印加される高電圧配線ＬHと、ローレベルの電圧が印加される低電圧配線ＬLとの間に挿入されている。高電圧配線ＬH側のトランジスタＴｒ2のゲートが高電圧配線ＬHに接続されており、低電圧配線ＬL側のトランジスタＴｒ1のゲートが入力端子ＩＮに接続されている。さらに、トランジスタＴｒ1とトランジスタＴｒ2との接続点Ｃが出力端子ＯＵＴに接続されている。
【００１０】
インバータ回路２００では、例えば、図２１に示したように、入力端子ＩＮの電圧ＶinがＶssとなっている時、出力端子ＯＵＴの電圧ＶoutがＶddとはならず、Ｖdd−Ｖthとなってしまう。つまり、出力端子ＯＵＴの電圧Ｖoutには、トランジスタＴｒ2の閾値電圧Ｖthが含まれており、出力端子ＯＵＴの電圧Ｖoutは、トランジスタＴｒ2の閾値電圧Ｖthのばらつきの影響を大きく受けてしまう。
【００１１】
そこで、例えば、図２２のインバータ回路３００に示したように、トランジスタＴｒ2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖddよりも高い電圧Ｖdd2（≧Ｖdd＋Ｖth）が印加される高電圧配線ＬH2にゲートを接続することが考えられる。また、例えば、図２３のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴｒ2のゲートと高電圧配線ＬHとの間にトランジスタＴｒ12を挿入し、トランジスタＴｒ10のゲートを高電圧配線ＬHに接続するとともに、トランジスタＴｒ2のゲートとトランジスタＴｒ10のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ10を挿入した回路構成が考えられる。
【００１２】
しかし、図２０、図２２、図２３のいずれの回路においても、入力端子ＩＮの電圧Ｖinがハイとなっている時、つまり、出力端子ＯＵＴの電圧Ｖoutがローとなっている時まで、トランジスタＴｒ1，Ｔｒ2を介して、高電圧配線ＬH側から低電圧配線ＬL側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図２０、図２２、図２３の回路においては、例えば、図２１（Ｂ）の破線で囲んだ箇所に示したように、入力端子ＩＮの電圧ＶinがＶddとなっている時、出力端子ＯＵＴの電圧ＶoutがＶssとはならず、出力端子ＯＵＴの電圧Ｖoutの波高値がばらついてしまう。その結果、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正や移動度補正が画素回路１１２ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。
【００１３】
なお、上述の問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。
【００１４】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、出力電圧の波高値を所望の値にすることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、第１容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第４トランジスタのソースまたはドレインである第１端子の電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第１端子と第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて第１容量素子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて第１容量素子と第４電圧線との電気的な接続を継断するようになっている。第１容量素子は、第５トランジスタのソースおよびドレインのうち第４電圧線と未接続の端子と第５電圧線との間に挿入されている。
【００１６】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００１７】
本発明の第１のインバータ回路および第１の表示装置では、第２トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。これにより、例えば、入力電圧が立ち下がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、入力電圧が立ち上がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、例えば、入力電圧が立ち下がった時に、トランジスタＴｒ2のゲートが、トランジスタＴｒ2のオン電圧以上の電圧にチャージされる。これにより、例えば、入力端子に立下り電圧が入力されたときに、第３トランジスタおよび第１トランジスタがオフし、その直後に第２トランジスタがオンするので、出力電圧が第２電圧線側の電圧となる。また、例えば、入力電圧が立ち上がった時に、第３トランジスタおよび第１トランジスタがオンし、その直後に第２トランジスタがオフする。これにより、出力電圧が第１電圧線側の電圧となる。
【００１８】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、第１容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタのゲートは入力端子に電気的に接続され、第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは入力端子に電気的に接続され、第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第４トランジスタのゲートには第１制御信号が供給される。第４トランジスタのドレインまたはソースは第２トランジスタのゲートに電気的に接続されている。第５トランジスタのゲートには第２制御信号が供給される。第５トランジスタのドレインまたはソースは第４電圧線に電気的に接続されている。第５トランジスタのドレインおよびソースのうち第４電圧線に未接続の端子は第４トランジスタのドレインおよびソースのうち第２トランジスタのゲートに未接続の端子に電気的に接続されている。第１容量素子は、第５トランジスタのソースおよびドレインのうち第４電圧線と未接続の端子と第５電圧線との間に挿入されている。
【００１９】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００２０】
本発明の第２のインバータ回路および第２の表示装置では、第２トランジスタのゲートと第３電圧線との間には、ゲートが入力端子に接続された第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、ゲートが入力端子に接続された第１トランジスタが設けられている。これにより、例えば、入力電圧が立ち下がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、入力電圧が立ち上がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、例えば、入力電圧が立ち下がった時に、トランジスタＴｒ2のゲートが、トランジスタＴｒ2のオン電圧以上の電圧にチャージされる。これにより、例えば、入力端子に立下り電圧が入力されたときに、第３トランジスタおよび第１トランジスタがオフし、その直後に第２トランジスタがオンするので、出力電圧が第２電圧線側の電圧となる。また、例えば、入力電圧が立ち上がった時に、第３トランジスタおよび第１トランジスタがオンし、その直後に第２トランジスタがオフする。これにより、出力電圧が第１電圧線側の電圧となる。
【００２１】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置において、第２トランジスタのゲート−ソース間に第２容量素子が挿入されていてもよい。このようにした場合、第２容量素子の容量が、第１容量素子の容量よりも小さくなっていることが好ましい。
【発明の効果】
【００２２】
本発明のインバータ回路および表示装置によれば、第１トランジスタおよび第２トランジスタが同時にオンしたり、第３トランジスタ、第４トランジスタおよび第５トランジスタが同時にオンしたりしている期間がないようにした。これにより、これらのトランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほとんど存在しないので、消費電力を抑えることができる。また、入力電圧が立ち下った時に出力電圧が第２電圧線側の電圧または第１電圧線側の電圧となり、入力電圧が立ち上がった時に出力電圧が上記とは逆側の電圧となるようにした。これにより、出力電圧の波高値が所望の値からずれてしまうのを低減することができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例を表す波形図である。
【図４】図１のインバータ回路の動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】図８に続く動作の一例について説明するための回路図である。
【図１０】図９に続く動作の一例について説明するための回路図である。
【図１１】図１０に続く動作の一例について説明するための回路図である。
【図１２】図１のインバータ回路の入出力信号波形の他の例を表す波形図である。
【図１３】図１のインバータ回路の動作の他の例を表す波形図である。
【図１４】図１のインバータ回路の一変形例を表す回路図である。
【図１５】図１４のインバータ回路の動作の一例を表す波形図である。
【図１６】上記実施の形態およびその変形例のインバータ回路の適用例の一例である表示装置の概略構成図である。
【図１７】図１６の書込線駆動回路および画素回路の一例を表す回路図である。
【図１８】図１６の表示装置の動作の一例を表す波形図である。
【図１９】従来の表示装置の画素回路の一例を表す回路図である。
【図２０】従来のインバータ回路の一例を表す回路図である。
【図２１】図２０のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２２】従来のインバータ回路の他の例を表す回路図である。
【図２３】従来のインバータ回路のその他の例を表す回路図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（図１〜図１１）
２．変形例（図１２〜図１５）
３．適用例（図１６〜図１８）
４．従来技術の説明（図１９〜図２３）
【００２５】
＜実施の形態＞
[構成]
図１は、本発明の一実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の５つのトランジスタＴｒ1〜Ｔｒ5を備えたものである。インバータ回路１は、上記の５つのトランジスタＴｒ1〜Ｔｒ5の他に、２つの容量素子Ｃ1，Ｃ2と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、５Ｔｒ２Ｃの回路構成となっている。
【００２６】
トランジスタＴｒ1が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ2が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ3が本発明の「第３トランジスタ」の一具体例に相当する。また、トランジスタＴｒ4が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴｒ5が本発明の「第５トランジスタ」の一具体例に相当する。また、容量素子Ｃ1が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ2が本発明の「第２容量素子」の一具体例に相当する。
【００２７】
トランジスタＴｒ1〜Ｔｒ5は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ1は、例えば、入力端子ＩＮの電圧（入力電圧Ｖin）と低電圧線ＬLの電圧ＶLとの電位差Ｖgs1（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ1のゲートが入力端子ＩＮに電気的に接続されており、トランジスタＴｒ1のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ1のソースおよびドレインのうち低電圧線ＬLに未接続の端子が出力端子ＯＵＴに電気的に接続されている。トランジスタＴｒ2は、トランジスタＴｒ3のソースまたはドレインのうち低電圧線ＬLに未接続の端子（端子Ａ）の電圧Ｖs3と、出力端子ＯＵＴの電圧（出力電圧Ｖout）との電位差Ｖgs2（またはそれに対応する電位差）に応じて高電圧線ＬH1と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ2のゲートがトランジスタＴｒ3の端子Ａに電気的に接続されている。トランジスタＴｒ2のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ2のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線ＬH1に電気的に接続されている。
【００２８】
トランジスタＴｒ3は、入力電圧Ｖinと低電圧線ＬLの電圧ＶLとの電位差Ｖgs3（またはそれに対応する電位差）に応じてトランジスタＴｒ2のゲートと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ3のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ3のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ3の端子ＡがトランジスタＴｒ2のゲートに電気的に接続されている。つまり、トランジスタＴｒ1，Ｔｒ3は互いの同一の電圧線（低電圧線ＬL）に接続されている。従って、トランジスタＴｒ1の低電圧線ＬL側の端子と、トランジスタＴｒ3の低電圧線ＬL側の端子とは、互いに同電位となっている。トランジスタＴｒ4は、制御端子ＡＺ１に入力される制御信号に応じて容量素子Ｃ1とトランジスタＴｒ2のゲートとの電気的な接続を継断するようになっている。トランジスタＴｒ4のゲートが制御端子ＡＺ１に電気的に接続されている。トランジスタＴｒ4のソースまたはドレインが容量素子Ｃ1に電気的に接続されており、トランジスタＴｒ4のソースおよびドレインのうち容量素子Ｃ1に未接続の端子がトランジスタＴｒ2のゲートに電気的に接続されている。トランジスタＴｒ5は制御端子ＡＺ２に入力される制御信号に応じて高電圧線ＬH2と容量素子Ｃ1との電気的な接続を継断するようになっている。トランジスタＴｒ5のゲートが制御端子ＡＺ２に電気的に接続されている。トランジスタＴｒ5のソースまたはドレインが高電圧線ＬH2に電気的に接続されている。トランジスタＴｒ5のソースおよびドレインのうち高電圧線ＬH2に未接続の端子が容量素子Ｃ1に電気的に接続されている。
【００２９】
低電圧線ＬLが本発明の「第１電圧線」、「第３電圧線」の一具体例に相当する。高電圧線ＬH1が本発明の「第２電圧線」の一具体例に相当し、高電圧線ＬH2が本発明の「第４電圧線」の一具体例に相当する。
【００３０】
高電圧線ＬH1，ＬH2は、低電圧線ＬLの電圧ＶLよりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線ＬH1の電圧は、インバータ回路１の駆動時にＶdd1となっており、高電圧線ＬH2の電圧ＶH2は、インバータ回路１の駆動時にＶdd2（≧Ｖdd1＋Ｖth2）となっている。なお、電圧Ｖth2は、トランジスタＴｒ2の閾値電圧である。一方、低電圧線ＬLは、高電圧線ＬH1の電圧ＶH1よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線ＬLの電圧ＶLは、インバータ回路１の駆動時に電圧Ｖss（＜Ｖdd1）となっている。
【００３１】
制御端子ＡＺ１は、所定のパルス信号を出力する電源Ｓ1（図示せず）に接続されている。制御端子ＡＺ２は、所定のパルス信号を出力する電源Ｓ2（図示せず）に接続されている。電源Ｓ1は、例えば、図２（Ｃ）に示したように、制御端子ＡＺ２にローが印加されている間に、ハイを出力するようになっている。一方、電源Ｓ2は、例えば、図２（Ｂ）に示したように、制御端子ＡＺ１にローが印加されている間に、ハイを出力するようになっている。つまり、電源Ｓ1および電源Ｓ2は、トランジスタＴｒ4，Ｔｒ5が同時にオン状態とならないように、交互にハイを出力する（つまり、トランジスタＴｒ4，Ｔｒ5を交互にオンオフする）ようになっている。電源Ｓ1は、入力電圧Ｖinが立ち下がるタイミングとは異なるタイミングで、電源Ｓ1の出力電圧がローからハイに変移する（つまり、トランジスタＴｒ4をオンする）ようになっている。電源Ｓ1は、例えば、入力電圧Ｖinが立ち下がる直前に電源Ｓ1の出力電圧がローからハイに変移するようになっている。
【００３２】
容量素子Ｃ1は、トランジスタＴｒ5のソースおよびドレインのうち高電圧線ＬH2に未接続の端子と低電圧線ＬLとの間に挿入されている。容量素子Ｃ2は、トランジスタＴｒ2のゲートとトランジスタＴｒ2のソースの間に挿入されている。容量素子Ｃ1，Ｃ2のそれぞれの容量は、トランジスタＴｒ1〜Ｔｒ5の寄生容量よりも十分に大きな値となっている。容量素子Ｃ2の容量は、容量素子Ｃ1の容量よりも小さな値となっている。容量素子Ｃ1の容量は、入力端子ＩＮに立下り電圧が入力され、トランジスタＴｒ3がオフしたときに、トランジスタＴｒ2のゲートをＶSS＋Ｖth2以上の電圧にチャージすることの可能な値となっている。なお、Ｖth2は、トランジスタＴｒ2の閾値電圧である。容量素子Ｃ1，Ｃ2のそれぞれの容量は、以下の数１を満たしていることが好ましい。容量素子Ｃ1，Ｃ2が出力端子ＯＵＴと低電圧線ＬLとの間に生じる寄生容量Ｃout（図示せず）よりも十分に小さな値であるとすると、容量素子Ｃ1，Ｃ2が数１を満たすならば、後述する入力電圧Ｖinが立ち下がった時、トランジスタＴｒ4がオン状態でトランジスタＴｒ2のゲート−ソース間電圧をトランジスタＴｒ2の閾値電圧Ｖth2以上とすることができ、出力電圧Ｖoutがローからハイに変移することができる。
（数１）
Ｃ1（Ｖdd2−Ｖss）／（Ｃ1＋Ｃ2）＞Ｖth2
【００３３】
ところで、インバータ回路１は、従来のインバータ回路（図２０のインバータ回路２００）との関係では、出力段のトランジスタＴｒ1，Ｔｒ2と入力端子ＩＮとの間に、制御素子１０および容量素子Ｃ2を挿入したものに相当する。ここで、制御素子１０は、例えば、図１に示したように、入力端子ＩＮに電気的に接続された端子Ｐ1、低電圧線ＬLに電気的に接続された端子Ｐ2、トランジスタＴｒ2のゲートに電気的に接続された端子Ｐ3、および高電圧線ＬH2に電気的に接続された端子Ｐ4を有している。制御素子１０は、さらに、例えば、図１に示したように、トランジスタＴｒ3〜Ｔｒ5、および容量素子Ｃ1を含んで構成されている。
【００３４】
制御素子１０は、例えば、端子Ｐ1に立下り電圧が入力されたときに、端子Ｐ3に電気的に接続されたトランジスタＴｒ2のゲートを、ＶSS＋Ｖth2以上の電圧にチャージするようになっている。また、制御素子１０は、例えば、端子Ｐ1に立上り電圧が入力されたときに、端子Ｐ3に電気的に接続されたトランジスタＴｒ2のゲート電圧Ｖg2を、ＶSS＋Ｖth2未満の電圧にするようになっている。なお、制御素子１０の動作説明は、下記のインバータ回路１の動作説明と併せて行うものとする。
【００３５】
[動作]
次に、図３〜１１を参照しつつ、インバータ回路１の動作の一例について説明する。図３は、インバータ回路１の動作の一例を表す波形図である。図４〜図１１は、インバータ回路１の一連の動作の一例を表す回路図である。
【００３６】
まず、図４に示したように、入力電圧Ｖinがロー（Ｖss）となっており、トランジスタＴｒ5がオンしており、トランジスタＴｒ4がオフしているとする。このとき、トランジスタＴｒ1，Ｔｒ3はオフしており、容量素子Ｃ1にはＶdd2が充電されており、トランジスタＴｒ5のソース電圧Ｖs5がＶdd2となっている。さらに、トランジスタＴｒ2のゲート電圧Ｖg2もＶdd2となっており、トランジスタＴｒ2がオンしている。従って、このときは、出力端子ＯＵＴには、出力電圧ＶoutとしてＶdd1が出力されている。
【００３７】
次に、図５に示したように、入力電圧Ｖinがロー（Ｖss）となっている状態で、トランジスタＴｒ5がオフしたのちトランジスタＴｒ4がオンする。つまり、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変化する前に、トランジスタＴｒ4がオンする。トランジスタＴｒ2のゲート電圧Ｖg2は、トランジスタＴｒ4がオンする前からＶdd2となっている。そのため、トランジスタＴｒ4がオフからオンに変化しても、トランジスタＴｒ2はオン状態を維持しており、出力電圧ＶoutについてもＶdd1が維持されている。
【００３８】
次に、入力電圧Ｖinがロー（Ｖss）となっている状態で、トランジスタＴｒ4がオフしたのちトランジスタＴｒ5がオンする。同様にして、トランジスタＴｒ4，Ｔｒ5がオン、オフを繰り返したのち、トランジスタＴｒ4がオンしている時（トランジスタＴｒ5がオフしている時）に、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変化する（図６）。すると、トランジスタＴｒ1，Ｔｒ3がオンし、トランジスタＴｒ2のゲートおよびソースが低電圧線ＬLの電圧ＶL（＝Ｖss）に充電される。これにより、トランジスタＴｒ2がオフし、出力端子ＯＵＴには、出力電圧ＶoutとしてＶssが出力される。また、トランジスタＴｒ4がオンすると、Ｖdd2が充電された容量素子Ｃ1がトランジスタＴｒ4を介して低電圧線ＬLに接続される。これにより、容量素子Ｃ1のトランジスタＴｒ5側の端子（端子Ｂ）の電圧がＶdd2から徐々に低下し、最終的にＶssとなる。
【００３９】
その後、入力電圧Ｖinがハイ（Ｖdd1）となっている状態で、トランジスタＴｒ4がオフしたのちトランジスタＴｒ5がオンする。同様にして、トランジスタＴｒ4，Ｔｒ5がオン、オフを繰り返したのち、トランジスタＴｒ4がオンしている時（トランジスタＴｒ5がオフしている時）に、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化する。すると、トランジスタＴｒ1，Ｔｒ3がオフする。
【００４０】
ここで、トランジスタＴｒ4がオンすると、容量素子Ｃ1の電圧（端子Ｂの電圧）は、上述したように、Ｖdd2から徐々に低下することとなる（図７）。なお、図７中のＶxは、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化する直前の容量素子Ｃ1の電圧（端子Ｂの電圧）である。その後、トランジスタＴｒ4がオンした後に、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化してトランジスタＴｒ3がオフする（図８）。この時、容量素子Ｃ1がトランジスタＴｒ2のゲートにトランジスタＴｒ4を介して接続されるので、容量素子Ｃ1がトランジスタＴｒ2のゲートをチャージする。その結果、容量素子Ｃ1の電圧およびトランジスタＴｒ2のゲート電圧Ｖg2はそれぞれ、Ｖyという電圧となる。
【００４１】
このとき、Ｖyが、低電圧線ＬLの電圧（＝Ｖss）と、トランジスタＴｒ2の閾値電圧Ｖth2との和（Ｖss＋Ｖth2）以上の値となっている場合は、トランジスタＴｒ2がオンし、トランジスタＴｒ2に電流が流れ、出力電圧Ｖoutが徐々に増加してゆく（図８）。一定期間経過後、出力電圧Ｖoutは、ＶZという電圧となる。トランジスタＴｒ2のゲート−ソース間には、容量素子Ｃ2が接続されている。そのため、容量素子Ｃ2によるブートストラップ動作により、トランジスタＴｒ2のソース電圧Ｖs2の変化に連動してトランジスタＴｒ2のゲート電圧Ｖg2も変化しようとする。しかし、トランジスタＴｒ4がオンしており、トランジスタＴｒ2に容量素子Ｃ1が接続されているので、トランジスタＴｒ2のゲート電圧Ｖg2はほぼＶyとなる。
【００４２】
ここで、Ｖyという電圧について考える。トランジスタＴｒ1〜Ｔｒ5の寄生容量が容量素子Ｃ1，Ｃ2と比べて無視できるくらい小さく、さらに、出力端子ＯＵＴの寄生容量Ｃout（図９参照）が容量素子Ｃ2と比べて非常に大きいとする。このとき、ＶyはＶxを用いて式（１）のように表される。
Ｖy＝Ｃ1（Ｖx−Ｖss）／（Ｃ1＋Ｃ2）＋Ｖss…(１）
【００４３】
式（１）から、Ｖyは容量素子Ｃ1，Ｃ2の容量によって決定され、容量素子Ｃ1の容量が大きければＶyはほぼＶxとなることがわかる。
【００４４】
入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化したのち、トランジスタＴｒ4がオフする。このとき、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2がトランジスタＴｒ2の閾値電圧Ｖth2以上となっていれば（Ｖy−ＶZ＞Ｖth2）、トランジスタＴｒ2がオンし、トランジスタＴｒ2のソース電圧Ｖs2が上昇を続ける（図１０）。トランジスタＴｒ2のソース電圧Ｖs2が上昇する際に、トランジスタＴｒ4はオフしており、トランジスタＴｒ2のゲートと容量素子Ｃ1とが互いに分離されている。そのため、トランジスタＴｒ2のゲート電圧Ｖg2は、容量素子Ｃ2によるブートストラップ動作により、トランジスタＴｒ2のソース電圧Ｖs2の変化に連動して変化する。一定時間経過後、出力端子ＯＵＴには、出力電圧ＶoutとしてＶdd1という電圧が出力される。トランジスタＴｒ4がオフしたのち、トランジスタＴｒ5が再びオンする。これにより、容量素子Ｃ1がＶdd2という値にチャージされる
【００４５】
トランジスタＴｒ5がオフしたのち、トランジスタＴｒ4が再びオンする（図１１）。これにより、再び容量結合が発生し、容量素子Ｃ1がトランジスタＴｒ2のゲートをチャージする。その結果、容量素子Ｃ1およびトランジスタＴｒ2のゲートの電圧はそれぞれ、同一の電圧となる。このときのトランジスタＴｒ2のゲート電圧Ｖg2をＶaとする。トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2は、Ｖa−Ｖdd1となり、トランジスタＴｒ4がオフする。これらの動作を繰り返すことにより、トランジスタＴｒ2のゲート電圧Ｖg2は、Ｖdd2となる。これにより、出力端子ＯＵＴには、出力電圧ＶoutとしてＶdd1が出力される。
【００４６】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））が出力端子ＯＵＴから出力される。
【００４７】
[効果]
ところで、例えば、図２０に示したような従来のインバータ回路２００は、２つのｎチャネルＭＯＳ型のトランジスタＴｒ1，Ｔｒ2が直列接続された単チャネル型の回路構成となっている。インバータ回路２００では、例えば、図２１に示したように、入力電圧ＶinがＶssとなっている時、出力電圧ＶoutがＶddとはならず、Ｖdd−Ｖth2となってしまう。つまり、出力電圧Ｖoutには、トランジスタＴｒ2の閾値電圧Ｖth2が含まれており、出力電圧Ｖoutは、トランジスタＴｒ2の閾値電圧Ｖthのばらつきの影響を大きく受けてしまう。
【００４８】
そこで、例えば、図２２のインバータ回路３００に示したように、トランジスタＴｒ2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖddよりも高い電圧Ｖdd2（＝Ｖdd＋Ｖth2）が印加される高電圧配線ＬH2にゲートを接続することが考えられる。また、例えば、図２３のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。
【００４９】
しかし、図２０、図２２、図２３のいずれの回路においても、入力電圧Ｖinがハイとなっている時、つまり、出力電圧Ｖoutがローとなっている時まで、トランジスタＴｒ1，Ｔｒ2を介して、高電圧配線ＬH側から低電圧配線ＬL側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図２０、図２２、図２３の回路においては、例えば、図２１（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶinがＶddとなっている時、出力電圧ＶoutがＶssとはならず、出力電圧Ｖoutの波高値がばらついてしまう。そのため、例えば、これらのインバータ回路を、アクティブマトリクス方式の有機ＥＬ表示装置におけるスキャナに用いた場合には、画素回路内の駆動トランジスタの閾値補正や移動度補正が画素回路ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという。
【００５０】
一方、本実施の形態のインバータ回路１では、トランジスタＴｒ2のゲートと低電圧線ＬLとの間、トランジスタＴｒ2のソースと低電圧線ＬLとの間には、入力電圧Ｖinと低電圧線ＬLの電圧ＶLとの電位差に応じてオンオフ動作するトランジスタＴｒ1，Ｔｒ3が設けられている。これにより、トランジスタＴｒ1，Ｔｒ3のそれぞれのゲート電圧がハイ（Ｖdd1）からロー（Ｖss）に変移（低下）する時に、トランジスタＴｒ1，Ｔｒ3のそれぞれのオン抵抗が徐々に大きくなり、トランジスタＴｒ2のゲートおよびソースが低電圧線ＬLの電圧ＶLに充電されるのに要する時間が長くなる。さらに、トランジスタＴｒ1，Ｔｒ3のそれぞれのゲート電圧がロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）する時に、トランジスタＴｒ1，Ｔｒ3のそれぞれのオン抵抗が徐々に小さくなり、トランジスタＴｒ2のゲートおよびソースが低電圧線ＬLの電圧ＶLに充電されるのに要する時間が短くなる。また、本実施の形態のインバータ回路１では、容量素子Ｃ1がトランジスタＴｒ5のソースに接続されるとともに、トランジスタＴｒ4を介してトランジスタＴｒ2のゲートに接続されている。これにより、入力端子ＩＮに立下り電圧が入力され、トランジスタＴｒ1，Ｔｒ3がオフしたときに、Ｖdd2が充電された容量素子Ｃ1によって、トランジスタＴｒ2のゲートがＶSS＋Ｖth2以上の電圧にチャージされる。その結果、トランジスタＴｒ2がオンし、出力電圧Ｖoutが高電圧線ＬH1側の電圧（Ｖdd1）となる。
【００５１】
このように、本実施の形態のインバータ回路１では、トランジスタＴｒ1とトランジスタＴｒ2とが同時にオンしている期間や、トランジスタＴｒ3〜Ｔｒ5が同時にオンしている期間がないようにした。これにより、トランジスタＴｒ1，Ｔｒ2を介したり、トランジスタＴｒ3〜Ｔｒ5を介したりして、高電圧線ＶH1と低電圧線ＬLとの間、高電圧線ＶH2と低電圧線ＬLとの間を流れる電流（貫通電流）はほとんど存在しない。その結果、消費電力を抑えることができる。また、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）したときに出力電圧Ｖoutが高電圧線ＶH1側の電圧となり、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）したときに出力電圧Ｖoutが低電圧線ＬL側の電圧となるようにした。これにより、出力電圧Ｖoutのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００５２】
＜変形例＞
上記実施の形態において、例えば、図１２、図１３に示したように、入力端子ＩＮに立下り電圧が入力される時に、トランジスタＴｒ4をオフしておき、入力端子ＩＮに立下り電圧が入力された後に、トランジスタＴｒ4をオンするようにしてもよい。このようにした場合には、容量素子Ｃ1の電圧（トランジスタＴｒ5のソース電圧）がトランジスタＴｒ3によってＶdd2から低下することを防ぐことができる。その結果、インバータ回路１を高速に動作させることが可能となる。
【００５３】
また、上記実施の形態およびその変形例において、例えば、図１４に示したように、インバータ回路１において、容量素子Ｃ2を削除することも可能である。そのようにした場合には、上述の式（１）に示したゲート電圧ＶyをほぼＶxにすることができる（図１５（Ｅ）参照）。これにより、インバータ回路１をより高速に動作させることができる。
【００５４】
また、上記実施の形態およびその変形例では、トランジスタＴｒ1〜Ｔｒ5が、ｎチャネルＭＯＳ型のＴＦＴにより形成されていたが、例えば、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。ただし、この場合には、トランジスタＴｒ1〜Ｔｒ5がローからハイに変移（上昇）する時の過渡応答と、トランジスタＴｒ1〜Ｔｒ7がハイからローに変移（下降）する時の過渡応答とが互いに逆となる。さらに、高電圧線ＶH1が低電圧線ＬL1に置き換えられ、高電圧線ＶH2が低電圧線ＬL2に置き換えられ、低電圧線ＬLが高電圧線ＶHに置き換えられる。
【００５５】
なお、この場合に、低電圧線ＬL1，ＬL2は、高電圧線ＶHの電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されている。低電圧線ＬL1の電圧は、インバータ回路の駆動時にＶss1となっており、低電圧線ＬL2の電圧は、インバータ回路の駆動時にＶss2（≦Ｖss1−Ｖth2）となっている。一方、高電圧線ＶHは、低電圧線ＬL1，ＬL2の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されており、高電圧線ＶHの電圧は、インバータ回路の駆動時に電圧Ｖdd（＞Ｖss1）となっている。
【００５６】
＜適用例＞
図１６は、上記各実施の形態およびそれらの変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０（表示部）と、駆動回路１２０（駆動部）とを備えている。
【００５７】
（表示パネル１１０）
表示パネル１１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂが２次元配置された表示領域１１０Ａを有している。表示領域１１０Ａとは、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【００５８】
（表示領域１１０Ａ）
図１７は、表示領域１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。なお、本適用例では、一対の有機ＥＬ素子１１１および画素回路１１２が１つの画素１１３を構成している。より詳細には、図１２に示したように、一対の有機ＥＬ素子１１１Ｒおよび画素回路１１２が１つの赤色用の画素１１３Ｒを構成し、一対の有機ＥＬ素子１１１Ｇおよび画素回路１１２が１つの緑色用の画素１１３Ｇを構成し、一対の有機ＥＬ素子１１１Ｂおよび画素回路１１２が１つの青色用の画素１１３Ｂを構成している。さらに、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂが１つの表示画素１１４を構成している。
【００５９】
各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃsとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ100または書き込みトランジスタＴｒ200は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００６０】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端（図示せず）と、書き込みトランジスタＴｒ200のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端（図示せず）と、書き込みトランジスタＴｒ200のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端（図示せず）と、駆動トランジスタＴｒ100のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ200のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方（図示せず）は、駆動トランジスタＴｒ100のゲート電極（図示せず）と、保持容量Ｃsの一端に接続されている。駆動トランジスタＴｒ100のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方（図示せず）と保持容量Ｃsの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。
【００６１】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図１６、図１７を参照して説明する。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５を有している。
【００６２】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【００６３】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００６４】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａ（信号電圧Ｖsig）を各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ1のゲートに所定の電圧を印加することを指している。
【００６５】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖofs、Ｖsig）を順番に供給するようになっている。
【００６６】
ここで、オフセット電圧Ｖofsは、信号電圧Ｖsigの値に依らず一定電圧値となっている。また、信号電圧Ｖsigは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖsigの最小電圧はオフセット電圧Ｖofsよりも低い電圧値となっており、信号電圧Ｖsigの最大電圧はオフセット電圧Ｖofsよりも高い電圧値となっている。
【００６７】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路５を備えている。バッファ回路５は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖdd1、Ｖss）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖdd1、Ｖss）を供給し、書き込みトランジスタＴｒ200を制御するようになっている。
【００６８】
ここで、電圧Ｖdd1は、書き込みトランジスタＴｒ200のオン電圧以上の値となっている。Ｖdd1は、後述の消光時や閾値補正時に、書込線駆動回路１２４から出力される電圧値である。Ｖssは、書き込みトランジスタＴｒ200のオン電圧よりも低い値となっており、かつ、Ｖdd1よりも低い値となっている。
【００６９】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶccH、ＶccL）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶccH、ＶccL）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【００７０】
ここで、電圧ＶccLは、有機ＥＬ素子１１１の閾値電圧Ｖelと、有機ＥＬ素子１１１のカソードの電圧Ｖcaとを足し合わせた電圧（Ｖel＋Ｖca）よりも低い電圧値である。また、電圧ＶccHは、電圧（Ｖel＋Ｖca）以上の電圧値である。
【００７１】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ100の閾値電圧Ｖthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖthや移動度μの変動に対する補正動作が組み込まれている。
【００７２】
図１８は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図１８（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図１８（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図１８（Ｃ）には電源線ＰＳＬに、電圧ＶccHと、電圧ＶccLが印加されている様子が示されている。さらに、図１８（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【００７３】
（Ｖth補正準備期間）
まず、Ｖth補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶoffとなっており、電源線ＤＳＬの電圧がＶccHとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccHからＶccLに下げる（Ｔ1）。すると、ソース電圧ＶsがＶccLとなり、有機ＥＬ素子１１１が消光する。その後、信号線ＤＴＬの電圧がＶofsとなっている時に書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsとする。
【００７４】
（最初のＶth補正期間）
次に、Ｖthの補正を行う。具体的には、書込みトランジスタＴｒ200がオンしており、信号線ＤＴＬの電圧がＶofsとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccLからＶccHに上げる（Ｔ2）。すると、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ3）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなり、Ｖthの補正が休止する。
【００７５】
（最初のＶth補正休止期間）
Ｖth補正が休止している期間中は、例えば、先のＶth補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶth補正を行った行（画素）において、ソース電圧ＶsがＶofs−Ｖthよりも低いので、Ｖth補正休止期間中にも、先のＶth補正を行った行（画素）において、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇し、保持容量Ｃsを介したカップリングによりゲート電圧Ｖgも上昇する。
【００７６】
（２回目のＶth補正期間）
次に、Ｖth補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっており、Ｖth補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsにする（Ｔ4）。このとき、ソース電圧ＶsがＶofs−Ｖthよりも低い場合（Ｖth補正がまだ完了していない場合）には、駆動トランジスタＴｒ100がカットオフするまで（ゲート−ソース間電圧ＶgsがＶthになるまで）、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ5）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖgsを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００７７】
なお、このＶth補正期間において、保持容量ＣsがＶthに充電され、ゲート−ソース間電圧ＶgsがＶthとなった場合には、駆動回路１２０は、Ｖth補正を終了する。しかし、ゲート−ソース間電圧ＶgsがＶthにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶgsがＶthに到達するまで、Ｖth補正と、Ｖth補正休止とを繰り返し実行する。
【００７８】
（書き込み・μ補正期間）
Ｖth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ（Ｔ6）、駆動トランジスタＴｒ100のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ100のゲート電圧Ｖgが信号線ＤＴＬの電圧Ｖsigとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖelよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流Ｉdsは有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶsがΔＶyだけ上昇し、やがてゲート−ソース間電圧ＶgsがＶsig＋Ｖth−ΔＶyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ100の移動度μが大きい程、ΔＶyも大きくなるので、ゲート−ソース間電圧Ｖgsを発光前にΔＶyだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【００７９】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ7）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなり、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖel以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【００８０】
本適用例の表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【００８１】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路５は、上述したインバータ回路１を複数含んで構成されている。これにより、バッファ回路５内を流れる貫通電流はほとんど存在しないので、バッファ回路５の消費電力を抑えることができる。また、バッファ回路５の出力電圧のばらつきが少ないので、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正や移動度補正の、画素回路１１２ごとのばらつきを低減することができ、さらには画素１１３ごとの輝度のばらつきを低減することができる。
【００８２】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【００８３】
例えば、上記適用例では、上記各実施の形態に係るインバータ回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【符号の説明】
【００８４】
１，２００，３００，４００…インバータ回路、５…バッファ回路、１０…制御素子、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｂ…端子、ＡＺ１，ＡＺ２…制御端子、Ｃ，Ｄ…接続点、Ｃ1，Ｃ2…容量素子、Ｃs…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ…入力端子、Ｉds…電流、ＬH，ＬH1，ＬH2…高電圧線、ＬL，ＬL1，ＬL2…低電圧線、ＯＵＴ…出力端子、Ｐ…ＷＳパルス、Ｐ1〜Ｐ4…端子、ＰＳＬ…電源線、Ｓ1，Ｓ2…電源、Ｔｒ1〜Ｔｒ5…トランジスタ、Ｔｒ100…駆動トランジスタ、Ｔｒ200…書き込みトランジスタ、ＶCCH，ＶCCL，Ｖdd，Ｖdd1，Ｖdd2，ＶH1，ＶH2，ＶL，Ｖss，Ｖy，…電圧、Ｖg，Ｖg2…ゲート電圧、Ｖgs，Ｖgs1〜Ｖgs3…ゲート−ソース間電圧、Ｖin…入力電圧、Ｖofs…オフセット電圧、Ｖout…出力電圧、Ｖs，Ｖs2，Ｖs5…ソース電圧、Ｖsig…信号電圧、Ｖth，Ｖth2，Ｖel…閾値電圧、ＷＳＬ…書込線、μ…移動度。
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、有機ＥＬ素子に流れる電流値を制御することで、発色の階調が得られる。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
【０００４】
上記の駆動トランジスタでは、閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖthや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖthや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００５】
閾値電圧Ｖthや移動度μの変動に対する補正は、画素ごとに配した画素回路によって行われる。この画素回路は、例えば、図１９に示したように、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃｓとによって構成されており、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【０００６】
図１８は、画素回路に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図１８（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図１８（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図１８（Ｃ）には電源線ＰＳＬに、ハイ電圧ＶccHと、ロー電圧ＶccLが印加されている様子が示されている。さらに、図１８（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【０００７】
図１８から、１Ｈ内に２回、ＷＳパルスＰが書込線ＷＳＬに印加されており、１回目のＷＳパルスＰによって閾値補正が行われ、２回目のＷＳパルスＰによって移動度補正と信号書き込みが行われていることがわかる。つまり、図１８において、ＷＳパルスＰは、信号書込みだけでなく、駆動トランジスタＴｒ100の閾値補正や移動度補正にも用いられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８３２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、アクティブマトリクス方式の表示装置では、信号線ＤＴＬを駆動する水平駆動回路（図示せず）や、各画素１１３を順次選択する書き込み走査回路（図示せず）は、いずれも基本的にシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列または各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、２つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図２０に示したように、２つのｎチャネルＭＯＳ型のトランジスタＴｒ1，Ｔｒ2が直列接続された単チャネル型の回路構成となっている。図２０に記載のインバータ回路２００は、ハイレベルの電圧が印加される高電圧配線ＬHと、ローレベルの電圧が印加される低電圧配線ＬLとの間に挿入されている。高電圧配線ＬH側のトランジスタＴｒ2のゲートが高電圧配線ＬHに接続されており、低電圧配線ＬL側のトランジスタＴｒ1のゲートが入力端子ＩＮに接続されている。さらに、トランジスタＴｒ1とトランジスタＴｒ2との接続点Ｃが出力端子ＯＵＴに接続されている。
【００１０】
インバータ回路２００では、例えば、図２１に示したように、入力端子ＩＮの電圧ＶinがＶssとなっている時、出力端子ＯＵＴの電圧ＶoutがＶddとはならず、Ｖdd−Ｖthとなってしまう。つまり、出力端子ＯＵＴの電圧Ｖoutには、トランジスタＴｒ2の閾値電圧Ｖthが含まれており、出力端子ＯＵＴの電圧Ｖoutは、トランジスタＴｒ2の閾値電圧Ｖthのばらつきの影響を大きく受けてしまう。
【００１１】
そこで、例えば、図２２のインバータ回路３００に示したように、トランジスタＴｒ2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖddよりも高い電圧Ｖdd2（≧Ｖdd＋Ｖth）が印加される高電圧配線ＬH2にゲートを接続することが考えられる。また、例えば、図２３のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴｒ2のゲートと高電圧配線ＬHとの間にトランジスタＴｒ12を挿入し、トランジスタＴｒ10のゲートを高電圧配線ＬHに接続するとともに、トランジスタＴｒ2のゲートとトランジスタＴｒ10のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ10を挿入した回路構成が考えられる。
【００１２】
しかし、図２０、図２２、図２３のいずれの回路においても、入力端子ＩＮの電圧Ｖinがハイとなっている時、つまり、出力端子ＯＵＴの電圧Ｖoutがローとなっている時まで、トランジスタＴｒ1，Ｔｒ2を介して、高電圧配線ＬH側から低電圧配線ＬL側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図２０、図２２、図２３の回路においては、例えば、図２１（Ｂ）の破線で囲んだ箇所に示したように、入力端子ＩＮの電圧ＶinがＶddとなっている時、出力端子ＯＵＴの電圧ＶoutがＶssとはならず、出力端子ＯＵＴの電圧Ｖoutの波高値がばらついてしまう。その結果、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正や移動度補正が画素回路１１２ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。
【００１３】
なお、上述の問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。
【００１４】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、出力電圧の波高値を所望の値にすることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、第１容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧（入力電圧）と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第４トランジスタのソースまたはドレインである第１端子の電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第１端子と第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて第１容量素子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて第１容量素子と第４電圧線との電気的な接続を継断するようになっている。第１容量素子は、第５トランジスタのソースおよびドレインのうち第４電圧線と未接続の端子と第５電圧線との間に挿入されている。
【００１６】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００１７】
本発明の第１のインバータ回路および第１の表示装置では、第２トランジスタのゲートと第３電圧線との間には、入力電圧と第３電圧線の電圧との電位差に応じてオンオフ動作する第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、入力電圧と第１電圧線の電圧との電位差に応じてオンオフ動作する第１トランジスタが設けられている。これにより、例えば、入力電圧が立ち下がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、入力電圧が立ち上がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、例えば、入力電圧が立ち下がった時に、トランジスタＴｒ2のゲートが、トランジスタＴｒ2のオン電圧以上の電圧にチャージされる。これにより、例えば、入力端子に立下り電圧が入力されたときに、第３トランジスタおよび第１トランジスタがオフし、その直後に第２トランジスタがオンするので、出力電圧が第２電圧線側の電圧となる。また、例えば、入力電圧が立ち上がった時に、第３トランジスタおよび第１トランジスタがオンし、その直後に第２トランジスタがオフする。これにより、出力電圧が第１電圧線側の電圧となる。
【００１８】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、第１容量素子と、入力端子および出力端子とを備えたものである。ここで、第１トランジスタのゲートは入力端子に電気的に接続され、第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは入力端子に電気的に接続され、第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第４トランジスタのゲートには第１制御信号が供給される。第４トランジスタのドレインまたはソースは第２トランジスタのゲートに電気的に接続されている。第５トランジスタのゲートには第２制御信号が供給される。第５トランジスタのドレインまたはソースは第４電圧線に電気的に接続されている。第５トランジスタのドレインおよびソースのうち第４電圧線に未接続の端子は第４トランジスタのドレインおよびソースのうち第２トランジスタのゲートに未接続の端子に電気的に接続されている。第１容量素子は、第５トランジスタのソースおよびドレインのうち第４電圧線と未接続の端子と第５電圧線との間に挿入されている。
【００１９】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００２０】
本発明の第２のインバータ回路および第２の表示装置では、第２トランジスタのゲートと第３電圧線との間には、ゲートが入力端子に接続された第３トランジスタが設けられている。さらに、第２トランジスタのソースと第１電圧線との間には、ゲートが入力端子に接続された第１トランジスタが設けられている。これにより、例えば、入力電圧が立ち下がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に大きくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が長くなる。さらに、例えば、入力電圧が立ち上がる時に、第３トランジスタおよび第１トランジスタのそれぞれのオン抵抗が徐々に小さくなり、第２トランジスタのゲートおよびソースが第３電圧線および第１電圧線の電圧に充電されるのに要する時間が短くなる。また、本発明では、例えば、入力電圧が立ち下がった時に、トランジスタＴｒ2のゲートが、トランジスタＴｒ2のオン電圧以上の電圧にチャージされる。これにより、例えば、入力端子に立下り電圧が入力されたときに、第３トランジスタおよび第１トランジスタがオフし、その直後に第２トランジスタがオンするので、出力電圧が第２電圧線側の電圧となる。また、例えば、入力電圧が立ち上がった時に、第３トランジスタおよび第１トランジスタがオンし、その直後に第２トランジスタがオフする。これにより、出力電圧が第１電圧線側の電圧となる。
【００２１】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置において、第２トランジスタのゲート−ソース間に第２容量素子が挿入されていてもよい。このようにした場合、第２容量素子の容量が、第１容量素子の容量よりも小さくなっていることが好ましい。
【発明の効果】
【００２２】
本発明のインバータ回路および表示装置によれば、第１トランジスタおよび第２トランジスタが同時にオンしたり、第３トランジスタ、第４トランジスタおよび第５トランジスタが同時にオンしたりしている期間がないようにした。これにより、これらのトランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほとんど存在しないので、消費電力を抑えることができる。また、入力電圧が立ち下った時に出力電圧が第２電圧線側の電圧または第１電圧線側の電圧となり、入力電圧が立ち上がった時に出力電圧が上記とは逆側の電圧となるようにした。これにより、出力電圧の波高値が所望の値からずれてしまうのを低減することができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例を表す波形図である。
【図４】図１のインバータ回路の動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】図８に続く動作の一例について説明するための回路図である。
【図１０】図９に続く動作の一例について説明するための回路図である。
【図１１】図１０に続く動作の一例について説明するための回路図である。
【図１２】図１のインバータ回路の入出力信号波形の他の例を表す波形図である。
【図１３】図１のインバータ回路の動作の他の例を表す波形図である。
【図１４】図１のインバータ回路の一変形例を表す回路図である。
【図１５】図１４のインバータ回路の動作の一例を表す波形図である。
【図１６】上記実施の形態およびその変形例のインバータ回路の適用例の一例である表示装置の概略構成図である。
【図１７】図１６の書込線駆動回路および画素回路の一例を表す回路図である。
【図１８】図１６の表示装置の動作の一例を表す波形図である。
【図１９】従来の表示装置の画素回路の一例を表す回路図である。
【図２０】従来のインバータ回路の一例を表す回路図である。
【図２１】図２０のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２２】従来のインバータ回路の他の例を表す回路図である。
【図２３】従来のインバータ回路のその他の例を表す回路図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（図１〜図１１）
２．変形例（図１２〜図１５）
３．適用例（図１６〜図１８）
４．従来技術の説明（図１９〜図２３）
【００２５】
＜実施の形態＞
[構成]
図１は、本発明の一実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の５つのトランジスタＴｒ1〜Ｔｒ5を備えたものである。インバータ回路１は、上記の５つのトランジスタＴｒ1〜Ｔｒ5の他に、２つの容量素子Ｃ1，Ｃ2と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、５Ｔｒ２Ｃの回路構成となっている。
【００２６】
トランジスタＴｒ1が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ2が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ3が本発明の「第３トランジスタ」の一具体例に相当する。また、トランジスタＴｒ4が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴｒ5が本発明の「第５トランジスタ」の一具体例に相当する。また、容量素子Ｃ1が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ2が本発明の「第２容量素子」の一具体例に相当する。
【００２７】
トランジスタＴｒ1〜Ｔｒ5は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ1は、例えば、入力端子ＩＮの電圧（入力電圧Ｖin）と低電圧線ＬLの電圧ＶLとの電位差Ｖgs1（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ1のゲートが入力端子ＩＮに電気的に接続されており、トランジスタＴｒ1のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ1のソースおよびドレインのうち低電圧線ＬLに未接続の端子が出力端子ＯＵＴに電気的に接続されている。トランジスタＴｒ2は、トランジスタＴｒ3のソースまたはドレインのうち低電圧線ＬLに未接続の端子（端子Ａ）の電圧Ｖs3と、出力端子ＯＵＴの電圧（出力電圧Ｖout）との電位差Ｖgs2（またはそれに対応する電位差）に応じて高電圧線ＬH1と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ2のゲートがトランジスタＴｒ3の端子Ａに電気的に接続されている。トランジスタＴｒ2のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ2のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線ＬH1に電気的に接続されている。
【００２８】
トランジスタＴｒ3は、入力電圧Ｖinと低電圧線ＬLの電圧ＶLとの電位差Ｖgs3（またはそれに対応する電位差）に応じてトランジスタＴｒ2のゲートと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴｒ3のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ3のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴｒ3の端子ＡがトランジスタＴｒ2のゲートに電気的に接続されている。つまり、トランジスタＴｒ1，Ｔｒ3は互いの同一の電圧線（低電圧線ＬL）に接続されている。従って、トランジスタＴｒ1の低電圧線ＬL側の端子と、トランジスタＴｒ3の低電圧線ＬL側の端子とは、互いに同電位となっている。トランジスタＴｒ4は、制御端子ＡＺ１に入力される制御信号に応じて容量素子Ｃ1とトランジスタＴｒ2のゲートとの電気的な接続を継断するようになっている。トランジスタＴｒ4のゲートが制御端子ＡＺ１に電気的に接続されている。トランジスタＴｒ4のソースまたはドレインが容量素子Ｃ1に電気的に接続されており、トランジスタＴｒ4のソースおよびドレインのうち容量素子Ｃ1に未接続の端子がトランジスタＴｒ2のゲートに電気的に接続されている。トランジスタＴｒ5は制御端子ＡＺ２に入力される制御信号に応じて高電圧線ＬH2と容量素子Ｃ1との電気的な接続を継断するようになっている。トランジスタＴｒ5のゲートが制御端子ＡＺ２に電気的に接続されている。トランジスタＴｒ5のソースまたはドレインが高電圧線ＬH2に電気的に接続されている。トランジスタＴｒ5のソースおよびドレインのうち高電圧線ＬH2に未接続の端子が容量素子Ｃ1に電気的に接続されている。
【００２９】
低電圧線ＬLが本発明の「第１電圧線」、「第３電圧線」の一具体例に相当する。高電圧線ＬH1が本発明の「第２電圧線」の一具体例に相当し、高電圧線ＬH2が本発明の「第４電圧線」の一具体例に相当する。
【００３０】
高電圧線ＬH1，ＬH2は、低電圧線ＬLの電圧ＶLよりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線ＬH1の電圧は、インバータ回路１の駆動時にＶdd1となっており、高電圧線ＬH2の電圧ＶH2は、インバータ回路１の駆動時にＶdd2（≧Ｖdd1＋Ｖth2）となっている。なお、電圧Ｖth2は、トランジスタＴｒ2の閾値電圧である。一方、低電圧線ＬLは、高電圧線ＬH1の電圧ＶH1よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線ＬLの電圧ＶLは、インバータ回路１の駆動時に電圧Ｖss（＜Ｖdd1）となっている。
【００３１】
制御端子ＡＺ１は、所定のパルス信号を出力する電源Ｓ1（図示せず）に接続されている。制御端子ＡＺ２は、所定のパルス信号を出力する電源Ｓ2（図示せず）に接続されている。電源Ｓ1は、例えば、図２（Ｃ）に示したように、制御端子ＡＺ２にローが印加されている間に、ハイを出力するようになっている。一方、電源Ｓ2は、例えば、図２（Ｂ）に示したように、制御端子ＡＺ１にローが印加されている間に、ハイを出力するようになっている。つまり、電源Ｓ1および電源Ｓ2は、トランジスタＴｒ4，Ｔｒ5が同時にオン状態とならないように、交互にハイを出力する（つまり、トランジスタＴｒ4，Ｔｒ5を交互にオンオフする）ようになっている。電源Ｓ1は、入力電圧Ｖinが立ち下がるタイミングとは異なるタイミングで、電源Ｓ1の出力電圧がローからハイに変移する（つまり、トランジスタＴｒ4をオンする）ようになっている。電源Ｓ1は、例えば、入力電圧Ｖinが立ち下がる直前に電源Ｓ1の出力電圧がローからハイに変移するようになっている。
【００３２】
容量素子Ｃ1は、トランジスタＴｒ5のソースおよびドレインのうち高電圧線ＬH2に未接続の端子と低電圧線ＬLとの間に挿入されている。容量素子Ｃ2は、トランジスタＴｒ2のゲートとトランジスタＴｒ2のソースの間に挿入されている。容量素子Ｃ1，Ｃ2のそれぞれの容量は、トランジスタＴｒ1〜Ｔｒ5の寄生容量よりも十分に大きな値となっている。容量素子Ｃ2の容量は、容量素子Ｃ1の容量よりも小さな値となっている。容量素子Ｃ1の容量は、入力端子ＩＮに立下り電圧が入力され、トランジスタＴｒ3がオフしたときに、トランジスタＴｒ2のゲートをＶSS＋Ｖth2以上の電圧にチャージすることの可能な値となっている。なお、Ｖth2は、トランジスタＴｒ2の閾値電圧である。容量素子Ｃ1，Ｃ2のそれぞれの容量は、以下の数１を満たしていることが好ましい。容量素子Ｃ1，Ｃ2が出力端子ＯＵＴと低電圧線ＬLとの間に生じる寄生容量Ｃout（図示せず）よりも十分に小さな値であるとすると、容量素子Ｃ1，Ｃ2が数１を満たすならば、後述する入力電圧Ｖinが立ち下がった時、トランジスタＴｒ4がオン状態でトランジスタＴｒ2のゲート−ソース間電圧をトランジスタＴｒ2の閾値電圧Ｖth2以上とすることができ、出力電圧Ｖoutがローからハイに変移することができる。
（数１）
Ｃ1（Ｖdd2−Ｖss）／（Ｃ1＋Ｃ2）＞Ｖth2
【００３３】
ところで、インバータ回路１は、従来のインバータ回路（図２０のインバータ回路２００）との関係では、出力段のトランジスタＴｒ1，Ｔｒ2と入力端子ＩＮとの間に、制御素子１０および容量素子Ｃ2を挿入したものに相当する。ここで、制御素子１０は、例えば、図１に示したように、入力端子ＩＮに電気的に接続された端子Ｐ1、低電圧線ＬLに電気的に接続された端子Ｐ2、トランジスタＴｒ2のゲートに電気的に接続された端子Ｐ3、および高電圧線ＬH2に電気的に接続された端子Ｐ4を有している。制御素子１０は、さらに、例えば、図１に示したように、トランジスタＴｒ3〜Ｔｒ5、および容量素子Ｃ1を含んで構成されている。
【００３４】
制御素子１０は、例えば、端子Ｐ1に立下り電圧が入力されたときに、端子Ｐ3に電気的に接続されたトランジスタＴｒ2のゲートを、ＶSS＋Ｖth2以上の電圧にチャージするようになっている。また、制御素子１０は、例えば、端子Ｐ1に立上り電圧が入力されたときに、端子Ｐ3に電気的に接続されたトランジスタＴｒ2のゲート電圧Ｖg2を、ＶSS＋Ｖth2未満の電圧にするようになっている。なお、制御素子１０の動作説明は、下記のインバータ回路１の動作説明と併せて行うものとする。
【００３５】
[動作]
次に、図３〜１１を参照しつつ、インバータ回路１の動作の一例について説明する。図３は、インバータ回路１の動作の一例を表す波形図である。図４〜図１１は、インバータ回路１の一連の動作の一例を表す回路図である。
【００３６】
まず、図４に示したように、入力電圧Ｖinがロー（Ｖss）となっており、トランジスタＴｒ5がオンしており、トランジスタＴｒ4がオフしているとする。このとき、トランジスタＴｒ1，Ｔｒ3はオフしており、容量素子Ｃ1にはＶdd2が充電されており、トランジスタＴｒ5のソース電圧Ｖs5がＶdd2となっている。さらに、トランジスタＴｒ2のゲート電圧Ｖg2もＶdd2となっており、トランジスタＴｒ2がオンしている。従って、このときは、出力端子ＯＵＴには、出力電圧ＶoutとしてＶdd1が出力されている。
【００３７】
次に、図５に示したように、入力電圧Ｖinがロー（Ｖss）となっている状態で、トランジスタＴｒ5がオフしたのちトランジスタＴｒ4がオンする。つまり、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変化する前に、トランジスタＴｒ4がオンする。トランジスタＴｒ2のゲート電圧Ｖg2は、トランジスタＴｒ4がオンする前からＶdd2となっている。そのため、トランジスタＴｒ4がオフからオンに変化しても、トランジスタＴｒ2はオン状態を維持しており、出力電圧ＶoutについてもＶdd1が維持されている。
【００３８】
次に、入力電圧Ｖinがロー（Ｖss）となっている状態で、トランジスタＴｒ4がオフしたのちトランジスタＴｒ5がオンする。同様にして、トランジスタＴｒ4，Ｔｒ5がオン、オフを繰り返したのち、トランジスタＴｒ4がオンしている時（トランジスタＴｒ5がオフしている時）に、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変化する（図６）。すると、トランジスタＴｒ1，Ｔｒ3がオンし、トランジスタＴｒ2のゲートおよびソースが低電圧線ＬLの電圧ＶL（＝Ｖss）に充電される。これにより、トランジスタＴｒ2がオフし、出力端子ＯＵＴには、出力電圧ＶoutとしてＶssが出力される。また、トランジスタＴｒ4がオンすると、Ｖdd2が充電された容量素子Ｃ1がトランジスタＴｒ4を介して低電圧線ＬLに接続される。これにより、容量素子Ｃ1のトランジスタＴｒ5側の端子（端子Ｂ）の電圧がＶdd2から徐々に低下し、最終的にＶssとなる。
【００３９】
その後、入力電圧Ｖinがハイ（Ｖdd1）となっている状態で、トランジスタＴｒ4がオフしたのちトランジスタＴｒ5がオンする。同様にして、トランジスタＴｒ4，Ｔｒ5がオン、オフを繰り返したのち、トランジスタＴｒ4がオンしている時（トランジスタＴｒ5がオフしている時）に、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化する。すると、トランジスタＴｒ1，Ｔｒ3がオフする。
【００４０】
ここで、トランジスタＴｒ4がオンすると、容量素子Ｃ1の電圧（端子Ｂの電圧）は、上述したように、Ｖdd2から徐々に低下することとなる（図７）。なお、図７中のＶxは、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化する直前の容量素子Ｃ1の電圧（端子Ｂの電圧）である。その後、トランジスタＴｒ4がオンした後に、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化してトランジスタＴｒ3がオフする（図８）。この時、容量素子Ｃ1がトランジスタＴｒ2のゲートにトランジスタＴｒ4を介して接続されるので、容量素子Ｃ1がトランジスタＴｒ2のゲートをチャージする。その結果、容量素子Ｃ1の電圧およびトランジスタＴｒ2のゲート電圧Ｖg2はそれぞれ、Ｖyという電圧となる。
【００４１】
このとき、Ｖyが、低電圧線ＬLの電圧（＝Ｖss）と、トランジスタＴｒ2の閾値電圧Ｖth2との和（Ｖss＋Ｖth2）以上の値となっている場合は、トランジスタＴｒ2がオンし、トランジスタＴｒ2に電流が流れ、出力電圧Ｖoutが徐々に増加してゆく（図８）。一定期間経過後、出力電圧Ｖoutは、ＶZという電圧となる。トランジスタＴｒ2のゲート−ソース間には、容量素子Ｃ2が接続されている。そのため、容量素子Ｃ2によるブートストラップ動作により、トランジスタＴｒ2のソース電圧Ｖs2の変化に連動してトランジスタＴｒ2のゲート電圧Ｖg2も変化しようとする。しかし、トランジスタＴｒ4がオンしており、トランジスタＴｒ2に容量素子Ｃ1が接続されているので、トランジスタＴｒ2のゲート電圧Ｖg2はほぼＶyとなる。
【００４２】
ここで、Ｖyという電圧について考える。トランジスタＴｒ1〜Ｔｒ5の寄生容量が容量素子Ｃ1，Ｃ2と比べて無視できるくらい小さく、さらに、出力端子ＯＵＴの寄生容量Ｃout（図９参照）が容量素子Ｃ2と比べて非常に大きいとする。このとき、ＶyはＶxを用いて式（１）のように表される。
Ｖy＝Ｃ1（Ｖx−Ｖss）／（Ｃ1＋Ｃ2）＋Ｖss…(１）
【００４３】
式（１）から、Ｖyは容量素子Ｃ1，Ｃ2の容量によって決定され、容量素子Ｃ1の容量が大きければＶyはほぼＶxとなることがわかる。
【００４４】
入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変化したのち、トランジスタＴｒ4がオフする。このとき、トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2がトランジスタＴｒ2の閾値電圧Ｖth2以上となっていれば（Ｖy−ＶZ＞Ｖth2）、トランジスタＴｒ2がオンし、トランジスタＴｒ2のソース電圧Ｖs2が上昇を続ける（図１０）。トランジスタＴｒ2のソース電圧Ｖs2が上昇する際に、トランジスタＴｒ4はオフしており、トランジスタＴｒ2のゲートと容量素子Ｃ1とが互いに分離されている。そのため、トランジスタＴｒ2のゲート電圧Ｖg2は、容量素子Ｃ2によるブートストラップ動作により、トランジスタＴｒ2のソース電圧Ｖs2の変化に連動して変化する。一定時間経過後、出力端子ＯＵＴには、出力電圧ＶoutとしてＶdd1という電圧が出力される。トランジスタＴｒ4がオフしたのち、トランジスタＴｒ5が再びオンする。これにより、容量素子Ｃ1がＶdd2という値にチャージされる
【００４５】
トランジスタＴｒ5がオフしたのち、トランジスタＴｒ4が再びオンする（図１１）。これにより、再び容量結合が発生し、容量素子Ｃ1がトランジスタＴｒ2のゲートをチャージする。その結果、容量素子Ｃ1およびトランジスタＴｒ2のゲートの電圧はそれぞれ、同一の電圧となる。このときのトランジスタＴｒ2のゲート電圧Ｖg2をＶaとする。トランジスタＴｒ2のゲート−ソース間電圧Ｖgs2は、Ｖa−Ｖdd1となり、トランジスタＴｒ4がオフする。これらの動作を繰り返すことにより、トランジスタＴｒ2のゲート電圧Ｖg2は、Ｖdd2となる。これにより、出力端子ＯＵＴには、出力電圧ＶoutとしてＶdd1が出力される。
【００４６】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））が出力端子ＯＵＴから出力される。
【００４７】
[効果]
ところで、例えば、図２０に示したような従来のインバータ回路２００は、２つのｎチャネルＭＯＳ型のトランジスタＴｒ1，Ｔｒ2が直列接続された単チャネル型の回路構成となっている。インバータ回路２００では、例えば、図２１に示したように、入力電圧ＶinがＶssとなっている時、出力電圧ＶoutがＶddとはならず、Ｖdd−Ｖth2となってしまう。つまり、出力電圧Ｖoutには、トランジスタＴｒ2の閾値電圧Ｖth2が含まれており、出力電圧Ｖoutは、トランジスタＴｒ2の閾値電圧Ｖthのばらつきの影響を大きく受けてしまう。
【００４８】
そこで、例えば、図２２のインバータ回路３００に示したように、トランジスタＴｒ2のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖddよりも高い電圧Ｖdd2（＝Ｖdd＋Ｖth2）が印加される高電圧配線ＬH2にゲートを接続することが考えられる。また、例えば、図２３のインバータ回路４００に示したようなブートストラップ型の回路構成が考えられる。
【００４９】
しかし、図２０、図２２、図２３のいずれの回路においても、入力電圧Ｖinがハイとなっている時、つまり、出力電圧Ｖoutがローとなっている時まで、トランジスタＴｒ1，Ｔｒ2を介して、高電圧配線ＬH側から低電圧配線ＬL側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。また、図２０、図２２、図２３の回路においては、例えば、図２１（Ｂ）の破線で囲んだ箇所に示したように、入力電圧ＶinがＶddとなっている時、出力電圧ＶoutがＶssとはならず、出力電圧Ｖoutの波高値がばらついてしまう。そのため、例えば、これらのインバータ回路を、アクティブマトリクス方式の有機ＥＬ表示装置におけるスキャナに用いた場合には、画素回路内の駆動トランジスタの閾値補正や移動度補正が画素回路ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという。
【００５０】
一方、本実施の形態のインバータ回路１では、トランジスタＴｒ2のゲートと低電圧線ＬLとの間、トランジスタＴｒ2のソースと低電圧線ＬLとの間には、入力電圧Ｖinと低電圧線ＬLの電圧ＶLとの電位差に応じてオンオフ動作するトランジスタＴｒ1，Ｔｒ3が設けられている。これにより、トランジスタＴｒ1，Ｔｒ3のそれぞれのゲート電圧がハイ（Ｖdd1）からロー（Ｖss）に変移（低下）する時に、トランジスタＴｒ1，Ｔｒ3のそれぞれのオン抵抗が徐々に大きくなり、トランジスタＴｒ2のゲートおよびソースが低電圧線ＬLの電圧ＶLに充電されるのに要する時間が長くなる。さらに、トランジスタＴｒ1，Ｔｒ3のそれぞれのゲート電圧がロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）する時に、トランジスタＴｒ1，Ｔｒ3のそれぞれのオン抵抗が徐々に小さくなり、トランジスタＴｒ2のゲートおよびソースが低電圧線ＬLの電圧ＶLに充電されるのに要する時間が短くなる。また、本実施の形態のインバータ回路１では、容量素子Ｃ1がトランジスタＴｒ5のソースに接続されるとともに、トランジスタＴｒ4を介してトランジスタＴｒ2のゲートに接続されている。これにより、入力端子ＩＮに立下り電圧が入力され、トランジスタＴｒ1，Ｔｒ3がオフしたときに、Ｖdd2が充電された容量素子Ｃ1によって、トランジスタＴｒ2のゲートがＶSS＋Ｖth2以上の電圧にチャージされる。その結果、トランジスタＴｒ2がオンし、出力電圧Ｖoutが高電圧線ＬH1側の電圧（Ｖdd1）となる。
【００５１】
このように、本実施の形態のインバータ回路１では、トランジスタＴｒ1とトランジスタＴｒ2とが同時にオンしている期間や、トランジスタＴｒ3〜Ｔｒ5が同時にオンしている期間がないようにした。これにより、トランジスタＴｒ1，Ｔｒ2を介したり、トランジスタＴｒ3〜Ｔｒ5を介したりして、高電圧線ＶH1と低電圧線ＬLとの間、高電圧線ＶH2と低電圧線ＬLとの間を流れる電流（貫通電流）はほとんど存在しない。その結果、消費電力を抑えることができる。また、入力電圧Ｖinがハイ（Ｖdd1）からロー（Ｖss）に変移（低下）したときに出力電圧Ｖoutが高電圧線ＶH1側の電圧となり、入力電圧Ｖinがロー（Ｖss）からハイ（Ｖdd1）に変移（上昇）したときに出力電圧Ｖoutが低電圧線ＬL側の電圧となるようにした。これにより、出力電圧Ｖoutのばらつきをなくすことができる。その結果、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００５２】
＜変形例＞
上記実施の形態において、例えば、図１２、図１３に示したように、入力端子ＩＮに立下り電圧が入力される時に、トランジスタＴｒ4をオフしておき、入力端子ＩＮに立下り電圧が入力された後に、トランジスタＴｒ4をオンするようにしてもよい。このようにした場合には、容量素子Ｃ1の電圧（トランジスタＴｒ5のソース電圧）がトランジスタＴｒ3によってＶdd2から低下することを防ぐことができる。その結果、インバータ回路１を高速に動作させることが可能となる。
【００５３】
また、上記実施の形態およびその変形例において、例えば、図１４に示したように、インバータ回路１において、容量素子Ｃ2を削除することも可能である。そのようにした場合には、上述の式（１）に示したゲート電圧ＶyをほぼＶxにすることができる（図１５（Ｅ）参照）。これにより、インバータ回路１をより高速に動作させることができる。
【００５４】
また、上記実施の形態およびその変形例では、トランジスタＴｒ1〜Ｔｒ5が、ｎチャネルＭＯＳ型のＴＦＴにより形成されていたが、例えば、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。ただし、この場合には、トランジスタＴｒ1〜Ｔｒ5がローからハイに変移（上昇）する時の過渡応答と、トランジスタＴｒ1〜Ｔｒ7がハイからローに変移（下降）する時の過渡応答とが互いに逆となる。さらに、高電圧線ＶH1が低電圧線ＬL1に置き換えられ、高電圧線ＶH2が低電圧線ＬL2に置き換えられ、低電圧線ＬLが高電圧線ＶHに置き換えられる。
【００５５】
なお、この場合に、低電圧線ＬL1，ＬL2は、高電圧線ＶHの電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されている。低電圧線ＬL1の電圧は、インバータ回路の駆動時にＶss1となっており、低電圧線ＬL2の電圧は、インバータ回路の駆動時にＶss2（≦Ｖss1−Ｖth2）となっている。一方、高電圧線ＶHは、低電圧線ＬL1，ＬL2の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されており、高電圧線ＶHの電圧は、インバータ回路の駆動時に電圧Ｖdd（＞Ｖss1）となっている。
【００５６】
＜適用例＞
図１６は、上記各実施の形態およびそれらの変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０（表示部）と、駆動回路１２０（駆動部）とを備えている。
【００５７】
（表示パネル１１０）
表示パネル１１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂが２次元配置された表示領域１１０Ａを有している。表示領域１１０Ａとは、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【００５８】
（表示領域１１０Ａ）
図１７は、表示領域１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。なお、本適用例では、一対の有機ＥＬ素子１１１および画素回路１１２が１つの画素１１３を構成している。より詳細には、図１２に示したように、一対の有機ＥＬ素子１１１Ｒおよび画素回路１１２が１つの赤色用の画素１１３Ｒを構成し、一対の有機ＥＬ素子１１１Ｇおよび画素回路１１２が１つの緑色用の画素１１３Ｇを構成し、一対の有機ＥＬ素子１１１Ｂおよび画素回路１１２が１つの青色用の画素１１３Ｂを構成している。さらに、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂが１つの表示画素１１４を構成している。
【００５９】
各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃsとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ100または書き込みトランジスタＴｒ200は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００６０】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端（図示せず）と、書き込みトランジスタＴｒ200のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端（図示せず）と、書き込みトランジスタＴｒ200のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端（図示せず）と、駆動トランジスタＴｒ100のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ200のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方（図示せず）は、駆動トランジスタＴｒ100のゲート電極（図示せず）と、保持容量Ｃsの一端に接続されている。駆動トランジスタＴｒ100のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方（図示せず）と保持容量Ｃsの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。
【００６１】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図１６、図１７を参照して説明する。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５を有している。
【００６２】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【００６３】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００６４】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａ（信号電圧Ｖsig）を各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ1のゲートに所定の電圧を印加することを指している。
【００６５】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖofs、Ｖsig）を順番に供給するようになっている。
【００６６】
ここで、オフセット電圧Ｖofsは、信号電圧Ｖsigの値に依らず一定電圧値となっている。また、信号電圧Ｖsigは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖsigの最小電圧はオフセット電圧Ｖofsよりも低い電圧値となっており、信号電圧Ｖsigの最大電圧はオフセット電圧Ｖofsよりも高い電圧値となっている。
【００６７】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路５を備えている。バッファ回路５は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖdd1、Ｖss）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖdd1、Ｖss）を供給し、書き込みトランジスタＴｒ200を制御するようになっている。
【００６８】
ここで、電圧Ｖdd1は、書き込みトランジスタＴｒ200のオン電圧以上の値となっている。Ｖdd1は、後述の消光時や閾値補正時に、書込線駆動回路１２４から出力される電圧値である。Ｖssは、書き込みトランジスタＴｒ200のオン電圧よりも低い値となっており、かつ、Ｖdd1よりも低い値となっている。
【００６９】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶccH、ＶccL）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶccH、ＶccL）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【００７０】
ここで、電圧ＶccLは、有機ＥＬ素子１１１の閾値電圧Ｖelと、有機ＥＬ素子１１１のカソードの電圧Ｖcaとを足し合わせた電圧（Ｖel＋Ｖca）よりも低い電圧値である。また、電圧ＶccHは、電圧（Ｖel＋Ｖca）以上の電圧値である。
【００７１】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ100の閾値電圧Ｖthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖthや移動度μの変動に対する補正動作が組み込まれている。
【００７２】
図１８は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図１８（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図１８（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図１８（Ｃ）には電源線ＰＳＬに、電圧ＶccHと、電圧ＶccLが印加されている様子が示されている。さらに、図１８（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【００７３】
（Ｖth補正準備期間）
まず、Ｖth補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶoffとなっており、電源線ＤＳＬの電圧がＶccHとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccHからＶccLに下げる（Ｔ1）。すると、ソース電圧ＶsがＶccLとなり、有機ＥＬ素子１１１が消光する。その後、信号線ＤＴＬの電圧がＶofsとなっている時に書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsとする。
【００７４】
（最初のＶth補正期間）
次に、Ｖthの補正を行う。具体的には、書込みトランジスタＴｒ200がオンしており、信号線ＤＴＬの電圧がＶofsとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccLからＶccHに上げる（Ｔ2）。すると、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ3）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなり、Ｖthの補正が休止する。
【００７５】
（最初のＶth補正休止期間）
Ｖth補正が休止している期間中は、例えば、先のＶth補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶth補正を行った行（画素）において、ソース電圧ＶsがＶofs−Ｖthよりも低いので、Ｖth補正休止期間中にも、先のＶth補正を行った行（画素）において、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇し、保持容量Ｃsを介したカップリングによりゲート電圧Ｖgも上昇する。
【００７６】
（２回目のＶth補正期間）
次に、Ｖth補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっており、Ｖth補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsにする（Ｔ4）。このとき、ソース電圧ＶsがＶofs−Ｖthよりも低い場合（Ｖth補正がまだ完了していない場合）には、駆動トランジスタＴｒ100がカットオフするまで（ゲート−ソース間電圧ＶgsがＶthになるまで）、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ5）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖgsを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００７７】
なお、このＶth補正期間において、保持容量ＣsがＶthに充電され、ゲート−ソース間電圧ＶgsがＶthとなった場合には、駆動回路１２０は、Ｖth補正を終了する。しかし、ゲート−ソース間電圧ＶgsがＶthにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶgsがＶthに到達するまで、Ｖth補正と、Ｖth補正休止とを繰り返し実行する。
【００７８】
（書き込み・μ補正期間）
Ｖth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ（Ｔ6）、駆動トランジスタＴｒ100のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ100のゲート電圧Ｖgが信号線ＤＴＬの電圧Ｖsigとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖelよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流Ｉdsは有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶsがΔＶyだけ上昇し、やがてゲート−ソース間電圧ＶgsがＶsig＋Ｖth−ΔＶyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ100の移動度μが大きい程、ΔＶyも大きくなるので、ゲート−ソース間電圧Ｖgsを発光前にΔＶyだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【００７９】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ7）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなり、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖel以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【００８０】
本適用例の表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【００８１】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路５は、上述したインバータ回路１を複数含んで構成されている。これにより、バッファ回路５内を流れる貫通電流はほとんど存在しないので、バッファ回路５の消費電力を抑えることができる。また、バッファ回路５の出力電圧のばらつきが少ないので、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正や移動度補正の、画素回路１１２ごとのばらつきを低減することができ、さらには画素１１３ごとの輝度のばらつきを低減することができる。
【００８２】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【００８３】
例えば、上記適用例では、上記各実施の形態に係るインバータ回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【符号の説明】
【００８４】
１，２００，３００，４００…インバータ回路、５…バッファ回路、１０…制御素子、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｂ…端子、ＡＺ１，ＡＺ２…制御端子、Ｃ，Ｄ…接続点、Ｃ1，Ｃ2…容量素子、Ｃs…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ…入力端子、Ｉds…電流、ＬH，ＬH1，ＬH2…高電圧線、ＬL，ＬL1，ＬL2…低電圧線、ＯＵＴ…出力端子、Ｐ…ＷＳパルス、Ｐ1〜Ｐ4…端子、ＰＳＬ…電源線、Ｓ1，Ｓ2…電源、Ｔｒ1〜Ｔｒ5…トランジスタ、Ｔｒ100…駆動トランジスタ、Ｔｒ200…書き込みトランジスタ、ＶCCH，ＶCCL，Ｖdd，Ｖdd1，Ｖdd2，ＶH1，ＶH2，ＶL，Ｖss，Ｖy，…電圧、Ｖg，Ｖg2…ゲート電圧、Ｖgs，Ｖgs1〜Ｖgs3…ゲート−ソース間電圧、Ｖin…入力電圧、Ｖofs…オフセット電圧、Ｖout…出力電圧、Ｖs，Ｖs2，Ｖs5…ソース電圧、Ｖsig…信号電圧、Ｖth，Ｖth2，Ｖel…閾値電圧、ＷＳＬ…書込線、μ…移動度。
【特許請求の範囲】
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて前記第１容量素子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて前記第１容量素子と第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線と未接続の端子と第５電圧線との間に挿入されている
インバータ回路。
【請求項２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートには第１制御信号が供給され、前記第４トランジスタのドレインまたはソースは前記第２トランジスタのゲートに電気的に接続され、
前記第５トランジスタのゲートには第２制御信号が供給され、前記第５トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、前記第５トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第４トランジスタのドレインおよびソースのうち前記第２トランジスタのゲートに未接続の端子に電気的に接続され、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線と未接続の端子と第５電圧線との間に挿入されている
インバータ回路。
【請求項３】
前記第２トランジスタのゲート−ソース間に挿入された第２容量素子をさらに備えた
請求項１または請求項２に記載のインバータ回路。
【請求項４】
前記第２容量素子の容量は、前記第１容量素子の容量よりも小さくなっている
請求項３に記載のインバータ回路。
【請求項５】
前記第１容量素子および前記第２容量素子のそれぞれの容量は、以下の式を満たす
請求項３または請求項４に記載のインバータ回路。
Ｃ1（Ｖdd2−Ｖss）／（Ｃ1＋Ｃ2）＞Ｖth2
Ｃ1：前記第１容量素子の容量
Ｃ2：前記第２容量素子の容量
Ｖdd2：前記第４電圧線の電圧
Ｖss：前記第１電圧線の電圧
Ｖth2：前記第２トランジスタの閾値電圧
【請求項６】
前記第１電圧線、前記第３電圧線および前記第５電圧線は、互いに同電位となっている
請求項１ないし請求項５のいずれか一項に記載のインバータ回路。
【請求項７】
前記第２電圧線および前記第４電圧線は、前記第１電圧線、前記第３電圧線および前記第５電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項６に記載のインバータ回路。
【請求項８】
前記第４電圧線は、前記第２電圧線の電圧よりも、少なくとも前記第２トランジスタの閾値電圧分だけ高い電圧を出力する電源に接続されている
請求項７に記載のインバータ回路。
【請求項９】
前記第４トランジスタおよび前記第５トランジスタは、前記第４トランジスタおよび前記第５トランジスタが同時にオン状態とならないように、交互にオンオフされる
請求項１ないし請求項８のいずれか一項に記載のインバータ回路。
【請求項１０】
前記第４トランジスタは、前記入力端子の電圧が立ち下がる前にオンする
請求項９に記載のインバータ回路。
【請求項１１】
前記第４トランジスタは、前記入力端子の電圧が立ち下がった後にオンする
請求項９に記載のインバータ回路。
【請求項１２】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて前記第１容量素子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて前記第１容量素子と第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線と未接続の端子と第５電圧線との間に挿入されている
表示装置。
【請求項１３】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートには第１制御信号が供給され、前記第４トランジスタのドレインまたはソースは前記第２トランジスタのゲートに電気的に接続され、
前記第５トランジスタのゲートには第２制御信号が供給され、前記第５トランジスタのドレインまたはソースの一方は第４電圧線に電気的に接続され、前記第５トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第４トランジスタのドレインおよびソースのうち前記第２トランジスタのゲートに未接続の端子に電気的に接続され、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線に未接続の端子と第５電圧線との間に挿入されている
表示装置。
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて前記第１容量素子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて前記第１容量素子と第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線と未接続の端子と第５電圧線との間に挿入されている
インバータ回路。
【請求項２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートには第１制御信号が供給され、前記第４トランジスタのドレインまたはソースは前記第２トランジスタのゲートに電気的に接続され、
前記第５トランジスタのゲートには第２制御信号が供給され、前記第５トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、前記第５トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第４トランジスタのドレインおよびソースのうち前記第２トランジスタのゲートに未接続の端子に電気的に接続され、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線と未接続の端子と第５電圧線との間に挿入されている
インバータ回路。
【請求項３】
前記第２トランジスタのゲート−ソース間に挿入された第２容量素子をさらに備えた
請求項１または請求項２に記載のインバータ回路。
【請求項４】
前記第２容量素子の容量は、前記第１容量素子の容量よりも小さくなっている
請求項３に記載のインバータ回路。
【請求項５】
前記第１容量素子および前記第２容量素子のそれぞれの容量は、以下の式を満たす
請求項３または請求項４に記載のインバータ回路。
Ｃ1（Ｖdd2−Ｖss）／（Ｃ1＋Ｃ2）＞Ｖth2
Ｃ1：前記第１容量素子の容量
Ｃ2：前記第２容量素子の容量
Ｖdd2：前記第４電圧線の電圧
Ｖss：前記第１電圧線の電圧
Ｖth2：前記第２トランジスタの閾値電圧
【請求項６】
前記第１電圧線、前記第３電圧線および前記第５電圧線は、互いに同電位となっている
請求項１ないし請求項５のいずれか一項に記載のインバータ回路。
【請求項７】
前記第２電圧線および前記第４電圧線は、前記第１電圧線、前記第３電圧線および前記第５電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項６に記載のインバータ回路。
【請求項８】
前記第４電圧線は、前記第２電圧線の電圧よりも、少なくとも前記第２トランジスタの閾値電圧分だけ高い電圧を出力する電源に接続されている
請求項７に記載のインバータ回路。
【請求項９】
前記第４トランジスタおよび前記第５トランジスタは、前記第４トランジスタおよび前記第５トランジスタが同時にオン状態とならないように、交互にオンオフされる
請求項１ないし請求項８のいずれか一項に記載のインバータ回路。
【請求項１０】
前記第４トランジスタは、前記入力端子の電圧が立ち下がる前にオンする
請求項９に記載のインバータ回路。
【請求項１１】
前記第４トランジスタは、前記入力端子の電圧が立ち下がった後にオンする
請求項９に記載のインバータ回路。
【請求項１２】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて前記第１容量素子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて前記第１容量素子と第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線と未接続の端子と第５電圧線との間に挿入されている
表示装置。
【請求項１３】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタのゲートは前記入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートには第１制御信号が供給され、前記第４トランジスタのドレインまたはソースは前記第２トランジスタのゲートに電気的に接続され、
前記第５トランジスタのゲートには第２制御信号が供給され、前記第５トランジスタのドレインまたはソースの一方は第４電圧線に電気的に接続され、前記第５トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第４トランジスタのドレインおよびソースのうち前記第２トランジスタのゲートに未接続の端子に電気的に接続され、
前記第１容量素子は、前記第５トランジスタのソースおよびドレインのうち前記第４電圧線に未接続の端子と第５電圧線との間に挿入されている
表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−２１７１７５（Ｐ２０１１−２１７１７５Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−８４２２４（Ｐ２０１０−８４２２４）
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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