シリコン・オン・インシュレータ・ラッチアップ・パルス放射線検出器
【課題】シリコン・オン・インシュレータ技術を使用して形成した放射線検出器を提供すること。
【解決手段】この放射線検出器は、絶縁基板上に形成され、ＰＮＰＮ構造を有するシリコン層と、このＰＮＰＮ構造上に形成され、ＰＮゲートを有するゲート層とを備える。放射線検出器内の入射放射線に応答してのみ、ラッチアップが生じる。第２の態様は、シリコン・オン・インシュレータＰＮＰＮダイオード構造を備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、放射線検出器である。第３の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層が、ＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器である。
【解決手段】この放射線検出器は、絶縁基板上に形成され、ＰＮＰＮ構造を有するシリコン層と、このＰＮＰＮ構造上に形成され、ＰＮゲートを有するゲート層とを備える。放射線検出器内の入射放射線に応答してのみ、ラッチアップが生じる。第２の態様は、シリコン・オン・インシュレータＰＮＰＮダイオード構造を備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、放射線検出器である。第３の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層が、ＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、より詳細には、シリコン・オン・インシュレータ（ＳＯＩ）技術を使用して形成されたラッチアップ・パルス放射線検出器に関する。
【背景技術】
【０００２】
シリコン・オン・インシュレータ（ＳＯＩ）技術は、集積回路分野で重要性が増してきているが、絶縁材料の層の上にある、半導体材料の比較的薄い層内に半導体デバイス（例えば、ダイオード、トランジスタなど）を形成することに関係している。ＳＯＩ技術は、バルク相補型金属酸化膜半導体（ＣＭＯＳ）プロセスに比べて、例えば高性能、高搭載密度、低消費電力、およびラッチアップの実質的な減少を含めて、多くの利点を提供する。
【０００３】
すべての接合分離型、またはバルク型ＣＭＯＳプロセスにおいて、ラッチアップの原因が存在する寄生ＰＮＰＮパスである。このような寄生ＰＮＰＮパスで形成された寄生ＰＮＰおよびＮＰＮバイポーラ・トランジスタは、通常の条件では、活性化できない。しかし、ある種の条件では、例えば、スプリアスな電流スパイク（spurious current spike）に応答して、寄生ＰＮＰおよびＮＰＮトランジスタは、活性化することがあり、それによって長い正のフィードバックを有する回路が形成される、すなわちラッチアップが起きる。
【０００４】
寄生ＰＮＰＮバイポーラ・トランジスタによって引き起こされるラッチアップを利用するために、しばしばバルク型ＣＭＯＳプロセスを使用して放射線検出器を形成する。具体的には、バルク型ＣＭＯＳタイプ放射線検出器は、検出器の内部で十分に大きい電流スパイクを生じることができる、α粒子、宇宙線、または他のタイプの放射線との相互作用に応答して選択的にラッチアップ状態に入るように設計されている。遺憾ながら、ＳＯＩ技術の特徴の１つが、ラッチアップを実質的に減少させることなので、イオン化放射線トリガ・ラッチアップ（ionizing-radiation-triggered latch-up）が生じ得るＳＯＩ放射線検出器を作製することは非常に困難であることがわかっている。このようなＳＯＩタイプ放射線検出器ができれば、ＳＯＩ技術がもたらす利点がバルク型ＣＭＯＳプロセスに比べて多いので、望ましいはずである。
【０００５】
バルク型ＣＭＯＳプロセスを用いて形成されたＰＮＰＮダイオード構造は、一般に、放射線検出器を作製するために使用される。遺憾ながら、このバルク型ＣＭＯＳ構造は、ＳＯＩ技術では存在しない素子分離のすぐ下の電流経路を利用しており、したがって、この設計は、放射線検出器として使用するには適さなくなっている。
【０００６】
図１に示すＰＮＰＮダイオード構造１０は、絶縁基板１２、絶縁基板１２上に形成されたシリコン層１４、シリコン層１４上に形成されたゲート酸化物層（例えば、二酸化ケイ素）１６、ゲート酸化物層１６上に形成されたゲート層１８、およびゲート層１８の上に形成されたシリサイド・ストラップ２０を備える。シリコン層１４は、高ドープＰ＋領域２２、高ドープＮ＋領域２４、低ドープＮウェル２６、および低ドープＰウェル２８を備える。ゲート層１８は、シリサイド・ストラップ２０によって結合された、高ドープＰ＋領域３０および高ドープＮ＋領域３２を備える。ゲート層１８のＰ＋領域３０の側面３４とＮ＋領域３２の側面３６の界面４６は、シリコン層１４のＮウェル２６の側面３８とＰウェル２８の側面４０の界面４８にほぼ一致している。ゲート層１８のＰ＋領域３０の対向側面４２は、シリコン層１４のＰ＋領域２２の上に部分的に広がっている。同様に、ゲート層１８のＮ＋領域３２の対向側面４４は、シリコン層１４のＮ＋領域２４の上に部分的に広がっている。ＰＮＰＮダーオード構造１０は、当業者に知られた従来のＳＯＩプロセスを使用して形成することができる。
【０００７】
図２に示すように、動作時は、シリコン層１４のＰ＋領域２２がソース電圧（例えば、ＶＤＤ）に結合され、シリコン層１４のＮ＋領域２４がアース（例えば、ＶＳＳ）に結合され、他方ゲート層１８は、ある動作電圧にある。ソース（Ｓｐ）がＰ＋領域２２で形成され、本体（Ｂｐ）がＮウェル２６で形成され、ドレイン（Ｄｐ）がＰウェル２８で形成され、ゲート（Ｇｐ）がゲート層１８のＰ＋領域３０で形成された、寄生ＰＭＯＳＦＥＴ５０がシリコン層１４内に形成される。同様に、ソース（Ｓｎ）がＮ＋領域２４で形成され、本体（Ｂｎ）がＰウェル２８で形成され、ドレイン（Ｄｎ）がＮウェル２６で形成され、ゲート（Ｇｎ）がゲート層１８のＮ＋領域３２で形成された、寄生ＮＭＯＳＦＥＴ５２がシリコン層１４内に形成される。
【０００８】
寄生ＰＭＯＳＦＥＴ５０の閾値電圧（Ｖｔｐ）は、通常約−０．２ボルト程度である。したがって、寄生ＰＭＯＳＦＥＴ５０がＯＮ状態になるのを防ぐには、ゲート層１８（すなわち、Ｇｐ）のＰ＋領域３０をソース電圧（ＶＤＤ）にほぼ等しい電圧に結合しなければならない。同様に、寄生ＮＭＯＳＦＥＴ５２の閾値電圧（Ｖｔｎ）は、通常約０．２ボルト程度である。したがって、寄生ＮＭＯＳＦＥＴ５２がＯＮ状態になるのを防ぐには、ゲート層１８（すなわち、Ｇｎ）のＮ＋領域３２をほぼＶＳＳに等しい電圧に結合しなければならない。したがって、ゲート層１８上の電圧に対して２つの相反する要件がある。すなわち、ゲート層１８は、寄生ＰＭＯＳＦＥＴ５０がＯＮ状態になるのを防ぐためにＶＤＤに結合しなければならず、同時に寄生ＮＭＯＳＦＥＴ５２がＯＮ状態になるのを防ぐためにＶＳＳに結合しなければならない。これらの要件は、両方同時には満足できないので、最小限のゲート・バイアスに応答して寄生ＦＥＴ５０、５２のどちらか一方が常にＯＮ状態になり、ラッチアップが開始されることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、この技術分野において、ＳＯＩ技術を使用して形成された放射線検出器が必要とされている。
【課題を解決するための手段】
【００１０】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）を使用して形成されたラッチアップ・パルス放射線検出器を提供する。
【００１１】
本発明の第１の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層がＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器を対象としている。
【００１２】
本発明の第２の態様は、シリコン・オン・インシュレータＰＮＰＮダイオード構造を備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、放射線検出器を対象としている。
【００１３】
本発明の第３の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層が、ＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器を対象としている。
【００１４】
本発明の前記の特徴および他の特徴は、以下、本発明の実施形態についてのより具体的な説明により明らかになるであろう。
【００１５】
以下の図面を参照して、本発明の実施形態を詳細に説明する。ここで同じ記号は同じ構成要素を示す。
【発明を実施するための最良の形態】
【００１６】
ＰＮＰＮダイオード構造１００として形成した、本発明によるＳＯＩ放射線検出器の第１の実施形態を図３に示す。図３に示したＰＮＰＮダイオード構造１００は、絶縁基板１１２、絶縁基板上に形成したシリコン層１１４、シリコン層１１４上に形成したゲート酸化物層１１６、ゲート酸化物層１１６上に形成したゲート層１１８、およびゲート層１１８の上に形成したシリサイド・ストラップ１２０を備える。シリコン層１１４は、高ドープＰ＋領域１２２、高ドープＮ＋領域１２４、低ドープＮウェル１２６、および低ドープＰウェル１２８を備える。ゲート層１１８は、シリサイド・ストラップ１２０によって結合された、高ドープＰ＋領域１３０および高ドープＮ＋領域１３２を備える。ＰＮＰＮダイオード構造１００は、当業者に知られた通常のＳＯＩプロセスを使用して形成することができる。
【００１７】
上記で詳しく述べたように、図１に示すＰＮＰＮダイオード構造１０では、ゲート層１８のＰ＋領域３０とＮ＋領域３２の界面４６は、シリコン層１４のＮウェル２６とＰウェル２８の界面４８にほぼ一致している。しかし、ＰＮＰＮダイオード構造１００では、ゲート層１１８のＰ＋領域１３０の側面１３４とＮ＋領域１３２の側面１３６の界面１４６は、シリコン層１１４のＮウェル１２６の側面１３８とＰウェル１２８の側面１４０の界面１４８に対してずれている。具体的には、図３に示すように、ゲート層１１８のＰ＋領域１３０とＮ＋領域１３２の界面１４６は、シリコン層１１４のＰウェル１２８の上に位置している。すなわち、Ｐ＋領域１３０は、シリコン層１１４のＰウェル１２８の上に、かなりの距離だけ広がっている。ゲート層１１８のＰ＋領域１３０の対向側面１４２は、シリコン層１１４のＰ＋領域１２２の上に部分的に広がっており、他方ゲート層１１８のＮ＋領域１３２の対向側面１４４は、シリコン層１１４のＮ＋領域１２４の上に部分的に広がっている。
【００１８】
動作に際しては、図４に示すように、シリコン層１１４のＰ＋領域１２２はソース電圧（例えば、ＶＤＤ）に接続され、シリコン層１１４のＮ＋領域１２４はアース（例えば、ＶＳＳ）に接続される。ソース（Ｓｐ）がＰ＋領域１２２で形成され、本体（Ｂｐ）がＮウェル１２６で形成され、ドレイン（Ｄｐ）がＰウェル１２８で形成され、ゲート（Ｇｐ）がゲート層１１８のＰ＋領域１３０で形成された、寄生ＰＭＯＳＦＥＴ１５０がシリコン層１１４内に形成される。寄生ＰＭＯＳＦＥＴ１５０は、通常約−０．２ボルト程度の閾値電圧（Ｖｔｐ）を有する。本発明では、寄生ＰＭＯＳＦＥＴ１５０がＯＮ状態になるのを防ぐために、ゲート層１１８のＰ＋領域１３０をソース電圧（ＶＤＤ）にほぼ等しい電圧にする。
【００１９】
また、ソース（Ｓｎ）がＮ＋領域１２４で形成され、本体（Ｂｎ）がＰウェル１２８で形成され、ドレイン（Ｄｎ）がＮウェル１２６で形成され、ゲート（Ｇｎ）がゲート層１１８のＰ＋領域１３０で形成された、寄生ＮＭＯＳＦＥＴ１５２がシリコン層１１４内に形成される。しかし、図２に関して説明した寄生ＮＭＯＳＦＥＴ５２とは異なり、寄生ＮＭＯＳＦＥＴ１５２の閾値電圧（Ｖｔｎ）は、約０．２程度ではない。そうではなくて、ゲート層１１８のＰ＋領域１３０が、Ｐウェル１２８の上にかなりの距離だけ広がり、寄生ＮＭＯＳＦＥＴ１５２のゲートを形成するので、寄生ＮＭＯＳＦＥＴ１５２の閾値電圧（Ｖｔｎ）は、約１．０ボルトであるシリコンのバンド・ギャップ電圧にほぼ等しい量だけ増えて約１．２ボルトに等しい値となる。この場合、寄生ＮＭＯＳＦＥＴ１５２は、ＶＤＤを１．２ボルトより低く保つ限り、その異常に高い閾値電圧（Ｖｔｎ）約１．２ボルトの故にオフ状態であり続ける。
【００２０】
上記で説明したＰＮＰＮダイオード構造１００は、放射線検出器として使用することができる。具体的には、入射放射線に応答して、おびただしい数の電子・正孔対がＮウェル１２６内にも、Ｐウェル１２８内にも形成され、そこではキャリアの寿命が非常に長くなる傾向がある。入射放射線に応答して生成された電子・正孔対は、Ｎウェル１２６、Ｐウェル１２８を通してドリフト拡散していく。より具体的にいえば、電子はＰ＋領域１２２に向かってドリフト拡散していき、他方、正孔は、Ｎ＋領域１２４に向かってドリフトし拡散していく。正孔は、Ｎウェル１２６、Ｐウェル１２８、およびＮ＋領域１２４によって形成された寄生ｎｐｎバイポーラ・トランジスタのベース電流のように働き、他方、電子は、Ｎウェル１２６、Ｐウェル１２８、およびＰ＋領域１２２により形成された寄生ｐｎｐトランジスタのベース電流のように働く。電子および正孔の寿命が十分に長い場合は、ゲインが生じる。すなわち、Ｎウェル１２６からＰ＋領域１２２に入ってくる各電子ごとに、多数の正孔がＰ＋領域１２２を離れ、Ｎウェル１２６に入る。同様にＰウェル１２８からＮ＋領域１２４に入ってくる各電子ごとに、多数の電子がＮ＋領域１２４を離れ、Ｐウェル１２８に入る。この過程が連続して、暴走（すなわち、ラッチアップ）条件を作り出す。ＰＮＰＮダイオード構造１００中を流れる電流は、流れ続けて、この構造内の寄生抵抗によって決まる最大レベルに到達するまで増大する。
【００２１】
ＰＮＰＮダイオード構造２００の相補的なバージョンを図５に示すが、これも放射線検出器に使用される。本発明のこの実施形態では、ゲート層１１８のＰ＋領域１３０の側面１３４とＮ＋領域１３２の側面１３６の界面１４６は、シリコン層１１４のＮウェル１２６の上に位置している。シリコン層１１４のＰ＋領域１２２はソース電圧（例えば、ＶＤＤ）に接続され、シリコン層１１４のＮ＋領域１２４はアース（例えば、ＶＳＳ）に接続される。ソース（Ｓｎ）がＮ＋領域１２４で形成され、本体（Ｂｎ）がＰウェル１２８で形成され、ドレイン（Ｄｎ）がＮウェル１２６で形成され、ゲート（Ｇｎ）がゲート層１１８のＮ＋領域１３２で形成された、寄生ＮＭＯＳＦＥＴ２５２がシリコン層１１４内に形成される。寄生ＮＭＯＳＦＥＴ２５２は、通常約０．２ボルト程度の閾値電圧（Ｖｔｎ）を有する。本発明では、寄生ＮＭＯＳＦＥＴ２５２がＯＮ状態になるのを防ぐために、ゲート層１１８のＮ＋領域１３２をＶＳＳにほぼ等しい電圧に接続する。
【００２２】
また、ソース（Ｓｐ）がＰ＋領域１２２で形成され、本体（Ｂｐ）がＮウェル１２６で形成され、ドレイン（Ｄｐ）がＰウェル１２８で形成され、ゲート（Ｇｐ）がゲート層１１８のＮ＋領域１３２で形成された、寄生ＰＭＯＳＦＥＴ２５０がシリコン層１１４内に形成される。ゲート層１１８のＮ＋領域１３２が、Ｎウェル１２６の上にかなりの距離だけ広がり、寄生ＰＭＯＳＦＥＴ２５０のゲートを形成するので、寄生ＰＭＯＳＦＥＴ２５０の閾値電圧（Ｖｔｐ）は、シリコンのバンド・ギャップ電圧にほぼ等しい量だけ減少して、約−１．２ボルトに等しい値となる。この場合、寄生ＰＭＯＳＦＥＴ２５０は、ＶＤＤを１．２ボルトより低く保つ限り、その異常に高い閾値電圧（Ｖｔｐ）約−１．２ボルトの故にオフ状態であり続ける。
【００２３】
ＰＮＰＮダイオード構造１００と２００の両方と共通の特性を持つＰＮＰＮダイオード構造３００を備えた放射線検出器の別の実施形態を、図６に示す。本実施形態では、ゲート層１１８は、第１の高ドープＰ＋領域３０２、Ｎウェル１２６の上に位置する第１の高ドープＮ＋領域３０４、Ｐウェル１２８の上に位置する第２の高ドープＰ＋領域３０６、および第２の高ドープＮ＋領域３０８を備える。ゲート層１１８のＮ＋領域３０４とＰ＋領域３０６の界面３１０は、シリコン層１１４のＮウェル１２６とＰウェル１２８の界面１４８にほぼ等しい位置にある。
【００２４】
シリコン層１１４のＰ＋領域１２２はソース電圧（例えば、ＶＤＤ）に接続され、シリコン層１１４のＮ＋領域１２４はアース（例えば、ＶＳＳ）に接続される。ソース（Ｓｐ）がＰ＋領域１２２で形成され、本体（Ｂｐ）がＮウェル１２６で形成され、ドレイン（Ｄｐ）がＰウェル１２８で形成され、ゲート（Ｇｐ）がゲート層１１８のＮ＋領域３０４で形成された、寄生ＰＭＯＳＦＥＴ３５０がシリコン層１１４内に形成される。ゲート層１１８の第１のＮ＋領域３０４は、Ｎウェル１２６の上に位置し、寄生ＰＭＯＳＦＥＴ３５０のゲート（Ｇｐ）を形成するので、寄生ＰＭＯＳＦＥＴ３５０の閾値電圧（Ｖｔｐ）は約−１．２ボルトである。同様に、ソース（Ｓｎ）がＮ＋領域１２４で形成され、本体（Ｂｎ）がＰウェル１２８で形成され、ドレイン（Ｄｎ）がＮウェル１２６で形成され、ゲート（Ｇｎ）がゲート層１１８の第２のＰ＋領域３０６で形成された、寄生ＮＭＯＳＦＥＴ３５２がシリコン層１１４内に形成される。Ｐウェル１２８の上の第２Ｐ＋領域３０６の位置により、約１．２ボルト程度の閾値電圧（Ｖｔｎ）のＮＭＯＳＦＥＴ３５２がもたらされる。本発明のこの実施形態では、寄生ＰＭＯＳＦＥＴ３５０は、ゲート電圧が、（ＶＤＤ−１．２ボルト）より高く保たれる限りオフ状態に留まり、他方、寄生ＮＭＯＳＦＥＴ３５２は、ゲートが１．２ボルトより低く保たれる限りオフ状態に留まる。したがって、ＶＤＤが１．２ボルトより低いときは、ＶＤＤ、ＶＳＳまたは他のＶＤＤとＶＳＳの間の適切な電圧に、ゲート層１１８を接続させることができる。
【００２５】
上記で図２に関して詳細に説明したように、Ｎウェル１２６とＰウェル１２８は寄生ｐｎｐおよびｎｐｎバイポーラ・トランジスタのベースを形成する。例えば、容量結合によって起きる突発的なラッチアップを防ぐために、浮動ベース（すなわち、Ｎウェル１２６、およびＰウェル１２８）をそれぞれＶＤＤ、ＶＳＳに固定することができる。このことをＰＮＰＮダイオード構造１００中で実施する１つの方法を図７に示す。
【００２６】
Ｎウェル１２６、およびＰウェル１２８を固定した図３のＰＮＰＮ構造１００を提供するプロセスを図７に要約して示す。当業者に知られた様々な処理ステップは、話を簡単にし、図を見やすくするために省略した。
【００２７】
マスク４００を設けて、シリコン・アイランド４０２を形成する。別のマスク４０４を使用してシリコン・アイランド４０２の上にゲート電極４０６（すなわち、ゲート層）を形成する。ゲート誘電体（図示せず）は、ゲート電極４０６とシリコン・アイランド４０２の間に位置する。シリコン・アイランド４０２のうちでゲート電極４０６の下にあり、Ｎウェル・マスク４０８で覆われている領域が、ＰＮＰＮダイオード構造１００のＮウェル１２６を形成する。シリコン・アイランド４０２のうちでゲート電極４０６の下にあり、Ｎウェル・マスク４０８で覆われていない領域が、ＰＮＰＮダイオード構造１００のＰウェル１２８を形成する。シリコン・アイランド４０２のうちでゲート電極４０６で覆われていない領域は、イオン注入によりＰ＋またはＮ＋に高濃度でドープされる。具体的には、シリコン・アイランド４０２のうちでゲート電極４０６で覆われず、マスク４１０で覆われた領域をＰ＋にドープし、他方、シリコン・アイランド４０２のうちでゲート電極４０６で覆われてないか、またはマスク４１０で覆われていない領域をＮ＋にドープする。これにより、シリコン層１１４のＮ＋領域１２４とＰ＋領域１２２を形成する。これによって、Ｐウェル１２８に結合したｎｐｎベース接点４１２と、Ｎウェル１２６に結合したｐｎｐベース接点４１４も作製される。ｎｐｎベース接点４１２とｐｎｐベース接点４１４は、それぞれＶＳＳ、ＶＤＤに接続されて浮動ベースを固定する。同様なドープ・プロセスを使用して、ゲート電極４０６をＰ＋またはＮ＋にドープして、この場合もマスク４１０の位置に応じてゲート層１１８のＰ＋領域１３０およびＮ＋領域１３２を形成する。
【００２８】
本発明を、上記で概説した具体的な実施形態に関して説明してきたが、多くの代替形態、変更形態、変形形態が当業者には明らかであることは明白である。したがって、上述の本発明の実施形態は、限定的なものではなく例示的なものである。以下の特許請求の範囲で規定される本発明の精神および範囲から逸脱することなく様々な変更を加えることができる。
【図面の簡単な説明】
【００２９】
【図１】急激なラッチアップの問題を抱える４層ＳＯＩＰＮＰＮダイオード構造を示す図である。
【図２】急激なラッチアップの問題を抱える４層ＳＯＩＰＮＰＮダイオード構造を示す図である。
【図３】本発明の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図４】本発明の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図５】本発明の別の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図６】本発明のさらに別の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図７】ＮウェルおよびＰウェルを固定したＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を形成するための構造を示す図である。
【符号の説明】
【００３０】
１００ ＰＮＰＮダイオード構造
１１２ 絶縁基板
１１４ シリコン層
１１６ ゲート酸化物層
１１８ ゲート層
１２０ シリサイド・ストラップ
１２２ 高ドープＰ＋領域
１２４ 高ドープＮ＋領域
１２６ 低ドープＮウェル
１２８ 低ドープＰウェル
１３０ 高ドープＰ＋領域
１３２ 高ドープＮ＋領域
１３４ Ｐ＋領域１３０の側面
１３６ Ｎ＋領域１３２の側面
１３８ Ｎウェル１２６の側面
１４０ Ｐウェル１２８の側面
１４２ １１８のＰ＋領域１３０の対向側面
１４４ １１８のＮ＋領域１３２の対向側面
１４６ １３０の側面１３４と１３２の側面１３６の界面
１４８ Ｎウェル１２６の側面１３８とＰウェル１２８の側面１４０の界面
１５０ 寄生ＰＭＯＳＦＥＴ
１５２ 寄生ＮＭＯＳＦＥＴ
２００ ＰＮＰＮダイオード構造
２５０ 寄生ＰＭＯＳＦＥＴ
２５２ 寄生ＮＭＯＳＦＥＴ
３００ ＰＮＰＮダイオード構造
３０２ 第１の高ドープＰ＋領域
３０４ 第１の高ドープＮ＋領域
３０６ 第２の高ドープＰ＋領域
３０８ 第２の高ドープＮ＋領域
３１０ 領域３０４と領域３０６の界面
３５０ 寄生ＰＭＯＳＦＥＴ
３５２ 寄生ＮＭＯＳＦＥＴ
４００ マスク
４０２ シリコン・アイランド
４０４ マスク
４０６ ゲート電極
４０８ Ｎウェル・マスク
４１０ マスク
４１２ ｎｐｎベース接点
４１４ ｐｎｐベース接点
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、より詳細には、シリコン・オン・インシュレータ（ＳＯＩ）技術を使用して形成されたラッチアップ・パルス放射線検出器に関する。
【背景技術】
【０００２】
シリコン・オン・インシュレータ（ＳＯＩ）技術は、集積回路分野で重要性が増してきているが、絶縁材料の層の上にある、半導体材料の比較的薄い層内に半導体デバイス（例えば、ダイオード、トランジスタなど）を形成することに関係している。ＳＯＩ技術は、バルク相補型金属酸化膜半導体（ＣＭＯＳ）プロセスに比べて、例えば高性能、高搭載密度、低消費電力、およびラッチアップの実質的な減少を含めて、多くの利点を提供する。
【０００３】
すべての接合分離型、またはバルク型ＣＭＯＳプロセスにおいて、ラッチアップの原因が存在する寄生ＰＮＰＮパスである。このような寄生ＰＮＰＮパスで形成された寄生ＰＮＰおよびＮＰＮバイポーラ・トランジスタは、通常の条件では、活性化できない。しかし、ある種の条件では、例えば、スプリアスな電流スパイク（spurious current spike）に応答して、寄生ＰＮＰおよびＮＰＮトランジスタは、活性化することがあり、それによって長い正のフィードバックを有する回路が形成される、すなわちラッチアップが起きる。
【０００４】
寄生ＰＮＰＮバイポーラ・トランジスタによって引き起こされるラッチアップを利用するために、しばしばバルク型ＣＭＯＳプロセスを使用して放射線検出器を形成する。具体的には、バルク型ＣＭＯＳタイプ放射線検出器は、検出器の内部で十分に大きい電流スパイクを生じることができる、α粒子、宇宙線、または他のタイプの放射線との相互作用に応答して選択的にラッチアップ状態に入るように設計されている。遺憾ながら、ＳＯＩ技術の特徴の１つが、ラッチアップを実質的に減少させることなので、イオン化放射線トリガ・ラッチアップ（ionizing-radiation-triggered latch-up）が生じ得るＳＯＩ放射線検出器を作製することは非常に困難であることがわかっている。このようなＳＯＩタイプ放射線検出器ができれば、ＳＯＩ技術がもたらす利点がバルク型ＣＭＯＳプロセスに比べて多いので、望ましいはずである。
【０００５】
バルク型ＣＭＯＳプロセスを用いて形成されたＰＮＰＮダイオード構造は、一般に、放射線検出器を作製するために使用される。遺憾ながら、このバルク型ＣＭＯＳ構造は、ＳＯＩ技術では存在しない素子分離のすぐ下の電流経路を利用しており、したがって、この設計は、放射線検出器として使用するには適さなくなっている。
【０００６】
図１に示すＰＮＰＮダイオード構造１０は、絶縁基板１２、絶縁基板１２上に形成されたシリコン層１４、シリコン層１４上に形成されたゲート酸化物層（例えば、二酸化ケイ素）１６、ゲート酸化物層１６上に形成されたゲート層１８、およびゲート層１８の上に形成されたシリサイド・ストラップ２０を備える。シリコン層１４は、高ドープＰ＋領域２２、高ドープＮ＋領域２４、低ドープＮウェル２６、および低ドープＰウェル２８を備える。ゲート層１８は、シリサイド・ストラップ２０によって結合された、高ドープＰ＋領域３０および高ドープＮ＋領域３２を備える。ゲート層１８のＰ＋領域３０の側面３４とＮ＋領域３２の側面３６の界面４６は、シリコン層１４のＮウェル２６の側面３８とＰウェル２８の側面４０の界面４８にほぼ一致している。ゲート層１８のＰ＋領域３０の対向側面４２は、シリコン層１４のＰ＋領域２２の上に部分的に広がっている。同様に、ゲート層１８のＮ＋領域３２の対向側面４４は、シリコン層１４のＮ＋領域２４の上に部分的に広がっている。ＰＮＰＮダーオード構造１０は、当業者に知られた従来のＳＯＩプロセスを使用して形成することができる。
【０００７】
図２に示すように、動作時は、シリコン層１４のＰ＋領域２２がソース電圧（例えば、ＶＤＤ）に結合され、シリコン層１４のＮ＋領域２４がアース（例えば、ＶＳＳ）に結合され、他方ゲート層１８は、ある動作電圧にある。ソース（Ｓｐ）がＰ＋領域２２で形成され、本体（Ｂｐ）がＮウェル２６で形成され、ドレイン（Ｄｐ）がＰウェル２８で形成され、ゲート（Ｇｐ）がゲート層１８のＰ＋領域３０で形成された、寄生ＰＭＯＳＦＥＴ５０がシリコン層１４内に形成される。同様に、ソース（Ｓｎ）がＮ＋領域２４で形成され、本体（Ｂｎ）がＰウェル２８で形成され、ドレイン（Ｄｎ）がＮウェル２６で形成され、ゲート（Ｇｎ）がゲート層１８のＮ＋領域３２で形成された、寄生ＮＭＯＳＦＥＴ５２がシリコン層１４内に形成される。
【０００８】
寄生ＰＭＯＳＦＥＴ５０の閾値電圧（Ｖｔｐ）は、通常約−０．２ボルト程度である。したがって、寄生ＰＭＯＳＦＥＴ５０がＯＮ状態になるのを防ぐには、ゲート層１８（すなわち、Ｇｐ）のＰ＋領域３０をソース電圧（ＶＤＤ）にほぼ等しい電圧に結合しなければならない。同様に、寄生ＮＭＯＳＦＥＴ５２の閾値電圧（Ｖｔｎ）は、通常約０．２ボルト程度である。したがって、寄生ＮＭＯＳＦＥＴ５２がＯＮ状態になるのを防ぐには、ゲート層１８（すなわち、Ｇｎ）のＮ＋領域３２をほぼＶＳＳに等しい電圧に結合しなければならない。したがって、ゲート層１８上の電圧に対して２つの相反する要件がある。すなわち、ゲート層１８は、寄生ＰＭＯＳＦＥＴ５０がＯＮ状態になるのを防ぐためにＶＤＤに結合しなければならず、同時に寄生ＮＭＯＳＦＥＴ５２がＯＮ状態になるのを防ぐためにＶＳＳに結合しなければならない。これらの要件は、両方同時には満足できないので、最小限のゲート・バイアスに応答して寄生ＦＥＴ５０、５２のどちらか一方が常にＯＮ状態になり、ラッチアップが開始されることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、この技術分野において、ＳＯＩ技術を使用して形成された放射線検出器が必要とされている。
【課題を解決するための手段】
【００１０】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）を使用して形成されたラッチアップ・パルス放射線検出器を提供する。
【００１１】
本発明の第１の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層がＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器を対象としている。
【００１２】
本発明の第２の態様は、シリコン・オン・インシュレータＰＮＰＮダイオード構造を備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、放射線検出器を対象としている。
【００１３】
本発明の第３の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層が、ＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器を対象としている。
【００１４】
本発明の前記の特徴および他の特徴は、以下、本発明の実施形態についてのより具体的な説明により明らかになるであろう。
【００１５】
以下の図面を参照して、本発明の実施形態を詳細に説明する。ここで同じ記号は同じ構成要素を示す。
【発明を実施するための最良の形態】
【００１６】
ＰＮＰＮダイオード構造１００として形成した、本発明によるＳＯＩ放射線検出器の第１の実施形態を図３に示す。図３に示したＰＮＰＮダイオード構造１００は、絶縁基板１１２、絶縁基板上に形成したシリコン層１１４、シリコン層１１４上に形成したゲート酸化物層１１６、ゲート酸化物層１１６上に形成したゲート層１１８、およびゲート層１１８の上に形成したシリサイド・ストラップ１２０を備える。シリコン層１１４は、高ドープＰ＋領域１２２、高ドープＮ＋領域１２４、低ドープＮウェル１２６、および低ドープＰウェル１２８を備える。ゲート層１１８は、シリサイド・ストラップ１２０によって結合された、高ドープＰ＋領域１３０および高ドープＮ＋領域１３２を備える。ＰＮＰＮダイオード構造１００は、当業者に知られた通常のＳＯＩプロセスを使用して形成することができる。
【００１７】
上記で詳しく述べたように、図１に示すＰＮＰＮダイオード構造１０では、ゲート層１８のＰ＋領域３０とＮ＋領域３２の界面４６は、シリコン層１４のＮウェル２６とＰウェル２８の界面４８にほぼ一致している。しかし、ＰＮＰＮダイオード構造１００では、ゲート層１１８のＰ＋領域１３０の側面１３４とＮ＋領域１３２の側面１３６の界面１４６は、シリコン層１１４のＮウェル１２６の側面１３８とＰウェル１２８の側面１４０の界面１４８に対してずれている。具体的には、図３に示すように、ゲート層１１８のＰ＋領域１３０とＮ＋領域１３２の界面１４６は、シリコン層１１４のＰウェル１２８の上に位置している。すなわち、Ｐ＋領域１３０は、シリコン層１１４のＰウェル１２８の上に、かなりの距離だけ広がっている。ゲート層１１８のＰ＋領域１３０の対向側面１４２は、シリコン層１１４のＰ＋領域１２２の上に部分的に広がっており、他方ゲート層１１８のＮ＋領域１３２の対向側面１４４は、シリコン層１１４のＮ＋領域１２４の上に部分的に広がっている。
【００１８】
動作に際しては、図４に示すように、シリコン層１１４のＰ＋領域１２２はソース電圧（例えば、ＶＤＤ）に接続され、シリコン層１１４のＮ＋領域１２４はアース（例えば、ＶＳＳ）に接続される。ソース（Ｓｐ）がＰ＋領域１２２で形成され、本体（Ｂｐ）がＮウェル１２６で形成され、ドレイン（Ｄｐ）がＰウェル１２８で形成され、ゲート（Ｇｐ）がゲート層１１８のＰ＋領域１３０で形成された、寄生ＰＭＯＳＦＥＴ１５０がシリコン層１１４内に形成される。寄生ＰＭＯＳＦＥＴ１５０は、通常約−０．２ボルト程度の閾値電圧（Ｖｔｐ）を有する。本発明では、寄生ＰＭＯＳＦＥＴ１５０がＯＮ状態になるのを防ぐために、ゲート層１１８のＰ＋領域１３０をソース電圧（ＶＤＤ）にほぼ等しい電圧にする。
【００１９】
また、ソース（Ｓｎ）がＮ＋領域１２４で形成され、本体（Ｂｎ）がＰウェル１２８で形成され、ドレイン（Ｄｎ）がＮウェル１２６で形成され、ゲート（Ｇｎ）がゲート層１１８のＰ＋領域１３０で形成された、寄生ＮＭＯＳＦＥＴ１５２がシリコン層１１４内に形成される。しかし、図２に関して説明した寄生ＮＭＯＳＦＥＴ５２とは異なり、寄生ＮＭＯＳＦＥＴ１５２の閾値電圧（Ｖｔｎ）は、約０．２程度ではない。そうではなくて、ゲート層１１８のＰ＋領域１３０が、Ｐウェル１２８の上にかなりの距離だけ広がり、寄生ＮＭＯＳＦＥＴ１５２のゲートを形成するので、寄生ＮＭＯＳＦＥＴ１５２の閾値電圧（Ｖｔｎ）は、約１．０ボルトであるシリコンのバンド・ギャップ電圧にほぼ等しい量だけ増えて約１．２ボルトに等しい値となる。この場合、寄生ＮＭＯＳＦＥＴ１５２は、ＶＤＤを１．２ボルトより低く保つ限り、その異常に高い閾値電圧（Ｖｔｎ）約１．２ボルトの故にオフ状態であり続ける。
【００２０】
上記で説明したＰＮＰＮダイオード構造１００は、放射線検出器として使用することができる。具体的には、入射放射線に応答して、おびただしい数の電子・正孔対がＮウェル１２６内にも、Ｐウェル１２８内にも形成され、そこではキャリアの寿命が非常に長くなる傾向がある。入射放射線に応答して生成された電子・正孔対は、Ｎウェル１２６、Ｐウェル１２８を通してドリフト拡散していく。より具体的にいえば、電子はＰ＋領域１２２に向かってドリフト拡散していき、他方、正孔は、Ｎ＋領域１２４に向かってドリフトし拡散していく。正孔は、Ｎウェル１２６、Ｐウェル１２８、およびＮ＋領域１２４によって形成された寄生ｎｐｎバイポーラ・トランジスタのベース電流のように働き、他方、電子は、Ｎウェル１２６、Ｐウェル１２８、およびＰ＋領域１２２により形成された寄生ｐｎｐトランジスタのベース電流のように働く。電子および正孔の寿命が十分に長い場合は、ゲインが生じる。すなわち、Ｎウェル１２６からＰ＋領域１２２に入ってくる各電子ごとに、多数の正孔がＰ＋領域１２２を離れ、Ｎウェル１２６に入る。同様にＰウェル１２８からＮ＋領域１２４に入ってくる各電子ごとに、多数の電子がＮ＋領域１２４を離れ、Ｐウェル１２８に入る。この過程が連続して、暴走（すなわち、ラッチアップ）条件を作り出す。ＰＮＰＮダイオード構造１００中を流れる電流は、流れ続けて、この構造内の寄生抵抗によって決まる最大レベルに到達するまで増大する。
【００２１】
ＰＮＰＮダイオード構造２００の相補的なバージョンを図５に示すが、これも放射線検出器に使用される。本発明のこの実施形態では、ゲート層１１８のＰ＋領域１３０の側面１３４とＮ＋領域１３２の側面１３６の界面１４６は、シリコン層１１４のＮウェル１２６の上に位置している。シリコン層１１４のＰ＋領域１２２はソース電圧（例えば、ＶＤＤ）に接続され、シリコン層１１４のＮ＋領域１２４はアース（例えば、ＶＳＳ）に接続される。ソース（Ｓｎ）がＮ＋領域１２４で形成され、本体（Ｂｎ）がＰウェル１２８で形成され、ドレイン（Ｄｎ）がＮウェル１２６で形成され、ゲート（Ｇｎ）がゲート層１１８のＮ＋領域１３２で形成された、寄生ＮＭＯＳＦＥＴ２５２がシリコン層１１４内に形成される。寄生ＮＭＯＳＦＥＴ２５２は、通常約０．２ボルト程度の閾値電圧（Ｖｔｎ）を有する。本発明では、寄生ＮＭＯＳＦＥＴ２５２がＯＮ状態になるのを防ぐために、ゲート層１１８のＮ＋領域１３２をＶＳＳにほぼ等しい電圧に接続する。
【００２２】
また、ソース（Ｓｐ）がＰ＋領域１２２で形成され、本体（Ｂｐ）がＮウェル１２６で形成され、ドレイン（Ｄｐ）がＰウェル１２８で形成され、ゲート（Ｇｐ）がゲート層１１８のＮ＋領域１３２で形成された、寄生ＰＭＯＳＦＥＴ２５０がシリコン層１１４内に形成される。ゲート層１１８のＮ＋領域１３２が、Ｎウェル１２６の上にかなりの距離だけ広がり、寄生ＰＭＯＳＦＥＴ２５０のゲートを形成するので、寄生ＰＭＯＳＦＥＴ２５０の閾値電圧（Ｖｔｐ）は、シリコンのバンド・ギャップ電圧にほぼ等しい量だけ減少して、約−１．２ボルトに等しい値となる。この場合、寄生ＰＭＯＳＦＥＴ２５０は、ＶＤＤを１．２ボルトより低く保つ限り、その異常に高い閾値電圧（Ｖｔｐ）約−１．２ボルトの故にオフ状態であり続ける。
【００２３】
ＰＮＰＮダイオード構造１００と２００の両方と共通の特性を持つＰＮＰＮダイオード構造３００を備えた放射線検出器の別の実施形態を、図６に示す。本実施形態では、ゲート層１１８は、第１の高ドープＰ＋領域３０２、Ｎウェル１２６の上に位置する第１の高ドープＮ＋領域３０４、Ｐウェル１２８の上に位置する第２の高ドープＰ＋領域３０６、および第２の高ドープＮ＋領域３０８を備える。ゲート層１１８のＮ＋領域３０４とＰ＋領域３０６の界面３１０は、シリコン層１１４のＮウェル１２６とＰウェル１２８の界面１４８にほぼ等しい位置にある。
【００２４】
シリコン層１１４のＰ＋領域１２２はソース電圧（例えば、ＶＤＤ）に接続され、シリコン層１１４のＮ＋領域１２４はアース（例えば、ＶＳＳ）に接続される。ソース（Ｓｐ）がＰ＋領域１２２で形成され、本体（Ｂｐ）がＮウェル１２６で形成され、ドレイン（Ｄｐ）がＰウェル１２８で形成され、ゲート（Ｇｐ）がゲート層１１８のＮ＋領域３０４で形成された、寄生ＰＭＯＳＦＥＴ３５０がシリコン層１１４内に形成される。ゲート層１１８の第１のＮ＋領域３０４は、Ｎウェル１２６の上に位置し、寄生ＰＭＯＳＦＥＴ３５０のゲート（Ｇｐ）を形成するので、寄生ＰＭＯＳＦＥＴ３５０の閾値電圧（Ｖｔｐ）は約−１．２ボルトである。同様に、ソース（Ｓｎ）がＮ＋領域１２４で形成され、本体（Ｂｎ）がＰウェル１２８で形成され、ドレイン（Ｄｎ）がＮウェル１２６で形成され、ゲート（Ｇｎ）がゲート層１１８の第２のＰ＋領域３０６で形成された、寄生ＮＭＯＳＦＥＴ３５２がシリコン層１１４内に形成される。Ｐウェル１２８の上の第２Ｐ＋領域３０６の位置により、約１．２ボルト程度の閾値電圧（Ｖｔｎ）のＮＭＯＳＦＥＴ３５２がもたらされる。本発明のこの実施形態では、寄生ＰＭＯＳＦＥＴ３５０は、ゲート電圧が、（ＶＤＤ−１．２ボルト）より高く保たれる限りオフ状態に留まり、他方、寄生ＮＭＯＳＦＥＴ３５２は、ゲートが１．２ボルトより低く保たれる限りオフ状態に留まる。したがって、ＶＤＤが１．２ボルトより低いときは、ＶＤＤ、ＶＳＳまたは他のＶＤＤとＶＳＳの間の適切な電圧に、ゲート層１１８を接続させることができる。
【００２５】
上記で図２に関して詳細に説明したように、Ｎウェル１２６とＰウェル１２８は寄生ｐｎｐおよびｎｐｎバイポーラ・トランジスタのベースを形成する。例えば、容量結合によって起きる突発的なラッチアップを防ぐために、浮動ベース（すなわち、Ｎウェル１２６、およびＰウェル１２８）をそれぞれＶＤＤ、ＶＳＳに固定することができる。このことをＰＮＰＮダイオード構造１００中で実施する１つの方法を図７に示す。
【００２６】
Ｎウェル１２６、およびＰウェル１２８を固定した図３のＰＮＰＮ構造１００を提供するプロセスを図７に要約して示す。当業者に知られた様々な処理ステップは、話を簡単にし、図を見やすくするために省略した。
【００２７】
マスク４００を設けて、シリコン・アイランド４０２を形成する。別のマスク４０４を使用してシリコン・アイランド４０２の上にゲート電極４０６（すなわち、ゲート層）を形成する。ゲート誘電体（図示せず）は、ゲート電極４０６とシリコン・アイランド４０２の間に位置する。シリコン・アイランド４０２のうちでゲート電極４０６の下にあり、Ｎウェル・マスク４０８で覆われている領域が、ＰＮＰＮダイオード構造１００のＮウェル１２６を形成する。シリコン・アイランド４０２のうちでゲート電極４０６の下にあり、Ｎウェル・マスク４０８で覆われていない領域が、ＰＮＰＮダイオード構造１００のＰウェル１２８を形成する。シリコン・アイランド４０２のうちでゲート電極４０６で覆われていない領域は、イオン注入によりＰ＋またはＮ＋に高濃度でドープされる。具体的には、シリコン・アイランド４０２のうちでゲート電極４０６で覆われず、マスク４１０で覆われた領域をＰ＋にドープし、他方、シリコン・アイランド４０２のうちでゲート電極４０６で覆われてないか、またはマスク４１０で覆われていない領域をＮ＋にドープする。これにより、シリコン層１１４のＮ＋領域１２４とＰ＋領域１２２を形成する。これによって、Ｐウェル１２８に結合したｎｐｎベース接点４１２と、Ｎウェル１２６に結合したｐｎｐベース接点４１４も作製される。ｎｐｎベース接点４１２とｐｎｐベース接点４１４は、それぞれＶＳＳ、ＶＤＤに接続されて浮動ベースを固定する。同様なドープ・プロセスを使用して、ゲート電極４０６をＰ＋またはＮ＋にドープして、この場合もマスク４１０の位置に応じてゲート層１１８のＰ＋領域１３０およびＮ＋領域１３２を形成する。
【００２８】
本発明を、上記で概説した具体的な実施形態に関して説明してきたが、多くの代替形態、変更形態、変形形態が当業者には明らかであることは明白である。したがって、上述の本発明の実施形態は、限定的なものではなく例示的なものである。以下の特許請求の範囲で規定される本発明の精神および範囲から逸脱することなく様々な変更を加えることができる。
【図面の簡単な説明】
【００２９】
【図１】急激なラッチアップの問題を抱える４層ＳＯＩＰＮＰＮダイオード構造を示す図である。
【図２】急激なラッチアップの問題を抱える４層ＳＯＩＰＮＰＮダイオード構造を示す図である。
【図３】本発明の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図４】本発明の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図５】本発明の別の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図６】本発明のさらに別の実施形態によるＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を示す図である。
【図７】ＮウェルおよびＰウェルを固定したＰＮＰＮＳＯＩダイオード構造を備える放射線検出器を形成するための構造を示す図である。
【符号の説明】
【００３０】
１００ ＰＮＰＮダイオード構造
１１２ 絶縁基板
１１４ シリコン層
１１６ ゲート酸化物層
１１８ ゲート層
１２０ シリサイド・ストラップ
１２２ 高ドープＰ＋領域
１２４ 高ドープＮ＋領域
１２６ 低ドープＮウェル
１２８ 低ドープＰウェル
１３０ 高ドープＰ＋領域
１３２ 高ドープＮ＋領域
１３４ Ｐ＋領域１３０の側面
１３６ Ｎ＋領域１３２の側面
１３８ Ｎウェル１２６の側面
１４０ Ｐウェル１２８の側面
１４２ １１８のＰ＋領域１３０の対向側面
１４４ １１８のＮ＋領域１３２の対向側面
１４６ １３０の側面１３４と１３２の側面１３６の界面
１４８ Ｎウェル１２６の側面１３８とＰウェル１２８の側面１４０の界面
１５０ 寄生ＰＭＯＳＦＥＴ
１５２ 寄生ＮＭＯＳＦＥＴ
２００ ＰＮＰＮダイオード構造
２５０ 寄生ＰＭＯＳＦＥＴ
２５２ 寄生ＮＭＯＳＦＥＴ
３００ ＰＮＰＮダイオード構造
３０２ 第１の高ドープＰ＋領域
３０４ 第１の高ドープＮ＋領域
３０６ 第２の高ドープＰ＋領域
３０８ 第２の高ドープＮ＋領域
３１０ 領域３０４と領域３０６の界面
３５０ 寄生ＰＭＯＳＦＥＴ
３５２ 寄生ＮＭＯＳＦＥＴ
４００ マスク
４０２ シリコン・アイランド
４０４ マスク
４０６ ゲート電極
４０８ Ｎウェル・マスク
４１０ マスク
４１２ ｎｐｎベース接点
４１４ ｐｎｐベース接点
【特許請求の範囲】
【請求項１】
絶縁基板上に形成され、ＰＮＰＮ構造を備えるシリコン層と、
前記ＰＮＰＮ構造の上に形成され、ＰＮゲートを備えるゲート層とを備え、
入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器。
【請求項２】
前記ＰＮＰＮ構造が、Ｐ＋領域、Ｎウェル、Ｐウェル、およびＮ＋領域を備え、前記ＰＮゲートが第１のＰ＋領域および第１のＮ＋領域を備える、請求項１に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項３】
前記ゲートの前記第１のＰ＋領域が、前記ＰＮＰＮ構造の前記Ｎウェルを覆い、かつ前記ＰＮＰＮ構造の前記Ｐウェルの上にかなりな距離だけ広がる、請求項２に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項４】
前記ＰＮＰＮ構造のＰ＋領域と前記ゲートの前記第１のＰ＋領域をソース電圧に結合させることによりオン状態になるのを防止する前記放射線検出器内の寄生ＰＭＯＳＦＥＴと、
約１．２ボルトの閾値電圧を有し、該閾値電圧は寄生ＮＭＯＳＦＥＴがオン状態になるのを防止する、前記放射線検出器内の前記寄生ＮＭＯＳＦＥＴとをさらに備える、請求項３に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項５】
前記ゲートの前記第１のＮ＋領域が、前記ＰＮＰＮ構造の前記Ｐウェルを覆い、かつ前記ＰＮＰＮ構造の前記Ｎウェルの上にかなりな距離だけ広がる、請求項２に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項６】
前記ＰＮＰＮ構造のＮ＋領域と前記ゲートの前記第１のＮ＋領域をアースに結合させることによりオン状態になるのを防止する前記放射線検出器内の寄生ＰＭＯＳＦＥＴと
約−１．２ボルトの閾値電圧を有し、該閾値電圧は、寄生ＰＭＯＳＦＥＴがオン状態になるのを防止する前記放射線検出器内の前記寄生ＰＭＯＳＦＥＴとをさらに備える、請求項５に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項７】
前記ゲート層が、第１のＰ＋領域、第１のＮ＋領域、第２のＰ＋領域、および第２のＮ＋領域を含むＰＮＰＮゲートを備える、請求項１に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項８】
前記ＰＮＰＮゲートの前記第１のＮ＋領域が、前記ＰＮＰＮ構造のＮウェルの上に位置し、前記ＰＮＰＮゲートの前記第２のＰ＋領域が、前記ＰＮＰＮ構造のＰウェルの上に位置している、請求項７に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項９】
前記ＰＮＰＮゲートの前記第１のＮ＋領域と前記第２のＰ＋領域との界面が、前記ＰＮＰＮ構造のＰウェルとＮウェルの界面にほぼ一致する、請求項８に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項１０】
約−１．２ボルトの閾値電圧を有し、該閾値電圧は寄生ＰＭＯＳＦＥＴがオン状態になるのを防止する前記放射線検出器内の前記寄生ＰＭＯＳＦＥＴと、
約１．２ボルトの閾値電圧を有し、該閾値電圧は寄生ＮＭＯＳＦＥＴがオン状態になるのを防止する前記放射線検出器内の前記寄生ＮＭＯＳＦＥＴとをさらに備える、請求項８に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項１１】
放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータＰＮＰＮダイオード構造を備える、放射線検出器。
【請求項１２】
前記ＰＮＰＮダイオード構造の上のＰＮゲートであって、前記放射線検出器内の少なくとも１つの寄生ＦＥＴが約１．２または約−１．２の閾値電圧をさらに有する、請求項１１に記載の放射線検出器。
【請求項１３】
前記ＰＮＰＮダイオード構造の上のＰＮＰＮゲートであって、前記放射線検出器内の少なくとも１つの寄生ＦＥＴが約１．２または約−１．２の閾値電圧をさらに有する、請求項１１に記載の放射線検出器。
【請求項１４】
絶縁基板上に形成され、ＰＮＰＮ構造を備えるシリコン層と、
ＰＮＰＮ構造の上に形成され、ＰＮ構造を備えるゲート層とを備え、
入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器を含む、集積回路。
【請求項１５】
前記ＰＮＰＮ構造が、Ｐ＋領域、Ｎウェル、Ｐウェル、およびＮ＋領域を備え、前記ＰＮゲートが、第１のＰ＋領域および第１のＮ＋領域を備え、前記ゲートの前記第１のＰ＋領域が、ＰＮＰＮ構造のＮウェルを覆い、前記ＰＮＰＮ構造のＰウェルの上にかなりの距離だけ広がっている、請求項１４に記載の集積回路。
【請求項１６】
前記ＰＮＰＮ構造が、Ｐ＋領域、Ｎウェル、Ｐウェル、およびＮ＋領域を備え、前記ＰＮゲートが、第１のＰ＋領域および第１のＮ＋領域を備え、前記ゲートの前記第１のＮ＋領域が、ＰＮＰＮ構造のＰウェルを覆い、前記ＰＮＰＮ構造のＮウェルの上にかなりの距離だけ広がっている、請求項１４に記載の集積回路。
【請求項１】
絶縁基板上に形成され、ＰＮＰＮ構造を備えるシリコン層と、
前記ＰＮＰＮ構造の上に形成され、ＰＮゲートを備えるゲート層とを備え、
入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器。
【請求項２】
前記ＰＮＰＮ構造が、Ｐ＋領域、Ｎウェル、Ｐウェル、およびＮ＋領域を備え、前記ＰＮゲートが第１のＰ＋領域および第１のＮ＋領域を備える、請求項１に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項３】
前記ゲートの前記第１のＰ＋領域が、前記ＰＮＰＮ構造の前記Ｎウェルを覆い、かつ前記ＰＮＰＮ構造の前記Ｐウェルの上にかなりな距離だけ広がる、請求項２に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項４】
前記ＰＮＰＮ構造のＰ＋領域と前記ゲートの前記第１のＰ＋領域をソース電圧に結合させることによりオン状態になるのを防止する前記放射線検出器内の寄生ＰＭＯＳＦＥＴと、
約１．２ボルトの閾値電圧を有し、該閾値電圧は寄生ＮＭＯＳＦＥＴがオン状態になるのを防止する、前記放射線検出器内の前記寄生ＮＭＯＳＦＥＴとをさらに備える、請求項３に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項５】
前記ゲートの前記第１のＮ＋領域が、前記ＰＮＰＮ構造の前記Ｐウェルを覆い、かつ前記ＰＮＰＮ構造の前記Ｎウェルの上にかなりな距離だけ広がる、請求項２に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項６】
前記ＰＮＰＮ構造のＮ＋領域と前記ゲートの前記第１のＮ＋領域をアースに結合させることによりオン状態になるのを防止する前記放射線検出器内の寄生ＰＭＯＳＦＥＴと
約−１．２ボルトの閾値電圧を有し、該閾値電圧は、寄生ＰＭＯＳＦＥＴがオン状態になるのを防止する前記放射線検出器内の前記寄生ＰＭＯＳＦＥＴとをさらに備える、請求項５に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項７】
前記ゲート層が、第１のＰ＋領域、第１のＮ＋領域、第２のＰ＋領域、および第２のＮ＋領域を含むＰＮＰＮゲートを備える、請求項１に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項８】
前記ＰＮＰＮゲートの前記第１のＮ＋領域が、前記ＰＮＰＮ構造のＮウェルの上に位置し、前記ＰＮＰＮゲートの前記第２のＰ＋領域が、前記ＰＮＰＮ構造のＰウェルの上に位置している、請求項７に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項９】
前記ＰＮＰＮゲートの前記第１のＮ＋領域と前記第２のＰ＋領域との界面が、前記ＰＮＰＮ構造のＰウェルとＮウェルの界面にほぼ一致する、請求項８に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項１０】
約−１．２ボルトの閾値電圧を有し、該閾値電圧は寄生ＰＭＯＳＦＥＴがオン状態になるのを防止する前記放射線検出器内の前記寄生ＰＭＯＳＦＥＴと、
約１．２ボルトの閾値電圧を有し、該閾値電圧は寄生ＮＭＯＳＦＥＴがオン状態になるのを防止する前記放射線検出器内の前記寄生ＮＭＯＳＦＥＴとをさらに備える、請求項８に記載のシリコン・オン・インシュレータ放射線検出器。
【請求項１１】
放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータＰＮＰＮダイオード構造を備える、放射線検出器。
【請求項１２】
前記ＰＮＰＮダイオード構造の上のＰＮゲートであって、前記放射線検出器内の少なくとも１つの寄生ＦＥＴが約１．２または約−１．２の閾値電圧をさらに有する、請求項１１に記載の放射線検出器。
【請求項１３】
前記ＰＮＰＮダイオード構造の上のＰＮＰＮゲートであって、前記放射線検出器内の少なくとも１つの寄生ＦＥＴが約１．２または約−１．２の閾値電圧をさらに有する、請求項１１に記載の放射線検出器。
【請求項１４】
絶縁基板上に形成され、ＰＮＰＮ構造を備えるシリコン層と、
ＰＮＰＮ構造の上に形成され、ＰＮ構造を備えるゲート層とを備え、
入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器を含む、集積回路。
【請求項１５】
前記ＰＮＰＮ構造が、Ｐ＋領域、Ｎウェル、Ｐウェル、およびＮ＋領域を備え、前記ＰＮゲートが、第１のＰ＋領域および第１のＮ＋領域を備え、前記ゲートの前記第１のＰ＋領域が、ＰＮＰＮ構造のＮウェルを覆い、前記ＰＮＰＮ構造のＰウェルの上にかなりの距離だけ広がっている、請求項１４に記載の集積回路。
【請求項１６】
前記ＰＮＰＮ構造が、Ｐ＋領域、Ｎウェル、Ｐウェル、およびＮ＋領域を備え、前記ＰＮゲートが、第１のＰ＋領域および第１のＮ＋領域を備え、前記ゲートの前記第１のＮ＋領域が、ＰＮＰＮ構造のＰウェルを覆い、前記ＰＮＰＮ構造のＮウェルの上にかなりの距離だけ広がっている、請求項１４に記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−１３１１４（Ｐ２００６−１３１１４Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−１８７６１６（Ｐ２００４−１８７６１６）
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年６月２５日（２００４．６．２５）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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