セラミック電子部品
【課題】外部電極を構成しているめっき膜が剥がれにくいセラミック電子部品を提供する。
【解決手段】セラミック電子部品１は、直方体状のセラミック素体１０と、第１の外部電極１３と、第２の外部電極１４とを備えている。第１の外部電極１３は、セラミック素体１０の外表面の直上に形成されている第１のめっき膜１３ａを含む少なくともひとつのめっき膜からなる。第２の外部電極１４は、セラミック素体１０の外表面の直上に形成されている第２のめっき膜１４ａを含む少なくともひとつのめっき膜からなる。第１及び第２のめっき膜１３ａ、１４ａのそれぞれの平面視における単位面積あたりの表面積が、１．０２以上である。
【解決手段】セラミック電子部品１は、直方体状のセラミック素体１０と、第１の外部電極１３と、第２の外部電極１４とを備えている。第１の外部電極１３は、セラミック素体１０の外表面の直上に形成されている第１のめっき膜１３ａを含む少なくともひとつのめっき膜からなる。第２の外部電極１４は、セラミック素体１０の外表面の直上に形成されている第２のめっき膜１４ａを含む少なくともひとつのめっき膜からなる。第１及び第２のめっき膜１３ａ、１４ａのそれぞれの平面視における単位面積あたりの表面積が、１．０２以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック電子部品に関する。特に、本発明は、直方体状のセラミック素体と、そのセラミック素体の上に形成された外部電極とを備えるセラミック電子部品に関する。
【背景技術】
【０００２】
従来、種々の電子装置において、セラミックコンデンサなどのセラミック電子部品が種々使用されている。例えば、下記の特許文献１には、セラミック電子部品の一例として、第１及び第２の内部電極が内部に設けられた直方体状のセラミック素体と、セラミック素体の第１の端面の上に設けられた第１の外部電極と、セラミック素体の第２の端面の上に設けられた第２の外部電極とを備える積層セラミックコンデンサが開示されている。特許文献１では、第１及び第２の外部電極をめっきにより形成することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ ２００７／０４９４５６ Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のセラミックコンデンサでは、配線基板上の電極と第１及び第２の外部電極とを半田により接合して実装しようとした場合に、めっき膜の剥がれが生じやすいという問題がある。
【０００５】
本発明は、斯かる点に鑑みて成されたものであり、その目的は、外部電極を構成しているめっき膜が剥がれにくいセラミック電子部品を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るセラミック電子部品は、直方体状のセラミック素体と、第１の外部電極と、第２の外部電極とを備えている。セラミック素体は、互いに対向している第１及び第２の主面と、互いに対向している第１及び第２の側面と、互いに対向している第１及び第２の端面とを有する。第１の外部電極は、セラミック素体の外表面の直上に形成されている第１のめっき膜を含む少なくともひとつのめっき膜からなる。第２の外部電極は、セラミック素体の外表面の直上に形成されている第２のめっき膜を含む少なくともひとつのめっき膜からなる。第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積は、１．０２以上である。
【０００７】
本発明に係るセラミック電子部品のある特定の局面では、第１のめっき膜が第１の端面の直上に形成されており、第２のめっき膜が第２の端面の直上に形成されている。
【０００８】
本発明に係るセラミック電子部品の他の特定の局面では、第１及び第２のめっき膜のそれぞれが第１及び第２の主面の少なくとも一方の直上に形成されている。
【０００９】
本発明に係るセラミック電子部品の別の特定の局面では、セラミック電子部品は、セラミック素体の内部に設けられた複数の第１の内部電極と複数の第２の内部電極とをさらに備える。第１及び第２の外部電極の第１及び第２の内部電極の上に位置する部分の表面がセラミック素体側に向かって凹む凹面となっている。
【００１０】
本発明に係るセラミック電子部品のさらに他の特定の局面では、第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積が１．１５以下である。
【００１１】
本発明に係るセラミック電子部品のさらに別の特定の局面では、第１の外部電極は、第１のめっき膜と、第１のめっき膜の上に形成されている第３のめっき膜と、第３のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第５のめっき膜との積層体からなり、第２の外部電極は、第２のめっき膜と、第２のめっき膜の上に形成されている第４のめっき膜と、第４のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第６のめっき膜との積層体からなる。
【００１２】
本発明に係るセラミック電子部品のまたさらに他の特定の局面では、第３及び第４のめっき膜がＮｉまたはＮｉ合金からなり、第１及び第２のめっき膜は、ＣｕまたはＣｕ合金からなる。
【発明の効果】
【００１３】
本発明によれば、外部電極を構成しているめっき膜が剥がれにくいセラミック電子部品を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るセラミック電子部品の略図的斜視図である。
【図２】図１の線ＩＩ−ＩＩにおける略図的断面図である。
【図３】図２のＩＩＩ部分を拡大した略図的断面図である。
【図４】図２のＩＶ部分を拡大した略図的断面図である。
【図５】第１の実施形態に係るセラミック電子部品の略図的側面図である。
【図６】第２の実施形態に係るセラミック電子部品の略図的斜視図である。
【図７】第２の実施形態に係るセラミック電子部品の略図的断面図である。
【図８】第２の実施形態に係るセラミック電子部品の略図的断面図である。
【図９】第３の実施形態に係るセラミック電子部品の略図的斜視図である。
【図１０】第３の実施形態に係るセラミック電子部品の略図的断面図である。
【図１１】第３の実施形態に係るセラミック電子部品の略図的断面図である。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
以下、本発明を実施した好ましい形態について、図１に示すセラミック電子部品１を例に挙げて説明する。但し、下記のセラミック電子部品１は、単なる例示である。本発明に係るセラミック電子部品は、セラミック電子部品１に何ら限定されない。
【００１６】
図１は、本実施形態に係るセラミック電子部品の略図的斜視図である。図２は、図１の線ＩＩ−ＩＩにおける略図的断面図である。図３は、図２のＩＩＩ部分を拡大した略図的断面図である。図４は、図２のＩＶ部分を拡大した略図的断面図である。図５は、本実施形態に係るセラミック電子部品の略図的側面図である。
【００１７】
図１及び図２に示すように、セラミック電子部品１は、セラミック素体１０を備えている。セラミック素体１０は、直方体状に形成されている。セラミック素体１０は、互いに対向している第１及び第２の主面１０ａ、１０ｂと、互いに対向している第１及び第２の側面１０ｃ、１０ｄと、互いに対向している第１及び第２の端面１０ｅ、１０ｆとを有する。第１及び第２の主面１０ａ、１０ｂのそれぞれは、長さ方向Ｌ及び幅方向Ｗに沿って延びている。第１及び第２の側面１０ｃ、１０ｄのそれぞれは、長さ方向Ｌ及び厚み方向Ｔに沿って延びている。第１及び第２の端面１０ｅ、１０ｆのそれぞれは、幅方向Ｗ及び厚み方向Ｔに沿って延びている。なお、長さ方向Ｌと幅方向Ｗとは互いに垂直である。厚み方向Ｔは、長さ方向Ｌ及び幅方向Ｗのそれぞれに対して垂直である。
【００１８】
本発明において、「直方体」には、角部や稜線部が丸められた直方体も含まれるものとする。すなわち、セラミック素体１０は、角部や稜線部の少なくとも一部が丸められた直方体状に形成されていてもよい。
【００１９】
本実施形態においては、図２に示すように、セラミック素体１０は、複数のセラミック層１５が厚み方向Ｔに沿って積層された積層体により構成されている。セラミック層１５の厚みは、０．５μｍ〜５μｍであることが好ましい。
【００２０】
セラミック素体１０は、適宜のセラミック材料により形成されている。セラミック素体１０を構成するセラミック材料は、セラミック電子部品１の特性などにより適宜選択される。
【００２１】
例えば、セラミック電子部品１がセラミックコンデンサ素子である場合は、セラミック素体１０は、誘電体セラミックを主成分とする材料により形成することができる。誘電体セラミックの具体例としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などが挙げられる。セラミック素体１０には、例えば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を適宜添加してもよい。
【００２２】
また、例えば、セラミック電子部品１がセラミック圧電素子である場合には、セラミック素体１０は、例えば、圧電セラミックを主成分とする材料により形成することができる。圧電セラミックの具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミックなどが挙げられる。
【００２３】
例えば、セラミック電子部品１がサーミスタ素子である場合には、セラミック素体１０は、例えば、半導体セラミックにより形成することができる。半導体セラミックの具体例としては、例えば、スピネル系セラミックなどが挙げられる。
【００２４】
例えば、セラミック電子部品１がインダクタ素子である場合には、セラミック素体１０は、磁性体セラミックにより形成することができる。磁性体セラミックの具体例としては、例えば、フェライトセラミックなどが挙げられる。
【００２５】
以下、本実施形態では、セラミック電子部品１が、セラミックコンデンサであり、セラミック素体１０が、誘電体セラミックを主成分とする材料により形成されている例について説明する。
【００２６】
セラミック素体１０の内部には、複数の第１の内部電極１１と、複数の第２の内部電極１２とが設けられている。第１及び第２の内部電極１１，１２のそれぞれは、セラミック素体１０の内部において、長さ方向Ｌ及び幅方向Ｗに沿って配置されている。第１及び第２の内部電極１１，１２は、厚み方向Ｔに沿って交互に配列されている。第１及び第２の内部電極１１，１２の一部同士は、セラミック層１５を介して厚み方向Ｔにおいて対向している。
【００２７】
第１の内部電極１１は、第１の端面１０ｅに引き出されている。第１の内部電極１１は、第２の端面１０ｆ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。第２の内部電極１２は、第２の端面１０ｆに引き出されている。第２の内部電極１２は、第１の端面１０ｅ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。
【００２８】
第１及び第２の内部電極１１，１２の厚みは、０．３μｍ〜２．０μｍであることが好ましい。
【００２９】
第１及び第２の内部電極１１，１２は、導電性を有するものである限りにおいて特に限定されない。第１及び第２の内部電極１１，１２は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属のうちの少なくとも一種を含む合金により形成することができる。
【００３０】
セラミック素体１０の第１の端面１０ｅの上には、第１の外部電極１３が形成されている。第１の外部電極１３は、第１の内部電極１１に接続されている。一方、セラミック素体１０の第２の端面１０ｆの上には、第２の外部電極１４が形成されている。第２の外部電極１４は、第２の内部電極１２に接続されている。なお、本実施形態では、第１及び第２の外部電極１３，１４は、第１または第２の端面１０ｅ、１０ｆの上にのみ形成されているが、第１及び第２の外部電極１３，１４のそれぞれの一部は、主面１０ａ、１０ｂや側面１０ｃ、１０ｄの上に形成されていてもよい。
【００３１】
本実施形態では、第１及び第２の外部電極１３，１４それぞれは、少なくともひとつのめっき膜により構成されている。具体的には、本実施形態では、第１及び第２の外部電極１３，１４それぞれは、複数のめっき膜の積層体により構成されている。
【００３２】
より具体的には、第１の外部電極１３は、めっき膜１３ａ〜１３ｃの積層体により構成されている。めっき膜１３ａは、第１の端面１０ｅの直上に形成されている。めっき膜１３ｂは、めっき膜１３ａの上に形成されている。めっき膜１３ｃは、めっき膜１３ｂの上に形成されている。ただし、第１の外部電極１３は、めっき膜１３aだけで形成されていてもよい。
【００３３】
第２の外部電極１４は、めっき膜１４ａ〜１４ｃの積層体により構成されている。めっき膜１４ａは、第２の端面１０ｆの直上に形成されている。めっき膜１４ｂは、めっき膜１４ａの上に形成されている。めっき膜１４ｃは、めっき膜１４ｂの上に形成されている。ただし、第２の外部電極１４は、めっき膜１４aだけで形成されていてもよい。
【００３４】
第１または第２の端面１０ｅ、１０ｆの直上に形成されているめっき膜１３ａ、１４ａは、例えば、ＣｕまたはＣｕ合金からなるめっき膜により構成することができる。例えば、第１及び第２の内部電極１１，１２をＮｉまたはＮｉ合金からなるにより構成し、めっき膜１３ａ、１４ａをＣｕまたはＣｕ合金からなるめっき膜により構成することにより、第１及び第２の内部電極１１，１２とめっき膜１３ａ、１４ａとの接合強度を高めることができる。
【００３５】
めっき膜１３ａ、１４ａの厚みは、特に限定されないが、例えば、２．５μｍ〜１０μｍとすることができる。
【００３６】
めっき膜１３ａ、１４ａの上に形成されているめっき膜１３ｂ、１４ｂは、半田と第１及び第２の外部電極１３，１４との接合強度を高めるためのめっき膜である。このため、めっき膜１３ａ、１４ａは、半田に対する親和性が高く、且つめっき膜１３ａ、１４ａに対する親和性も高いものであることが好ましい。めっき膜１３ｂ、１４ｂは、例えば、ＮｉまたはＮｉ合金からなるめっき膜により構成することができる。
【００３７】
めっき膜１３ｂ、１４ｂの厚みは、特に限定されないが、例えば、１μｍ〜５μｍであることが好ましい。めっき膜１３ｂ、１４ｂの厚みが５μｍより厚くなる場合、めっき膜１３ａ、１４ａの凹凸が平滑になってしまい、本発明の効果が得られにくくなる場合がある。
【００３８】
本実施形態では、めっき膜１３ｂ、１４ｂの上に形成されているめっき膜１３ｃ、１４ｃは、ＳｎまたはＳｎ合金からなるめっき膜である。このため、第１及び第２の外部電極１３，１４に半田を接合させる際には、めっき膜１３ｃ、１４ｃは実質的に溶解し、半田と一体になる。半田とは、めっき膜１３ｂ、１４ｂが実質的に接合されることとなる。
【００３９】
めっき膜１３ｃ、１４ｃの厚みは、特に限定されないが、例えば、１μｍ〜１０μｍとすることができる。
【００４０】
ここで、本実施形態では、第１または第２の端面１０ｅ、１０ｆの直上に形成されているめっき膜１３ａ、１３ｂのそれぞれの平面視における単位面積あたりの表面積（以下、「Ｓレシオ」と称呼する。）が１．０２以上とされている。このため、下記の実験例においても裏付けられるように、第１及び第２の外部電極１３，１４は、めっき膜１３ａ、１４ａとめっき膜１３ｂ、１４ｂとの接合強度が高く、めっき膜１３ｂ、１４ｂが剥がれにくい。また、Ｓレシオを１．０２〜１．１５にすることにより、第１及び第２の外部電極１３，１４のめっき膜１３ａ、１４ａとめっき膜１３ｂ、１４ｂとの接合強度だけでなく、第１及び第２の外部電極１３，１４の半田に対する濡れ性も向上することができる。
【００４１】
めっき膜１３ａ、１３ｂのＳレシオが小さすぎると、めっき膜１３ｂ、１４ｂが剥がれやすくなってしまう。これは、めっき膜１３ａ、１４ａとめっき膜１３ｂ、１４ｂとの接合界面の面積が小さくなるためであると考えられる。
【００４２】
一方、めっき膜１３ａ、１４ａのＳレシオが大きすぎると、第１及び第２の外部電極１３，１４の半田に対する濡れ性が低くなってしまう。これは、第１及び第２の外部電極１３，１４の表面の凹凸が大きくなりすぎるためであると考えられる。
【００４３】
なお、上述の通り、最外層に位置するめっき膜１３ｃ、１４ｃは、半田による実装時に半田に溶解する。このため、第１及び第２の外部電極１３，１４は、半田とはめっき膜１３ｂ、１４ｂの表面において接合することとなる。このため、直接的には、めっき膜１３ｂ、１４ｂのＳレシオが半田濡れ性に影響を及ぼすものと考えられる。ここで、めっき膜１３ｂ、１４ｂが５μｍ以下の範囲内であれば、めっき膜１３ａ、１４ａが、薄く形成されているため、めっき膜１３ｂ、１４ｂのＳレシオは、めっき膜１３ａ、１４ａのＳレシオと実質的に等しくなる。このため、めっき膜１３ｂ、１４ｂのＳレシオを好適な範囲とすることにより、好適な半田濡れ性を得ることができる。
【００４４】
なお、本発明において、Ｓレシオは、以下の要領で測定することができる。
【００４５】
まず、めっき膜１３ａ、１４ａを露出させる。具体的には、例えば、めっき膜１３ｂ、１３ｃ、１４ｂ、１４ｃが形成されている場合は、めっき膜１３ｂ、１３ｃ、１４ｂ、１４ｃを除去することによりめっき膜１３ａ、１４ａを露出させる。めっき膜１３ｂ、１３ｃ、１４ｂ、１４ｃの除去は、例えば、めっき膜１３ｂ、１４ｂがＮｉめっき膜であり、めっき膜１３ｃ、１４ｃがＳｎめっき膜である場合は、５０ｍｌの蒸留水と、５０ｍｌの８９％エタノール、５０ｍｌの３２％塩酸及び１０ｇの硫酸銅（ＩＩ）を混合した水溶液中に、セラミック電子部品１を浸漬することによって行うことができる。
【００４６】
次に、片方のめっき膜１３ｃの中央部に位置する領域Ａ（図５を参照）に位置する５０μｍ四方の測定範囲における表面積を、走査型プローブ顯微鏡を用いて測定する。より具体的には、５０μｍ四方の測定範囲において、２５６×２５６点のスキャンを行い、その各点を直線で結んで２５５×２５５個の四辺形を形成する。これら２５５×２５５個の四辺形の総面積を算出する。そして、得られた総面積を５０μｍ四方の測定範囲における表面積とする。そして、その表面積を、測定範囲の面積である２５００μｍ２で除算することによりめっき膜１３ａのＳレシオを得ることができる。めっき膜１４ａのＳレシオも同様にして算出することができる。ここで、片方のめっき膜１３ｃの中央部に位置する領域Ａ（図５を参照）だけを測定している理由としては、めっき膜１３ｃはその表面形状が一様に形成されているため、めっき膜１３ｃの中央部に位置する領域Ａだけで、全体のＳレシオとみなすことができるためである。
【００４７】
本実施形態のセラミック電子部品１の製造方法は、特に限定されない。セラミック電子部品１は、例えば以下の要領で製造することができる。
【００４８】
まず、セラミック素体１０を形成するためのセラミックグリーンシートを用意する。セラミックグリーンシートは、例えば、スクリーン印刷法などの各種印刷法により形成することができる。
【００４９】
次に、セラミックグリーンシートに導電性ペーストを印刷することにより内部電極形成用パターンを形成する。なお、内部電極形成用パターンの印刷は、スクリーン印刷法などにより行うことができる。内部電極形成用パターンの印刷に用いるペーストは、導電性微粒子に加えて、有機バインダーや有機溶剤を含むものであってもよい。
【００５０】
次に、内部電極形成用パターンが印刷されていない外層部形成用のセラミックグリーンシートを複数枚積層し、その上に、内部電極形成用パターンが印刷されたセラミックグリーンシートを順次積層し、さらにその上に、内部電極形成用パターンが印刷されていない外層部形成用のセラミックグリーンシートを複数枚積層することにより、マザー積層体を作成する。なお、マザー積層体を静水圧プレス手段などを用いて積層方向にプレスしてもよい。
【００５１】
次に、マザー積層体から、生のセラミック積層体を切り出す。この生のセラミック積層体にバレル研磨などを施すことにより角部や稜線部を面取り状またはＲ面取り状に加工してもよい。
【００５２】
次に、生のセラミック積層体を焼成することにより、セラミック素体を得る。焼成温度は、セラミック積層体の組成等に応じて適宜設定することができる。焼成温度は、例えば、９００℃〜１３００℃程度とすることができる。
【００５３】
次に、めっき工程を順次行うことにより、めっき膜１３ａ〜１３ｃ、１４ａ〜１４ｃの積層体からなる第１及び第２の外部電極１３，１４を形成することにより、セラミック電子部品１を完成させることができる。
【００５４】
なお、めっき膜１３ａ〜１３ｃ、１４ａ〜１４ｃは、電解めっき法により形成することもできるし、無電解めっき法により形成することもできる。なお、めっき膜の形成後、必要に応じて熱処理等を行っても良い。
【００５５】
本実施形態では、めっき膜１３ａ、１４ａ形成後に熱処理を行うことにより、めっき膜１３ａ、１４ａと内部電極１１，１２とを相互拡散させ、合金化させる。ここで、めっき膜１３ａ、１４ａの金属と内部電極１１，１２が相互に拡散することによって、内部電極１１，１２上のめっき膜１３ａ、１４ａの表面がセラミック素体１０に向かって凹む、凹部形状となる。ここで、めっき膜１３ａ、１４ａと内部電極１１，１２とを合金化させることによって、めっき膜１３ａ、１４ａの金属が内部電極１１，１２に拡散し、めっき膜１３ａ、１４ａの内部電極１１，１２上に位置する部分の表面が、セラミック素体１０に向かって凹む凹面となる。これは、例えば、めっき膜１３ａ、１４ａの金属がＣｕ、内部電極１１，１２がＮｉの場合、めっき膜１３ａ、１４ａのＣｕの拡散係数は、内部電極１１，１２のＮｉの拡散係数よりも高いため、めっき膜１３ａ、１４ａのＣｕはエネルギー的に不安定になる。不安定なエネルギーは安定した場所、つまり、拡散係数の低い内部電極１１，１２のＮｉの方に移動する特性があるため、このような凹部形状になる。
【００５６】
上記製造方法において、めっき膜１３ａ、１４ａのＳレシオは、例えば、めっき膜１３ａ、１４ａ形成後の熱処理条件、めっき膜１３ａ、１４ａの厚み、成長速度等により制御することができる。具体的には、例えば、めっき膜１３ａ、１４ａを薄くしたり、めっき膜１３ａ、１４ａ形成後の熱処理温度を高くしたり、熱処理時間を長くしたりすることにより、Ｓレシオを大きくすることができる。また、例えば、めっき膜１３ａ、１４ａを厚くしたり、めっき膜１３ａ、１４ａ形成後の熱処理温度を低くしたり、熱処理時間を短くしたりすることにより、Ｓレシオを小さくすることができる。
【００５７】
なお、めっき膜１３ａ、１４ａ形成後の熱処理温度を高くしたり、熱処理時間を長くしたりすることによりＳレシオを大きくできるのは、めっき膜１３ａ、１４ａと内部電極１１，１２との合金化が進行し、端面１０ｅ、１０ｆのＳレシオが大きくなるためであると考えられる。
【００５８】
以下、本発明を実施した好ましい形態の他の例について説明する。以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
【００５９】
（第２及び第３の実施形態）
図６は、第２の実施形態に係るセラミック電子部品の略図的斜視図である。図７は、第２の実施形態に係るセラミック電子部品の略図的断面図である。図８は、第２の実施形態に係るセラミック電子部品の略図的断面図である。図９は、第３の実施形態に係るセラミック電子部品の略図的斜視図である。図１０は、第３の実施形態に係るセラミック電子部品の略図的断面図である。図１１は、第３の実施形態に係るセラミック電子部品の略図的断面図である。
【００６０】
第２及び第３の実施形態に係るセラミック電子部品２，３は、第１及び第２の内部電極１１，１２と第１及び第２の外部電極１３，１４との構成以外は、上記第１の実施形態に係るセラミック電子部品１と実質的に同様の構成を有する。
【００６１】
第２の実施形態に係るセラミック電子部品２では、図６〜図８に示すように、第１の外部電極１３は、第１の主面１０ａ上に形成された第１の電極部１３Ａと、第２の主面１０ｂの上に形成された第２の電極部１３Ｂとを有する。第２の外部電極１４は、第１の主面１０ａ上に形成された第１の電極部１４Ａと、第２の主面１０ｂの上に形成された第２の電極部１４Ｂとを有する。第１及び第２の電極部１３Ａ、１３Ｂは、長さ方向ＬのＬ１側に位置しており、第１及び第２の電極部１４Ａ、１４Ｂは、長さ方向ＬのＬ２側に位置している。
【００６２】
第３の実施形態に係るセラミック電子部品３では、図９〜図１１に示すように、第１及び第２の外部電極１３，１４のそれぞれは、第２の主面１０ｂの上に形成されている。
【００６３】
第２及び第３の実施形態のいずれにおいても、複数の第１及び第２の内部電極１１，１２のそれぞれは、長さ方向Ｌ及び厚み方向Ｔに沿って設けられている。複数の第１及び第２の内部電極１１，１２は、幅方向Ｗにおいて交互に積層されている。
【００６４】
第２及び第３の実施形態においても、上記第１の実施形態と同様に、第１の外部電極１３は、めっき膜１３ａ〜１３ｃの積層体により構成されており、第２の外部電極１４は、めっき膜１４ａ〜１４ｃの積層体により構成されている。そして、第１及び第２のめっき膜１３ａ、１４ａのそれぞれの平面視における単位面積あたりの表面積が１．０２以上とされている。従って、上記第１の実施形態と同様に、第２及び第３の実施形態においても、めっき膜１３ａ、１４ａが剥がれにくくなる。また、第１及び第２のめっき膜１３ａ、１４ａのそれぞれの平面視における単位面積あたりの表面積が１．０２〜１．１５とすることで、外部電極１３，１４は、優れた半田濡れ性を実現できる。なお、第２及び第３の実施形態も、第１の実施形態と同様に、めっき膜１３ｃの中央部に位置する５０μｍ四方においてＳレシオを測定する。
【００６５】
以下、具体的な実験例に基づいて本発明についてさらに詳細に説明する。
【００６６】
（実験例）
上記第１の実施形態に係るセラミック電子部品１と実質的に同様の構成を有するセラミックコンデンサを、上記第１の実施形態において説明した製造方法により、下記の条件で作製した。なお、実験例１〜６のそれぞれについてサンプルを作製し、Ｓレシオが、表１の値になっているのを２００個準備した。なお、実験例１においては、小数点第４位以下を、実験例２〜６においては、少数点第３位以下を四捨五入して算出した。
【００６７】
セラミックコンデンサの寸法：長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍ
セラミック素体の材質：チタン酸バリウム系誘電体セラミック
内部電極の主成分：Ｎｉ
内部電極の厚み：０．５μｍ
内部電極の総数：２３０層
セラミック層の厚さ：１．１μｍ
定格電圧：６．３Ｖ
静電容量：２．２μＦ
めっき膜１３ａ、１４ａ：Ｃｕめっき膜
めっき膜１３ａ、１４ａの厚み：６．５μｍ
めっき膜１３ａ、１４ａの形成に用いためっき浴：上村工業社製ピロブライトプロセス（ｐＨ：８．８，５５℃）
熱処理条件：
実験例１：熱処理なし、
実験例２：７００℃で２０分、
実験例３：７００℃で６０分、
実験例４：７００℃で１２０分、
実験例５：７００℃で１８０分、
実験例６：７００℃で２４０分
めっき膜１３ｂ、１４ｂ：Ｎｉめっき膜
めっき膜１３ｂ、１４ｂの厚み：約４μｍ
めっき膜１３ｂ、１４ｂの形成に用いためっき浴：ワット浴（弱酸性単純Ｎｉ浴）（ｐＨ：４．２，６０℃）
めっき膜１３ｃ、１４ｃ：Ｓｎめっき膜
めっき膜１３ｃ、１４ｃの厚み：約４μｍ
めっき膜１３ｃ、１４ｃの形成に用いためっき浴：ディップソール社製Ｓｎ−２３５（ｐＨ：５．０、３３℃）
めっき膜１３ａ〜１３ｃ、１４ａ〜１４ｃの加工条件：
工法：水平回転バレル方式
回転数：１２ｒｐｍ
導電性メディアの直径：０．４ｍｍ
めっき膜１３ａ、１４ａの形成における電流密度×時間：０．５Ａ／ｄｍ２×７０分、
めっき膜１３ｂ、１４ｂの形成における電流密度×時間：０．４Ａ／ｄｍ２×６０分
めっき膜１３ｃ、１４ｃの形成における電流密度×時間：０．１Ａ／ｄｍ２×６０分
【００６８】
実験例１〜６において作製したセラミックコンデンサにおけるめっき膜１３ａ、１４ａのＳレシオを上記第１の実施形態で説明した方法により測定した。結果を下記の表１に示す。
【００６９】
（めっき膜１３ｂ、１４ｂの接合強度）
実験例１〜６において作製したセラミックコンデンサ１００個を、１０５℃、１００％Ｒｈの雰囲気に４時間放置した。その後、ガラスエポキシ基板にはんだ実装し、セラミックコンデンサの側面に、加圧治具を０．７ｍｍ／ｓｅｃのスピードで押し当て、加圧治具による加圧力が５Ｎに達した際にめっき膜１３ａ、１３ｂとめっき膜１３ｂ、１４ｂとの間に剥離が発生したか否かを検査した。加圧治具による加圧力が５Ｎに達した際にめっき膜１３ａ、１３ｂとめっき膜１３ｂ、１４ｂとの間に剥離が発生しなかった場合を合格とし、剥離が発生した場合を不合格（ＮＧ）とし、１００サンプルあたりの不合格数を求めた。結果を下記の表１に示す。
【００７０】
（半田濡れ性試験）
実験例１〜６において作製したセラミックコンデンサ１００個を、１０５℃、１００％Ｒｈの雰囲気に４時間放置した。その後、外部電極の半田濡れ性を検査した。具体的には、ソルダーチェッカ（総合機）（Ｍｏｄｅｌ：ＳＡＴ−５１００、レスカ社製）を用いて、濡れ開始時間、濡れ上がり時間、最大濡れ力を測定した。その後、濡れ上がり時間と最大濡れ力が判定基準を満足するかで判定した。濡れ開始時間（Ｔ０）＋濡れ上がり時間（Ｔ１）がＴ０＋Ｔ１≦１．０秒、最大濡れ力（Ｆｍａｘ）≧０．２５ｍＮを満たしているものを合格とし、上記２式が満足されなかった場合を不合格（ＮＧ）とし、１００サンプルあたりの不合格数を求めた。結果を下記の表１に示す。
【００７１】
【表１】
【００７２】
上記表１に示すように、めっき膜１３ａ、１４ａのＳレシオを１．０２以上とすることにより、めっき膜１３ｂ、１４ｂの剥離を効果的に抑制できることが分かる。また、めっき膜１３ａ、１４ａのＳレシオを１．０２〜１．１５の範囲内にすることにより、優れた半田濡れ性も実現することが可能になる。
【符号の説明】
【００７３】
１〜３…セラミック電子部品
１０…セラミック素体
１０ａ…第１の主面
１０ｂ…第２の主面
１０ｃ…第１の側面
１０ｄ…第２の側面
１０ｅ…第１の端面
１０ｆ…第２の端面
１１…第１の内部電極
１２…第２の内部電極
１３…第１の外部電極
１３Ａ，１４Ａ，１３Ｂ，１４Ｂ…電極部
１４…第２の外部電極
１３ａ〜１３ｃ、１４ａ〜１４ｃ…めっき膜
１５…セラミック層
【技術分野】
【０００１】
本発明は、セラミック電子部品に関する。特に、本発明は、直方体状のセラミック素体と、そのセラミック素体の上に形成された外部電極とを備えるセラミック電子部品に関する。
【背景技術】
【０００２】
従来、種々の電子装置において、セラミックコンデンサなどのセラミック電子部品が種々使用されている。例えば、下記の特許文献１には、セラミック電子部品の一例として、第１及び第２の内部電極が内部に設けられた直方体状のセラミック素体と、セラミック素体の第１の端面の上に設けられた第１の外部電極と、セラミック素体の第２の端面の上に設けられた第２の外部電極とを備える積層セラミックコンデンサが開示されている。特許文献１では、第１及び第２の外部電極をめっきにより形成することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ ２００７／０４９４５６ Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のセラミックコンデンサでは、配線基板上の電極と第１及び第２の外部電極とを半田により接合して実装しようとした場合に、めっき膜の剥がれが生じやすいという問題がある。
【０００５】
本発明は、斯かる点に鑑みて成されたものであり、その目的は、外部電極を構成しているめっき膜が剥がれにくいセラミック電子部品を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るセラミック電子部品は、直方体状のセラミック素体と、第１の外部電極と、第２の外部電極とを備えている。セラミック素体は、互いに対向している第１及び第２の主面と、互いに対向している第１及び第２の側面と、互いに対向している第１及び第２の端面とを有する。第１の外部電極は、セラミック素体の外表面の直上に形成されている第１のめっき膜を含む少なくともひとつのめっき膜からなる。第２の外部電極は、セラミック素体の外表面の直上に形成されている第２のめっき膜を含む少なくともひとつのめっき膜からなる。第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積は、１．０２以上である。
【０００７】
本発明に係るセラミック電子部品のある特定の局面では、第１のめっき膜が第１の端面の直上に形成されており、第２のめっき膜が第２の端面の直上に形成されている。
【０００８】
本発明に係るセラミック電子部品の他の特定の局面では、第１及び第２のめっき膜のそれぞれが第１及び第２の主面の少なくとも一方の直上に形成されている。
【０００９】
本発明に係るセラミック電子部品の別の特定の局面では、セラミック電子部品は、セラミック素体の内部に設けられた複数の第１の内部電極と複数の第２の内部電極とをさらに備える。第１及び第２の外部電極の第１及び第２の内部電極の上に位置する部分の表面がセラミック素体側に向かって凹む凹面となっている。
【００１０】
本発明に係るセラミック電子部品のさらに他の特定の局面では、第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積が１．１５以下である。
【００１１】
本発明に係るセラミック電子部品のさらに別の特定の局面では、第１の外部電極は、第１のめっき膜と、第１のめっき膜の上に形成されている第３のめっき膜と、第３のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第５のめっき膜との積層体からなり、第２の外部電極は、第２のめっき膜と、第２のめっき膜の上に形成されている第４のめっき膜と、第４のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第６のめっき膜との積層体からなる。
【００１２】
本発明に係るセラミック電子部品のまたさらに他の特定の局面では、第３及び第４のめっき膜がＮｉまたはＮｉ合金からなり、第１及び第２のめっき膜は、ＣｕまたはＣｕ合金からなる。
【発明の効果】
【００１３】
本発明によれば、外部電極を構成しているめっき膜が剥がれにくいセラミック電子部品を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るセラミック電子部品の略図的斜視図である。
【図２】図１の線ＩＩ−ＩＩにおける略図的断面図である。
【図３】図２のＩＩＩ部分を拡大した略図的断面図である。
【図４】図２のＩＶ部分を拡大した略図的断面図である。
【図５】第１の実施形態に係るセラミック電子部品の略図的側面図である。
【図６】第２の実施形態に係るセラミック電子部品の略図的斜視図である。
【図７】第２の実施形態に係るセラミック電子部品の略図的断面図である。
【図８】第２の実施形態に係るセラミック電子部品の略図的断面図である。
【図９】第３の実施形態に係るセラミック電子部品の略図的斜視図である。
【図１０】第３の実施形態に係るセラミック電子部品の略図的断面図である。
【図１１】第３の実施形態に係るセラミック電子部品の略図的断面図である。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
以下、本発明を実施した好ましい形態について、図１に示すセラミック電子部品１を例に挙げて説明する。但し、下記のセラミック電子部品１は、単なる例示である。本発明に係るセラミック電子部品は、セラミック電子部品１に何ら限定されない。
【００１６】
図１は、本実施形態に係るセラミック電子部品の略図的斜視図である。図２は、図１の線ＩＩ−ＩＩにおける略図的断面図である。図３は、図２のＩＩＩ部分を拡大した略図的断面図である。図４は、図２のＩＶ部分を拡大した略図的断面図である。図５は、本実施形態に係るセラミック電子部品の略図的側面図である。
【００１７】
図１及び図２に示すように、セラミック電子部品１は、セラミック素体１０を備えている。セラミック素体１０は、直方体状に形成されている。セラミック素体１０は、互いに対向している第１及び第２の主面１０ａ、１０ｂと、互いに対向している第１及び第２の側面１０ｃ、１０ｄと、互いに対向している第１及び第２の端面１０ｅ、１０ｆとを有する。第１及び第２の主面１０ａ、１０ｂのそれぞれは、長さ方向Ｌ及び幅方向Ｗに沿って延びている。第１及び第２の側面１０ｃ、１０ｄのそれぞれは、長さ方向Ｌ及び厚み方向Ｔに沿って延びている。第１及び第２の端面１０ｅ、１０ｆのそれぞれは、幅方向Ｗ及び厚み方向Ｔに沿って延びている。なお、長さ方向Ｌと幅方向Ｗとは互いに垂直である。厚み方向Ｔは、長さ方向Ｌ及び幅方向Ｗのそれぞれに対して垂直である。
【００１８】
本発明において、「直方体」には、角部や稜線部が丸められた直方体も含まれるものとする。すなわち、セラミック素体１０は、角部や稜線部の少なくとも一部が丸められた直方体状に形成されていてもよい。
【００１９】
本実施形態においては、図２に示すように、セラミック素体１０は、複数のセラミック層１５が厚み方向Ｔに沿って積層された積層体により構成されている。セラミック層１５の厚みは、０．５μｍ〜５μｍであることが好ましい。
【００２０】
セラミック素体１０は、適宜のセラミック材料により形成されている。セラミック素体１０を構成するセラミック材料は、セラミック電子部品１の特性などにより適宜選択される。
【００２１】
例えば、セラミック電子部品１がセラミックコンデンサ素子である場合は、セラミック素体１０は、誘電体セラミックを主成分とする材料により形成することができる。誘電体セラミックの具体例としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などが挙げられる。セラミック素体１０には、例えば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を適宜添加してもよい。
【００２２】
また、例えば、セラミック電子部品１がセラミック圧電素子である場合には、セラミック素体１０は、例えば、圧電セラミックを主成分とする材料により形成することができる。圧電セラミックの具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミックなどが挙げられる。
【００２３】
例えば、セラミック電子部品１がサーミスタ素子である場合には、セラミック素体１０は、例えば、半導体セラミックにより形成することができる。半導体セラミックの具体例としては、例えば、スピネル系セラミックなどが挙げられる。
【００２４】
例えば、セラミック電子部品１がインダクタ素子である場合には、セラミック素体１０は、磁性体セラミックにより形成することができる。磁性体セラミックの具体例としては、例えば、フェライトセラミックなどが挙げられる。
【００２５】
以下、本実施形態では、セラミック電子部品１が、セラミックコンデンサであり、セラミック素体１０が、誘電体セラミックを主成分とする材料により形成されている例について説明する。
【００２６】
セラミック素体１０の内部には、複数の第１の内部電極１１と、複数の第２の内部電極１２とが設けられている。第１及び第２の内部電極１１，１２のそれぞれは、セラミック素体１０の内部において、長さ方向Ｌ及び幅方向Ｗに沿って配置されている。第１及び第２の内部電極１１，１２は、厚み方向Ｔに沿って交互に配列されている。第１及び第２の内部電極１１，１２の一部同士は、セラミック層１５を介して厚み方向Ｔにおいて対向している。
【００２７】
第１の内部電極１１は、第１の端面１０ｅに引き出されている。第１の内部電極１１は、第２の端面１０ｆ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。第２の内部電極１２は、第２の端面１０ｆに引き出されている。第２の内部電極１２は、第１の端面１０ｅ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。
【００２８】
第１及び第２の内部電極１１，１２の厚みは、０．３μｍ〜２．０μｍであることが好ましい。
【００２９】
第１及び第２の内部電極１１，１２は、導電性を有するものである限りにおいて特に限定されない。第１及び第２の内部電極１１，１２は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属のうちの少なくとも一種を含む合金により形成することができる。
【００３０】
セラミック素体１０の第１の端面１０ｅの上には、第１の外部電極１３が形成されている。第１の外部電極１３は、第１の内部電極１１に接続されている。一方、セラミック素体１０の第２の端面１０ｆの上には、第２の外部電極１４が形成されている。第２の外部電極１４は、第２の内部電極１２に接続されている。なお、本実施形態では、第１及び第２の外部電極１３，１４は、第１または第２の端面１０ｅ、１０ｆの上にのみ形成されているが、第１及び第２の外部電極１３，１４のそれぞれの一部は、主面１０ａ、１０ｂや側面１０ｃ、１０ｄの上に形成されていてもよい。
【００３１】
本実施形態では、第１及び第２の外部電極１３，１４それぞれは、少なくともひとつのめっき膜により構成されている。具体的には、本実施形態では、第１及び第２の外部電極１３，１４それぞれは、複数のめっき膜の積層体により構成されている。
【００３２】
より具体的には、第１の外部電極１３は、めっき膜１３ａ〜１３ｃの積層体により構成されている。めっき膜１３ａは、第１の端面１０ｅの直上に形成されている。めっき膜１３ｂは、めっき膜１３ａの上に形成されている。めっき膜１３ｃは、めっき膜１３ｂの上に形成されている。ただし、第１の外部電極１３は、めっき膜１３aだけで形成されていてもよい。
【００３３】
第２の外部電極１４は、めっき膜１４ａ〜１４ｃの積層体により構成されている。めっき膜１４ａは、第２の端面１０ｆの直上に形成されている。めっき膜１４ｂは、めっき膜１４ａの上に形成されている。めっき膜１４ｃは、めっき膜１４ｂの上に形成されている。ただし、第２の外部電極１４は、めっき膜１４aだけで形成されていてもよい。
【００３４】
第１または第２の端面１０ｅ、１０ｆの直上に形成されているめっき膜１３ａ、１４ａは、例えば、ＣｕまたはＣｕ合金からなるめっき膜により構成することができる。例えば、第１及び第２の内部電極１１，１２をＮｉまたはＮｉ合金からなるにより構成し、めっき膜１３ａ、１４ａをＣｕまたはＣｕ合金からなるめっき膜により構成することにより、第１及び第２の内部電極１１，１２とめっき膜１３ａ、１４ａとの接合強度を高めることができる。
【００３５】
めっき膜１３ａ、１４ａの厚みは、特に限定されないが、例えば、２．５μｍ〜１０μｍとすることができる。
【００３６】
めっき膜１３ａ、１４ａの上に形成されているめっき膜１３ｂ、１４ｂは、半田と第１及び第２の外部電極１３，１４との接合強度を高めるためのめっき膜である。このため、めっき膜１３ａ、１４ａは、半田に対する親和性が高く、且つめっき膜１３ａ、１４ａに対する親和性も高いものであることが好ましい。めっき膜１３ｂ、１４ｂは、例えば、ＮｉまたはＮｉ合金からなるめっき膜により構成することができる。
【００３７】
めっき膜１３ｂ、１４ｂの厚みは、特に限定されないが、例えば、１μｍ〜５μｍであることが好ましい。めっき膜１３ｂ、１４ｂの厚みが５μｍより厚くなる場合、めっき膜１３ａ、１４ａの凹凸が平滑になってしまい、本発明の効果が得られにくくなる場合がある。
【００３８】
本実施形態では、めっき膜１３ｂ、１４ｂの上に形成されているめっき膜１３ｃ、１４ｃは、ＳｎまたはＳｎ合金からなるめっき膜である。このため、第１及び第２の外部電極１３，１４に半田を接合させる際には、めっき膜１３ｃ、１４ｃは実質的に溶解し、半田と一体になる。半田とは、めっき膜１３ｂ、１４ｂが実質的に接合されることとなる。
【００３９】
めっき膜１３ｃ、１４ｃの厚みは、特に限定されないが、例えば、１μｍ〜１０μｍとすることができる。
【００４０】
ここで、本実施形態では、第１または第２の端面１０ｅ、１０ｆの直上に形成されているめっき膜１３ａ、１３ｂのそれぞれの平面視における単位面積あたりの表面積（以下、「Ｓレシオ」と称呼する。）が１．０２以上とされている。このため、下記の実験例においても裏付けられるように、第１及び第２の外部電極１３，１４は、めっき膜１３ａ、１４ａとめっき膜１３ｂ、１４ｂとの接合強度が高く、めっき膜１３ｂ、１４ｂが剥がれにくい。また、Ｓレシオを１．０２〜１．１５にすることにより、第１及び第２の外部電極１３，１４のめっき膜１３ａ、１４ａとめっき膜１３ｂ、１４ｂとの接合強度だけでなく、第１及び第２の外部電極１３，１４の半田に対する濡れ性も向上することができる。
【００４１】
めっき膜１３ａ、１３ｂのＳレシオが小さすぎると、めっき膜１３ｂ、１４ｂが剥がれやすくなってしまう。これは、めっき膜１３ａ、１４ａとめっき膜１３ｂ、１４ｂとの接合界面の面積が小さくなるためであると考えられる。
【００４２】
一方、めっき膜１３ａ、１４ａのＳレシオが大きすぎると、第１及び第２の外部電極１３，１４の半田に対する濡れ性が低くなってしまう。これは、第１及び第２の外部電極１３，１４の表面の凹凸が大きくなりすぎるためであると考えられる。
【００４３】
なお、上述の通り、最外層に位置するめっき膜１３ｃ、１４ｃは、半田による実装時に半田に溶解する。このため、第１及び第２の外部電極１３，１４は、半田とはめっき膜１３ｂ、１４ｂの表面において接合することとなる。このため、直接的には、めっき膜１３ｂ、１４ｂのＳレシオが半田濡れ性に影響を及ぼすものと考えられる。ここで、めっき膜１３ｂ、１４ｂが５μｍ以下の範囲内であれば、めっき膜１３ａ、１４ａが、薄く形成されているため、めっき膜１３ｂ、１４ｂのＳレシオは、めっき膜１３ａ、１４ａのＳレシオと実質的に等しくなる。このため、めっき膜１３ｂ、１４ｂのＳレシオを好適な範囲とすることにより、好適な半田濡れ性を得ることができる。
【００４４】
なお、本発明において、Ｓレシオは、以下の要領で測定することができる。
【００４５】
まず、めっき膜１３ａ、１４ａを露出させる。具体的には、例えば、めっき膜１３ｂ、１３ｃ、１４ｂ、１４ｃが形成されている場合は、めっき膜１３ｂ、１３ｃ、１４ｂ、１４ｃを除去することによりめっき膜１３ａ、１４ａを露出させる。めっき膜１３ｂ、１３ｃ、１４ｂ、１４ｃの除去は、例えば、めっき膜１３ｂ、１４ｂがＮｉめっき膜であり、めっき膜１３ｃ、１４ｃがＳｎめっき膜である場合は、５０ｍｌの蒸留水と、５０ｍｌの８９％エタノール、５０ｍｌの３２％塩酸及び１０ｇの硫酸銅（ＩＩ）を混合した水溶液中に、セラミック電子部品１を浸漬することによって行うことができる。
【００４６】
次に、片方のめっき膜１３ｃの中央部に位置する領域Ａ（図５を参照）に位置する５０μｍ四方の測定範囲における表面積を、走査型プローブ顯微鏡を用いて測定する。より具体的には、５０μｍ四方の測定範囲において、２５６×２５６点のスキャンを行い、その各点を直線で結んで２５５×２５５個の四辺形を形成する。これら２５５×２５５個の四辺形の総面積を算出する。そして、得られた総面積を５０μｍ四方の測定範囲における表面積とする。そして、その表面積を、測定範囲の面積である２５００μｍ２で除算することによりめっき膜１３ａのＳレシオを得ることができる。めっき膜１４ａのＳレシオも同様にして算出することができる。ここで、片方のめっき膜１３ｃの中央部に位置する領域Ａ（図５を参照）だけを測定している理由としては、めっき膜１３ｃはその表面形状が一様に形成されているため、めっき膜１３ｃの中央部に位置する領域Ａだけで、全体のＳレシオとみなすことができるためである。
【００４７】
本実施形態のセラミック電子部品１の製造方法は、特に限定されない。セラミック電子部品１は、例えば以下の要領で製造することができる。
【００４８】
まず、セラミック素体１０を形成するためのセラミックグリーンシートを用意する。セラミックグリーンシートは、例えば、スクリーン印刷法などの各種印刷法により形成することができる。
【００４９】
次に、セラミックグリーンシートに導電性ペーストを印刷することにより内部電極形成用パターンを形成する。なお、内部電極形成用パターンの印刷は、スクリーン印刷法などにより行うことができる。内部電極形成用パターンの印刷に用いるペーストは、導電性微粒子に加えて、有機バインダーや有機溶剤を含むものであってもよい。
【００５０】
次に、内部電極形成用パターンが印刷されていない外層部形成用のセラミックグリーンシートを複数枚積層し、その上に、内部電極形成用パターンが印刷されたセラミックグリーンシートを順次積層し、さらにその上に、内部電極形成用パターンが印刷されていない外層部形成用のセラミックグリーンシートを複数枚積層することにより、マザー積層体を作成する。なお、マザー積層体を静水圧プレス手段などを用いて積層方向にプレスしてもよい。
【００５１】
次に、マザー積層体から、生のセラミック積層体を切り出す。この生のセラミック積層体にバレル研磨などを施すことにより角部や稜線部を面取り状またはＲ面取り状に加工してもよい。
【００５２】
次に、生のセラミック積層体を焼成することにより、セラミック素体を得る。焼成温度は、セラミック積層体の組成等に応じて適宜設定することができる。焼成温度は、例えば、９００℃〜１３００℃程度とすることができる。
【００５３】
次に、めっき工程を順次行うことにより、めっき膜１３ａ〜１３ｃ、１４ａ〜１４ｃの積層体からなる第１及び第２の外部電極１３，１４を形成することにより、セラミック電子部品１を完成させることができる。
【００５４】
なお、めっき膜１３ａ〜１３ｃ、１４ａ〜１４ｃは、電解めっき法により形成することもできるし、無電解めっき法により形成することもできる。なお、めっき膜の形成後、必要に応じて熱処理等を行っても良い。
【００５５】
本実施形態では、めっき膜１３ａ、１４ａ形成後に熱処理を行うことにより、めっき膜１３ａ、１４ａと内部電極１１，１２とを相互拡散させ、合金化させる。ここで、めっき膜１３ａ、１４ａの金属と内部電極１１，１２が相互に拡散することによって、内部電極１１，１２上のめっき膜１３ａ、１４ａの表面がセラミック素体１０に向かって凹む、凹部形状となる。ここで、めっき膜１３ａ、１４ａと内部電極１１，１２とを合金化させることによって、めっき膜１３ａ、１４ａの金属が内部電極１１，１２に拡散し、めっき膜１３ａ、１４ａの内部電極１１，１２上に位置する部分の表面が、セラミック素体１０に向かって凹む凹面となる。これは、例えば、めっき膜１３ａ、１４ａの金属がＣｕ、内部電極１１，１２がＮｉの場合、めっき膜１３ａ、１４ａのＣｕの拡散係数は、内部電極１１，１２のＮｉの拡散係数よりも高いため、めっき膜１３ａ、１４ａのＣｕはエネルギー的に不安定になる。不安定なエネルギーは安定した場所、つまり、拡散係数の低い内部電極１１，１２のＮｉの方に移動する特性があるため、このような凹部形状になる。
【００５６】
上記製造方法において、めっき膜１３ａ、１４ａのＳレシオは、例えば、めっき膜１３ａ、１４ａ形成後の熱処理条件、めっき膜１３ａ、１４ａの厚み、成長速度等により制御することができる。具体的には、例えば、めっき膜１３ａ、１４ａを薄くしたり、めっき膜１３ａ、１４ａ形成後の熱処理温度を高くしたり、熱処理時間を長くしたりすることにより、Ｓレシオを大きくすることができる。また、例えば、めっき膜１３ａ、１４ａを厚くしたり、めっき膜１３ａ、１４ａ形成後の熱処理温度を低くしたり、熱処理時間を短くしたりすることにより、Ｓレシオを小さくすることができる。
【００５７】
なお、めっき膜１３ａ、１４ａ形成後の熱処理温度を高くしたり、熱処理時間を長くしたりすることによりＳレシオを大きくできるのは、めっき膜１３ａ、１４ａと内部電極１１，１２との合金化が進行し、端面１０ｅ、１０ｆのＳレシオが大きくなるためであると考えられる。
【００５８】
以下、本発明を実施した好ましい形態の他の例について説明する。以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
【００５９】
（第２及び第３の実施形態）
図６は、第２の実施形態に係るセラミック電子部品の略図的斜視図である。図７は、第２の実施形態に係るセラミック電子部品の略図的断面図である。図８は、第２の実施形態に係るセラミック電子部品の略図的断面図である。図９は、第３の実施形態に係るセラミック電子部品の略図的斜視図である。図１０は、第３の実施形態に係るセラミック電子部品の略図的断面図である。図１１は、第３の実施形態に係るセラミック電子部品の略図的断面図である。
【００６０】
第２及び第３の実施形態に係るセラミック電子部品２，３は、第１及び第２の内部電極１１，１２と第１及び第２の外部電極１３，１４との構成以外は、上記第１の実施形態に係るセラミック電子部品１と実質的に同様の構成を有する。
【００６１】
第２の実施形態に係るセラミック電子部品２では、図６〜図８に示すように、第１の外部電極１３は、第１の主面１０ａ上に形成された第１の電極部１３Ａと、第２の主面１０ｂの上に形成された第２の電極部１３Ｂとを有する。第２の外部電極１４は、第１の主面１０ａ上に形成された第１の電極部１４Ａと、第２の主面１０ｂの上に形成された第２の電極部１４Ｂとを有する。第１及び第２の電極部１３Ａ、１３Ｂは、長さ方向ＬのＬ１側に位置しており、第１及び第２の電極部１４Ａ、１４Ｂは、長さ方向ＬのＬ２側に位置している。
【００６２】
第３の実施形態に係るセラミック電子部品３では、図９〜図１１に示すように、第１及び第２の外部電極１３，１４のそれぞれは、第２の主面１０ｂの上に形成されている。
【００６３】
第２及び第３の実施形態のいずれにおいても、複数の第１及び第２の内部電極１１，１２のそれぞれは、長さ方向Ｌ及び厚み方向Ｔに沿って設けられている。複数の第１及び第２の内部電極１１，１２は、幅方向Ｗにおいて交互に積層されている。
【００６４】
第２及び第３の実施形態においても、上記第１の実施形態と同様に、第１の外部電極１３は、めっき膜１３ａ〜１３ｃの積層体により構成されており、第２の外部電極１４は、めっき膜１４ａ〜１４ｃの積層体により構成されている。そして、第１及び第２のめっき膜１３ａ、１４ａのそれぞれの平面視における単位面積あたりの表面積が１．０２以上とされている。従って、上記第１の実施形態と同様に、第２及び第３の実施形態においても、めっき膜１３ａ、１４ａが剥がれにくくなる。また、第１及び第２のめっき膜１３ａ、１４ａのそれぞれの平面視における単位面積あたりの表面積が１．０２〜１．１５とすることで、外部電極１３，１４は、優れた半田濡れ性を実現できる。なお、第２及び第３の実施形態も、第１の実施形態と同様に、めっき膜１３ｃの中央部に位置する５０μｍ四方においてＳレシオを測定する。
【００６５】
以下、具体的な実験例に基づいて本発明についてさらに詳細に説明する。
【００６６】
（実験例）
上記第１の実施形態に係るセラミック電子部品１と実質的に同様の構成を有するセラミックコンデンサを、上記第１の実施形態において説明した製造方法により、下記の条件で作製した。なお、実験例１〜６のそれぞれについてサンプルを作製し、Ｓレシオが、表１の値になっているのを２００個準備した。なお、実験例１においては、小数点第４位以下を、実験例２〜６においては、少数点第３位以下を四捨五入して算出した。
【００６７】
セラミックコンデンサの寸法：長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍ
セラミック素体の材質：チタン酸バリウム系誘電体セラミック
内部電極の主成分：Ｎｉ
内部電極の厚み：０．５μｍ
内部電極の総数：２３０層
セラミック層の厚さ：１．１μｍ
定格電圧：６．３Ｖ
静電容量：２．２μＦ
めっき膜１３ａ、１４ａ：Ｃｕめっき膜
めっき膜１３ａ、１４ａの厚み：６．５μｍ
めっき膜１３ａ、１４ａの形成に用いためっき浴：上村工業社製ピロブライトプロセス（ｐＨ：８．８，５５℃）
熱処理条件：
実験例１：熱処理なし、
実験例２：７００℃で２０分、
実験例３：７００℃で６０分、
実験例４：７００℃で１２０分、
実験例５：７００℃で１８０分、
実験例６：７００℃で２４０分
めっき膜１３ｂ、１４ｂ：Ｎｉめっき膜
めっき膜１３ｂ、１４ｂの厚み：約４μｍ
めっき膜１３ｂ、１４ｂの形成に用いためっき浴：ワット浴（弱酸性単純Ｎｉ浴）（ｐＨ：４．２，６０℃）
めっき膜１３ｃ、１４ｃ：Ｓｎめっき膜
めっき膜１３ｃ、１４ｃの厚み：約４μｍ
めっき膜１３ｃ、１４ｃの形成に用いためっき浴：ディップソール社製Ｓｎ−２３５（ｐＨ：５．０、３３℃）
めっき膜１３ａ〜１３ｃ、１４ａ〜１４ｃの加工条件：
工法：水平回転バレル方式
回転数：１２ｒｐｍ
導電性メディアの直径：０．４ｍｍ
めっき膜１３ａ、１４ａの形成における電流密度×時間：０．５Ａ／ｄｍ２×７０分、
めっき膜１３ｂ、１４ｂの形成における電流密度×時間：０．４Ａ／ｄｍ２×６０分
めっき膜１３ｃ、１４ｃの形成における電流密度×時間：０．１Ａ／ｄｍ２×６０分
【００６８】
実験例１〜６において作製したセラミックコンデンサにおけるめっき膜１３ａ、１４ａのＳレシオを上記第１の実施形態で説明した方法により測定した。結果を下記の表１に示す。
【００６９】
（めっき膜１３ｂ、１４ｂの接合強度）
実験例１〜６において作製したセラミックコンデンサ１００個を、１０５℃、１００％Ｒｈの雰囲気に４時間放置した。その後、ガラスエポキシ基板にはんだ実装し、セラミックコンデンサの側面に、加圧治具を０．７ｍｍ／ｓｅｃのスピードで押し当て、加圧治具による加圧力が５Ｎに達した際にめっき膜１３ａ、１３ｂとめっき膜１３ｂ、１４ｂとの間に剥離が発生したか否かを検査した。加圧治具による加圧力が５Ｎに達した際にめっき膜１３ａ、１３ｂとめっき膜１３ｂ、１４ｂとの間に剥離が発生しなかった場合を合格とし、剥離が発生した場合を不合格（ＮＧ）とし、１００サンプルあたりの不合格数を求めた。結果を下記の表１に示す。
【００７０】
（半田濡れ性試験）
実験例１〜６において作製したセラミックコンデンサ１００個を、１０５℃、１００％Ｒｈの雰囲気に４時間放置した。その後、外部電極の半田濡れ性を検査した。具体的には、ソルダーチェッカ（総合機）（Ｍｏｄｅｌ：ＳＡＴ−５１００、レスカ社製）を用いて、濡れ開始時間、濡れ上がり時間、最大濡れ力を測定した。その後、濡れ上がり時間と最大濡れ力が判定基準を満足するかで判定した。濡れ開始時間（Ｔ０）＋濡れ上がり時間（Ｔ１）がＴ０＋Ｔ１≦１．０秒、最大濡れ力（Ｆｍａｘ）≧０．２５ｍＮを満たしているものを合格とし、上記２式が満足されなかった場合を不合格（ＮＧ）とし、１００サンプルあたりの不合格数を求めた。結果を下記の表１に示す。
【００７１】
【表１】
【００７２】
上記表１に示すように、めっき膜１３ａ、１４ａのＳレシオを１．０２以上とすることにより、めっき膜１３ｂ、１４ｂの剥離を効果的に抑制できることが分かる。また、めっき膜１３ａ、１４ａのＳレシオを１．０２〜１．１５の範囲内にすることにより、優れた半田濡れ性も実現することが可能になる。
【符号の説明】
【００７３】
１〜３…セラミック電子部品
１０…セラミック素体
１０ａ…第１の主面
１０ｂ…第２の主面
１０ｃ…第１の側面
１０ｄ…第２の側面
１０ｅ…第１の端面
１０ｆ…第２の端面
１１…第１の内部電極
１２…第２の内部電極
１３…第１の外部電極
１３Ａ，１４Ａ，１３Ｂ，１４Ｂ…電極部
１４…第２の外部電極
１３ａ〜１３ｃ、１４ａ〜１４ｃ…めっき膜
１５…セラミック層
【特許請求の範囲】
【請求項１】
互いに対向している第１及び第２の主面と、互いに対向している第１及び第２の側面と、互いに対向している第１及び第２の端面とを有する直方体状のセラミック素体と、
前記セラミック素体の外表面の直上に形成されている第１のめっき膜を含む少なくともひとつのめっき膜からなる第１の外部電極と、
前記セラミック素体の外表面の直上に形成されている第２のめっき膜を含む少なくともひとつのめっき膜からなる第２の外部電極と、
を備え、
前記第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積が１．０２以上である、セラミック電子部品。
【請求項２】
前記第１のめっき膜が前記第１の端面の直上に形成されており、前記第２のめっき膜が前記第２の端面の直上に形成されている、請求項１に記載のセラミック電子部品。
【請求項３】
前記第１及び第２のめっき膜のそれぞれが前記第１及び第２の主面の少なくとも一方の直上に形成されている、請求項１に記載のセラミック電子部品。
【請求項４】
前記セラミック素体の内部に設けられた複数の第１の内部電極と複数の第２の内部電極とをさらに備え、
前記第１及び第２の外部電極の前記第１及び第２の内部電極の上に位置する部分の表面が前記セラミック素体側に向かって凹む凹面となっている、請求項１に記載のセラミック電子部品。
【請求項５】
前記第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積が１．１５以下である、請求項１に記載のセラミック電子部品。
【請求項６】
前記第１の外部電極は、
前記第１のめっき膜と、
前記第１のめっき膜の上に形成されている第３のめっき膜と、
前記第３のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第５のめっき膜と、
の積層体からなり、
前記第２の外部電極は、
前記第２のめっき膜と、
前記第２のめっき膜の上に形成されている第４のめっき膜と、
前記第４のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第６のめっき膜と、
の積層体からなる、請求項１に記載のセラミック電子部品。
【請求項７】
前記第３及び第４のめっき膜がＮｉまたはＮｉ合金からなり、
前記第１及び第２のめっき膜は、ＣｕまたはＣｕ合金からなる、請求項６に記載のセラミック電子部品。
【請求項１】
互いに対向している第１及び第２の主面と、互いに対向している第１及び第２の側面と、互いに対向している第１及び第２の端面とを有する直方体状のセラミック素体と、
前記セラミック素体の外表面の直上に形成されている第１のめっき膜を含む少なくともひとつのめっき膜からなる第１の外部電極と、
前記セラミック素体の外表面の直上に形成されている第２のめっき膜を含む少なくともひとつのめっき膜からなる第２の外部電極と、
を備え、
前記第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積が１．０２以上である、セラミック電子部品。
【請求項２】
前記第１のめっき膜が前記第１の端面の直上に形成されており、前記第２のめっき膜が前記第２の端面の直上に形成されている、請求項１に記載のセラミック電子部品。
【請求項３】
前記第１及び第２のめっき膜のそれぞれが前記第１及び第２の主面の少なくとも一方の直上に形成されている、請求項１に記載のセラミック電子部品。
【請求項４】
前記セラミック素体の内部に設けられた複数の第１の内部電極と複数の第２の内部電極とをさらに備え、
前記第１及び第２の外部電極の前記第１及び第２の内部電極の上に位置する部分の表面が前記セラミック素体側に向かって凹む凹面となっている、請求項１に記載のセラミック電子部品。
【請求項５】
前記第１及び第２のめっき膜のそれぞれの平面視における単位面積あたりの表面積が１．１５以下である、請求項１に記載のセラミック電子部品。
【請求項６】
前記第１の外部電極は、
前記第１のめっき膜と、
前記第１のめっき膜の上に形成されている第３のめっき膜と、
前記第３のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第５のめっき膜と、
の積層体からなり、
前記第２の外部電極は、
前記第２のめっき膜と、
前記第２のめっき膜の上に形成されている第４のめっき膜と、
前記第４のめっき膜の上に形成されており、ＳｎまたはＳｎ合金からなる第６のめっき膜と、
の積層体からなる、請求項１に記載のセラミック電子部品。
【請求項７】
前記第３及び第４のめっき膜がＮｉまたはＮｉ合金からなり、
前記第１及び第２のめっき膜は、ＣｕまたはＣｕ合金からなる、請求項６に記載のセラミック電子部品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２０９５４０（Ｐ２０１２−２０９５４０Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１２−２４９７８（Ｐ２０１２−２４９７８）
【出願日】平成２４年２月８日（２０１２．２．８）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２４年２月８日（２０１２．２．８）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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