化合物半導体装置の製造方法
【課題】リセスの水平方向寸法の変動を抑え、良好な耐圧安定性を得ることが可能な化合物半導体装置の製造方法を提供する。
【解決手段】化合物半導体基板１１上に、第１の開口パターンを有するホトレジスト層１７、および第１の開口パターンより広い第２の開口パターンを有し化合物半導体基板１１に接する密着層１８を形成し、ホトレジスト層１７をマスクとし、密着層１８の端部を水平方向の終点としてウェットエッチングを行い、リセス１３を形成する。
【解決手段】化合物半導体基板１１上に、第１の開口パターンを有するホトレジスト層１７、および第１の開口パターンより広い第２の開口パターンを有し化合物半導体基板１１に接する密着層１８を形成し、ホトレジスト層１７をマスクとし、密着層１８の端部を水平方向の終点としてウェットエッチングを行い、リセス１３を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＧａＡｓなどの化合物半導体基板を用いた電界効果トランジスタなどの化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、マイクロ波半導体素子の高機能化に伴い、電界効果トランジスタ（以下Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴと記す）において、さらなる特性の向上、高周波動作時の耐圧確保などの信頼性の向上が要求されている。
【０００３】
そこで、ＧａＡｓＦＥＴなどの化合物半導体装置において、化合物半導体基板上に形成された動作層上に、ソース電極とドレイン電極間にリセスを形成し、リセス中にゲート電極を形成する構造が適用されている。この構造により、寄生抵抗が低減され、半導体層表面に存在する表面準位の影響を軽減して、ひずみ特性の改善を図ることができるため、半導体層表面からチャネル層を遠ざけ、半導体層内部に電流を制御することが可能となるとともに、電界集中による耐圧の低下を抑えることが可能となる。
【０００４】
このようなリセスは、ホトリソグラフィ技術を用いて所望の位置にマスクを形成し、開口部を通してエッチングを行うことにより形成される。エッチングにおいて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのドライプロセスの方が、パターン制御性においては優位であるが、エッチング後の表面にプラズマ損傷が生じることから、通常リン酸と、過酸化水素水の混合液などをエッチャントとしたウェットプロセスが用いられている（例えば特許文献１など参照）。
【０００５】
このとき、化合物半導体基板（動作層）上にはマスクが形成されているものの、密着性が完全でないため、エッチャントが化合物半導体基板（動作層）とマスクとの界面に浸透し、深さ方向（垂直方向）とともに、水平方向にもエッチングが進行する。従って、形成されたリセスのエッジ部には、テーパが形成される。そして、このテーパにより、リセスのエッジ部が鈍角となるため、電界集中が緩和され、良好な耐圧を得ることが可能となる。
【０００６】
しかしながら、化合物半導体基板（動作層）とマスクとの密着性、エッチャントの浸透速度の制御は困難であり、リセスの水平方向寸法が変動してしまう。そのため、リセスの水平方向寸法に依存する動作層の抵抗値が変動し、安定した耐圧値が得られないという問題がある。
【特許文献１】特開平１１−１６３３１６号公報（［００３３］〜［００４４］など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、リセスの水平方向寸法の変動を抑え、良好な耐圧安定性を得ることが可能な化合物半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、化合物半導体基板上に、第１の開口パターンを有するホトレジスト層、および第１の開口パターンより広い第２の開口パターンを有し化合物半導体基板に接する密着層を形成し、ホトレジスト層をマスクとし、密着層の端部を水平方向の終点としてウェットエッチングを行い、リセスを形成することを特徴とする化合物半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施態様によれば、化合物半導体装置を形成する際、リセスの水平方向寸法の変動を抑え、良好な耐圧安定性を得ることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施形態について、図を参照して説明する。
【００１１】
（実施形態１）
図１に本実施形態の化合物半導体装置を構成するＦＥＴ素子の断面図を示す。図に示すように、ＧａＡｓなどの化合物半導体からなる基板１１に、ＧａＡｓなどからなる動作層１２が形成され、この動作層１２に、リセス１３が形成されている。リセス１３の端部（エッジ）には、テーパ１３ａが形成されており、リセス１３には、ゲート電極１４が形成されている。そして、動作層１２上に、ゲート電極１４を挟んで交互にソース電極１５、ドレイン電極１６が形成されている。
【００１２】
このような化合物半導体装置は、以下のようにして形成される。先ず、図２に示すように、ＧａＡｓなどの化合物半導体からなる基板１１上に、ＧａＡｓなどからなる動作層１２を形成する。そして、ポジ型のホトレジストを塗布し、第１のマスクパターンを用いて露光・現像して開口部を形成することにより、ホトレジスト層１７を形成する。
【００１３】
次いで、図３に示すように、ホトレジスト層１７に対して、第１のマスクパターンより開口パターンが広い第２のマスクパターンを用いて、２回目の露光を行う。これにより露光された領域のホトレジストがさらに硬化し、基板（動作層）との密着性の高い密着層１８が形成される。
【００１４】
そして、図４に示すように、ホトレジスト層１７をマスクとして、エッチャントとしてリン酸と過酸化水素水混合液を用いてウェットエッチングを行う。エッチングは深さ方向（垂直方向）に進行するとともに、エッチャントが動作層１２とホトレジスト層１７との界面に浸透し、水平方向にも進行する。そして、密着層１８の端部に到達した時点で、界面への浸透が抑えられるため、水平方向のエッチングの終点となる。さらに、必要に応じて、垂直方向にエッチングを進行させ、基板１１面との角度が３０度程度となるテーパ１３ａを有するリセスを形成する。
【００１５】
さらに、ホトレジスト層１７、密着層１８を除去し、ゲート電極１４と、ゲート電極１４を挟むようにソース電極１５、ドレイン電極１６を形成して、図１に示すＦＥＴ素子が形成される。
【００１６】
このようにして、リセス１３を形成するための開口パターンを有するホトレジスト層１７を形成するとともに、リセス１３の端部１３ａとなる位置に、密着層１８を形成することにより、水平方向のエッチングの終点を固定することができる。そして、設計寸法通りのリセスを形成することができ、ＦＥＴ素子において、良好な耐圧安定性を得ることが可能となる。
【００１７】
（実施形態２）
本実施形態においては、実施形態１と同様のリセスを有する化合物半導体装置が形成されるが、密着層とその形成方法が異なっている。
【００１８】
先ず、図５に示すように、ＧａＡｓなどの化合物半導体からなる基板２１上に、ＧａＡｓなどからなる動作層２２を形成する。そして、動作層２２上にＳｉＯ２層を堆積し、通常のリソグラフィ法によりリセス形成予定域上に開口部を設け、ＳｉＯ２層を、フッ酸フッ化アンモニウム緩衝液などを用いて選択的に除去することにより、リセスの端部となる位置に開口部を有し、ホトレジスト層より基板（動作層）との密着性の高い密着層２８を形成する。
【００１９】
次いで、図６に示すように、ホトレジストを塗布し、密着層２８の開口部より狭いマスクパターンを用いて露光・現像して開口部を形成することにより、ホトレジスト層２７を形成する。
【００２０】
そして、図７に示すように、実施形態１と同様に、ホトレジスト層２７をマスクとして、エッチャントとしてリン酸、過酸化水素水混合液を用いてウェットエッチングを行う。エッチングは実施形態１と同様に、深さ方向（垂直方向）に進行するとともに、エッチャントが動作層２２とホトレジスト層２７との界面に浸透し、水平方向にも進行する。そして、実施形態１と同様に、密着層２８の端部に到達した時点で、界面への浸透が進まなくなるため、水平方向のエッチングの終点となる。さらに、必要に応じて、垂直方向にエッチングを進行させ、基板２１面との角度が３０度程度となるテーパ２３ａを有するリセスを形成する。
【００２１】
さらに、実施形態１と同様に、ホトレジスト層２７、密着層２８を除去し、ゲート電極２４と、ゲート電極２４を挟むようにソース電極２５、ドレイン電極２６を形成して、図８に示すＦＥＴ素子が形成される。
【００２２】
このようにして、リセス２３を形成するための開口パターンを有するホトレジスト層２７を形成するとともに、リセス２３の端部２３ａとなる位置に、密着性の高いＳｉＯ２層からなる密着層２８を形成することにより、水平方向のエッチングの終点を固定することができる。そして、設計寸法通りのリセスを形成することができ、ＦＥＴ素子において、良好な耐圧安定性を得ることが可能となる。
【００２３】
尚、本実施形態において、密着層としてＳｉＯ２層を用いたが、これに限定されるものではなく、例えばＳｉＮ膜など他の絶縁膜などを用いることが可能である。
【００２４】
このような化合物半導体装置の製造方法は、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の他、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのＦＥＴなどにおいて適用することが可能である。
【００２５】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様におけるＦＥＴ素子の断面図。
【図２】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図３】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図４】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図５】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図６】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図７】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図８】本発明の一態様におけるＦＥＴ素子の断面図。
【符号の説明】
【００２７】
１１、２１…基板、１２、２２…動作領域、１３、２３…リセス、１３ａ、２３ａ…テーパ、１４、２４…ゲート電極、１５、２５…ソース電極、１６、２６…ドレイン電極、１７、１７’、１７”、２７…ホトレジスト層、１８、２８…密着層
【技術分野】
【０００１】
本発明は、例えばＧａＡｓなどの化合物半導体基板を用いた電界効果トランジスタなどの化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、マイクロ波半導体素子の高機能化に伴い、電界効果トランジスタ（以下Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴと記す）において、さらなる特性の向上、高周波動作時の耐圧確保などの信頼性の向上が要求されている。
【０００３】
そこで、ＧａＡｓＦＥＴなどの化合物半導体装置において、化合物半導体基板上に形成された動作層上に、ソース電極とドレイン電極間にリセスを形成し、リセス中にゲート電極を形成する構造が適用されている。この構造により、寄生抵抗が低減され、半導体層表面に存在する表面準位の影響を軽減して、ひずみ特性の改善を図ることができるため、半導体層表面からチャネル層を遠ざけ、半導体層内部に電流を制御することが可能となるとともに、電界集中による耐圧の低下を抑えることが可能となる。
【０００４】
このようなリセスは、ホトリソグラフィ技術を用いて所望の位置にマスクを形成し、開口部を通してエッチングを行うことにより形成される。エッチングにおいて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのドライプロセスの方が、パターン制御性においては優位であるが、エッチング後の表面にプラズマ損傷が生じることから、通常リン酸と、過酸化水素水の混合液などをエッチャントとしたウェットプロセスが用いられている（例えば特許文献１など参照）。
【０００５】
このとき、化合物半導体基板（動作層）上にはマスクが形成されているものの、密着性が完全でないため、エッチャントが化合物半導体基板（動作層）とマスクとの界面に浸透し、深さ方向（垂直方向）とともに、水平方向にもエッチングが進行する。従って、形成されたリセスのエッジ部には、テーパが形成される。そして、このテーパにより、リセスのエッジ部が鈍角となるため、電界集中が緩和され、良好な耐圧を得ることが可能となる。
【０００６】
しかしながら、化合物半導体基板（動作層）とマスクとの密着性、エッチャントの浸透速度の制御は困難であり、リセスの水平方向寸法が変動してしまう。そのため、リセスの水平方向寸法に依存する動作層の抵抗値が変動し、安定した耐圧値が得られないという問題がある。
【特許文献１】特開平１１−１６３３１６号公報（［００３３］〜［００４４］など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、リセスの水平方向寸法の変動を抑え、良好な耐圧安定性を得ることが可能な化合物半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、化合物半導体基板上に、第１の開口パターンを有するホトレジスト層、および第１の開口パターンより広い第２の開口パターンを有し化合物半導体基板に接する密着層を形成し、ホトレジスト層をマスクとし、密着層の端部を水平方向の終点としてウェットエッチングを行い、リセスを形成することを特徴とする化合物半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施態様によれば、化合物半導体装置を形成する際、リセスの水平方向寸法の変動を抑え、良好な耐圧安定性を得ることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施形態について、図を参照して説明する。
【００１１】
（実施形態１）
図１に本実施形態の化合物半導体装置を構成するＦＥＴ素子の断面図を示す。図に示すように、ＧａＡｓなどの化合物半導体からなる基板１１に、ＧａＡｓなどからなる動作層１２が形成され、この動作層１２に、リセス１３が形成されている。リセス１３の端部（エッジ）には、テーパ１３ａが形成されており、リセス１３には、ゲート電極１４が形成されている。そして、動作層１２上に、ゲート電極１４を挟んで交互にソース電極１５、ドレイン電極１６が形成されている。
【００１２】
このような化合物半導体装置は、以下のようにして形成される。先ず、図２に示すように、ＧａＡｓなどの化合物半導体からなる基板１１上に、ＧａＡｓなどからなる動作層１２を形成する。そして、ポジ型のホトレジストを塗布し、第１のマスクパターンを用いて露光・現像して開口部を形成することにより、ホトレジスト層１７を形成する。
【００１３】
次いで、図３に示すように、ホトレジスト層１７に対して、第１のマスクパターンより開口パターンが広い第２のマスクパターンを用いて、２回目の露光を行う。これにより露光された領域のホトレジストがさらに硬化し、基板（動作層）との密着性の高い密着層１８が形成される。
【００１４】
そして、図４に示すように、ホトレジスト層１７をマスクとして、エッチャントとしてリン酸と過酸化水素水混合液を用いてウェットエッチングを行う。エッチングは深さ方向（垂直方向）に進行するとともに、エッチャントが動作層１２とホトレジスト層１７との界面に浸透し、水平方向にも進行する。そして、密着層１８の端部に到達した時点で、界面への浸透が抑えられるため、水平方向のエッチングの終点となる。さらに、必要に応じて、垂直方向にエッチングを進行させ、基板１１面との角度が３０度程度となるテーパ１３ａを有するリセスを形成する。
【００１５】
さらに、ホトレジスト層１７、密着層１８を除去し、ゲート電極１４と、ゲート電極１４を挟むようにソース電極１５、ドレイン電極１６を形成して、図１に示すＦＥＴ素子が形成される。
【００１６】
このようにして、リセス１３を形成するための開口パターンを有するホトレジスト層１７を形成するとともに、リセス１３の端部１３ａとなる位置に、密着層１８を形成することにより、水平方向のエッチングの終点を固定することができる。そして、設計寸法通りのリセスを形成することができ、ＦＥＴ素子において、良好な耐圧安定性を得ることが可能となる。
【００１７】
（実施形態２）
本実施形態においては、実施形態１と同様のリセスを有する化合物半導体装置が形成されるが、密着層とその形成方法が異なっている。
【００１８】
先ず、図５に示すように、ＧａＡｓなどの化合物半導体からなる基板２１上に、ＧａＡｓなどからなる動作層２２を形成する。そして、動作層２２上にＳｉＯ２層を堆積し、通常のリソグラフィ法によりリセス形成予定域上に開口部を設け、ＳｉＯ２層を、フッ酸フッ化アンモニウム緩衝液などを用いて選択的に除去することにより、リセスの端部となる位置に開口部を有し、ホトレジスト層より基板（動作層）との密着性の高い密着層２８を形成する。
【００１９】
次いで、図６に示すように、ホトレジストを塗布し、密着層２８の開口部より狭いマスクパターンを用いて露光・現像して開口部を形成することにより、ホトレジスト層２７を形成する。
【００２０】
そして、図７に示すように、実施形態１と同様に、ホトレジスト層２７をマスクとして、エッチャントとしてリン酸、過酸化水素水混合液を用いてウェットエッチングを行う。エッチングは実施形態１と同様に、深さ方向（垂直方向）に進行するとともに、エッチャントが動作層２２とホトレジスト層２７との界面に浸透し、水平方向にも進行する。そして、実施形態１と同様に、密着層２８の端部に到達した時点で、界面への浸透が進まなくなるため、水平方向のエッチングの終点となる。さらに、必要に応じて、垂直方向にエッチングを進行させ、基板２１面との角度が３０度程度となるテーパ２３ａを有するリセスを形成する。
【００２１】
さらに、実施形態１と同様に、ホトレジスト層２７、密着層２８を除去し、ゲート電極２４と、ゲート電極２４を挟むようにソース電極２５、ドレイン電極２６を形成して、図８に示すＦＥＴ素子が形成される。
【００２２】
このようにして、リセス２３を形成するための開口パターンを有するホトレジスト層２７を形成するとともに、リセス２３の端部２３ａとなる位置に、密着性の高いＳｉＯ２層からなる密着層２８を形成することにより、水平方向のエッチングの終点を固定することができる。そして、設計寸法通りのリセスを形成することができ、ＦＥＴ素子において、良好な耐圧安定性を得ることが可能となる。
【００２３】
尚、本実施形態において、密着層としてＳｉＯ２層を用いたが、これに限定されるものではなく、例えばＳｉＮ膜など他の絶縁膜などを用いることが可能である。
【００２４】
このような化合物半導体装置の製造方法は、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の他、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのＦＥＴなどにおいて適用することが可能である。
【００２５】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様におけるＦＥＴ素子の断面図。
【図２】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図３】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図４】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図５】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図６】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図７】本発明の一態様におけるＦＥＴ素子の製造工程を示す図。
【図８】本発明の一態様におけるＦＥＴ素子の断面図。
【符号の説明】
【００２７】
１１、２１…基板、１２、２２…動作領域、１３、２３…リセス、１３ａ、２３ａ…テーパ、１４、２４…ゲート電極、１５、２５…ソース電極、１６、２６…ドレイン電極、１７、１７’、１７”、２７…ホトレジスト層、１８、２８…密着層
【特許請求の範囲】
【請求項１】
化合物半導体基板上に、第１の開口パターンを有するホトレジスト層、および前記第１の開口パターンより広い第２の開口パターンを有し前記化合物半導体基板に接する密着層を形成し、
前記ホトレジスト層をマスクとし、前記密着層の端部を水平方向の終点としてウェットエッチングを行い、リセスを形成することを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記ホトレジスト層および前記密着層は、ポジ型ホトレジストからなることを特徴とする請求項１に記載の化合物半導体装置の製造方法
【請求項３】
前記ホトレジスト層を、前記第２の開口パターンでマスク露光し、前記ホトレジスト層を硬化させることにより前記密着層を形成することを特徴とする請求項２に記載の化合物半導体装置の製造方法。
【請求項４】
前記化合物半導体基板上に、前記密着層を形成し、
前記密着層上に、前記ホトレジスト層を形成することを特徴とする請求項１に記載の化合物半導体装置の製造方法。
【請求項５】
前記密着層は、ＳｉＯ２層を有することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項１】
化合物半導体基板上に、第１の開口パターンを有するホトレジスト層、および前記第１の開口パターンより広い第２の開口パターンを有し前記化合物半導体基板に接する密着層を形成し、
前記ホトレジスト層をマスクとし、前記密着層の端部を水平方向の終点としてウェットエッチングを行い、リセスを形成することを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記ホトレジスト層および前記密着層は、ポジ型ホトレジストからなることを特徴とする請求項１に記載の化合物半導体装置の製造方法
【請求項３】
前記ホトレジスト層を、前記第２の開口パターンでマスク露光し、前記ホトレジスト層を硬化させることにより前記密着層を形成することを特徴とする請求項２に記載の化合物半導体装置の製造方法。
【請求項４】
前記化合物半導体基板上に、前記密着層を形成し、
前記密着層上に、前記ホトレジスト層を形成することを特徴とする請求項１に記載の化合物半導体装置の製造方法。
【請求項５】
前記密着層は、ＳｉＯ２層を有することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−３００４１５（Ｐ２００８−３００４１５Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００７−１４１９８２（Ｐ２００７−１４１９８２）
【出願日】平成１９年５月２９日（２００７．５．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成１９年５月２９日（２００７．５．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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