半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法
【課題】結晶薄膜を有する半導体基板の設計および上記結晶薄膜の膜質および膜厚の制御を容易にできる半導体基板を提供する。
【解決手段】ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板を提供する。
【解決手段】ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、活性領域にＧａＡｓ等の３−５族化合物半導体を用いた半導体デバイスが開発されている。例えば、特許文献１には、ＧａＡｓ基板上に、ＡｌＧａＡｓのバッファ層およびＧａＡｓのチャネル層の結晶薄膜が積層された化合物半導体エピタキシャルウエハが開示されている。
（特許文献１）特開平１１−３４５８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
結晶薄膜を半導体デバイスの活性領域として用いる場合には、半導体基板上に結晶薄膜の膜質および膜厚が均一な膜を形成することが必要とされる。半導体基板のいずれの位置においても膜質および膜厚が均一になる成膜条件を選択することにより、半導体基板上のさまざまな位置に形成される電子素子の特性を均一にすることができる。しかしながら、結晶薄膜の成長は、反応容器内の熱移動、原料または反応中間体の物質移動、気相反応、および表面反応等のさまざまな現象の影響を受けるので、電子素子の配置に応じて成膜条件を設計することは困難である。特に、基板の一部に半導体を選択成長させる場合には、結晶薄膜の成長速度が、選択成長部のサイズおよび形状等に依存することが多いので、設計と制御が一層困難になる。
【０００４】
また、半導体基板上に形成される電子素子の試作後に、試作した電子素子の特性に応じて、半導体基板における結晶薄膜の配置を変更しなければならない場合がある。結晶薄膜成長のプロセス条件等を設計し直すことが必要になると、設計着手から製造着手までの時間が長くなる。さらに、結晶薄膜上に形成するデバイスの仕様に応じて結晶薄膜成長のプロセス条件等を最適化することは、製造コストを増加させる要因である。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板を提供する。
【０００６】
当該半導体基板において、例えば、少なくとも一部の第１ダミー開口に、第１化合物半導体と同一の組成の第２化合物半導体と、第２化合物半導体上に設けられた第１絶縁体とが設けられている。少なくとも一部の第１ダミー開口に、第１化合物半導体と同一の組成であり、かつ、第１化合物半導体よりも厚みが小さい第３化合物半導体が設けられていてもよい。少なくとも一部の第１ダミー開口には、第１化合物半導体と同一の組成の化合物半導体が設けられていなくてもよい。
【０００７】
複数の第１開口領域において、例えば、複数の第１開口が格子状に配置されている。複数の第１開口領域が、等間隔に配置されていてもよい。また、複数の第１開口領域は、例えば、格子状に配置されている。
【０００８】
第１化合物半導体は、例えば３−５族化合物半導体である。ベース基板はＳｉ基板またはＳＯＩ基板であり、第１素子形成開口の内部には、ベース基板上に、第１化合物半導体に格子整合または擬格子整合する第１シード結晶がさらに設けられており、第１化合物半導体が第１シード結晶上で結晶成長していてもよい。第１シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む。
【０００９】
阻害層は、複数の第１開口領域内に設けられた複数の第１開口と異なる配置で設けられ、ベース基板まで阻害層を貫通する複数の第２開口を含む第２開口領域をさらに有してもよい。複数の第２開口の一部は、第１化合物半導体と同一の工程で形成される、電子素子を形成できる第４化合物半導体が設けられている第２素子形成開口であり、複数の第２開口の他の一部は、電子素子が形成されない第２ダミー開口であってもよい。
【００１０】
ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、第２素子形成開口の内部には、ベース基板上に、第４化合物半導体に格子整合または擬格子整合する第２シード結晶が設けられており、第４化合物半導体が、第２シード結晶上で結晶成長していてもよい。第２シード結晶は、例えばＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む。
【００１１】
本発明の第２の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体の少なくとも一部を除去する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法が提供される。
【００１２】
当該製造方法の複数の開口領域を形成する段階において、例えば、それぞれの複数の開口を格子状に配置する。また、複数の開口領域を形成する段階において、それぞれの複数の開口領域を等間隔に配置してもよい。さらに、複数の開口領域を形成する段階において、それぞれの複数の開口領域を格子状に配置してもよい。
【００１３】
ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、化合物半導体を結晶成長させる段階の前に、ベース基板上に、化合物半導体に格子整合または擬格子整合するシード結晶を設ける段階をさらに備えてもよい。シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶を含んでもよい。シード結晶を設ける段階においては、例えば、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶の成長後または成長中に、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶をアニールする。
【００１４】
本発明の第３の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法が提供される。
【００１５】
本発明の第４の態様においては、ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板の第１化合物半導体上に電子素子が形成された電子デバイスが提供される。
【００１６】
当該電子デバイスは、例えば、複数の第１化合物半導体を有し、複数の第１化合物半導体のそれぞれに電子素子が形成され、それぞれの電子素子を互いに電気的に結合する配線と、少なくとも一部の第１ダミー開口に設けられた、第１化合物半導体と同一の組成の第２化合物半導体と、第２化合物半導体上に設けられ、第２化合物半導体と配線とを絶縁する絶縁体とをさらに備える。電子デバイス上には、電子素子を試験する試験素子が、ベース基板上の、複数の第１開口領域と異なる領域に形成されていてもよい。
【００１７】
当該電子素子は、増幅素子、スイッチング素子、集積回路を構成する集積回路素子、電気を光に変換する発光素子、および、受光する光に応じた電圧または電流を出力する受光素子、からなる群から選択された少なくとも１つの電子素子である。ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、Ｓｉ基板またはＳＯＩ基板のシリコン結晶に形成されたシリコン素子をさらに備え、シリコン素子の少なくとも１つと、電子素子の少なくとも１つとが、電気的に結合されていてもよい。
【００１８】
本発明の第５の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体の少なくとも一部を除去する段階と、複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した化合物半導体上に電子素子を形成する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法が提供される。ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、阻害層を設ける段階の前に、活性領域がシリコン材料であるシリコン素子をベース基板に形成する段階と、シリコン素子と電子素子とを電気的に結合する配線を形成する段階とをさらに備える。
【００１９】
本発明の第６の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した化合物半導体上に電子素子を形成する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法が提供される。
【図面の簡単な説明】
【００２０】
【図１】半導体基板１１０の平面図の一例を概略的に示す。
【図２】図１に示した半導体基板１１０のＡ−Ａ’の断面を示す。
【図３Ａ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｂ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｃ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｄ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｅ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｆ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｇ】半導体基板１１０の平面図の他の一例を示す。
【図４】電子デバイス４００の断面図の一例を概略的に示す。
【図５】電子デバイス４００の製造過程の一例を概略的に示す。
【図６】電子デバイス４００の製造過程の一例を概略的に示す。
【図７】電子デバイス４００の製造過程の一例を概略的に示す。
【図８】電子デバイス４００の製造過程の一例を概略的に示す。
【図９】電子デバイス４００の製造過程の一例を概略的に示す。
【図１０】電子デバイス４００の製造過程の一例を概略的に示す。
【図１１Ａ】電子デバイス５００の断面の一例を示した断面図である。
【図１１Ｂ】電子デバイス５００における阻害層５０４の平面パターンを示した平面図である。
【図１２Ａ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１２Ｂ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１２Ｃ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１２Ｄ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１３】半導体基板１１１０の平面図の一例を概略的に示す。
【図１４Ａ】電子デバイス４００における化合物半導体の膜厚分布を示すグラフである。
【図１４Ｂ】電子デバイス４００における化合物半導体の膜厚分布を示すグラフである。
【図１５Ａ】電子デバイス４００のレーザ顕微鏡による写真である。
【図１５Ｂ】電子デバイス４００のレーザ顕微鏡による写真である。
【図１６Ａ】電子デバイス５００のレーザ顕微鏡による写真である。
【図１６Ｂ】電子デバイス５００のレーザ顕微鏡による写真である。
【図１７】電子デバイス５００のトランジスタ特性を示すグラフである。
【図１８】電子デバイス５００の断面ＴＥＭ写真である。
【図１９Ａ】電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。
【図１９Ｂ】電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。
【図１９Ｃ】電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。
【図２０】比較例における化合物半導体の膜厚分布を示すグラフである。
【発明を実施するための形態】
【００２１】
以下、発明の実施の形態を通じて本発明を説明する。図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。
【００２２】
図１は、半導体基板１１０の平面図の一例を示す。図２は、図１に示した半導体基板１１０のＡ−Ａ’の断面を示す。半導体基板１１０は、ベース基板１２０および阻害層１３０を備える。阻害層１３０は、ベース基板１２０上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する。
【００２３】
例えば、ＭＯＣＶＤ法を用いて化合物半導体の結晶をエピタキシャル成長させる場合において、阻害層１３０は、化合物半導体の結晶が阻害層１３０の表面でエピタキシャル成長することを阻害する。阻害層１３０は、例えば、酸化シリコン層、酸化アルミニウム層、窒化シリコン層、酸窒化シリコン層、窒化タンタル層もしくは窒化チタン層、またはこれらを積層した層である。阻害層１３０の厚みは、例えば０．０５〜５μｍである。阻害層１３０は、例えば、ＣＶＤ法またはスパッタ法により形成される。
【００２４】
阻害層１３０は、一例として、ベース基板１２０の全面に一体となって設けられる。また、阻害層１３０は、ベース基板１２０の複数の異なる領域に分離して設けられてもよい。阻害層１３０は、ベース基板１２０の全面に形成された後に、一部の領域をエッチングにより除去することで、複数の領域に分離される。
【００２５】
阻害層１３０は、複数の開口領域１４０を有する。複数の開口領域１４０は、阻害層１３０をベース基板１２０にまで貫通し、それぞれの開口領域１４０の内部に同一の配置で設けられた複数の開口１４６を有する。具体的には、開口領域１４０のそれぞれが有する複数の開口１４６の基準位置を相互に接続して形成される図形は、全ての開口領域１４０において合同である。
【００２６】
素子形成開口１４２の基準位置は、例えば、素子形成開口１４２の中心点である。なお、素子形成開口１４２の基準位置として、素子形成開口１４２を均質な剛体の一断面とみなした場合の重心点を用いてもよい。
【００２７】
開口１４６の内部では、化合物半導体の結晶を選択成長させることができる。開口１４６は、ベース基板１２０の主面に略垂直な積層方向に、阻害層１３０をベース基板１２０にまで貫通する。開口１４６は、例えば、エッチング等のフォトリソグラフィ法により形成される。
【００２８】
ここで、本明細書において、「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して、垂直からわずかに傾いた方向をも含む。なお、ベース基板１２０に阻害層１３０を積層した方向を積層方向と称する。
【００２９】
半導体基板１１０の製造工程においては、複数の開口１４６の全てに同一工程内で同一の化合物半導体を結晶成長させる。複数の開口１４６の一部は、電子素子が形成されるべき化合物半導体が設けられる素子形成開口１４２である。複数の開口１４６の他の一部は、電子素子が形成されないダミー開口１４４である。つまり、素子形成開口１４２内の化合物半導体には、電子素子が形成される。これに対して、ダミー開口１４４内の化合物半導体には、電子素子が形成されない。ダミー開口１４４内の化合物半導体上には、絶縁体が設けられてもよい。また、ダミー開口１４４内の化合物半導体は、除去されてもよい。
【００３０】
図１において、それぞれの開口領域１４０は、４個の開口１４６を有する。開口領域１４０は、任意の数の開口１４６を有してもよい。複数の開口１４６は、例えば規則的に配置される。「規則的に配置する」とは、複数の素子形成開口１４２の基準位置間の距離が一定である位置、または周期的に変化する位置に配置することをいう。
【００３１】
複数の開口１４６は、それぞれの開口領域１４０内に、例えば格子状に配置される。一例として、複数の開口１４６の基準位置としての中心点が、第１の方向に一直線に配置されるとともに、第１の方向と直交する第２の方向にも一直線に配置される。
【００３２】
複数の開口１４６は、例えば幅がＷ、長さがＬの長方形の格子状に配置される。複数の開口１４６は、幅Ｗおよび長さＬが等しい正方形の格子状に、相互の距離が等しく配置されてもよい。複数の開口１４６は、第１の方向と第２の方向とが直交しない角度で交差する平行四辺形またはひし形からなる格子状に配置されてもよい。第１の方向および第２の方向のそれぞれにおいて複数の開口１４６が等間隔に並ぶ格子状に配置することによって、それぞれの開口１４６で結晶成長する化合物半導体の膜質および膜厚を均一にすることが容易になる。
【００３３】
複数の開口領域１４０は、例えば、等間隔に配置される。複数の開口領域１４０は、格子状に配置されてもよい。複数の開口領域１４０が等間隔に配置されることにより、ベース基板１２０における複数の素子形成開口１４２の平均密度が均一になる。その結果、複数の素子形成開口１４２のそれぞれにおいて結晶成長する化合物半導体の膜質および膜厚の均一性が向上する。
【００３４】
半導体基板１１０は、複数の素子形成開口１４２の全てに同一の工程内で同一の化合物半導体を結晶成長させて製造される。従って、複数の素子形成開口１４２のうちのいずれの開口１４６が素子形成開口１４２として選択される場合であっても、選択された素子形成開口１４２内の化合物半導体は同等の膜質および膜厚となる。つまり、半導体基板１１０に形成される電子素子は、同質の化合物半導体上に形成される。その結果、複数の素子形成開口に形成される電子素子は、それぞれ同等の特性を有する。
【００３５】
複数の素子形成開口１４２の全てに同一工程内で同一の化合物半導体を結晶成長させる場合には、単一のプロセス条件を用いて化合物半導体を結晶成長させることができる。従って、複数の素子形成開口１４２のうちのいずれの素子形成開口１４２に電子素子が形成される場合であっても、電子素子を形成する素子形成開口１４２の位置の組み合わせごとにプロセス条件を設定する工数が削減される。その結果、半導体基板を効率よく製造することができる。
【００３６】
なお、素子形成開口１４２は、ダミー開口１４４に囲まれるように配置されることが好ましい。素子形成開口１４２を、ダミー開口１４４に囲まれるように配置することにより、複数の素子形成開口１４２のそれぞれの内部に結晶成長する化合物半導体の膜質および膜厚の均一性が向上する。
【００３７】
図２に示すとおり、阻害層１３０はベース基板１２０の主面１２６上に設けられる。阻害層１３０は複数の開口１４６を有する。具体的には、阻害層１３０は、素子形成開口１４２−１、素子形成開口１４２−２、ダミー開口１４４−１、およびダミー開口１４４−２を有する。
【００３８】
ベース基板１２０は、例えば、Ｓｉ基板、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板、Ｇｅ基板、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板、ＧａＡｓ基板、またはサファイア基板である。Ｓｉ基板は、例えば単結晶Ｓｉ基板である。
【００３９】
素子形成開口１４２−１および素子形成開口１４２−２の内部には、第１化合物半導体１６０が設けられている。素子形成開口１４２−１および素子形成開口１４２−２に設けられた第１化合物半導体１６０には、例えばＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの電子素子が形成される。
【００４０】
第１化合物半導体１６０は、ベース基板１２０の主面１２６に接する。第１化合物半導体１６０は、化合物半導体を含む複数の層を有してもよい。第１化合物半導体１６０は、例えば３−５族化合物半導体である。第１化合物半導体１６０は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶を有してもよい。ここで、ｘ、ｙ及びｚは、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１を満たす実数を表す。ｘ、ｙ及びｚは、０≦ｘ＜１、かつ０＜ｘ＋ｙ＋ｚ≦１であることが好ましい。以下の説明における、ｘ、ｙ及びｚの範囲についても同様である。
【００４１】
第１化合物半導体１６０は、例えば、エピタキシャル成長法により形成される。第１化合物半導体１６０は、例えば、化学気相析出法（ＣＶＤ法とも称する）、有機金属気相成長法（ＭＯＣＶＤ法とも称する）、分子線エピタキシ法（ＭＢＥ法とも称する）、または原子層成長法（ＡＬＤ法とも称する）により形成される。
【００４２】
第１化合物半導体１６０をアニールしてもよい。第１化合物半導体１６０の内部には、ベース基板１２０と第１化合物半導体１６０との格子定数の違い等により、格子欠陥等の欠陥が発生する場合がある。当該欠陥は、第１化合物半導体１６０を加熱してアニールすることにより、第１化合物半導体１６０の内部を移動する。
【００４３】
上記の欠陥は、第１化合物半導体１６０の内部を移動して、第１化合物半導体１６０の界面または第１化合物半導体１６０の内部にあるゲッタリングシンク等に捕捉される。その結果、第１化合物半導体１６０をアニールすることにより、第１化合物半導体１６０の結晶性が向上する。第１化合物半導体１６０は、非晶質または多結晶のＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚをアニールして形成してもよい。
【００４４】
第１化合物半導体１６０を複数の段階に分けてアニールしてもよい。例えば、第１化合物半導体１６０の融点に達しない温度で第１化合物半導体１６０に高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する。このような２段階のアニールを、複数回繰り返してもよい。第１化合物半導体１６０がＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚを有する場合、高温アニールの温度および時間は、例えば、８５０〜９００℃で２〜１０分間である。低温アニールの温度および時間は、例えば、６５０〜７８０℃で２〜１０分間である。
【００４５】
ダミー開口１４４−１の内部には、第１化合物半導体１６０および絶縁体１９０が設けられている。絶縁体１９０は、例えば、第１化合物半導体１６０がダミー開口１４４−１で結晶成長した後で設けられる。絶縁体１９０の上には、電子素子が形成されない。
【００４６】
ダミー開口１４４−２の内部には、第１化合物半導体１６０が設けられていない。例えば、ダミー開口１４４−２内で第１化合物半導体１６０を結晶成長させた後で、エッチング等により第１化合物半導体１６０が削除されている。ダミー開口１４４−２には電子素子が形成されない。
【００４７】
開口１４６は、例えば（√３）／３以上のアスペクト比を有する。アスペクト比が（√３）／３以上の開口１４６の内部に、ある程度の厚さを有する結晶が形成されると、当該結晶に含まれる格子欠陥等の欠陥が、開口１４６の壁面でターミネートされる。その結果、開口１４６に露出した上記結晶の表面は、当該結晶が形成された時点で優れた結晶性を備える。
【００４８】
ここで、本明細書において、「開口のアスペクト比」とは、「開口の深さ」を「開口の幅」で除した値をいう。例えば、電子情報通信学会編「電子情報通信ハンドブック 第１分冊」（７５１ページ、１９８８年、オーム社発行）によると、アスペクト比の定義として「エッチング深さ／パターン幅」が記載されている。本明細書においても、同様の意義でアスペクト比の用語を用いる。
【００４９】
なお、「開口の深さ」は、基板上に薄膜を積層した場合の積層方向の深さである。「開口の幅」は、積層方向に垂直な方向の幅である。複数の開口の幅がある場合には、開口のアスペクト比の算出にあたり、最小の幅を用いる。たとえば、開口の積層方向から見た形状が長方形である場合、長方形の短辺の長さをアスペクト比の計算に用いる。
【００５０】
開口の形状が円形、長円（rounded rectangular)形、または楕円形である場合には、それぞれの直径または短径が「開口の幅」に相当する。さらに開口の積層方向の断面形状も任意の形状であってよい。当該断面形状は、例えば、矩形、台形、または放物線形状などである。断面形状が台形である場合、最短の長さとなる開口部底面の幅あるいは開口部入り口の幅が「開口部の幅」に相当する。
【００５１】
開口の積層方向から見た形状が長方形または正方形であり、積層方向の断面形状が矩形の場合、開口部内部の立体形状は直方体である。開口部内部の立体形状は、直方体以外の任意の形状であってもよい。直方体以外の立体形状を有する開口のアスペクト比を算出する場合には、開口部内部の立体形状を直方体に近似してアスペクト比を算出する。
【００５２】
図３Ａは、半導体基板１１０の平面図の他の一例を示す。同図においては、阻害層１３０は、複数の開口領域１４０と異なる配置の開口を含む開口領域１５０および開口領域１７０をさらに有する。開口領域１５０は、複数の開口１５６を有する。複数の開口１５６の一部は、複数の開口領域１４０と同じ工程で形成される、電子素子を形成できる化合物半導体が設けられる素子形成開口１５２である。当該化合物半導体は、複数の開口１４６内に第１化合物半導体１６０を形成する場合と同一の原料および同一の製法を用いて形成される。素子形成開口１５２には、例えば開口領域１４０に設けられた化合物半導体の検査に用いられるＴＥＧ（Test Element Group）デバイスが形成されていてもよい。
【００５３】
複数の開口１５６の他の一部は、電子素子が形成されないダミー開口１５４である。素子形成開口１５２には、素子形成開口１４２に設けられている化合物半導体と同一の組成の化合物半導体が設けられてもよい。ダミー開口１５４においては、ダミー開口１５４内に設けられた化合物半導体が除去されていてもよい。また、ダミー開口１５４には、絶縁体が設けられていてもよい。
【００５４】
開口領域１５０内の複数の開口１５６は、電子素子の形成以外の目的に使用されてもよい。例えば、複数の開口１５６の一部は、開口１４６および開口１５６の内部で選択成長した結晶の形状を確認したり、開口１４６内で結晶成長する化合物半導体の膜厚を制御したりすることを目的として使用される。
【００５５】
開口領域１７０の形状は、開口領域１４０と同一である。ただし、開口領域１７０の内部に設けられている複数の開口１７６の配置は、複数の開口１４６の配置と異なっている。複数の開口１７６の一部は、電子素子が形成されるべき化合物半導体が設けられる素子形成開口１７２である。複数の開口１７６の他の一部は、電子素子が形成されないダミー開口１７４である。素子形成開口１７２には、素子形成開口１７２に設けられている化合物半導体と同一の組成の化合物半導体が設けられてもよい。
【００５６】
図３Ｂは、半導体基板１１０の平面図の他の一例を示す。同図においては、複数の開口領域１４０は、異なる形状または異なる大きさの複数の開口１４６を有する。複数の開口１４６の形状は、任意の形状であってよい。当該形状は、たとえば正方形、長方形、円形、長円形、および楕円形である。開口領域１４０が異なる形状または異なる大きさの複数の素子形成開口１４２を有することにより、形成すべき電子素子の仕様に適した大きさの素子形成開口１４２に結晶成長した化合物半導体を使用することができる。
【００５７】
図３Ｃは、半導体基板１１０の平面図の他の一例を示す。同図における半導体基板１１０は、複数の開口領域１８０をさらに備える。複数の開口領域１８０のそれぞれは、内部に同一の配置で設けられた複数の開口１８６を有する。複数の開口１８６の一部は、電子素子が形成されるべき化合物半導体が設けられている素子形成開口１８２である。複数の開口１８６の他の一部は、電子素子が形成されないダミー開口１８４である。
【００５８】
図３Ｃに示す構成においては、半導体基板１１０が、内部に同一の配置で設けられた複数の開口を有する開口領域を複数有する。半導体基板１１０が当該構成を有する場合には、膜質および膜厚が均一な化合物半導体を、半導体基板１１０に形成すべき電子素子または電子デバイスに要求される特性に応じた配置で設けることができる。
【００５９】
図３Ｄは、半導体基板１１０の平面図の他の一例を示す。同図における複数の開口領域１４０は、相互に離れて格子状に設けられている。複数の開口領域１４０は、第１の方向（図３ＤにおけるＸ方向）および第１の方向と直交する第２の方向（図３ＤにおけるＹ方向）において、それぞれ異なる距離で等間隔に配置されている。
【００６０】
図３Ｅは、半導体基板１１０の平面図の他の一例を示す。同図における複数の開口領域１４０は、半導体基板１１０上の位置Ｃを中心にして等しい角度で回転して配置されている。このように、複数の開口領域１４０は、回転対称性を有する周期的配列パターンに従って配置されてもよい。つまり、複数の開口領域１４０は、ベース基板１２０上の基準位置を中心とする円周上を、一定の回転角ごとに移動した位置に配置されてもよい。
【００６１】
例えば、複数の開口１４６内に設けられる第１化合物半導体１６０が結晶構造を有する場合には、複数の開口領域１４０は、１８０度、１２０度、９０度、または６０度ずつ回転して配置される。複数の開口１４６内に設けられる第１化合物半導体１６０が準結晶構造を有する場合には、複数の開口領域１４０は、７２度、４５度、３６度、または３０度ずつ回転して配置される。複数の開口領域１４０は、鋭角７２度および鈍角１０８度のひし形と、鋭角３６度および鈍角１４４度のひし形とを組み合わせたペンローズ・タイル状に配置されてもよい。
【００６２】
図３Ｆは、半導体基板１１０の平面図の他の一例を示す。同図においては、阻害層１３０は、ベース基板１２０上の複数の領域に分離されている。分離されたそれぞれの領域には、１個の開口１４６が形成されている。阻害層１３０は、複数の分離された領域を有する複数の開口領域１４０を有する。
【００６３】
それぞれの開口領域１４０における、当該分離された領域以外の領域においては、ベース基板１２０が露出している。ベース基板１２０が露出した領域に、電子素子が設けられてもよい。例えば、ベース基板１２０が露出した領域は、素子形成開口１４２内の第１化合物半導体１６０に設けられる電子素子を試験する試験素子を形成するＴＥＧデバイス領域として用いられる。
【００６４】
図３Ｇは、半導体基板１１０の平面図の他の例を示す。半導体基板１１０における複数の開口領域１４０は、四辺形以外の多角形である。開口領域１４０以外の領域には、開口領域１４０に含まれる開口１４６と異なる形状の開口３５２および開口３５４が配置されている。開口３５２および開口３５４には、例えば、開口領域１４０内の開口１４６に形成される電子素子を試験する試験素子を形成してもよい。
【００６５】
図４は、電子デバイス４００の断面図の一例を概略的に示す。電子デバイス４００は、半導体基板４１０、電子素子４９１、電子素子４９２、および配線４９８を備える。
【００６６】
半導体基板４１０は、ベース基板４２０および阻害層４３０を有する。ベース基板４２０とベース基板１２０とは同様の構成を有する。ベース基板４２０は、例えばＳｉ基板またはＳＯＩ基板等のＳｉ結晶を有する基板である。阻害層４３０と阻害層１３０とは、同様の構成を有する。
【００６７】
阻害層４３０は、ベース基板４２０の主面４２６上に設けられる。阻害層４３０は、複数の開口４４６を有する。複数の開口４４６の一部は、２個の素子形成開口４４２（４４２−１、４４２−２）であり、複数の開口４４６の他の一部は素子形成開口４４２に隣接する２個のダミー開口４４４（４４４−１、４４４−２）である。
【００６８】
素子形成開口４４２は、電子素子が形成される第１化合物半導体４７０または第１化合物半導体４７１が内部に形成される開口である。ダミー開口４４４は、電子素子が形成されない開口である。
【００６９】
エピタキシャル成長の原料である前駆体が過剰に供給される場合、ダミー開口４４４は、素子形成開口４４２への前駆体供給量の制御手段として機能する。半導体基板４１０がダミー開口４４４を有すると、第１化合物半導体４７０および第１化合物半導体４７１のエピタキシャル成長の間に、素子形成開口４４２だけでなくダミー開口４４４にも第１化合物半導体４７０および第１化合物半導体４７１の前駆体の一部が供給される。その結果、素子形成開口４４２への余分な前駆体の供給が抑制される。
【００７０】
従って、第１シード結晶４６０、第１シード結晶４６１、第１化合物半導体４７０、および第１化合物半導体４７１は、素子形成開口４４２の内部で安定して成長する。このように、素子形成開口４４２における結晶成長が安定するので、素子形成開口４４２とともにダミー開口が設けられていない場合に比べて、半導体基板４１０の製造におけるプロセス条件の設定が容易になる。また、半導体基板４１０に結晶成長する第１化合物半導体４７０の膜質および膜厚の制御が容易になる。
【００７１】
素子形成開口４４２およびダミー開口４４４は、同一の開口領域に含まれる。半導体基板４１０は、図４に示す個数および配置と異なる個数および配置の素子形成開口４４２およびダミー開口４４４を有してもよい。
【００７２】
素子形成開口４４２−１の内部においては、ベース基板４２０、第１シード結晶４６０、および第１化合物半導体４７０が、主面４２６に略垂直な方向に、この順に配置される。素子形成開口４４２−２の内部においては、ベース基板４２０、第１シード結晶４６１、および第１化合物半導体４７１が、主面４２６に略垂直な方向に、この順に配置される。
【００７３】
半導体基板４１０は、ダミー開口４４４−２の内部に、シード結晶４６２、第２化合物半導体４７２、および絶縁体４８２を有する。ダミー開口４４４−２の内部において、ベース基板４２０、シード結晶４６２、第２化合物半導体４７２、および絶縁体４８２が、主面４２６に略垂直な方向に、この順に配置される。半導体基板４１０は、他方のダミー開口４４４−１の内部に、絶縁体４８４を有する。絶縁体４８４は、ベース基板４２０に接する。ダミー開口４４４−１の内部には、第１化合物半導体４７０よりも厚みが小さい第３化合物半導体が設けられてもよい。当該第３化合物半導体上に、絶縁体４８４が設けられていてもよい。
【００７４】
第１シード結晶４６０および第１シード結晶４６１は、第１化合物半導体４７０および第１化合物半導体４７１に良好なシード面を提供する。第１シード結晶４６０および第１シード結晶４６１は、ベース基板４２０または主面４２６に存在する不純物が、第１化合物半導体４７０および第１化合物半導体４７１の結晶性に悪影響を及ぼすことを抑制する。第１シード結晶４６０と第１シード結晶４６１とは、同一の工程で形成されてよく、同様の構成を有してよい。以下の説明では、第１シード結晶４６１についての説明を省略する。
【００７５】
第１シード結晶４６０は、ベース基板４２０の主面４２６に接する。第１シード結晶４６０は、半導体の結晶を含む層である。第１シード結晶４６０は、例えば複数の層を含む。第１シード結晶４６０は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶を有してもよい。ベース基板４２０がＳｉ基板またはＳＯＩ基板等のＳｉ結晶を有する基板であり、第１化合物半導体がＧａＡｓ、ＧａＡｌＡｓなどの３−５族化合物半導体である場合には、第１シード結晶４６０は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶であることが好ましく、ＳｉｙＧｅｚ（０≦ｙ≦０．１、０．９≦ｚ≦１、かつｙ＋ｚ＝１）であることがさらに好ましく、Ｇｅ結晶であることが特に好ましい。
【００７６】
第１シード結晶４６０は、例えば、エピタキシャル成長法により選択成長させることができる。第１シード結晶４６０は、例えば、化学気相析出法、有機金属気相成長法、分子線エピタキシ法、または原子層成長法により形成される。第１シード結晶４６０は、エピタキシャル成長法などによりシード結晶層を形成した後、エッチングおよびフォトリソグラフィ法等によりパターニングすることで、ベース基板４２０の一部に形成してもよい。
【００７７】
第１シード結晶４６０をアニールしてもよい。第１シード結晶４６０の内部には、ベース基板４２０と第１シード結晶４６０との格子定数の違い等により、格子欠陥等の欠陥が発生する場合がある。上記欠陥は、例えば、第１シード結晶４６０を加熱してアニールすることにより、第１シード結晶４６０の内部を移動して、第１シード結晶４６０の界面または第１シード結晶４６０の内部にあるゲッタリングシンク等に捕捉される。その結果、第１シード結晶４６０の結晶性が向上する。第１シード結晶４６０は、非晶質または多結晶のＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚをアニールすることで形成してもよい。
【００７８】
シード結晶４６２は、第１シード結晶４６０と同一の工程で形成される。シード結晶４６２は、ダミー開口４４４の内部に形成される以外は、第１シード結晶４６０および第１シード結晶４６１と同様の構成を有する。
【００７９】
第１化合物半導体４７０は、第１シード結晶４６０と格子整合または擬格子整合する。第１化合物半導体４７０と第１化合物半導体１６０とは同様の構成を有する。第１化合物半導体４７０は、第１シード結晶４６０に接する。第１化合物半導体４７０は、ＧａＡｓ等の３−５族化合物半導体である。第１化合物半導体４７０は、例えばＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚを含む。第１化合物半導体４７０は、複数の層を含んでもよい。第１化合物半導体４７０と第１シード結晶４６０との界面は、素子形成開口４４２の内部にある。第１化合物半導体４７０は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成される。
【００８０】
ここで、本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの積層状態は、擬格子整合と呼ばれる。
【００８１】
第１化合物半導体４７１は、第１化合物半導体４７０と同一の工程で形成される。第１化合物半導体４７１は、第１化合物半導体４７０と同様の構成を有する。第２化合物半導体４７２は、第１化合物半導体４７０と同一の工程で形成される。第２化合物半導体４７２は、シード結晶４６２と格子整合または擬格子整合する以外は、第１化合物半導体４７０および第１化合物半導体４７１と同様の構成を有する。
【００８２】
絶縁体４８２は、第２化合物半導体４７２と配線４９８とを絶縁する。絶縁体４８２は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、その他の絶縁性酸化物または絶縁性窒化物である。また絶縁体４８２は、これら絶縁性酸化物または絶縁性窒化物の混合物または積層膜であってもよい。絶縁体４８２の他の例は、ガラス等のアモルファス物質、耐熱性有機物、耐熱性ポリマーである。絶縁体４８２は、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、または塗布法により薄膜を形成した後、当該薄膜をパターニングして形成される。
【００８３】
絶縁体４８４は、ベース基板４２０と配線４９８とを絶縁する。絶縁体４８４は、例えば、絶縁体４８２と同様の材料を含む。絶縁体４８４は、絶縁体４８２と同一の工程で形成されてもよい。絶縁体４８４は、例えば、第１化合物半導体と同一の工程においてダミー開口４４４に形成された化合物半導体の少なくとも一部が除去された後、ダミー開口４４４の内部に形成される。
【００８４】
電子素子４９１は、第１化合物半導体４７０に形成される。電子素子４９１は、第１化合物半導体４７０をチャネル層に用いる。電子素子４９１は、例えばＨＢＴである。電子素子４９１は、一対の入出力電極４９４と制御電極４９５とを有する。制御電極４９５は、電圧が印加され、一対の入出力電極４９４の間の電流を制御する。
【００８５】
電子素子４９１は、ＨＢＴに限定されない。電子素子４９１は、増幅素子、スイッチング素子、集積回路を構成する集積回路素子、電気を光に変換する発光素子、および、受光する光に応じた電圧または電流を出力する受光素子のいずれかの電子素子であってもよい。増幅素子またはスイッチング素子として、ＦＥＴあるいはＨＢＴを例示できる。集積回路としてデジタルＩＣを例示できる。発光素子としてｐｎ接合を有する発光デバイス、受光素子としてｐｎ接合またはショットキー接合を含む受光デバイスを例示できる。
【００８６】
電子素子４９１の他の例は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の半導体デバイス、半導体レーザー、発光ダイオード、発光サイリスタ等の発光デバイス、光センサ、受光ダイオード等の受光デバイス、太陽電池のような能動素子である。電子素子４９１の他の例は、抵抗、キャパシタ、インダクタ等の受動素子である。
【００８７】
電子素子４９２は、第１化合物半導体４７１上に形成される。電子素子４９２は、例えば第１化合物半導体４７１をチャネル層に用いるＨＢＴである。電子素子４９２は、一対の入出力電極４９６と制御電極４９７とを有する。制御電極４９７は、電圧が印加され、一対の入出力電極４９６の間の電流を制御する。電子素子４９２は、電子素子４９１と同様に、ＨＢＴ以外の素子であってもよい。電子素子４９２は、例えば、電子素子４９１と電気的に結合される。電子素子４９１の一方の入出力電極４９４は、電子素子４９２の一方の入出力電極４９６と配線４９８により接続される。
【００８８】
図５から図１０を用いて、電子デバイス４００の製造方法について説明する。また、半導体基板４１０の製造方法について説明する。
【００８９】
図５は、電子デバイス４００の製造過程の一例を概略的に示す。図５に示すとおり、まず、ベース基板４２０を準備する。ベース基板４２０は、Ｓｉ結晶層を有するＳｉ基板またはＳＯＩ基板である。続いて、ベース基板４２０の主面４２６に阻害層４３０を形成する。阻害層４３０を形成する段階において、例えば、ＣＶＤ法により酸化シリコンが形成される。
【００９０】
図６は、電子デバイス４００の製造過程の一例を概略的に示す。図６に示すとおり、阻害層４３０に、ベース基板４２０の主面４２６に略垂直な方向に阻害層４３０を貫通する開口４４６を形成する。開口４４６は、例えば、エッチング等のフォトリソグラフィ法により形成される。阻害層４３０には、ベース基板４２０の主面４２６を露出させる複数の開口４４６が形成される。複数の開口４４６を形成する段階において、複数の開口４４６の一部の開口４４６を規則的に配置して形成してもよい。本実施形態においては、素子形成開口４４２−１、素子形成開口４４２−２、ダミー開口４４４−１、およびダミー開口４４４−２を等間隔に形成する。
【００９１】
図７は、電子デバイス４００の製造過程の一例を概略的に示す。図７に示すとおり、素子形成開口４４２−１および素子形成開口４４２−２の内部に、それぞれ第１シード結晶４６０および第１シード結晶４６１が設けられる。第１シード結晶４６０および第１シード結晶４６１は、Ｓｉ基板またはＳＯＩ基板に含まれるＳｉ結晶層に接してもよい。第１シード結晶４６０および第１シード結晶４６１は、例えば、ＣＶＤ法によりＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚを結晶成長させることで素子形成開口４４２−２の内部に設けられる。
【００９２】
第１シード結晶４６０および第１シード結晶４６１を設ける段階において、ダミー開口４４４−２およびダミー開口４４４−１の内部に、それぞれシード結晶４６２およびシード結晶４６４が設けられる。シード結晶４６２およびシード結晶４６４は、第１シード結晶４６０および第１シード結晶４６１と同じ材料からなる。
【００９３】
第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４が設けられた後、第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４をアニールしてもよい。なお、当該結晶の成長中にアニールを実施してもよい。なお、第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４は、複数の素子形成開口４４２および複数のダミー開口４４４のうちの一部の開口のみに設けてもよい。
【００９４】
図８は、電子デバイス４００の製造過程の一例を概略的に示す。図８に示すとおり、素子形成開口４４２−１および素子形成開口４４２−２の内部に、それぞれ第１化合物半導体４７０および第１化合物半導体４７１を結晶成長させる。第１化合物半導体４７０および第１化合物半導体４７１は、例えば、ＭＯＣＶＤ法によりＧａＡｓを結晶成長させる。第１化合物半導体４７０および第１化合物半導体４７１は、阻害層４３０の表面よりも凸に結晶成長してもよい。
【００９５】
第１化合物半導体４７０および第１化合物半導体４７１を結晶成長する段階において、ダミー開口４４４−２およびダミー開口４４４−１の内部で、それぞれ第２化合物半導体４７２および第３化合物半導体４７４が結晶成長する。第２化合物半導体４７２および第３化合物半導体４７４は、第１化合物半導体４７０と同様の材料を含んでよく、第１化合物半導体４７０と同様の方法で結晶成長する。なお、第１化合物半導体４７０、第１化合物半導体４７１、第２化合物半導体４７２、および第３化合物半導体４７４は、複数の素子形成開口４４２および複数のダミー開口４４４のうちの一部の開口のみに設けてもよい。
【００９６】
図９は、電子デバイス４００の製造過程の一例を概略的に示す。図９に示すとおり、ダミー開口４４４−２の内部にある第２化合物半導体４７２の少なくとも一部が除去される。例えば、第２化合物半導体４７２は、阻害層４３０の表面より凹になるように、少なくとも一部が除去される。また、ダミー開口４４４−１の内部にある第３化合物半導体４７４およびシード結晶４６４が除去される。このとき、第１化合物半導体４７０および第１化合物半導体４７１は、除去されない。
【００９７】
第２化合物半導体４７２、第３化合物半導体４７４、およびシード結晶４６４は、例えば、エッチングにより除去される。このとき、第１化合物半導体４７０および第１化合物半導体４７１は、例えば、レジストにより保護される。また、第２化合物半導体４７２、第３化合物半導体４７４、およびシード結晶４６４は、阻害層４３０の一部と一緒に除去される。なお、シード結晶４６２の少なくとも一部を除去してもよい。
【００９８】
電子デバイス４００の製造において、第２化合物半導体４７２を除去することは、必須ではない。例えば、第２化合物半導体４７２が阻害層４３０の表面よりも凸に形成されていない場合には、第２化合物半導体４７２を除去しなくてよい。
【００９９】
図１０は、電子デバイス４００の製造過程の一例を概略的に示す。図１０に示すとおり、ダミー開口４４４−２に、絶縁体４８２が形成される。絶縁体４８２は、第２化合物半導体４７２またはシード結晶４６２を覆うように形成される。絶縁体４８４は、第３化合物半導体４７４が除去されたダミー開口４４４−１の内部に形成される。絶縁体４８４を、第１化合物半導体４７０よりも厚みが小さくなるまで除去された第３化合物半導体４７４上に設けてもよい。絶縁体４８２および絶縁体４８４は、例えば、ＣＶＤ法により形成された酸化シリコンである。
【０１００】
続いて、第１化合物半導体４７０に、一対の入出力電極４９４および制御電極４９５を形成することで、電子素子４９１が形成される。入出力電極４９４および制御電極４９５は、例えば、真空蒸着法により、チタン（Ｔｉ）、金（Ａｕ）等の導電性材料の薄膜を形成し、当該薄膜をフォトリソグラフィ法などによりパターニングすることで得られる。
【０１０１】
同様にして、第１化合物半導体４７０に、一対の入出力電極４９６および制御電極４９７を形成して、電子素子４９２が形成される。さらに一方の入出力電極４９４と一方の入出力電極４９６とを接続する配線４９８を形成して、電子デバイス４００が得られる。配線４９８は、例えば、真空蒸着法により、Ｔｉ、Ａｕ等の導電性材料の薄膜が形成され、当該薄膜をフォトリソグラフィ法などによりパターニングすることで得られる。
【０１０２】
図１１Ａは、電子デバイス５００の断面の一例を示した断面図である。電子デバイス５００は、ベース基板５０２、阻害層５０４、シード結晶５０６、化合物半導体５０８、絶縁体５１０、および電子素子５１２を有する。阻害層５０４は、ベース基板５０２の上に形成される。シード結晶５０６は、阻害層５０４で覆われないベース基板５０２上に形成されている。化合物半導体５０８は、シード結晶５０６に接してシード結晶５０６上に形成されている。
【０１０３】
図１１Ｂは、電子デバイス５００における阻害層５０４の平面パターンを示した平面図である。阻害層５０４は、ベース基板５０２の上に孤立して形成されており、各阻害層５０４には開口Ａが形成されている。ここでは阻害層５０４ごとに一つの開口Ａを備える場合を例示するが、各阻害層５０４に複数の開口Ａが形成されてもよい。各阻害層５０４は孤立しているので、隣接する阻害層５０４の間には溝Ｂが形成される。シード結晶５０６は、開口Ａの底部および溝Ｂの底部に形成される。開口Ａのシード結晶５０６上に形成された化合物半導体５０８には電子素子５１２が形成され、溝Ｂのシード結晶５０６上に形成された化合物半導体５０８は絶縁体５１０で覆われている。
【０１０４】
図１２Ａから図１２Ｄは、電子デバイス５００の製造方法の一例を工程順に示した断面図である。図１２Ａに示すとおり、阻害層５０４を有するベース基板５０２が準備される。ベース基板５０２として、表面がシリコン結晶であるＳｉ基板またはＳＯＩ基板が挙げられる。ベース基板５０２の上に阻害層５０４が形成される。阻害層５０４として、例えば、ＣＶＤ法により酸化シリコンが形成される。
【０１０５】
図１２Ｂに示すとおり、阻害層５０４を加工する。阻害層５０４は、ベース基板５０２の上面に沿って、互いに離して複数形成する。そして、離して形成した各阻害層５０４の間には溝Ｂが形成される。また離して形成した各阻害層５０４にはベース基板５０２まで貫通する開口Ａが形成される。阻害層５０４の加工には、例えば、エッチング等のフォトリソグラフィ法を用いることができる。互いに離れて形成された阻害層５０４は規則的に形成されることが好ましい。互いに離れて形成された阻害層５０４には一個もしくは複数の開口が形成されてよい。
【０１０６】
本実施形態では、３つの孤立した阻害層５０４が等間隔に形成され、それぞれの阻害層５０４に１つずつ形成された３つの開口Ａが等間隔に形成されている。開口Ａ、及び阻害層５０４と隣接する阻害層５０４との間の溝Ｂは、ベース基板５０２の上面を露出させる。
【０１０７】
図１２Ｃに示すとおり、開口Ａの内部、及び溝Ｂの内部にはシード結晶５０６が形成される。シード結晶５０６は、表面がシリコンである基板またはＳＯＩ基板に含まれるシリコン結晶層に接することが好ましい。シード結晶５０６として、例えば、ＣＶＤ法により形成されるＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶が挙げられる。シード結晶５０６が形成された後、シード結晶５０６は、アニールされることが好ましい。アニールは、シード結晶５０６の成長中に実施されてもよい。本実施形態において、全ての開口Ａ、及び全ての溝Ｂにシード結晶５０６が形成される場合について説明したが、これに限定されない。例えば、複数の開口Ａのうち一部の開口Ａの内部にシード結晶５０６が形成されてもよい。
【０１０８】
図１２Ｄに示すとおり、開口Ａの内部、及び溝Ｂの内部に、化合物半導体５０８が形成される。化合物半導体５０８として、例えば、ＭＯＣＶＤ法により形成されたＧａＡｓが挙げられる。化合物半導体５０８は、阻害層５０４の表面よりも凸に形成されることが好ましい。本実施形態において、全ての開口Ａの内部、及び全ての溝Ｂの内部に、化合物半導体５０８が形成される場合について説明したが、これに限定されない。例えば、複数の開口Ａのうち一部の開口Ａの内部あるいは溝Ｂの一部に化合物半導体５０８が形成されてもよい。
【０１０９】
溝Ｂに形成された化合物半導体５０８を覆うように絶縁体５１０を形成し、開口Ａに形成された化合物半導体５０８に電子素子５１２を形成することで、図１１Ａおよび図１１Ｂに示す電子デバイス５００を製造できる。絶縁体５１０として、ＣＶＤ法またはスパッタ法により形成される酸化シリコン、窒化シリコンなどを用いることができる。電子素子５１２としてヘテロバイポーラトランジスタが挙げられる。電子素子５１２は周知の製造方法で製造できる。なお、開口Ａに形成された化合物半導体５０８のうち、後の工程でデバイス加工を行わない化合物半導体５０８については、これを覆うように絶縁体５１０が形成されてもよい。
【０１１０】
図１３は、半導体基板１１１０の他の実施形態の平面図を示す。図１１Ａおよび図１１Ｂを用いて、開口の別の配置例について説明する。図１１Ａおよび図１１Ｂに示すとおり、半導体基板１１１０は、阻害層１１３０、開口領域１１４０、および開口領域１１５０を備える。
【０１１１】
複数の開口領域１１４０のそれぞれは、複数の開口１１４６を同一の配置で有する。複数の開口１１４６の一部は、電子素子が形成されるべき素子形成開口１１４２である。複数の開口１１４６の他の一部は、電子素子が形成されないダミー開口１１４４である。
【０１１２】
開口領域１１５０においては、開口領域１１４０内の開口と異なる配置で複数の開口が設けられている。例えば、開口領域１１５０には、素子形成開口１１５２およびダミー開口１１５４が設けられている。素子形成開口１１５２には、電子素子を形成することができる。ダミー開口１１５４には、例えば、ダミー開口１１５４内に形成された化合物半導体上に絶縁体が設けられていることにより、電子素子を形成することができない。なお、開口領域１１５０が有する開口の一部は、開口領域１１４０の対応する位置に配置されていてもよい。
【０１１３】
半導体基板１１１０は、ベース基板１２０またはベース基板４２０と同様のベース基板１１２０を有する。そこで、半導体基板１１０または半導体基板４１０と同様の構成については、説明を省略する。また、開口領域１１４０は、開口領域１４０に対応して、同一の構成を有する。そこで、開口領域１１４０については、説明を省略する。
【０１１４】
素子形成開口１１４２は、素子形成開口１４２または素子形成開口４４２に対応して、同様の構成を有する。そこで、素子形成開口１１４２については、説明を省略する。素子形成開口１１４２の内部には、第１化合物半導体１６０または第１化合物半導体４７０と同様の構成を有する第１化合物半導体が形成される。なお、図１１Ａおよび図１１Ｂにおいて、第１化合物半導体は図示されていない。
【０１１５】
ダミー開口１１４４はダミー開口４４４に対応する。ダミー開口１１４４の内部には、第２化合物半導体４７２と同様の構成を有する第２化合物半導体４７２、および、絶縁体４８２と同様の構成を有する絶縁体が形成される。ダミー開口１１４４の内部には、絶縁体４８４と同様の構成を有する絶縁体が形成されてもよい。
【０１１６】
素子形成開口１１５２は、第１化合物半導体が素子形成開口１１４２の内部で結晶成長する工程と同一の工程で結晶成長する第４化合物半導体を有する。第４化合物半導体は、第１化合物半導体１６０または第１化合物半導体４７０と同様の構成を有する。
【０１１７】
素子形成開口１１５２の内部には、第１シード結晶層と同様の構成を有する第２シード結晶が設けられてもよい。素子形成開口１１５２の内部において、ベース基板１１２０、第２シード結晶、および第４化合物半導体が、ベース基板１１２０の主面に略垂直な方向に、この順に配置される。なお、図１１Ａおよび図１１Ｂにおいて、第４化合物半導体および第２シード結晶は図示されていない。
【０１１８】
ダミー開口１１５４の内部には、第１化合物半導体が素子形成開口１１４２の内部で結晶成長した工程と同一の工程で形成される第５化合物半導体と、第２絶縁体が設けられる。ダミー開口１１５４の内部において、ベース基板、第５化合物半導体、および第２絶縁体が、ベース基板１１２０の主面に略垂直な方向に、この順に配置される。
【０１１９】
当該第２絶縁体は、絶縁体４８４と同様の構成を有する。第２絶縁体は、ダミー開口１１５４の内部に、第１化合物半導体が素子形成開口１１４２の内部で結晶成長する工程と同一の工程で結晶成長した化合物半導体が除去された後に、ダミー開口１１５４の内部に形成される。
【０１２０】
ベース基板の一部に半導体を選択的に結晶成長させる選択成長技術は、電子デバイスの性能を向上する上で有用な技術である。しかし、電子デバイスの形成に必要な結晶薄膜の成長速度、結晶組成、ドーピング濃度、および結晶の３次元的形状等の重要パラメータは、選択成長部および阻害層のサイズ、形状等に依存する。この結果、電子デバイスの設計においては、これらの結晶成長条件を考慮する必要があり、電子デバイスごとに異なる位置で均一な膜質および膜厚を有する結晶薄膜を成長させるには、高度な技術と経験を要していた。
【０１２１】
以上に記載した実施形態によれば、同一の位置に複数の開口を有する複数の開口領域を有する半導体基板４１０を用いることで、電子デバイス４００の設計と開発に際して、電子デバイス４００ごとに異なる位置での結晶薄膜の成長に関わる設計部分の負担が大幅に削減される。この結果、電子デバイス４００の設計および試作から最終製品に至る設計負荷並びに設計着手から製造着手までの時間の大幅な低減が可能になる。
【０１２２】
また、選択成長した結晶薄膜を有する半導体基板１１０の製造において、個々の電子デバイス設計に応じてカスタムメイドで半導体基板を設計および製作する場合に比べて、同一の位置に複数の開口を有する複数の開口領域を有する半導体基板１１０を準備することで製品の標準化が可能となる。この結果、高性能な半導体基板１１０のコストが低減するという工業的な意義が生じる。
【実施例】
【０１２３】
（実施例１）
図５から図１０の手順に従って、電子デバイス４００を作製した。ベース基板４２０として、市販のＳＯＩ基板を準備した。阻害層４３０として、酸化シリコン層をＣＶＤ法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、複数の開口を形成した。複数の開口は、直交する２つの方向のそれぞれにおいて等間隔に形成されており、同一の平面形状を有する。開口の平面形状を一辺が１０μｍの正方形として、３０μｍピッチで等間隔に配置した。開口の一辺が１０μｍであるので、開口の間隔は２０μｍであった。開口は、シード結晶の膜厚が０．５μｍ、ＧａＡｓの膜厚が３μｍになるように設計した。
【０１２４】
開口の内部に、Ｇｅのシード結晶を形成した。Ｇｅのシード結晶は、ハロゲンを含むＣＶＤ法により形成した。シード結晶は、成長温度が６００℃、反応容器内の圧力が２．６ｋＰａの条件で成膜した。シード結晶は、成膜後、８５０℃で１０分間アニールした後、７８０℃で１０分間アニールした。シード結晶の膜厚は０．５μｍであり、設計どおりに形成できた。
【０１２５】
開口の内部に、シード結晶に接するＧａＡｓを形成した。ＧａＡｓは、原料ガスとしてトリメチルガリウムとアルシンとを用いたＭＯＣＶＤ法により形成した。ＧａＡｓは、成長温度が６５０℃、反応容器内の圧力が９．９ｋＰａの条件で成膜した。ＧａＡｓの膜厚は２．５μｍであり、誤差は設計誤差の範囲であった。
【０１２６】
その後、一部の開口の内部のＧａＡｓの一部をエッチングにより除去した。また、別の一部の開口の内部のＧａＡｓおよびシード結晶を、酸化シリコン層と一緒に除去した。その後、ＧａＡｓの一部が除去された開口、およびＧａＡｓおよびシード結晶と一緒に酸化シリコン層が除去された領域に、新たに酸化シリコン層を形成した。これにより、半導体基板４１０を作製した。また、半導体基板４１０の複数のＧａＡｓのそれぞれにＨＢＴを形成した。ＨＢＴ同士を電気的に結合して、電子デバイス４００を作製した。
【０１２７】
エッチピット法により活性層の表面を検査したところ、活性層の表面に欠陥は発見されなかった。第１シード結晶４６０の断面内部をＴＥＭにより観察をしたところ、欠陥は発見されなかった。また、電子デバイス４００は設計通りに動作した。
【０１２８】
（実施例２）
図５から図８の手順に従って、結晶成長を行った。ベース基板４２０として市販のＳｉ基板を準備した。阻害層４３０として、酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、酸化シリコン層に複数の開口を形成した。開口は、同一の平面形状を有する開口を等間隔に形成した。開口の平面形状は、一辺が１０μｍの正方形として、３０μｍピッチで等間隔に配置した。つまり、開口は、３０μｍごとに形成されている。開口内に膜厚が１μｍとなるようシード結晶としてＧｅ結晶を成長し、アニールを行った。その後、ＧａＡｓ結晶を成長した。
【０１２９】
規則配列開口群内の各開口の中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図１４Ａおよび図１４Ｂに示す。図１４Ａは、３０μｍ□の開口が５０μｍピッチで形成された場合の結果である。横軸は、開口領域の端部からの距離である。端部近傍で膜厚の低下が見られるが、端部から遠ざかることで一定の膜厚に落ち着いていくことが見て取れる。図１４Ｂは、４０μｍ□の開口が５０μｍピッチで形成された場合の結果である。開口領域端部からの距離に対する膜厚の変化は、図１４Ａと同様であるが、その変化量及び膜厚の絶対値には違いがあることがわかる。これより、端部を除いて開口領域内では各開口に成長される結晶の膜厚は均一であることが確認できた。また、阻害層の大きさ、開口の大きさを調整することで、膜厚を調整できることがわかった。
【０１３０】
上記のように作成したＧａＡｓ結晶に電子デバイス４００としてＨＢＴを形成した。図１５Ａおよび図１５Ｂは、作成したＨＢＴのレーザ顕微鏡による写真である。
【０１３１】
（実施例３）
図１２Ａから図１２Ｄの手順に従って、電子デバイス５００としてＨＢＴを作製した。ベース基板５０２として、市販のＳｉ基板を準備した。阻害層５０４として、酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは、１μｍであった。フォトリソグラフィ法により、複数の孤立した阻害層５０４を形成した。また、同時に阻害層５０４には開口Ａを形成した。阻害層５０４の平面形状は一辺が４０μｍの正方形とし、その中央部に開口Ａを形成した。開口Ａの平面形状は一辺が２０μｍの正方形とした。阻害層５０４は５０μｍピッチで等間隔に形成した。阻害層５０４の一辺が４０μｍであるので、隣接する阻害層５０４間には溝Ｂが形成された。溝Ｂの間隔は１０μｍであった。開口Ａは、シード結晶５０６の膜厚が１．０μｍ、ＧａＡｓの膜厚が１．０μｍになるよう設計した。
【０１３２】
開口Ａの内部に、ＣＶＤ法によりＧｅのシード結晶５０６を形成した。シード結晶５０６は、成長温度が、６００℃、反応容器内の圧力が０．５ｋＰａの条件で成膜した。シード結晶５０６は、成膜後、８００℃で１０分間のアニールを実行した後６８０℃で１０分間のアニールを実行するという２段階のアニールを１０回繰り返した。阻害層５０４と隣接する阻害層５０４の間の阻害層５０４が存在しない溝Ｂにも同様にシード結晶５０６が形成された。
【０１３３】
開口Ａの内部、溝Ｂの内部に、シード結晶５０６に接するＧａＡｓを、化合物半導体５０８として形成した。ＧａＡｓは、原料ガスとしてトリメチルガリウムとアルシンとを用いたＭＯＣＶＤ法により形成した。ＧａＡｓは、成長温度が、６５０℃、反応容器内の圧力が８．０ｋＰａの条件で成膜した。その上にＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓからなるヘテロバイポーラトランジスタ（ＨＢＴ）構造を同じくＭＯＣＶＤ法により形成した。予め設定した特定の開口Ａの結晶について、フォトリソグラフィによる加工を行い、ＨＢＴデバイス構造を作製し、電子デバイス５００を作製した。
【０１３４】
作製した電子デバイス５００のレーザ顕微鏡による写真を図１６Ａおよび図１６Ｂに示す。図１６Ａは、複数個の開口にＨＢＴ素子を作製し、それを並列接続した電子デバイス５００を示す。図１６Ｂは、単一の開口にＨＢＴ素子を作製した電子デバイス５００を示す。作製した電子デバイス５００に電流を注入したところ、図１７に示すようなトランジスタ動作を確認できた。図１７は、電子デバイス５００のベース電流を３７．５μＡから１５０μＡの範囲で変化させた場合のコレクタ電圧に対するコレクタ電流を示すグラフである。また電子デバイス５００の一つを断面ＴＥＭにより観察を行ったところ、図１８に示すように無転位であることが確認できた。
【０１３５】
（実施例４）
図１２Ａの手順に従って、結晶成長を行った。ベース基板５０２として市販のＳｉ基板を準備した。Ｓｉ基板上に酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、酸化シリコン層に複数の阻害層５０４を形成した。基板成長面を上方から見て正方形に形成された阻害層５０４の中央に正方形の開口Ａを形成した。阻害層５０４が５０μｍピッチで等間隔に配置されるよう加工を行った。開口Ａ内に膜厚が１μｍとなるようＧｅからなるシード結晶５０６を成長し、実施例３と同じ条件でアニールを行った後、ＧａＡｓを成長した。
【０１３６】
開口領域内の各開口の中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図１９Ａから図１９Ｃに示す。図１９Ａは、開口Ａの一辺の長さを２０μｍとし、阻害層５０４の一辺の長さを４０μｍとした場合の結果である。横軸は、開口領域の端部からの距離である。端部近傍で膜厚の低下が見られるが、端部から遠ざかることで一定の膜厚に落ち着いていくことが見て取れる。
【０１３７】
図１９Ｂは、開口Ａの一辺の長さを２０μｍとし、阻害層５０４の一辺の長さを３５μｍとした場合の結果である。図１９Ｃは、開口Ａの一辺の長さを３０μｍとし、阻害層の一辺の長さを４０μｍとした場合の結果である。図１９Ｂおよび図１９Ｃの結果は、開口領域端部からの距離に対する膜厚の変化は図１９Ａと同様であるが、その変化量及び膜厚の絶対値には違いがあることがわかる。これより、端部を除いて開口領域内では各開口Ａに成長される結晶の膜厚は均一であることが確認できた。また、阻害層５０４の大きさ、開口Ａの大きさを調整することで、膜厚を調整できることがわかった。
【０１３８】
（比較例１）
阻害層の大きさ、開口の大きさ、及び並び方が不規則であること以外は実施例４と同様に基板の加工を行い、シード結晶及びＧａＡｓの成長を行った。各開口中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図２０に示す。これより、阻害層及び開口の並び方が不規則であると各開口における膜厚にばらつきが生じることがわかる。
【０１３９】
請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１４０】
１１０ 半導体基板、１２０ ベース基板、１２６ 主面、１３０ 阻害層、１４０ 開口領域、１４２ 素子形成開口、１４４ ダミー開口、１４６ 開口、１５０ 開口領域、１５２ 素子形成開口、１５４ ダミー開口、１５６ 開口、１６０ 第１化合物半導体、１７０ 開口領域、１７２ 素子形成開口、１７４ ダミー開口、１７６ 開口、１８０ 開口領域、１８２ 素子形成開口、１８４ ダミー開口、１８６ 開口、１９０ 絶縁体、３５２ 開口、３５４ 開口、４００ 電子デバイス、４１０ 半導体基板、４２０ ベース基板、４２６ 主面、４３０ 阻害層、４４２ 素子形成開口、４４４ ダミー開口、４４６ 開口、４６０ 第１シード結晶、４６１ 第１シード結晶、４６２ シード結晶、４６４ シード結晶、４７０ 第１化合物半導体、４７１ 第１化合物半導体、４７２ 第２化合物半導体、４７４ 第３化合物半導体、４８２ 絶縁体、４８４ 絶縁体、４９１ 電子素子、４９２ 電子素子、４９４ 入出力電極、４９５ 制御電極、４９６ 入出力電極、４９７ 制御電極、４９８ 配線、５００ 電子デバイス、５０２ ベース基板、５０４ 阻害層、５０６ シード結晶、５０８ 化合物半導体、５１０ 絶縁体、５１２ 電子素子、１１１０ 半導体基板、１１２０ ベース基板、１１３０ 阻害層、１１４０ 開口領域、１１４２ 素子形成開口、１１４４ ダミー開口、１１４６ 開口、１１５０ 開口領域、１１５２ 素子形成開口、１１５４ ダミー開口
【技術分野】
【０００１】
本発明は、半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、活性領域にＧａＡｓ等の３−５族化合物半導体を用いた半導体デバイスが開発されている。例えば、特許文献１には、ＧａＡｓ基板上に、ＡｌＧａＡｓのバッファ層およびＧａＡｓのチャネル層の結晶薄膜が積層された化合物半導体エピタキシャルウエハが開示されている。
（特許文献１）特開平１１−３４５８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
結晶薄膜を半導体デバイスの活性領域として用いる場合には、半導体基板上に結晶薄膜の膜質および膜厚が均一な膜を形成することが必要とされる。半導体基板のいずれの位置においても膜質および膜厚が均一になる成膜条件を選択することにより、半導体基板上のさまざまな位置に形成される電子素子の特性を均一にすることができる。しかしながら、結晶薄膜の成長は、反応容器内の熱移動、原料または反応中間体の物質移動、気相反応、および表面反応等のさまざまな現象の影響を受けるので、電子素子の配置に応じて成膜条件を設計することは困難である。特に、基板の一部に半導体を選択成長させる場合には、結晶薄膜の成長速度が、選択成長部のサイズおよび形状等に依存することが多いので、設計と制御が一層困難になる。
【０００４】
また、半導体基板上に形成される電子素子の試作後に、試作した電子素子の特性に応じて、半導体基板における結晶薄膜の配置を変更しなければならない場合がある。結晶薄膜成長のプロセス条件等を設計し直すことが必要になると、設計着手から製造着手までの時間が長くなる。さらに、結晶薄膜上に形成するデバイスの仕様に応じて結晶薄膜成長のプロセス条件等を最適化することは、製造コストを増加させる要因である。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板を提供する。
【０００６】
当該半導体基板において、例えば、少なくとも一部の第１ダミー開口に、第１化合物半導体と同一の組成の第２化合物半導体と、第２化合物半導体上に設けられた第１絶縁体とが設けられている。少なくとも一部の第１ダミー開口に、第１化合物半導体と同一の組成であり、かつ、第１化合物半導体よりも厚みが小さい第３化合物半導体が設けられていてもよい。少なくとも一部の第１ダミー開口には、第１化合物半導体と同一の組成の化合物半導体が設けられていなくてもよい。
【０００７】
複数の第１開口領域において、例えば、複数の第１開口が格子状に配置されている。複数の第１開口領域が、等間隔に配置されていてもよい。また、複数の第１開口領域は、例えば、格子状に配置されている。
【０００８】
第１化合物半導体は、例えば３−５族化合物半導体である。ベース基板はＳｉ基板またはＳＯＩ基板であり、第１素子形成開口の内部には、ベース基板上に、第１化合物半導体に格子整合または擬格子整合する第１シード結晶がさらに設けられており、第１化合物半導体が第１シード結晶上で結晶成長していてもよい。第１シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む。
【０００９】
阻害層は、複数の第１開口領域内に設けられた複数の第１開口と異なる配置で設けられ、ベース基板まで阻害層を貫通する複数の第２開口を含む第２開口領域をさらに有してもよい。複数の第２開口の一部は、第１化合物半導体と同一の工程で形成される、電子素子を形成できる第４化合物半導体が設けられている第２素子形成開口であり、複数の第２開口の他の一部は、電子素子が形成されない第２ダミー開口であってもよい。
【００１０】
ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、第２素子形成開口の内部には、ベース基板上に、第４化合物半導体に格子整合または擬格子整合する第２シード結晶が設けられており、第４化合物半導体が、第２シード結晶上で結晶成長していてもよい。第２シード結晶は、例えばＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）を含む。
【００１１】
本発明の第２の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体の少なくとも一部を除去する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法が提供される。
【００１２】
当該製造方法の複数の開口領域を形成する段階において、例えば、それぞれの複数の開口を格子状に配置する。また、複数の開口領域を形成する段階において、それぞれの複数の開口領域を等間隔に配置してもよい。さらに、複数の開口領域を形成する段階において、それぞれの複数の開口領域を格子状に配置してもよい。
【００１３】
ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、化合物半導体を結晶成長させる段階の前に、ベース基板上に、化合物半導体に格子整合または擬格子整合するシード結晶を設ける段階をさらに備えてもよい。シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶を含んでもよい。シード結晶を設ける段階においては、例えば、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶の成長後または成長中に、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶をアニールする。
【００１４】
本発明の第３の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法が提供される。
【００１５】
本発明の第４の態様においては、ベース基板と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層とを備え、阻害層は、ベース基板まで阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板の第１化合物半導体上に電子素子が形成された電子デバイスが提供される。
【００１６】
当該電子デバイスは、例えば、複数の第１化合物半導体を有し、複数の第１化合物半導体のそれぞれに電子素子が形成され、それぞれの電子素子を互いに電気的に結合する配線と、少なくとも一部の第１ダミー開口に設けられた、第１化合物半導体と同一の組成の第２化合物半導体と、第２化合物半導体上に設けられ、第２化合物半導体と配線とを絶縁する絶縁体とをさらに備える。電子デバイス上には、電子素子を試験する試験素子が、ベース基板上の、複数の第１開口領域と異なる領域に形成されていてもよい。
【００１７】
当該電子素子は、増幅素子、スイッチング素子、集積回路を構成する集積回路素子、電気を光に変換する発光素子、および、受光する光に応じた電圧または電流を出力する受光素子、からなる群から選択された少なくとも１つの電子素子である。ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、Ｓｉ基板またはＳＯＩ基板のシリコン結晶に形成されたシリコン素子をさらに備え、シリコン素子の少なくとも１つと、電子素子の少なくとも１つとが、電気的に結合されていてもよい。
【００１８】
本発明の第５の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体の少なくとも一部を除去する段階と、複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した化合物半導体上に電子素子を形成する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法が提供される。ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、阻害層を設ける段階の前に、活性領域がシリコン材料であるシリコン素子をベース基板に形成する段階と、シリコン素子と電子素子とを電気的に結合する配線を形成する段階とをさらに備える。
【００１９】
本発明の第６の態様においては、ベース基板を準備する段階と、ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、阻害層に、ベース基板まで阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、複数の開口の内部で化合物半導体を結晶成長させる段階と、複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した化合物半導体上に電子素子を形成する段階とを備え、複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法が提供される。
【図面の簡単な説明】
【００２０】
【図１】半導体基板１１０の平面図の一例を概略的に示す。
【図２】図１に示した半導体基板１１０のＡ−Ａ’の断面を示す。
【図３Ａ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｂ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｃ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｄ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｅ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｆ】半導体基板１１０の平面図の他の一例を示す。
【図３Ｇ】半導体基板１１０の平面図の他の一例を示す。
【図４】電子デバイス４００の断面図の一例を概略的に示す。
【図５】電子デバイス４００の製造過程の一例を概略的に示す。
【図６】電子デバイス４００の製造過程の一例を概略的に示す。
【図７】電子デバイス４００の製造過程の一例を概略的に示す。
【図８】電子デバイス４００の製造過程の一例を概略的に示す。
【図９】電子デバイス４００の製造過程の一例を概略的に示す。
【図１０】電子デバイス４００の製造過程の一例を概略的に示す。
【図１１Ａ】電子デバイス５００の断面の一例を示した断面図である。
【図１１Ｂ】電子デバイス５００における阻害層５０４の平面パターンを示した平面図である。
【図１２Ａ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１２Ｂ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１２Ｃ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１２Ｄ】電子デバイス５００の製造方法の一例を示した断面図である。
【図１３】半導体基板１１１０の平面図の一例を概略的に示す。
【図１４Ａ】電子デバイス４００における化合物半導体の膜厚分布を示すグラフである。
【図１４Ｂ】電子デバイス４００における化合物半導体の膜厚分布を示すグラフである。
【図１５Ａ】電子デバイス４００のレーザ顕微鏡による写真である。
【図１５Ｂ】電子デバイス４００のレーザ顕微鏡による写真である。
【図１６Ａ】電子デバイス５００のレーザ顕微鏡による写真である。
【図１６Ｂ】電子デバイス５００のレーザ顕微鏡による写真である。
【図１７】電子デバイス５００のトランジスタ特性を示すグラフである。
【図１８】電子デバイス５００の断面ＴＥＭ写真である。
【図１９Ａ】電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。
【図１９Ｂ】電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。
【図１９Ｃ】電子デバイス５００における化合物半導体の膜厚分布を示すグラフである。
【図２０】比較例における化合物半導体の膜厚分布を示すグラフである。
【発明を実施するための形態】
【００２１】
以下、発明の実施の形態を通じて本発明を説明する。図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。
【００２２】
図１は、半導体基板１１０の平面図の一例を示す。図２は、図１に示した半導体基板１１０のＡ−Ａ’の断面を示す。半導体基板１１０は、ベース基板１２０および阻害層１３０を備える。阻害層１３０は、ベース基板１２０上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する。
【００２３】
例えば、ＭＯＣＶＤ法を用いて化合物半導体の結晶をエピタキシャル成長させる場合において、阻害層１３０は、化合物半導体の結晶が阻害層１３０の表面でエピタキシャル成長することを阻害する。阻害層１３０は、例えば、酸化シリコン層、酸化アルミニウム層、窒化シリコン層、酸窒化シリコン層、窒化タンタル層もしくは窒化チタン層、またはこれらを積層した層である。阻害層１３０の厚みは、例えば０．０５〜５μｍである。阻害層１３０は、例えば、ＣＶＤ法またはスパッタ法により形成される。
【００２４】
阻害層１３０は、一例として、ベース基板１２０の全面に一体となって設けられる。また、阻害層１３０は、ベース基板１２０の複数の異なる領域に分離して設けられてもよい。阻害層１３０は、ベース基板１２０の全面に形成された後に、一部の領域をエッチングにより除去することで、複数の領域に分離される。
【００２５】
阻害層１３０は、複数の開口領域１４０を有する。複数の開口領域１４０は、阻害層１３０をベース基板１２０にまで貫通し、それぞれの開口領域１４０の内部に同一の配置で設けられた複数の開口１４６を有する。具体的には、開口領域１４０のそれぞれが有する複数の開口１４６の基準位置を相互に接続して形成される図形は、全ての開口領域１４０において合同である。
【００２６】
素子形成開口１４２の基準位置は、例えば、素子形成開口１４２の中心点である。なお、素子形成開口１４２の基準位置として、素子形成開口１４２を均質な剛体の一断面とみなした場合の重心点を用いてもよい。
【００２７】
開口１４６の内部では、化合物半導体の結晶を選択成長させることができる。開口１４６は、ベース基板１２０の主面に略垂直な積層方向に、阻害層１３０をベース基板１２０にまで貫通する。開口１４６は、例えば、エッチング等のフォトリソグラフィ法により形成される。
【００２８】
ここで、本明細書において、「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して、垂直からわずかに傾いた方向をも含む。なお、ベース基板１２０に阻害層１３０を積層した方向を積層方向と称する。
【００２９】
半導体基板１１０の製造工程においては、複数の開口１４６の全てに同一工程内で同一の化合物半導体を結晶成長させる。複数の開口１４６の一部は、電子素子が形成されるべき化合物半導体が設けられる素子形成開口１４２である。複数の開口１４６の他の一部は、電子素子が形成されないダミー開口１４４である。つまり、素子形成開口１４２内の化合物半導体には、電子素子が形成される。これに対して、ダミー開口１４４内の化合物半導体には、電子素子が形成されない。ダミー開口１４４内の化合物半導体上には、絶縁体が設けられてもよい。また、ダミー開口１４４内の化合物半導体は、除去されてもよい。
【００３０】
図１において、それぞれの開口領域１４０は、４個の開口１４６を有する。開口領域１４０は、任意の数の開口１４６を有してもよい。複数の開口１４６は、例えば規則的に配置される。「規則的に配置する」とは、複数の素子形成開口１４２の基準位置間の距離が一定である位置、または周期的に変化する位置に配置することをいう。
【００３１】
複数の開口１４６は、それぞれの開口領域１４０内に、例えば格子状に配置される。一例として、複数の開口１４６の基準位置としての中心点が、第１の方向に一直線に配置されるとともに、第１の方向と直交する第２の方向にも一直線に配置される。
【００３２】
複数の開口１４６は、例えば幅がＷ、長さがＬの長方形の格子状に配置される。複数の開口１４６は、幅Ｗおよび長さＬが等しい正方形の格子状に、相互の距離が等しく配置されてもよい。複数の開口１４６は、第１の方向と第２の方向とが直交しない角度で交差する平行四辺形またはひし形からなる格子状に配置されてもよい。第１の方向および第２の方向のそれぞれにおいて複数の開口１４６が等間隔に並ぶ格子状に配置することによって、それぞれの開口１４６で結晶成長する化合物半導体の膜質および膜厚を均一にすることが容易になる。
【００３３】
複数の開口領域１４０は、例えば、等間隔に配置される。複数の開口領域１４０は、格子状に配置されてもよい。複数の開口領域１４０が等間隔に配置されることにより、ベース基板１２０における複数の素子形成開口１４２の平均密度が均一になる。その結果、複数の素子形成開口１４２のそれぞれにおいて結晶成長する化合物半導体の膜質および膜厚の均一性が向上する。
【００３４】
半導体基板１１０は、複数の素子形成開口１４２の全てに同一の工程内で同一の化合物半導体を結晶成長させて製造される。従って、複数の素子形成開口１４２のうちのいずれの開口１４６が素子形成開口１４２として選択される場合であっても、選択された素子形成開口１４２内の化合物半導体は同等の膜質および膜厚となる。つまり、半導体基板１１０に形成される電子素子は、同質の化合物半導体上に形成される。その結果、複数の素子形成開口に形成される電子素子は、それぞれ同等の特性を有する。
【００３５】
複数の素子形成開口１４２の全てに同一工程内で同一の化合物半導体を結晶成長させる場合には、単一のプロセス条件を用いて化合物半導体を結晶成長させることができる。従って、複数の素子形成開口１４２のうちのいずれの素子形成開口１４２に電子素子が形成される場合であっても、電子素子を形成する素子形成開口１４２の位置の組み合わせごとにプロセス条件を設定する工数が削減される。その結果、半導体基板を効率よく製造することができる。
【００３６】
なお、素子形成開口１４２は、ダミー開口１４４に囲まれるように配置されることが好ましい。素子形成開口１４２を、ダミー開口１４４に囲まれるように配置することにより、複数の素子形成開口１４２のそれぞれの内部に結晶成長する化合物半導体の膜質および膜厚の均一性が向上する。
【００３７】
図２に示すとおり、阻害層１３０はベース基板１２０の主面１２６上に設けられる。阻害層１３０は複数の開口１４６を有する。具体的には、阻害層１３０は、素子形成開口１４２−１、素子形成開口１４２−２、ダミー開口１４４−１、およびダミー開口１４４−２を有する。
【００３８】
ベース基板１２０は、例えば、Ｓｉ基板、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板、Ｇｅ基板、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板、ＧａＡｓ基板、またはサファイア基板である。Ｓｉ基板は、例えば単結晶Ｓｉ基板である。
【００３９】
素子形成開口１４２−１および素子形成開口１４２−２の内部には、第１化合物半導体１６０が設けられている。素子形成開口１４２−１および素子形成開口１４２−２に設けられた第１化合物半導体１６０には、例えばＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの電子素子が形成される。
【００４０】
第１化合物半導体１６０は、ベース基板１２０の主面１２６に接する。第１化合物半導体１６０は、化合物半導体を含む複数の層を有してもよい。第１化合物半導体１６０は、例えば３−５族化合物半導体である。第１化合物半導体１６０は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶を有してもよい。ここで、ｘ、ｙ及びｚは、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１を満たす実数を表す。ｘ、ｙ及びｚは、０≦ｘ＜１、かつ０＜ｘ＋ｙ＋ｚ≦１であることが好ましい。以下の説明における、ｘ、ｙ及びｚの範囲についても同様である。
【００４１】
第１化合物半導体１６０は、例えば、エピタキシャル成長法により形成される。第１化合物半導体１６０は、例えば、化学気相析出法（ＣＶＤ法とも称する）、有機金属気相成長法（ＭＯＣＶＤ法とも称する）、分子線エピタキシ法（ＭＢＥ法とも称する）、または原子層成長法（ＡＬＤ法とも称する）により形成される。
【００４２】
第１化合物半導体１６０をアニールしてもよい。第１化合物半導体１６０の内部には、ベース基板１２０と第１化合物半導体１６０との格子定数の違い等により、格子欠陥等の欠陥が発生する場合がある。当該欠陥は、第１化合物半導体１６０を加熱してアニールすることにより、第１化合物半導体１６０の内部を移動する。
【００４３】
上記の欠陥は、第１化合物半導体１６０の内部を移動して、第１化合物半導体１６０の界面または第１化合物半導体１６０の内部にあるゲッタリングシンク等に捕捉される。その結果、第１化合物半導体１６０をアニールすることにより、第１化合物半導体１６０の結晶性が向上する。第１化合物半導体１６０は、非晶質または多結晶のＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚをアニールして形成してもよい。
【００４４】
第１化合物半導体１６０を複数の段階に分けてアニールしてもよい。例えば、第１化合物半導体１６０の融点に達しない温度で第１化合物半導体１６０に高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する。このような２段階のアニールを、複数回繰り返してもよい。第１化合物半導体１６０がＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚを有する場合、高温アニールの温度および時間は、例えば、８５０〜９００℃で２〜１０分間である。低温アニールの温度および時間は、例えば、６５０〜７８０℃で２〜１０分間である。
【００４５】
ダミー開口１４４−１の内部には、第１化合物半導体１６０および絶縁体１９０が設けられている。絶縁体１９０は、例えば、第１化合物半導体１６０がダミー開口１４４−１で結晶成長した後で設けられる。絶縁体１９０の上には、電子素子が形成されない。
【００４６】
ダミー開口１４４−２の内部には、第１化合物半導体１６０が設けられていない。例えば、ダミー開口１４４−２内で第１化合物半導体１６０を結晶成長させた後で、エッチング等により第１化合物半導体１６０が削除されている。ダミー開口１４４−２には電子素子が形成されない。
【００４７】
開口１４６は、例えば（√３）／３以上のアスペクト比を有する。アスペクト比が（√３）／３以上の開口１４６の内部に、ある程度の厚さを有する結晶が形成されると、当該結晶に含まれる格子欠陥等の欠陥が、開口１４６の壁面でターミネートされる。その結果、開口１４６に露出した上記結晶の表面は、当該結晶が形成された時点で優れた結晶性を備える。
【００４８】
ここで、本明細書において、「開口のアスペクト比」とは、「開口の深さ」を「開口の幅」で除した値をいう。例えば、電子情報通信学会編「電子情報通信ハンドブック 第１分冊」（７５１ページ、１９８８年、オーム社発行）によると、アスペクト比の定義として「エッチング深さ／パターン幅」が記載されている。本明細書においても、同様の意義でアスペクト比の用語を用いる。
【００４９】
なお、「開口の深さ」は、基板上に薄膜を積層した場合の積層方向の深さである。「開口の幅」は、積層方向に垂直な方向の幅である。複数の開口の幅がある場合には、開口のアスペクト比の算出にあたり、最小の幅を用いる。たとえば、開口の積層方向から見た形状が長方形である場合、長方形の短辺の長さをアスペクト比の計算に用いる。
【００５０】
開口の形状が円形、長円（rounded rectangular)形、または楕円形である場合には、それぞれの直径または短径が「開口の幅」に相当する。さらに開口の積層方向の断面形状も任意の形状であってよい。当該断面形状は、例えば、矩形、台形、または放物線形状などである。断面形状が台形である場合、最短の長さとなる開口部底面の幅あるいは開口部入り口の幅が「開口部の幅」に相当する。
【００５１】
開口の積層方向から見た形状が長方形または正方形であり、積層方向の断面形状が矩形の場合、開口部内部の立体形状は直方体である。開口部内部の立体形状は、直方体以外の任意の形状であってもよい。直方体以外の立体形状を有する開口のアスペクト比を算出する場合には、開口部内部の立体形状を直方体に近似してアスペクト比を算出する。
【００５２】
図３Ａは、半導体基板１１０の平面図の他の一例を示す。同図においては、阻害層１３０は、複数の開口領域１４０と異なる配置の開口を含む開口領域１５０および開口領域１７０をさらに有する。開口領域１５０は、複数の開口１５６を有する。複数の開口１５６の一部は、複数の開口領域１４０と同じ工程で形成される、電子素子を形成できる化合物半導体が設けられる素子形成開口１５２である。当該化合物半導体は、複数の開口１４６内に第１化合物半導体１６０を形成する場合と同一の原料および同一の製法を用いて形成される。素子形成開口１５２には、例えば開口領域１４０に設けられた化合物半導体の検査に用いられるＴＥＧ（Test Element Group）デバイスが形成されていてもよい。
【００５３】
複数の開口１５６の他の一部は、電子素子が形成されないダミー開口１５４である。素子形成開口１５２には、素子形成開口１４２に設けられている化合物半導体と同一の組成の化合物半導体が設けられてもよい。ダミー開口１５４においては、ダミー開口１５４内に設けられた化合物半導体が除去されていてもよい。また、ダミー開口１５４には、絶縁体が設けられていてもよい。
【００５４】
開口領域１５０内の複数の開口１５６は、電子素子の形成以外の目的に使用されてもよい。例えば、複数の開口１５６の一部は、開口１４６および開口１５６の内部で選択成長した結晶の形状を確認したり、開口１４６内で結晶成長する化合物半導体の膜厚を制御したりすることを目的として使用される。
【００５５】
開口領域１７０の形状は、開口領域１４０と同一である。ただし、開口領域１７０の内部に設けられている複数の開口１７６の配置は、複数の開口１４６の配置と異なっている。複数の開口１７６の一部は、電子素子が形成されるべき化合物半導体が設けられる素子形成開口１７２である。複数の開口１７６の他の一部は、電子素子が形成されないダミー開口１７４である。素子形成開口１７２には、素子形成開口１７２に設けられている化合物半導体と同一の組成の化合物半導体が設けられてもよい。
【００５６】
図３Ｂは、半導体基板１１０の平面図の他の一例を示す。同図においては、複数の開口領域１４０は、異なる形状または異なる大きさの複数の開口１４６を有する。複数の開口１４６の形状は、任意の形状であってよい。当該形状は、たとえば正方形、長方形、円形、長円形、および楕円形である。開口領域１４０が異なる形状または異なる大きさの複数の素子形成開口１４２を有することにより、形成すべき電子素子の仕様に適した大きさの素子形成開口１４２に結晶成長した化合物半導体を使用することができる。
【００５７】
図３Ｃは、半導体基板１１０の平面図の他の一例を示す。同図における半導体基板１１０は、複数の開口領域１８０をさらに備える。複数の開口領域１８０のそれぞれは、内部に同一の配置で設けられた複数の開口１８６を有する。複数の開口１８６の一部は、電子素子が形成されるべき化合物半導体が設けられている素子形成開口１８２である。複数の開口１８６の他の一部は、電子素子が形成されないダミー開口１８４である。
【００５８】
図３Ｃに示す構成においては、半導体基板１１０が、内部に同一の配置で設けられた複数の開口を有する開口領域を複数有する。半導体基板１１０が当該構成を有する場合には、膜質および膜厚が均一な化合物半導体を、半導体基板１１０に形成すべき電子素子または電子デバイスに要求される特性に応じた配置で設けることができる。
【００５９】
図３Ｄは、半導体基板１１０の平面図の他の一例を示す。同図における複数の開口領域１４０は、相互に離れて格子状に設けられている。複数の開口領域１４０は、第１の方向（図３ＤにおけるＸ方向）および第１の方向と直交する第２の方向（図３ＤにおけるＹ方向）において、それぞれ異なる距離で等間隔に配置されている。
【００６０】
図３Ｅは、半導体基板１１０の平面図の他の一例を示す。同図における複数の開口領域１４０は、半導体基板１１０上の位置Ｃを中心にして等しい角度で回転して配置されている。このように、複数の開口領域１４０は、回転対称性を有する周期的配列パターンに従って配置されてもよい。つまり、複数の開口領域１４０は、ベース基板１２０上の基準位置を中心とする円周上を、一定の回転角ごとに移動した位置に配置されてもよい。
【００６１】
例えば、複数の開口１４６内に設けられる第１化合物半導体１６０が結晶構造を有する場合には、複数の開口領域１４０は、１８０度、１２０度、９０度、または６０度ずつ回転して配置される。複数の開口１４６内に設けられる第１化合物半導体１６０が準結晶構造を有する場合には、複数の開口領域１４０は、７２度、４５度、３６度、または３０度ずつ回転して配置される。複数の開口領域１４０は、鋭角７２度および鈍角１０８度のひし形と、鋭角３６度および鈍角１４４度のひし形とを組み合わせたペンローズ・タイル状に配置されてもよい。
【００６２】
図３Ｆは、半導体基板１１０の平面図の他の一例を示す。同図においては、阻害層１３０は、ベース基板１２０上の複数の領域に分離されている。分離されたそれぞれの領域には、１個の開口１４６が形成されている。阻害層１３０は、複数の分離された領域を有する複数の開口領域１４０を有する。
【００６３】
それぞれの開口領域１４０における、当該分離された領域以外の領域においては、ベース基板１２０が露出している。ベース基板１２０が露出した領域に、電子素子が設けられてもよい。例えば、ベース基板１２０が露出した領域は、素子形成開口１４２内の第１化合物半導体１６０に設けられる電子素子を試験する試験素子を形成するＴＥＧデバイス領域として用いられる。
【００６４】
図３Ｇは、半導体基板１１０の平面図の他の例を示す。半導体基板１１０における複数の開口領域１４０は、四辺形以外の多角形である。開口領域１４０以外の領域には、開口領域１４０に含まれる開口１４６と異なる形状の開口３５２および開口３５４が配置されている。開口３５２および開口３５４には、例えば、開口領域１４０内の開口１４６に形成される電子素子を試験する試験素子を形成してもよい。
【００６５】
図４は、電子デバイス４００の断面図の一例を概略的に示す。電子デバイス４００は、半導体基板４１０、電子素子４９１、電子素子４９２、および配線４９８を備える。
【００６６】
半導体基板４１０は、ベース基板４２０および阻害層４３０を有する。ベース基板４２０とベース基板１２０とは同様の構成を有する。ベース基板４２０は、例えばＳｉ基板またはＳＯＩ基板等のＳｉ結晶を有する基板である。阻害層４３０と阻害層１３０とは、同様の構成を有する。
【００６７】
阻害層４３０は、ベース基板４２０の主面４２６上に設けられる。阻害層４３０は、複数の開口４４６を有する。複数の開口４４６の一部は、２個の素子形成開口４４２（４４２−１、４４２−２）であり、複数の開口４４６の他の一部は素子形成開口４４２に隣接する２個のダミー開口４４４（４４４−１、４４４−２）である。
【００６８】
素子形成開口４４２は、電子素子が形成される第１化合物半導体４７０または第１化合物半導体４７１が内部に形成される開口である。ダミー開口４４４は、電子素子が形成されない開口である。
【００６９】
エピタキシャル成長の原料である前駆体が過剰に供給される場合、ダミー開口４４４は、素子形成開口４４２への前駆体供給量の制御手段として機能する。半導体基板４１０がダミー開口４４４を有すると、第１化合物半導体４７０および第１化合物半導体４７１のエピタキシャル成長の間に、素子形成開口４４２だけでなくダミー開口４４４にも第１化合物半導体４７０および第１化合物半導体４７１の前駆体の一部が供給される。その結果、素子形成開口４４２への余分な前駆体の供給が抑制される。
【００７０】
従って、第１シード結晶４６０、第１シード結晶４６１、第１化合物半導体４７０、および第１化合物半導体４７１は、素子形成開口４４２の内部で安定して成長する。このように、素子形成開口４４２における結晶成長が安定するので、素子形成開口４４２とともにダミー開口が設けられていない場合に比べて、半導体基板４１０の製造におけるプロセス条件の設定が容易になる。また、半導体基板４１０に結晶成長する第１化合物半導体４７０の膜質および膜厚の制御が容易になる。
【００７１】
素子形成開口４４２およびダミー開口４４４は、同一の開口領域に含まれる。半導体基板４１０は、図４に示す個数および配置と異なる個数および配置の素子形成開口４４２およびダミー開口４４４を有してもよい。
【００７２】
素子形成開口４４２−１の内部においては、ベース基板４２０、第１シード結晶４６０、および第１化合物半導体４７０が、主面４２６に略垂直な方向に、この順に配置される。素子形成開口４４２−２の内部においては、ベース基板４２０、第１シード結晶４６１、および第１化合物半導体４７１が、主面４２６に略垂直な方向に、この順に配置される。
【００７３】
半導体基板４１０は、ダミー開口４４４−２の内部に、シード結晶４６２、第２化合物半導体４７２、および絶縁体４８２を有する。ダミー開口４４４−２の内部において、ベース基板４２０、シード結晶４６２、第２化合物半導体４７２、および絶縁体４８２が、主面４２６に略垂直な方向に、この順に配置される。半導体基板４１０は、他方のダミー開口４４４−１の内部に、絶縁体４８４を有する。絶縁体４８４は、ベース基板４２０に接する。ダミー開口４４４−１の内部には、第１化合物半導体４７０よりも厚みが小さい第３化合物半導体が設けられてもよい。当該第３化合物半導体上に、絶縁体４８４が設けられていてもよい。
【００７４】
第１シード結晶４６０および第１シード結晶４６１は、第１化合物半導体４７０および第１化合物半導体４７１に良好なシード面を提供する。第１シード結晶４６０および第１シード結晶４６１は、ベース基板４２０または主面４２６に存在する不純物が、第１化合物半導体４７０および第１化合物半導体４７１の結晶性に悪影響を及ぼすことを抑制する。第１シード結晶４６０と第１シード結晶４６１とは、同一の工程で形成されてよく、同様の構成を有してよい。以下の説明では、第１シード結晶４６１についての説明を省略する。
【００７５】
第１シード結晶４６０は、ベース基板４２０の主面４２６に接する。第１シード結晶４６０は、半導体の結晶を含む層である。第１シード結晶４６０は、例えば複数の層を含む。第１シード結晶４６０は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶を有してもよい。ベース基板４２０がＳｉ基板またはＳＯＩ基板等のＳｉ結晶を有する基板であり、第１化合物半導体がＧａＡｓ、ＧａＡｌＡｓなどの３−５族化合物半導体である場合には、第１シード結晶４６０は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶であることが好ましく、ＳｉｙＧｅｚ（０≦ｙ≦０．１、０．９≦ｚ≦１、かつｙ＋ｚ＝１）であることがさらに好ましく、Ｇｅ結晶であることが特に好ましい。
【００７６】
第１シード結晶４６０は、例えば、エピタキシャル成長法により選択成長させることができる。第１シード結晶４６０は、例えば、化学気相析出法、有機金属気相成長法、分子線エピタキシ法、または原子層成長法により形成される。第１シード結晶４６０は、エピタキシャル成長法などによりシード結晶層を形成した後、エッチングおよびフォトリソグラフィ法等によりパターニングすることで、ベース基板４２０の一部に形成してもよい。
【００７７】
第１シード結晶４６０をアニールしてもよい。第１シード結晶４６０の内部には、ベース基板４２０と第１シード結晶４６０との格子定数の違い等により、格子欠陥等の欠陥が発生する場合がある。上記欠陥は、例えば、第１シード結晶４６０を加熱してアニールすることにより、第１シード結晶４６０の内部を移動して、第１シード結晶４６０の界面または第１シード結晶４６０の内部にあるゲッタリングシンク等に捕捉される。その結果、第１シード結晶４６０の結晶性が向上する。第１シード結晶４６０は、非晶質または多結晶のＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚをアニールすることで形成してもよい。
【００７８】
シード結晶４６２は、第１シード結晶４６０と同一の工程で形成される。シード結晶４６２は、ダミー開口４４４の内部に形成される以外は、第１シード結晶４６０および第１シード結晶４６１と同様の構成を有する。
【００７９】
第１化合物半導体４７０は、第１シード結晶４６０と格子整合または擬格子整合する。第１化合物半導体４７０と第１化合物半導体１６０とは同様の構成を有する。第１化合物半導体４７０は、第１シード結晶４６０に接する。第１化合物半導体４７０は、ＧａＡｓ等の３−５族化合物半導体である。第１化合物半導体４７０は、例えばＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚを含む。第１化合物半導体４７０は、複数の層を含んでもよい。第１化合物半導体４７０と第１シード結晶４６０との界面は、素子形成開口４４２の内部にある。第１化合物半導体４７０は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成される。
【００８０】
ここで、本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの積層状態は、擬格子整合と呼ばれる。
【００８１】
第１化合物半導体４７１は、第１化合物半導体４７０と同一の工程で形成される。第１化合物半導体４７１は、第１化合物半導体４７０と同様の構成を有する。第２化合物半導体４７２は、第１化合物半導体４７０と同一の工程で形成される。第２化合物半導体４７２は、シード結晶４６２と格子整合または擬格子整合する以外は、第１化合物半導体４７０および第１化合物半導体４７１と同様の構成を有する。
【００８２】
絶縁体４８２は、第２化合物半導体４７２と配線４９８とを絶縁する。絶縁体４８２は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、その他の絶縁性酸化物または絶縁性窒化物である。また絶縁体４８２は、これら絶縁性酸化物または絶縁性窒化物の混合物または積層膜であってもよい。絶縁体４８２の他の例は、ガラス等のアモルファス物質、耐熱性有機物、耐熱性ポリマーである。絶縁体４８２は、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、または塗布法により薄膜を形成した後、当該薄膜をパターニングして形成される。
【００８３】
絶縁体４８４は、ベース基板４２０と配線４９８とを絶縁する。絶縁体４８４は、例えば、絶縁体４８２と同様の材料を含む。絶縁体４８４は、絶縁体４８２と同一の工程で形成されてもよい。絶縁体４８４は、例えば、第１化合物半導体と同一の工程においてダミー開口４４４に形成された化合物半導体の少なくとも一部が除去された後、ダミー開口４４４の内部に形成される。
【００８４】
電子素子４９１は、第１化合物半導体４７０に形成される。電子素子４９１は、第１化合物半導体４７０をチャネル層に用いる。電子素子４９１は、例えばＨＢＴである。電子素子４９１は、一対の入出力電極４９４と制御電極４９５とを有する。制御電極４９５は、電圧が印加され、一対の入出力電極４９４の間の電流を制御する。
【００８５】
電子素子４９１は、ＨＢＴに限定されない。電子素子４９１は、増幅素子、スイッチング素子、集積回路を構成する集積回路素子、電気を光に変換する発光素子、および、受光する光に応じた電圧または電流を出力する受光素子のいずれかの電子素子であってもよい。増幅素子またはスイッチング素子として、ＦＥＴあるいはＨＢＴを例示できる。集積回路としてデジタルＩＣを例示できる。発光素子としてｐｎ接合を有する発光デバイス、受光素子としてｐｎ接合またはショットキー接合を含む受光デバイスを例示できる。
【００８６】
電子素子４９１の他の例は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の半導体デバイス、半導体レーザー、発光ダイオード、発光サイリスタ等の発光デバイス、光センサ、受光ダイオード等の受光デバイス、太陽電池のような能動素子である。電子素子４９１の他の例は、抵抗、キャパシタ、インダクタ等の受動素子である。
【００８７】
電子素子４９２は、第１化合物半導体４７１上に形成される。電子素子４９２は、例えば第１化合物半導体４７１をチャネル層に用いるＨＢＴである。電子素子４９２は、一対の入出力電極４９６と制御電極４９７とを有する。制御電極４９７は、電圧が印加され、一対の入出力電極４９６の間の電流を制御する。電子素子４９２は、電子素子４９１と同様に、ＨＢＴ以外の素子であってもよい。電子素子４９２は、例えば、電子素子４９１と電気的に結合される。電子素子４９１の一方の入出力電極４９４は、電子素子４９２の一方の入出力電極４９６と配線４９８により接続される。
【００８８】
図５から図１０を用いて、電子デバイス４００の製造方法について説明する。また、半導体基板４１０の製造方法について説明する。
【００８９】
図５は、電子デバイス４００の製造過程の一例を概略的に示す。図５に示すとおり、まず、ベース基板４２０を準備する。ベース基板４２０は、Ｓｉ結晶層を有するＳｉ基板またはＳＯＩ基板である。続いて、ベース基板４２０の主面４２６に阻害層４３０を形成する。阻害層４３０を形成する段階において、例えば、ＣＶＤ法により酸化シリコンが形成される。
【００９０】
図６は、電子デバイス４００の製造過程の一例を概略的に示す。図６に示すとおり、阻害層４３０に、ベース基板４２０の主面４２６に略垂直な方向に阻害層４３０を貫通する開口４４６を形成する。開口４４６は、例えば、エッチング等のフォトリソグラフィ法により形成される。阻害層４３０には、ベース基板４２０の主面４２６を露出させる複数の開口４４６が形成される。複数の開口４４６を形成する段階において、複数の開口４４６の一部の開口４４６を規則的に配置して形成してもよい。本実施形態においては、素子形成開口４４２−１、素子形成開口４４２−２、ダミー開口４４４−１、およびダミー開口４４４−２を等間隔に形成する。
【００９１】
図７は、電子デバイス４００の製造過程の一例を概略的に示す。図７に示すとおり、素子形成開口４４２−１および素子形成開口４４２−２の内部に、それぞれ第１シード結晶４６０および第１シード結晶４６１が設けられる。第１シード結晶４６０および第１シード結晶４６１は、Ｓｉ基板またはＳＯＩ基板に含まれるＳｉ結晶層に接してもよい。第１シード結晶４６０および第１シード結晶４６１は、例えば、ＣＶＤ法によりＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚを結晶成長させることで素子形成開口４４２−２の内部に設けられる。
【００９２】
第１シード結晶４６０および第１シード結晶４６１を設ける段階において、ダミー開口４４４−２およびダミー開口４４４−１の内部に、それぞれシード結晶４６２およびシード結晶４６４が設けられる。シード結晶４６２およびシード結晶４６４は、第１シード結晶４６０および第１シード結晶４６１と同じ材料からなる。
【００９３】
第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４が設けられた後、第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４をアニールしてもよい。なお、当該結晶の成長中にアニールを実施してもよい。なお、第１シード結晶４６０、第１シード結晶４６１、シード結晶４６２、およびシード結晶４６４は、複数の素子形成開口４４２および複数のダミー開口４４４のうちの一部の開口のみに設けてもよい。
【００９４】
図８は、電子デバイス４００の製造過程の一例を概略的に示す。図８に示すとおり、素子形成開口４４２−１および素子形成開口４４２−２の内部に、それぞれ第１化合物半導体４７０および第１化合物半導体４７１を結晶成長させる。第１化合物半導体４７０および第１化合物半導体４７１は、例えば、ＭＯＣＶＤ法によりＧａＡｓを結晶成長させる。第１化合物半導体４７０および第１化合物半導体４７１は、阻害層４３０の表面よりも凸に結晶成長してもよい。
【００９５】
第１化合物半導体４７０および第１化合物半導体４７１を結晶成長する段階において、ダミー開口４４４−２およびダミー開口４４４−１の内部で、それぞれ第２化合物半導体４７２および第３化合物半導体４７４が結晶成長する。第２化合物半導体４７２および第３化合物半導体４７４は、第１化合物半導体４７０と同様の材料を含んでよく、第１化合物半導体４７０と同様の方法で結晶成長する。なお、第１化合物半導体４７０、第１化合物半導体４７１、第２化合物半導体４７２、および第３化合物半導体４７４は、複数の素子形成開口４４２および複数のダミー開口４４４のうちの一部の開口のみに設けてもよい。
【００９６】
図９は、電子デバイス４００の製造過程の一例を概略的に示す。図９に示すとおり、ダミー開口４４４−２の内部にある第２化合物半導体４７２の少なくとも一部が除去される。例えば、第２化合物半導体４７２は、阻害層４３０の表面より凹になるように、少なくとも一部が除去される。また、ダミー開口４４４−１の内部にある第３化合物半導体４７４およびシード結晶４６４が除去される。このとき、第１化合物半導体４７０および第１化合物半導体４７１は、除去されない。
【００９７】
第２化合物半導体４７２、第３化合物半導体４７４、およびシード結晶４６４は、例えば、エッチングにより除去される。このとき、第１化合物半導体４７０および第１化合物半導体４７１は、例えば、レジストにより保護される。また、第２化合物半導体４７２、第３化合物半導体４７４、およびシード結晶４６４は、阻害層４３０の一部と一緒に除去される。なお、シード結晶４６２の少なくとも一部を除去してもよい。
【００９８】
電子デバイス４００の製造において、第２化合物半導体４７２を除去することは、必須ではない。例えば、第２化合物半導体４７２が阻害層４３０の表面よりも凸に形成されていない場合には、第２化合物半導体４７２を除去しなくてよい。
【００９９】
図１０は、電子デバイス４００の製造過程の一例を概略的に示す。図１０に示すとおり、ダミー開口４４４−２に、絶縁体４８２が形成される。絶縁体４８２は、第２化合物半導体４７２またはシード結晶４６２を覆うように形成される。絶縁体４８４は、第３化合物半導体４７４が除去されたダミー開口４４４−１の内部に形成される。絶縁体４８４を、第１化合物半導体４７０よりも厚みが小さくなるまで除去された第３化合物半導体４７４上に設けてもよい。絶縁体４８２および絶縁体４８４は、例えば、ＣＶＤ法により形成された酸化シリコンである。
【０１００】
続いて、第１化合物半導体４７０に、一対の入出力電極４９４および制御電極４９５を形成することで、電子素子４９１が形成される。入出力電極４９４および制御電極４９５は、例えば、真空蒸着法により、チタン（Ｔｉ）、金（Ａｕ）等の導電性材料の薄膜を形成し、当該薄膜をフォトリソグラフィ法などによりパターニングすることで得られる。
【０１０１】
同様にして、第１化合物半導体４７０に、一対の入出力電極４９６および制御電極４９７を形成して、電子素子４９２が形成される。さらに一方の入出力電極４９４と一方の入出力電極４９６とを接続する配線４９８を形成して、電子デバイス４００が得られる。配線４９８は、例えば、真空蒸着法により、Ｔｉ、Ａｕ等の導電性材料の薄膜が形成され、当該薄膜をフォトリソグラフィ法などによりパターニングすることで得られる。
【０１０２】
図１１Ａは、電子デバイス５００の断面の一例を示した断面図である。電子デバイス５００は、ベース基板５０２、阻害層５０４、シード結晶５０６、化合物半導体５０８、絶縁体５１０、および電子素子５１２を有する。阻害層５０４は、ベース基板５０２の上に形成される。シード結晶５０６は、阻害層５０４で覆われないベース基板５０２上に形成されている。化合物半導体５０８は、シード結晶５０６に接してシード結晶５０６上に形成されている。
【０１０３】
図１１Ｂは、電子デバイス５００における阻害層５０４の平面パターンを示した平面図である。阻害層５０４は、ベース基板５０２の上に孤立して形成されており、各阻害層５０４には開口Ａが形成されている。ここでは阻害層５０４ごとに一つの開口Ａを備える場合を例示するが、各阻害層５０４に複数の開口Ａが形成されてもよい。各阻害層５０４は孤立しているので、隣接する阻害層５０４の間には溝Ｂが形成される。シード結晶５０６は、開口Ａの底部および溝Ｂの底部に形成される。開口Ａのシード結晶５０６上に形成された化合物半導体５０８には電子素子５１２が形成され、溝Ｂのシード結晶５０６上に形成された化合物半導体５０８は絶縁体５１０で覆われている。
【０１０４】
図１２Ａから図１２Ｄは、電子デバイス５００の製造方法の一例を工程順に示した断面図である。図１２Ａに示すとおり、阻害層５０４を有するベース基板５０２が準備される。ベース基板５０２として、表面がシリコン結晶であるＳｉ基板またはＳＯＩ基板が挙げられる。ベース基板５０２の上に阻害層５０４が形成される。阻害層５０４として、例えば、ＣＶＤ法により酸化シリコンが形成される。
【０１０５】
図１２Ｂに示すとおり、阻害層５０４を加工する。阻害層５０４は、ベース基板５０２の上面に沿って、互いに離して複数形成する。そして、離して形成した各阻害層５０４の間には溝Ｂが形成される。また離して形成した各阻害層５０４にはベース基板５０２まで貫通する開口Ａが形成される。阻害層５０４の加工には、例えば、エッチング等のフォトリソグラフィ法を用いることができる。互いに離れて形成された阻害層５０４は規則的に形成されることが好ましい。互いに離れて形成された阻害層５０４には一個もしくは複数の開口が形成されてよい。
【０１０６】
本実施形態では、３つの孤立した阻害層５０４が等間隔に形成され、それぞれの阻害層５０４に１つずつ形成された３つの開口Ａが等間隔に形成されている。開口Ａ、及び阻害層５０４と隣接する阻害層５０４との間の溝Ｂは、ベース基板５０２の上面を露出させる。
【０１０７】
図１２Ｃに示すとおり、開口Ａの内部、及び溝Ｂの内部にはシード結晶５０６が形成される。シード結晶５０６は、表面がシリコンである基板またはＳＯＩ基板に含まれるシリコン結晶層に接することが好ましい。シード結晶５０６として、例えば、ＣＶＤ法により形成されるＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ結晶が挙げられる。シード結晶５０６が形成された後、シード結晶５０６は、アニールされることが好ましい。アニールは、シード結晶５０６の成長中に実施されてもよい。本実施形態において、全ての開口Ａ、及び全ての溝Ｂにシード結晶５０６が形成される場合について説明したが、これに限定されない。例えば、複数の開口Ａのうち一部の開口Ａの内部にシード結晶５０６が形成されてもよい。
【０１０８】
図１２Ｄに示すとおり、開口Ａの内部、及び溝Ｂの内部に、化合物半導体５０８が形成される。化合物半導体５０８として、例えば、ＭＯＣＶＤ法により形成されたＧａＡｓが挙げられる。化合物半導体５０８は、阻害層５０４の表面よりも凸に形成されることが好ましい。本実施形態において、全ての開口Ａの内部、及び全ての溝Ｂの内部に、化合物半導体５０８が形成される場合について説明したが、これに限定されない。例えば、複数の開口Ａのうち一部の開口Ａの内部あるいは溝Ｂの一部に化合物半導体５０８が形成されてもよい。
【０１０９】
溝Ｂに形成された化合物半導体５０８を覆うように絶縁体５１０を形成し、開口Ａに形成された化合物半導体５０８に電子素子５１２を形成することで、図１１Ａおよび図１１Ｂに示す電子デバイス５００を製造できる。絶縁体５１０として、ＣＶＤ法またはスパッタ法により形成される酸化シリコン、窒化シリコンなどを用いることができる。電子素子５１２としてヘテロバイポーラトランジスタが挙げられる。電子素子５１２は周知の製造方法で製造できる。なお、開口Ａに形成された化合物半導体５０８のうち、後の工程でデバイス加工を行わない化合物半導体５０８については、これを覆うように絶縁体５１０が形成されてもよい。
【０１１０】
図１３は、半導体基板１１１０の他の実施形態の平面図を示す。図１１Ａおよび図１１Ｂを用いて、開口の別の配置例について説明する。図１１Ａおよび図１１Ｂに示すとおり、半導体基板１１１０は、阻害層１１３０、開口領域１１４０、および開口領域１１５０を備える。
【０１１１】
複数の開口領域１１４０のそれぞれは、複数の開口１１４６を同一の配置で有する。複数の開口１１４６の一部は、電子素子が形成されるべき素子形成開口１１４２である。複数の開口１１４６の他の一部は、電子素子が形成されないダミー開口１１４４である。
【０１１２】
開口領域１１５０においては、開口領域１１４０内の開口と異なる配置で複数の開口が設けられている。例えば、開口領域１１５０には、素子形成開口１１５２およびダミー開口１１５４が設けられている。素子形成開口１１５２には、電子素子を形成することができる。ダミー開口１１５４には、例えば、ダミー開口１１５４内に形成された化合物半導体上に絶縁体が設けられていることにより、電子素子を形成することができない。なお、開口領域１１５０が有する開口の一部は、開口領域１１４０の対応する位置に配置されていてもよい。
【０１１３】
半導体基板１１１０は、ベース基板１２０またはベース基板４２０と同様のベース基板１１２０を有する。そこで、半導体基板１１０または半導体基板４１０と同様の構成については、説明を省略する。また、開口領域１１４０は、開口領域１４０に対応して、同一の構成を有する。そこで、開口領域１１４０については、説明を省略する。
【０１１４】
素子形成開口１１４２は、素子形成開口１４２または素子形成開口４４２に対応して、同様の構成を有する。そこで、素子形成開口１１４２については、説明を省略する。素子形成開口１１４２の内部には、第１化合物半導体１６０または第１化合物半導体４７０と同様の構成を有する第１化合物半導体が形成される。なお、図１１Ａおよび図１１Ｂにおいて、第１化合物半導体は図示されていない。
【０１１５】
ダミー開口１１４４はダミー開口４４４に対応する。ダミー開口１１４４の内部には、第２化合物半導体４７２と同様の構成を有する第２化合物半導体４７２、および、絶縁体４８２と同様の構成を有する絶縁体が形成される。ダミー開口１１４４の内部には、絶縁体４８４と同様の構成を有する絶縁体が形成されてもよい。
【０１１６】
素子形成開口１１５２は、第１化合物半導体が素子形成開口１１４２の内部で結晶成長する工程と同一の工程で結晶成長する第４化合物半導体を有する。第４化合物半導体は、第１化合物半導体１６０または第１化合物半導体４７０と同様の構成を有する。
【０１１７】
素子形成開口１１５２の内部には、第１シード結晶層と同様の構成を有する第２シード結晶が設けられてもよい。素子形成開口１１５２の内部において、ベース基板１１２０、第２シード結晶、および第４化合物半導体が、ベース基板１１２０の主面に略垂直な方向に、この順に配置される。なお、図１１Ａおよび図１１Ｂにおいて、第４化合物半導体および第２シード結晶は図示されていない。
【０１１８】
ダミー開口１１５４の内部には、第１化合物半導体が素子形成開口１１４２の内部で結晶成長した工程と同一の工程で形成される第５化合物半導体と、第２絶縁体が設けられる。ダミー開口１１５４の内部において、ベース基板、第５化合物半導体、および第２絶縁体が、ベース基板１１２０の主面に略垂直な方向に、この順に配置される。
【０１１９】
当該第２絶縁体は、絶縁体４８４と同様の構成を有する。第２絶縁体は、ダミー開口１１５４の内部に、第１化合物半導体が素子形成開口１１４２の内部で結晶成長する工程と同一の工程で結晶成長した化合物半導体が除去された後に、ダミー開口１１５４の内部に形成される。
【０１２０】
ベース基板の一部に半導体を選択的に結晶成長させる選択成長技術は、電子デバイスの性能を向上する上で有用な技術である。しかし、電子デバイスの形成に必要な結晶薄膜の成長速度、結晶組成、ドーピング濃度、および結晶の３次元的形状等の重要パラメータは、選択成長部および阻害層のサイズ、形状等に依存する。この結果、電子デバイスの設計においては、これらの結晶成長条件を考慮する必要があり、電子デバイスごとに異なる位置で均一な膜質および膜厚を有する結晶薄膜を成長させるには、高度な技術と経験を要していた。
【０１２１】
以上に記載した実施形態によれば、同一の位置に複数の開口を有する複数の開口領域を有する半導体基板４１０を用いることで、電子デバイス４００の設計と開発に際して、電子デバイス４００ごとに異なる位置での結晶薄膜の成長に関わる設計部分の負担が大幅に削減される。この結果、電子デバイス４００の設計および試作から最終製品に至る設計負荷並びに設計着手から製造着手までの時間の大幅な低減が可能になる。
【０１２２】
また、選択成長した結晶薄膜を有する半導体基板１１０の製造において、個々の電子デバイス設計に応じてカスタムメイドで半導体基板を設計および製作する場合に比べて、同一の位置に複数の開口を有する複数の開口領域を有する半導体基板１１０を準備することで製品の標準化が可能となる。この結果、高性能な半導体基板１１０のコストが低減するという工業的な意義が生じる。
【実施例】
【０１２３】
（実施例１）
図５から図１０の手順に従って、電子デバイス４００を作製した。ベース基板４２０として、市販のＳＯＩ基板を準備した。阻害層４３０として、酸化シリコン層をＣＶＤ法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、複数の開口を形成した。複数の開口は、直交する２つの方向のそれぞれにおいて等間隔に形成されており、同一の平面形状を有する。開口の平面形状を一辺が１０μｍの正方形として、３０μｍピッチで等間隔に配置した。開口の一辺が１０μｍであるので、開口の間隔は２０μｍであった。開口は、シード結晶の膜厚が０．５μｍ、ＧａＡｓの膜厚が３μｍになるように設計した。
【０１２４】
開口の内部に、Ｇｅのシード結晶を形成した。Ｇｅのシード結晶は、ハロゲンを含むＣＶＤ法により形成した。シード結晶は、成長温度が６００℃、反応容器内の圧力が２．６ｋＰａの条件で成膜した。シード結晶は、成膜後、８５０℃で１０分間アニールした後、７８０℃で１０分間アニールした。シード結晶の膜厚は０．５μｍであり、設計どおりに形成できた。
【０１２５】
開口の内部に、シード結晶に接するＧａＡｓを形成した。ＧａＡｓは、原料ガスとしてトリメチルガリウムとアルシンとを用いたＭＯＣＶＤ法により形成した。ＧａＡｓは、成長温度が６５０℃、反応容器内の圧力が９．９ｋＰａの条件で成膜した。ＧａＡｓの膜厚は２．５μｍであり、誤差は設計誤差の範囲であった。
【０１２６】
その後、一部の開口の内部のＧａＡｓの一部をエッチングにより除去した。また、別の一部の開口の内部のＧａＡｓおよびシード結晶を、酸化シリコン層と一緒に除去した。その後、ＧａＡｓの一部が除去された開口、およびＧａＡｓおよびシード結晶と一緒に酸化シリコン層が除去された領域に、新たに酸化シリコン層を形成した。これにより、半導体基板４１０を作製した。また、半導体基板４１０の複数のＧａＡｓのそれぞれにＨＢＴを形成した。ＨＢＴ同士を電気的に結合して、電子デバイス４００を作製した。
【０１２７】
エッチピット法により活性層の表面を検査したところ、活性層の表面に欠陥は発見されなかった。第１シード結晶４６０の断面内部をＴＥＭにより観察をしたところ、欠陥は発見されなかった。また、電子デバイス４００は設計通りに動作した。
【０１２８】
（実施例２）
図５から図８の手順に従って、結晶成長を行った。ベース基板４２０として市販のＳｉ基板を準備した。阻害層４３０として、酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、酸化シリコン層に複数の開口を形成した。開口は、同一の平面形状を有する開口を等間隔に形成した。開口の平面形状は、一辺が１０μｍの正方形として、３０μｍピッチで等間隔に配置した。つまり、開口は、３０μｍごとに形成されている。開口内に膜厚が１μｍとなるようシード結晶としてＧｅ結晶を成長し、アニールを行った。その後、ＧａＡｓ結晶を成長した。
【０１２９】
規則配列開口群内の各開口の中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図１４Ａおよび図１４Ｂに示す。図１４Ａは、３０μｍ□の開口が５０μｍピッチで形成された場合の結果である。横軸は、開口領域の端部からの距離である。端部近傍で膜厚の低下が見られるが、端部から遠ざかることで一定の膜厚に落ち着いていくことが見て取れる。図１４Ｂは、４０μｍ□の開口が５０μｍピッチで形成された場合の結果である。開口領域端部からの距離に対する膜厚の変化は、図１４Ａと同様であるが、その変化量及び膜厚の絶対値には違いがあることがわかる。これより、端部を除いて開口領域内では各開口に成長される結晶の膜厚は均一であることが確認できた。また、阻害層の大きさ、開口の大きさを調整することで、膜厚を調整できることがわかった。
【０１３０】
上記のように作成したＧａＡｓ結晶に電子デバイス４００としてＨＢＴを形成した。図１５Ａおよび図１５Ｂは、作成したＨＢＴのレーザ顕微鏡による写真である。
【０１３１】
（実施例３）
図１２Ａから図１２Ｄの手順に従って、電子デバイス５００としてＨＢＴを作製した。ベース基板５０２として、市販のＳｉ基板を準備した。阻害層５０４として、酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは、１μｍであった。フォトリソグラフィ法により、複数の孤立した阻害層５０４を形成した。また、同時に阻害層５０４には開口Ａを形成した。阻害層５０４の平面形状は一辺が４０μｍの正方形とし、その中央部に開口Ａを形成した。開口Ａの平面形状は一辺が２０μｍの正方形とした。阻害層５０４は５０μｍピッチで等間隔に形成した。阻害層５０４の一辺が４０μｍであるので、隣接する阻害層５０４間には溝Ｂが形成された。溝Ｂの間隔は１０μｍであった。開口Ａは、シード結晶５０６の膜厚が１．０μｍ、ＧａＡｓの膜厚が１．０μｍになるよう設計した。
【０１３２】
開口Ａの内部に、ＣＶＤ法によりＧｅのシード結晶５０６を形成した。シード結晶５０６は、成長温度が、６００℃、反応容器内の圧力が０．５ｋＰａの条件で成膜した。シード結晶５０６は、成膜後、８００℃で１０分間のアニールを実行した後６８０℃で１０分間のアニールを実行するという２段階のアニールを１０回繰り返した。阻害層５０４と隣接する阻害層５０４の間の阻害層５０４が存在しない溝Ｂにも同様にシード結晶５０６が形成された。
【０１３３】
開口Ａの内部、溝Ｂの内部に、シード結晶５０６に接するＧａＡｓを、化合物半導体５０８として形成した。ＧａＡｓは、原料ガスとしてトリメチルガリウムとアルシンとを用いたＭＯＣＶＤ法により形成した。ＧａＡｓは、成長温度が、６５０℃、反応容器内の圧力が８．０ｋＰａの条件で成膜した。その上にＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓからなるヘテロバイポーラトランジスタ（ＨＢＴ）構造を同じくＭＯＣＶＤ法により形成した。予め設定した特定の開口Ａの結晶について、フォトリソグラフィによる加工を行い、ＨＢＴデバイス構造を作製し、電子デバイス５００を作製した。
【０１３４】
作製した電子デバイス５００のレーザ顕微鏡による写真を図１６Ａおよび図１６Ｂに示す。図１６Ａは、複数個の開口にＨＢＴ素子を作製し、それを並列接続した電子デバイス５００を示す。図１６Ｂは、単一の開口にＨＢＴ素子を作製した電子デバイス５００を示す。作製した電子デバイス５００に電流を注入したところ、図１７に示すようなトランジスタ動作を確認できた。図１７は、電子デバイス５００のベース電流を３７．５μＡから１５０μＡの範囲で変化させた場合のコレクタ電圧に対するコレクタ電流を示すグラフである。また電子デバイス５００の一つを断面ＴＥＭにより観察を行ったところ、図１８に示すように無転位であることが確認できた。
【０１３５】
（実施例４）
図１２Ａの手順に従って、結晶成長を行った。ベース基板５０２として市販のＳｉ基板を準備した。Ｓｉ基板上に酸化シリコン層を熱酸化法により形成した。酸化シリコン層の厚さは１μｍであった。フォトリソグラフィ法により、酸化シリコン層に複数の阻害層５０４を形成した。基板成長面を上方から見て正方形に形成された阻害層５０４の中央に正方形の開口Ａを形成した。阻害層５０４が５０μｍピッチで等間隔に配置されるよう加工を行った。開口Ａ内に膜厚が１μｍとなるようＧｅからなるシード結晶５０６を成長し、実施例３と同じ条件でアニールを行った後、ＧａＡｓを成長した。
【０１３６】
開口領域内の各開口の中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図１９Ａから図１９Ｃに示す。図１９Ａは、開口Ａの一辺の長さを２０μｍとし、阻害層５０４の一辺の長さを４０μｍとした場合の結果である。横軸は、開口領域の端部からの距離である。端部近傍で膜厚の低下が見られるが、端部から遠ざかることで一定の膜厚に落ち着いていくことが見て取れる。
【０１３７】
図１９Ｂは、開口Ａの一辺の長さを２０μｍとし、阻害層５０４の一辺の長さを３５μｍとした場合の結果である。図１９Ｃは、開口Ａの一辺の長さを３０μｍとし、阻害層の一辺の長さを４０μｍとした場合の結果である。図１９Ｂおよび図１９Ｃの結果は、開口領域端部からの距離に対する膜厚の変化は図１９Ａと同様であるが、その変化量及び膜厚の絶対値には違いがあることがわかる。これより、端部を除いて開口領域内では各開口Ａに成長される結晶の膜厚は均一であることが確認できた。また、阻害層５０４の大きさ、開口Ａの大きさを調整することで、膜厚を調整できることがわかった。
【０１３８】
（比較例１）
阻害層の大きさ、開口の大きさ、及び並び方が不規則であること以外は実施例４と同様に基板の加工を行い、シード結晶及びＧａＡｓの成長を行った。各開口中央での結晶成長膜厚をレーザ顕微鏡にて測定した。測定結果を図２０に示す。これより、阻害層及び開口の並び方が不規則であると各開口における膜厚にばらつきが生じることがわかる。
【０１３９】
請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１４０】
１１０ 半導体基板、１２０ ベース基板、１２６ 主面、１３０ 阻害層、１４０ 開口領域、１４２ 素子形成開口、１４４ ダミー開口、１４６ 開口、１５０ 開口領域、１５２ 素子形成開口、１５４ ダミー開口、１５６ 開口、１６０ 第１化合物半導体、１７０ 開口領域、１７２ 素子形成開口、１７４ ダミー開口、１７６ 開口、１８０ 開口領域、１８２ 素子形成開口、１８４ ダミー開口、１８６ 開口、１９０ 絶縁体、３５２ 開口、３５４ 開口、４００ 電子デバイス、４１０ 半導体基板、４２０ ベース基板、４２６ 主面、４３０ 阻害層、４４２ 素子形成開口、４４４ ダミー開口、４４６ 開口、４６０ 第１シード結晶、４６１ 第１シード結晶、４６２ シード結晶、４６４ シード結晶、４７０ 第１化合物半導体、４７１ 第１化合物半導体、４７２ 第２化合物半導体、４７４ 第３化合物半導体、４８２ 絶縁体、４８４ 絶縁体、４９１ 電子素子、４９２ 電子素子、４９４ 入出力電極、４９５ 制御電極、４９６ 入出力電極、４９７ 制御電極、４９８ 配線、５００ 電子デバイス、５０２ ベース基板、５０４ 阻害層、５０６ シード結晶、５０８ 化合物半導体、５１０ 絶縁体、５１２ 電子素子、１１１０ 半導体基板、１１２０ ベース基板、１１３０ 阻害層、１１４０ 開口領域、１１４２ 素子形成開口、１１４４ ダミー開口、１１４６ 開口、１１５０ 開口領域、１１５２ 素子形成開口、１１５４ ダミー開口
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層と
を備え、
前記阻害層は、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、
前記複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、
前記複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、
前記複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板。
【請求項２】
少なくとも一部の前記第１ダミー開口に、
前記第１化合物半導体と同一の組成の第２化合物半導体と、
前記第２化合物半導体上に設けられた第１絶縁体と
が設けられている請求項１に記載の半導体基板。
【請求項３】
少なくとも一部の前記第１ダミー開口に、前記第１化合物半導体と同一の組成であり、かつ、前記第１化合物半導体よりも厚みが小さい第３化合物半導体が設けられている請求項１に記載の半導体基板。
【請求項４】
少なくとも一部の前記第１ダミー開口に、前記第１化合物半導体と同一の組成の化合物半導体が設けられていない請求項１に記載の半導体基板。
【請求項５】
前記複数の第１開口領域において、前記複数の第１開口が格子状に配置されている請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項６】
前記複数の第１開口領域が、等間隔に配置されている請求項１から請求項５の何れか一項に記載の半導体基板。
【請求項７】
前記ベース基板はＳｉ基板またはＳＯＩ基板であり、
前記第１素子形成開口の内部には、前記ベース基板上に、前記第１化合物半導体に格子整合または擬格子整合する第１シード結晶がさらに設けられており、
前記第１化合物半導体が前記第１シード結晶上で結晶成長した請求項１から請求項６の何れか一項に記載の半導体基板。
【請求項８】
前記阻害層は、前記複数の第１開口領域内に設けられた前記複数の第１開口と異なる配置で設けられ、前記ベース基板まで前記阻害層を貫通する複数の第２開口を含む第２開口領域をさらに有する請求項１から請求項７の何れか一項に記載の半導体基板。
【請求項９】
前記複数の第２開口の一部は、前記第１化合物半導体と同一の工程で形成される、電子素子を形成できる第４化合物半導体が設けられている第２素子形成開口であり、
前記複数の第２開口の他の一部は、電子素子が形成されない第２ダミー開口である請求項８に記載の半導体基板。
【請求項１０】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記第２素子形成開口の内部には、前記ベース基板上に、前記第４化合物半導体に格子整合または擬格子整合する第２シード結晶が設けられており、
前記第４化合物半導体が、前記第２シード結晶上で結晶成長した請求項９に記載の半導体基板。
【請求項１１】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した前記化合物半導体の少なくとも一部を除去する段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法。
【請求項１２】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法。
【請求項１３】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記化合物半導体を結晶成長させる段階の前に、前記ベース基板上に、前記化合物半導体に格子整合または擬格子整合するシード結晶を設ける段階をさらに備える請求項１１または請求項１２に記載の半導体基板の製造方法。
【請求項１４】
前記シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶を含む請求項１３に記載の半導体基板の製造方法。
【請求項１５】
前記シード結晶を設ける段階において、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶の成長後または成長中に、前記ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶をアニールする請求項１４に記載の半導体基板の製造方法。
【請求項１６】
請求項１から請求項１０の何れか一項に記載の半導体基板の前記第１化合物半導体上に電子素子が形成された電子デバイス。
【請求項１７】
複数の前記第１化合物半導体を有し、前記複数の第１化合物半導体のそれぞれに電子素子が形成され、
それぞれの前記電子素子を互いに電気的に結合する配線と、
少なくとも一部の前記第１ダミー開口に設けられた、前記第１化合物半導体と同一の組成の第２化合物半導体と、
前記第２化合物半導体上に設けられ、前記第２化合物半導体と前記配線とを絶縁する絶縁体と
をさらに備える請求項１６に記載の電子デバイス。
【請求項１８】
前記電子素子を試験する試験素子が、前記ベース基板上の、前記複数の第１開口領域と異なる領域に形成されている請求項１６または請求項１７に記載の電子デバイス。
【請求項１９】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記Ｓｉ基板または前記ＳＯＩ基板のシリコン結晶に形成されたシリコン素子をさらに備え、
前記シリコン素子の少なくとも１つと、前記電子素子の少なくとも１つとが、電気的に結合されている請求項１６から請求項１８の何れか一項に記載の電子デバイス。
【請求項２０】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した前記化合物半導体の少なくとも一部を除去する段階と、
前記複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した前記化合物半導体上に電子素子を形成する段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法。
【請求項２１】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と
前記複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した前記化合物半導体上に電子素子を形成する段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法。
【請求項２２】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記阻害層を設ける段階の前に、活性領域がシリコン材料であるシリコン素子を前記ベース基板に形成する段階と、
前記シリコン素子と前記電子素子とを電気的に結合する配線を形成する段階と
をさらに備える請求項２０または請求項２１に記載の電子デバイスの製造方法。
【請求項１】
ベース基板と、
前記ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層と
を備え、
前記阻害層は、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の第１開口領域を有し、
前記複数の第１開口領域のそれぞれは、内部に同一の配置で設けられた複数の第１開口を含み、
前記複数の第１開口の一部は、電子素子が形成されるべき第１化合物半導体が設けられている第１素子形成開口であり、
前記複数の第１開口の他の一部は、電子素子が形成されない第１ダミー開口である半導体基板。
【請求項２】
少なくとも一部の前記第１ダミー開口に、
前記第１化合物半導体と同一の組成の第２化合物半導体と、
前記第２化合物半導体上に設けられた第１絶縁体と
が設けられている請求項１に記載の半導体基板。
【請求項３】
少なくとも一部の前記第１ダミー開口に、前記第１化合物半導体と同一の組成であり、かつ、前記第１化合物半導体よりも厚みが小さい第３化合物半導体が設けられている請求項１に記載の半導体基板。
【請求項４】
少なくとも一部の前記第１ダミー開口に、前記第１化合物半導体と同一の組成の化合物半導体が設けられていない請求項１に記載の半導体基板。
【請求項５】
前記複数の第１開口領域において、前記複数の第１開口が格子状に配置されている請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項６】
前記複数の第１開口領域が、等間隔に配置されている請求項１から請求項５の何れか一項に記載の半導体基板。
【請求項７】
前記ベース基板はＳｉ基板またはＳＯＩ基板であり、
前記第１素子形成開口の内部には、前記ベース基板上に、前記第１化合物半導体に格子整合または擬格子整合する第１シード結晶がさらに設けられており、
前記第１化合物半導体が前記第１シード結晶上で結晶成長した請求項１から請求項６の何れか一項に記載の半導体基板。
【請求項８】
前記阻害層は、前記複数の第１開口領域内に設けられた前記複数の第１開口と異なる配置で設けられ、前記ベース基板まで前記阻害層を貫通する複数の第２開口を含む第２開口領域をさらに有する請求項１から請求項７の何れか一項に記載の半導体基板。
【請求項９】
前記複数の第２開口の一部は、前記第１化合物半導体と同一の工程で形成される、電子素子を形成できる第４化合物半導体が設けられている第２素子形成開口であり、
前記複数の第２開口の他の一部は、電子素子が形成されない第２ダミー開口である請求項８に記載の半導体基板。
【請求項１０】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記第２素子形成開口の内部には、前記ベース基板上に、前記第４化合物半導体に格子整合または擬格子整合する第２シード結晶が設けられており、
前記第４化合物半導体が、前記第２シード結晶上で結晶成長した請求項９に記載の半導体基板。
【請求項１１】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した前記化合物半導体の少なくとも一部を除去する段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法。
【請求項１２】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む半導体基板の製造方法。
【請求項１３】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記化合物半導体を結晶成長させる段階の前に、前記ベース基板上に、前記化合物半導体に格子整合または擬格子整合するシード結晶を設ける段階をさらに備える請求項１１または請求項１２に記載の半導体基板の製造方法。
【請求項１４】
前記シード結晶は、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶を含む請求項１３に記載の半導体基板の製造方法。
【請求項１５】
前記シード結晶を設ける段階において、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶の成長後または成長中に、前記ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ０≦ｘ＋ｙ＋ｚ≦１）結晶をアニールする請求項１４に記載の半導体基板の製造方法。
【請求項１６】
請求項１から請求項１０の何れか一項に記載の半導体基板の前記第１化合物半導体上に電子素子が形成された電子デバイス。
【請求項１７】
複数の前記第１化合物半導体を有し、前記複数の第１化合物半導体のそれぞれに電子素子が形成され、
それぞれの前記電子素子を互いに電気的に結合する配線と、
少なくとも一部の前記第１ダミー開口に設けられた、前記第１化合物半導体と同一の組成の第２化合物半導体と、
前記第２化合物半導体上に設けられ、前記第２化合物半導体と前記配線とを絶縁する絶縁体と
をさらに備える請求項１６に記載の電子デバイス。
【請求項１８】
前記電子素子を試験する試験素子が、前記ベース基板上の、前記複数の第１開口領域と異なる領域に形成されている請求項１６または請求項１７に記載の電子デバイス。
【請求項１９】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記Ｓｉ基板または前記ＳＯＩ基板のシリコン結晶に形成されたシリコン素子をさらに備え、
前記シリコン素子の少なくとも１つと、前記電子素子の少なくとも１つとが、電気的に結合されている請求項１６から請求項１８の何れか一項に記載の電子デバイス。
【請求項２０】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した前記化合物半導体の少なくとも一部を除去する段階と、
前記複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した前記化合物半導体上に電子素子を形成する段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法。
【請求項２１】
ベース基板を準備する段階と、
前記ベース基板上に、一体にまたは分離して設けられ、化合物半導体の結晶成長を阻害する阻害層を設ける段階と、
前記阻害層に、前記ベース基板まで前記阻害層を貫通する複数の開口を有する複数の開口領域を形成する段階と、
前記複数の開口の内部で前記化合物半導体を結晶成長させる段階と、
前記複数の開口のうち、電子素子が形成されないダミー開口で結晶成長した化合物半導体上に絶縁体を設ける段階と
前記複数の開口のうち、電子素子を形成すべき素子形成開口で結晶成長した前記化合物半導体上に電子素子を形成する段階と
を備え、
前記複数の開口領域のそれぞれは、内部に同一の配置で設けられた複数の開口を含む電子デバイスの製造方法。
【請求項２２】
前記ベース基板は、Ｓｉ基板またはＳＯＩ基板であり、
前記阻害層を設ける段階の前に、活性領域がシリコン材料であるシリコン素子を前記ベース基板に形成する段階と、
前記シリコン素子と前記電子素子とを電気的に結合する配線を形成する段階と
をさらに備える請求項２０または請求項２１に記載の電子デバイスの製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１７】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１８】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１７】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１８】
【公開番号】特開２０１０−２３９１３０（Ｐ２０１０−２３９１３０Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２０１０−５２６４６（Ｐ２０１０−５２６４６）
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
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