半導体素子と半導体装置
【課題】 負性微分抵抗特性を発現するトンネル効果素子の動作を発現することができ、且つピーク電流値の増大をはかる。
【解決手段】 チャネル領域を構成する第１の半導体領域１１と、領域１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３に対応して領域１１の両側に形成されたソース電極１４及びドレイン電極１５と、領域１１とソース電極１４との間に形成された、領域１１よりも不純物濃度の高いｎ+ 型の第２の半導体領域１６と、領域１１とドレイン電極１５との間に形成された、領域１１よりも不純物濃度の高いｐ+ 型の第３の半導体領域１７とを具備し、半導体領域１６，１７のチャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、チャネル領域と半導体領域１６，１７との間にトンネルダイオードが形成される。
【解決手段】 チャネル領域を構成する第１の半導体領域１１と、領域１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３に対応して領域１１の両側に形成されたソース電極１４及びドレイン電極１５と、領域１１とソース電極１４との間に形成された、領域１１よりも不純物濃度の高いｎ+ 型の第２の半導体領域１６と、領域１１とドレイン電極１５との間に形成された、領域１１よりも不純物濃度の高いｐ+ 型の第３の半導体領域１７とを具備し、半導体領域１６，１７のチャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、チャネル領域と半導体領域１６，１７との間にトンネルダイオードが形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負性微分抵抗特性を発現するトンネル効果素子等の半導体素子に係わり、特にソース・ドレインの改良をはかった半導体素子に関する。また、この半導体素子を用いて構成される半導体記憶装置や半導体論理回路装置等の半導体装置に関する。
【背景技術】
【０００２】
シリコンＬＳＩは、ＣＭＯＳ素子の微細化により性能を向上させてきた。ところが、０．１μｍを境にして、ＣＭＯＳ動作が非常に困難になる。原因は、パンチ・スルーに代表される短チャネル効果である。このようなＣＭＯＳ素子の限界を克服するために、新しい動作原理に基づいた素子、例えば表面接合トンネル素子が提案されている（例えば、特許文献１参照）。表面接合トンネル素子の構造は通常のＭＯＳＦＥＴと類似しており、違いは、ソース・ドレインの不純物タイプが互いに逆になっている点である。つまり、ゲート電極を挟んで一方をｎ++領域のソース、他方をｐ++領域のドレインという構造になっている。
【０００３】
表面接合トンネル素子においては、ゲートに電圧を与えないと、ソース・ドレイン間には通常のｐ−ｎ接合特性が現れ、一定のドレイン電圧を与えると電流が流れ出す。一方、ゲートに電圧を加えていくと、ドレイン近傍にｎ+−ｐ++接合、いわゆるエサキ・ダイオードが形成される。エサキ・ダイオードはトンネル効果により負性微分抵抗特性を示す。同様の効果で、表面接合トンネル素子も負性微分抵抗機能を持っている。従って、表面接合トンネル素子は、ゲートによる電流変調機能（スイッチング機能）とエサキ・ダイオード機能を兼ね備えていることになり、エサキ・ダイオード回路の短所を克服できる。
【０００４】
このように、表面接合トンネル素子には空乏層領域が一つしか存在しないため、原理的にパンチ・スルーの問題が発生しない。また、トンネル効果というミクロな現象を利用しているため、超微細領域でも正常に動作する。また、機能性を持った素子であるので、容易に機能回路を構成できる利点がある。
【特許文献１】特開平９−２６０６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述したシリコントンネル効果素子（表面接合トンネル素子）においては、電流値が小さいという問題点があった。実際の回路設計のためには大きな電流値が必要であるが、従来技術では、シリコン素子におけるトンネル電流の電流密度は１Ａ／ｃｍ2 であり、化合物半導体素子でのトンネル電流の電流密度が１０3 Ａ／ｃｍ2 であるのに比べて見劣りする電流値であるのが現状である。表面接合トンネル素子に関して、ＬＳＩへの組み込みという観点からシリコン素子が望ましく、ゲート電圧による電流変調機能を用いた回路設計のためには、負性微分抵抗特性を示すピーク電流値の改善が問題となる。
【０００６】
このように、従来のトンネル効果素子においては、回路性能はトンネル電流のピーク電流によって決まるが、シリコン素子では有効質量が大きいためピーク電流値が低いという問題点があった。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、負性微分抵抗特性を発現するトンネル効果素子の動作を発現することができ、且つピーク電流値の増大をはかり得る半導体素子を提供することにある。
【０００８】
また、本発明の他の目的は、上記の半導体素子を用いて半導体記憶装置や半導体論理回路装置等を実現できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする。
【００１１】
また、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の不純物濃度は１×１０19ｃｍ-3以上であり、前記第２及び第３の半導体領域の前記チャネル領域に接する部分のチャネル長方向の厚さは１０ｎｍ以下に形成され、且つ前記不純物濃度で決まる空乏層幅よりも薄く形成されていることを特徴とする。
【００１２】
また、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の不純物プロファイルの急峻性が４ｎｍ／decade以下であることを特徴とする。
【００１３】
また、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域の上下にそれぞれゲート絶縁膜を介して形成された第１及び第２のゲート電極と、前記各ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする。
【００１４】
また、本発明の一態様は、上記構成の半導体素子と、一端が前記半導体装置のドレイン電極に接続され、他端が電源に接続された負荷素子と、ソースが前記半導体装置のドレイン電極に接続され、ドレインがビット線に接続され、ゲートがワード線に接続されたＭＯＳトランジスタと、を具備してなる記憶信号蓄積部を有することを特徴とする半導体装置である。
【００１５】
また、本発明の一態様は、上記構成の半導体素子と、この半導体装置と電源との間に挿入された、抵抗とインダクタンス素子の直列回路と、を具備してなる電圧制御発振回路を有することを特徴とする半導体装置である。
【発明の効果】
【００１６】
本発明によれば、チャネル領域とソース電極及びドレイン電極との間に形成する第２及び第３の半導体領域を前述したように構成することにより、半導体領域からなるソース・ドレイン不純物領域の厚みが極めて薄く高濃度である上に、その領域が完全に空乏化したトンネル効果素子と見なすことができる。半導体領域の濃度勾配は、従来技術では５〜７ｎｍ／decadeであり、本発明によれば４ｎｍ／decade以下である。これからトンネル距離を見積もり、トンネル電流値を計算すると、従来技術と比較して３桁以上の改善となる。
【００１７】
従って本発明によれば、ゲート制御によるトンネル電流のピーク電流値の高い負性抵抗特性を示すトンネル効果素子がシリコンで実現可能となり、化合物半導体並みの性能が達成できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるシリコントンネル効果素子の概略構成を示す断面図である。
【００２０】
シリコン基板（第１の半導体領域）１１上にゲート絶縁膜１２を介してゲート電極１３が形成され、ゲート電極１３を挟んで基板１１の表面部にはソース電極１４及びドレイン電極１５が形成されている。そして、ソース電極１４と基板１１との間にｎ+ 領域（第２の半導体領域）１６が形成され、ドレイン電極１５と基板１１との間にｐ+ 領域（第３の半導体領域）１７が形成されている。
【００２１】
第１の半導体領域１１は、例えばＢ（ボロン）をドープしたｐ型層であり、チャネル領域を形成するものである。第２の半導体領域１６は、例えばＡｓを高濃度にドープしたｎ+ 型層であり、第３の半導体領域１７は、例えばＢを高濃度のドープしたｐ+ 型層である。第２及び第３の半導体領域１６，１７は、第１の半導体領域１１をチャネル長方向から挟んで極めて薄く形成されている。ソース・ドレイン電極１４，１５は、ＣｏやＮｉ等の金属又はそのシリサイドからなり、第１及び第２の半導体領域１６，１７とショットキー接合を形成している。
【００２２】
本実施形態では、ソース・ドレイン領域となる第２及び第３の半導体領域１６，１７の不純物濃度を極めて高く、且つ厚みを薄くすることによって、第２及び第３の半導体領域１６，１７がほぼ完全に空乏化していることを特徴としている。即ち、第２及び第３の半導体領域１６，１７は、電圧無印加の状態においてチャネル長方向の全体が空乏化される厚さに形成されている。本実施形態では、第２及び第３の半導体領域１６，１７の厚さを１０ｎｍ以下に設定し、不純物濃度を１×１０20ｃｍ-3に設定することにより、第２及び第３の半導体領域１６，１７の完全空乏化を行っている。
【００２３】
本実施形態のゲート電極１３に正の電圧を印加するとシリコン基板１１の表面には反転層（ｎ+ 型）が形成され、ｐ+ 型の第３半導体領域１７の周囲にトンネルダイオードが形成される。また、ゲート電極１３に負の電圧を印加するとシリコン基板１１の表面には蓄積層（ｐ+ 型）が形成され、ｎ+ 型の第２半導体領域１６の周囲にトンネルダイオードが形成される。
【００２４】
その結果、図２（ａ）（ｂ）に示されるように、いずれの方向のゲート電圧に対しても負性微分抵抗特性を示し、その特性はゲート電圧に応じて変化する。
【００２５】
本実施形態でのトンネル電流を見積もる。チャンネルに反転層が形成された場合を考える。蓄積層の場合も結果は同様である。第３の半導体領域１７（ｐ+ ）とチャネル反転層（ｎ+ ）で形成されるｐ−ｎ接合の空乏層厚みＷは、
【数１】
【００２６】
である。
【００２７】
但し、εs はシリコンの誘電率、Ｖbiはビルトインポテンシャル、ｑは素電荷、ａは不純物濃度の勾配である。第３の半導体領域１７の不純物プロファイルの急峻性をＤ［ｎｍ／decade］、不純物濃度をＮとすると、ａ＝Ｎ／Ｄと近似できる。従って、（１）式は次のように表される。
【数２】
【００２８】
また、ＷＫＢ近似により、トンネル電流はトンネル確率に比例した形で以下のように与えられる。
【数３】
【００２９】
但し、ｍ* はシリコンの有効質量、Ｅg はシリコンのエネルギーギャップ、ｈはプランク定数である。また、Ｅはトンネル接合部にかかる電界であり、Ｅ＝Ｅg ／Ｗとする。従って、（３）式は第３の半導体領域１７の不純物プロファイルの急峻性Ｄで表すことができ、
【数４】
【００３０】
図３に（４）式をプロットした図を示す。
【００３１】
従来技術による第３の半導体領域の不純物プロファイルの急峻性（Ｄ１）はＤ１＝５〜７ｎｍ／decadeであり、本実施形態によると、第３半導体領域の不純物プロファイルの急峻性（Ｄ２）はＤ２＝４ｎｍ／decade以下である。式（４）により、トンネル電流値としては従来技術に比べて２桁以上の改善を見積もることができる。
【００３２】
下記の偏析接合技術を用いて得られた実験結果と従来技術による実験結果も併せて図示してある。本実施形態素子に関して、実験によりトンネル電流値が約２桁改善しているという結果が得られた。
【００３３】
なお、第２及び第３の半導体領域１６，１７の完全空乏化は、例えば接合容量の測定やＥＤＸによる濃度測定などから確認することが可能である。ここでは具体的にＳＩＭＳ測定によるプロファイルを示す。図４は、本実施形態によるソース・ドレイン電極部のＡｓ及びＣｏのＳＩＭＳプロファイルである。シリサイド化前のＣｏスパッタ膜厚は１２ｎｍである。ＳＩＭＳプロファイルでは、界面のミクロな凹凸がプロファイルをブロードに見せてしまうため、これを考慮して不純物プロファイルを見積もると２．５ｎｍ／decadeとなる。なお、製造プロセスを最適化することによってさらに急峻な不純物プロファイルを達成することができる。またピーク不純物濃度に関しては、バンド間トンネリングの発現には１×１０19ｃｍ-3以上の濃度が必要である。
【００３４】
上述のように、薄い領域に極めて高濃度の不純物を導入しようとすると、濃度や深さの制御が極めて困難となる。しかし、例えばここで述べる偏析接合形成法を用いればこれを極めて容易に実現することができる。
【００３５】
図５は、偏析接合形成法の原理を説明するための工程断面図である。不純物が含まれた半導体基板をシリサイド化する際、イオン注入した深さよりも深い領域をシリサイド化することにより、偏析現象を利用して極めて高濃度の不純物を薄い領域内に導入することができる。図中の２１はシリコン基板、２２はマスク絶縁膜、２３は不純物イオン注入領域、２４はシリサイド膜、２６は高濃度不純物領域を示している。
【００３６】
具体的には、加速電圧３０ｋｅＶ，ドーズ量２×１０15ｃｍ-2において、例えばＡｓのイオン注入を行い、図５（ａ）に示すように、不純物イオン注入領域２３を形成する。続いて、例えばニッケル（Ｎｉ）などの金属をスパッタ法などによって１０ｎｍ程度の厚さに成膜し、例えば３００〜５００℃で３０〜２００秒程度アニールし、シリサイド化後、未反応のＮｉを除去することでメタル電極（シリサイド膜）２４を形成する。このメタル電極２４の形成に伴い、不純物イオン注入領域２３は基板２１側に押し出され、これによってメタル電極２４とチャネル領域との間に極めて薄い高濃度の第２の半導体領域２６が形成されることになる。具体的には、第２の半導体領域２６のチャネル方向の膜厚は１０ｎｍ、不純物濃度は１×１０20ｃｍ-3であった。
【００３７】
即ち、図５（ａ）に示すように、シリコン基板２１の表面近傍に浅く不純物をイオン注入した後に、注入深さ（不純物濃度がピークを持つ深さ）よりも深い位置までシリサイド化を行うと、図５（ｂ）に示すように、シリサイド膜２４の端部から極めて狭い範囲に高濃度の不純物領域２６を形成することができる。これは、シリサイド化を行う温度では、不純物の拡散は起こらず、シリサイド化に伴う偏析現象によって、接合の深さと不純物の濃度を制御できるためである。そして、最初のイオン注入で不純物濃度や深さのばらつきがあっても、その影響を最小限に止めることが可能となる。こうして、従来技術では得ることのできない非常に急峻な（Ｄの値が非常に小さい）不純物プロファイルが実現できる。
【００３８】
このように、本実施形態によるトンネル効果素子の構造は、第２及び第３の半導体領域１６，１７からなるソース・ドレイン領域の厚みが極めて薄く高濃度である上に、その領域が完全に空乏化したトンネル素子と見なすことができる。これは、急峻な不純物プロファイルを作ることを可能にし、実効的なトンネル電流を増加させるという利点を持つ。従って、良好な負性微分抵抗特性が実現でき、さらにトンネル電流量を増やすことができる。これは、実際に回路設計を行う際に極めて重要である。
【００３９】
なお、本実施形態では通常のシリコン基板を用いているが、ＳＯＩ基板を利用することも可能である。図６はＳＯＩ基板を用いた例であり、図中の３１はシリコン層（第１の半導体領域）、３３はゲート電極、３４はソース電極、３５はドレイン電極、３６はｎ+ 領域（第２の半導体領域）、３７はｐ+ 領域（第３の半導体領域）、３８はシリコン基板、３９は埋め込み絶縁膜を示している。
【００４０】
素子形成基板をＳＯＩ基板にすることで寄生的なｐ−ｎ接合が排除できるので、負性微分抵抗特性はより一層良好になる。このように、状況に応じて種々変形して用いることができる。
【００４１】
（第２の実施形態）
図７及び図８は、本発明の第２の実施形態に係わるトンネル効果素子の概略構成を説明するためのもので、図７は平面図、図８は図７の矢視Ａ−Ａ’断面図である。なお、図中の４１はシリコン層（第１の半導体領域）、４２はゲート絶縁膜、４３はゲート電極、４４はソース電極、４５はドレイン電極、４６はｎ+ 領域（第２の半導体領域）、４７はｐ+ 領域（第３の半導体領域）、５１は素子分離用絶縁膜、５２は層間絶縁膜、５３は配線を示している。
【００４２】
図７に示すように、シリコン基板４１の素子領域を囲むように素子分離領域５１が形成されている。ゲート電極４３はドレイン電極４５を囲むように形成され、ドレイン電極４５は素子分離領域５１から離れて形成されている。ソース電極４４はドレイン電極４５と共にゲート電極４３を両脇から挟むように素子領域内に形成されている。ゲートコンタクトは容量による遅延を防ぐため、素子分離領域５１上でゲート電極と接続させている。
【００４３】
基本的な素子構造は第１の実施形態と同様であり、シリコン基板（第１の半導体領域）４１上にゲート絶縁膜４２を介してゲート電極４４が形成され、ゲート電極４３に対応して第２及び第３の半導体領域４６，４７とソース・ドレイン電極４４，４５が形成されている。但し、ゲート電極４３は上記に説明したように、ドレイン電極４５及びドレイン領域４６のまわりを囲むように形成されている。
【００４４】
第１〜第３の半導体領域４１，４６，４７の導電型や不純物は第１の実施形態と同様である。また、ソース・ドレイン電極４４，４５は、金属又はシリサイドからなり、第２及び第３の半導体領域４４，４７とショットキー接合を形成している。
【００４５】
第１の実施形態と同様、ソース・ドレイン領域となる第２及び第３の半導体領域４６，４７の不純物濃度を極めて高く、且つ厚みを薄くすることによって、第２及び第３の半導体領域４６，４７は、電圧無印加の状態においてチャネル長方向の全体が空乏化される厚さに形成されている。
【００４６】
本実施形態による表面接合トンネル素子の構造においては、急峻な不純物プロファイルを作ることを可能にし、実効的なトンネル電流を増加させるという利点と、素子分離端に接してエサキ・ダイオードが形成されないので、素子分離端に起因するリーク電流を排除できるという表面接合トンネル素子の利点の両方を持つ。従って、良好な負性微分抵抗特性が実現でき、さらにトンネル電流量を増やすことができる。
【００４７】
シリコン表面に蓄積層を形成して素子を動作させる時には、図７とは逆に、ソース電極４３及びｎ+ 領域４６をゲート電極４３で囲うようにすればよい。また、双方の領域をゲート電極４３で囲うようにもできる。さらに、本実施形態では通常のシリコン基板を用いているが、ＳＯＩ基板を利用することも、もちろん可能である。
【００４８】
（第３の実施形態）
図９は、本発明の第３の実施形態に係わるダブルゲート型トンネル効果素子の概略構成を示す断面図である。図示しない半導体基板上に、第１、第２及び第３の半導体領域６１，６６，６７とソース電極６４及びドレイン電極６５が形成されている。そして、第１、第２及び第３半導体領域上下にゲート絶縁膜を介して第１及び第２ゲート電極６３，６９が形成されている。
【００４９】
第１の半導体領域６１は、例えばＢ（ボロン）をドープしたｐ型層であり、チャネル領域を形成するものである。第２の半導体領域６４は、例えばＡｓを高濃度にドープしたｎ+ 型層であり、第３の半導体領域６５は、例えばＢを高濃度のドープしたｐ+ 型層であり、第１の半導体領域６１をチャネル長方向から挟んで極めて薄く形成されている。ソース・ドレイン電極６４，６５は、金属又はシリサイドからなり、第１、第２及び第３の半導体領域６１，６６，６７をチャネル長方向から挟んで形成され、半導体領域６６，６７とはショットキー接合を形成している。
【００５０】
本実施形態の第１及び第２ゲート電極６３，６９に電圧を印加すると“volume inversion”効果（F. Balestra, et al.,“Double-gate silicon-0n-insulator transistor with volume inversion: A new device with greatly enhanced performance,”IEEE Electron Device Lett., vol. EDL-8, no. 9, pp. 410-412, 1987））により、第１の半導体領域６１の内部に反転層（ｎ+ 型）が形成され、ｐ+ 型の第３の半導体領域６５であるドレイン領域の周囲にトンネルダイオードが形成される。
【００５１】
トンネル効果素子においては、トンネル接合界面の欠陥がリーク電流の大きな原因になる。リーク電流が大きいとトンネル電流はリーク電流成分に隠れてしまうため、トンネル接合における欠陥制御によるリーク電流の低減は大きな課題となる。本実施形態の構造を用いることにより、トンネル接合は絶縁膜との共通の接点をもたなくなり、シリコン・絶縁膜界面の欠陥の影響は受けない。
【００５２】
従って、本実施形態によりリーク電流の低減をはかることができ、ピーク電流・バレー電流比は大きく改善でき、良好な負性抵抗特性を得ることができる。
【００５３】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係わるＳＲＡＭセルを示す等価回路図である。このＳＲＡＭセルは、例えば第１の実施形態のトンネル効果素子７１及び負荷素子７２から成る記憶信号蓄積部と、ＭＯＳトランジスタ７３とにより構成されている。
【００５４】
トンネル効果素子７１及び負荷素子７２は電源端と接地端間に直列に接続されている。ＭＯＳトランジスタ７３のソースはトンネル効果素子７１と負荷素子７２との接続点に接続され、ドレインはビット線ＢＬに接続され、ゲートはワード線ＷＬに接続されている。
【００５５】
図１１に、このように構成されたＳＲＡＭセルにおける本実施形態素子の電流・電圧特性を示す。本実施形態素子における特性曲線と負荷素子による特性曲線の交点において２つの安定した状態をとり、これらの安定した状態を記憶信号に利用する。蓄積電荷の書き込み、読み出しは、ＭＯＳトランジスタにより行う。素子数が３個と少ないために、高集積化に適している。
【００５６】
ところで、この種の構成のＳＲＡＭセルにおいては、従来のエサキ・ダイオードでは常に一定レベルの駆動電流（トンネル電流）Ｉ０が流れるために、待機時の消費電力及び記憶信号の読み出し速度を同時に改善することが困難であった。何故なら、待機時の消費電力を抑えるためには駆動電流Ｉ０を小さくする必要があるのに対して、読み出し速度を早くするためには駆動電流Ｉ０を大きくする必要があるからである。
【００５７】
本実施形態によれば、第１の実施形態のトンネル効果素子を用いることにより、トンネル電流はゲート電圧によって制御できる。さらに、従来のトンネル素子に比べて大きなトンネル電流値を得ることができる。これにより本実施形態によれば、トンネル電流を大きくすることができ、記憶信号を高速に読み出すことができる。また、本実施形態によれば、ゲート電圧を調整することでトンネル電流を小さくすることができ、待機時の消費電力を小さくすることができる。
【００５８】
このように本実施形態素子によれば、高集積化、低消費電力及び高速動作に有効なＳＲＡＭセルを実現できるようになる。
【００５９】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係わる、電圧制御発振回路（ＶＣＯ）を示す等価回路図である。この電圧制御発振回路は、例えば第１の実施形態のトンネル効果素子とＲＬ回路より構成されている。
【００６０】
トンネル効果素子８１の一端は電源８２のマイナス端に接続され、トンネル効果素子８１の他端は、抵抗８３（Ｒ）とインダクタ８４（Ｌ）の直列回路を介して電源８２のプラス単に接続されている。そして、トンネル効果素子８１の両端から出力電圧Ｖout が取り出されるようになっている。
【００６１】
図１３に、本実施形態における発振特性を示す。本実施形態では、トンネル効果素子８１の負性微分抵抗特性により、出力電圧が時間とともに振動する発振特性を得ることができる。また、トンネル効果素子８１のゲート電圧を調整することで発振特性の周波数を変調できる。本実施形態の構造をとることにより、アナログ回路で必要となるＶＣＯ機能を持たせることができ、オンチップ化を実現することができる。
【００６２】
ところで、この種の構成の電圧制御発振回路においては、発振周波数はピーク電流に依存しているため、トンネル効果素子を用いる場合にはトンネル電流量の改善が必要であった。この場合に第１のようなトンネル効果素子を用いることにより、大きなトンネル電流量を得ることができ、より高周波（高速）のＶＣＯ回路を実現することができる。
【００６３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第２及び第３の半導体領域の不純物濃度や厚さは、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、チャネル領域との間にトンネルダイオードが形成される範囲で、適宜変更可能である。別の言い方をすると、第２及び第３の半導体領域の不純物プロファイルの急峻性が４ｎｍ／decade以下となる範囲で、適宜変更可能である。また、より具体的には、不純物濃度としては、バンド間トンネリングの発現に必要な１×１０19ｃｍ-3以上であればよい。さらに、チャネル方向の膜厚としては、トンネル電流が流れる１０ｎｍ以下であればよい。
【００６４】
また、第２及び第３の半導体領域を形成する方法は必ずしも偏析接合形成法に限るものではなく、高濃度の不純物層を十分薄く形成できる方法であればよい。半導体材料、ソース・ドレイン電極形成のためのメタル材料はＮｉやＣｏに限るものではなく、仕様に応じて適宜変更可能である。また、本発明の半導体素子は、半導体記憶装置や半導体論理回路装置に限定されるものではなく、負性微分抵抗特性を有するトンネル効果素子を利用した各種の半導体装置に適用することが可能である。
【００６５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６６】
【図１】第１の実施形態に係わるシリコントンネル効果素子の概略構成を示す断面図。
【図２】第１の実施形態におけるＶｄ−Ｉｄ特性を示す図。
【図３】（４）式をプロットして示す図。
【図４】ソース・ドレイン電極部のＡｓ及びＣｏのＳＩＭＳプロファイルを示す図。
【図５】偏析接合形成法の原理を説明するための工程断面図。
【図６】ＳＯＩ基板を用いた例を示す断面図。
【図７】第２の実施形態に係わるトンネル効果素子の概略構成を示す平面図。
【図８】第２の実施形態に係わるトンネル効果素子の概略構成を示す断面図。
【図９】第３の実施形態に係わるダブルゲート型トンネル効果素子の概略構成を示す断面図。
【図１０】第４の実施形態に係わるＳＲＡＭセルを示す等価回路図。
【図１１】第４の実施形態に係わるＳＲＡＭの電流・電圧特性を示す図。
【図１２】第５の実施形態に係わる電圧制御発振回路（ＶＣＯ）を示す等価回路図。
【図１３】第５の実施形態に係わる電圧制御発振回路（ＶＣＯ）の発振特性を示す図。
【符号の説明】
【００６７】
１１，２１…シリコン基板（第１の半導体領域）
１２，４２…ゲート絶縁膜
１３，３３，４３…ゲート電極
１４，３４，４４，６４…ソース電極
１５，３５，４５，６５…ドレイン電極
１６，３６，４６，６６…ｎ+ ソース領域（第２の半導体領域）
１７，３７，４７，６７…ｐ+ ドレイン領域（第３の半導体領域）
２２…マスク絶縁膜
２３…不純物イオン注入領域
２４…シリサイド膜
２６…高濃度不純物領域
３１，４１，６１…シリコン層（第１の半導体領域）
３８…シリコン基板
３９…埋め込み絶縁膜
５１…素子分離用絶縁膜
５２…層間絶縁膜
５３…配線
６３…第１のゲート電極
６９…第２のゲート電極
７１，８１…トンネル効果素子
７２…負荷素子
７３…ＭＯＳトランジスタ７３
８２…電源
８３…抵抗（Ｒ）
８４…インダクタ（Ｌ）
【技術分野】
【０００１】
本発明は、負性微分抵抗特性を発現するトンネル効果素子等の半導体素子に係わり、特にソース・ドレインの改良をはかった半導体素子に関する。また、この半導体素子を用いて構成される半導体記憶装置や半導体論理回路装置等の半導体装置に関する。
【背景技術】
【０００２】
シリコンＬＳＩは、ＣＭＯＳ素子の微細化により性能を向上させてきた。ところが、０．１μｍを境にして、ＣＭＯＳ動作が非常に困難になる。原因は、パンチ・スルーに代表される短チャネル効果である。このようなＣＭＯＳ素子の限界を克服するために、新しい動作原理に基づいた素子、例えば表面接合トンネル素子が提案されている（例えば、特許文献１参照）。表面接合トンネル素子の構造は通常のＭＯＳＦＥＴと類似しており、違いは、ソース・ドレインの不純物タイプが互いに逆になっている点である。つまり、ゲート電極を挟んで一方をｎ++領域のソース、他方をｐ++領域のドレインという構造になっている。
【０００３】
表面接合トンネル素子においては、ゲートに電圧を与えないと、ソース・ドレイン間には通常のｐ−ｎ接合特性が現れ、一定のドレイン電圧を与えると電流が流れ出す。一方、ゲートに電圧を加えていくと、ドレイン近傍にｎ+−ｐ++接合、いわゆるエサキ・ダイオードが形成される。エサキ・ダイオードはトンネル効果により負性微分抵抗特性を示す。同様の効果で、表面接合トンネル素子も負性微分抵抗機能を持っている。従って、表面接合トンネル素子は、ゲートによる電流変調機能（スイッチング機能）とエサキ・ダイオード機能を兼ね備えていることになり、エサキ・ダイオード回路の短所を克服できる。
【０００４】
このように、表面接合トンネル素子には空乏層領域が一つしか存在しないため、原理的にパンチ・スルーの問題が発生しない。また、トンネル効果というミクロな現象を利用しているため、超微細領域でも正常に動作する。また、機能性を持った素子であるので、容易に機能回路を構成できる利点がある。
【特許文献１】特開平９−２６０６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述したシリコントンネル効果素子（表面接合トンネル素子）においては、電流値が小さいという問題点があった。実際の回路設計のためには大きな電流値が必要であるが、従来技術では、シリコン素子におけるトンネル電流の電流密度は１Ａ／ｃｍ2 であり、化合物半導体素子でのトンネル電流の電流密度が１０3 Ａ／ｃｍ2 であるのに比べて見劣りする電流値であるのが現状である。表面接合トンネル素子に関して、ＬＳＩへの組み込みという観点からシリコン素子が望ましく、ゲート電圧による電流変調機能を用いた回路設計のためには、負性微分抵抗特性を示すピーク電流値の改善が問題となる。
【０００６】
このように、従来のトンネル効果素子においては、回路性能はトンネル電流のピーク電流によって決まるが、シリコン素子では有効質量が大きいためピーク電流値が低いという問題点があった。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、負性微分抵抗特性を発現するトンネル効果素子の動作を発現することができ、且つピーク電流値の増大をはかり得る半導体素子を提供することにある。
【０００８】
また、本発明の他の目的は、上記の半導体素子を用いて半導体記憶装置や半導体論理回路装置等を実現できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする。
【００１１】
また、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の不純物濃度は１×１０19ｃｍ-3以上であり、前記第２及び第３の半導体領域の前記チャネル領域に接する部分のチャネル長方向の厚さは１０ｎｍ以下に形成され、且つ前記不純物濃度で決まる空乏層幅よりも薄く形成されていることを特徴とする。
【００１２】
また、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の不純物プロファイルの急峻性が４ｎｍ／decade以下であることを特徴とする。
【００１３】
また、本発明の一態様は、チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域の上下にそれぞれゲート絶縁膜を介して形成された第１及び第２のゲート電極と、前記各ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備してなる半導体素子であって、前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする。
【００１４】
また、本発明の一態様は、上記構成の半導体素子と、一端が前記半導体装置のドレイン電極に接続され、他端が電源に接続された負荷素子と、ソースが前記半導体装置のドレイン電極に接続され、ドレインがビット線に接続され、ゲートがワード線に接続されたＭＯＳトランジスタと、を具備してなる記憶信号蓄積部を有することを特徴とする半導体装置である。
【００１５】
また、本発明の一態様は、上記構成の半導体素子と、この半導体装置と電源との間に挿入された、抵抗とインダクタンス素子の直列回路と、を具備してなる電圧制御発振回路を有することを特徴とする半導体装置である。
【発明の効果】
【００１６】
本発明によれば、チャネル領域とソース電極及びドレイン電極との間に形成する第２及び第３の半導体領域を前述したように構成することにより、半導体領域からなるソース・ドレイン不純物領域の厚みが極めて薄く高濃度である上に、その領域が完全に空乏化したトンネル効果素子と見なすことができる。半導体領域の濃度勾配は、従来技術では５〜７ｎｍ／decadeであり、本発明によれば４ｎｍ／decade以下である。これからトンネル距離を見積もり、トンネル電流値を計算すると、従来技術と比較して３桁以上の改善となる。
【００１７】
従って本発明によれば、ゲート制御によるトンネル電流のピーク電流値の高い負性抵抗特性を示すトンネル効果素子がシリコンで実現可能となり、化合物半導体並みの性能が達成できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるシリコントンネル効果素子の概略構成を示す断面図である。
【００２０】
シリコン基板（第１の半導体領域）１１上にゲート絶縁膜１２を介してゲート電極１３が形成され、ゲート電極１３を挟んで基板１１の表面部にはソース電極１４及びドレイン電極１５が形成されている。そして、ソース電極１４と基板１１との間にｎ+ 領域（第２の半導体領域）１６が形成され、ドレイン電極１５と基板１１との間にｐ+ 領域（第３の半導体領域）１７が形成されている。
【００２１】
第１の半導体領域１１は、例えばＢ（ボロン）をドープしたｐ型層であり、チャネル領域を形成するものである。第２の半導体領域１６は、例えばＡｓを高濃度にドープしたｎ+ 型層であり、第３の半導体領域１７は、例えばＢを高濃度のドープしたｐ+ 型層である。第２及び第３の半導体領域１６，１７は、第１の半導体領域１１をチャネル長方向から挟んで極めて薄く形成されている。ソース・ドレイン電極１４，１５は、ＣｏやＮｉ等の金属又はそのシリサイドからなり、第１及び第２の半導体領域１６，１７とショットキー接合を形成している。
【００２２】
本実施形態では、ソース・ドレイン領域となる第２及び第３の半導体領域１６，１７の不純物濃度を極めて高く、且つ厚みを薄くすることによって、第２及び第３の半導体領域１６，１７がほぼ完全に空乏化していることを特徴としている。即ち、第２及び第３の半導体領域１６，１７は、電圧無印加の状態においてチャネル長方向の全体が空乏化される厚さに形成されている。本実施形態では、第２及び第３の半導体領域１６，１７の厚さを１０ｎｍ以下に設定し、不純物濃度を１×１０20ｃｍ-3に設定することにより、第２及び第３の半導体領域１６，１７の完全空乏化を行っている。
【００２３】
本実施形態のゲート電極１３に正の電圧を印加するとシリコン基板１１の表面には反転層（ｎ+ 型）が形成され、ｐ+ 型の第３半導体領域１７の周囲にトンネルダイオードが形成される。また、ゲート電極１３に負の電圧を印加するとシリコン基板１１の表面には蓄積層（ｐ+ 型）が形成され、ｎ+ 型の第２半導体領域１６の周囲にトンネルダイオードが形成される。
【００２４】
その結果、図２（ａ）（ｂ）に示されるように、いずれの方向のゲート電圧に対しても負性微分抵抗特性を示し、その特性はゲート電圧に応じて変化する。
【００２５】
本実施形態でのトンネル電流を見積もる。チャンネルに反転層が形成された場合を考える。蓄積層の場合も結果は同様である。第３の半導体領域１７（ｐ+ ）とチャネル反転層（ｎ+ ）で形成されるｐ−ｎ接合の空乏層厚みＷは、
【数１】
【００２６】
である。
【００２７】
但し、εs はシリコンの誘電率、Ｖbiはビルトインポテンシャル、ｑは素電荷、ａは不純物濃度の勾配である。第３の半導体領域１７の不純物プロファイルの急峻性をＤ［ｎｍ／decade］、不純物濃度をＮとすると、ａ＝Ｎ／Ｄと近似できる。従って、（１）式は次のように表される。
【数２】
【００２８】
また、ＷＫＢ近似により、トンネル電流はトンネル確率に比例した形で以下のように与えられる。
【数３】
【００２９】
但し、ｍ* はシリコンの有効質量、Ｅg はシリコンのエネルギーギャップ、ｈはプランク定数である。また、Ｅはトンネル接合部にかかる電界であり、Ｅ＝Ｅg ／Ｗとする。従って、（３）式は第３の半導体領域１７の不純物プロファイルの急峻性Ｄで表すことができ、
【数４】
【００３０】
図３に（４）式をプロットした図を示す。
【００３１】
従来技術による第３の半導体領域の不純物プロファイルの急峻性（Ｄ１）はＤ１＝５〜７ｎｍ／decadeであり、本実施形態によると、第３半導体領域の不純物プロファイルの急峻性（Ｄ２）はＤ２＝４ｎｍ／decade以下である。式（４）により、トンネル電流値としては従来技術に比べて２桁以上の改善を見積もることができる。
【００３２】
下記の偏析接合技術を用いて得られた実験結果と従来技術による実験結果も併せて図示してある。本実施形態素子に関して、実験によりトンネル電流値が約２桁改善しているという結果が得られた。
【００３３】
なお、第２及び第３の半導体領域１６，１７の完全空乏化は、例えば接合容量の測定やＥＤＸによる濃度測定などから確認することが可能である。ここでは具体的にＳＩＭＳ測定によるプロファイルを示す。図４は、本実施形態によるソース・ドレイン電極部のＡｓ及びＣｏのＳＩＭＳプロファイルである。シリサイド化前のＣｏスパッタ膜厚は１２ｎｍである。ＳＩＭＳプロファイルでは、界面のミクロな凹凸がプロファイルをブロードに見せてしまうため、これを考慮して不純物プロファイルを見積もると２．５ｎｍ／decadeとなる。なお、製造プロセスを最適化することによってさらに急峻な不純物プロファイルを達成することができる。またピーク不純物濃度に関しては、バンド間トンネリングの発現には１×１０19ｃｍ-3以上の濃度が必要である。
【００３４】
上述のように、薄い領域に極めて高濃度の不純物を導入しようとすると、濃度や深さの制御が極めて困難となる。しかし、例えばここで述べる偏析接合形成法を用いればこれを極めて容易に実現することができる。
【００３５】
図５は、偏析接合形成法の原理を説明するための工程断面図である。不純物が含まれた半導体基板をシリサイド化する際、イオン注入した深さよりも深い領域をシリサイド化することにより、偏析現象を利用して極めて高濃度の不純物を薄い領域内に導入することができる。図中の２１はシリコン基板、２２はマスク絶縁膜、２３は不純物イオン注入領域、２４はシリサイド膜、２６は高濃度不純物領域を示している。
【００３６】
具体的には、加速電圧３０ｋｅＶ，ドーズ量２×１０15ｃｍ-2において、例えばＡｓのイオン注入を行い、図５（ａ）に示すように、不純物イオン注入領域２３を形成する。続いて、例えばニッケル（Ｎｉ）などの金属をスパッタ法などによって１０ｎｍ程度の厚さに成膜し、例えば３００〜５００℃で３０〜２００秒程度アニールし、シリサイド化後、未反応のＮｉを除去することでメタル電極（シリサイド膜）２４を形成する。このメタル電極２４の形成に伴い、不純物イオン注入領域２３は基板２１側に押し出され、これによってメタル電極２４とチャネル領域との間に極めて薄い高濃度の第２の半導体領域２６が形成されることになる。具体的には、第２の半導体領域２６のチャネル方向の膜厚は１０ｎｍ、不純物濃度は１×１０20ｃｍ-3であった。
【００３７】
即ち、図５（ａ）に示すように、シリコン基板２１の表面近傍に浅く不純物をイオン注入した後に、注入深さ（不純物濃度がピークを持つ深さ）よりも深い位置までシリサイド化を行うと、図５（ｂ）に示すように、シリサイド膜２４の端部から極めて狭い範囲に高濃度の不純物領域２６を形成することができる。これは、シリサイド化を行う温度では、不純物の拡散は起こらず、シリサイド化に伴う偏析現象によって、接合の深さと不純物の濃度を制御できるためである。そして、最初のイオン注入で不純物濃度や深さのばらつきがあっても、その影響を最小限に止めることが可能となる。こうして、従来技術では得ることのできない非常に急峻な（Ｄの値が非常に小さい）不純物プロファイルが実現できる。
【００３８】
このように、本実施形態によるトンネル効果素子の構造は、第２及び第３の半導体領域１６，１７からなるソース・ドレイン領域の厚みが極めて薄く高濃度である上に、その領域が完全に空乏化したトンネル素子と見なすことができる。これは、急峻な不純物プロファイルを作ることを可能にし、実効的なトンネル電流を増加させるという利点を持つ。従って、良好な負性微分抵抗特性が実現でき、さらにトンネル電流量を増やすことができる。これは、実際に回路設計を行う際に極めて重要である。
【００３９】
なお、本実施形態では通常のシリコン基板を用いているが、ＳＯＩ基板を利用することも可能である。図６はＳＯＩ基板を用いた例であり、図中の３１はシリコン層（第１の半導体領域）、３３はゲート電極、３４はソース電極、３５はドレイン電極、３６はｎ+ 領域（第２の半導体領域）、３７はｐ+ 領域（第３の半導体領域）、３８はシリコン基板、３９は埋め込み絶縁膜を示している。
【００４０】
素子形成基板をＳＯＩ基板にすることで寄生的なｐ−ｎ接合が排除できるので、負性微分抵抗特性はより一層良好になる。このように、状況に応じて種々変形して用いることができる。
【００４１】
（第２の実施形態）
図７及び図８は、本発明の第２の実施形態に係わるトンネル効果素子の概略構成を説明するためのもので、図７は平面図、図８は図７の矢視Ａ−Ａ’断面図である。なお、図中の４１はシリコン層（第１の半導体領域）、４２はゲート絶縁膜、４３はゲート電極、４４はソース電極、４５はドレイン電極、４６はｎ+ 領域（第２の半導体領域）、４７はｐ+ 領域（第３の半導体領域）、５１は素子分離用絶縁膜、５２は層間絶縁膜、５３は配線を示している。
【００４２】
図７に示すように、シリコン基板４１の素子領域を囲むように素子分離領域５１が形成されている。ゲート電極４３はドレイン電極４５を囲むように形成され、ドレイン電極４５は素子分離領域５１から離れて形成されている。ソース電極４４はドレイン電極４５と共にゲート電極４３を両脇から挟むように素子領域内に形成されている。ゲートコンタクトは容量による遅延を防ぐため、素子分離領域５１上でゲート電極と接続させている。
【００４３】
基本的な素子構造は第１の実施形態と同様であり、シリコン基板（第１の半導体領域）４１上にゲート絶縁膜４２を介してゲート電極４４が形成され、ゲート電極４３に対応して第２及び第３の半導体領域４６，４７とソース・ドレイン電極４４，４５が形成されている。但し、ゲート電極４３は上記に説明したように、ドレイン電極４５及びドレイン領域４６のまわりを囲むように形成されている。
【００４４】
第１〜第３の半導体領域４１，４６，４７の導電型や不純物は第１の実施形態と同様である。また、ソース・ドレイン電極４４，４５は、金属又はシリサイドからなり、第２及び第３の半導体領域４４，４７とショットキー接合を形成している。
【００４５】
第１の実施形態と同様、ソース・ドレイン領域となる第２及び第３の半導体領域４６，４７の不純物濃度を極めて高く、且つ厚みを薄くすることによって、第２及び第３の半導体領域４６，４７は、電圧無印加の状態においてチャネル長方向の全体が空乏化される厚さに形成されている。
【００４６】
本実施形態による表面接合トンネル素子の構造においては、急峻な不純物プロファイルを作ることを可能にし、実効的なトンネル電流を増加させるという利点と、素子分離端に接してエサキ・ダイオードが形成されないので、素子分離端に起因するリーク電流を排除できるという表面接合トンネル素子の利点の両方を持つ。従って、良好な負性微分抵抗特性が実現でき、さらにトンネル電流量を増やすことができる。
【００４７】
シリコン表面に蓄積層を形成して素子を動作させる時には、図７とは逆に、ソース電極４３及びｎ+ 領域４６をゲート電極４３で囲うようにすればよい。また、双方の領域をゲート電極４３で囲うようにもできる。さらに、本実施形態では通常のシリコン基板を用いているが、ＳＯＩ基板を利用することも、もちろん可能である。
【００４８】
（第３の実施形態）
図９は、本発明の第３の実施形態に係わるダブルゲート型トンネル効果素子の概略構成を示す断面図である。図示しない半導体基板上に、第１、第２及び第３の半導体領域６１，６６，６７とソース電極６４及びドレイン電極６５が形成されている。そして、第１、第２及び第３半導体領域上下にゲート絶縁膜を介して第１及び第２ゲート電極６３，６９が形成されている。
【００４９】
第１の半導体領域６１は、例えばＢ（ボロン）をドープしたｐ型層であり、チャネル領域を形成するものである。第２の半導体領域６４は、例えばＡｓを高濃度にドープしたｎ+ 型層であり、第３の半導体領域６５は、例えばＢを高濃度のドープしたｐ+ 型層であり、第１の半導体領域６１をチャネル長方向から挟んで極めて薄く形成されている。ソース・ドレイン電極６４，６５は、金属又はシリサイドからなり、第１、第２及び第３の半導体領域６１，６６，６７をチャネル長方向から挟んで形成され、半導体領域６６，６７とはショットキー接合を形成している。
【００５０】
本実施形態の第１及び第２ゲート電極６３，６９に電圧を印加すると“volume inversion”効果（F. Balestra, et al.,“Double-gate silicon-0n-insulator transistor with volume inversion: A new device with greatly enhanced performance,”IEEE Electron Device Lett., vol. EDL-8, no. 9, pp. 410-412, 1987））により、第１の半導体領域６１の内部に反転層（ｎ+ 型）が形成され、ｐ+ 型の第３の半導体領域６５であるドレイン領域の周囲にトンネルダイオードが形成される。
【００５１】
トンネル効果素子においては、トンネル接合界面の欠陥がリーク電流の大きな原因になる。リーク電流が大きいとトンネル電流はリーク電流成分に隠れてしまうため、トンネル接合における欠陥制御によるリーク電流の低減は大きな課題となる。本実施形態の構造を用いることにより、トンネル接合は絶縁膜との共通の接点をもたなくなり、シリコン・絶縁膜界面の欠陥の影響は受けない。
【００５２】
従って、本実施形態によりリーク電流の低減をはかることができ、ピーク電流・バレー電流比は大きく改善でき、良好な負性抵抗特性を得ることができる。
【００５３】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係わるＳＲＡＭセルを示す等価回路図である。このＳＲＡＭセルは、例えば第１の実施形態のトンネル効果素子７１及び負荷素子７２から成る記憶信号蓄積部と、ＭＯＳトランジスタ７３とにより構成されている。
【００５４】
トンネル効果素子７１及び負荷素子７２は電源端と接地端間に直列に接続されている。ＭＯＳトランジスタ７３のソースはトンネル効果素子７１と負荷素子７２との接続点に接続され、ドレインはビット線ＢＬに接続され、ゲートはワード線ＷＬに接続されている。
【００５５】
図１１に、このように構成されたＳＲＡＭセルにおける本実施形態素子の電流・電圧特性を示す。本実施形態素子における特性曲線と負荷素子による特性曲線の交点において２つの安定した状態をとり、これらの安定した状態を記憶信号に利用する。蓄積電荷の書き込み、読み出しは、ＭＯＳトランジスタにより行う。素子数が３個と少ないために、高集積化に適している。
【００５６】
ところで、この種の構成のＳＲＡＭセルにおいては、従来のエサキ・ダイオードでは常に一定レベルの駆動電流（トンネル電流）Ｉ０が流れるために、待機時の消費電力及び記憶信号の読み出し速度を同時に改善することが困難であった。何故なら、待機時の消費電力を抑えるためには駆動電流Ｉ０を小さくする必要があるのに対して、読み出し速度を早くするためには駆動電流Ｉ０を大きくする必要があるからである。
【００５７】
本実施形態によれば、第１の実施形態のトンネル効果素子を用いることにより、トンネル電流はゲート電圧によって制御できる。さらに、従来のトンネル素子に比べて大きなトンネル電流値を得ることができる。これにより本実施形態によれば、トンネル電流を大きくすることができ、記憶信号を高速に読み出すことができる。また、本実施形態によれば、ゲート電圧を調整することでトンネル電流を小さくすることができ、待機時の消費電力を小さくすることができる。
【００５８】
このように本実施形態素子によれば、高集積化、低消費電力及び高速動作に有効なＳＲＡＭセルを実現できるようになる。
【００５９】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係わる、電圧制御発振回路（ＶＣＯ）を示す等価回路図である。この電圧制御発振回路は、例えば第１の実施形態のトンネル効果素子とＲＬ回路より構成されている。
【００６０】
トンネル効果素子８１の一端は電源８２のマイナス端に接続され、トンネル効果素子８１の他端は、抵抗８３（Ｒ）とインダクタ８４（Ｌ）の直列回路を介して電源８２のプラス単に接続されている。そして、トンネル効果素子８１の両端から出力電圧Ｖout が取り出されるようになっている。
【００６１】
図１３に、本実施形態における発振特性を示す。本実施形態では、トンネル効果素子８１の負性微分抵抗特性により、出力電圧が時間とともに振動する発振特性を得ることができる。また、トンネル効果素子８１のゲート電圧を調整することで発振特性の周波数を変調できる。本実施形態の構造をとることにより、アナログ回路で必要となるＶＣＯ機能を持たせることができ、オンチップ化を実現することができる。
【００６２】
ところで、この種の構成の電圧制御発振回路においては、発振周波数はピーク電流に依存しているため、トンネル効果素子を用いる場合にはトンネル電流量の改善が必要であった。この場合に第１のようなトンネル効果素子を用いることにより、大きなトンネル電流量を得ることができ、より高周波（高速）のＶＣＯ回路を実現することができる。
【００６３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第２及び第３の半導体領域の不純物濃度や厚さは、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、チャネル領域との間にトンネルダイオードが形成される範囲で、適宜変更可能である。別の言い方をすると、第２及び第３の半導体領域の不純物プロファイルの急峻性が４ｎｍ／decade以下となる範囲で、適宜変更可能である。また、より具体的には、不純物濃度としては、バンド間トンネリングの発現に必要な１×１０19ｃｍ-3以上であればよい。さらに、チャネル方向の膜厚としては、トンネル電流が流れる１０ｎｍ以下であればよい。
【００６４】
また、第２及び第３の半導体領域を形成する方法は必ずしも偏析接合形成法に限るものではなく、高濃度の不純物層を十分薄く形成できる方法であればよい。半導体材料、ソース・ドレイン電極形成のためのメタル材料はＮｉやＣｏに限るものではなく、仕様に応じて適宜変更可能である。また、本発明の半導体素子は、半導体記憶装置や半導体論理回路装置に限定されるものではなく、負性微分抵抗特性を有するトンネル効果素子を利用した各種の半導体装置に適用することが可能である。
【００６５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６６】
【図１】第１の実施形態に係わるシリコントンネル効果素子の概略構成を示す断面図。
【図２】第１の実施形態におけるＶｄ−Ｉｄ特性を示す図。
【図３】（４）式をプロットして示す図。
【図４】ソース・ドレイン電極部のＡｓ及びＣｏのＳＩＭＳプロファイルを示す図。
【図５】偏析接合形成法の原理を説明するための工程断面図。
【図６】ＳＯＩ基板を用いた例を示す断面図。
【図７】第２の実施形態に係わるトンネル効果素子の概略構成を示す平面図。
【図８】第２の実施形態に係わるトンネル効果素子の概略構成を示す断面図。
【図９】第３の実施形態に係わるダブルゲート型トンネル効果素子の概略構成を示す断面図。
【図１０】第４の実施形態に係わるＳＲＡＭセルを示す等価回路図。
【図１１】第４の実施形態に係わるＳＲＡＭの電流・電圧特性を示す図。
【図１２】第５の実施形態に係わる電圧制御発振回路（ＶＣＯ）を示す等価回路図。
【図１３】第５の実施形態に係わる電圧制御発振回路（ＶＣＯ）の発振特性を示す図。
【符号の説明】
【００６７】
１１，２１…シリコン基板（第１の半導体領域）
１２，４２…ゲート絶縁膜
１３，３３，４３…ゲート電極
１４，３４，４４，６４…ソース電極
１５，３５，４５，６５…ドレイン電極
１６，３６，４６，６６…ｎ+ ソース領域（第２の半導体領域）
１７，３７，４７，６７…ｐ+ ドレイン領域（第３の半導体領域）
２２…マスク絶縁膜
２３…不純物イオン注入領域
２４…シリサイド膜
２６…高濃度不純物領域
３１，４１，６１…シリコン層（第１の半導体領域）
３８…シリコン基板
３９…埋め込み絶縁膜
５１…素子分離用絶縁膜
５２…層間絶縁膜
５３…配線
６３…第１のゲート電極
６９…第２のゲート電極
７１，８１…トンネル効果素子
７２…負荷素子
７３…ＭＯＳトランジスタ７３
８２…電源
８３…抵抗（Ｒ）
８４…インダクタ（Ｌ）
【特許請求の範囲】
【請求項１】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする半導体素子。
【請求項２】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の不純物濃度は１×１０19ｃｍ-3以上であり、前記第２及び第３の半導体領域の前記チャネル領域に接する部分のチャネル長方向の厚さは１０ｎｍ以下に形成され、且つ前記不純物濃度で決まる空乏層幅よりも薄く形成されていることを特徴とする半導体素子。
【請求項３】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の不純物プロファイルの急峻性が４ｎｍ／decade以下であることを特徴とする半導体素子。
【請求項４】
前記第１の半導体領域は、絶縁膜上に形成されたものであることを特徴とする請求項１〜３の何れかに記載の半導体素子。
【請求項５】
第１乃至第３の半導体領域はシリコンであり、前記ソース電極及びドレイン電極は金属又はシリサイドであることを特徴とする請求項１〜４の何れかに記載の半導体素子。
【請求項６】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域の上下にそれぞれゲート絶縁膜を介して形成された第１及び第２のゲート電極と、前記各ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする半導体素子。
【請求項７】
請求項１〜６の何れかに記載の半導体素子と、一端が前記半導体装置のドレイン電極に接続され、他端が電源に接続された負荷素子と、ソースが前記半導体装置のドレイン電極に接続され、ドレインがビット線に接続され、ゲートがワード線に接続されたＭＯＳトランジスタと、を具備してなる記憶信号蓄積部を有することを特徴とする半導体装置。
【請求項８】
請求項１〜６の何れかに記載の半導体素子と、この半導体装置と電源との間に挿入された、抵抗とインダクタンス素子の直列回路と、を具備してなる電圧制御発振回路を有することを特徴とする半導体装置。
【請求項１】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする半導体素子。
【請求項２】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の不純物濃度は１×１０19ｃｍ-3以上であり、前記第２及び第３の半導体領域の前記チャネル領域に接する部分のチャネル長方向の厚さは１０ｎｍ以下に形成され、且つ前記不純物濃度で決まる空乏層幅よりも薄く形成されていることを特徴とする半導体素子。
【請求項３】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の不純物プロファイルの急峻性が４ｎｍ／decade以下であることを特徴とする半導体素子。
【請求項４】
前記第１の半導体領域は、絶縁膜上に形成されたものであることを特徴とする請求項１〜３の何れかに記載の半導体素子。
【請求項５】
第１乃至第３の半導体領域はシリコンであり、前記ソース電極及びドレイン電極は金属又はシリサイドであることを特徴とする請求項１〜４の何れかに記載の半導体素子。
【請求項６】
チャネル領域を構成する第１の半導体領域と、前記第１の半導体領域の上下にそれぞれゲート絶縁膜を介して形成された第１及び第２のゲート電極と、前記各ゲート電極に対応して前記第１の半導体領域の両側に形成されたソース電極及びドレイン電極と、前記第１の半導体領域と前記ソース電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｎ+ 型の第２の半導体領域と、前記第１の半導体領域と前記ドレイン電極との間に形成された、前記第１の半導体領域よりも不純物濃度の高いｐ+ 型の第３の半導体領域とを具備し、
前記第２及び第３の半導体領域の前記チャネル領域に接する部分は、電圧無印加の状態においてチャネル長方向の全体にわたって空乏化され、前記チャネル領域と前記第２及び第３の半導体領域との間にトンネルダイオードが形成されることを特徴とする半導体素子。
【請求項７】
請求項１〜６の何れかに記載の半導体素子と、一端が前記半導体装置のドレイン電極に接続され、他端が電源に接続された負荷素子と、ソースが前記半導体装置のドレイン電極に接続され、ドレインがビット線に接続され、ゲートがワード線に接続されたＭＯＳトランジスタと、を具備してなる記憶信号蓄積部を有することを特徴とする半導体装置。
【請求項８】
請求項１〜６の何れかに記載の半導体素子と、この半導体装置と電源との間に挿入された、抵抗とインダクタンス素子の直列回路と、を具備してなる電圧制御発振回路を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−１４７８６１（Ｐ２００６−１４７８６１Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３６０４８（Ｐ２００４−３３６０４８）
【出願日】平成１６年１１月１９日（２００４．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月１９日（２００４．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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