半導体装置、及び半導体装置の特性劣化検出方法
【課題】半導体装置の故障に繋がるような特性劣化を検出することができる半導体装置、及び半導体装置の特性劣化検出方法を提供することである。
【解決手段】本発明にかかる半導体装置（ＩＰＤ）１は、ＩＰＤ１の初期特性値に基づき定められた設定値を記憶する設定値記憶部３と、所定のタイミングにおけるＩＰＤ１の特性値と設定値記憶部３に記憶された設定値とに基づき、ＩＰＤ１の特性劣化を検出する検出回路４と、を備える。また、本発明にかかる半導体装置（ＩＰＤ）１の特性劣化検出方法は、初期特性値に基づき定められた設定値を記憶し、所定のタイミングにおけるＩＰＤ１の特性値と記憶された設定値とに基づき、ＩＰＤ１の特性劣化を検出する。
【解決手段】本発明にかかる半導体装置（ＩＰＤ）１は、ＩＰＤ１の初期特性値に基づき定められた設定値を記憶する設定値記憶部３と、所定のタイミングにおけるＩＰＤ１の特性値と設定値記憶部３に記憶された設定値とに基づき、ＩＰＤ１の特性劣化を検出する検出回路４と、を備える。また、本発明にかかる半導体装置（ＩＰＤ）１の特性劣化検出方法は、初期特性値に基づき定められた設定値を記憶し、所定のタイミングにおけるＩＰＤ１の特性値と記憶された設定値とに基づき、ＩＰＤ１の特性劣化を検出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の特性劣化検出方法に関し、特に所謂インテリジェントパワーデバイス（ＩＰＤ）である半導体装置の特性劣化を検出する半導体装置、及び半導体装置の特性劣化検出方法に関する。
【背景技術】
【０００２】
大きな電力を扱うことが可能なデバイスの一つにパワーＭＯＳＦＥＴがある。このパワーＭＯＳＦＥＴは、他のパワーデバイスと比べてスイッチング速度が早い等の特徴がある。
【０００３】
特許文献１には、電源供給回路のオン、オフを切り替えるスイッチング素子として用いられる半導体素子（パワーＭＯＳＦＥＴ）のオン故障の兆候を検出し、回路の遮断機能が不能となる前の時点で半導体素子をオフすることにより、電力供給回路を保護することが可能な、電力供給回路のオン故障検出装置が開示されている。特許文献１に開示されている技術では、パワーＭＯＳＦＥＴのゲートにゲート抵抗を設け、パワーＭＯＳＦＥＴがオンしているときのゲート抵抗の電圧降下を測定することで、絶縁破壊に起因したオン故障を事前に察知することができる。
【０００４】
また、特許文献２には、パワーＭＯＳＦＥＴが半故障の状態でも故障判定できる故障検知回路に関する技術が開示されている。特許文献２に開示されている技術では、パワーＭＯＳＦＥＴを用いたスイッチングモジュールにおいて、出力電圧を比較する比較回路を２つに分け、パワーＭＯＳＦＥＴが正常にＯＦＦになっていることを判定する手段と、パワーＭＯＳＦＥＴが正常にＯＮになっていることを判定する手段とを独立に設け、更にそれぞれの判定信号を入力し故障を判定する故障判定回路を設けている。
【０００５】
また、非特許文献１には、インテリジェントパワーデバイス（ＩＰＤ）が開示されている。図２５は、非特許文献１に開示されているＩＰＤを組み込んだ回路例を示す図である。ＩＰＤ１０１は、ＶＣＣ端子１０３とＧＮＤ（接地）端子との間に設置され、コントローラ１０２の出力端子１０８から出力される信号を入力端子１０６で受け、出力端子１０４に接続されている負荷１０９の制御を行なう。また、ＩＰＤ１０１は自己診断の機能を有し、自己診断の結果をＤＩＡＧ端子１０５を通してコントローラ１０２の入力端子１０７へ出力する。
【０００６】
また、図２６は非特許文献１に開示されているＩＰＤ１０１の詳細な回路図である。ＩＰＤ１０１は、入力端子１０６で受けた信号をロジック１１３で処理し、パワーＭＯＳＦＥＴ１１０を制御する。パワーＭＯＳＦＥＴ１１０は、ドレインが電源端子（ＶＣＣ）１０３と接続され、ソースが出力端子１０４と接続されている。出力端子１０４に接続された負荷１０９に流れる電流はパワーＭＯＳＦＥＴ１１０により制御される。また、ＩＰＤは、例えば過電流検出回路１１１、過熱検出回路１１２等の自己診断機能を有し、予め設定された判定値に達した場合には、パワーＭＯＳＦＥＴをカットオフし、その情報を自己診断結果としてＤＩＡＧ端子１０５を通してコントローラへフィードバックすることができる。以下で、過電流検出回路１１１、過熱検出回路１１２が働く場合の動作について説明する。
【０００７】
まず、負荷ショートで過電流検出回路１１１が動作する場合について説明する。図２７（ａ）は、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流の変化を示す図である。負荷ショートが発生するとパワーＭＯＳＦＥＴへ電流定格を超えた過大な電流が流れ、パワーＭＯＳＦＥＴは発熱により破壊される。通常、ＩＰＤには過大な電流が流れることを防ぐ電流制限回路が設けられている。この電流制限回路を用いることで、図２７（ｂ）に示すように過大な電流をある程度まで抑えることが可能である。しかし、この場合も時間と共に発熱しパワーＭＯＳＦＥＴは破壊に至る。
【０００８】
そこで、図２６に示すＩＰＤには、過電流検出回路１１１が設けられている。この過電流検出回路１１１は、図２７（ｃ）に示すように、パワーＭＯＳＦＥＴに流れる電流が、あらかじめＩＰＤに設定されている電流検出閾値を超えた場合、パワーＭＯＳＦＥＴをカットオフする機能を有する。この機能によりパワーＭＯＳＦＥＴの発熱による破壊を防止することが可能となる。
【０００９】
図２８は、過電流検出回路１１１の一例を示す図である。過電流検出回路１１１はコンパレータ１１６を含み、コンパレータ１１６の一方の入力には出力端子１０４の電位が供給され、他方の入力には電流検出閾値１１５が供給され、コンパレータ１１６の出力はロジック１１３へ入力される。ここで、パワーＭＯＳＦＥＴ１１０のオン抵抗を１００ｍΩ、電流定格を２Ａとした場合、電流検出閾値は、例えば０．５Ｖ（＝１００ｍΩ×５Ａ）と設計される。この条件では、パワーＭＯＳＦＥＴの出力電流が５Ａを超えた場合に、ロジックによりドライバ１１４が制御され、パワーＭＯＳＦＥＴ１１０がカットオフされることになる。
【００１０】
次に、負荷ショートで過熱検出回路１１２が動作する場合について説明する。図２９（ａ）は、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流の変化、及びパワーＭＯＳＦＥＴの温度の変化を示す図である。負荷ショートが発生するとパワーＭＯＳＦＥＴへ電流定格を超えた電流が流れ、パワーＭＯＳＦＥＴは発熱により破壊される。通常、ＩＰＤには過大な電流が流れることを防ぐ電流制限回路が設けられている。この電流制限回路を用いることで、図２９（ｂ）に示すように過大な電流をある程度まで抑えることが可能である。しかし、この場合も時間と共に発熱しパワーＭＯＳＦＥＴは破壊に至る。
【００１１】
そこで、図２６に示すＩＰＤには、過熱検出回路１１２が設けられている。この過熱検出回路１１２は、図２９（ｃ）に示すように、パワーＭＯＳＦＥＴの温度が、あらかじめＩＰＤに設定されている温度検出閾値を超えた場合、パワーＭＯＳＦＥＴをカットオフする機能を有する。この機能によりパワーＭＯＳＦＥＴの発熱による破壊を防止することが可能となる。
【００１２】
図３０は、過熱検出回路１１２の一例を示す図である。過熱検出回路１１２は、コンパレータ１１８を含み、コンパレータ１１８の一方の入力にはパワーＭＯＳＦＥＴと熱的に結合されたダイオード１１９の電圧降下が供給され、他方の入力には温度検出閾値１１７が供給され、コンパレータ１１８の出力はロジック１１３に入力される。ダイオード１１９のカソードは定電流源１２０と接続されている。ここで、２７℃のダイオードの電圧降下を０．７Ｖ、温度変化を−２ｍＶ／℃、温度定格を１５０℃とした場合、温度検出閾値は０．４０４Ｖ（＝０．７Ｖ−２ｍＶ／℃ × （１７５℃ −２７℃））と設計される。この条件では、パワーＭＯＳＦＥＴの温度が１７５℃を超えた場合に、ロジック１１３によりドライバ１１４が制御され、パワーＭＯＳＦＥＴ１１０がカットオフされることになる。
【００１３】
このように、図２６に示したＩＰＤでは、過電流検出回路１１１、過熱検出回路１１２がそれぞれ独立に動作をし、異常状態においてパワーＭＯＳＦＥＴの破壊を防止することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−１７４７５６号公報
【特許文献２】実用新案登録第２５９９７８８号公報
【非特許文献】
【００１５】
【非特許文献１】"ＭＯＳ集積回路（μＰＤ１６６００５）データ・シート（ＮＥＣエレクトロニクス）"<URL:http://www.eu.necel.com/_pdf/S19284EJ1V0DS00.PDF>
【発明の概要】
【発明が解決しようとする課題】
【００１６】
まず、パワーＭＯＳＦＥＴおよびこれを搭載した半導体装置（ＩＰＤ）の故障に関して説明する。図１１はＩＰＤの時間経過に伴う故障率の変化を示した図である。図１１に示すように、ＩＰＤの故障には、時間順に初期故障領域、偶発故障領域、摩耗故障領域の３つに分けることができる。また、図１２はＩＰＤの時間経過に伴う特性値の変化を示した図である。図１２に示すように、サージ等の異常状態を経験したＩＰＤでは、異常状態を経験していないＩＰＤ（寿命を全うしたＩＰＤ）に比べて早く故障する可能性が高い。本発明では、図１１における偶発故障領域における故障や、図１２における特性が変化する直前（図中のＡ点、Ｂ点）における故障を未然に防ぐことが可能な半導体装置（ＩＰＤ）を提供する。
【００１７】
ＩＰＤの故障例としては、（１）パワーＭＯＳＦＥＴのオン抵抗増加による故障、（２）パワーＭＯＳＦＥＴのリーク電流増加による故障、（３）パワーＭＯＳＦＥＴのゲートリーク電流増加による故障、（４）パワーＭＯＳＦＥＴを有するＩＰＤの消費電流変動による故障、の４つが挙げられる。以下で、各故障例について説明する。
【００１８】
（１）パワーＭＯＳＦＥＴのオン抵抗増加による故障
まず、パワーＭＯＳＦＥＴのオン抵抗増加による故障について説明する。図１３は、負荷ショート等により過大な電流がパワーＭＯＳＦＥＴに流れた状態を示す図である。図１３に示すように、過大な電流がパワーＭＯＳＦＥＴへ流れることにより、パワーＭＯＳＦＥＴの金属−半導体の境界でエレクトロマイグレーションが発生する。図１４、図１５、図１６はパワーＭＯＳＦＥＴで発生したエレクトロマイグレーションを説明するための図である。図１４に示すように、パワーＭＯＳＦＥＴに大電流が流れることで金属−半導体の境界においてエレクトロマイグレーションが発生し、パワーＭＯＳＦＥＴ自体の抵抗が増加する。
【００１９】
図１５に示すように、このエレクトロマイグレーションが更に成長すると、パワーＭＯＳＦＥＴセルのベース領域の抵抗成分に影響を及ぼすようになる。この結果、図１６に示すように、パワーＭＯＳＦＥＴの寄生バイポーラトランジスタが動作し、特に、スイッチングにおけるターンオフで、パワーＭＯＳＦＥＴを構成するセルの中で最も影響を受けたセルへ電流集中が発生する。この寄生バイポーラトランジスタによる電流集中により特定のセルが急に発熱し、パワーＭＯＳＦＥＴが故障する。この事例は、パワーＭＯＳＦＥＴのオン抵抗の変化は小さなものであるが、このオン抵抗の上昇が瞬時にパワーＭＯＳＦＥＴを故障させる場合の事例である。
【００２０】
（２）パワーＭＯＳＦＥＴのリーク電流増加による故障
図１７は、パワーＭＯＳＦＥＴの製造ばらつきが原因で、ソース拡散領域（Ｎ＋）の横広がりが大きくなった場合を示す図である。ソース拡散領域の横広がりが大きいパワーＭＯＳＦＥＴでは、パワーＭＯＳＦＥＴセルの実行チャネル長が短いため、図１８に示すようにドレイン・ソース間電圧が大きくなると他のセルより多くの電流が流れる。そのため、ソレノイドなどのアクチュエータが負荷である場合、負荷の持つインダクタンス成分によりパワーＭＯＳＦＥＴのスイッチングにおけるターンオフでパワーＭＯＳＦＥＴのドレイン・ソース間電圧に高電圧が発生する。これにより、毎回のスイッチングでそのパワーＭＯＳＦＥＴセルに想定以上の電流が流れる。
【００２１】
このとき、図１９に示すように、該当セルを走る電子がインパクトイオン化を起こし、プラス電荷がパワーＭＯＳＦＥＴのゲート酸化膜に取り込まれる場合がある。ゲート酸化膜にプラス電荷が取り込まれると、該当セルにおいてリーク電流が生じ、さらに他のセルよりも多くの電流が流れる（フィードフォワードの現象）。最終的には、該当セルでまかないきれない電流が集中することで、セル自体が急に発熱し故障に至る。この事例は、パワーＭＯＳＦＥＴの総リーク電流としては小さな値であるが、電流が特定セルに集中することにより瞬時にパワーＭＯＳＦＥＴが故障する場合の事例である。
【００２２】
（３）パワーＭＯＳＦＥＴのゲートリーク電流増加による故障
次に、パワーＭＯＳＦＥＴにサージ電圧が印加され、パワーＭＯＳＦＥＴのゲート酸化膜にリーク箇所が生じた場合を考える。図２０は、サージ電圧印加によりゲート・ソース間にリーク箇所が生じた場合を示す図である。パワーＭＯＳＦＥＴは、図２１に示すように、セルと呼ばれる単位構成が複数並列接続されている。このうち、サージ電圧印加により１つのセルのゲート・ソース間にリーク箇所が生じても、リークの値が小さい場合、すなわち、ドライバの電流供給能力がリーク電流に対して大きい場合、パワーＭＯＳＦＥＴの動作に影響を与えない。
【００２３】
しかし、ゲート・ソース間に電圧が印加され続けると（パワーＭＯＳＦＥＴのオン状態）、リーク箇所の電流量が突如増し、不可逆的な遷移を見せることがある。この不可逆的な遷移が生じるとパワーＭＯＳＦＥＴの動作に影響を及ぼし、ゲート・ソース電圧を印加してもパワーＭＯＳＦＥＴがオン状態とならない、いわゆるオフ故障を起こす。
【００２４】
次に、リーク箇所がゲート・ドレイン間である場合について説明する。図２２は、サージ電圧印加によりゲート・ドレイン間にリーク箇所が生じた場合を示す図である。上記と同様に、パワーＭＯＳＦＥＴは、図２３に示すように、セルと呼ばれる単位構成が複数並列接続されている。このうち、サージ電圧印加により１つのセルのゲート・ドレイン間にリーク箇所が生じても、リークの値が小さい場合、すなわち、ドライバの電流供給能力がリーク電流に対して大きい場合、パワーＭＯＳＦＥＴの動作に影響を与えない。
【００２５】
しかし、ゲート・ドレイン間に電圧が印加され続けると（パワーＭＯＳＦＥＴのオン状態）、リーク箇所の電流量が突如増し、不可逆的な遷移を見せることがある。この不可逆的な遷移が生じるとパワーＭＯＳＦＥＴの動作に影響を及ぼし、パワーＭＯＳＦＥＴがオフ状態とならない、いわゆるオン故障を起こす。
【００２６】
この事例は、いずれの場合もパワーＭＯＳＦＥＴのゲートリーク電流としては小さな値であるが、電流が突如増すことにより、パワーＭＯＳＦＥＴを制御することができなくなる故障の事例である。
【００２７】
（４）ＩＰＤの消費電流変動による故障
次に、図２４（ａ）に示すように、ＩＰＤの制御回路の配線パターン間（配線１と配線２の間）に配線パターンの残りがある場合を考える。ＩＰＤの製造段階の検査において、配線１と配線２が電気的にオープン状態となっておりその検査をパスしたとする。しかし、その後のＩＰＤ稼動時において、例えば環境温度の変化により、配線パターン残りが伸縮し配線１と配線２が抵抗成分を持ちながら電気的にショート状態となると、配線１と配線２との間に電流が流れる。図２４（ｂ）はこの状態を示す回路図である。
【００２８】
この場合、配線パターン残りの抵抗が大きいため、ＩＰＤの総消費電流の変動は小さく、またＩＰＤの動作に影響を及ぼすものでもない。しかしながら、ＩＰＤが更に稼動されると、配線パターン残りの抵抗が小さくなり、突如としてＩＰＤに影響を及ぼす。この影響により、ＩＰＤは制御不能となり故障と判断される。この事例は、ＩＰＤの総消費電流の増減としては小さな値であるが、配線パターン残りの抵抗成分の変動により突如として故障にいたる場合を示す事例である。
【００２９】
以上、４つの故障例で示したとおり、ＩＰＤの故障へ至るまでには、パワーＭＯＳＦＥＴのオン抵抗、リーク電流（ゲートリーク、オフリーク）、ＩＰＤの消費電流の小さな変化があり、その後これらの値が急峻に変化し、故障が生じる。つまり、偶発故障領域の故障を未然に防ぐ、あるいはサージ等の異常状態を経験したＩＰＤのその後の劣化進行による故障を防ぐためには、前述のパワーＭＯＳＦＥＴのオン抵抗、リーク電流、ＩＰＤの消費電流の小さな変化をモニターすることが必要となる。
【００３０】
また、前述の通り、図２５、図２６で説明したＩＰＤは、異常状態からパワーＭＯＳＦＥＴを保護するために、過電流検出回路、過熱検出回路を備えている。しかしながら、ＩＰＤが突然状態遷移を起こし、ＩＰＤの機能が損なわれる場合には、過電流検出回路、過熱検出回路で充分にＩＰＤを保護できるわけではない。
【００３１】
例えば、異常状態として負荷がショートした場合を考える。前述の通り、負荷のショートにより、たとえ電流制限によりパワーＭＯＳＦＥＴへ流れる電流が制限されたとしても、一時的にはパワーＭＯＳＦＥＴへは定格を超えた大電流が流れる。この大電流により、パワーＭＯＳＦＥＴを構成するセルのうち電流密度の高い一部のセルにエレクトロマイグレーションが発生する。そして、ＩＰＤが稼動している間エレクトロマイグレーションが進行し、ＩＰＤの特性としては出力オン抵抗が若干高くなる。
【００３２】
例えば、ＩＰＤのパワーＭＯＳＦＥＴを構成するセルが１５０００セルあり、その中の１０００セルがエレクトロマイグレーションにより抵抗値が高くなるとする。この場合、オープン状態、すなわち抵抗値が無限大となると、ＩＰＤのパワーＭＯＳＦＥＴのオン抵抗は１５０００／１４０００倍となる。つまり、製造初期のオン抵抗が１００ｍΩである場合、エレクトロマイグレーションによるオン抵抗は１０７．１４３ｍΩとなる。
【００３３】
この場合、ＩＰＤのその後の稼動が定格以内、例えば出力電流が２Ａ以内であれば、パワーＭＯＳＦＥＴの電圧降下は最大２１４．２８６ｍＶととなり、前述の過電流検出回路は当然ながら働かない（過電流検出の閾値を５００ｍＶとした場合）。また過熱検出回路も通常動作において温度定格（例えば１５０℃）に充分なマージンをとり、例えば１００℃以下となるように、ＩＰＤの使用条件を設定しているため、過熱検出回路も働かない（過熱検出の閾値を１７５℃とした場合）。
【００３４】
しかしながら、上述したＩＰＤの故障例の「（１）パワーＭＯＳＦＥＴのオン抵抗増加による故障」で説明したとおり、パワーＭＯＳＦＥＴのセルにおけるエレクトロマイグレーションは通常動作のスイッチング、特にターンオフで寄生バイポーラトランジスタが動作する。この寄生バイポーラトランジスタによる電流集中により特定のセルが急に発熱し、パワーＭＯＳＦＥＴが故障する。このように、パワーＭＯＳＦＥＴは突然の状態遷移により突如破壊に至る場合もある。よって、背景技術で説明したＩＰＤが備える過電流検出回路や過熱検出回路では突然の状態遷移に対しては対応できないため、ＩＰＤが故障する場合があるという問題があった。
【課題を解決するための手段】
【００３５】
本発明にかかる半導体装置は、半導体装置の初期特性値に基づき定められた設定値を記憶する設定値記憶部と、所定のタイミングにおける前記半導体装置の特性値と前記設定値記憶部に記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する検出回路と、を備える。
【００３６】
本発明にかかる半導体装置では、半導体装置の初期特性値に基づき定められた設定値と所定のタイミングにおける前記半導体装置の特性値とに基づき、半導体装置の故障に繋がるような特性劣化を検出することができるので、半導体装置の故障を未然に防ぐことができる。
【００３７】
本発明にかかる半導体装置の特性劣化検出方法は、前記半導体装置の初期特性値に基づき定められた設定値を記憶し、所定のタイミングにおける前記半導体装置の特性値と前記記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する。
【００３８】
本発明にかかる半導体装置の特性劣化検出方法では、半導体装置の初期特性値に基づき定められた設定値と所定のタイミングにおける前記半導体装置の特性値とに基づき、半導体装置の故障に繋がるような特性劣化を検出することができるので、半導体装置の故障を未然に防ぐことができる。
【発明の効果】
【００３９】
本発明により半導体装置の故障に繋がるような特性劣化を検出することができる半導体装置、及び半導体装置の特性劣化検出方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】実施の形態１にかかる半導体装置（ＩＰＤ）を示すブロック図である。
【図２】実施の形態１にかかる半導体装置（ＩＰＤ）の詳細を説明するためのブロック図である。
【図３】実施の形態１にかかる半導体装置（ＩＰＤ）のオン抵抗検出回路の一例を示す回路図である。
【図４】実施の形態１にかかる半導体装置（ＩＰＤ）のゲートリーク検出回路の一例を示す回路図である。
【図５】実施の形態１にかかる半導体装置（ＩＰＤ）のオフリーク検出回路の一例を示す回路図である。
【図６】実施の形態１にかかる半導体装置（ＩＰＤ）の消費電流検出回路の一例を示す回路図である。
【図７】実施の形態１にかかる半導体装置（ＩＰＤ）の設定値記憶部の一例を示す回路図である。
【図８】実施の形態１にかかる半導体装置（ＩＰＤ）の製造から異常検出までのフローを説明するためのフローチャートである。
【図９】実施の形態２にかかる半導体装置（ＩＰＤ）を示すブロック図である。
【図１０】実施の形態２にかかる半導体装置（ＩＰＤ）の製造から異常検出までのフローを説明するためのフローチャートである。
【図１１】ＩＰＤの時間経過に伴う故障率の変化を示す図である。
【図１２】ＩＰＤの時間経過に伴う特性値の変化を示す図である。
【図１３】負荷ショートによりパワーＭＯＳＦＥＴに過大な電流が流れた場合を示す図である。
【図１４】パワーＭＯＳＦＥＴにエレクトロマイグレーションが発生した状態を示す部分断面図である。
【図１５】パワーＭＯＳＦＥＴにエレクトロマイグレーションが発生した状態を示す部分断面図である。
【図１６】パワーＭＯＳＦＥＴに寄生バイポーラトランジスタが発生した状態を示す部分断面図である。
【図１７】パワーＭＯＳＦＥＴのソース拡散領域の横広がりが大きい場合を示す部分断面図である。
【図１８】パワーＭＯＳＦＥＴのソース拡散領域の横広がりが大きい場合のドレイン・ソース間電圧と電流値との関係を示す図である。
【図１９】パワーＭＯＳＦＥＴのゲート酸化膜にプラス電荷が取り込まれた場合を示す部分断面図である。
【図２０】サージ電圧印可によりパワーＭＯＳＦＥＴのゲート・ソース間にリーク箇所が生じた場合を示す部分断面図である。
【図２１】パワーＭＯＳＦＥＴのゲート・ソース間にリーク箇所が生じた場合の等価回路図である。
【図２２】サージ電圧印可によりパワーＭＯＳＦＥＴのゲート・ドレイン間にリーク箇所が生じた場合を示す部分断面図である。
【図２３】パワーＭＯＳＦＥＴのゲート・ドレイン間にリーク箇所が生じた場合の等価回路図である。
【図２４】（ａ）ＩＰＤの制御回路の配線パターン間（配線１と配線２の間）に配線パターンの残りがある場合を示す部分平面図である。（ｂ）配線パターン間（配線１と配線２の間）がショートした場合の回路図である。
【図２５】背景技術にかかるインテリジェントパワーデバイス（ＩＰＤ）を組み込んだ回路例を示すブロック図である。
【図２６】背景技術にかかるＩＰＤのブロック図である。
【図２７】背景技術にかかるＩＰＤにおいて、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流の変化を示す図である。（ａ）は電流制限回路、過電流検出回路を有しない場合。（ｂ）は電流制限回路を有する場合。（ｃ）は電流制限回路および過電流検出回路を有する場合。
【図２８】過電流検出回路の一例を示す回路図である。
【図２９】背景技術にかかるＩＰＤにおいて、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流と温度の変化を示す図である。（ａ）は電流制限回路、過熱検出回路を有しない場合。（ｂ）は電流制限回路を有する場合。（ｃ）は電流制限回路および過熱検出回路を有する場合。
【図３０】過熱検出回路の一例を示す回路図である。
【発明を実施するための形態】
【００４１】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施の形態にかかるＩＰＤ（半導体装置）１を示すブロック図である。本実施の形態にかかるＩＰＤ１は、半導体製造工程により製造され、半導体チップ（またはウェハ）が完成した状態のＩＰＤ１の初期特性値に基づき定められた設定値を記憶する設定値記憶部３と、ＩＰＤ１がＥＣＵ（エンジンコントロールユニット）等のシステムに設置された状態での所定のタイミングにおけるＩＰＤ１の特性値と、設定値記憶部３に記憶された設定値とに基づき、ＩＰＤ１の特性劣化を検出する検出回路４と、を備える。
【００４２】
本実施の形態にかかるＩＰＤ１が備えるパワー半導体素子は、例えばパワーＭＯＳＦＥＴ２である。パワーＭＯＳＦＥＴ２は、例えばＮ型のパワーＭＯＳＦＥＴであり、ドレインが電源端子（Ｖｃｃ）５と接続され、ソースが出力端子（ＯＵＴ）６と接続され、ゲートが入力端子（ＩＮ）と接続されている。パワーＭＯＳＦＥＴ２のゲートには制御信号が供給される。なお、本実施の形態にかかる半導体装置１では、パワーＭＯＳＦＥＴ２と入力端子７との間にドライバ回路を設けてもよい。また、出力端子６には負荷が接続される。なお、パワー半導体素子は、パワーＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）でも良い。
【００４３】
本実施の形態にかかるＩＰＤ１において検出回路４とは、例えばパワーＭＯＳＦＥＴ２のオン抵抗の特性劣化を検出するための回路、パワーＭＯＳＦＥＴ２のゲートリークの特性劣化を検出するための回路、パワーＭＯＳＦＥＴ２のオフリークの特性劣化を検出するための回路、ＩＰＤ１に流れる消費電流の特性劣化（電圧降下）を検出するための回路である。なお、本実施の形態ではこれら以外にも、ＩＰＤの特性劣化を検出するために用いることができる特性値であればどのようなものを用いてもよい。
【００４４】
また、本実施の形態にかかるＩＰＤ１では、検出回路４から検出結果が出力され、この検出結果は出力端子８から出力される。つまり、出力端子８からは、検出回路４が異常を検出した場合には異常を知らせる信号が出力され、検出回路４が異常を検出しない場合は正常を知らせる信号が出力される。ＩＰＤ１を制御するコントローラ（図２のマイクロコンピュータ１０）は、出力端子８から異常を知らせる信号が出力されると、例えば、ＩＰＤ１を交換する必要があることを知らせるメッセージを表示したり、ＩＰＤ１の制御パラメータを変更したり、ＩＰＤ１の動作を停止する。
【００４５】
また、検出回路４がＩＰＤ１の特性劣化を検出する際に用いる、所定のタイミングにおけるＩＰＤ１の特性値とは、例えばＩＰＤ１の電源投入時における特性値、ＩＰＤ１の入力端子７に制御信号が入力されたタイミングにおける特性値、コントローラからＩＰＤ１へＩＰＤ１の特性劣化を検出する旨の命令信号が入力されたタイミングにおける特性値、ＩＰＤ１の稼働中における一定周期毎における特性値などである。なお、ＩＰＤ１の特性値を取得する所定のタイミングは、これら以外にも任意に設定することができる。
【００４６】
次に、本実施の形態にかかるＩＰＤ（半導体装置）の詳細な構成について図２を用いて説明する。図２は本実施の形態にかかるＩＰＤ１の詳細な構成を示すブロック図である。本実施の形態にかかるＩＰＤ１は、パワーＭＯＳＦＥＴ２、ドライバ回路１２、電流制限回路１３、オープン検出回路１４、電流検出回路１５、温度検出回路１６、ＤＩＡＧ出力端子９を備える。
【００４７】
パワーＭＯＳＦＥＴ２のドレインは電源端子（Ｖｃｃ）５と接続され、ゲートはドライバ１２と接続され、ソースは出力端子（ＯＵＴ）６と接続されている。また、パワーＭＯＳＦＥＴ２のゲート・ソース間には、電流制限回路１３が接続されている。出力端子（ＯＵＴ）６には負荷ＲＬが接続されており、パワーＭＯＳＦＥＴ２は負荷ＲＬに対して電流を供給する。また、ドライバ回路１２はパワーＭＯＳＦＥＴ２を駆動するための回路である。
【００４８】
電流制限回路１３は、異常状態、例えば出力端子６と負荷のＧＮＤ端子が短絡された負荷ショートにより、パワーＭＯＳＦＥＴ２に過大電流が流れることでパワーＭＯＳＦＥＴ２が劣化・破壊することを防止するために出力電流を制限する回路である。電流制限回路１３を内蔵していない場合は、例えば１００Ａ以上の過大電流がパワーＭＯＳＦＥＴ２に流れる。しかし、電流制限回路１３を設けることで、パワーＭＯＳＦＥＴ２に流れる電流を１５Ａ程度に制限することができる。
【００４９】
オープン検出回路１４は、出力端子（ＯＵＴ）６のオープン状態を検出するための回路である。つまり、オープン検出回路１４は、本来、出力端子６に接続されているべき負荷ＲＬが接続されていないことを検出する回路である。
【００５０】
電流検出回路１５は、パワーＭＯＳＦＥＴ２に定格電流以上の電流が流れているかを検出する回路である。例えば、パワーＭＯＳＦＥＴ２の定格電流が２Ａの場合、何らかの異常（例えば、前述の負荷ショート）によりパワーＭＯＳＦＥＴ２に１５Ａの電流が流れた場合に電流検出される。
【００５１】
温度検出回路１６は、異常状態（例えば、前述の負荷ショート）により、パワーＭＯＳＦＥＴ２の温度が予め設定された温度（例えば１７５℃）を超えた場合に異常を検出する回路である。
【００５２】
オープン検出回路１４、電流検出回路１５、温度検出回路１６の各出力はＡＮＤ回路１７に入力される。そして、オープン検出回路１４、電流検出回路１５、温度検出回路１６の各出力のすべてがＨレベル（Ｈｉｇｈレベル、正常）である場合、ＡＮＤ回路１７はＨレベルの信号をインバータ１８とＡＮＤ回路１１に出力する。インバータ１８はＡＮＤ回路１７からのＨレベル信号をＬレベル（Ｌｏｗレベル）信号に反転し、Ｌレベル信号をＮ型ＭＯＳトランジスタＭＮ１のゲートに供給する。この場合、ＭＮ１のゲートはＬレベルであるため、ＤＩＡＧ出力端子９からは正常を示すＨレベル信号が出力される。
【００５３】
一方、オープン検出回路１４、電流検出回路１５、温度検出回路１６の各出力のうちいずれかがＬレベル（異常）である場合、ＡＮＤ回路１７はＬレベルの信号をインバータ１８に出力する。インバータ１８はＡＮＤ回路１７からのＬレベル信号をＨレベル信号に反転し、Ｈレベル信号をＮ型ＭＯＳトランジスタＭＮ１のゲートに供給する。ＭＮ１のゲートはＨレベルであるため、ＤＩＡＧ出力端子９からは異常を示すＬレベル信号が出力される。
【００５４】
つまり、ＤＩＡＧ出力端子９からは、オープン検出回路１４が出力端子（ＯＵＴ）６に負荷が接続されていない状態を検出した場合、電流検出回路１５が過大な電流が流れている状態を検出した場合、温度検出回路１６が過大な温度となっている状態を検出した場合、のいずれか１つ以上の場合に、コントローラ（マイクロコンピュータ）１０へ異常を通知する信号が出力される。
【００５５】
また、ＩＰＤ１を制御するコントローラ（マイクロコンピュータ）１０は、ＩＰＤ１の入力端子（ＩＮ）７にＩＰＤ１をオン／オフする制御信号を出力する。この制御信号は、ＩＰＤ１のＡＮＤ回路１１に入力される。また、ＡＮＤ回路１１には、ＡＮＤ回路１７からの出力も入力される。よって、ＡＮＤ回路１１は、マイクロコンピュータ１０からの信号がＨレベルで、かつＡＮＤ回路１７からの信号がＨレベルである場合に、Ｈレベル信号をドライバ回路１２へ出力する。一方、ＡＮＤ回路１１は、マイクロコンピュータ１０からの信号とＡＮＤ回路１７からの信号の少なくとも１つがＬレベルである場合に、Ｌレベル信号をドライバ回路１２へ出力する。ドライバ回路１２は、ＡＮＤ回路１１がＨレベル信号を出力した場合はパワーＭＯＳＦＥＴ２を駆動し、ＡＮＤ回路１１がＬレベル信号を出力した場合はパワーＭＯＳＦＥＴ２を駆動しない。すなわち、オープン検出回路１４、電流検出回路１５、温度検出回路１６のいずれかが異常を示している場合は、ドライバ回路１２はパワーＭＯＳＦＥＴ２を駆動しないように制御する。
【００５６】
また、図２に示すように本実施の形態にかかるＩＰＤ１は、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０を備える。オン抵抗検出回路２０の中には、図１に示した設定値記憶部３に対応する回路と検出回路４に対応する回路がそれぞれ設けられている。ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０についても同様である。また、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０には、ＩＰＤ１に電源が投入されたことを通知するための電源投入信号が入力される。
【００５７】
オン抵抗検出回路２０は、パワーＭＯＳＦＥＴ２のオン抵抗の初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおけるオン抵抗の特性値がオン抵抗の初期特性値に基づき定められた設定値の１．１倍以上になった場合に、オン抵抗検出回路２０が異常を検出するものとする。
【００５８】
ゲートリーク検出回路３０は、オフ状態、又はオン状態において、パワーＭＯＳＦＥＴ２のゲートリークの初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおけるゲートリークの特性値が、ゲートリークの初期特性値（製造時の特性値）に基づき定められた設定値である１μＡ以上となった場合に、ゲートリーク検出回路３０が異常を検出するものとする。ここで、初期特性値に基づき定められた設定値とは、ゲートリークの初期特性値（例えば、０μＡ）に対して任意の値（例えば、１μＡ）を加えた値を設定値（＝０μＡ＋１μＡ）とすることである。
【００５９】
オフリーク検出回路４０は、パワーＭＯＳＦＥＴ２のオフリークの初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおけるオフリークの特性値が、オフリークの初期特性値（製造時の特性値）に基づき定められた設定値である１μＡ以上となった場合に、オフリーク検出回路４０が異常を検出するものとする。ここで、初期特性値に基づき定められた設定値とは、オフリークの初期特性値（例えば、０μＡ）に対して任意の値（例えば、１μＡ）を加えた値を設定値（＝０μＡ＋１μＡ）とすることである。
【００６０】
消費電流検出回路５０は、ＩＰＤ１の内部ＧＮＤ配線（内部基準配線）５５に流れる消費電流Ｉｃの初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるＩＰＤ１の消費電流の特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおける消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．１倍以上になった場合に、消費電流検出回路５０が異常を検出するものとする。
【００６１】
オン抵抗検出回路２０の出力２１、ゲートリーク検出回路３０の出力３１、オフリーク検出回路４０の出力４１、消費電流検出回路５０の出力５１はそれぞれ、ＮＡＮＤ回路１９に入力される。本実施の形態では、例えば各出力２１、３１、４１、５１がＨレベルの時は正常であり、Ｌレベルの時は異常であるとしている。ＮＡＮＤ回路１９の出力はＮ型ＭＯＳトランジスタＭＮ２のゲートに接続されており、ＮＡＮＤ回路１９がＬレベルの信号を出力する場合は、出力端子（Ｗａｒｎｉｎｇ）８から正常を示すＨレベルの信号が出力される。一方、ＮＡＮＤ回路１９がＨレベルの信号を出力する場合は、出力端子（Ｗａｒｎｉｎｇ）８から異常を示すＬレベルの信号が出力される。
【００６２】
すなわち、次の（１）から（４）の少なくとも１つ以上の条件が満たされた場合は、出力端子（Ｗａｒｎｉｎｇ）８から異常を示すＬレベル信号が出力され、次の（１）から（４）のいずれの条件も満たさない場合は、出力端子（Ｗａｒｎｉｎｇ）８から正常を示すＨレベル信号が出力される。
（１）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値が、パワーＭＯＳＦＥＴ２のオン抵抗の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
（２）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、設定値である１μＡ以上となった場合。
（３）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、設定値である１μＡ以上となった場合。
（４）所定のタイミングにおけるＩＰＤ１の消費電流の特性値が、ＩＰＤ１の消費電流の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
【００６３】
マイクロコンピュータ１０は、出力端子（Ｗａｒｎｉｎｇ）８からの信号を入力することで、ＩＰＤ１の経時劣化の状態等を判断することができる。また、マイクロコンピュータ１０は、異常を示す信号を入力した場合は、例えば、ＩＰＤ１を交換する必要があることを知らせるメッセージを表示したり、ＩＰＤ１の制御パラメータを変更したり、ＩＰＤ１の動作を停止することができる。
【００６４】
また、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０がＩＰＤ１の特性劣化を検出する際に用いる、所定のタイミングにおけるＩＰＤ１の特性値とは、例えばＩＰＤ１の電源投入時における特性値、ＩＰＤ１の入力端子７に制御信号が入力されたタイミングにおける特性値、コントローラからＩＰＤ１へＩＰＤ１の特性劣化を検出する旨の命令信号が入力されたタイミングにおける特性値、ＩＰＤ１の稼働中における一定周期毎における特性値などである。なお、ＩＰＤ１の特性値を取得する所定のタイミングは、これら以外にも任意に設定することができる。
【００６５】
次に、本実施の形態にかかるＩＰＤ１のオン抵抗検出回路２０の具体的な回路構成の一例について説明する。図３は、本実施の形態にかかるＩＰＤ１のオン抵抗検出回路２０の一例を示す回路図である。オン抵抗検出回路２０は、抵抗（第１の抵抗）Ｒｓ、抵抗（第２の抵抗）Ｒｆ、可変抵抗（第１の可変抵抗）Ｒａ１、コンパレータ（第１のコンパレータ）２５を有する。
【００６６】
抵抗Ｒｓは、一方がパワーＭＯＳＦＥＴ２のソース側のノード（第１のノード）２４に接続され、他方がノード（第２のノード）２６と接続されている。可変抵抗Ｒａ１は、一方がパワーＭＯＳＦＥＴ２のドレイン側のノード２２と接続され、他方がノード（第３のノード）２３と接続されている。抵抗Ｒｆは、一方がノード２３と接続され、他方がノード２６と接続されている。また、コンパレータ２５は、入力がノード２３、ノード２４と接続され、出力２１が図２のＮＡＮＤの入力に接続されている。
【００６７】
図３に示すオン抵抗検出回路２０において、パワーＭＯＳＦＥＴ２をオンさせると、パワーＭＯＳＦＥＴ２のソースから電流Ｉｏｕｔが流れる。このとき、電源端子（Ｖｃｃ）５とノード２６（出力端子（ＯＵＴ）６）との間の電圧Ｖｃｃ−Ｖｏｕｔと、パワーＭＯＳＦＥＴ２のドレイン・ソース間電圧Ｖｄｓを測定すると、次の関係が成り立つ。
【００６８】
Ｖｄｓ／（Ｖｃｃ−Ｖｏｕｔ）＝Ｒｏｎ×Ｉｏｕｔ／（Ｒｏｎ×Ｉｏｕｔ＋Ｒｓ×Ｉｏｕｔ）＝Ｒｏｎ／（Ｒｏｎ＋Ｒｓ）・・・式１
【００６９】
式１において、ＲｏｎはパワーＭＯＳＦＥＴ２のオン抵抗の初期特性値に基づき定められた設定値である。よって、パワーＭＯＳＦＥＴ２のオン抵抗が、オン抵抗の初期特性値に基づき定められた設定値の１．１倍となるようなＲａ１を、次の関係式を用いて求めることができる。
【００７０】
Ｒｏｎ×１．１／（Ｒｏｎ×１．１＋Ｒｓ）＝Ｒａ１／（Ｒａ１＋Ｒｆ）・・・式２
【００７１】
例えば、オン抵抗の設定値をＲｏｎ＝１００ｍΩ、Ｒｓ＝１０ｍΩ、Ｒｆ＝１０ｋΩとすると、式２を用いて、Ｒａ１＝１１０ｋΩとなる。よって、この値の抵抗値をオン抵抗検出回路２０の設定値とする。
【００７２】
このとき、図３に示すオン抵抗検出回路２０のノード２３には、電源端子（Ｖｃｃ）５と出力端子（ＯＵＴ）６との間の電圧Ｖｃｃ−Ｖｏｕｔを、抵抗Ｒａ１と抵抗Ｒｆの抵抗値に基づき分割された電圧値であるＶｒｅｆが発生する（Ｖｒｅｆは設定値なので不変）。また、オン抵抗検出回路２０のノード２４には、電源端子（Ｖｃｃ）５と出力端子（ＯＵＴ）６との間の電圧Ｖｃｃ−Ｖｏｕｔを、パワーＭＯＳＦＥＴ２のオン抵抗Ｒｏｎと抵抗Ｒｓの値に基づき分割された電圧値であるＶｍが発生する。
【００７３】
ここで、初期状態では、Ｒａ１＝１１０ｋΩ、Ｒｆ＝１０ｋΩであり、また、Ｒｏｎ＝１００ｍΩ、Ｒｓ＝１０ｍΩであるため、ノード２３の電圧Ｖｒｅｆは、ノード２４の電圧Ｖｍよりも小さい。コンパレータ２５は、ノード２３の電圧Ｖｒｅｆとノード２４の電圧Ｖｍを比較し、Ｖｒｅｆ＜Ｖｍの場合は正常を示す信号（Ｈレベル）を出力する。
【００７４】
一方、パワーＭＯＳＦＥＴ２の特性劣化により、オン抵抗Ｒｏｎの値が大きくなるにつれて、ノード２４の電圧Ｖｍも次第に小さくなる。よって、コンパレータ２５は、ノード２３の電圧Ｖｒｅｆとノード２４の電圧Ｖｍとを比較し、Ｖｒｅｆ≧Ｖｍの場合は異常を示す信号（Ｌレベル）を出力する。つまり、パワーＭＯＳＦＥＴ２のオン抵抗がＲｏｎ×１．１（すなわち、１１０ｍΩ）以上になった場合、ノード２３の電圧Ｖｒｅｆとノード２４の電圧ＶｍはＶｒｅｆ≧Ｖｍとなるため、この大小関係をコンパレータ２５を用いて比較することで、パワーＭＯＳＦＥＴ２のオン抵抗の異常を検出することができる。
【００７５】
なお、図３に示したオン抵抗検出回路は一例であり、パワーＭＯＳＦＥＴ２のオン抵抗を検出することができる回路であれば、どのような回路を用いてもよい。
【００７６】
また、Ｒａ１の値をオン抵抗検出回路２０の設定値とする場合は、例えば図７に示す回路（設定値記憶部）を用いることができる。図７に示す回路は、ノード６０とノード６１との間に直列に接続された複数の抵抗を備える。図７に示す抵抗の値は一例であり、任意に変更可能である。また、ノード６０は図３のオン抵抗検出回路２０のノード２２に対応し、ノード６１は図３のオン抵抗検出回路２０のノード２３に対応している。直列に接続された複数の抵抗の各々の両端には、それぞれＰ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６のソース・ドレインが接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６のゲートには、それぞれ定電流源６２−１〜６２−７が接続されている。定電流源６２−１〜６２−７と基準電源との間には、Ｐ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６に対応した位置にトリミング抵抗６３−１〜６３−７が設けられている。ここで、基準電源はＰ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６をオンさせることのできる電位であればよく、例えばＩＰＤ１の内部ＧＮＤ配線（内部基準配線）に接続されている。
【００７７】
例えば、本実施の形態で説明したようにＲａ１＝１１０ｋΩに設定する場合は、６４ｋΩ＋３２ｋΩ＋８ｋΩ＋４ｋΩ＋２ｋΩの抵抗を選択する（図７の場合は、６４ｋΩは必ず選択される）。つまり、トリミング抵抗６３−２、６３−３、６３−５、６３−７を、レーザを照射して切断することで、Ｐ型ＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１４、ＭＰ１６がオフする。よって、２ｋΩ、４ｋΩ、８ｋΩ、３２ｋΩの抵抗が選択されるため、ノード６０とノード６１との間の抵抗値は１１０ｋΩとなる。
【００７８】
図７に示す回路では、６４ｋΩ〜１３２ｋΩまで、１ｋΩ単位でＲａ１を設定することができる。よって、パワーＭＯＳＦＥＴ２のオン抵抗Ｒｏｎが個体に８０ｍΩ〜１２０ｍΩでばらついたとしても、オン抵抗Ｒｏｎの１．１倍の検出点を設定することができる。つまり、Ｒａ１を８８ｋΩ〜１３２ｋΩの範囲で設定すればよい。なお、図７に示したＲａ１を設定する回路は一例であり、Ｒａ１を設定することができる回路であればどのような回路を用いてもよい。
【００７９】
次に、本実施の形態にかかるＩＰＤ１のゲートリーク検出回路３０の具体的な回路構成の一例について説明する。図４は、本実施の形態にかかるＩＰＤ１のゲートリーク検出回路３０の一例を示す回路図である。ゲートリーク検出回路３０は、抵抗（第３の抵抗）Ｒｇ、可変抵抗（第２の可変抵抗）Ｒａ２、抵抗（第５の抵抗）Ｒｄ、定電圧源（第１の定電圧源）Ｖｉｎｉ、オペアンプ（第１のオペアンプ）３２、コンパレータ（第２のコンパレータ）３３を有する。
【００８０】
抵抗Ｒｇは、パワーＭＯＳＦＥＴ２のゲートに接続されており、一方がオペアンプ３２の一方の入力に接続され、他方がオペアンプ３２の他方の入力に接続される。可変抵抗Ｒａ２は、一方がパワーＭＯＳＦＥＴ２のドレイン側のノード３５に接続され、他方がノード３４と接続されている。抵抗Ｒｄは、一方がノード３４と接続され、他方が定電圧源Ｖｉｎｉの一方と接続されている。また、定電圧源Ｖｉｎｉの他方はノード３５と接続されている。オペアンプ３２の入力は抵抗Ｒｇの両端に接続され、出力はコンパレータ３３の一方の入力に接続されている。コンパレータ３３の入力の他方はノード３４と接続されており、出力３１は図２のＮＡＮＤの入力に接続されている。
【００８１】
ノード３４には、定電圧源Ｖｉｎｉの電圧値と可変抵抗Ｒａ２の抵抗値と抵抗Ｒｄの抵抗値とに基づき決定された電圧が発生する。ノード３４の電圧値は、基準電圧Ｖｒｅｆとしてコンパレータ３３に入力される。この基準電圧Ｖｒｅｆは、可変抵抗Ｒａ２の値を変更することで任意に変更することができる。
【００８２】
また、パワーＭＯＳＦＥＴ２にゲートリークがない場合、抵抗Ｒｇにはゲートリーク電流Ｉｇが流れない。この場合は、抵抗Ｒｇの両端、つまりオペアンプ３２の入力には電位差が生じない。しかし、パワーＭＯＳＦＥＴ２にゲートリークがある場合、抵抗Ｒｇにはゲートリーク電流Ｉｇが流れるため、抵抗Ｒｇの両端、つまりオペアンプ３２の入力には電位差が生じる。オペアンプ３２は、抵抗Ｒｇの両端の電位差に基づいて信号を出力する。つまり、ゲートリーク電流Ｉｇが大きくなるほど、抵抗Ｒｇの両端の電位差が大きくなり、オペアンプ３２の出力電圧は大きくなる。オペアンプ３２の出力電圧はコンパレータ３３の入力の一方に入力され、可変抵抗Ｒａ２により設定された基準電圧Ｖｒｅｆと比較される。コンパレータ３３は、オペアンプ３２の出力電圧が基準電圧Ｖｒｅｆよりも小さい場合は、正常を示すＨレベル信号を出力し、オペアンプ３２の出力電圧が基準電圧Ｖｒｅｆ以上である場合は、異常を示すＬレベル信号を出力する。
【００８３】
例えば、ゲートリーク検出回路３０を用いてゲートリーク電流Ｉｇが１μＡ以上となった場合を検出する際は、次のように可変抵抗Ｒａ２の抵抗値を設定する。まず、ゲートリーク電流Ｉｇが１μＡ流れた時に抵抗Ｒｇの両端に生じる電位差を求める。次に、この電位差がオペアンプ３２に入力された際にオペアンプ３２が出力する電圧値を求める。次に、この電圧値と基準電圧Ｖｒｅｆとが等しくなるように、可変抵抗Ｒａ２の抵抗値を決定する。このように可変抵抗Ｒａ２の抵抗値を設定することで、ゲートリーク電流Ｉｇが１μＡよりも小さい場合は、コンパレータ３３は正常を示すＨレベル信号を出力し、ゲートリーク電流Ｉｇが１μＡ以上の場合は、コンパレータ３３は異常を示すＬレベル信号を出力するように、設定することができる。
【００８４】
なお、ゲートリーク検出回路３０においても可変抵抗Ｒａ２の設定には、図７に示す回路を用いることができる。また、図４に示したゲートリーク検出回路は一例であり、パワーＭＯＳＦＥＴ２のゲートリークを検出することができる回路であれば、どのような回路を用いてもよい。
【００８５】
次に、本実施の形態にかかるＩＰＤ１のオフリーク検出回路４０の具体的な回路構成の一例について説明する。図５は、本実施の形態にかかるＩＰＤ１のオフリーク検出回路４０の一例を示す回路図である。オフリーク検出回路４０は、抵抗（第６の抵抗）Ｒｓ、可変抵抗（第３の可変抵抗）Ｒａ３、定電圧源（第２の定電圧源）Ｖｉｎｉ、Ｎ型ＭＯＳトランジスタＭＮ３〜ＭＮ５、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２、オペアンプ（第３のオペアンプ）４３を有する。
【００８６】
抵抗Ｒｓは、パワーＭＯＳＦＥＴ２のソースに接続されている。また、抵抗Ｒｓの両端は、それぞれオペアンプ４３の入力に接続されている。オペアンプ４３の出力はＮ型ＭＯＳトランジスタ（第１のトランジスタ）ＭＮ３のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ３のドレインはパワーＭＯＳＦＥＴ２のソースに、ソースはノード（第４のノード）４４に接続されている。ノード４４は、Ｎ型ＭＯＳトランジスタＭＮ５のドレイン及びゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ５のソースはＮ型ＭＯＳトランジスタＭＮ４のソースに、ゲートはＮ型ＭＯＳトランジスタＭＮ４のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ４のドレインはノード（第５のノード）４２に接続されている。ここで、Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５はカレントミラー回路（第１のカレントミラー回路）を構成する。
【００８７】
また、Ｐ型ＭＯＳトランジスタＭＰ１のソースはＰ型ＭＯＳトランジスタＭＰ２のソース、電源端子（Ｖｃｃ）５、及び定電圧源（第２の定電圧源）Ｖｉｎｉの一方と接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ１のゲート及びドレインは、Ｐ型ＭＯＳトランジスタＭＰ２のゲート及び可変抵抗（第３の可変抵抗）Ｒａ３の一方と接続されている。可変抵抗Ｒａ３の他方は、定電圧源Ｖｉｎｉの他方と接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ２のドレインはノード４２に接続されている。ここで、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２はカレントミラー回路（第２のカレントミラー回路）を構成する。また、ノード４２の出力４１は、図２のＮＡＮＤの入力に接続されている。
【００８８】
ノード４２には、定電圧源Ｖｉｎｉの電圧値と可変抵抗Ｒａ３の抵抗値とに基づき決定された電流Ｉａが流れる。また、オフリーク電流Ｉｏｆｆが流れていない場合は、抵抗Ｒｓの両端には電位差が生じないため、オペアンプ４３の出力はＬレベル信号となり、Ｎ型ＭＯＳトランジスタＭＮ３はオンしない。この場合は、ノード４４には電流が流れないため、Ｎ型ＭＯＳトランジスタＭＮ４にも電流が流れない。よって、ノード４２に流れる電流はＩａのままとなる。この場合は、ノード４２がＨレベルとなり、オフリーク検出回路４０は正常を示すＨレベル信号を出力する。
【００８９】
一方、抵抗Ｒｓにオフリーク電流Ｉｏｆｆが流れると、抵抗Ｒｓの両端に電位差が生じる。オペアンプ４３の入力にはこの電位差が入力されるため、オペアンプ４３はこの電位差に応じた信号（Ｈレベル信号）をＮ型ＭＯＳトランジスタＭＮ３のゲートに出力する。Ｎ型ＭＯＳトランジスタＭＮ３のゲートにＨレベル信号が入力されると、ノード４４には電流Ｉｂが流れる。この電流Ｉｂの値は、オフリーク電流Ｉｏｆｆの大きさに応じて変化する。ノード４４に電流Ｉｂが流れると、Ｎ型ＭＯＳトランジスタＭＮ４にも電流Ｉｂが流れる。このため、ノード４２を流れる電流は、Ｉａ−Ｉｂとなる。よって、オフリーク電流Ｉｏｆｆの大きさが大きくなるにつれてＩｂも大きくなるので、ノード４２に流れる電流Ｉａ−Ｉｂは次第に小さくなる。そして、最終的にはノード４２はＬレベルとなり、オフリーク検出回路４０は異常を示すＬレベル信号を出力する。
【００９０】
例えば、オフリーク検出回路４０を用いてオフリーク電流Ｉｏｆｆが１μＡ以上となった場合を検出する際は、次のように可変抵抗Ｒａ３の抵抗値を設定する。まず、オフリーク電流Ｉｏｆｆが１μＡ流れた時に抵抗Ｒｇの両端に生じる電位差を求める。次に、この電位差がオペアンプ４３に入力された際にオペアンプ４３が出力する電圧値を求める。次に、この電圧値がＮ型ＭＯＳトランジスタＭＮ３のゲートに印加された場合にノード４４に流れる電流Ｉｂを求める。そして、この電流ＩｂがＮ型ＭＯＳトランジスタＭＮ４に流れた場合に、出力４１がＬレベル信号を出力するような電流Ｉａの値を決定する。そして、電流ＩｂがＮ型ＭＯＳトランジスタＭＮ４に流れていない状態で、この電流Ｉａがノード４２に流れるように可変抵抗Ｒａ３の抵抗値を決定する。このように可変抵抗Ｒａ３の抵抗値を設定することで、オフリーク電流Ｉｏｆｆが１μＡよりも小さい場合は、出力４１は正常を示すＨレベル信号を出力し、オフリーク電流Ｉｏｆｆが１μＡ以上の場合は、出力４１は異常を示すＬレベル信号を出力するように、設定することができる。
【００９１】
なお、オフリーク検出回路４０においても可変抵抗Ｒａ３の設定には、図７に示す回路を用いることができる。また、図５に示したオフリーク検出回路は一例であり、パワーＭＯＳＦＥＴ２のオフリークを検出することができる回路であれば、どのような回路を用いてもよい。
【００９２】
次に、本実施の形態にかかるＩＰＤ１の消費電流検出回路５０の具体的な回路構成の一例について説明する。図６は、本実施の形態にかかるＩＰＤ１の消費電流検出回路５０の一例を示す回路図である。消費電流検出回路５０は、抵抗（第４の抵抗）Ｒｃ、可変抵抗（第２の可変抵抗）Ｒａ４、抵抗（第５の抵抗）Ｒｅ、定電圧源（第１の定電圧源）Ｖｉｎｉ、オペアンプ（第２のオペアンプ）５２、コンパレータ（第３のコンパレータ）５３を有する。
【００９３】
抵抗Ｒｃは、ＩＰＤ１の内部ＧＮＤ配線（内部基準配線）５５、つまり、オープン検出回路１４、電流検出回路１５、温度検出回路１６、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、ＡＮＤ回路１７、インバータ１８、Ｎ型ＭＯＳトランジスタＭＮ１、ＮＡＮＤ回路１９、Ｎ型ＭＯＳトランジスタＭＮ２のＬレベルとなる配線とＩＰＤ１のＧＮＤ端子間に接続されており、一方がオペアンプ５２の一方の入力に接続され、他方がオペアンプ５２の他方の入力に接続される。オペアンプ５２の出力はコンパレータ５３の一方の入力に接続されている。コンパレータ５３の入力の他方はノード５４と接続されており、出力５１は図２のＮＡＮＤ回路１９の入力に接続されている。可変抵抗Ｒａ４は、一方がノード５４と接続され、他方が定電圧源Ｖｉｎｉの一方と接続されている。抵抗Ｒｅは一方がノード５４と接続され、他方が定電圧源Ｖｉｎｉの他方およびＧＮＤ端子と接続されている。
【００９４】
ノード５４には、定電圧源Ｖｉｎｉの電圧値と可変抵抗Ｒａ４の抵抗値と抵抗Ｒｅの抵抗値とに基づき決定された電圧が発生する。ノード５４の電圧値は、基準電圧Ｖｒｅｆとしてコンパレータ５３に入力される。この基準電圧Ｖｒｅｆは、可変抵抗Ｒａ４の値を変更することで任意に変更することができる。
【００９５】
通常動作時、抵抗Ｒｃには通常レベルの消費電流Ｉｃが流れ、そのレベルに応じた電位差が抵抗Ｒｃの両端に生じる。オペアンプ５２は、抵抗Ｒｃの両端の電位差を入力し、この電位差に応じた出力電圧をコンパレータ５３の一方の入力に出力する。コンパレータ５３に入力されたこの出力電圧は、可変抵抗Ｒａ４により設定された基準電圧Ｖｒｅｆと比較される。通常動作時は、オペアンプ５２の出力電圧は基準電圧Ｖｒｅｆよりも小さいため、コンパレータ５３は正常を示すＨレベル信号を出力する。しかし、パワーＭＯＳＦＥＴ２の特性劣化により、抵抗Ｒｃに流れる消費電流Ｉｃが上昇すると、抵抗Ｒｃの両端の電位差が上昇し、オペアンプ５２の出力電圧は大きくなる。そして、コンパレータ５３は、オペアンプ５２の出力電圧が基準電圧Ｖｒｅｆ以上である場合は、異常を示すＬレベル信号を出力する。
【００９６】
例えば、消費電流検出回路５０を用いて消費電流Ｉｃが初期特性値に基づき定められた設定値の１．１倍以上になった場合を検出する際は、次のように可変抵抗Ｒａ４の抵抗値を設定する。まず、初期特性値に基づき定められた設定値の１．１倍の消費電流Ｉｃが流れた時に抵抗Ｒｃの両端に生じる電位差を求める。次に、この電位差がオペアンプ５２に入力された際にオペアンプ５２が出力する電圧値を求める。そして、この電圧値と基準電圧Ｖｒｅｆが等しくなるように、可変抵抗Ｒａ４の抵抗値を決定する。このように可変抵抗Ｒａ４の抵抗値を設定することで、消費電流Ｉｃが初期特性値に基づき定められた設定値の１．１倍よりも小さい場合は、コンパレータ５３は正常を示すＨレベル信号を出力し、消費電流Ｉｃが初期特性値に基づき定められた設定値の１．１倍以上の場合は、コンパレータ５３は異常を示すＬレベル信号を出力するように、設定することができる。
【００９７】
なお、消費電流検出回路５０においても可変抵抗Ｒａ４の設定には、図７に示す回路を用いることができる。また、図６に示した消費電流検出回路は一例であり、消費電流を検出することができる回路であれば、どのような回路を用いてもよい。
【００９８】
次に、本実施の形態にかかる半導体装置の製造から異常検出までのフローを図８を用いて説明する。まず、本実施の形態にかかる半導体装置であるインテリジェントパワーデバイス（ＩＰＤ１）を製造する（ステップＳ１）。次に、パワーＭＯＳＦＥＴの初期特性を測定し、この初期特性値に基づき定められた設定値を記録する（ステップＳ２）。より具体的には、半導体チップ（またはウェハ）の状態で初期特性値（例えば、オン抵抗Ｒｏｎ）を測定し、これに基づいて設定値（例えば可変抵抗Ｒａ１）となるようにトリミング抵抗をレーザ等で切断し、その後半導体チップのリードフレームへの組立・樹脂封止・リードフレームからの切断を行ない、個々のＩＰＤ１を完成する。設定値を記録する際は、例えば前述の抵抗値Ｒａ１〜Ｒａ４の値を設定値とする。次に、ＩＰＤ１をＥＣＵ（エンジンコントロールユニット）等のシステムに設置する（ステップＳ３）。次に、ＩＰＤ１の電源をオンにする（ステップＳ４）。ＩＰＤ１の電源がオンになると、ＩＰＤ１の性能が測定される（ステップＳ５）。つまり、ＩＰＤ１は、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０がＩＰＤ１の特性値を測定する。
【００９９】
そして、ステップＳ５で測定したＩＰＤ１の各特性値と、初期値（初期特性値に基づき定められた設定値）とを比較する（ステップＳ６）。そして、ステップＳ５で測定した特性値に問題があるか判断される（ステップＳ７）。ステップＳ５で測定した特性値に問題がある場合は、ＩＰＤ１のコントローラ（マイクロコンピュータ）へ警告（Ｗａｒｎｉｎｇ）を出力する（ステップＳ８）。その後、コントローラから半導体装置の点検をすべき旨のメッセージを出力する（ステップＳ９）。つまり、コントローラであるマイクロコンピュータからドライバや自動車ディーラー等のユーザへ点検を勧めるメッセージが出力される。そして、このメッセージによりシステム（自動車）の点検が促進され自動車修理工場などで調整、修理が行われることになる（ステップＳ１０）。そのためＩＰＤ１が破壊に至ることがなく、安全にシステムを稼動することができる。
【０１００】
一方、ステップＳ５で測定した特性値に問題がない場合、及びステップＳ８においてマイクロコンピュータへ警告を出力した後、ＩＰＤ１を動作させる（ステップＳ１１）。その後、入力端子７からＩＰＤ１ａをオフする制御信号が入力されれば、ＩＰＤ１の電源をオフし（ステップＳ１２）、ステップＳ４へと移動し、ステップＳ４以降の動作を繰り返す。
【０１０１】
以上で説明したように、本実施の形態にかかるＩＰＤ１では、ＩＰＤ１の初期特性値に基づき定められた設定値と所定のタイミングにおけるＩＰＤ１の特性値とに基づき、ＩＰＤ１の故障に繋がるような特性劣化を検出することができるので、ＩＰＤ１の故障を未然に防ぐことができる。
【０１０２】
また、本実施の形態にかかるＩＰＤ１では、ＩＰＤ１に故障の兆候がある場合は、マイクロコンピュータによりドライバ等のユーザへ警告を発することができるので、システム（自動車等）の動作不具合を回避することができ、その結果、システムの安全性を飛躍的に向上させることができる。
【０１０３】
なお、特許文献１には、パワーＭＯＳＦＥＴのゲートにゲート抵抗を設け、パワーＭＯＳＦＥＴがオンしているときのゲート抵抗の電圧降下を測定することで、絶縁破壊に起因したオン故障を事前に察知する技術が開示されている。また、特許文献２には、パワーＭＯＳＦＥＴが半故障の状態でも故障判定できる故障検知回路に関する技術が開示されている。しかしながら、特許文献１、及び特許文献２にかかる技術では、本実施の形態にかかる発明のように、ＩＰＤの初期特性値（製造時の特性値）に基づき定められた設定値を記憶し、当該設定値と所定のタイミングにおけるＩＰＤの特性値とに基づき、ＩＰＤの故障に繋がるような特性劣化を検出する点について開示されていない。これに対して本発明は、半導体チップを樹脂封止する前にＩＰＤの初期特性値を測定し、トリミング抵抗を切断して設定値を当該半導体チップに書き込み、その後樹脂封止してＩＰＤを完成している。これにより、ＩＰＤを使用するユーザは、改めて初期特性値を測定したり、特性劣化状態を検出するための設定値を定めたり、特性劣化検出回路を追加したりすることなく、ＩＰＤの劣化状態を知ることができる。
【０１０４】
実施の形態２
以下、図面を参照して発明の実施の形態２について説明する。図９は、本実施の形態にかかるＩＰＤ（半導体装置）を示すブロック図である。本実施の形態にかかるＩＰＤ１ａでは、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０の出力が、それぞれＡＮＤ回路７０にも出力され、ＡＮＤ回路７０の出力がＡＮＤ回路１１に入力されている。これ以外の部分については、実施の形態１で説明したＩＰＤ１と同一であるため、重複した説明を省略する。なお、実施の形態１で説明したＩＰＤ１と同一の構成部分には同一の符号を付している。また、図９では、図面が複雑になるため、ＩＰＤ１ａを構成する各要素のＬレベルとなる配線と消費電流検出回路５０との接続関係の記載を省略しているが、図９においても、図２の場合と同様に消費電流検出回路５０は、ＩＰＤ１ａを構成する各要素のＬレベルとなる配線、つまり内部ＧＮＤ配線（内部基準配線）とＩＰＤ１ａのＧＮＤ端子と接続されている。
【０１０５】
図９に示す本実施の形態にかかるＩＰＤ１ａでは、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０のそれぞれに、実施の形態１で設定された初期特性値に基づき定められた設定値（第１の設定値）と、第１の設定値とは異なる値に定められた設定値（第２の設定値）とが記憶されている。そして、本実施の形態で設定された第１の設定値と、所定のタイミングにおけるＩＰＤ１ａの特性値との比較結果が、ＡＮＤ回路１９に出力される。また、第２の設定値についても同時に比較され、比較結果が、ＡＮＤ回路７０に出力される。
【０１０６】
オン抵抗検出回路２０は、例えば所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値がオン抵抗の初期特性値に基づき定められた設定値の１．１倍（第１の設定値）以上になった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号２１を出力する。また、オン抵抗検出回路２０は、例えば所定のタイミングにおけるオン抵抗の特性値がオン抵抗の初期特性値の１．５倍（第２の設定値）以上になった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７１を出力する。
【０１０７】
ゲートリーク検出回路３０は、例えば所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、ゲートリークの初期特性値に基づき定められた設定値である１μＡ（第１の設定値）以上となった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号３１を出力する。また、ゲートリーク検出回路３０は、例えば所定のタイミングにおけるゲートリークの特性値が、ゲートリークの初期特性値に基づき定められた設定値である１０μＡ（第２の設定値）以上となった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７２を出力する。
【０１０８】
オフリーク検出回路４０は、例えば所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、オフリークの初期特性値に基づき定められた設定値である１μＡ（第１の設定値）以上となった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号２１を出力する。また、オフリーク検出回路４０は、例えば所定のタイミングにおけるオフリークの特性値が、オフリークの初期特性値に基づき定められた設定値である１０μＡ（第２の設定値）以上となった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７３を出力する。
【０１０９】
消費電流検出回路５０は、例えば所定のタイミングにおけるＩＰＤ１ａ消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．１倍（第１の設定値）以上になった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号５１を出力する。また、消費電流検出回路５０は、例えば所定のタイミングにおける消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．５倍（第２の設定値）以上になった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７４を出力する。
【０１１０】
すなわち、第１の設定値の条件である次の（１）から（４）の少なくとも１つ以上の条件が満たされた場合は、出力端子（Ｗａｒｎｉｎｇ）８から異常を示すＬレベル信号が出力される。また、第１の設定値の条件である次の（１）から（４）のいずれの条件も満たさない場合は、出力端子（Ｗａｒｎｉｎｇ）８から正常を示すＨレベル信号が出力される。
（１）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値がオン抵抗の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
（２）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、設定値である１μＡ以上となった場合。
（３）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、設定値である１μＡ以上となった場合。
（４）所定のタイミングにおけるＩＰＤ１ａ消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
【０１１１】
また、第２の設定値の条件である次の（５）から（８）の少なくとも１つ以上の条件が満たされた場合は、ＡＮＤ回路７０はＬレベル信号をＡＮＤ回路１１に出力する。そして、ＡＮＤ回路１１はドライバ回路１２にＬレベル信号を出力するので、ＩＰＤ１ａは動作停止となる。一方、第２の設定値の条件である次の（５）から（８）のいずれの条件も満たさない場合は、ＡＮＤ回路７０はＨレベル信号をＡＮＤ回路１１に出力する。そして、ＡＮＤ回路１１はドライバ回路１２にＨレベル信号を出力するので、ＩＰＤ１ａは動作可能となる。
（５）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値が、オン抵抗の初期特性値に基づき定められた設定値の１．５倍以上になった場合。
（６）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、設定値である１０μＡ以上となった場合。
（７）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、設定値である１０μＡ以上となった場合。
（８）所定のタイミングにおけるＩＰＤ１ａの消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．５倍以上になった場合。
【０１１２】
なお、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０に第１の設定値と第２の設定値を検出させる場合は、例えば実施の形態１で説明した図３〜図６で説明した各検出回路をそれぞれ２つ用い、そのそれぞれについて、図７で説明した回路（設定値記憶部）を用いる。
【０１１３】
次に、本実施の形態にかかる半導体装置の製造から異常検出までのフローを図１０を用いて説明する。まず、本実施の形態にかかる半導体装置であるインテリジェントパワーデバイス（ＩＰＤ）を製造する（ステップＳ１１）。次に、ＩＰＤ１ａの初期特性を測定し、この初期特性値に基づき定められた設定値（第１の設定値と第２の設定値）を記録する（ステップＳ１２）。設定値を記録する際は、例えば前述の抵抗値Ｒａ１〜Ｒａ４の値を設定値とする。次に、ＩＰＤ１ａをＥＣＵ（エンジンコントロールユニット）等のシステムに設置する（ステップＳ１３）。次に、ＩＰＤ１ａの電源をオンにする（ステップＳ１４）。ＩＰＤ１ａの電源がオンになると、ＩＰＤ１ａの性能が測定される（ステップＳ１５）。つまり、ＩＰＤ１ａは、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０がＩＰＤ１ａの特性値を測定する。
【０１１４】
そして、ステップＳ１５で測定したＩＰＤ１ａの各特性値と、初期値（初期特性値に基づき定められた設定値）とを比較する（ステップＳ１６）。そして、ステップＳ１５で測定した特性値に問題があるか第１の設定値を基準に判断される（ステップＳ１７）。更に、ステップＳ１５で測定した特性値に重大な問題があるか、第２の設定値を基準に判断される（ステップＳ１８）。ステップＳ１５で測定した特性値が第２の設定値の許容範囲外である場合、つまり重大な問題がある場合は、ＩＰＤ１ａはコントローラ（マイクロコンピュータ）へ自己診断を命令し（ステップＳ２２）、ＩＰＤ１ａの電源をオフにし、ＩＰＤ１ａを動作させない（ステップＳ２３）。また、ステップＳ１５で測定した特性値が第２の設定値の許容範囲内である場合、つまり重大な問題がない場合は、ＩＰＤ１ａのコントローラへ警告（Ｗａｒｎｉｎｇ）を出力する（ステップＳ２１）。
【０１１５】
ステップＳ２２、ステップＳ２３の後、コントローラからＩＰＤ１ａの点検をすべき旨のメッセージを出力する（ステップＳ２４）。つまり、コントローラであるマイクロコンピュータ１０からドライバや自動車ディーラーなどへ点検を勧めるメッセージが出力される。そして、このメッセージによりシステム（自動車）の点検が促進され自動車修理工場などで調整、修理が行われることになる（ステップＳ２５）。そのためＩＰＤ１ａが破壊に至ることがなく、安全にシステムを稼動することができる。
【０１１６】
一方、ステップＳ１５で測定した特性値に問題がない場合、及びステップＳ２１においてコントローラへ警告を出力した後、ＩＰＤ１ａを動作させる（ステップＳ１９）。その後、入力端子７からＩＰＤ１ａをオフする制御信号が入力されれば、ＩＰＤ１ａの電源をオフし（ステップＳ２０）、ステップＳ１４へと移動し、ステップＳ１４以降の動作を繰り返す。
【０１１７】
以上で説明したように、本実施の形態にかかるＩＰＤ１ａでは、ＩＰＤ１ａの初期特性値に基づき定められた設定値と所定のタイミングにおけるＩＰＤ１ａの特性値とに基づき、ＩＰＤ１ａの故障に繋がるような特性劣化を検出することができるので、ＩＰＤ１ａの故障を未然に防ぐことができる。
【０１１８】
特に、本実施の形態にかかるＩＰＤ１ａでは、ＩＰＤ１ａの初期特性値に基づき定められた設定値を２つ設定し、ＩＰＤ１ａの破壊に近い設定値（第２の設定値）を満たす場合は、ＩＰＤ１ａの動作を停止することができるので、ＩＰＤ１ａの故障により負荷が暴走することを防止することができる。
【０１１９】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【０１２０】
１、１ａ 半導体装置（ＩＰＤ）
２ 半導体素子（パワーＭＯＳＦＥＴ）
３ 設定値記憶部
４ 検出回路
５ 電源端子（Ｖｃｃ）
６ 出力端子（ＯＵＴ）
７ 入力端子
８ 出力端子
９ ＤＩＡＧ出力端子
１０ コントローラ（マイクロコンピュータ）
１１、１７、７０ ＡＮＤ回路
１２ ドライバ回路
１３ 電流制限回路
１４ オープン検出回路
１５ 電流検出回路
１６ 温度検出回路
１８ インバータ
１９ ＮＡＮＤ回路
２０ オン抵抗検出回路
３０ ゲートリーク検出回路
４０ オフリーク検出回路
５０ 消費電流検出回路
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の特性劣化検出方法に関し、特に所謂インテリジェントパワーデバイス（ＩＰＤ）である半導体装置の特性劣化を検出する半導体装置、及び半導体装置の特性劣化検出方法に関する。
【背景技術】
【０００２】
大きな電力を扱うことが可能なデバイスの一つにパワーＭＯＳＦＥＴがある。このパワーＭＯＳＦＥＴは、他のパワーデバイスと比べてスイッチング速度が早い等の特徴がある。
【０００３】
特許文献１には、電源供給回路のオン、オフを切り替えるスイッチング素子として用いられる半導体素子（パワーＭＯＳＦＥＴ）のオン故障の兆候を検出し、回路の遮断機能が不能となる前の時点で半導体素子をオフすることにより、電力供給回路を保護することが可能な、電力供給回路のオン故障検出装置が開示されている。特許文献１に開示されている技術では、パワーＭＯＳＦＥＴのゲートにゲート抵抗を設け、パワーＭＯＳＦＥＴがオンしているときのゲート抵抗の電圧降下を測定することで、絶縁破壊に起因したオン故障を事前に察知することができる。
【０００４】
また、特許文献２には、パワーＭＯＳＦＥＴが半故障の状態でも故障判定できる故障検知回路に関する技術が開示されている。特許文献２に開示されている技術では、パワーＭＯＳＦＥＴを用いたスイッチングモジュールにおいて、出力電圧を比較する比較回路を２つに分け、パワーＭＯＳＦＥＴが正常にＯＦＦになっていることを判定する手段と、パワーＭＯＳＦＥＴが正常にＯＮになっていることを判定する手段とを独立に設け、更にそれぞれの判定信号を入力し故障を判定する故障判定回路を設けている。
【０００５】
また、非特許文献１には、インテリジェントパワーデバイス（ＩＰＤ）が開示されている。図２５は、非特許文献１に開示されているＩＰＤを組み込んだ回路例を示す図である。ＩＰＤ１０１は、ＶＣＣ端子１０３とＧＮＤ（接地）端子との間に設置され、コントローラ１０２の出力端子１０８から出力される信号を入力端子１０６で受け、出力端子１０４に接続されている負荷１０９の制御を行なう。また、ＩＰＤ１０１は自己診断の機能を有し、自己診断の結果をＤＩＡＧ端子１０５を通してコントローラ１０２の入力端子１０７へ出力する。
【０００６】
また、図２６は非特許文献１に開示されているＩＰＤ１０１の詳細な回路図である。ＩＰＤ１０１は、入力端子１０６で受けた信号をロジック１１３で処理し、パワーＭＯＳＦＥＴ１１０を制御する。パワーＭＯＳＦＥＴ１１０は、ドレインが電源端子（ＶＣＣ）１０３と接続され、ソースが出力端子１０４と接続されている。出力端子１０４に接続された負荷１０９に流れる電流はパワーＭＯＳＦＥＴ１１０により制御される。また、ＩＰＤは、例えば過電流検出回路１１１、過熱検出回路１１２等の自己診断機能を有し、予め設定された判定値に達した場合には、パワーＭＯＳＦＥＴをカットオフし、その情報を自己診断結果としてＤＩＡＧ端子１０５を通してコントローラへフィードバックすることができる。以下で、過電流検出回路１１１、過熱検出回路１１２が働く場合の動作について説明する。
【０００７】
まず、負荷ショートで過電流検出回路１１１が動作する場合について説明する。図２７（ａ）は、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流の変化を示す図である。負荷ショートが発生するとパワーＭＯＳＦＥＴへ電流定格を超えた過大な電流が流れ、パワーＭＯＳＦＥＴは発熱により破壊される。通常、ＩＰＤには過大な電流が流れることを防ぐ電流制限回路が設けられている。この電流制限回路を用いることで、図２７（ｂ）に示すように過大な電流をある程度まで抑えることが可能である。しかし、この場合も時間と共に発熱しパワーＭＯＳＦＥＴは破壊に至る。
【０００８】
そこで、図２６に示すＩＰＤには、過電流検出回路１１１が設けられている。この過電流検出回路１１１は、図２７（ｃ）に示すように、パワーＭＯＳＦＥＴに流れる電流が、あらかじめＩＰＤに設定されている電流検出閾値を超えた場合、パワーＭＯＳＦＥＴをカットオフする機能を有する。この機能によりパワーＭＯＳＦＥＴの発熱による破壊を防止することが可能となる。
【０００９】
図２８は、過電流検出回路１１１の一例を示す図である。過電流検出回路１１１はコンパレータ１１６を含み、コンパレータ１１６の一方の入力には出力端子１０４の電位が供給され、他方の入力には電流検出閾値１１５が供給され、コンパレータ１１６の出力はロジック１１３へ入力される。ここで、パワーＭＯＳＦＥＴ１１０のオン抵抗を１００ｍΩ、電流定格を２Ａとした場合、電流検出閾値は、例えば０．５Ｖ（＝１００ｍΩ×５Ａ）と設計される。この条件では、パワーＭＯＳＦＥＴの出力電流が５Ａを超えた場合に、ロジックによりドライバ１１４が制御され、パワーＭＯＳＦＥＴ１１０がカットオフされることになる。
【００１０】
次に、負荷ショートで過熱検出回路１１２が動作する場合について説明する。図２９（ａ）は、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流の変化、及びパワーＭＯＳＦＥＴの温度の変化を示す図である。負荷ショートが発生するとパワーＭＯＳＦＥＴへ電流定格を超えた電流が流れ、パワーＭＯＳＦＥＴは発熱により破壊される。通常、ＩＰＤには過大な電流が流れることを防ぐ電流制限回路が設けられている。この電流制限回路を用いることで、図２９（ｂ）に示すように過大な電流をある程度まで抑えることが可能である。しかし、この場合も時間と共に発熱しパワーＭＯＳＦＥＴは破壊に至る。
【００１１】
そこで、図２６に示すＩＰＤには、過熱検出回路１１２が設けられている。この過熱検出回路１１２は、図２９（ｃ）に示すように、パワーＭＯＳＦＥＴの温度が、あらかじめＩＰＤに設定されている温度検出閾値を超えた場合、パワーＭＯＳＦＥＴをカットオフする機能を有する。この機能によりパワーＭＯＳＦＥＴの発熱による破壊を防止することが可能となる。
【００１２】
図３０は、過熱検出回路１１２の一例を示す図である。過熱検出回路１１２は、コンパレータ１１８を含み、コンパレータ１１８の一方の入力にはパワーＭＯＳＦＥＴと熱的に結合されたダイオード１１９の電圧降下が供給され、他方の入力には温度検出閾値１１７が供給され、コンパレータ１１８の出力はロジック１１３に入力される。ダイオード１１９のカソードは定電流源１２０と接続されている。ここで、２７℃のダイオードの電圧降下を０．７Ｖ、温度変化を−２ｍＶ／℃、温度定格を１５０℃とした場合、温度検出閾値は０．４０４Ｖ（＝０．７Ｖ−２ｍＶ／℃ × （１７５℃ −２７℃））と設計される。この条件では、パワーＭＯＳＦＥＴの温度が１７５℃を超えた場合に、ロジック１１３によりドライバ１１４が制御され、パワーＭＯＳＦＥＴ１１０がカットオフされることになる。
【００１３】
このように、図２６に示したＩＰＤでは、過電流検出回路１１１、過熱検出回路１１２がそれぞれ独立に動作をし、異常状態においてパワーＭＯＳＦＥＴの破壊を防止することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−１７４７５６号公報
【特許文献２】実用新案登録第２５９９７８８号公報
【非特許文献】
【００１５】
【非特許文献１】"ＭＯＳ集積回路（μＰＤ１６６００５）データ・シート（ＮＥＣエレクトロニクス）"<URL:http://www.eu.necel.com/_pdf/S19284EJ1V0DS00.PDF>
【発明の概要】
【発明が解決しようとする課題】
【００１６】
まず、パワーＭＯＳＦＥＴおよびこれを搭載した半導体装置（ＩＰＤ）の故障に関して説明する。図１１はＩＰＤの時間経過に伴う故障率の変化を示した図である。図１１に示すように、ＩＰＤの故障には、時間順に初期故障領域、偶発故障領域、摩耗故障領域の３つに分けることができる。また、図１２はＩＰＤの時間経過に伴う特性値の変化を示した図である。図１２に示すように、サージ等の異常状態を経験したＩＰＤでは、異常状態を経験していないＩＰＤ（寿命を全うしたＩＰＤ）に比べて早く故障する可能性が高い。本発明では、図１１における偶発故障領域における故障や、図１２における特性が変化する直前（図中のＡ点、Ｂ点）における故障を未然に防ぐことが可能な半導体装置（ＩＰＤ）を提供する。
【００１７】
ＩＰＤの故障例としては、（１）パワーＭＯＳＦＥＴのオン抵抗増加による故障、（２）パワーＭＯＳＦＥＴのリーク電流増加による故障、（３）パワーＭＯＳＦＥＴのゲートリーク電流増加による故障、（４）パワーＭＯＳＦＥＴを有するＩＰＤの消費電流変動による故障、の４つが挙げられる。以下で、各故障例について説明する。
【００１８】
（１）パワーＭＯＳＦＥＴのオン抵抗増加による故障
まず、パワーＭＯＳＦＥＴのオン抵抗増加による故障について説明する。図１３は、負荷ショート等により過大な電流がパワーＭＯＳＦＥＴに流れた状態を示す図である。図１３に示すように、過大な電流がパワーＭＯＳＦＥＴへ流れることにより、パワーＭＯＳＦＥＴの金属−半導体の境界でエレクトロマイグレーションが発生する。図１４、図１５、図１６はパワーＭＯＳＦＥＴで発生したエレクトロマイグレーションを説明するための図である。図１４に示すように、パワーＭＯＳＦＥＴに大電流が流れることで金属−半導体の境界においてエレクトロマイグレーションが発生し、パワーＭＯＳＦＥＴ自体の抵抗が増加する。
【００１９】
図１５に示すように、このエレクトロマイグレーションが更に成長すると、パワーＭＯＳＦＥＴセルのベース領域の抵抗成分に影響を及ぼすようになる。この結果、図１６に示すように、パワーＭＯＳＦＥＴの寄生バイポーラトランジスタが動作し、特に、スイッチングにおけるターンオフで、パワーＭＯＳＦＥＴを構成するセルの中で最も影響を受けたセルへ電流集中が発生する。この寄生バイポーラトランジスタによる電流集中により特定のセルが急に発熱し、パワーＭＯＳＦＥＴが故障する。この事例は、パワーＭＯＳＦＥＴのオン抵抗の変化は小さなものであるが、このオン抵抗の上昇が瞬時にパワーＭＯＳＦＥＴを故障させる場合の事例である。
【００２０】
（２）パワーＭＯＳＦＥＴのリーク電流増加による故障
図１７は、パワーＭＯＳＦＥＴの製造ばらつきが原因で、ソース拡散領域（Ｎ＋）の横広がりが大きくなった場合を示す図である。ソース拡散領域の横広がりが大きいパワーＭＯＳＦＥＴでは、パワーＭＯＳＦＥＴセルの実行チャネル長が短いため、図１８に示すようにドレイン・ソース間電圧が大きくなると他のセルより多くの電流が流れる。そのため、ソレノイドなどのアクチュエータが負荷である場合、負荷の持つインダクタンス成分によりパワーＭＯＳＦＥＴのスイッチングにおけるターンオフでパワーＭＯＳＦＥＴのドレイン・ソース間電圧に高電圧が発生する。これにより、毎回のスイッチングでそのパワーＭＯＳＦＥＴセルに想定以上の電流が流れる。
【００２１】
このとき、図１９に示すように、該当セルを走る電子がインパクトイオン化を起こし、プラス電荷がパワーＭＯＳＦＥＴのゲート酸化膜に取り込まれる場合がある。ゲート酸化膜にプラス電荷が取り込まれると、該当セルにおいてリーク電流が生じ、さらに他のセルよりも多くの電流が流れる（フィードフォワードの現象）。最終的には、該当セルでまかないきれない電流が集中することで、セル自体が急に発熱し故障に至る。この事例は、パワーＭＯＳＦＥＴの総リーク電流としては小さな値であるが、電流が特定セルに集中することにより瞬時にパワーＭＯＳＦＥＴが故障する場合の事例である。
【００２２】
（３）パワーＭＯＳＦＥＴのゲートリーク電流増加による故障
次に、パワーＭＯＳＦＥＴにサージ電圧が印加され、パワーＭＯＳＦＥＴのゲート酸化膜にリーク箇所が生じた場合を考える。図２０は、サージ電圧印加によりゲート・ソース間にリーク箇所が生じた場合を示す図である。パワーＭＯＳＦＥＴは、図２１に示すように、セルと呼ばれる単位構成が複数並列接続されている。このうち、サージ電圧印加により１つのセルのゲート・ソース間にリーク箇所が生じても、リークの値が小さい場合、すなわち、ドライバの電流供給能力がリーク電流に対して大きい場合、パワーＭＯＳＦＥＴの動作に影響を与えない。
【００２３】
しかし、ゲート・ソース間に電圧が印加され続けると（パワーＭＯＳＦＥＴのオン状態）、リーク箇所の電流量が突如増し、不可逆的な遷移を見せることがある。この不可逆的な遷移が生じるとパワーＭＯＳＦＥＴの動作に影響を及ぼし、ゲート・ソース電圧を印加してもパワーＭＯＳＦＥＴがオン状態とならない、いわゆるオフ故障を起こす。
【００２４】
次に、リーク箇所がゲート・ドレイン間である場合について説明する。図２２は、サージ電圧印加によりゲート・ドレイン間にリーク箇所が生じた場合を示す図である。上記と同様に、パワーＭＯＳＦＥＴは、図２３に示すように、セルと呼ばれる単位構成が複数並列接続されている。このうち、サージ電圧印加により１つのセルのゲート・ドレイン間にリーク箇所が生じても、リークの値が小さい場合、すなわち、ドライバの電流供給能力がリーク電流に対して大きい場合、パワーＭＯＳＦＥＴの動作に影響を与えない。
【００２５】
しかし、ゲート・ドレイン間に電圧が印加され続けると（パワーＭＯＳＦＥＴのオン状態）、リーク箇所の電流量が突如増し、不可逆的な遷移を見せることがある。この不可逆的な遷移が生じるとパワーＭＯＳＦＥＴの動作に影響を及ぼし、パワーＭＯＳＦＥＴがオフ状態とならない、いわゆるオン故障を起こす。
【００２６】
この事例は、いずれの場合もパワーＭＯＳＦＥＴのゲートリーク電流としては小さな値であるが、電流が突如増すことにより、パワーＭＯＳＦＥＴを制御することができなくなる故障の事例である。
【００２７】
（４）ＩＰＤの消費電流変動による故障
次に、図２４（ａ）に示すように、ＩＰＤの制御回路の配線パターン間（配線１と配線２の間）に配線パターンの残りがある場合を考える。ＩＰＤの製造段階の検査において、配線１と配線２が電気的にオープン状態となっておりその検査をパスしたとする。しかし、その後のＩＰＤ稼動時において、例えば環境温度の変化により、配線パターン残りが伸縮し配線１と配線２が抵抗成分を持ちながら電気的にショート状態となると、配線１と配線２との間に電流が流れる。図２４（ｂ）はこの状態を示す回路図である。
【００２８】
この場合、配線パターン残りの抵抗が大きいため、ＩＰＤの総消費電流の変動は小さく、またＩＰＤの動作に影響を及ぼすものでもない。しかしながら、ＩＰＤが更に稼動されると、配線パターン残りの抵抗が小さくなり、突如としてＩＰＤに影響を及ぼす。この影響により、ＩＰＤは制御不能となり故障と判断される。この事例は、ＩＰＤの総消費電流の増減としては小さな値であるが、配線パターン残りの抵抗成分の変動により突如として故障にいたる場合を示す事例である。
【００２９】
以上、４つの故障例で示したとおり、ＩＰＤの故障へ至るまでには、パワーＭＯＳＦＥＴのオン抵抗、リーク電流（ゲートリーク、オフリーク）、ＩＰＤの消費電流の小さな変化があり、その後これらの値が急峻に変化し、故障が生じる。つまり、偶発故障領域の故障を未然に防ぐ、あるいはサージ等の異常状態を経験したＩＰＤのその後の劣化進行による故障を防ぐためには、前述のパワーＭＯＳＦＥＴのオン抵抗、リーク電流、ＩＰＤの消費電流の小さな変化をモニターすることが必要となる。
【００３０】
また、前述の通り、図２５、図２６で説明したＩＰＤは、異常状態からパワーＭＯＳＦＥＴを保護するために、過電流検出回路、過熱検出回路を備えている。しかしながら、ＩＰＤが突然状態遷移を起こし、ＩＰＤの機能が損なわれる場合には、過電流検出回路、過熱検出回路で充分にＩＰＤを保護できるわけではない。
【００３１】
例えば、異常状態として負荷がショートした場合を考える。前述の通り、負荷のショートにより、たとえ電流制限によりパワーＭＯＳＦＥＴへ流れる電流が制限されたとしても、一時的にはパワーＭＯＳＦＥＴへは定格を超えた大電流が流れる。この大電流により、パワーＭＯＳＦＥＴを構成するセルのうち電流密度の高い一部のセルにエレクトロマイグレーションが発生する。そして、ＩＰＤが稼動している間エレクトロマイグレーションが進行し、ＩＰＤの特性としては出力オン抵抗が若干高くなる。
【００３２】
例えば、ＩＰＤのパワーＭＯＳＦＥＴを構成するセルが１５０００セルあり、その中の１０００セルがエレクトロマイグレーションにより抵抗値が高くなるとする。この場合、オープン状態、すなわち抵抗値が無限大となると、ＩＰＤのパワーＭＯＳＦＥＴのオン抵抗は１５０００／１４０００倍となる。つまり、製造初期のオン抵抗が１００ｍΩである場合、エレクトロマイグレーションによるオン抵抗は１０７．１４３ｍΩとなる。
【００３３】
この場合、ＩＰＤのその後の稼動が定格以内、例えば出力電流が２Ａ以内であれば、パワーＭＯＳＦＥＴの電圧降下は最大２１４．２８６ｍＶととなり、前述の過電流検出回路は当然ながら働かない（過電流検出の閾値を５００ｍＶとした場合）。また過熱検出回路も通常動作において温度定格（例えば１５０℃）に充分なマージンをとり、例えば１００℃以下となるように、ＩＰＤの使用条件を設定しているため、過熱検出回路も働かない（過熱検出の閾値を１７５℃とした場合）。
【００３４】
しかしながら、上述したＩＰＤの故障例の「（１）パワーＭＯＳＦＥＴのオン抵抗増加による故障」で説明したとおり、パワーＭＯＳＦＥＴのセルにおけるエレクトロマイグレーションは通常動作のスイッチング、特にターンオフで寄生バイポーラトランジスタが動作する。この寄生バイポーラトランジスタによる電流集中により特定のセルが急に発熱し、パワーＭＯＳＦＥＴが故障する。このように、パワーＭＯＳＦＥＴは突然の状態遷移により突如破壊に至る場合もある。よって、背景技術で説明したＩＰＤが備える過電流検出回路や過熱検出回路では突然の状態遷移に対しては対応できないため、ＩＰＤが故障する場合があるという問題があった。
【課題を解決するための手段】
【００３５】
本発明にかかる半導体装置は、半導体装置の初期特性値に基づき定められた設定値を記憶する設定値記憶部と、所定のタイミングにおける前記半導体装置の特性値と前記設定値記憶部に記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する検出回路と、を備える。
【００３６】
本発明にかかる半導体装置では、半導体装置の初期特性値に基づき定められた設定値と所定のタイミングにおける前記半導体装置の特性値とに基づき、半導体装置の故障に繋がるような特性劣化を検出することができるので、半導体装置の故障を未然に防ぐことができる。
【００３７】
本発明にかかる半導体装置の特性劣化検出方法は、前記半導体装置の初期特性値に基づき定められた設定値を記憶し、所定のタイミングにおける前記半導体装置の特性値と前記記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する。
【００３８】
本発明にかかる半導体装置の特性劣化検出方法では、半導体装置の初期特性値に基づき定められた設定値と所定のタイミングにおける前記半導体装置の特性値とに基づき、半導体装置の故障に繋がるような特性劣化を検出することができるので、半導体装置の故障を未然に防ぐことができる。
【発明の効果】
【００３９】
本発明により半導体装置の故障に繋がるような特性劣化を検出することができる半導体装置、及び半導体装置の特性劣化検出方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】実施の形態１にかかる半導体装置（ＩＰＤ）を示すブロック図である。
【図２】実施の形態１にかかる半導体装置（ＩＰＤ）の詳細を説明するためのブロック図である。
【図３】実施の形態１にかかる半導体装置（ＩＰＤ）のオン抵抗検出回路の一例を示す回路図である。
【図４】実施の形態１にかかる半導体装置（ＩＰＤ）のゲートリーク検出回路の一例を示す回路図である。
【図５】実施の形態１にかかる半導体装置（ＩＰＤ）のオフリーク検出回路の一例を示す回路図である。
【図６】実施の形態１にかかる半導体装置（ＩＰＤ）の消費電流検出回路の一例を示す回路図である。
【図７】実施の形態１にかかる半導体装置（ＩＰＤ）の設定値記憶部の一例を示す回路図である。
【図８】実施の形態１にかかる半導体装置（ＩＰＤ）の製造から異常検出までのフローを説明するためのフローチャートである。
【図９】実施の形態２にかかる半導体装置（ＩＰＤ）を示すブロック図である。
【図１０】実施の形態２にかかる半導体装置（ＩＰＤ）の製造から異常検出までのフローを説明するためのフローチャートである。
【図１１】ＩＰＤの時間経過に伴う故障率の変化を示す図である。
【図１２】ＩＰＤの時間経過に伴う特性値の変化を示す図である。
【図１３】負荷ショートによりパワーＭＯＳＦＥＴに過大な電流が流れた場合を示す図である。
【図１４】パワーＭＯＳＦＥＴにエレクトロマイグレーションが発生した状態を示す部分断面図である。
【図１５】パワーＭＯＳＦＥＴにエレクトロマイグレーションが発生した状態を示す部分断面図である。
【図１６】パワーＭＯＳＦＥＴに寄生バイポーラトランジスタが発生した状態を示す部分断面図である。
【図１７】パワーＭＯＳＦＥＴのソース拡散領域の横広がりが大きい場合を示す部分断面図である。
【図１８】パワーＭＯＳＦＥＴのソース拡散領域の横広がりが大きい場合のドレイン・ソース間電圧と電流値との関係を示す図である。
【図１９】パワーＭＯＳＦＥＴのゲート酸化膜にプラス電荷が取り込まれた場合を示す部分断面図である。
【図２０】サージ電圧印可によりパワーＭＯＳＦＥＴのゲート・ソース間にリーク箇所が生じた場合を示す部分断面図である。
【図２１】パワーＭＯＳＦＥＴのゲート・ソース間にリーク箇所が生じた場合の等価回路図である。
【図２２】サージ電圧印可によりパワーＭＯＳＦＥＴのゲート・ドレイン間にリーク箇所が生じた場合を示す部分断面図である。
【図２３】パワーＭＯＳＦＥＴのゲート・ドレイン間にリーク箇所が生じた場合の等価回路図である。
【図２４】（ａ）ＩＰＤの制御回路の配線パターン間（配線１と配線２の間）に配線パターンの残りがある場合を示す部分平面図である。（ｂ）配線パターン間（配線１と配線２の間）がショートした場合の回路図である。
【図２５】背景技術にかかるインテリジェントパワーデバイス（ＩＰＤ）を組み込んだ回路例を示すブロック図である。
【図２６】背景技術にかかるＩＰＤのブロック図である。
【図２７】背景技術にかかるＩＰＤにおいて、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流の変化を示す図である。（ａ）は電流制限回路、過電流検出回路を有しない場合。（ｂ）は電流制限回路を有する場合。（ｃ）は電流制限回路および過電流検出回路を有する場合。
【図２８】過電流検出回路の一例を示す回路図である。
【図２９】背景技術にかかるＩＰＤにおいて、パワーＭＯＳＦＥＴがオンし、その後、負荷ショートが発生した時のパワーＭＯＳＦＥＴの出力電流と温度の変化を示す図である。（ａ）は電流制限回路、過熱検出回路を有しない場合。（ｂ）は電流制限回路を有する場合。（ｃ）は電流制限回路および過熱検出回路を有する場合。
【図３０】過熱検出回路の一例を示す回路図である。
【発明を実施するための形態】
【００４１】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施の形態にかかるＩＰＤ（半導体装置）１を示すブロック図である。本実施の形態にかかるＩＰＤ１は、半導体製造工程により製造され、半導体チップ（またはウェハ）が完成した状態のＩＰＤ１の初期特性値に基づき定められた設定値を記憶する設定値記憶部３と、ＩＰＤ１がＥＣＵ（エンジンコントロールユニット）等のシステムに設置された状態での所定のタイミングにおけるＩＰＤ１の特性値と、設定値記憶部３に記憶された設定値とに基づき、ＩＰＤ１の特性劣化を検出する検出回路４と、を備える。
【００４２】
本実施の形態にかかるＩＰＤ１が備えるパワー半導体素子は、例えばパワーＭＯＳＦＥＴ２である。パワーＭＯＳＦＥＴ２は、例えばＮ型のパワーＭＯＳＦＥＴであり、ドレインが電源端子（Ｖｃｃ）５と接続され、ソースが出力端子（ＯＵＴ）６と接続され、ゲートが入力端子（ＩＮ）と接続されている。パワーＭＯＳＦＥＴ２のゲートには制御信号が供給される。なお、本実施の形態にかかる半導体装置１では、パワーＭＯＳＦＥＴ２と入力端子７との間にドライバ回路を設けてもよい。また、出力端子６には負荷が接続される。なお、パワー半導体素子は、パワーＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）でも良い。
【００４３】
本実施の形態にかかるＩＰＤ１において検出回路４とは、例えばパワーＭＯＳＦＥＴ２のオン抵抗の特性劣化を検出するための回路、パワーＭＯＳＦＥＴ２のゲートリークの特性劣化を検出するための回路、パワーＭＯＳＦＥＴ２のオフリークの特性劣化を検出するための回路、ＩＰＤ１に流れる消費電流の特性劣化（電圧降下）を検出するための回路である。なお、本実施の形態ではこれら以外にも、ＩＰＤの特性劣化を検出するために用いることができる特性値であればどのようなものを用いてもよい。
【００４４】
また、本実施の形態にかかるＩＰＤ１では、検出回路４から検出結果が出力され、この検出結果は出力端子８から出力される。つまり、出力端子８からは、検出回路４が異常を検出した場合には異常を知らせる信号が出力され、検出回路４が異常を検出しない場合は正常を知らせる信号が出力される。ＩＰＤ１を制御するコントローラ（図２のマイクロコンピュータ１０）は、出力端子８から異常を知らせる信号が出力されると、例えば、ＩＰＤ１を交換する必要があることを知らせるメッセージを表示したり、ＩＰＤ１の制御パラメータを変更したり、ＩＰＤ１の動作を停止する。
【００４５】
また、検出回路４がＩＰＤ１の特性劣化を検出する際に用いる、所定のタイミングにおけるＩＰＤ１の特性値とは、例えばＩＰＤ１の電源投入時における特性値、ＩＰＤ１の入力端子７に制御信号が入力されたタイミングにおける特性値、コントローラからＩＰＤ１へＩＰＤ１の特性劣化を検出する旨の命令信号が入力されたタイミングにおける特性値、ＩＰＤ１の稼働中における一定周期毎における特性値などである。なお、ＩＰＤ１の特性値を取得する所定のタイミングは、これら以外にも任意に設定することができる。
【００４６】
次に、本実施の形態にかかるＩＰＤ（半導体装置）の詳細な構成について図２を用いて説明する。図２は本実施の形態にかかるＩＰＤ１の詳細な構成を示すブロック図である。本実施の形態にかかるＩＰＤ１は、パワーＭＯＳＦＥＴ２、ドライバ回路１２、電流制限回路１３、オープン検出回路１４、電流検出回路１５、温度検出回路１６、ＤＩＡＧ出力端子９を備える。
【００４７】
パワーＭＯＳＦＥＴ２のドレインは電源端子（Ｖｃｃ）５と接続され、ゲートはドライバ１２と接続され、ソースは出力端子（ＯＵＴ）６と接続されている。また、パワーＭＯＳＦＥＴ２のゲート・ソース間には、電流制限回路１３が接続されている。出力端子（ＯＵＴ）６には負荷ＲＬが接続されており、パワーＭＯＳＦＥＴ２は負荷ＲＬに対して電流を供給する。また、ドライバ回路１２はパワーＭＯＳＦＥＴ２を駆動するための回路である。
【００４８】
電流制限回路１３は、異常状態、例えば出力端子６と負荷のＧＮＤ端子が短絡された負荷ショートにより、パワーＭＯＳＦＥＴ２に過大電流が流れることでパワーＭＯＳＦＥＴ２が劣化・破壊することを防止するために出力電流を制限する回路である。電流制限回路１３を内蔵していない場合は、例えば１００Ａ以上の過大電流がパワーＭＯＳＦＥＴ２に流れる。しかし、電流制限回路１３を設けることで、パワーＭＯＳＦＥＴ２に流れる電流を１５Ａ程度に制限することができる。
【００４９】
オープン検出回路１４は、出力端子（ＯＵＴ）６のオープン状態を検出するための回路である。つまり、オープン検出回路１４は、本来、出力端子６に接続されているべき負荷ＲＬが接続されていないことを検出する回路である。
【００５０】
電流検出回路１５は、パワーＭＯＳＦＥＴ２に定格電流以上の電流が流れているかを検出する回路である。例えば、パワーＭＯＳＦＥＴ２の定格電流が２Ａの場合、何らかの異常（例えば、前述の負荷ショート）によりパワーＭＯＳＦＥＴ２に１５Ａの電流が流れた場合に電流検出される。
【００５１】
温度検出回路１６は、異常状態（例えば、前述の負荷ショート）により、パワーＭＯＳＦＥＴ２の温度が予め設定された温度（例えば１７５℃）を超えた場合に異常を検出する回路である。
【００５２】
オープン検出回路１４、電流検出回路１５、温度検出回路１６の各出力はＡＮＤ回路１７に入力される。そして、オープン検出回路１４、電流検出回路１５、温度検出回路１６の各出力のすべてがＨレベル（Ｈｉｇｈレベル、正常）である場合、ＡＮＤ回路１７はＨレベルの信号をインバータ１８とＡＮＤ回路１１に出力する。インバータ１８はＡＮＤ回路１７からのＨレベル信号をＬレベル（Ｌｏｗレベル）信号に反転し、Ｌレベル信号をＮ型ＭＯＳトランジスタＭＮ１のゲートに供給する。この場合、ＭＮ１のゲートはＬレベルであるため、ＤＩＡＧ出力端子９からは正常を示すＨレベル信号が出力される。
【００５３】
一方、オープン検出回路１４、電流検出回路１５、温度検出回路１６の各出力のうちいずれかがＬレベル（異常）である場合、ＡＮＤ回路１７はＬレベルの信号をインバータ１８に出力する。インバータ１８はＡＮＤ回路１７からのＬレベル信号をＨレベル信号に反転し、Ｈレベル信号をＮ型ＭＯＳトランジスタＭＮ１のゲートに供給する。ＭＮ１のゲートはＨレベルであるため、ＤＩＡＧ出力端子９からは異常を示すＬレベル信号が出力される。
【００５４】
つまり、ＤＩＡＧ出力端子９からは、オープン検出回路１４が出力端子（ＯＵＴ）６に負荷が接続されていない状態を検出した場合、電流検出回路１５が過大な電流が流れている状態を検出した場合、温度検出回路１６が過大な温度となっている状態を検出した場合、のいずれか１つ以上の場合に、コントローラ（マイクロコンピュータ）１０へ異常を通知する信号が出力される。
【００５５】
また、ＩＰＤ１を制御するコントローラ（マイクロコンピュータ）１０は、ＩＰＤ１の入力端子（ＩＮ）７にＩＰＤ１をオン／オフする制御信号を出力する。この制御信号は、ＩＰＤ１のＡＮＤ回路１１に入力される。また、ＡＮＤ回路１１には、ＡＮＤ回路１７からの出力も入力される。よって、ＡＮＤ回路１１は、マイクロコンピュータ１０からの信号がＨレベルで、かつＡＮＤ回路１７からの信号がＨレベルである場合に、Ｈレベル信号をドライバ回路１２へ出力する。一方、ＡＮＤ回路１１は、マイクロコンピュータ１０からの信号とＡＮＤ回路１７からの信号の少なくとも１つがＬレベルである場合に、Ｌレベル信号をドライバ回路１２へ出力する。ドライバ回路１２は、ＡＮＤ回路１１がＨレベル信号を出力した場合はパワーＭＯＳＦＥＴ２を駆動し、ＡＮＤ回路１１がＬレベル信号を出力した場合はパワーＭＯＳＦＥＴ２を駆動しない。すなわち、オープン検出回路１４、電流検出回路１５、温度検出回路１６のいずれかが異常を示している場合は、ドライバ回路１２はパワーＭＯＳＦＥＴ２を駆動しないように制御する。
【００５６】
また、図２に示すように本実施の形態にかかるＩＰＤ１は、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０を備える。オン抵抗検出回路２０の中には、図１に示した設定値記憶部３に対応する回路と検出回路４に対応する回路がそれぞれ設けられている。ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０についても同様である。また、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０には、ＩＰＤ１に電源が投入されたことを通知するための電源投入信号が入力される。
【００５７】
オン抵抗検出回路２０は、パワーＭＯＳＦＥＴ２のオン抵抗の初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおけるオン抵抗の特性値がオン抵抗の初期特性値に基づき定められた設定値の１．１倍以上になった場合に、オン抵抗検出回路２０が異常を検出するものとする。
【００５８】
ゲートリーク検出回路３０は、オフ状態、又はオン状態において、パワーＭＯＳＦＥＴ２のゲートリークの初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおけるゲートリークの特性値が、ゲートリークの初期特性値（製造時の特性値）に基づき定められた設定値である１μＡ以上となった場合に、ゲートリーク検出回路３０が異常を検出するものとする。ここで、初期特性値に基づき定められた設定値とは、ゲートリークの初期特性値（例えば、０μＡ）に対して任意の値（例えば、１μＡ）を加えた値を設定値（＝０μＡ＋１μＡ）とすることである。
【００５９】
オフリーク検出回路４０は、パワーＭＯＳＦＥＴ２のオフリークの初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおけるオフリークの特性値が、オフリークの初期特性値（製造時の特性値）に基づき定められた設定値である１μＡ以上となった場合に、オフリーク検出回路４０が異常を検出するものとする。ここで、初期特性値に基づき定められた設定値とは、オフリークの初期特性値（例えば、０μＡ）に対して任意の値（例えば、１μＡ）を加えた値を設定値（＝０μＡ＋１μＡ）とすることである。
【００６０】
消費電流検出回路５０は、ＩＰＤ１の内部ＧＮＤ配線（内部基準配線）５５に流れる消費電流Ｉｃの初期特性値（製造時の特性値）に基づき定められた設定値と、所定のタイミングにおけるＩＰＤ１の消費電流の特性値とに基づき、ＩＰＤ１の特性劣化を検出する回路である。本実施の形態では、例として、所定のタイミングにおける消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．１倍以上になった場合に、消費電流検出回路５０が異常を検出するものとする。
【００６１】
オン抵抗検出回路２０の出力２１、ゲートリーク検出回路３０の出力３１、オフリーク検出回路４０の出力４１、消費電流検出回路５０の出力５１はそれぞれ、ＮＡＮＤ回路１９に入力される。本実施の形態では、例えば各出力２１、３１、４１、５１がＨレベルの時は正常であり、Ｌレベルの時は異常であるとしている。ＮＡＮＤ回路１９の出力はＮ型ＭＯＳトランジスタＭＮ２のゲートに接続されており、ＮＡＮＤ回路１９がＬレベルの信号を出力する場合は、出力端子（Ｗａｒｎｉｎｇ）８から正常を示すＨレベルの信号が出力される。一方、ＮＡＮＤ回路１９がＨレベルの信号を出力する場合は、出力端子（Ｗａｒｎｉｎｇ）８から異常を示すＬレベルの信号が出力される。
【００６２】
すなわち、次の（１）から（４）の少なくとも１つ以上の条件が満たされた場合は、出力端子（Ｗａｒｎｉｎｇ）８から異常を示すＬレベル信号が出力され、次の（１）から（４）のいずれの条件も満たさない場合は、出力端子（Ｗａｒｎｉｎｇ）８から正常を示すＨレベル信号が出力される。
（１）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値が、パワーＭＯＳＦＥＴ２のオン抵抗の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
（２）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、設定値である１μＡ以上となった場合。
（３）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、設定値である１μＡ以上となった場合。
（４）所定のタイミングにおけるＩＰＤ１の消費電流の特性値が、ＩＰＤ１の消費電流の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
【００６３】
マイクロコンピュータ１０は、出力端子（Ｗａｒｎｉｎｇ）８からの信号を入力することで、ＩＰＤ１の経時劣化の状態等を判断することができる。また、マイクロコンピュータ１０は、異常を示す信号を入力した場合は、例えば、ＩＰＤ１を交換する必要があることを知らせるメッセージを表示したり、ＩＰＤ１の制御パラメータを変更したり、ＩＰＤ１の動作を停止することができる。
【００６４】
また、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０がＩＰＤ１の特性劣化を検出する際に用いる、所定のタイミングにおけるＩＰＤ１の特性値とは、例えばＩＰＤ１の電源投入時における特性値、ＩＰＤ１の入力端子７に制御信号が入力されたタイミングにおける特性値、コントローラからＩＰＤ１へＩＰＤ１の特性劣化を検出する旨の命令信号が入力されたタイミングにおける特性値、ＩＰＤ１の稼働中における一定周期毎における特性値などである。なお、ＩＰＤ１の特性値を取得する所定のタイミングは、これら以外にも任意に設定することができる。
【００６５】
次に、本実施の形態にかかるＩＰＤ１のオン抵抗検出回路２０の具体的な回路構成の一例について説明する。図３は、本実施の形態にかかるＩＰＤ１のオン抵抗検出回路２０の一例を示す回路図である。オン抵抗検出回路２０は、抵抗（第１の抵抗）Ｒｓ、抵抗（第２の抵抗）Ｒｆ、可変抵抗（第１の可変抵抗）Ｒａ１、コンパレータ（第１のコンパレータ）２５を有する。
【００６６】
抵抗Ｒｓは、一方がパワーＭＯＳＦＥＴ２のソース側のノード（第１のノード）２４に接続され、他方がノード（第２のノード）２６と接続されている。可変抵抗Ｒａ１は、一方がパワーＭＯＳＦＥＴ２のドレイン側のノード２２と接続され、他方がノード（第３のノード）２３と接続されている。抵抗Ｒｆは、一方がノード２３と接続され、他方がノード２６と接続されている。また、コンパレータ２５は、入力がノード２３、ノード２４と接続され、出力２１が図２のＮＡＮＤの入力に接続されている。
【００６７】
図３に示すオン抵抗検出回路２０において、パワーＭＯＳＦＥＴ２をオンさせると、パワーＭＯＳＦＥＴ２のソースから電流Ｉｏｕｔが流れる。このとき、電源端子（Ｖｃｃ）５とノード２６（出力端子（ＯＵＴ）６）との間の電圧Ｖｃｃ−Ｖｏｕｔと、パワーＭＯＳＦＥＴ２のドレイン・ソース間電圧Ｖｄｓを測定すると、次の関係が成り立つ。
【００６８】
Ｖｄｓ／（Ｖｃｃ−Ｖｏｕｔ）＝Ｒｏｎ×Ｉｏｕｔ／（Ｒｏｎ×Ｉｏｕｔ＋Ｒｓ×Ｉｏｕｔ）＝Ｒｏｎ／（Ｒｏｎ＋Ｒｓ）・・・式１
【００６９】
式１において、ＲｏｎはパワーＭＯＳＦＥＴ２のオン抵抗の初期特性値に基づき定められた設定値である。よって、パワーＭＯＳＦＥＴ２のオン抵抗が、オン抵抗の初期特性値に基づき定められた設定値の１．１倍となるようなＲａ１を、次の関係式を用いて求めることができる。
【００７０】
Ｒｏｎ×１．１／（Ｒｏｎ×１．１＋Ｒｓ）＝Ｒａ１／（Ｒａ１＋Ｒｆ）・・・式２
【００７１】
例えば、オン抵抗の設定値をＲｏｎ＝１００ｍΩ、Ｒｓ＝１０ｍΩ、Ｒｆ＝１０ｋΩとすると、式２を用いて、Ｒａ１＝１１０ｋΩとなる。よって、この値の抵抗値をオン抵抗検出回路２０の設定値とする。
【００７２】
このとき、図３に示すオン抵抗検出回路２０のノード２３には、電源端子（Ｖｃｃ）５と出力端子（ＯＵＴ）６との間の電圧Ｖｃｃ−Ｖｏｕｔを、抵抗Ｒａ１と抵抗Ｒｆの抵抗値に基づき分割された電圧値であるＶｒｅｆが発生する（Ｖｒｅｆは設定値なので不変）。また、オン抵抗検出回路２０のノード２４には、電源端子（Ｖｃｃ）５と出力端子（ＯＵＴ）６との間の電圧Ｖｃｃ−Ｖｏｕｔを、パワーＭＯＳＦＥＴ２のオン抵抗Ｒｏｎと抵抗Ｒｓの値に基づき分割された電圧値であるＶｍが発生する。
【００７３】
ここで、初期状態では、Ｒａ１＝１１０ｋΩ、Ｒｆ＝１０ｋΩであり、また、Ｒｏｎ＝１００ｍΩ、Ｒｓ＝１０ｍΩであるため、ノード２３の電圧Ｖｒｅｆは、ノード２４の電圧Ｖｍよりも小さい。コンパレータ２５は、ノード２３の電圧Ｖｒｅｆとノード２４の電圧Ｖｍを比較し、Ｖｒｅｆ＜Ｖｍの場合は正常を示す信号（Ｈレベル）を出力する。
【００７４】
一方、パワーＭＯＳＦＥＴ２の特性劣化により、オン抵抗Ｒｏｎの値が大きくなるにつれて、ノード２４の電圧Ｖｍも次第に小さくなる。よって、コンパレータ２５は、ノード２３の電圧Ｖｒｅｆとノード２４の電圧Ｖｍとを比較し、Ｖｒｅｆ≧Ｖｍの場合は異常を示す信号（Ｌレベル）を出力する。つまり、パワーＭＯＳＦＥＴ２のオン抵抗がＲｏｎ×１．１（すなわち、１１０ｍΩ）以上になった場合、ノード２３の電圧Ｖｒｅｆとノード２４の電圧ＶｍはＶｒｅｆ≧Ｖｍとなるため、この大小関係をコンパレータ２５を用いて比較することで、パワーＭＯＳＦＥＴ２のオン抵抗の異常を検出することができる。
【００７５】
なお、図３に示したオン抵抗検出回路は一例であり、パワーＭＯＳＦＥＴ２のオン抵抗を検出することができる回路であれば、どのような回路を用いてもよい。
【００７６】
また、Ｒａ１の値をオン抵抗検出回路２０の設定値とする場合は、例えば図７に示す回路（設定値記憶部）を用いることができる。図７に示す回路は、ノード６０とノード６１との間に直列に接続された複数の抵抗を備える。図７に示す抵抗の値は一例であり、任意に変更可能である。また、ノード６０は図３のオン抵抗検出回路２０のノード２２に対応し、ノード６１は図３のオン抵抗検出回路２０のノード２３に対応している。直列に接続された複数の抵抗の各々の両端には、それぞれＰ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６のソース・ドレインが接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６のゲートには、それぞれ定電流源６２−１〜６２−７が接続されている。定電流源６２−１〜６２−７と基準電源との間には、Ｐ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６に対応した位置にトリミング抵抗６３−１〜６３−７が設けられている。ここで、基準電源はＰ型ＭＯＳトランジスタＭＰ１０〜ＭＰ１６をオンさせることのできる電位であればよく、例えばＩＰＤ１の内部ＧＮＤ配線（内部基準配線）に接続されている。
【００７７】
例えば、本実施の形態で説明したようにＲａ１＝１１０ｋΩに設定する場合は、６４ｋΩ＋３２ｋΩ＋８ｋΩ＋４ｋΩ＋２ｋΩの抵抗を選択する（図７の場合は、６４ｋΩは必ず選択される）。つまり、トリミング抵抗６３−２、６３−３、６３−５、６３−７を、レーザを照射して切断することで、Ｐ型ＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１４、ＭＰ１６がオフする。よって、２ｋΩ、４ｋΩ、８ｋΩ、３２ｋΩの抵抗が選択されるため、ノード６０とノード６１との間の抵抗値は１１０ｋΩとなる。
【００７８】
図７に示す回路では、６４ｋΩ〜１３２ｋΩまで、１ｋΩ単位でＲａ１を設定することができる。よって、パワーＭＯＳＦＥＴ２のオン抵抗Ｒｏｎが個体に８０ｍΩ〜１２０ｍΩでばらついたとしても、オン抵抗Ｒｏｎの１．１倍の検出点を設定することができる。つまり、Ｒａ１を８８ｋΩ〜１３２ｋΩの範囲で設定すればよい。なお、図７に示したＲａ１を設定する回路は一例であり、Ｒａ１を設定することができる回路であればどのような回路を用いてもよい。
【００７９】
次に、本実施の形態にかかるＩＰＤ１のゲートリーク検出回路３０の具体的な回路構成の一例について説明する。図４は、本実施の形態にかかるＩＰＤ１のゲートリーク検出回路３０の一例を示す回路図である。ゲートリーク検出回路３０は、抵抗（第３の抵抗）Ｒｇ、可変抵抗（第２の可変抵抗）Ｒａ２、抵抗（第５の抵抗）Ｒｄ、定電圧源（第１の定電圧源）Ｖｉｎｉ、オペアンプ（第１のオペアンプ）３２、コンパレータ（第２のコンパレータ）３３を有する。
【００８０】
抵抗Ｒｇは、パワーＭＯＳＦＥＴ２のゲートに接続されており、一方がオペアンプ３２の一方の入力に接続され、他方がオペアンプ３２の他方の入力に接続される。可変抵抗Ｒａ２は、一方がパワーＭＯＳＦＥＴ２のドレイン側のノード３５に接続され、他方がノード３４と接続されている。抵抗Ｒｄは、一方がノード３４と接続され、他方が定電圧源Ｖｉｎｉの一方と接続されている。また、定電圧源Ｖｉｎｉの他方はノード３５と接続されている。オペアンプ３２の入力は抵抗Ｒｇの両端に接続され、出力はコンパレータ３３の一方の入力に接続されている。コンパレータ３３の入力の他方はノード３４と接続されており、出力３１は図２のＮＡＮＤの入力に接続されている。
【００８１】
ノード３４には、定電圧源Ｖｉｎｉの電圧値と可変抵抗Ｒａ２の抵抗値と抵抗Ｒｄの抵抗値とに基づき決定された電圧が発生する。ノード３４の電圧値は、基準電圧Ｖｒｅｆとしてコンパレータ３３に入力される。この基準電圧Ｖｒｅｆは、可変抵抗Ｒａ２の値を変更することで任意に変更することができる。
【００８２】
また、パワーＭＯＳＦＥＴ２にゲートリークがない場合、抵抗Ｒｇにはゲートリーク電流Ｉｇが流れない。この場合は、抵抗Ｒｇの両端、つまりオペアンプ３２の入力には電位差が生じない。しかし、パワーＭＯＳＦＥＴ２にゲートリークがある場合、抵抗Ｒｇにはゲートリーク電流Ｉｇが流れるため、抵抗Ｒｇの両端、つまりオペアンプ３２の入力には電位差が生じる。オペアンプ３２は、抵抗Ｒｇの両端の電位差に基づいて信号を出力する。つまり、ゲートリーク電流Ｉｇが大きくなるほど、抵抗Ｒｇの両端の電位差が大きくなり、オペアンプ３２の出力電圧は大きくなる。オペアンプ３２の出力電圧はコンパレータ３３の入力の一方に入力され、可変抵抗Ｒａ２により設定された基準電圧Ｖｒｅｆと比較される。コンパレータ３３は、オペアンプ３２の出力電圧が基準電圧Ｖｒｅｆよりも小さい場合は、正常を示すＨレベル信号を出力し、オペアンプ３２の出力電圧が基準電圧Ｖｒｅｆ以上である場合は、異常を示すＬレベル信号を出力する。
【００８３】
例えば、ゲートリーク検出回路３０を用いてゲートリーク電流Ｉｇが１μＡ以上となった場合を検出する際は、次のように可変抵抗Ｒａ２の抵抗値を設定する。まず、ゲートリーク電流Ｉｇが１μＡ流れた時に抵抗Ｒｇの両端に生じる電位差を求める。次に、この電位差がオペアンプ３２に入力された際にオペアンプ３２が出力する電圧値を求める。次に、この電圧値と基準電圧Ｖｒｅｆとが等しくなるように、可変抵抗Ｒａ２の抵抗値を決定する。このように可変抵抗Ｒａ２の抵抗値を設定することで、ゲートリーク電流Ｉｇが１μＡよりも小さい場合は、コンパレータ３３は正常を示すＨレベル信号を出力し、ゲートリーク電流Ｉｇが１μＡ以上の場合は、コンパレータ３３は異常を示すＬレベル信号を出力するように、設定することができる。
【００８４】
なお、ゲートリーク検出回路３０においても可変抵抗Ｒａ２の設定には、図７に示す回路を用いることができる。また、図４に示したゲートリーク検出回路は一例であり、パワーＭＯＳＦＥＴ２のゲートリークを検出することができる回路であれば、どのような回路を用いてもよい。
【００８５】
次に、本実施の形態にかかるＩＰＤ１のオフリーク検出回路４０の具体的な回路構成の一例について説明する。図５は、本実施の形態にかかるＩＰＤ１のオフリーク検出回路４０の一例を示す回路図である。オフリーク検出回路４０は、抵抗（第６の抵抗）Ｒｓ、可変抵抗（第３の可変抵抗）Ｒａ３、定電圧源（第２の定電圧源）Ｖｉｎｉ、Ｎ型ＭＯＳトランジスタＭＮ３〜ＭＮ５、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２、オペアンプ（第３のオペアンプ）４３を有する。
【００８６】
抵抗Ｒｓは、パワーＭＯＳＦＥＴ２のソースに接続されている。また、抵抗Ｒｓの両端は、それぞれオペアンプ４３の入力に接続されている。オペアンプ４３の出力はＮ型ＭＯＳトランジスタ（第１のトランジスタ）ＭＮ３のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ３のドレインはパワーＭＯＳＦＥＴ２のソースに、ソースはノード（第４のノード）４４に接続されている。ノード４４は、Ｎ型ＭＯＳトランジスタＭＮ５のドレイン及びゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ５のソースはＮ型ＭＯＳトランジスタＭＮ４のソースに、ゲートはＮ型ＭＯＳトランジスタＭＮ４のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ４のドレインはノード（第５のノード）４２に接続されている。ここで、Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５はカレントミラー回路（第１のカレントミラー回路）を構成する。
【００８７】
また、Ｐ型ＭＯＳトランジスタＭＰ１のソースはＰ型ＭＯＳトランジスタＭＰ２のソース、電源端子（Ｖｃｃ）５、及び定電圧源（第２の定電圧源）Ｖｉｎｉの一方と接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ１のゲート及びドレインは、Ｐ型ＭＯＳトランジスタＭＰ２のゲート及び可変抵抗（第３の可変抵抗）Ｒａ３の一方と接続されている。可変抵抗Ｒａ３の他方は、定電圧源Ｖｉｎｉの他方と接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ２のドレインはノード４２に接続されている。ここで、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２はカレントミラー回路（第２のカレントミラー回路）を構成する。また、ノード４２の出力４１は、図２のＮＡＮＤの入力に接続されている。
【００８８】
ノード４２には、定電圧源Ｖｉｎｉの電圧値と可変抵抗Ｒａ３の抵抗値とに基づき決定された電流Ｉａが流れる。また、オフリーク電流Ｉｏｆｆが流れていない場合は、抵抗Ｒｓの両端には電位差が生じないため、オペアンプ４３の出力はＬレベル信号となり、Ｎ型ＭＯＳトランジスタＭＮ３はオンしない。この場合は、ノード４４には電流が流れないため、Ｎ型ＭＯＳトランジスタＭＮ４にも電流が流れない。よって、ノード４２に流れる電流はＩａのままとなる。この場合は、ノード４２がＨレベルとなり、オフリーク検出回路４０は正常を示すＨレベル信号を出力する。
【００８９】
一方、抵抗Ｒｓにオフリーク電流Ｉｏｆｆが流れると、抵抗Ｒｓの両端に電位差が生じる。オペアンプ４３の入力にはこの電位差が入力されるため、オペアンプ４３はこの電位差に応じた信号（Ｈレベル信号）をＮ型ＭＯＳトランジスタＭＮ３のゲートに出力する。Ｎ型ＭＯＳトランジスタＭＮ３のゲートにＨレベル信号が入力されると、ノード４４には電流Ｉｂが流れる。この電流Ｉｂの値は、オフリーク電流Ｉｏｆｆの大きさに応じて変化する。ノード４４に電流Ｉｂが流れると、Ｎ型ＭＯＳトランジスタＭＮ４にも電流Ｉｂが流れる。このため、ノード４２を流れる電流は、Ｉａ−Ｉｂとなる。よって、オフリーク電流Ｉｏｆｆの大きさが大きくなるにつれてＩｂも大きくなるので、ノード４２に流れる電流Ｉａ−Ｉｂは次第に小さくなる。そして、最終的にはノード４２はＬレベルとなり、オフリーク検出回路４０は異常を示すＬレベル信号を出力する。
【００９０】
例えば、オフリーク検出回路４０を用いてオフリーク電流Ｉｏｆｆが１μＡ以上となった場合を検出する際は、次のように可変抵抗Ｒａ３の抵抗値を設定する。まず、オフリーク電流Ｉｏｆｆが１μＡ流れた時に抵抗Ｒｇの両端に生じる電位差を求める。次に、この電位差がオペアンプ４３に入力された際にオペアンプ４３が出力する電圧値を求める。次に、この電圧値がＮ型ＭＯＳトランジスタＭＮ３のゲートに印加された場合にノード４４に流れる電流Ｉｂを求める。そして、この電流ＩｂがＮ型ＭＯＳトランジスタＭＮ４に流れた場合に、出力４１がＬレベル信号を出力するような電流Ｉａの値を決定する。そして、電流ＩｂがＮ型ＭＯＳトランジスタＭＮ４に流れていない状態で、この電流Ｉａがノード４２に流れるように可変抵抗Ｒａ３の抵抗値を決定する。このように可変抵抗Ｒａ３の抵抗値を設定することで、オフリーク電流Ｉｏｆｆが１μＡよりも小さい場合は、出力４１は正常を示すＨレベル信号を出力し、オフリーク電流Ｉｏｆｆが１μＡ以上の場合は、出力４１は異常を示すＬレベル信号を出力するように、設定することができる。
【００９１】
なお、オフリーク検出回路４０においても可変抵抗Ｒａ３の設定には、図７に示す回路を用いることができる。また、図５に示したオフリーク検出回路は一例であり、パワーＭＯＳＦＥＴ２のオフリークを検出することができる回路であれば、どのような回路を用いてもよい。
【００９２】
次に、本実施の形態にかかるＩＰＤ１の消費電流検出回路５０の具体的な回路構成の一例について説明する。図６は、本実施の形態にかかるＩＰＤ１の消費電流検出回路５０の一例を示す回路図である。消費電流検出回路５０は、抵抗（第４の抵抗）Ｒｃ、可変抵抗（第２の可変抵抗）Ｒａ４、抵抗（第５の抵抗）Ｒｅ、定電圧源（第１の定電圧源）Ｖｉｎｉ、オペアンプ（第２のオペアンプ）５２、コンパレータ（第３のコンパレータ）５３を有する。
【００９３】
抵抗Ｒｃは、ＩＰＤ１の内部ＧＮＤ配線（内部基準配線）５５、つまり、オープン検出回路１４、電流検出回路１５、温度検出回路１６、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、ＡＮＤ回路１７、インバータ１８、Ｎ型ＭＯＳトランジスタＭＮ１、ＮＡＮＤ回路１９、Ｎ型ＭＯＳトランジスタＭＮ２のＬレベルとなる配線とＩＰＤ１のＧＮＤ端子間に接続されており、一方がオペアンプ５２の一方の入力に接続され、他方がオペアンプ５２の他方の入力に接続される。オペアンプ５２の出力はコンパレータ５３の一方の入力に接続されている。コンパレータ５３の入力の他方はノード５４と接続されており、出力５１は図２のＮＡＮＤ回路１９の入力に接続されている。可変抵抗Ｒａ４は、一方がノード５４と接続され、他方が定電圧源Ｖｉｎｉの一方と接続されている。抵抗Ｒｅは一方がノード５４と接続され、他方が定電圧源Ｖｉｎｉの他方およびＧＮＤ端子と接続されている。
【００９４】
ノード５４には、定電圧源Ｖｉｎｉの電圧値と可変抵抗Ｒａ４の抵抗値と抵抗Ｒｅの抵抗値とに基づき決定された電圧が発生する。ノード５４の電圧値は、基準電圧Ｖｒｅｆとしてコンパレータ５３に入力される。この基準電圧Ｖｒｅｆは、可変抵抗Ｒａ４の値を変更することで任意に変更することができる。
【００９５】
通常動作時、抵抗Ｒｃには通常レベルの消費電流Ｉｃが流れ、そのレベルに応じた電位差が抵抗Ｒｃの両端に生じる。オペアンプ５２は、抵抗Ｒｃの両端の電位差を入力し、この電位差に応じた出力電圧をコンパレータ５３の一方の入力に出力する。コンパレータ５３に入力されたこの出力電圧は、可変抵抗Ｒａ４により設定された基準電圧Ｖｒｅｆと比較される。通常動作時は、オペアンプ５２の出力電圧は基準電圧Ｖｒｅｆよりも小さいため、コンパレータ５３は正常を示すＨレベル信号を出力する。しかし、パワーＭＯＳＦＥＴ２の特性劣化により、抵抗Ｒｃに流れる消費電流Ｉｃが上昇すると、抵抗Ｒｃの両端の電位差が上昇し、オペアンプ５２の出力電圧は大きくなる。そして、コンパレータ５３は、オペアンプ５２の出力電圧が基準電圧Ｖｒｅｆ以上である場合は、異常を示すＬレベル信号を出力する。
【００９６】
例えば、消費電流検出回路５０を用いて消費電流Ｉｃが初期特性値に基づき定められた設定値の１．１倍以上になった場合を検出する際は、次のように可変抵抗Ｒａ４の抵抗値を設定する。まず、初期特性値に基づき定められた設定値の１．１倍の消費電流Ｉｃが流れた時に抵抗Ｒｃの両端に生じる電位差を求める。次に、この電位差がオペアンプ５２に入力された際にオペアンプ５２が出力する電圧値を求める。そして、この電圧値と基準電圧Ｖｒｅｆが等しくなるように、可変抵抗Ｒａ４の抵抗値を決定する。このように可変抵抗Ｒａ４の抵抗値を設定することで、消費電流Ｉｃが初期特性値に基づき定められた設定値の１．１倍よりも小さい場合は、コンパレータ５３は正常を示すＨレベル信号を出力し、消費電流Ｉｃが初期特性値に基づき定められた設定値の１．１倍以上の場合は、コンパレータ５３は異常を示すＬレベル信号を出力するように、設定することができる。
【００９７】
なお、消費電流検出回路５０においても可変抵抗Ｒａ４の設定には、図７に示す回路を用いることができる。また、図６に示した消費電流検出回路は一例であり、消費電流を検出することができる回路であれば、どのような回路を用いてもよい。
【００９８】
次に、本実施の形態にかかる半導体装置の製造から異常検出までのフローを図８を用いて説明する。まず、本実施の形態にかかる半導体装置であるインテリジェントパワーデバイス（ＩＰＤ１）を製造する（ステップＳ１）。次に、パワーＭＯＳＦＥＴの初期特性を測定し、この初期特性値に基づき定められた設定値を記録する（ステップＳ２）。より具体的には、半導体チップ（またはウェハ）の状態で初期特性値（例えば、オン抵抗Ｒｏｎ）を測定し、これに基づいて設定値（例えば可変抵抗Ｒａ１）となるようにトリミング抵抗をレーザ等で切断し、その後半導体チップのリードフレームへの組立・樹脂封止・リードフレームからの切断を行ない、個々のＩＰＤ１を完成する。設定値を記録する際は、例えば前述の抵抗値Ｒａ１〜Ｒａ４の値を設定値とする。次に、ＩＰＤ１をＥＣＵ（エンジンコントロールユニット）等のシステムに設置する（ステップＳ３）。次に、ＩＰＤ１の電源をオンにする（ステップＳ４）。ＩＰＤ１の電源がオンになると、ＩＰＤ１の性能が測定される（ステップＳ５）。つまり、ＩＰＤ１は、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０がＩＰＤ１の特性値を測定する。
【００９９】
そして、ステップＳ５で測定したＩＰＤ１の各特性値と、初期値（初期特性値に基づき定められた設定値）とを比較する（ステップＳ６）。そして、ステップＳ５で測定した特性値に問題があるか判断される（ステップＳ７）。ステップＳ５で測定した特性値に問題がある場合は、ＩＰＤ１のコントローラ（マイクロコンピュータ）へ警告（Ｗａｒｎｉｎｇ）を出力する（ステップＳ８）。その後、コントローラから半導体装置の点検をすべき旨のメッセージを出力する（ステップＳ９）。つまり、コントローラであるマイクロコンピュータからドライバや自動車ディーラー等のユーザへ点検を勧めるメッセージが出力される。そして、このメッセージによりシステム（自動車）の点検が促進され自動車修理工場などで調整、修理が行われることになる（ステップＳ１０）。そのためＩＰＤ１が破壊に至ることがなく、安全にシステムを稼動することができる。
【０１００】
一方、ステップＳ５で測定した特性値に問題がない場合、及びステップＳ８においてマイクロコンピュータへ警告を出力した後、ＩＰＤ１を動作させる（ステップＳ１１）。その後、入力端子７からＩＰＤ１ａをオフする制御信号が入力されれば、ＩＰＤ１の電源をオフし（ステップＳ１２）、ステップＳ４へと移動し、ステップＳ４以降の動作を繰り返す。
【０１０１】
以上で説明したように、本実施の形態にかかるＩＰＤ１では、ＩＰＤ１の初期特性値に基づき定められた設定値と所定のタイミングにおけるＩＰＤ１の特性値とに基づき、ＩＰＤ１の故障に繋がるような特性劣化を検出することができるので、ＩＰＤ１の故障を未然に防ぐことができる。
【０１０２】
また、本実施の形態にかかるＩＰＤ１では、ＩＰＤ１に故障の兆候がある場合は、マイクロコンピュータによりドライバ等のユーザへ警告を発することができるので、システム（自動車等）の動作不具合を回避することができ、その結果、システムの安全性を飛躍的に向上させることができる。
【０１０３】
なお、特許文献１には、パワーＭＯＳＦＥＴのゲートにゲート抵抗を設け、パワーＭＯＳＦＥＴがオンしているときのゲート抵抗の電圧降下を測定することで、絶縁破壊に起因したオン故障を事前に察知する技術が開示されている。また、特許文献２には、パワーＭＯＳＦＥＴが半故障の状態でも故障判定できる故障検知回路に関する技術が開示されている。しかしながら、特許文献１、及び特許文献２にかかる技術では、本実施の形態にかかる発明のように、ＩＰＤの初期特性値（製造時の特性値）に基づき定められた設定値を記憶し、当該設定値と所定のタイミングにおけるＩＰＤの特性値とに基づき、ＩＰＤの故障に繋がるような特性劣化を検出する点について開示されていない。これに対して本発明は、半導体チップを樹脂封止する前にＩＰＤの初期特性値を測定し、トリミング抵抗を切断して設定値を当該半導体チップに書き込み、その後樹脂封止してＩＰＤを完成している。これにより、ＩＰＤを使用するユーザは、改めて初期特性値を測定したり、特性劣化状態を検出するための設定値を定めたり、特性劣化検出回路を追加したりすることなく、ＩＰＤの劣化状態を知ることができる。
【０１０４】
実施の形態２
以下、図面を参照して発明の実施の形態２について説明する。図９は、本実施の形態にかかるＩＰＤ（半導体装置）を示すブロック図である。本実施の形態にかかるＩＰＤ１ａでは、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０の出力が、それぞれＡＮＤ回路７０にも出力され、ＡＮＤ回路７０の出力がＡＮＤ回路１１に入力されている。これ以外の部分については、実施の形態１で説明したＩＰＤ１と同一であるため、重複した説明を省略する。なお、実施の形態１で説明したＩＰＤ１と同一の構成部分には同一の符号を付している。また、図９では、図面が複雑になるため、ＩＰＤ１ａを構成する各要素のＬレベルとなる配線と消費電流検出回路５０との接続関係の記載を省略しているが、図９においても、図２の場合と同様に消費電流検出回路５０は、ＩＰＤ１ａを構成する各要素のＬレベルとなる配線、つまり内部ＧＮＤ配線（内部基準配線）とＩＰＤ１ａのＧＮＤ端子と接続されている。
【０１０５】
図９に示す本実施の形態にかかるＩＰＤ１ａでは、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０のそれぞれに、実施の形態１で設定された初期特性値に基づき定められた設定値（第１の設定値）と、第１の設定値とは異なる値に定められた設定値（第２の設定値）とが記憶されている。そして、本実施の形態で設定された第１の設定値と、所定のタイミングにおけるＩＰＤ１ａの特性値との比較結果が、ＡＮＤ回路１９に出力される。また、第２の設定値についても同時に比較され、比較結果が、ＡＮＤ回路７０に出力される。
【０１０６】
オン抵抗検出回路２０は、例えば所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値がオン抵抗の初期特性値に基づき定められた設定値の１．１倍（第１の設定値）以上になった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号２１を出力する。また、オン抵抗検出回路２０は、例えば所定のタイミングにおけるオン抵抗の特性値がオン抵抗の初期特性値の１．５倍（第２の設定値）以上になった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７１を出力する。
【０１０７】
ゲートリーク検出回路３０は、例えば所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、ゲートリークの初期特性値に基づき定められた設定値である１μＡ（第１の設定値）以上となった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号３１を出力する。また、ゲートリーク検出回路３０は、例えば所定のタイミングにおけるゲートリークの特性値が、ゲートリークの初期特性値に基づき定められた設定値である１０μＡ（第２の設定値）以上となった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７２を出力する。
【０１０８】
オフリーク検出回路４０は、例えば所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、オフリークの初期特性値に基づき定められた設定値である１μＡ（第１の設定値）以上となった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号２１を出力する。また、オフリーク検出回路４０は、例えば所定のタイミングにおけるオフリークの特性値が、オフリークの初期特性値に基づき定められた設定値である１０μＡ（第２の設定値）以上となった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７３を出力する。
【０１０９】
消費電流検出回路５０は、例えば所定のタイミングにおけるＩＰＤ１ａ消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．１倍（第１の設定値）以上になった場合に、第１の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路１９に異常を示す信号５１を出力する。また、消費電流検出回路５０は、例えば所定のタイミングにおける消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．５倍（第２の設定値）以上になった場合に、第２の設定値に対応するレベルの異常であることを検出し、ＡＮＤ回路７０に異常を示す信号７４を出力する。
【０１１０】
すなわち、第１の設定値の条件である次の（１）から（４）の少なくとも１つ以上の条件が満たされた場合は、出力端子（Ｗａｒｎｉｎｇ）８から異常を示すＬレベル信号が出力される。また、第１の設定値の条件である次の（１）から（４）のいずれの条件も満たさない場合は、出力端子（Ｗａｒｎｉｎｇ）８から正常を示すＨレベル信号が出力される。
（１）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値がオン抵抗の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
（２）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、設定値である１μＡ以上となった場合。
（３）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、設定値である１μＡ以上となった場合。
（４）所定のタイミングにおけるＩＰＤ１ａ消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．１倍以上になった場合。
【０１１１】
また、第２の設定値の条件である次の（５）から（８）の少なくとも１つ以上の条件が満たされた場合は、ＡＮＤ回路７０はＬレベル信号をＡＮＤ回路１１に出力する。そして、ＡＮＤ回路１１はドライバ回路１２にＬレベル信号を出力するので、ＩＰＤ１ａは動作停止となる。一方、第２の設定値の条件である次の（５）から（８）のいずれの条件も満たさない場合は、ＡＮＤ回路７０はＨレベル信号をＡＮＤ回路１１に出力する。そして、ＡＮＤ回路１１はドライバ回路１２にＨレベル信号を出力するので、ＩＰＤ１ａは動作可能となる。
（５）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオン抵抗の特性値が、オン抵抗の初期特性値に基づき定められた設定値の１．５倍以上になった場合。
（６）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のゲートリークの特性値が、設定値である１０μＡ以上となった場合。
（７）所定のタイミングにおけるパワーＭＯＳＦＥＴ２のオフリークの特性値が、設定値である１０μＡ以上となった場合。
（８）所定のタイミングにおけるＩＰＤ１ａの消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の１．５倍以上になった場合。
【０１１２】
なお、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０に第１の設定値と第２の設定値を検出させる場合は、例えば実施の形態１で説明した図３〜図６で説明した各検出回路をそれぞれ２つ用い、そのそれぞれについて、図７で説明した回路（設定値記憶部）を用いる。
【０１１３】
次に、本実施の形態にかかる半導体装置の製造から異常検出までのフローを図１０を用いて説明する。まず、本実施の形態にかかる半導体装置であるインテリジェントパワーデバイス（ＩＰＤ）を製造する（ステップＳ１１）。次に、ＩＰＤ１ａの初期特性を測定し、この初期特性値に基づき定められた設定値（第１の設定値と第２の設定値）を記録する（ステップＳ１２）。設定値を記録する際は、例えば前述の抵抗値Ｒａ１〜Ｒａ４の値を設定値とする。次に、ＩＰＤ１ａをＥＣＵ（エンジンコントロールユニット）等のシステムに設置する（ステップＳ１３）。次に、ＩＰＤ１ａの電源をオンにする（ステップＳ１４）。ＩＰＤ１ａの電源がオンになると、ＩＰＤ１ａの性能が測定される（ステップＳ１５）。つまり、ＩＰＤ１ａは、オン抵抗検出回路２０、ゲートリーク検出回路３０、オフリーク検出回路４０、消費電流検出回路５０がＩＰＤ１ａの特性値を測定する。
【０１１４】
そして、ステップＳ１５で測定したＩＰＤ１ａの各特性値と、初期値（初期特性値に基づき定められた設定値）とを比較する（ステップＳ１６）。そして、ステップＳ１５で測定した特性値に問題があるか第１の設定値を基準に判断される（ステップＳ１７）。更に、ステップＳ１５で測定した特性値に重大な問題があるか、第２の設定値を基準に判断される（ステップＳ１８）。ステップＳ１５で測定した特性値が第２の設定値の許容範囲外である場合、つまり重大な問題がある場合は、ＩＰＤ１ａはコントローラ（マイクロコンピュータ）へ自己診断を命令し（ステップＳ２２）、ＩＰＤ１ａの電源をオフにし、ＩＰＤ１ａを動作させない（ステップＳ２３）。また、ステップＳ１５で測定した特性値が第２の設定値の許容範囲内である場合、つまり重大な問題がない場合は、ＩＰＤ１ａのコントローラへ警告（Ｗａｒｎｉｎｇ）を出力する（ステップＳ２１）。
【０１１５】
ステップＳ２２、ステップＳ２３の後、コントローラからＩＰＤ１ａの点検をすべき旨のメッセージを出力する（ステップＳ２４）。つまり、コントローラであるマイクロコンピュータ１０からドライバや自動車ディーラーなどへ点検を勧めるメッセージが出力される。そして、このメッセージによりシステム（自動車）の点検が促進され自動車修理工場などで調整、修理が行われることになる（ステップＳ２５）。そのためＩＰＤ１ａが破壊に至ることがなく、安全にシステムを稼動することができる。
【０１１６】
一方、ステップＳ１５で測定した特性値に問題がない場合、及びステップＳ２１においてコントローラへ警告を出力した後、ＩＰＤ１ａを動作させる（ステップＳ１９）。その後、入力端子７からＩＰＤ１ａをオフする制御信号が入力されれば、ＩＰＤ１ａの電源をオフし（ステップＳ２０）、ステップＳ１４へと移動し、ステップＳ１４以降の動作を繰り返す。
【０１１７】
以上で説明したように、本実施の形態にかかるＩＰＤ１ａでは、ＩＰＤ１ａの初期特性値に基づき定められた設定値と所定のタイミングにおけるＩＰＤ１ａの特性値とに基づき、ＩＰＤ１ａの故障に繋がるような特性劣化を検出することができるので、ＩＰＤ１ａの故障を未然に防ぐことができる。
【０１１８】
特に、本実施の形態にかかるＩＰＤ１ａでは、ＩＰＤ１ａの初期特性値に基づき定められた設定値を２つ設定し、ＩＰＤ１ａの破壊に近い設定値（第２の設定値）を満たす場合は、ＩＰＤ１ａの動作を停止することができるので、ＩＰＤ１ａの故障により負荷が暴走することを防止することができる。
【０１１９】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【０１２０】
１、１ａ 半導体装置（ＩＰＤ）
２ 半導体素子（パワーＭＯＳＦＥＴ）
３ 設定値記憶部
４ 検出回路
５ 電源端子（Ｖｃｃ）
６ 出力端子（ＯＵＴ）
７ 入力端子
８ 出力端子
９ ＤＩＡＧ出力端子
１０ コントローラ（マイクロコンピュータ）
１１、１７、７０ ＡＮＤ回路
１２ ドライバ回路
１３ 電流制限回路
１４ オープン検出回路
１５ 電流検出回路
１６ 温度検出回路
１８ インバータ
１９ ＮＡＮＤ回路
２０ オン抵抗検出回路
３０ ゲートリーク検出回路
４０ オフリーク検出回路
５０ 消費電流検出回路
【特許請求の範囲】
【請求項１】
半導体装置の初期特性値に基づき定められた設定値を記憶する設定値記憶部と、
所定のタイミングにおける前記半導体装置の特性値と前記設定値記憶部に記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する検出回路と、
を備える半導体装置。
【請求項２】
前記検出回路は、前記半導体素子のオン抵抗を検出するオン抵抗検出回路である、請求項１に記載の半導体装置。
【請求項３】
前記オン抵抗検出回路は、
一方が前記半導体素子のソースと第１のノードにおいて接続され、他方が第２のノードと接続された第１の抵抗と、
一方が前記半導体素子のドレインと接続され、他方が第３のノードと接続された第１の可変抵抗と、
一方が前記第３のノードと接続され、他方が前記第２のノードと接続された第２の抵抗と、
前記第１のノードの電圧値と前記第３のノードの電圧値とを入力し、当該第１のノードの電圧値と当該第３のノードの電圧値との電位差に基づき信号を出力する第１のコンパレータと、を備える、請求項２に記載の半導体装置。
【請求項４】
前記検出回路は、前記半導体素子のゲートリークを検出するゲートリーク検出回路である、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲートリーク検出回路は、
前記半導体素子のゲートに接続された第３の抵抗と、
前記第３の抵抗の両端に生じる電位差を入力し、当該電位差に基づき電圧信号を出力する第１のオペアンプと、
前記第１のオペアンプの電圧信号と基準電圧とを入力し、当該第１のオペアンプの電圧信号と前記基準電圧との比較結果に基づき信号を出力する第２のコンパレータと、を備える、請求項４に記載の半導体装置。
【請求項６】
前記検出回路は、前記半導体装置の消費電流を検出する消費電流検出回路である、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記消費電流検出回路は、
前記半導体装置の内部基準配線に接続された第４の抵抗と、
前記第４の抵抗の両端に生じる電位差を入力し、当該電位差に基づき電圧信号を出力する第２のオペアンプと、
前記第２のオペアンプの電圧信号と基準電圧とを入力し、当該第２のオペアンプの電圧信号と前記基準電圧との比較結果に基づき信号を出力する第３のコンパレータと、を備える、請求項６に記載の半導体装置。
【請求項８】
前記基準電圧は、第１の定電圧源と、当該第１の定電圧源の電圧を分割する第２の可変抵抗および第５の抵抗と、を有する回路を用いて設定される、請求項５または７に記載の半導体装置。
【請求項９】
前記検出回路は、前記半導体素子のオフリークを検出するオフリーク検出回路である、請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記オフリーク検出回路は、
前記半導体素子のソースに接続された第６の抵抗と、
前記第６の抵抗の両端に生じる電位差を入力し、当該電位差に基づき信号を出力する第３のオペアンプと、
前記第３のオペアンプの出力がゲートに接続され、ソースが第４のノードに接続された第１のトランジスタと、
前記第４のノードに第１の電流経路が接続され、基準電流が流れる第５のノードに第２の電流経路が接続された第１のカレントミラー回路と、を備える、請求項９に記載の半導体装置。
【請求項１１】
前記基準電流は、第２の定電圧源および第３の可変抵抗が接続された第３の電流経路と、前記第２の電流経路が接続された第２のカレントミラー回路を用いて設定される、請求項１０に記載の半導体装置。
【請求項１２】
前記第１乃至３の可変抵抗は、
直列に接続された複数の抵抗と、
前記複数の抵抗に対応して設けられ、当該複数の抵抗のそれぞれの両端にソース・ドレインが接続された複数のＰ型トランジスタと、
前記複数のＰ型トランジスタのゲートのそれぞれに接続された定電流源と、
前記複数のＰ型トランジスタのゲートのそれぞれと基準電源との間に設けられたトリミング抵抗と、を備え、
前記トリミング抵抗を切断することで抵抗値を設定する、請求項２乃至１１に記載の半導体装置。
【請求項１３】
前記設定値記憶部には、前記半導体装置の初期特性値に基づき定められた第１の設定値と第２の設定値とが記憶され、
前記検出回路は、所定のタイミングにおける前記半導体装置の特性値と前記第１の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき警報を出力し、
所定のタイミングにおける前記半導体装置の特性値と前記第２の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき前記半導体装置の動作を停止する、請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記所定のタイミングは、前記半導体装置に電源が投入されたタイミング、前記半導体装置の入力端子に制御信号が入力されたタイミング、前記半導体装置を制御するコントローラから前記半導体装置へ前記半導体装置の特性劣化を検出する旨の命令信号が入力されたタイミング、前記半導体装置の稼働中における一定周期毎のタイミング、である請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
半導体装置の特性劣化を検出する方法であって、
前記半導体装置の初期特性値に基づき定められた設定値を記憶し、
所定のタイミングにおける前記半導体装置の特性値と前記記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する、半導体装置の特性劣化検出方法。
【請求項１６】
前記半導体素子のオン抵抗、ゲートリーク、オフリーク、および前記半導体装置の消費電流のうちの少なくとも１つに基づき前記半導体装置の特性劣化を検出する、請求項１５に記載の半導体装置の特性劣化検出方法。
【請求項１７】
前記半導体装置の初期特性値に基づき定められた第１の設定値と第２の設定値とを記憶し、
所定のタイミングにおける前記半導体装置の特性値と前記第１の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき警報を出力し、
所定のタイミングにおける前記半導体装置の特性値と前記第２の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき前記半導体装置の動作を停止する、請求項１５または１６に記載の半導体装置の特性劣化検出方法。
【請求項１】
半導体装置の初期特性値に基づき定められた設定値を記憶する設定値記憶部と、
所定のタイミングにおける前記半導体装置の特性値と前記設定値記憶部に記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する検出回路と、
を備える半導体装置。
【請求項２】
前記検出回路は、前記半導体素子のオン抵抗を検出するオン抵抗検出回路である、請求項１に記載の半導体装置。
【請求項３】
前記オン抵抗検出回路は、
一方が前記半導体素子のソースと第１のノードにおいて接続され、他方が第２のノードと接続された第１の抵抗と、
一方が前記半導体素子のドレインと接続され、他方が第３のノードと接続された第１の可変抵抗と、
一方が前記第３のノードと接続され、他方が前記第２のノードと接続された第２の抵抗と、
前記第１のノードの電圧値と前記第３のノードの電圧値とを入力し、当該第１のノードの電圧値と当該第３のノードの電圧値との電位差に基づき信号を出力する第１のコンパレータと、を備える、請求項２に記載の半導体装置。
【請求項４】
前記検出回路は、前記半導体素子のゲートリークを検出するゲートリーク検出回路である、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲートリーク検出回路は、
前記半導体素子のゲートに接続された第３の抵抗と、
前記第３の抵抗の両端に生じる電位差を入力し、当該電位差に基づき電圧信号を出力する第１のオペアンプと、
前記第１のオペアンプの電圧信号と基準電圧とを入力し、当該第１のオペアンプの電圧信号と前記基準電圧との比較結果に基づき信号を出力する第２のコンパレータと、を備える、請求項４に記載の半導体装置。
【請求項６】
前記検出回路は、前記半導体装置の消費電流を検出する消費電流検出回路である、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記消費電流検出回路は、
前記半導体装置の内部基準配線に接続された第４の抵抗と、
前記第４の抵抗の両端に生じる電位差を入力し、当該電位差に基づき電圧信号を出力する第２のオペアンプと、
前記第２のオペアンプの電圧信号と基準電圧とを入力し、当該第２のオペアンプの電圧信号と前記基準電圧との比較結果に基づき信号を出力する第３のコンパレータと、を備える、請求項６に記載の半導体装置。
【請求項８】
前記基準電圧は、第１の定電圧源と、当該第１の定電圧源の電圧を分割する第２の可変抵抗および第５の抵抗と、を有する回路を用いて設定される、請求項５または７に記載の半導体装置。
【請求項９】
前記検出回路は、前記半導体素子のオフリークを検出するオフリーク検出回路である、請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記オフリーク検出回路は、
前記半導体素子のソースに接続された第６の抵抗と、
前記第６の抵抗の両端に生じる電位差を入力し、当該電位差に基づき信号を出力する第３のオペアンプと、
前記第３のオペアンプの出力がゲートに接続され、ソースが第４のノードに接続された第１のトランジスタと、
前記第４のノードに第１の電流経路が接続され、基準電流が流れる第５のノードに第２の電流経路が接続された第１のカレントミラー回路と、を備える、請求項９に記載の半導体装置。
【請求項１１】
前記基準電流は、第２の定電圧源および第３の可変抵抗が接続された第３の電流経路と、前記第２の電流経路が接続された第２のカレントミラー回路を用いて設定される、請求項１０に記載の半導体装置。
【請求項１２】
前記第１乃至３の可変抵抗は、
直列に接続された複数の抵抗と、
前記複数の抵抗に対応して設けられ、当該複数の抵抗のそれぞれの両端にソース・ドレインが接続された複数のＰ型トランジスタと、
前記複数のＰ型トランジスタのゲートのそれぞれに接続された定電流源と、
前記複数のＰ型トランジスタのゲートのそれぞれと基準電源との間に設けられたトリミング抵抗と、を備え、
前記トリミング抵抗を切断することで抵抗値を設定する、請求項２乃至１１に記載の半導体装置。
【請求項１３】
前記設定値記憶部には、前記半導体装置の初期特性値に基づき定められた第１の設定値と第２の設定値とが記憶され、
前記検出回路は、所定のタイミングにおける前記半導体装置の特性値と前記第１の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき警報を出力し、
所定のタイミングにおける前記半導体装置の特性値と前記第２の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき前記半導体装置の動作を停止する、請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記所定のタイミングは、前記半導体装置に電源が投入されたタイミング、前記半導体装置の入力端子に制御信号が入力されたタイミング、前記半導体装置を制御するコントローラから前記半導体装置へ前記半導体装置の特性劣化を検出する旨の命令信号が入力されたタイミング、前記半導体装置の稼働中における一定周期毎のタイミング、である請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
半導体装置の特性劣化を検出する方法であって、
前記半導体装置の初期特性値に基づき定められた設定値を記憶し、
所定のタイミングにおける前記半導体装置の特性値と前記記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する、半導体装置の特性劣化検出方法。
【請求項１６】
前記半導体素子のオン抵抗、ゲートリーク、オフリーク、および前記半導体装置の消費電流のうちの少なくとも１つに基づき前記半導体装置の特性劣化を検出する、請求項１５に記載の半導体装置の特性劣化検出方法。
【請求項１７】
前記半導体装置の初期特性値に基づき定められた第１の設定値と第２の設定値とを記憶し、
所定のタイミングにおける前記半導体装置の特性値と前記第１の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき警報を出力し、
所定のタイミングにおける前記半導体装置の特性値と前記第２の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき前記半導体装置の動作を停止する、請求項１５または１６に記載の半導体装置の特性劣化検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
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【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１１−７１１７４（Ｐ２０１１−７１１７４Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２１８８２４（Ｐ２００９−２１８８２４）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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