半導体装置およびその製造方法
【課題】リーク電流の増大や被膜性の劣化やトランジスタ特性の劣化等のエッチングに伴う不具合を防ぐことが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＣＭＯＳトランジスタ５００は、ゲート電極２０２を有するＮ型ＭＯＳトランジスタおよびゲート電極２０１を有するＰ型ＭＯＳトランジスタを同一の半導体基板１上に備え、ゲート電極２０２は、ゲート絶縁膜５と多結晶シリコン層６１と金属層６２と多結晶シリコン層６３とを含み、ゲート電極２０１は、ゲート絶縁膜５と金属層６２と多結晶シリコン層６３とを含む。
【解決手段】ＣＭＯＳトランジスタ５００は、ゲート電極２０２を有するＮ型ＭＯＳトランジスタおよびゲート電極２０１を有するＰ型ＭＯＳトランジスタを同一の半導体基板１上に備え、ゲート電極２０２は、ゲート絶縁膜５と多結晶シリコン層６１と金属層６２と多結晶シリコン層６３とを含み、ゲート電極２０１は、ゲート絶縁膜５と金属層６２と多結晶シリコン層６３とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、エッチングに伴う不具合を防ぐための技術に関する。
【背景技術】
【０００２】
従来から、複数のＭＯＳ構造を有する半導体装置が製造されている（例えば、特許文献１）。なお、本明細書においては、ＭＯＳという用語を、ゲート絶縁膜として酸化物以外の材料を用いたトランジスタにも広く適用させるものとする。
【０００３】
【特許文献１】特開２００７−１９３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置の製造方法においては、以下で説明するように、二点の問題点があった。
【０００５】
第一の問題点として、特許文献１の図５〜６に示されるように、Ｐ型ウェル３２上方の金属層６４を選択除去するが、この際、Ｐ型ウェル３２上のゲート絶縁膜５にダメージが入り、ゲート絶縁膜５のリーク電流が増大するという問題が発生する。これは、金属層６４を堆積してから除去するまでに、金属層６４とゲート絶縁膜５とが一部反応し界面層が形成され、この界面層も金属層６４除去時に除去されるからである。
【０００６】
第二の問題点として、特許文献１の図７〜８に示されるように、構造が異なる複数のゲート電極を同時に形成する必要があるが、多結晶シリコン層６３のエッチング後には、基板表面に、ＰＭＯＳでは金属層６４が露出し、かつＮＭＯＳではゲート絶縁膜５が露出してしまう。この状態で、ゲート絶縁膜５のエッチング突き抜けを発生させずに金属層６４だけをエッチングするためには、金属／ゲート絶縁膜のエッチング選択比を大きなエッチング条件で行わなければならない。しかし、金属／ゲート絶縁膜のエッチング選択比の大きなエッチングを行うと、金属層６４の側壁はテーパー形状とならざるを得ないので、後の絶縁膜形成時に、テーパー形状となった金属層６４の下端において絶縁膜膜厚が薄くなり被膜性が劣化する。また、トランジスタへの注入がその金属層のテーパーに影響され、トランジスタ特性が劣化してしまう等の問題が発生する。
【０００７】
本発明は以上の問題点を解決するためになされたものであり、リーク電流の増大や被膜性の劣化やトランジスタ特性の劣化等のエッチングに伴う不具合を防ぐことが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態において、ＣＭＯＳトランジスタは、第１ゲート電極を有するＮ型ＭＯＳトランジスタおよび第２ゲート電極を有するＰ型ＭＯＳトランジスタを同一の半導体基板上に備え、第１ゲート電極は、第１ゲート絶縁膜と、第１半導体層と、金属層と、第２半導体層とを含み、第２ゲート電極は、第２ゲート絶縁膜と、第１ゲート電極と同種の金属層と、第３半導体層とを含む。
【発明の効果】
【０００９】
本発明によれば、エッチングに伴い、Ｐ型ウェル上の第１ゲート絶縁膜にダメージが入り、第１ゲート絶縁膜のリーク電流が増大するという問題を防ぐことができる。また、第２半導体層のエッチング後に、金属層や第１半導体層をエッチングする際においても、金属層や第１半導体層の側壁を垂直形状に保つことができるので、被膜性の劣化やトランジスタ特性の劣化が発生してしまうという問題を防ぐことができる。すなわち、エッチングに伴う不具合を防ぐことができる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
図１は、実施の形態１に係るＣＭＯＳトランジスタ５００の構造を示す断面図である。ＣＭＯＳトランジスタ５００は、コアＰＭＯＳトランジスタ５０１、コアＮＭＯＳトランジスタ５０２、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３、およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４を備えている。
【００１１】
Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４は、外部素子とのインプット／アウトプットを司るトランジスタであり、内部回路を司るコアＰＭＯＳトランジスタ５０１およびコアＮＭＯＳトランジスタ５０２に比べ、一般的により高い電源電圧で駆動される。
【００１２】
コアＰＭＯＳトランジスタ５０１およびＩ／Ｏ−ＰＭＯＳトランジスタ５０３はＮ型ウェル３１において設けられており、コアＮＭＯＳトランジスタ５０２およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４はＰ型ウェル３２において設けられている。Ｎ型ウェル３１およびＰ型ウェル３２はともに半導体基板１の一方の主面（図１において上側）に設けられている。
【００１３】
また、Ｎ型ウェル３１とＰ型ウェル３２とは素子分離絶縁体２によってその上記主面側が分離されている。言い換えれば、素子分離絶縁体２は、ＰＭＯＳトランジスタが配置されるＰＭＯＳ領域とＮＭＯＳトランジスタが配置されるＮＭＯＳ領域とを分離している。
【００１４】
半導体基板１、Ｎ型ウェル３１、およびＰ型ウェル３２は、いずれも、例えばシリコンを主成分として採用している。特に断らない限り他の不純物層についても同様にシリコンを採用することができる。素子分離絶縁体２には例えばシリコン酸化物を採用することができる。
【００１５】
コアＰＭＯＳトランジスタ５０１はゲート電極２０１と、一対のＰ型ソース／ドレイン層１０１とを有している。Ｎ型ウェル３１のうち、一対のＰ型ソース／ドレイン層１０１で挟まれ、ゲート電極２０１と対峙する領域は、コアＰＭＯＳトランジスタ５０１のチャネル領域として機能する。
【００１６】
コアＮＭＯＳトランジスタ５０２はゲート電極２０２と、一対のＮ型ソース／ドレイン層１０２とを有している。Ｐ型ウェル３２のうち、一対のＮ型ソース／ドレイン層１０２で挟まれ、ゲート電極２０２と対峙する領域は、コアＮＭＯＳトランジスタ５０２のチャネル領域として機能する。
【００１７】
Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３はゲート電極２０１と、一対のＰ型ソース／ドレイン層１０３とを有している。Ｎ型ウェル３１のうち、一対のＰ型ソース／ドレイン層１０３で挟まれ、ゲート電極２０１と対峙する領域は、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３のチャネル領域として機能する。
【００１８】
Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４はゲート電極２０２と、一対のＮ型ソース／ドレイン層１０４とを有している。Ｐ型ウェル３２のうち、一対のＮ型ソース／ドレイン層１０４で挟まれ、ゲート電極２０２と対峙する領域は、Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４のチャネル領域として機能する。
【００１９】
Ｐ型ソース／ドレイン層１０１は、Ｐ型の主層７５と、主層７５の底よりも上記主面からみて底が浅い副層７３，７７とを含む（図示の都合上、副層７３，７７を同一の層として示している）。副層７３はＰ型のソース／ドレインエクステンションであり、主層７５よりもチャネル領域側に突出する。副層７７はＮ型のポケットであり、実際には、副層７３よりも上記主面からみて底が深く、副層７３よりもチャネル領域側に突出する。
【００２０】
Ｎ型ソース／ドレイン層１０２は、Ｎ型の主層７６と、主層７６の底よりも上記主面からみて底が浅い副層７４，７８とを含む（図示の都合上、副層７４，７８を同一の層として示している）。副層７４はＮ型のソース／ドレインエクステンションであり、主層７６よりもチャネル領域側に突出する。副層７８はＰ型のポケットであり、実際には、副層７４よりも上記主面からみて底が深く、副層７４よりもチャネル領域側に突出する。
【００２１】
Ｐ型ソース／ドレイン層１０３は、Ｐ型の主層７５と、主層７５の底よりも上記主面からみて底が浅い副層７１とを含む。副層７１はＰ型のソース／ドレインエクステンションであり、主層７５よりもチャネル領域側に突出する。
【００２２】
Ｎ型ソース／ドレイン層１０４は、Ｎ型の主層７６と、主層７６の底よりも上記主面からみて底が浅い副層７２とを含む。副層７２はＮ型のソース／ドレインエクステンションであり、主層７６よりもチャネル領域側に突出する。
【００２３】
いずれのＭＯＳトランジスタにおいても、ゲート電極の周囲には、オフセットスペーサ８１と、断面がＬ字型のサイドウォール８２と、サイドウォール８２の入隅を埋めるスペーサ９とが設けられている。オフセットスペーサ８１およびサイドウォール８２の材料としては、例えば酸化膜が採用され、スペーサ９の材料としては、窒化膜が採用される。
【００２４】
素子分離絶縁体２、副層（ソース／ドレインエクステンション）７１〜７４、オフセットスペーサ８１、サイドウォール８２、スペーサ９、およびゲート電極２０１〜２０２の上には、ライナー絶縁膜１２および層間絶縁膜１３が設けられている。ライナー絶縁膜１２の材料としては、窒化膜が採用され、層間絶縁膜１３の材料としては、例えば酸化膜が採用される。
【００２５】
コンタクトプラグ１４は、ライナー絶縁膜１２および層間絶縁膜１３を貫通するように設けられている。コンタクトプラグ１４の下端（上記主面側）の位置においては、副層（ソース／ドレインエクステンション）７１〜７４およびゲート電極２０１〜２０２に、シリサイド層１１が形成されている。このシリサイド層１１を介して、副層（ソース／ドレインエクステンション）７１〜７４およびゲート電極２０１〜２０２は、コンタクトプラグ１４と電気的に接続されている。シリサイド層１１は例えばコバルトシリサイドで構成されている。なお、シリサイド層１１は、電気的な接続を良好にする観点から、設けられることが望ましいものの、必須ではない。また、コンタクトプラグ１４の材料としては、金属を採用することができる。
【００２６】
コアＰＭＯＳトランジスタ５０１は、ゲート電極２０１とＮ型ウェル３１との間に、ゲート絶縁膜５Ｃを有している。コアＮＭＯＳトランジスタ５０２は、ゲート電極２０２とＰ型ウェル３２との間に、ゲート絶縁膜５Ｃを有している。Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３は、ゲート電極２０１とＮ型ウェル３１との間に、ゲート絶縁膜５Ｃより厚いゲート絶縁膜５Ｉを有している。Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４は、ゲート電極２０２とＰ型ウェル３２との間に、ゲート絶縁膜５Ｃより厚いゲート絶縁膜５Ｉを有している。以下では、ゲート絶縁膜５Ｃ，５Ｉを総称して、単にゲート絶縁膜５とも呼ぶ。
【００２７】
ゲート絶縁膜５の材料としては、酸化シリコンの他、誘電率が高い酸化ハフニウム（ＨｆＯ2）や、シリコン酸化ハフニウム（ＨｆxＳｉyＯz）、アルミニウム酸化ハフニウム（ＨｆxＡｌyＯz）などのハフニウム酸化物や、あるいは、ハフニウムシリコン窒化酸化物を採用することができる。
【００２８】
ゲート電極２０１は、ゲート絶縁膜５側から順に、金属層６２、多結晶シリコン層６３、およびシリサイド層１１を含んでいる。またゲート電極２０２は、ゲート絶縁膜５側から順に、多結晶シリコン層６１、金属層６２、多結晶シリコン層６３、およびシリサイド層１１を含んでいる。なお、金属層６２は、３ｎｍ以上の厚さを有している。
【００２９】
一般的なＣＭＯＳトランジスタにおいては、ゲート電極として多結晶シリコンを採用する場合、通常は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで、ゲート電極の導電型を異ならせる。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで、相互の閾値を調整する必要があるからである。
【００３０】
しかし本実施の形態では、多結晶シリコン層６３は、ゲート絶縁膜５のみならず、３ｎｍ以上の厚さを有する金属層６２を少なくとも介在させてチャネル領域に対峙している。よって、多結晶シリコン層６３の導電型が、直ちにコアＰＭＯＳトランジスタ５０１およびＩ／Ｏ−ＰＭＯＳトランジスタ５０３の閾値を決定することはない。よって、本実施の形態では、ゲート電極２０１〜２０２において、同種の多結晶シリコン層６３を共通に用いることにより、製造工程数を低減している。
【００３１】
他方、多結晶シリコン層６１は、ゲート電極２０２において、ゲート絶縁膜５のみを介在させてチャネル領域に対峙しているので、多結晶シリコン層６１の導電型は、Ｎ型であることが望ましい。もちろん、ゲート電極２０１において、金属層６２は、ゲート絶縁膜５のみを介在させてチャネル領域に対峙しているので、金属層６２の材料としては、コアＰＭＯＳトランジスタ５０１およびＩ／Ｏ−ＰＭＯＳトランジスタ５０３それぞれに適した仕事関数を有する金属を採用することが望ましい。Ｎ型ウェル３１の主成分としてシリコンを採用する場合、当該金属としては、シリコンの価電子帯に近い仕事関数（５．１５ｅＶを中心として±０．３ｅＶの範囲すなわち５．１２〜５．１８ｅＶ）を有することが望ましい。
【００３２】
かかる仕事関数を有する材料としては、例えば、Ｐｔ、Ｉｒ、Ｒｎ、Ｒｅ、Ｏｓ、Ｔｉ、Ｒｕ、またはＭｏなどの金属や、ＴｉＮ、ＴａＮ、ＨｆＣ、ＭｏＮ、またはＲｕｏなどの金属化合物を挙げることができる。
【００３３】
図２〜１５は、図１のＣＭＯＳトランジスタ５００の製造方法に係る各工程を順に示す断面図である。
【００３４】
まず、図２を参照して、半導体基板１の一方の主面に素子分離絶縁体２を離隔して複数設ける。素子分離絶縁体２形成には、例えばＳＴＩ（Shallow Trench Isolation）法を採用する。そして、注入用酸化膜５１を主面に形成する。
【００３５】
次に、図３を参照して、ＮＭＯＳトランジスタを後に形成する領域（ＮＭＯＳ領域）において、上記主面上にフォトレジスト９１を形成する。
【００３６】
そして、フォトレジスト９１をマスクとし、注入用酸化膜５１を介してＮ型不純物を主面に導入する。注入されるＮ型不純物としては例えば燐を採用できる。Ｎ型不純物の注入により、Ｎ型ウェル３１が形成される。その後、フォトレジスト９１を除去する。なお、コアＰＭＯＳトランジスタ５０１のＮ型ウェル３１とＩ／Ｏ−ＰＭＯＳトランジスタ５０３のＮ型ウェル３１とは、同時の注入により形成されてもよく、あるいは、注入量を異ならせて別々の注入により形成されてもよい。
【００３７】
次に、図４を参照して、ＰＭＯＳトランジスタを後に形成する領域（ＰＭＯＳ領域）において、主面上にフォトレジスト９２を形成する。
【００３８】
そして、フォトレジスト９２をマスクとし、注入用酸化膜５１を介してＰ型不純物を主面に導入する。注入されるＰ型不純物としては例えば硼素を採用できる。Ｐ型不純物の注入により、Ｐ型ウェル３２が形成される。その後、フォトレジスト９２を除去する。なお、コアＮＭＯＳトランジスタ５０２のＰ型ウェル３２とＩ／Ｏ−ＮＭＯＳトランジスタ５０４のＰ型ウェル３２とは、同時の注入により形成されてもよく、あるいは、注入量を異ならせて別々の注入により形成されてもよい。
【００３９】
次に、図５を参照して、主面上において、注入用酸化膜５１を除去し、例えば酸化シリコンから、ゲート絶縁膜５２を形成する。そして、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４を後に形成する領域（Ｉ／Ｏ−ＭＯＳ領域）上にフォトレジスト９３を形成し、フォトレジスト９３をマスクとして、ゲート絶縁膜５２を選択除去する。これにより、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４を後に形成する領域（Ｉ／Ｏ−ＭＯＳ領域）上に、選択的に、ゲート絶縁膜５２を残存させることができる。
【００４０】
次に、図６を参照して、主面上において、ハフニウム酸化物やハフニウムシリコン窒化酸化物から、ゲート絶縁膜５３を形成する。これにより、Ｉ／Ｏ−ＭＯＳ領域に、ゲート絶縁膜５２，５３からなる二層構造のゲート絶縁膜５Ｉが形成され、コアＭＯＳ領域に、ゲート絶縁膜５３からなる一層構造のゲート絶縁膜５Ｃが形成される。
【００４１】
次に、図７を参照して、主面側で露出する面の全体に亘り、多結晶シリコン層６１を５〜２０ｎｍの厚さで形成する。
【００４２】
なお、多結晶シリコン層６１の導電型をＮ型にするには、Ｎ型の不純物（例えば燐）を導入しつつ多結晶シリコン層６１を形成することが望ましい。先に多結晶シリコン層６１を形成してからＮ型の不純物をその表面から注入することによっても、多結晶シリコン層６１の導電型をＮ型にすることはできる。しかし、イオン注入をゲート絶縁膜５近傍まで行う場合よりも、Ｎ型の不純物を導入しつつ多結晶シリコン層６１を形成する方が、ゲート電極２０１〜２０２のゲート絶縁膜５側における空乏層の発生をより低減することができる。
【００４３】
次に、図８を参照して、フォトレジスト９４をＰ型ウェル３２上に形成し、フォトレジスト９４をマスクとして、Ｎ型ウェル３１上の多結晶シリコン層６１を選択除去する。
【００４４】
次に、図９を参照して、主面側で露出する面の全体に亘り、金属層６２を３ｎｍ以上の厚さで形成し、続いて、多結晶シリコン層６３を形成する。金属層６２には、例えばＣＶＤ（Chemical Vapor Deposition）法によって生成されるＴｉＮを採用する。
【００４５】
以上により、Ｎ型ウェル３１の上方すなわちＰＭＯＳ領域では、ゲート絶縁膜５上に金属層６２および多結晶シリコン層６３から積層膜が形成され、Ｐ型ウェル３２の上方すなわちＮＭＯＳ領域では、ゲート絶縁膜５上に多結晶シリコン層６１、金属層６２および多結晶シリコン層６３から積層膜が形成される。
【００４６】
なお、多結晶シリコン層６３の導電型をＮ型にするには、Ｎ型の不純物（例えば燐）を導入しつつ多結晶シリコン層６３を形成することが望ましい。
【００４７】
次に、図１０を参照して、ゲート電極パターニング用の所定のパターンを有するフォトレジスト９５を多結晶シリコン層６３上に形成する。そして、フォトレジスト９５をマスクとして、金属層６２が全面露出するまで、多結晶シリコン層６３をエッチングする。
【００４８】
次に、図１１を参照して、フォトレジスト９５をマスクとして、Ｎ型ウェル３１上の金属層６２とＰ型ウェル３２上の金属層６２とを同時にエッチングする。このときに、ＰＭＯＳ領域とＮＭＯＳ領域とで金属層６２を同時にエッチングできるので、金属層６２の側壁を、テーパー形状にすることなく、垂直形状に保つことができる。
【００４９】
次に、図１２を参照して、更に、フォトレジスト９５をマスクとして、Ｐ型ウェル３２上の多結晶シリコン層６１をエッチングする。この多結晶シリコン層６１のエッチング時においても、特許文献１とは異なり、ＮＭＯＳ領域におけるゲート絶縁膜５のエッチング突き抜けを防止するために金属／ゲート絶縁膜のエッチング選択比の大きなエッチングを行う必要がない。従って、多結晶シリコン層６１の側壁も、テーパー形状にすることなく、垂直形状に保つことができる。すなわち、Ｎ型ウェル３１上およびＰ型ウェル３２上において、それぞれ、ゲート電極２０１〜２０２の側壁を垂直形状に保つことができる。
【００５０】
そして、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３の副層（ソース／ドレインエクステンション）７１を形成する。また、Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４の副層（ソース／ドレインエクステンション）７２を形成する。
【００５１】
詳細には図示されないが、副層（ソース／ドレインエクステンション）７１を形成する際には、フォトレジスト塗布後にＩ／Ｏ−ＰＭＯＳトランジスタ５０３のみフォトレジストを選択除去し、Ｐ型不純物（例えば硼素）をイオン注入によってＮ型ウェル３１へ導入する。
【００５２】
同様に、副層（ソース／ドレインエクステンション）７２を形成する際には、フォトレジスト塗布後にＩ／Ｏ−ＮＭＯＳトランジスタ５０４のみフォトレジストを選択除去し、Ｎ型不純物（例えば砒素）をイオン注入によってＰ型ウェル３２へ導入する。
【００５３】
次に、図１３を参照して、半導体基板１上全面に、絶縁膜を堆積し、当該絶縁膜に全面エッチバックを行うことにより、オフセットスペーサ８１を形成する。
【００５４】
そして、コアＰＭＯＳトランジスタ５０１の副層（ソース／ドレインエクステンション）７３を形成する。また、コアＮＭＯＳトランジスタ５０２の副層（ソース／ドレインエクステンション）７４を形成する。
【００５５】
詳細には図示されないが、副層（ソース／ドレインエクステンション）７３を形成する際には、フォトレジスト塗布後にコアＰＭＯＳトランジスタ５０１のみフォトレジストを選択除去し、Ｐ型不純物（例えば硼素）をイオン注入によってＮ型ウェル３１へ導入する。そして更に、短チャネル効果を抑制するため、Ｎ型不純物（例えば砒素）を主面に対して斜めにイオン注入し、副層（ポケット）７７を形成する。
【００５６】
同様に、副層（ソース／ドレインエクステンション）７４を形成する際には、フォトレジスト塗布後にコアＮＭＯＳトランジスタ５０２のみフォトレジストを選択除去し、Ｎ型不純物（例えば砒素）をイオン注入によってＰ型ウェル３２へ導入する。そして更に、短チャネル効果を抑制するため、Ｐ型不純物（例えば硼素）を主面に対して斜めにイオン注入し、副層（ポケット）７８を形成する。
【００５７】
なお、これらのイオン注入のドーズ量や注入エネルギーは、副層（ソース／ドレインエクステンション）７３〜７４や副層（ポケット）７７〜７８に要求される深さや抵抗値で決まる。
【００５８】
次に、図１４を参照して、主面側で露出する面の全体に亘り、酸化膜および窒化膜をこの順に形成し、当該酸化膜および窒化膜にエッチバックを行うことにより、酸化膜からなるサイドウォール８２および窒化膜からなるスペーサ９を形成する。
【００５９】
そして、Ｎ型ウェル３１の上方すなわちＰＭＯＳ領域において、多結晶シリコン層６３／金属層６２／ゲート絶縁膜５の積層構造と、その周囲のオフセットスペーサ８１、サイドウォール８２、およびスペーサ９とをマスクとして、主層７５を形成する。
【００６０】
また、Ｐ型ウェル３２の上方すなわちＮＭＯＳ領域において、多結晶シリコン層６３／金属層６２／多結晶シリコン層６１／ゲート絶縁膜５の積層構造と、その周囲のオフセットスペーサ８１、サイドウォール８２、およびスペーサ９とをマスクとして、主層７６を形成する。
【００６１】
詳細には図示されないが、主層７５を形成する際には、Ｐ型ウェル３２の上方をフォトレジストで覆い、Ｐ型不純物（例えば硼素）をイオン注入によって、副層７１，７３，７７を含むＮ型ウェル３１へ導入する。
【００６２】
同様に、主層７６を形成する際には、Ｎ型ウェル３１の上方をフォトレジストで覆い、Ｎ型不純物（例えば砒素）をイオン注入によって、副層７２，７４，７８を含むＰ型ウェル３２へ導入する。
【００６３】
そして、Ｐ型ソース／ドレイン層１０１，１０３およびＮ型ソース／ドレイン層１０２，１０４を活性化するためのアニールを行う。アニールには例えばランプアニールが採用される。
【００６４】
そして、主面側で露出する面の全体に亘り、シリサイド用の金属、例えばコバルトを形成し、アニールによって第１のシリサイド化を行う。そして、未反応の上記シリサイド用の金属を除去し、更にアニールを行うことにより第２のシリサイド化を行い、シリサイドの相転移を促してシリサイドの抵抗を下げる。これにより、図１５に示されるように、副層（ソース／ドレインエクステンション）７１〜７４および多結晶シリコン層６３の露出面にシリサイド層１１が形成される。
【００６５】
そして、周知の製造プロセスによって、ライナー絶縁膜１２、層間絶縁膜１３、およびコンタクトプラグ１４が形成され、図１に示されるＣＭＯＳトランジスタ５００が得られる。
【００６６】
このように、本実施の形態に係る半導体装置は、ゲート電極２０２（第１ゲート電極）を有するＮ型ＭＯＳトランジスタおよびゲート電極２０１（第２ゲート電極）を有するＰ型ＭＯＳトランジスタを同一の半導体基板１上に備えるＣＭＯＳトランジスタ５００（半導体装置）であって、ゲート電極２０２は、半導体基板１上に配置されたゲート絶縁膜５（第１ゲート絶縁膜）と、ゲート絶縁膜５上に配置された多結晶シリコン層６１（第１半導体層）と、多結晶シリコン層６１上に配置された金属層６２（金属系材料層）と、金属層６２上に配置された多結晶シリコン層６３（第２半導体層）とを含み、ゲート電極２０１は、半導体基板１上に配置されたゲート絶縁膜５（第２ゲート絶縁膜）と、ゲート絶縁膜５上に配置された金属層６２と、金属層６２上に配置された多結晶シリコン層６３（第３半導体層）とを含む。
【００６７】
従って、特許文献１とは異なり、Ｎ型ＭＯＳトランジスタのゲート電極２０２の金属層６２を除去する必要はない。よって、Ｐ型ウェル３２上のゲート絶縁膜５にダメージが入り、ゲート絶縁膜５のリーク電流が増大するという問題を防ぐことができる。
【００６８】
また、特許文献１とは異なり、多結晶シリコン層６３のエッチング後に、金属層６２や多結晶シリコン層６１をエッチングする際においても、金属層６２や多結晶シリコン層６１の側壁を垂直形状に保つことができる。従って、被膜性の劣化やトランジスタ特性の劣化が発生してしまうという問題を防ぐことができる。
【００６９】
すなわち、本実施の形態に係る半導体装置およびその製造方法によれば、エッチングに伴う不具合を防ぐことができる。
【図面の簡単な説明】
【００７０】
【図１】実施の形態１に係るＣＭＯＳトランジスタの構造を示す断面図である。
【図２】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図３】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図４】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図５】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図６】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図７】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図８】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図９】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１０】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１１】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１２】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１３】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１４】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１５】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【符号の説明】
【００７１】
１ 半導体基板、２ 素子分離絶縁体、５，５２，５３ ゲート絶縁膜、９ スペーサ、１１ シリサイド層、１２ ライナー絶縁膜、１３ 層間絶縁膜、１４ コンタクトプラグ、３１ Ｎ型ウェル、３２ Ｐ型ウェル、５１ 注入用酸化膜、６１，６３ 多結晶シリコン層、６２ 金属層、７１〜７４，７７，７８ 副層、７５，７６ 主層、８１ オフセットスペーサ、８２ サイドウォール、９１〜９５ フォトレジスト、１０１，１０３ Ｐ型ソース／ドレイン層、１０２，１０４ Ｎ型ソース／ドレイン層、２０１，２０２ ゲート電極、５００ ＣＭＯＳトランジスタ、５０１ コアＰＭＯＳトランジスタ、５０２ コアＮＭＯＳトランジスタ、５０３ Ｉ／Ｏ−ＰＭＯＳトランジスタ、５０４ Ｉ／Ｏ−ＮＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、エッチングに伴う不具合を防ぐための技術に関する。
【背景技術】
【０００２】
従来から、複数のＭＯＳ構造を有する半導体装置が製造されている（例えば、特許文献１）。なお、本明細書においては、ＭＯＳという用語を、ゲート絶縁膜として酸化物以外の材料を用いたトランジスタにも広く適用させるものとする。
【０００３】
【特許文献１】特開２００７−１９３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置の製造方法においては、以下で説明するように、二点の問題点があった。
【０００５】
第一の問題点として、特許文献１の図５〜６に示されるように、Ｐ型ウェル３２上方の金属層６４を選択除去するが、この際、Ｐ型ウェル３２上のゲート絶縁膜５にダメージが入り、ゲート絶縁膜５のリーク電流が増大するという問題が発生する。これは、金属層６４を堆積してから除去するまでに、金属層６４とゲート絶縁膜５とが一部反応し界面層が形成され、この界面層も金属層６４除去時に除去されるからである。
【０００６】
第二の問題点として、特許文献１の図７〜８に示されるように、構造が異なる複数のゲート電極を同時に形成する必要があるが、多結晶シリコン層６３のエッチング後には、基板表面に、ＰＭＯＳでは金属層６４が露出し、かつＮＭＯＳではゲート絶縁膜５が露出してしまう。この状態で、ゲート絶縁膜５のエッチング突き抜けを発生させずに金属層６４だけをエッチングするためには、金属／ゲート絶縁膜のエッチング選択比を大きなエッチング条件で行わなければならない。しかし、金属／ゲート絶縁膜のエッチング選択比の大きなエッチングを行うと、金属層６４の側壁はテーパー形状とならざるを得ないので、後の絶縁膜形成時に、テーパー形状となった金属層６４の下端において絶縁膜膜厚が薄くなり被膜性が劣化する。また、トランジスタへの注入がその金属層のテーパーに影響され、トランジスタ特性が劣化してしまう等の問題が発生する。
【０００７】
本発明は以上の問題点を解決するためになされたものであり、リーク電流の増大や被膜性の劣化やトランジスタ特性の劣化等のエッチングに伴う不具合を防ぐことが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態において、ＣＭＯＳトランジスタは、第１ゲート電極を有するＮ型ＭＯＳトランジスタおよび第２ゲート電極を有するＰ型ＭＯＳトランジスタを同一の半導体基板上に備え、第１ゲート電極は、第１ゲート絶縁膜と、第１半導体層と、金属層と、第２半導体層とを含み、第２ゲート電極は、第２ゲート絶縁膜と、第１ゲート電極と同種の金属層と、第３半導体層とを含む。
【発明の効果】
【０００９】
本発明によれば、エッチングに伴い、Ｐ型ウェル上の第１ゲート絶縁膜にダメージが入り、第１ゲート絶縁膜のリーク電流が増大するという問題を防ぐことができる。また、第２半導体層のエッチング後に、金属層や第１半導体層をエッチングする際においても、金属層や第１半導体層の側壁を垂直形状に保つことができるので、被膜性の劣化やトランジスタ特性の劣化が発生してしまうという問題を防ぐことができる。すなわち、エッチングに伴う不具合を防ぐことができる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
図１は、実施の形態１に係るＣＭＯＳトランジスタ５００の構造を示す断面図である。ＣＭＯＳトランジスタ５００は、コアＰＭＯＳトランジスタ５０１、コアＮＭＯＳトランジスタ５０２、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３、およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４を備えている。
【００１１】
Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４は、外部素子とのインプット／アウトプットを司るトランジスタであり、内部回路を司るコアＰＭＯＳトランジスタ５０１およびコアＮＭＯＳトランジスタ５０２に比べ、一般的により高い電源電圧で駆動される。
【００１２】
コアＰＭＯＳトランジスタ５０１およびＩ／Ｏ−ＰＭＯＳトランジスタ５０３はＮ型ウェル３１において設けられており、コアＮＭＯＳトランジスタ５０２およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４はＰ型ウェル３２において設けられている。Ｎ型ウェル３１およびＰ型ウェル３２はともに半導体基板１の一方の主面（図１において上側）に設けられている。
【００１３】
また、Ｎ型ウェル３１とＰ型ウェル３２とは素子分離絶縁体２によってその上記主面側が分離されている。言い換えれば、素子分離絶縁体２は、ＰＭＯＳトランジスタが配置されるＰＭＯＳ領域とＮＭＯＳトランジスタが配置されるＮＭＯＳ領域とを分離している。
【００１４】
半導体基板１、Ｎ型ウェル３１、およびＰ型ウェル３２は、いずれも、例えばシリコンを主成分として採用している。特に断らない限り他の不純物層についても同様にシリコンを採用することができる。素子分離絶縁体２には例えばシリコン酸化物を採用することができる。
【００１５】
コアＰＭＯＳトランジスタ５０１はゲート電極２０１と、一対のＰ型ソース／ドレイン層１０１とを有している。Ｎ型ウェル３１のうち、一対のＰ型ソース／ドレイン層１０１で挟まれ、ゲート電極２０１と対峙する領域は、コアＰＭＯＳトランジスタ５０１のチャネル領域として機能する。
【００１６】
コアＮＭＯＳトランジスタ５０２はゲート電極２０２と、一対のＮ型ソース／ドレイン層１０２とを有している。Ｐ型ウェル３２のうち、一対のＮ型ソース／ドレイン層１０２で挟まれ、ゲート電極２０２と対峙する領域は、コアＮＭＯＳトランジスタ５０２のチャネル領域として機能する。
【００１７】
Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３はゲート電極２０１と、一対のＰ型ソース／ドレイン層１０３とを有している。Ｎ型ウェル３１のうち、一対のＰ型ソース／ドレイン層１０３で挟まれ、ゲート電極２０１と対峙する領域は、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３のチャネル領域として機能する。
【００１８】
Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４はゲート電極２０２と、一対のＮ型ソース／ドレイン層１０４とを有している。Ｐ型ウェル３２のうち、一対のＮ型ソース／ドレイン層１０４で挟まれ、ゲート電極２０２と対峙する領域は、Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４のチャネル領域として機能する。
【００１９】
Ｐ型ソース／ドレイン層１０１は、Ｐ型の主層７５と、主層７５の底よりも上記主面からみて底が浅い副層７３，７７とを含む（図示の都合上、副層７３，７７を同一の層として示している）。副層７３はＰ型のソース／ドレインエクステンションであり、主層７５よりもチャネル領域側に突出する。副層７７はＮ型のポケットであり、実際には、副層７３よりも上記主面からみて底が深く、副層７３よりもチャネル領域側に突出する。
【００２０】
Ｎ型ソース／ドレイン層１０２は、Ｎ型の主層７６と、主層７６の底よりも上記主面からみて底が浅い副層７４，７８とを含む（図示の都合上、副層７４，７８を同一の層として示している）。副層７４はＮ型のソース／ドレインエクステンションであり、主層７６よりもチャネル領域側に突出する。副層７８はＰ型のポケットであり、実際には、副層７４よりも上記主面からみて底が深く、副層７４よりもチャネル領域側に突出する。
【００２１】
Ｐ型ソース／ドレイン層１０３は、Ｐ型の主層７５と、主層７５の底よりも上記主面からみて底が浅い副層７１とを含む。副層７１はＰ型のソース／ドレインエクステンションであり、主層７５よりもチャネル領域側に突出する。
【００２２】
Ｎ型ソース／ドレイン層１０４は、Ｎ型の主層７６と、主層７６の底よりも上記主面からみて底が浅い副層７２とを含む。副層７２はＮ型のソース／ドレインエクステンションであり、主層７６よりもチャネル領域側に突出する。
【００２３】
いずれのＭＯＳトランジスタにおいても、ゲート電極の周囲には、オフセットスペーサ８１と、断面がＬ字型のサイドウォール８２と、サイドウォール８２の入隅を埋めるスペーサ９とが設けられている。オフセットスペーサ８１およびサイドウォール８２の材料としては、例えば酸化膜が採用され、スペーサ９の材料としては、窒化膜が採用される。
【００２４】
素子分離絶縁体２、副層（ソース／ドレインエクステンション）７１〜７４、オフセットスペーサ８１、サイドウォール８２、スペーサ９、およびゲート電極２０１〜２０２の上には、ライナー絶縁膜１２および層間絶縁膜１３が設けられている。ライナー絶縁膜１２の材料としては、窒化膜が採用され、層間絶縁膜１３の材料としては、例えば酸化膜が採用される。
【００２５】
コンタクトプラグ１４は、ライナー絶縁膜１２および層間絶縁膜１３を貫通するように設けられている。コンタクトプラグ１４の下端（上記主面側）の位置においては、副層（ソース／ドレインエクステンション）７１〜７４およびゲート電極２０１〜２０２に、シリサイド層１１が形成されている。このシリサイド層１１を介して、副層（ソース／ドレインエクステンション）７１〜７４およびゲート電極２０１〜２０２は、コンタクトプラグ１４と電気的に接続されている。シリサイド層１１は例えばコバルトシリサイドで構成されている。なお、シリサイド層１１は、電気的な接続を良好にする観点から、設けられることが望ましいものの、必須ではない。また、コンタクトプラグ１４の材料としては、金属を採用することができる。
【００２６】
コアＰＭＯＳトランジスタ５０１は、ゲート電極２０１とＮ型ウェル３１との間に、ゲート絶縁膜５Ｃを有している。コアＮＭＯＳトランジスタ５０２は、ゲート電極２０２とＰ型ウェル３２との間に、ゲート絶縁膜５Ｃを有している。Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３は、ゲート電極２０１とＮ型ウェル３１との間に、ゲート絶縁膜５Ｃより厚いゲート絶縁膜５Ｉを有している。Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４は、ゲート電極２０２とＰ型ウェル３２との間に、ゲート絶縁膜５Ｃより厚いゲート絶縁膜５Ｉを有している。以下では、ゲート絶縁膜５Ｃ，５Ｉを総称して、単にゲート絶縁膜５とも呼ぶ。
【００２７】
ゲート絶縁膜５の材料としては、酸化シリコンの他、誘電率が高い酸化ハフニウム（ＨｆＯ2）や、シリコン酸化ハフニウム（ＨｆxＳｉyＯz）、アルミニウム酸化ハフニウム（ＨｆxＡｌyＯz）などのハフニウム酸化物や、あるいは、ハフニウムシリコン窒化酸化物を採用することができる。
【００２８】
ゲート電極２０１は、ゲート絶縁膜５側から順に、金属層６２、多結晶シリコン層６３、およびシリサイド層１１を含んでいる。またゲート電極２０２は、ゲート絶縁膜５側から順に、多結晶シリコン層６１、金属層６２、多結晶シリコン層６３、およびシリサイド層１１を含んでいる。なお、金属層６２は、３ｎｍ以上の厚さを有している。
【００２９】
一般的なＣＭＯＳトランジスタにおいては、ゲート電極として多結晶シリコンを採用する場合、通常は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで、ゲート電極の導電型を異ならせる。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで、相互の閾値を調整する必要があるからである。
【００３０】
しかし本実施の形態では、多結晶シリコン層６３は、ゲート絶縁膜５のみならず、３ｎｍ以上の厚さを有する金属層６２を少なくとも介在させてチャネル領域に対峙している。よって、多結晶シリコン層６３の導電型が、直ちにコアＰＭＯＳトランジスタ５０１およびＩ／Ｏ−ＰＭＯＳトランジスタ５０３の閾値を決定することはない。よって、本実施の形態では、ゲート電極２０１〜２０２において、同種の多結晶シリコン層６３を共通に用いることにより、製造工程数を低減している。
【００３１】
他方、多結晶シリコン層６１は、ゲート電極２０２において、ゲート絶縁膜５のみを介在させてチャネル領域に対峙しているので、多結晶シリコン層６１の導電型は、Ｎ型であることが望ましい。もちろん、ゲート電極２０１において、金属層６２は、ゲート絶縁膜５のみを介在させてチャネル領域に対峙しているので、金属層６２の材料としては、コアＰＭＯＳトランジスタ５０１およびＩ／Ｏ−ＰＭＯＳトランジスタ５０３それぞれに適した仕事関数を有する金属を採用することが望ましい。Ｎ型ウェル３１の主成分としてシリコンを採用する場合、当該金属としては、シリコンの価電子帯に近い仕事関数（５．１５ｅＶを中心として±０．３ｅＶの範囲すなわち５．１２〜５．１８ｅＶ）を有することが望ましい。
【００３２】
かかる仕事関数を有する材料としては、例えば、Ｐｔ、Ｉｒ、Ｒｎ、Ｒｅ、Ｏｓ、Ｔｉ、Ｒｕ、またはＭｏなどの金属や、ＴｉＮ、ＴａＮ、ＨｆＣ、ＭｏＮ、またはＲｕｏなどの金属化合物を挙げることができる。
【００３３】
図２〜１５は、図１のＣＭＯＳトランジスタ５００の製造方法に係る各工程を順に示す断面図である。
【００３４】
まず、図２を参照して、半導体基板１の一方の主面に素子分離絶縁体２を離隔して複数設ける。素子分離絶縁体２形成には、例えばＳＴＩ（Shallow Trench Isolation）法を採用する。そして、注入用酸化膜５１を主面に形成する。
【００３５】
次に、図３を参照して、ＮＭＯＳトランジスタを後に形成する領域（ＮＭＯＳ領域）において、上記主面上にフォトレジスト９１を形成する。
【００３６】
そして、フォトレジスト９１をマスクとし、注入用酸化膜５１を介してＮ型不純物を主面に導入する。注入されるＮ型不純物としては例えば燐を採用できる。Ｎ型不純物の注入により、Ｎ型ウェル３１が形成される。その後、フォトレジスト９１を除去する。なお、コアＰＭＯＳトランジスタ５０１のＮ型ウェル３１とＩ／Ｏ−ＰＭＯＳトランジスタ５０３のＮ型ウェル３１とは、同時の注入により形成されてもよく、あるいは、注入量を異ならせて別々の注入により形成されてもよい。
【００３７】
次に、図４を参照して、ＰＭＯＳトランジスタを後に形成する領域（ＰＭＯＳ領域）において、主面上にフォトレジスト９２を形成する。
【００３８】
そして、フォトレジスト９２をマスクとし、注入用酸化膜５１を介してＰ型不純物を主面に導入する。注入されるＰ型不純物としては例えば硼素を採用できる。Ｐ型不純物の注入により、Ｐ型ウェル３２が形成される。その後、フォトレジスト９２を除去する。なお、コアＮＭＯＳトランジスタ５０２のＰ型ウェル３２とＩ／Ｏ−ＮＭＯＳトランジスタ５０４のＰ型ウェル３２とは、同時の注入により形成されてもよく、あるいは、注入量を異ならせて別々の注入により形成されてもよい。
【００３９】
次に、図５を参照して、主面上において、注入用酸化膜５１を除去し、例えば酸化シリコンから、ゲート絶縁膜５２を形成する。そして、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４を後に形成する領域（Ｉ／Ｏ−ＭＯＳ領域）上にフォトレジスト９３を形成し、フォトレジスト９３をマスクとして、ゲート絶縁膜５２を選択除去する。これにより、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３およびＩ／Ｏ−ＮＭＯＳトランジスタ５０４を後に形成する領域（Ｉ／Ｏ−ＭＯＳ領域）上に、選択的に、ゲート絶縁膜５２を残存させることができる。
【００４０】
次に、図６を参照して、主面上において、ハフニウム酸化物やハフニウムシリコン窒化酸化物から、ゲート絶縁膜５３を形成する。これにより、Ｉ／Ｏ−ＭＯＳ領域に、ゲート絶縁膜５２，５３からなる二層構造のゲート絶縁膜５Ｉが形成され、コアＭＯＳ領域に、ゲート絶縁膜５３からなる一層構造のゲート絶縁膜５Ｃが形成される。
【００４１】
次に、図７を参照して、主面側で露出する面の全体に亘り、多結晶シリコン層６１を５〜２０ｎｍの厚さで形成する。
【００４２】
なお、多結晶シリコン層６１の導電型をＮ型にするには、Ｎ型の不純物（例えば燐）を導入しつつ多結晶シリコン層６１を形成することが望ましい。先に多結晶シリコン層６１を形成してからＮ型の不純物をその表面から注入することによっても、多結晶シリコン層６１の導電型をＮ型にすることはできる。しかし、イオン注入をゲート絶縁膜５近傍まで行う場合よりも、Ｎ型の不純物を導入しつつ多結晶シリコン層６１を形成する方が、ゲート電極２０１〜２０２のゲート絶縁膜５側における空乏層の発生をより低減することができる。
【００４３】
次に、図８を参照して、フォトレジスト９４をＰ型ウェル３２上に形成し、フォトレジスト９４をマスクとして、Ｎ型ウェル３１上の多結晶シリコン層６１を選択除去する。
【００４４】
次に、図９を参照して、主面側で露出する面の全体に亘り、金属層６２を３ｎｍ以上の厚さで形成し、続いて、多結晶シリコン層６３を形成する。金属層６２には、例えばＣＶＤ（Chemical Vapor Deposition）法によって生成されるＴｉＮを採用する。
【００４５】
以上により、Ｎ型ウェル３１の上方すなわちＰＭＯＳ領域では、ゲート絶縁膜５上に金属層６２および多結晶シリコン層６３から積層膜が形成され、Ｐ型ウェル３２の上方すなわちＮＭＯＳ領域では、ゲート絶縁膜５上に多結晶シリコン層６１、金属層６２および多結晶シリコン層６３から積層膜が形成される。
【００４６】
なお、多結晶シリコン層６３の導電型をＮ型にするには、Ｎ型の不純物（例えば燐）を導入しつつ多結晶シリコン層６３を形成することが望ましい。
【００４７】
次に、図１０を参照して、ゲート電極パターニング用の所定のパターンを有するフォトレジスト９５を多結晶シリコン層６３上に形成する。そして、フォトレジスト９５をマスクとして、金属層６２が全面露出するまで、多結晶シリコン層６３をエッチングする。
【００４８】
次に、図１１を参照して、フォトレジスト９５をマスクとして、Ｎ型ウェル３１上の金属層６２とＰ型ウェル３２上の金属層６２とを同時にエッチングする。このときに、ＰＭＯＳ領域とＮＭＯＳ領域とで金属層６２を同時にエッチングできるので、金属層６２の側壁を、テーパー形状にすることなく、垂直形状に保つことができる。
【００４９】
次に、図１２を参照して、更に、フォトレジスト９５をマスクとして、Ｐ型ウェル３２上の多結晶シリコン層６１をエッチングする。この多結晶シリコン層６１のエッチング時においても、特許文献１とは異なり、ＮＭＯＳ領域におけるゲート絶縁膜５のエッチング突き抜けを防止するために金属／ゲート絶縁膜のエッチング選択比の大きなエッチングを行う必要がない。従って、多結晶シリコン層６１の側壁も、テーパー形状にすることなく、垂直形状に保つことができる。すなわち、Ｎ型ウェル３１上およびＰ型ウェル３２上において、それぞれ、ゲート電極２０１〜２０２の側壁を垂直形状に保つことができる。
【００５０】
そして、Ｉ／Ｏ−ＰＭＯＳトランジスタ５０３の副層（ソース／ドレインエクステンション）７１を形成する。また、Ｉ／Ｏ−ＮＭＯＳトランジスタ５０４の副層（ソース／ドレインエクステンション）７２を形成する。
【００５１】
詳細には図示されないが、副層（ソース／ドレインエクステンション）７１を形成する際には、フォトレジスト塗布後にＩ／Ｏ−ＰＭＯＳトランジスタ５０３のみフォトレジストを選択除去し、Ｐ型不純物（例えば硼素）をイオン注入によってＮ型ウェル３１へ導入する。
【００５２】
同様に、副層（ソース／ドレインエクステンション）７２を形成する際には、フォトレジスト塗布後にＩ／Ｏ−ＮＭＯＳトランジスタ５０４のみフォトレジストを選択除去し、Ｎ型不純物（例えば砒素）をイオン注入によってＰ型ウェル３２へ導入する。
【００５３】
次に、図１３を参照して、半導体基板１上全面に、絶縁膜を堆積し、当該絶縁膜に全面エッチバックを行うことにより、オフセットスペーサ８１を形成する。
【００５４】
そして、コアＰＭＯＳトランジスタ５０１の副層（ソース／ドレインエクステンション）７３を形成する。また、コアＮＭＯＳトランジスタ５０２の副層（ソース／ドレインエクステンション）７４を形成する。
【００５５】
詳細には図示されないが、副層（ソース／ドレインエクステンション）７３を形成する際には、フォトレジスト塗布後にコアＰＭＯＳトランジスタ５０１のみフォトレジストを選択除去し、Ｐ型不純物（例えば硼素）をイオン注入によってＮ型ウェル３１へ導入する。そして更に、短チャネル効果を抑制するため、Ｎ型不純物（例えば砒素）を主面に対して斜めにイオン注入し、副層（ポケット）７７を形成する。
【００５６】
同様に、副層（ソース／ドレインエクステンション）７４を形成する際には、フォトレジスト塗布後にコアＮＭＯＳトランジスタ５０２のみフォトレジストを選択除去し、Ｎ型不純物（例えば砒素）をイオン注入によってＰ型ウェル３２へ導入する。そして更に、短チャネル効果を抑制するため、Ｐ型不純物（例えば硼素）を主面に対して斜めにイオン注入し、副層（ポケット）７８を形成する。
【００５７】
なお、これらのイオン注入のドーズ量や注入エネルギーは、副層（ソース／ドレインエクステンション）７３〜７４や副層（ポケット）７７〜７８に要求される深さや抵抗値で決まる。
【００５８】
次に、図１４を参照して、主面側で露出する面の全体に亘り、酸化膜および窒化膜をこの順に形成し、当該酸化膜および窒化膜にエッチバックを行うことにより、酸化膜からなるサイドウォール８２および窒化膜からなるスペーサ９を形成する。
【００５９】
そして、Ｎ型ウェル３１の上方すなわちＰＭＯＳ領域において、多結晶シリコン層６３／金属層６２／ゲート絶縁膜５の積層構造と、その周囲のオフセットスペーサ８１、サイドウォール８２、およびスペーサ９とをマスクとして、主層７５を形成する。
【００６０】
また、Ｐ型ウェル３２の上方すなわちＮＭＯＳ領域において、多結晶シリコン層６３／金属層６２／多結晶シリコン層６１／ゲート絶縁膜５の積層構造と、その周囲のオフセットスペーサ８１、サイドウォール８２、およびスペーサ９とをマスクとして、主層７６を形成する。
【００６１】
詳細には図示されないが、主層７５を形成する際には、Ｐ型ウェル３２の上方をフォトレジストで覆い、Ｐ型不純物（例えば硼素）をイオン注入によって、副層７１，７３，７７を含むＮ型ウェル３１へ導入する。
【００６２】
同様に、主層７６を形成する際には、Ｎ型ウェル３１の上方をフォトレジストで覆い、Ｎ型不純物（例えば砒素）をイオン注入によって、副層７２，７４，７８を含むＰ型ウェル３２へ導入する。
【００６３】
そして、Ｐ型ソース／ドレイン層１０１，１０３およびＮ型ソース／ドレイン層１０２，１０４を活性化するためのアニールを行う。アニールには例えばランプアニールが採用される。
【００６４】
そして、主面側で露出する面の全体に亘り、シリサイド用の金属、例えばコバルトを形成し、アニールによって第１のシリサイド化を行う。そして、未反応の上記シリサイド用の金属を除去し、更にアニールを行うことにより第２のシリサイド化を行い、シリサイドの相転移を促してシリサイドの抵抗を下げる。これにより、図１５に示されるように、副層（ソース／ドレインエクステンション）７１〜７４および多結晶シリコン層６３の露出面にシリサイド層１１が形成される。
【００６５】
そして、周知の製造プロセスによって、ライナー絶縁膜１２、層間絶縁膜１３、およびコンタクトプラグ１４が形成され、図１に示されるＣＭＯＳトランジスタ５００が得られる。
【００６６】
このように、本実施の形態に係る半導体装置は、ゲート電極２０２（第１ゲート電極）を有するＮ型ＭＯＳトランジスタおよびゲート電極２０１（第２ゲート電極）を有するＰ型ＭＯＳトランジスタを同一の半導体基板１上に備えるＣＭＯＳトランジスタ５００（半導体装置）であって、ゲート電極２０２は、半導体基板１上に配置されたゲート絶縁膜５（第１ゲート絶縁膜）と、ゲート絶縁膜５上に配置された多結晶シリコン層６１（第１半導体層）と、多結晶シリコン層６１上に配置された金属層６２（金属系材料層）と、金属層６２上に配置された多結晶シリコン層６３（第２半導体層）とを含み、ゲート電極２０１は、半導体基板１上に配置されたゲート絶縁膜５（第２ゲート絶縁膜）と、ゲート絶縁膜５上に配置された金属層６２と、金属層６２上に配置された多結晶シリコン層６３（第３半導体層）とを含む。
【００６７】
従って、特許文献１とは異なり、Ｎ型ＭＯＳトランジスタのゲート電極２０２の金属層６２を除去する必要はない。よって、Ｐ型ウェル３２上のゲート絶縁膜５にダメージが入り、ゲート絶縁膜５のリーク電流が増大するという問題を防ぐことができる。
【００６８】
また、特許文献１とは異なり、多結晶シリコン層６３のエッチング後に、金属層６２や多結晶シリコン層６１をエッチングする際においても、金属層６２や多結晶シリコン層６１の側壁を垂直形状に保つことができる。従って、被膜性の劣化やトランジスタ特性の劣化が発生してしまうという問題を防ぐことができる。
【００６９】
すなわち、本実施の形態に係る半導体装置およびその製造方法によれば、エッチングに伴う不具合を防ぐことができる。
【図面の簡単な説明】
【００７０】
【図１】実施の形態１に係るＣＭＯＳトランジスタの構造を示す断面図である。
【図２】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図３】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図４】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図５】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図６】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図７】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図８】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図９】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１０】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１１】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１２】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１３】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１４】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【図１５】実施の形態１に係るＣＭＯＳトランジスタの製造方法に係る工程を示す断面図である。
【符号の説明】
【００７１】
１ 半導体基板、２ 素子分離絶縁体、５，５２，５３ ゲート絶縁膜、９ スペーサ、１１ シリサイド層、１２ ライナー絶縁膜、１３ 層間絶縁膜、１４ コンタクトプラグ、３１ Ｎ型ウェル、３２ Ｐ型ウェル、５１ 注入用酸化膜、６１，６３ 多結晶シリコン層、６２ 金属層、７１〜７４，７７，７８ 副層、７５，７６ 主層、８１ オフセットスペーサ、８２ サイドウォール、９１〜９５ フォトレジスト、１０１，１０３ Ｐ型ソース／ドレイン層、１０２，１０４ Ｎ型ソース／ドレイン層、２０１，２０２ ゲート電極、５００ ＣＭＯＳトランジスタ、５０１ コアＰＭＯＳトランジスタ、５０２ コアＮＭＯＳトランジスタ、５０３ Ｉ／Ｏ−ＰＭＯＳトランジスタ、５０４ Ｉ／Ｏ−ＮＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
第１ゲート電極を有するＮ型ＭＯＳトランジスタおよび第２ゲート電極を有するＰ型ＭＯＳトランジスタを同一の半導体基板上に備える半導体装置であって、
前記第１ゲート電極は、
前記半導体基板上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された第１半導体層と、
前記第１半導体層上に配置された金属系材料層と、
前記金属系材料層上に配置された第２半導体層とを含み、
前記第２ゲート電極は、
前記半導体基板上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された前記第１ゲート電極と同種の金属系材料層と、
前記第１ゲート電極と同種の金属系材料層上に配置された第３半導体層とを含む
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２半導体層と前記第３半導体層とは同種の半導体層からなる
半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記金属系材料層の厚さは３ｎｍ以上である
半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記第１半導体層は、導電型がＮ型のシリコンからなり、
前記金属系材料層の仕事関数は、５．１２〜５．１８ｅＶの範囲にある
半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記金属系材料層は、Ｐｔ、Ｉｒ、Ｒｎ、Ｒｅ、Ｏｓ、Ｔｉ、Ｒｕ、またはＭｏからなる
半導体装置。
【請求項６】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記金属系材料層は、ＴｉＮ、ＴａＮ、ＨｆＣ、ＭｏＮ、またはＲｕＯからなる
半導体装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体装置であって、
前記ゲート絶縁膜は、ハフニウム酸化物からなる
半導体装置。
【請求項８】
請求項１乃至請求項６のいずれかに記載の半導体装置であって、
前記ゲート絶縁膜は、ハフニウムシリコン窒化酸化物からなる
半導体装置。
【請求項９】
第１ゲート電極を有するＮ型ＭＯＳトランジスタが配置されたＮＭＯＳ領域および第２ゲート電極を有するＰ型ＭＯＳトランジスタが配置されたＰＭＯＳ領域を同一の半導体基板上に備える半導体装置を製造する半導体装置の製造方法であって、
（ａ）前記ＮＭＯＳ領域および前記ＰＭＯＳ領域において前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記工程（ａ）の後に、前記ＮＭＯＳ領域において選択的に前記ゲート絶縁膜上に第１半導体層を形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記半導体基板の主面全面に金属系材料層を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記半導体基板の主面全面に第２半導体層を形成する工程と、
（ｅ）前記工程（ｄ）の後に、エッチングによるパターニングを行い、前記ＮＭＯＳ領域においては、前記ゲート絶縁膜、前記第１半導体層、前記金属系材料層および前記第２半導体層よりなる第１ゲート電極を、前記ＰＭＯＳ領域においては、前記ゲート絶縁膜、前記金属系材料層および前記第２半導体層よりなる第２ゲート電極を、それぞれ形成する工程と
を含む半導体装置の製造方法。
【請求項１】
第１ゲート電極を有するＮ型ＭＯＳトランジスタおよび第２ゲート電極を有するＰ型ＭＯＳトランジスタを同一の半導体基板上に備える半導体装置であって、
前記第１ゲート電極は、
前記半導体基板上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された第１半導体層と、
前記第１半導体層上に配置された金属系材料層と、
前記金属系材料層上に配置された第２半導体層とを含み、
前記第２ゲート電極は、
前記半導体基板上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された前記第１ゲート電極と同種の金属系材料層と、
前記第１ゲート電極と同種の金属系材料層上に配置された第３半導体層とを含む
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２半導体層と前記第３半導体層とは同種の半導体層からなる
半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記金属系材料層の厚さは３ｎｍ以上である
半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記第１半導体層は、導電型がＮ型のシリコンからなり、
前記金属系材料層の仕事関数は、５．１２〜５．１８ｅＶの範囲にある
半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記金属系材料層は、Ｐｔ、Ｉｒ、Ｒｎ、Ｒｅ、Ｏｓ、Ｔｉ、Ｒｕ、またはＭｏからなる
半導体装置。
【請求項６】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記金属系材料層は、ＴｉＮ、ＴａＮ、ＨｆＣ、ＭｏＮ、またはＲｕＯからなる
半導体装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体装置であって、
前記ゲート絶縁膜は、ハフニウム酸化物からなる
半導体装置。
【請求項８】
請求項１乃至請求項６のいずれかに記載の半導体装置であって、
前記ゲート絶縁膜は、ハフニウムシリコン窒化酸化物からなる
半導体装置。
【請求項９】
第１ゲート電極を有するＮ型ＭＯＳトランジスタが配置されたＮＭＯＳ領域および第２ゲート電極を有するＰ型ＭＯＳトランジスタが配置されたＰＭＯＳ領域を同一の半導体基板上に備える半導体装置を製造する半導体装置の製造方法であって、
（ａ）前記ＮＭＯＳ領域および前記ＰＭＯＳ領域において前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記工程（ａ）の後に、前記ＮＭＯＳ領域において選択的に前記ゲート絶縁膜上に第１半導体層を形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記半導体基板の主面全面に金属系材料層を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記半導体基板の主面全面に第２半導体層を形成する工程と、
（ｅ）前記工程（ｄ）の後に、エッチングによるパターニングを行い、前記ＮＭＯＳ領域においては、前記ゲート絶縁膜、前記第１半導体層、前記金属系材料層および前記第２半導体層よりなる第１ゲート電極を、前記ＰＭＯＳ領域においては、前記ゲート絶縁膜、前記金属系材料層および前記第２半導体層よりなる第２ゲート電極を、それぞれ形成する工程と
を含む半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−１１１２２２（Ｐ２００９−１１１２２２Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００７−２８３０２８（Ｐ２００７−２８３０２８）
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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