半導体装置の製造方法、半導体製造装置、及び記憶媒体
【課題】静電チャックに載置した基板がずれることなく、プラズマを励起させたときに発生する異常アーク放電を抑制する半導体装置の製造方法、半導体製造装置、及び記憶媒体を提供する。
【解決手段】反応容器内の静電チャック上に被処理基板を載置し、該静電チャックに第１の静電チャック電圧ＨＶ１を印加することにより該静電チャック上に該被処理基板を吸着させる第１工程と、前記第１の静電チャック電圧ＨＶ１を第２の静電チャック電圧ＨＶ２に低減させる第２工程と、前記反応容器内の平行平板電極間に高周波電圧を印加してプラズマを発生させる第３工程と、前記第２の静電チャック電圧ＨＶ２を前記第２の静電チャック電圧ＨＶ２より大きい第３の静電チャック電圧ＨＶ３にする第４工程とを順次有する。
【解決手段】反応容器内の静電チャック上に被処理基板を載置し、該静電チャックに第１の静電チャック電圧ＨＶ１を印加することにより該静電チャック上に該被処理基板を吸着させる第１工程と、前記第１の静電チャック電圧ＨＶ１を第２の静電チャック電圧ＨＶ２に低減させる第２工程と、前記反応容器内の平行平板電極間に高周波電圧を印加してプラズマを発生させる第３工程と、前記第２の静電チャック電圧ＨＶ２を前記第２の静電チャック電圧ＨＶ２より大きい第３の静電チャック電圧ＨＶ３にする第４工程とを順次有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体製造装置、及び記憶媒体に関するものであり、特に、静電チャック機構により絶縁基板を装置に固定するための半導体装置の製造方法、半導体製造装置、及び記憶媒体に関する。
【背景技術】
【０００２】
各種半導体素子等の微細構造を作製するために用いられるプラズマエッチング装置やプラズマＣＶＤ装置等のプラズマ処理装置は、被加工基板の加工精度を向上させるために、静電チャック機構を備えているのが一般的である。
【０００３】
静電チャック機構は、温度や投入ＲＦ電力（プラズマ励起電力）等が高精度で面内均一に制御されたステージ上に基板を載置し、直流高電圧（ＨＶ）を印加して静電引力で強固に基板を固定するものである。
【０００４】
この静電チャック機構により、基板温度や基板直上のプラズマ状態を高精度に制御して安定・高精度なプロセスを実現しようとするものである。
【０００５】
静電チャック機構を構成するＨＶ印加電極は、電圧耐性的に十分な膜厚の絶縁層で覆われており、導電性のあるプラズマとは直に接触することはないものの、ＨＶに起因する気相プラズマ中の異常アーク放電（アーキング）が発生することがある。
【０００６】
このアーキングを抑制する観点から、基板を予め弱いプラズマに曝した後にＨＶを印加して静電チャックし、その後にプロセスプラズマを励起する方法が提案されている（例えば、特許文献１参照）。
【０００７】
また、正のＨＶを印加しプラズマを励起する前に負のＨＶを印加する方法も提案されている（例えば、特許文献２参照）。
【０００８】
一方、プラズマを励起した後にＨＶを印加する方法（例えば、特許文献３、４参照）や、プラズマを励起してＨＶを印加した後にプラズマを一旦消して、基板を冷却するためのＨｅガスを導入してから再度プラズマ励起するという方法が提案されている（例えば、特許文献５参照）。
【０００９】
【特許文献１】特開２００７−２０８３０２号公報
【特許文献２】特開２００１−１５５８１号公報
【特許文献３】特開平６−１１２１６０号公報
【特許文献４】特開平１０−２７７８０号公報
【特許文献５】特開２００７−２２７６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の方法では、基板に蓄積されている電荷を低減することによってアーキングを抑制する効果が記載されているものの、基板の材質によってはこの効果を奏することができない場合がある。例えば、ＳＯＳ（シリコン オン サファイヤ）等の絶縁性の基板を用いると、低誘電率であるため電荷の移動度が遅く、当該基板に蓄積された電荷を低減することが難しく、アーキングが発生してしまう。
【００１１】
特許文献２に記載の方法では、ガス導入時に混入するパーティクルが正の電荷を帯びている観点から、プラズマを励起する前に負のＨＶを印加することによりアーキングを抑制することができる場合がある。しかしながら、ＨＶを印加しながらプラズマを励起させると、プラズマを励起した瞬間に大きな電位差が生じ、この瞬時の電界集中がアーキングの原因となってしまう。
【００１２】
一方、特許文献３〜５に記載の方法では、プラズマ発生時（エッチング開始時）に基板がチャックされていないため、前述のような電界集中が発生することはないが、エッチング均一性に障害をもたらしてしまう。これらの方法の場合も、基板の材質に起因する弊害が生じる。
【００１３】
すなわち、シリコン基板と比較して、絶縁基板は熱伝導率が低く基板温度が面内で不均一となってしまう。また、ＳＯＳ基板は絶縁であるサファイヤ基板とシリコン単結晶層が積層されており、シリコン基板のような同一材質で構成されていないため、各部位における電圧変化が著しくなり、アーキングが発生しやすくなる。
さらに、絶縁基板は低誘電率であるため基板が静電チャックからわずかに浮上していると局部的なＲＦインピーダンスの増加が生じ、基板面内のＲＦバイアス投入パワーに分布が発生しまう。これは、特に静電チャック側のバイアスＲＦの周波数が低いほどこの傾向が顕著である。また、このわずかな浮上は基板が静電チャックからずれてしまう場合があるため、基板を浮上させないためには静電チャックに印加する電圧を増加する必要がある。
【００１４】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、静電チャックに載置した基板がずれることなく、プラズマを励起させたときに発生する異常アーク放電を抑制する半導体装置の製造方法、半導体製造装置、及び記憶媒体を提供することにある。
【課題を解決するための手段】
【００１５】
本発明者は鋭意検討した結果、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、本発明の半導体装置の製造方法は、反応容器内の静電チャック上に被処理基板を載置し、該静電チャックに第１の静電チャック電圧を印加することにより該静電チャック上に該被処理基板を吸着させる第１工程と、前記第１の静電チャック電圧を第２の静電チャック電圧に低減させる第２工程と、前記反応容器内の平行平板電極間に高周波電圧を印加してプラズマを発生させる第３工程と、前記第２の静電チャック電圧を前記第２の静電チャック電圧より大きい第３の静電チャック電圧にする第４工程と、を順次有することを特徴とする。
【００１６】
本発明の半導体製造装置は、反応容器と、前記反応容器内に配置された下部電極と、前記下部電極に対向して設けられた上部電極と、前記上部電極に高周波電力を印加するための第１の高周波電源と、前記下部電極に高周波電力を印加するための第２の高周波電源と、被処理基板を静電吸着するための静電チャックと、前記静電チャックに静電チャック電圧を供給するための直流電源と、プラズマを生成させるための反応ガスを供給する反応ガス供給系と、前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行するための制御部と、を有することを特徴とする。
【００１７】
本発明の記憶媒体は、前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行させることができることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、静電チャックに載置した基板がずれることなく、プラズマを励起させたときに発生する異常アーク放電を抑制する半導体装置の製造方法、半導体製造装置、及び記憶媒体を提供することができる。
【発明を実施するための最良の形態】
【００１９】
＜半導体装置の製造方法＞
〔第１の実施形態〕
第１の実施形態では、図１に示すプラズマエッチング装置を用い、図２に示すシーケンスに基づき被処理基板の表面処理を行うものである。以下、図１、図２に沿って説明する。
【００２０】
［第１工程］
まず、基板２０を静電チャック１８に載置する。そして、反応容器１５を真空排気した後、直流電源２３から第１の静電チャック電圧（以下、適宜、「ＨＶ１」と称することもある）を印加する。
【００２１】
この状態で基板２０は静電引力により静電チャック１８の表面に吸着される。この静電チャック電圧は、基板２０の材質等により適宜調整することができ、表面処理時に基板２０が静電チャック１８に吸着され、後述する冷却ガスを基板２０の裏面から封入しても当該冷却ガスが漏れることがなければ特に限定されるものではない。
【００２２】
この後、基板２０及び静電チャック１８の表面の熱伝導率を高め面内で均一に温度制御するために、基板２０の裏面側ガス導入経路２８にて、例えばＨｅガスを導入し、所定の圧力に裏面Ｈｅガスの圧力で定圧制御する（制御機構図は不図示）。
【００２３】
この際、裏面Ｈｅガスは基板２０に加わる静電吸着力により反応容器１５中に漏れることがなく基板２０の裏面に封入されるため、所定の圧力に達した後はほぼ導入流量は０で制御される。
【００２４】
また、プラズマエッチング処理に必要な反応ガス（例えば、Ｃ４Ｆ８、Ｏ２、Ａｒ、ＳＦ６、ＣＦ４、ＣＨＦ３、Ｃｌ２、ＢＣｌ３等）は裏面Ｈｅガスと同時に上部電極１６側の反応ガス供給系３２から一定流量で導入し、反応容器１５内が一定圧力になるように排気系３４にて真空排気する。
【００２５】
［第２工程］
次に、上部電極１６に第１の高周波電源２１から所定の高周波電力（以下、適宜、「ＲＦ出力」と称する）を印加してプラズマ１９を励起する第３工程より前に、静電チャック電圧をＨＶ１から第２の静電チャック電圧（以下、適宜、「ＨＶ２」と称することもある）まで低減させて極短い時間（図２ではｔ２）だけ保持する。
この工程では、プラズマ発生の直前に静電チャックのための静電チャック電圧を抑えているので、この高電圧出力に起因するＳＯＩ層とポリシリコン層との間に発生する局所的フローティング電圧を低く抑えることが可能となる。したがって、プラズマの発生により瞬時にアースに短絡される時の電圧変化幅を低く抑えることができるため、アーキングを抑制することができる。
また、プラズマ発生の瞬間だけ静電チャックに印加される高電圧出力を下げるため、プラズマプロセスの開始前から終了まで継続的に十分な吸着力で基板を電極上に固定することができる。従って、プラズマエッチングを行う直前の基板の温度や高周波インピーダンスの面内分布が均一になり、より安定なプロセスが可能となり、高品質化が実現できる。
【００２６】
第１の実施形態におけるＨＶ２の値はＨＶ１より低いことが必要であり、第３工程でプラズマを励起する際にアーキングが発生しない程度の出力であることが好ましい。このアーキングの発生原因は基板２０の材質、プラズマの励起の際に用いる反応ガス等に起因するため、適宜調整してもよい。
【００２７】
［第３工程］
そして、図１中の、上部電極１６に接続されている第１の高周波電源２１から所定のＲＦ出力を印加し、下部電極１７側に接続されているＲＦ電極２２から所定の印加されるＲＦ出力を印加する。すなわち、上部電極１６及び下部電極１７からなる平行平板電極間に高周波電圧を印加してプラズマを発生させる。
【００２８】
［第４工程］
最後に、前述のｔ２が経過した後、ＲＦ出力を印加した状態で静電チャック電圧をＨＶ２より大きいＨＶ３にする。これは、前述のように、ＨＶ２は静電吸着される最低限の電圧であるため、基板２０の表面処理時における基板の移動を確実に避けるためである。
このＨＶ３は、基板２０の静電吸着力が十分な程度の電圧が必要であるため、第１工程で印加したＨＶ１と同じ電圧であることが好ましい。ＨＶ１とＨＶ３を同じ電圧にすることで電圧の制御も容易になる。
【００２９】
このような工程を経ることにより、アーキングが生じることがなく所定のエッチング条件にて基板２０の表面処理を行うことができる。
【００３０】
〔第２の実施形態〕
第２の実施形態は、第１の実施形態において、被処理基板の構造を以下に示す好ましい態様にしたものである。なお、工程は第１の実施形態と同様である。
第２の実施形態における被処理基板は、当該被処理基板の裏面、又は裏面及び側面にポリシリコン層を有する基板であることが好ましい。
このような構造を有する被処理基板は、シリコン基板のように同一材質で構成されていないためにアーキングが発生しやすくなるものの、第２の実施形態では第１の実施形態のようにＨＶ２をアーキングが発生しないような電圧まで低下させている。従って、第２の実施形態のような構造を有する被処理基板であっても、アーキングの発生を抑制することができる。
【００３１】
このような基板は、例えば図１に示すような基板２０が挙げられ、絶縁基板１１とＳＯＩ層１２を積層してなり、絶縁基板１１の裏面、又は裏面及び側面に至るまでポリシリコン層１３で覆われている。ここで、ＳＯＩ層１２とは、絶縁膜上に形成された単結晶シリコン層のことを表し、絶縁膜がサファイヤの場合にはＳＯＳ基板と称される。
ポリシリコン層１３の膜厚は、基板裏面の粗さなどの状態の影響を受けずに連続層を形成し、かつ、膜の応力による影響を可能な限り少なくするという観点から、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
【００３２】
ポリシリコン層１３は、基板２０をフローティング状態にするためのものであり、電気抵抗を低減させる観点から、ポリシリコン層１３に不純物がドープされていることが好ましい。ドープされる不純物としてはＰが挙げられ、ドープ量は０．５×１０２０ｉｏｎ／ｃｍ３以上４×１０２０ｉｏｎ／ｃｍ３以下であることが好ましい。
【００３３】
また、絶縁基板１１とポリシリコン層１３との間には、単結晶シリコン層とは別にシリコン絶縁膜が存在していてもよい。これは、絶縁基板１１がサファイヤである場合には透明であるため、多層膜による光干渉効果により光透過率を格段に減少させる効果がある。
【００３４】
この効果を奏するためには、２層以上６層程度以下の膜が積層されていることがより好ましい。この他にも、屈折率の異なる材質での積層膜を形成すればよいので、光反射膜として、Ｓｉ半導体プロセスでよく用いられるものが挙げられ、例えば、ＳｉＮ、Ａｌ２Ｏ３、ＴａＯ３等からなる膜が形成されていてもよい。
【００３５】
基板２０に用いられる絶縁基板１１の材質としては、セラミックスや耐熱性、高強度を有する有機物が好ましい。
セラミックスとしては、例えば、石英、サファイヤ、アルミナ、ＴｉＮ、ＳｉＣ、ＢＮ等が挙げられる。
耐熱性、高強度を有する有機物としては、例えば、ポリカーボネート、ポリアリレート、ポリイミド、等が挙げられる。これらは用途に応じて適宜選択することができ、目的とするデバイスの基体として様々なものが選択される可能性がある。
本発明では、これらの中でも、絶縁基板上に半導体素子を形成するための不純物対策、耐熱性の観点から、石英であることが特に好ましい。
【００３６】
また、基板２０の形状としては、絶縁基板１１のＳＯＩ層１２側の端部に面取り部が設けられていてもよい。この面取り部の形状としては、Ｒ面であってもＣ面であってもよく、シリコン絶縁膜形成時にシリコン絶縁膜が基板表面端部に積層しないような形状であれば特に限定されない。
【００３７】
〔第３の実施形態〕
第３の実施形態は、第１の実施形態において、静電チャック電圧や、第１の実施形態における第２工程から第４工程までの所要時間を以下に示す好ましい態様にした以外は第１の実施形態と同様である。
【００３８】
図２中のＨＶ２及びｔ２は、ぞれぞれ、前述のように静電チャック電圧の大きさ及びＨＶ２の保持時間であり、これらは以下の結果に基づいて適宜調整することができる。
例えば、図１のように、絶縁基板１１、及びＳＯＩ層１２からなる基板は、絶縁基板１１の裏面、又は裏面及び側面に至るまでリン等の不純物がドープされたポリシリコン層１３で覆われている。
【００３９】
この基板２０を表面処理する際、プラズマが発生する前後において、ポリシリコン層１３に印加している静電チャック電圧が瞬時に消失する。すると、ＳＯＩ層１２とポリシリコン層１３との間に電位差が生じる。この電位差は１０００Ｖを超えるものであり、当該箇所の電位差による電界集中がアーキングの原因であると考えられる。
【００４０】
この電位差は、図３のように、図１中のポリシリコン層１３及びＳＯＩ層１２に、それぞれハイインピーダンスプローブ２６、２７を接続してデジタルストレージオシロスコープで計測し、各箇所における電圧の時間依存性を評価して測定することができる。この結果を図４に示す。
【００４１】
図４（Ａ）は、基板２０のポリシリコン層１３における電圧の時間依存性を示す図であり、図４（Ｂ）は、基板２０のＳＯＩ層１２における電圧の時間依存性を示す図である。
この電圧の値は、図３のように、反応容器１５を接地しておき、このアース基準の電位変化を示すものである。
なお、基板２０全体は、静電チャック１８を構成する絶縁体（誘電体）で覆われている静電チャック１８表面に吸着されているため電気的にフローティング状態である。
【００４２】
静電チャック１８の表面と接している基板２０裏面のポリシリコン層１３は、図４（Ａ）のように、静電チャック電圧が印加された瞬間に静電チャック電圧で静電チャック１８に吸着された後、所定の値で一定となる。
【００４３】
一方、ＳＯＩ層１２は、図４（Ｂ）のように、静電チャック電圧を印加した瞬間の電磁誘導による数十Ｖ程度の電位変化が観測されたものの、基板２０の板厚で絶縁されているために電位はほとんど０Ｖを維持したままである。
【００４４】
そして、静電チャック電圧を印加した状態で、プラズマを励起すると図４（Ａ）のように、ポリシリコン層１３ではプラズマを励起した瞬間に静電チャック電圧とは逆の電圧にオーバーシュートした後、０Ｖに戻る。
【００４５】
一方、ＳＯＩ層１２は、図４（Ｂ）のように、プラズマを励起した瞬間に小さな電位変化が見られるものの０Ｖ程度で概ね一定値を示す。
ポリシリコン層１３の電位がプラズマを励起した後に０Ｖを示すのは、図５（Ａ）のように、フローティング状態にあるポリシリコン層１３がプラズマ１９を介してアースと短絡するためである。
【００４６】
このように、図４から、プラズマを励起させる瞬間に発生するポリシリコン層１３とＳＯＩ層１２との間で瞬時に大きな電位差が発生することから、この電位差がアーキングの原因であると推察される。
すなわち、アーキングの原因は、主にプラズマ中に存在する構造物（ポリシリコン層１３とＳＯＩ層１２）間のチャージアップによる電位差が原因であると推察される。
【００４７】
これに対し、反応容器１５中の浮遊粒子等を核とした微視的なプラズマ不均一性による電位差などによるアーキングが考えられるが、電位がフローティング状態である基板２０は電荷の蓄積量が少ないため、大きな電位差が加わっても基板２０が破壊されるほどのエネルギーを放出しないことが容易に推察される。
従って、アーキング４０はポリシリコン層１３とＳＯＩ層１２との間の領域で発生していることからも、アーキング４０の主要な原因は基板２０に存在する電荷ではなく、プラズマ中に存在する構造物間のチャージアップが原因と推察される。
【００４８】
以上より、アーキングを効果的に抑制するためには、プラズマを励起する前に静電チャック電圧を低く抑えることにより、オーバーシュートする電圧を低減し、アーキングを抑制することができる。
【００４９】
アーキングを抑制するためのｔ２の範囲は、基板２０のズレを防止する観点から極力短い方が好ましいが、ＨＶ１の動作時間等を考慮して余裕のある範囲を設定する必要がある。このような範囲としては、０．１秒以上１０秒以下であることが好ましい。
また、図４（Ａ）において、電圧が急激に変化しはじめるＡ点からオーバーシュートするＢ点までの時間をｔ２の最小値とすることが特に好ましい。一方、ｔ２の最大値としては、Ａ点から電位が０ＶになるＣ点までの時間であることが特に好ましい。すなわち、ｔ２は、前述のようにＨＶ１の動作時間等を考慮して、０．５秒以上２．５秒以下の範囲であることが特に好ましいことになる。
【００５０】
また、アーキングを抑制するためのＨＶ２の範囲は、前述のアーキングが発生しないような電圧を最大値とし、基板２０が静電チャック１８から静電吸着し続ける程度の電圧を最小値とすることが好ましい。すなわち、絶対値で｜１０００｜Ｖ以上｜２０００｜Ｖ以下の範囲である。
【００５１】
〔第４の実施形態〕
第４の実施形態における半導体装置の製造方法は、第１の実施形態における半導体装置の製造方法において、冷却ガス及び反応ガスを第３工程より前に導入する工程を有する以外は第１の実施形態における半導体装置の製造方法と同様である。
基板２０の温度を面内で均一にする観点から、プラズマを発生させる数秒前に導入することが好ましい。
【００５２】
反応ガスや冷却ガスの導入時期については、基板２０の材質や板圧により面内温度が均一になるまでの時間が異なる観点から、基板の材質や板圧により適宜調整すればよい。特に、冷却ガスの導入時期については、基板２０を冷却するため、プラズマを発生させる第３工程より前であることが好ましい。第３工程の後に冷却ガスを導入すると、プラズマがすでに発生しているため、特にＳＯＳ基板のような熱伝導率の低いものを用いた場合に基板の温度が上がってしまう。
また、反応ガス及び冷却ガスの導入時期は、基板温度を瞬時に一定にする観点から、同時に導入することが好ましい。
【００５３】
＜記憶媒体、半導体製造装置＞
図１は、前述の第１〜第４の実施形態で用いることができるプラズマエッチング装置１０の構成図である。
図１に示すように、プラズマエッチング装置１０は、真空状態に維持することができる反応容器１５を有し、その中には上部電極１６、下部電極１７を備える２周波励起平行平板型反応性イオンエッチング装置である。
【００５４】
上部電極１６には、例えば２７ＭＨｚの第１の高周波電源２１が接続されており、下部電極１７には、例えば８００ＭＨｚの第２の高周波電源２２が接続されている。プラズマは、上部電極１６及び下部電極１７からなる２つの平行平板電極間に高周波電圧を印加することにより発生する。
【００５５】
また、下部電極１７には、静電チャック１８が装備されており、ローパスフィルタ２４を介して直流電源２３を有する電源発生回路を備える。直流電源２３から発生する静電チャック電圧は、静電チャック１８の内部に埋め込まれた電極２５に印加され、静電チャック１８表面の絶縁膜を介して載置されている基板２０を静電吸着する。
【００５６】
静電チャック１８には、基板２０の裏面側ガス導入経路２８が設けられており、基板２０の温度を制御することができる。
【００５７】
反応容器１５には、ぞれぞれ、ガス供給系３２、排気系３４が設けられており、反応容器１５内の反応ガス等の導入や、反応容器１５内の圧力を一定に保つことが可能となる。
【００５８】
プラズマエッチング装置１０は、静電チャック電圧、ＲＦ出力、及びプラズマを発生させるための反応ガスや冷却ガスの供給タイミングを同期させて制御する制御部（不図示）を備える。
この制御部（不図示）はマイクロコンピューターを有しており、ＣＰＵ等の演算処理部と、この演算処理部に一連のプロセス動作を行わせるための制御プログラムとを格納した記憶媒体を備えている。
【００５９】
この制御プログラムは、反応容器１５内にプラズマ発生用の反応ガスを導入するための反応ガス供給系３２や排気系３４に設けられたバルブ（不図示）を開閉する制御、第１の高周波電源２１、第２の高周波電源２２から静電チャック電圧の出力をオンオフする制御、基板２０の裏面に冷却ガスを導入するためのバルブ（不図示）を開閉する制御、冷却ガスの流量を検出し、冷却ガスが所定値を超えたか否かの判定及びその結果に基づく制御、等を行うための信号を送信させることができる。
【００６０】
また、制御プログラムを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＭＯ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記制御プログラムを記憶できるものであればよい。
或いは、上記制御プログラムは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることにより供給されてもよい。
【００６１】
また、コンピュータが読み出した制御プログラムを実行することにより、上記実施の形態の機能が実現されるだけでなく、その制御プログラムの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現されてもよい。
【００６２】
更に、記憶媒体から読み出された制御プログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、その制御プログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現されてもよい。
【００６３】
上記制御プログラムの形態は、オブジェクトコード、インタプリタにより実行される制御プログラム、ＯＳ（オペレーティングシステム）に供給されるスクリプトデータ等の形態であってもよい。
【００６４】
本発明の半導体製造装置は、前述のようにエッチング装置に用いることや、ＣＶＤ装置等にも適用することができる。
【実施例】
【００６５】
〔実施例１〕
アーキングは、上下に対向するように設けられた一対の平行平版電極に高周波電力を供給してプラズマを発生させるタイプの装置で発生しやすい。本実施例では、このようなアーキングが発生しやすいタイプの装置を用いてもアーキングの発生を抑制することができる前述の方法にて被処理基板を表面処理した。以下に詳述する。
実施例１では、図３に示すプラズマエッチング装置１０を用い、図２に示すシーケンスに沿って被処理基板２０を表面処理した。
まず、サファイヤ基板１１にＳＯＩ層１２が形成され、サファイヤ基板１１の裏面及び側面にポリシリコン層１３が形成されたＳＯＳ基板２０を静電チャック１８上に載置した。そして、反応容器１５を真空排気した後、直流電源２３から＋２５００Ｖの静電チャック電圧（第１の静電チャック電圧：ＨＶ１）を５秒間印加した。
【００６６】
次に、裏面側ガス導入経路２８から冷却ガスである裏面Ｈｅガスを導入し、４０Ｔｏｒｒで定圧制御し、ＳＯＳ基板２０の温度を４０℃にした。
また、裏面Ｈｅガスの導入と同時に、反応ガスであるＡｒガスを、反応ガス供給系３２のバルブ（不図示）を開放して反応容器１５内に導入した。Ａｒガスの導入量を５００ｓｃｃｍの一定流量で導入し、反応容器１５内の圧力が３０ｍＴｏｒｒの一定圧力となるように排気系３４のバルブ（不図示）を開放した。
【００６７】
その後、静電チャック電圧を＋２５００Ｖ（第１の静電チャック電圧：ＨＶ１）から＋１５００Ｖ（第２の静電チャック電圧：ＨＶ２）にし、２秒間保持した。そして、静電チャック電圧を＋１５００Ｖに低減してから１秒後に、上部電極１６にＲＦ電源２１からＲＦ出力を１５００Ｗ印加し、これと同時に、下部電極１７に、ＲＦ電源２２から＋８００ＷのＲＦ出力を印加した。
最後に、静電チャック電圧を＋１５００Ｖ（第２の静電チャック電圧：ＨＶ２）から＋２５００Ｖ（第３の静電チャック電圧：ＨＶ３）にした。そして、ＳＯＳ基板２０のＳＯＩ層１２を表面処理した後にＲＦ出力及び静電チャック電圧を０にして表面処理を終了した。
この工程を１０枚のＳＯＳ基板にて表面処理を行い、以下の評価を行った。
【００６８】
−ＳＯＩ層の電位の変化−
図３のように、ＳＯＳ基板２０のＳＯＩ層１２に１００ＭΩのハイインピーダンスプローブ２７を接続してデジタルストレージオシロスコープで計測し、図４（Ａ）のような電圧の時間依存性を評価した。そして、図４（Ａ）のＡ点及びＢ点に相当する点の電位差の平均値を求めた。結果を表１に示す。
【００６９】
−アーキングの発生−
前述の工程中でのアーキングの発生は、目視観察及び前述と同様のオシロスコープを用いた計測により観察し、以下の基準に基づいてアーキングの程度を評価した。結果を表１に示す。
◎：アーキングが一切観測されなかった。
○：小さなアーキングが観測された、ＳＯＳ基板にキズ等は見られなかった。
△：大きなアーキングが観測され、１〜３枚のＳＯＳ基板に亀裂が発生した
×：大きなアーキングが観測され、１０枚のＳＯＳ基板すべてに亀裂が発生した。
【００７０】
−基板のズレ−
ＳＯＳ基板を静電チャックに載置した後、表面処理が終わるまでの間にＳＯＳ基板が当初の位置から移動したか否かを、以下の基準に基づいて評価した。結果を表１に示す。
◎：基板の移動がみられなかった。
○：基板がわずかに移動していたものの、ＳＯＩ層を表面処理することに支障をきたさない程度であった。
×：基板が移動しており、ＳＯＩ層に所望の表面処理を行うことができなかった。
【００７１】
〔実施例２〕
実施例１において、ＨＶ２を２０００Ｖにした以外は実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７２】
〔実施例３〕
実施例１において、第２のＨＶ２を１０００Ｖにした以外は実施例１と同様にしてＳＯＳ基板２０の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７３】
〔比較例１〕
実施例１において、静電チャック電圧を下げることなく−２５００Ｖで一定に保つシーケンスとしたこと以外は、実施例１と同様にしてＳＯＳ基板を表面処理し、同様の評価を行った。結果を表１に示す。
【００７４】
〔比較例２〕
図６のように、反応ガスを導入した後、ＲＦ出力にて５００Ｗを印加してプラズマを励起した後、一旦ＲＦ出力を０Ｗにする。そして、静電チャック電圧を＋２５００Ｖ印加し、上部電極１６にＲＦ電源２１からＲＦ出力を１５００Ｗ印加し、これと同時に、下部電極１７に、ＲＦ電源２２から＋８００ＷのＲＦ出力を印加した。その他の条件は実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７５】
〔比較例３〕
図７（Ａ）のように、ＲＦ出力を印加した後に静電チャック電圧を印加するシーケンスとしたこと以外は実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７６】
〔比較例４〕
図７（Ｂ）のように、ＲＦ出力を印加した後に静電チャック電圧を印加し、一旦ＲＦ出力を０Ｗにした後に裏面Ｈｅガス（冷却ガス）を導入し、再度ＲＦ出力を印加するシーケンスとした。この他の条件については実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７７】
〔比較例５〕
比較例１において、静電チャック電圧を５００Ｖとした以外は比較例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７８】
【表１】
【００７９】
このように、本実施例では、ＲＦ出力を印加したことによる電位差が低減されているため、アーキングの発生を抑制することができた。また、静電チャック電圧は常時印加されているため、基板の移動もほとんどなく、所望の表面処理を行うことができた。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態における半導体製造装置の概略断面図である。
【図２】本発明の実施形態における半導体装置の製造方法のシーケンスである。
【図３】基板のＳＯＩ層及びポリシリコン層の電位を測定するための半導体製造装置の概略断面図である。
【図４】（Ａ）が、静電チャック電圧を一定にし、ＲＦ出力を印加した従来のシーケンスでの、ＳＯＩ層における電圧の時間依存性を示す図であり、（Ｂ）が、静電チャック電圧を一定にし、ＲＦ出力を印加した従来のシーケンスでの、ポリシリコン層における電圧の時間依存性を示す図である。
【図５】アーキングが発生したときの模式図である。
【図６】従来例の半導体装置の製造方法におけるシーケンスである。
【図７】（Ａ）、（Ｂ）は、従来例の半導体装置の製造方法におけるシーケンスである。
【符号の説明】
【００８１】
１０ プラズマエッチング装置
１１ 絶縁基板（サファイヤ基板）
１２ ＳＯＩ層
１３ ポリシリコン層
１５ 反応容器
１６ 上部電極
１７ 下部電極
１８ 静電チャック
１９ プラズマ
２０ （ＳＯＳ）基板
２１ 第１の高周波電源
２２ 第２の高周波電源
２３ 直流電源
２４ ローパスフィルタ
２５ 静電チャックの内部に埋め込まれた電極
２６、２７ ハイインピーダンスプローブ
２８ 裏面側ガス導入経路
３２ 反応ガス供給系
３４ 排気系
４０ アーキング
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体製造装置、及び記憶媒体に関するものであり、特に、静電チャック機構により絶縁基板を装置に固定するための半導体装置の製造方法、半導体製造装置、及び記憶媒体に関する。
【背景技術】
【０００２】
各種半導体素子等の微細構造を作製するために用いられるプラズマエッチング装置やプラズマＣＶＤ装置等のプラズマ処理装置は、被加工基板の加工精度を向上させるために、静電チャック機構を備えているのが一般的である。
【０００３】
静電チャック機構は、温度や投入ＲＦ電力（プラズマ励起電力）等が高精度で面内均一に制御されたステージ上に基板を載置し、直流高電圧（ＨＶ）を印加して静電引力で強固に基板を固定するものである。
【０００４】
この静電チャック機構により、基板温度や基板直上のプラズマ状態を高精度に制御して安定・高精度なプロセスを実現しようとするものである。
【０００５】
静電チャック機構を構成するＨＶ印加電極は、電圧耐性的に十分な膜厚の絶縁層で覆われており、導電性のあるプラズマとは直に接触することはないものの、ＨＶに起因する気相プラズマ中の異常アーク放電（アーキング）が発生することがある。
【０００６】
このアーキングを抑制する観点から、基板を予め弱いプラズマに曝した後にＨＶを印加して静電チャックし、その後にプロセスプラズマを励起する方法が提案されている（例えば、特許文献１参照）。
【０００７】
また、正のＨＶを印加しプラズマを励起する前に負のＨＶを印加する方法も提案されている（例えば、特許文献２参照）。
【０００８】
一方、プラズマを励起した後にＨＶを印加する方法（例えば、特許文献３、４参照）や、プラズマを励起してＨＶを印加した後にプラズマを一旦消して、基板を冷却するためのＨｅガスを導入してから再度プラズマ励起するという方法が提案されている（例えば、特許文献５参照）。
【０００９】
【特許文献１】特開２００７−２０８３０２号公報
【特許文献２】特開２００１−１５５８１号公報
【特許文献３】特開平６−１１２１６０号公報
【特許文献４】特開平１０−２７７８０号公報
【特許文献５】特開２００７−２２７６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の方法では、基板に蓄積されている電荷を低減することによってアーキングを抑制する効果が記載されているものの、基板の材質によってはこの効果を奏することができない場合がある。例えば、ＳＯＳ（シリコン オン サファイヤ）等の絶縁性の基板を用いると、低誘電率であるため電荷の移動度が遅く、当該基板に蓄積された電荷を低減することが難しく、アーキングが発生してしまう。
【００１１】
特許文献２に記載の方法では、ガス導入時に混入するパーティクルが正の電荷を帯びている観点から、プラズマを励起する前に負のＨＶを印加することによりアーキングを抑制することができる場合がある。しかしながら、ＨＶを印加しながらプラズマを励起させると、プラズマを励起した瞬間に大きな電位差が生じ、この瞬時の電界集中がアーキングの原因となってしまう。
【００１２】
一方、特許文献３〜５に記載の方法では、プラズマ発生時（エッチング開始時）に基板がチャックされていないため、前述のような電界集中が発生することはないが、エッチング均一性に障害をもたらしてしまう。これらの方法の場合も、基板の材質に起因する弊害が生じる。
【００１３】
すなわち、シリコン基板と比較して、絶縁基板は熱伝導率が低く基板温度が面内で不均一となってしまう。また、ＳＯＳ基板は絶縁であるサファイヤ基板とシリコン単結晶層が積層されており、シリコン基板のような同一材質で構成されていないため、各部位における電圧変化が著しくなり、アーキングが発生しやすくなる。
さらに、絶縁基板は低誘電率であるため基板が静電チャックからわずかに浮上していると局部的なＲＦインピーダンスの増加が生じ、基板面内のＲＦバイアス投入パワーに分布が発生しまう。これは、特に静電チャック側のバイアスＲＦの周波数が低いほどこの傾向が顕著である。また、このわずかな浮上は基板が静電チャックからずれてしまう場合があるため、基板を浮上させないためには静電チャックに印加する電圧を増加する必要がある。
【００１４】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、静電チャックに載置した基板がずれることなく、プラズマを励起させたときに発生する異常アーク放電を抑制する半導体装置の製造方法、半導体製造装置、及び記憶媒体を提供することにある。
【課題を解決するための手段】
【００１５】
本発明者は鋭意検討した結果、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、本発明の半導体装置の製造方法は、反応容器内の静電チャック上に被処理基板を載置し、該静電チャックに第１の静電チャック電圧を印加することにより該静電チャック上に該被処理基板を吸着させる第１工程と、前記第１の静電チャック電圧を第２の静電チャック電圧に低減させる第２工程と、前記反応容器内の平行平板電極間に高周波電圧を印加してプラズマを発生させる第３工程と、前記第２の静電チャック電圧を前記第２の静電チャック電圧より大きい第３の静電チャック電圧にする第４工程と、を順次有することを特徴とする。
【００１６】
本発明の半導体製造装置は、反応容器と、前記反応容器内に配置された下部電極と、前記下部電極に対向して設けられた上部電極と、前記上部電極に高周波電力を印加するための第１の高周波電源と、前記下部電極に高周波電力を印加するための第２の高周波電源と、被処理基板を静電吸着するための静電チャックと、前記静電チャックに静電チャック電圧を供給するための直流電源と、プラズマを生成させるための反応ガスを供給する反応ガス供給系と、前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行するための制御部と、を有することを特徴とする。
【００１７】
本発明の記憶媒体は、前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行させることができることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、静電チャックに載置した基板がずれることなく、プラズマを励起させたときに発生する異常アーク放電を抑制する半導体装置の製造方法、半導体製造装置、及び記憶媒体を提供することができる。
【発明を実施するための最良の形態】
【００１９】
＜半導体装置の製造方法＞
〔第１の実施形態〕
第１の実施形態では、図１に示すプラズマエッチング装置を用い、図２に示すシーケンスに基づき被処理基板の表面処理を行うものである。以下、図１、図２に沿って説明する。
【００２０】
［第１工程］
まず、基板２０を静電チャック１８に載置する。そして、反応容器１５を真空排気した後、直流電源２３から第１の静電チャック電圧（以下、適宜、「ＨＶ１」と称することもある）を印加する。
【００２１】
この状態で基板２０は静電引力により静電チャック１８の表面に吸着される。この静電チャック電圧は、基板２０の材質等により適宜調整することができ、表面処理時に基板２０が静電チャック１８に吸着され、後述する冷却ガスを基板２０の裏面から封入しても当該冷却ガスが漏れることがなければ特に限定されるものではない。
【００２２】
この後、基板２０及び静電チャック１８の表面の熱伝導率を高め面内で均一に温度制御するために、基板２０の裏面側ガス導入経路２８にて、例えばＨｅガスを導入し、所定の圧力に裏面Ｈｅガスの圧力で定圧制御する（制御機構図は不図示）。
【００２３】
この際、裏面Ｈｅガスは基板２０に加わる静電吸着力により反応容器１５中に漏れることがなく基板２０の裏面に封入されるため、所定の圧力に達した後はほぼ導入流量は０で制御される。
【００２４】
また、プラズマエッチング処理に必要な反応ガス（例えば、Ｃ４Ｆ８、Ｏ２、Ａｒ、ＳＦ６、ＣＦ４、ＣＨＦ３、Ｃｌ２、ＢＣｌ３等）は裏面Ｈｅガスと同時に上部電極１６側の反応ガス供給系３２から一定流量で導入し、反応容器１５内が一定圧力になるように排気系３４にて真空排気する。
【００２５】
［第２工程］
次に、上部電極１６に第１の高周波電源２１から所定の高周波電力（以下、適宜、「ＲＦ出力」と称する）を印加してプラズマ１９を励起する第３工程より前に、静電チャック電圧をＨＶ１から第２の静電チャック電圧（以下、適宜、「ＨＶ２」と称することもある）まで低減させて極短い時間（図２ではｔ２）だけ保持する。
この工程では、プラズマ発生の直前に静電チャックのための静電チャック電圧を抑えているので、この高電圧出力に起因するＳＯＩ層とポリシリコン層との間に発生する局所的フローティング電圧を低く抑えることが可能となる。したがって、プラズマの発生により瞬時にアースに短絡される時の電圧変化幅を低く抑えることができるため、アーキングを抑制することができる。
また、プラズマ発生の瞬間だけ静電チャックに印加される高電圧出力を下げるため、プラズマプロセスの開始前から終了まで継続的に十分な吸着力で基板を電極上に固定することができる。従って、プラズマエッチングを行う直前の基板の温度や高周波インピーダンスの面内分布が均一になり、より安定なプロセスが可能となり、高品質化が実現できる。
【００２６】
第１の実施形態におけるＨＶ２の値はＨＶ１より低いことが必要であり、第３工程でプラズマを励起する際にアーキングが発生しない程度の出力であることが好ましい。このアーキングの発生原因は基板２０の材質、プラズマの励起の際に用いる反応ガス等に起因するため、適宜調整してもよい。
【００２７】
［第３工程］
そして、図１中の、上部電極１６に接続されている第１の高周波電源２１から所定のＲＦ出力を印加し、下部電極１７側に接続されているＲＦ電極２２から所定の印加されるＲＦ出力を印加する。すなわち、上部電極１６及び下部電極１７からなる平行平板電極間に高周波電圧を印加してプラズマを発生させる。
【００２８】
［第４工程］
最後に、前述のｔ２が経過した後、ＲＦ出力を印加した状態で静電チャック電圧をＨＶ２より大きいＨＶ３にする。これは、前述のように、ＨＶ２は静電吸着される最低限の電圧であるため、基板２０の表面処理時における基板の移動を確実に避けるためである。
このＨＶ３は、基板２０の静電吸着力が十分な程度の電圧が必要であるため、第１工程で印加したＨＶ１と同じ電圧であることが好ましい。ＨＶ１とＨＶ３を同じ電圧にすることで電圧の制御も容易になる。
【００２９】
このような工程を経ることにより、アーキングが生じることがなく所定のエッチング条件にて基板２０の表面処理を行うことができる。
【００３０】
〔第２の実施形態〕
第２の実施形態は、第１の実施形態において、被処理基板の構造を以下に示す好ましい態様にしたものである。なお、工程は第１の実施形態と同様である。
第２の実施形態における被処理基板は、当該被処理基板の裏面、又は裏面及び側面にポリシリコン層を有する基板であることが好ましい。
このような構造を有する被処理基板は、シリコン基板のように同一材質で構成されていないためにアーキングが発生しやすくなるものの、第２の実施形態では第１の実施形態のようにＨＶ２をアーキングが発生しないような電圧まで低下させている。従って、第２の実施形態のような構造を有する被処理基板であっても、アーキングの発生を抑制することができる。
【００３１】
このような基板は、例えば図１に示すような基板２０が挙げられ、絶縁基板１１とＳＯＩ層１２を積層してなり、絶縁基板１１の裏面、又は裏面及び側面に至るまでポリシリコン層１３で覆われている。ここで、ＳＯＩ層１２とは、絶縁膜上に形成された単結晶シリコン層のことを表し、絶縁膜がサファイヤの場合にはＳＯＳ基板と称される。
ポリシリコン層１３の膜厚は、基板裏面の粗さなどの状態の影響を受けずに連続層を形成し、かつ、膜の応力による影響を可能な限り少なくするという観点から、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
【００３２】
ポリシリコン層１３は、基板２０をフローティング状態にするためのものであり、電気抵抗を低減させる観点から、ポリシリコン層１３に不純物がドープされていることが好ましい。ドープされる不純物としてはＰが挙げられ、ドープ量は０．５×１０２０ｉｏｎ／ｃｍ３以上４×１０２０ｉｏｎ／ｃｍ３以下であることが好ましい。
【００３３】
また、絶縁基板１１とポリシリコン層１３との間には、単結晶シリコン層とは別にシリコン絶縁膜が存在していてもよい。これは、絶縁基板１１がサファイヤである場合には透明であるため、多層膜による光干渉効果により光透過率を格段に減少させる効果がある。
【００３４】
この効果を奏するためには、２層以上６層程度以下の膜が積層されていることがより好ましい。この他にも、屈折率の異なる材質での積層膜を形成すればよいので、光反射膜として、Ｓｉ半導体プロセスでよく用いられるものが挙げられ、例えば、ＳｉＮ、Ａｌ２Ｏ３、ＴａＯ３等からなる膜が形成されていてもよい。
【００３５】
基板２０に用いられる絶縁基板１１の材質としては、セラミックスや耐熱性、高強度を有する有機物が好ましい。
セラミックスとしては、例えば、石英、サファイヤ、アルミナ、ＴｉＮ、ＳｉＣ、ＢＮ等が挙げられる。
耐熱性、高強度を有する有機物としては、例えば、ポリカーボネート、ポリアリレート、ポリイミド、等が挙げられる。これらは用途に応じて適宜選択することができ、目的とするデバイスの基体として様々なものが選択される可能性がある。
本発明では、これらの中でも、絶縁基板上に半導体素子を形成するための不純物対策、耐熱性の観点から、石英であることが特に好ましい。
【００３６】
また、基板２０の形状としては、絶縁基板１１のＳＯＩ層１２側の端部に面取り部が設けられていてもよい。この面取り部の形状としては、Ｒ面であってもＣ面であってもよく、シリコン絶縁膜形成時にシリコン絶縁膜が基板表面端部に積層しないような形状であれば特に限定されない。
【００３７】
〔第３の実施形態〕
第３の実施形態は、第１の実施形態において、静電チャック電圧や、第１の実施形態における第２工程から第４工程までの所要時間を以下に示す好ましい態様にした以外は第１の実施形態と同様である。
【００３８】
図２中のＨＶ２及びｔ２は、ぞれぞれ、前述のように静電チャック電圧の大きさ及びＨＶ２の保持時間であり、これらは以下の結果に基づいて適宜調整することができる。
例えば、図１のように、絶縁基板１１、及びＳＯＩ層１２からなる基板は、絶縁基板１１の裏面、又は裏面及び側面に至るまでリン等の不純物がドープされたポリシリコン層１３で覆われている。
【００３９】
この基板２０を表面処理する際、プラズマが発生する前後において、ポリシリコン層１３に印加している静電チャック電圧が瞬時に消失する。すると、ＳＯＩ層１２とポリシリコン層１３との間に電位差が生じる。この電位差は１０００Ｖを超えるものであり、当該箇所の電位差による電界集中がアーキングの原因であると考えられる。
【００４０】
この電位差は、図３のように、図１中のポリシリコン層１３及びＳＯＩ層１２に、それぞれハイインピーダンスプローブ２６、２７を接続してデジタルストレージオシロスコープで計測し、各箇所における電圧の時間依存性を評価して測定することができる。この結果を図４に示す。
【００４１】
図４（Ａ）は、基板２０のポリシリコン層１３における電圧の時間依存性を示す図であり、図４（Ｂ）は、基板２０のＳＯＩ層１２における電圧の時間依存性を示す図である。
この電圧の値は、図３のように、反応容器１５を接地しておき、このアース基準の電位変化を示すものである。
なお、基板２０全体は、静電チャック１８を構成する絶縁体（誘電体）で覆われている静電チャック１８表面に吸着されているため電気的にフローティング状態である。
【００４２】
静電チャック１８の表面と接している基板２０裏面のポリシリコン層１３は、図４（Ａ）のように、静電チャック電圧が印加された瞬間に静電チャック電圧で静電チャック１８に吸着された後、所定の値で一定となる。
【００４３】
一方、ＳＯＩ層１２は、図４（Ｂ）のように、静電チャック電圧を印加した瞬間の電磁誘導による数十Ｖ程度の電位変化が観測されたものの、基板２０の板厚で絶縁されているために電位はほとんど０Ｖを維持したままである。
【００４４】
そして、静電チャック電圧を印加した状態で、プラズマを励起すると図４（Ａ）のように、ポリシリコン層１３ではプラズマを励起した瞬間に静電チャック電圧とは逆の電圧にオーバーシュートした後、０Ｖに戻る。
【００４５】
一方、ＳＯＩ層１２は、図４（Ｂ）のように、プラズマを励起した瞬間に小さな電位変化が見られるものの０Ｖ程度で概ね一定値を示す。
ポリシリコン層１３の電位がプラズマを励起した後に０Ｖを示すのは、図５（Ａ）のように、フローティング状態にあるポリシリコン層１３がプラズマ１９を介してアースと短絡するためである。
【００４６】
このように、図４から、プラズマを励起させる瞬間に発生するポリシリコン層１３とＳＯＩ層１２との間で瞬時に大きな電位差が発生することから、この電位差がアーキングの原因であると推察される。
すなわち、アーキングの原因は、主にプラズマ中に存在する構造物（ポリシリコン層１３とＳＯＩ層１２）間のチャージアップによる電位差が原因であると推察される。
【００４７】
これに対し、反応容器１５中の浮遊粒子等を核とした微視的なプラズマ不均一性による電位差などによるアーキングが考えられるが、電位がフローティング状態である基板２０は電荷の蓄積量が少ないため、大きな電位差が加わっても基板２０が破壊されるほどのエネルギーを放出しないことが容易に推察される。
従って、アーキング４０はポリシリコン層１３とＳＯＩ層１２との間の領域で発生していることからも、アーキング４０の主要な原因は基板２０に存在する電荷ではなく、プラズマ中に存在する構造物間のチャージアップが原因と推察される。
【００４８】
以上より、アーキングを効果的に抑制するためには、プラズマを励起する前に静電チャック電圧を低く抑えることにより、オーバーシュートする電圧を低減し、アーキングを抑制することができる。
【００４９】
アーキングを抑制するためのｔ２の範囲は、基板２０のズレを防止する観点から極力短い方が好ましいが、ＨＶ１の動作時間等を考慮して余裕のある範囲を設定する必要がある。このような範囲としては、０．１秒以上１０秒以下であることが好ましい。
また、図４（Ａ）において、電圧が急激に変化しはじめるＡ点からオーバーシュートするＢ点までの時間をｔ２の最小値とすることが特に好ましい。一方、ｔ２の最大値としては、Ａ点から電位が０ＶになるＣ点までの時間であることが特に好ましい。すなわち、ｔ２は、前述のようにＨＶ１の動作時間等を考慮して、０．５秒以上２．５秒以下の範囲であることが特に好ましいことになる。
【００５０】
また、アーキングを抑制するためのＨＶ２の範囲は、前述のアーキングが発生しないような電圧を最大値とし、基板２０が静電チャック１８から静電吸着し続ける程度の電圧を最小値とすることが好ましい。すなわち、絶対値で｜１０００｜Ｖ以上｜２０００｜Ｖ以下の範囲である。
【００５１】
〔第４の実施形態〕
第４の実施形態における半導体装置の製造方法は、第１の実施形態における半導体装置の製造方法において、冷却ガス及び反応ガスを第３工程より前に導入する工程を有する以外は第１の実施形態における半導体装置の製造方法と同様である。
基板２０の温度を面内で均一にする観点から、プラズマを発生させる数秒前に導入することが好ましい。
【００５２】
反応ガスや冷却ガスの導入時期については、基板２０の材質や板圧により面内温度が均一になるまでの時間が異なる観点から、基板の材質や板圧により適宜調整すればよい。特に、冷却ガスの導入時期については、基板２０を冷却するため、プラズマを発生させる第３工程より前であることが好ましい。第３工程の後に冷却ガスを導入すると、プラズマがすでに発生しているため、特にＳＯＳ基板のような熱伝導率の低いものを用いた場合に基板の温度が上がってしまう。
また、反応ガス及び冷却ガスの導入時期は、基板温度を瞬時に一定にする観点から、同時に導入することが好ましい。
【００５３】
＜記憶媒体、半導体製造装置＞
図１は、前述の第１〜第４の実施形態で用いることができるプラズマエッチング装置１０の構成図である。
図１に示すように、プラズマエッチング装置１０は、真空状態に維持することができる反応容器１５を有し、その中には上部電極１６、下部電極１７を備える２周波励起平行平板型反応性イオンエッチング装置である。
【００５４】
上部電極１６には、例えば２７ＭＨｚの第１の高周波電源２１が接続されており、下部電極１７には、例えば８００ＭＨｚの第２の高周波電源２２が接続されている。プラズマは、上部電極１６及び下部電極１７からなる２つの平行平板電極間に高周波電圧を印加することにより発生する。
【００５５】
また、下部電極１７には、静電チャック１８が装備されており、ローパスフィルタ２４を介して直流電源２３を有する電源発生回路を備える。直流電源２３から発生する静電チャック電圧は、静電チャック１８の内部に埋め込まれた電極２５に印加され、静電チャック１８表面の絶縁膜を介して載置されている基板２０を静電吸着する。
【００５６】
静電チャック１８には、基板２０の裏面側ガス導入経路２８が設けられており、基板２０の温度を制御することができる。
【００５７】
反応容器１５には、ぞれぞれ、ガス供給系３２、排気系３４が設けられており、反応容器１５内の反応ガス等の導入や、反応容器１５内の圧力を一定に保つことが可能となる。
【００５８】
プラズマエッチング装置１０は、静電チャック電圧、ＲＦ出力、及びプラズマを発生させるための反応ガスや冷却ガスの供給タイミングを同期させて制御する制御部（不図示）を備える。
この制御部（不図示）はマイクロコンピューターを有しており、ＣＰＵ等の演算処理部と、この演算処理部に一連のプロセス動作を行わせるための制御プログラムとを格納した記憶媒体を備えている。
【００５９】
この制御プログラムは、反応容器１５内にプラズマ発生用の反応ガスを導入するための反応ガス供給系３２や排気系３４に設けられたバルブ（不図示）を開閉する制御、第１の高周波電源２１、第２の高周波電源２２から静電チャック電圧の出力をオンオフする制御、基板２０の裏面に冷却ガスを導入するためのバルブ（不図示）を開閉する制御、冷却ガスの流量を検出し、冷却ガスが所定値を超えたか否かの判定及びその結果に基づく制御、等を行うための信号を送信させることができる。
【００６０】
また、制御プログラムを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＭＯ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記制御プログラムを記憶できるものであればよい。
或いは、上記制御プログラムは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることにより供給されてもよい。
【００６１】
また、コンピュータが読み出した制御プログラムを実行することにより、上記実施の形態の機能が実現されるだけでなく、その制御プログラムの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現されてもよい。
【００６２】
更に、記憶媒体から読み出された制御プログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、その制御プログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現されてもよい。
【００６３】
上記制御プログラムの形態は、オブジェクトコード、インタプリタにより実行される制御プログラム、ＯＳ（オペレーティングシステム）に供給されるスクリプトデータ等の形態であってもよい。
【００６４】
本発明の半導体製造装置は、前述のようにエッチング装置に用いることや、ＣＶＤ装置等にも適用することができる。
【実施例】
【００６５】
〔実施例１〕
アーキングは、上下に対向するように設けられた一対の平行平版電極に高周波電力を供給してプラズマを発生させるタイプの装置で発生しやすい。本実施例では、このようなアーキングが発生しやすいタイプの装置を用いてもアーキングの発生を抑制することができる前述の方法にて被処理基板を表面処理した。以下に詳述する。
実施例１では、図３に示すプラズマエッチング装置１０を用い、図２に示すシーケンスに沿って被処理基板２０を表面処理した。
まず、サファイヤ基板１１にＳＯＩ層１２が形成され、サファイヤ基板１１の裏面及び側面にポリシリコン層１３が形成されたＳＯＳ基板２０を静電チャック１８上に載置した。そして、反応容器１５を真空排気した後、直流電源２３から＋２５００Ｖの静電チャック電圧（第１の静電チャック電圧：ＨＶ１）を５秒間印加した。
【００６６】
次に、裏面側ガス導入経路２８から冷却ガスである裏面Ｈｅガスを導入し、４０Ｔｏｒｒで定圧制御し、ＳＯＳ基板２０の温度を４０℃にした。
また、裏面Ｈｅガスの導入と同時に、反応ガスであるＡｒガスを、反応ガス供給系３２のバルブ（不図示）を開放して反応容器１５内に導入した。Ａｒガスの導入量を５００ｓｃｃｍの一定流量で導入し、反応容器１５内の圧力が３０ｍＴｏｒｒの一定圧力となるように排気系３４のバルブ（不図示）を開放した。
【００６７】
その後、静電チャック電圧を＋２５００Ｖ（第１の静電チャック電圧：ＨＶ１）から＋１５００Ｖ（第２の静電チャック電圧：ＨＶ２）にし、２秒間保持した。そして、静電チャック電圧を＋１５００Ｖに低減してから１秒後に、上部電極１６にＲＦ電源２１からＲＦ出力を１５００Ｗ印加し、これと同時に、下部電極１７に、ＲＦ電源２２から＋８００ＷのＲＦ出力を印加した。
最後に、静電チャック電圧を＋１５００Ｖ（第２の静電チャック電圧：ＨＶ２）から＋２５００Ｖ（第３の静電チャック電圧：ＨＶ３）にした。そして、ＳＯＳ基板２０のＳＯＩ層１２を表面処理した後にＲＦ出力及び静電チャック電圧を０にして表面処理を終了した。
この工程を１０枚のＳＯＳ基板にて表面処理を行い、以下の評価を行った。
【００６８】
−ＳＯＩ層の電位の変化−
図３のように、ＳＯＳ基板２０のＳＯＩ層１２に１００ＭΩのハイインピーダンスプローブ２７を接続してデジタルストレージオシロスコープで計測し、図４（Ａ）のような電圧の時間依存性を評価した。そして、図４（Ａ）のＡ点及びＢ点に相当する点の電位差の平均値を求めた。結果を表１に示す。
【００６９】
−アーキングの発生−
前述の工程中でのアーキングの発生は、目視観察及び前述と同様のオシロスコープを用いた計測により観察し、以下の基準に基づいてアーキングの程度を評価した。結果を表１に示す。
◎：アーキングが一切観測されなかった。
○：小さなアーキングが観測された、ＳＯＳ基板にキズ等は見られなかった。
△：大きなアーキングが観測され、１〜３枚のＳＯＳ基板に亀裂が発生した
×：大きなアーキングが観測され、１０枚のＳＯＳ基板すべてに亀裂が発生した。
【００７０】
−基板のズレ−
ＳＯＳ基板を静電チャックに載置した後、表面処理が終わるまでの間にＳＯＳ基板が当初の位置から移動したか否かを、以下の基準に基づいて評価した。結果を表１に示す。
◎：基板の移動がみられなかった。
○：基板がわずかに移動していたものの、ＳＯＩ層を表面処理することに支障をきたさない程度であった。
×：基板が移動しており、ＳＯＩ層に所望の表面処理を行うことができなかった。
【００７１】
〔実施例２〕
実施例１において、ＨＶ２を２０００Ｖにした以外は実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７２】
〔実施例３〕
実施例１において、第２のＨＶ２を１０００Ｖにした以外は実施例１と同様にしてＳＯＳ基板２０の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７３】
〔比較例１〕
実施例１において、静電チャック電圧を下げることなく−２５００Ｖで一定に保つシーケンスとしたこと以外は、実施例１と同様にしてＳＯＳ基板を表面処理し、同様の評価を行った。結果を表１に示す。
【００７４】
〔比較例２〕
図６のように、反応ガスを導入した後、ＲＦ出力にて５００Ｗを印加してプラズマを励起した後、一旦ＲＦ出力を０Ｗにする。そして、静電チャック電圧を＋２５００Ｖ印加し、上部電極１６にＲＦ電源２１からＲＦ出力を１５００Ｗ印加し、これと同時に、下部電極１７に、ＲＦ電源２２から＋８００ＷのＲＦ出力を印加した。その他の条件は実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７５】
〔比較例３〕
図７（Ａ）のように、ＲＦ出力を印加した後に静電チャック電圧を印加するシーケンスとしたこと以外は実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７６】
〔比較例４〕
図７（Ｂ）のように、ＲＦ出力を印加した後に静電チャック電圧を印加し、一旦ＲＦ出力を０Ｗにした後に裏面Ｈｅガス（冷却ガス）を導入し、再度ＲＦ出力を印加するシーケンスとした。この他の条件については実施例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７７】
〔比較例５〕
比較例１において、静電チャック電圧を５００Ｖとした以外は比較例１と同様にしてＳＯＳ基板の表面処理を行い、同様の評価を行った。結果を表１に示す。
【００７８】
【表１】
【００７９】
このように、本実施例では、ＲＦ出力を印加したことによる電位差が低減されているため、アーキングの発生を抑制することができた。また、静電チャック電圧は常時印加されているため、基板の移動もほとんどなく、所望の表面処理を行うことができた。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態における半導体製造装置の概略断面図である。
【図２】本発明の実施形態における半導体装置の製造方法のシーケンスである。
【図３】基板のＳＯＩ層及びポリシリコン層の電位を測定するための半導体製造装置の概略断面図である。
【図４】（Ａ）が、静電チャック電圧を一定にし、ＲＦ出力を印加した従来のシーケンスでの、ＳＯＩ層における電圧の時間依存性を示す図であり、（Ｂ）が、静電チャック電圧を一定にし、ＲＦ出力を印加した従来のシーケンスでの、ポリシリコン層における電圧の時間依存性を示す図である。
【図５】アーキングが発生したときの模式図である。
【図６】従来例の半導体装置の製造方法におけるシーケンスである。
【図７】（Ａ）、（Ｂ）は、従来例の半導体装置の製造方法におけるシーケンスである。
【符号の説明】
【００８１】
１０ プラズマエッチング装置
１１ 絶縁基板（サファイヤ基板）
１２ ＳＯＩ層
１３ ポリシリコン層
１５ 反応容器
１６ 上部電極
１７ 下部電極
１８ 静電チャック
１９ プラズマ
２０ （ＳＯＳ）基板
２１ 第１の高周波電源
２２ 第２の高周波電源
２３ 直流電源
２４ ローパスフィルタ
２５ 静電チャックの内部に埋め込まれた電極
２６、２７ ハイインピーダンスプローブ
２８ 裏面側ガス導入経路
３２ 反応ガス供給系
３４ 排気系
４０ アーキング
【特許請求の範囲】
【請求項１】
反応容器内の静電チャック上に被処理基板を載置し、該静電チャックに第１の静電チャック電圧を印加することにより該静電チャック上に該被処理基板を吸着させる第１工程と、
前記第１の静電チャック電圧を第２の静電チャック電圧に低減させる第２工程と、
前記反応容器内の平行平板電極間に高周波電圧を印加してプラズマを発生させる第３工程と、
前記第２の静電チャック電圧を前記第２の静電チャック電圧より大きい第３の静電チャック電圧にする第４工程と、
を順次有することを特徴とする半導体装置の製造方法。
【請求項２】
前記被処理基板の裏面、又は裏面及び側面にポリシリコン層を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ポリシリコン層がドープポリシリコン層であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の静電チャック電圧が、１０００Ｖ以上２０００Ｖ以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第３工程の前に、前記反応容器内に反応ガスを導入し、前記被処理基板の吸着面に冷却ガスを導入する工程を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
反応容器と、
前記反応容器内に配置された下部電極と、
前記下部電極に対向して設けられた上部電極と、
前記上部電極に高周波電力を印加するための第１の高周波電源と、
前記下部電極に高周波電力を印加するための第２の高周波電源と、
被処理基板を静電吸着するための静電チャックと、
前記静電チャックに静電チャック電圧を供給するための直流電源と、
プラズマを生成させるための反応ガスを供給する反応ガス供給系と、
前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行するための制御部と、
を有することを特徴とする半導体製造装置。
【請求項７】
前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行させることができることを特徴とする記憶媒体。
【請求項１】
反応容器内の静電チャック上に被処理基板を載置し、該静電チャックに第１の静電チャック電圧を印加することにより該静電チャック上に該被処理基板を吸着させる第１工程と、
前記第１の静電チャック電圧を第２の静電チャック電圧に低減させる第２工程と、
前記反応容器内の平行平板電極間に高周波電圧を印加してプラズマを発生させる第３工程と、
前記第２の静電チャック電圧を前記第２の静電チャック電圧より大きい第３の静電チャック電圧にする第４工程と、
を順次有することを特徴とする半導体装置の製造方法。
【請求項２】
前記被処理基板の裏面、又は裏面及び側面にポリシリコン層を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ポリシリコン層がドープポリシリコン層であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の静電チャック電圧が、１０００Ｖ以上２０００Ｖ以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第３工程の前に、前記反応容器内に反応ガスを導入し、前記被処理基板の吸着面に冷却ガスを導入する工程を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
反応容器と、
前記反応容器内に配置された下部電極と、
前記下部電極に対向して設けられた上部電極と、
前記上部電極に高周波電力を印加するための第１の高周波電源と、
前記下部電極に高周波電力を印加するための第２の高周波電源と、
被処理基板を静電吸着するための静電チャックと、
前記静電チャックに静電チャック電圧を供給するための直流電源と、
プラズマを生成させるための反応ガスを供給する反応ガス供給系と、
前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行するための制御部と、
を有することを特徴とする半導体製造装置。
【請求項７】
前記請求項１〜５のいずれか１項に記載の半導体装置の製造方法を実行させることができることを特徴とする記憶媒体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１０２１４（Ｐ２０１０−１０２１４Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６４７３１（Ｐ２００８−１６４７３１）
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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