半導体装置及びその製造方法
【課題】コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止する半導体装置を提供する。
【解決手段】半導体基板100と、複数のメモリセルトランジスタ1と両端にそれぞれ1つずつ配置された選択トランジスタ2とからなるメモリセルアレイCAと、隣接する選択トランジスタ2間の前記半導体基板表面部に形成された拡散層10と、選択トランジスタ2の対向する各側壁に形成された側壁膜11と、側壁膜11上に形成された側壁膜14と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層12と、拡散層10にコンタクトする導電層104と、を有し、前記導電層のコンタクト部のエッジが、選択トランジスタ2の側壁から、側壁膜11、14の合計膜厚以上の位置にある。
【解決手段】半導体基板100と、複数のメモリセルトランジスタ1と両端にそれぞれ1つずつ配置された選択トランジスタ2とからなるメモリセルアレイCAと、隣接する選択トランジスタ2間の前記半導体基板表面部に形成された拡散層10と、選択トランジスタ2の対向する各側壁に形成された側壁膜11と、側壁膜11上に形成された側壁膜14と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層12と、拡散層10にコンタクトする導電層104と、を有し、前記導電層のコンタクト部のエッジが、選択トランジスタ2の側壁から、側壁膜11、14の合計膜厚以上の位置にある。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体装置の微細化に伴い、半導体基板の不純物拡散層と配線等とを電気的に接続するコンタクトに対しても微細化が求められている。
【0003】
微細化に有利な製造方法として、半導体基板の主平面上に形成されたセレクトゲート電極間の基板表面部分に拡散層を形成し、前記セレクトゲート電極の側壁及び前記ゲート絶縁膜上に第1バリア膜を形成し、前記第1バリア膜上に第1絶縁層を形成し、前記セレクトゲート電極上にシリサイド層を形成し、前記シリサイド層上及び前記第1絶縁層上に第2バリア膜を形成し、前記拡散層上における前記第2バリア膜に第1幅を有する開口部を形成し、前記第2バリア膜上に第2絶縁層を形成し、前記第2絶縁層上にマスク層を形成し、前記開口部上におけるマスク層に前記第1幅よりも幅が大きい第2幅を有する開口部を形成し、前記マスク層をマスクとしてエッチングを行い第2幅の底を有するコンタクトホール上部を形成し、前記開口部の位置からエッチングを進行させ前記第1絶縁層及び第1バリア膜を貫通して前記第2バリア膜中に第1幅W1を有し前記拡散層に達する深さのコンタクトホール下部を形成し、前記コンタクトホール上部及び下部内に導電層を埋め込み、コンタクトを形成する方法が知られている(例えば特許文献1参照)。
【0004】
また、NAND型フラッシュメモリのビット線コンタクトの抵抗を低減するために、選択トランジスタ間の半導体基板表面部に低濃度不純物拡散層を形成し、この低濃度不純物拡散層の中央部に高濃度不純物拡散層を形成し、高濃度不純物拡散層上にコンタクトホールを開孔して、そのコンタクトホールにTi/TiN積層のバリアメタル膜及びW(タングステン)膜を埋め込んでビット線コンタクトを形成する方法が知られている。このようなビット線コンタクトを特許文献1に開示されているような上記方法で行う場合、リソグラフィでの合わせずれにより第1幅W1を有する開口部51の形成位置にずれが生じ、ビット線コンタクトの底面の一部が高濃度不純物拡散層から外れて低濃度不純物拡散層にはみ出す虞がある。このような低濃度不純物拡散層へのはみ出しが起こった場合、低濃度不純物拡散層は高濃度不純物拡散層に比べ浅く設計されているため、コンタクトホールをTi/TiN積層のバリアメタル膜及びW膜で埋め込む際に、低濃度不純物拡散層においてTiと基板(シリコン)が反応してTiシリサイドが形成され、接合リークを生じてしまう問題を有する。また、選択トランジスタ近傍の低濃度不純物拡散層の表面部では選択トランジスタの電界により空乏層が形成され、この空乏層にTiシリサイドが形成されるため、ビット線リークが生じる問題も有する。
【0005】
これらの問題はコンタクト(コンタクトホール)の寸法を小さくするか、セレクトゲート電極間の距離を大きくすることで回避できるが、コンタクトの寸法を小さくするとリソグラフィでコンタクトのレジストパターンを形成する際に十分なリソグラフィのマージンを確保することが困難になり、歩留まり低下の要因になる。また、セレクトゲート電極間の距離を大きくすることはチップサイズ拡大を招き、ウェーハ1枚から生産されるチップ数が減少することとなる。
【特許文献1】特開2006−100409号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
そこで、本発明は選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、前記第1の側壁膜上に形成された第2の側壁膜と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、を有し、前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第1及び第2の側壁膜の合計膜厚以上の位置にあることを特徴とするものである。
【0008】
また、本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、前記第1の側壁膜上に形成された第2の側壁膜と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、を有し、前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第2の側壁膜の膜厚以上の位置にあることを特徴とするものである。
【0009】
本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、前記側壁膜を除去する工程と、前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に前記選択トランジスタ間を所定の高さまで埋め込むように第2の絶縁層を形成する工程と、前記第1の絶縁膜及び前記第2の絶縁層上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるような第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【0010】
また、本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、前記側壁膜を除去する工程と、前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、前記第1の絶縁上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるように第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【0011】
また、本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、前記側壁膜間を埋め込むように第2の絶縁層を形成する工程と、前記側壁膜及び前記第2の絶縁層を所定の高さまで除去する工程と、前記選択トランジスタ間の側面及び底面を覆い、前記第1の所定値以上の第2の所定値の膜厚を有する絶縁膜を形成する工程と、前記絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施の形態を図面に基づいて説明する。
【0014】
(第1の実施形態)図1乃至図15を用いて本発明の第1の実施形態に係る半導体装置の製造方法について説明する。
【0015】
まず、図1に示すように、公知の工程を用いて、シリコン基板100上に複数のメモリセルトランジスタ1の両端にそれぞれ選択トランジスタ2が1つずつ配置されたセルアレイCAを複数形成する。周辺トランジスタ及び素子分離領域(共に図示せず)も形成する。メモリセルトランジスタ1はシリコン基板100上のトンネル絶縁膜3、ポリシリコンからなる浮遊ゲート電極4、インターポリ絶縁膜5、ポリシリコンからなる制御ゲート電極6を有する。また、制御ゲート電極6上には加工時のハードマスク材としてシリコン窒化膜7が積層されている。それぞれの膜厚は例えば浮遊ゲート電極4が90nm、インターポリ絶縁膜5が15nm、制御ゲート電極6が150nm、シリコン窒化膜7が50nmである。
【0016】
選択トランジスタ2及び周辺トランジスタもメモリセルトランジスタ1と同様の構成となっているが、インターポリ絶縁膜5の一部に開孔部101が形成されており、浮遊ゲート電極4と制御ゲート電極6が接続されたゲート電極102となっている。
【0017】
また、浮遊ゲート電極4及び制御ゲート電極6をマスクとしてイオン注入を行うことにより各トランジスタ間の半導体基板100表面には低濃度不純物拡散層8が形成される。低濃度不純物拡散層8は、メモリセルトランジスタ1及び選択トランジスタ2が形成されるセルアレイ部では不純物としてP又はAsが例えばドーズ量1E13/cm2でイオン注入されて形成され、周辺トランジスタが形成される周辺回路部ではトランジスタの種類に応じ不純物としてP、As又はBが例えばドーズ量1E11〜1E13/cm2でイオン注入されて形成される。メモリセルトランジスタ1間の間隔及びメモリセルトランジスタ1と選択トランジスタ2との間隔は例えば55nm、選択トランジスタ2間の間隔は例えば300nmである。
【0018】
図2に示すように、CVD法によりシリコン酸化膜9を堆積してメモリセルトランジスタ1間、選択トランジスタ2とメモリセルトランジスタ1の間及び選択トランジスタ2間を埋め込む。そしてドライエッチング法でエッチバックすることで選択トランジスタ2間において選択トランジスタ2側部にスペーサ9′を形成する。周辺回路部においても同様にスペーサ9′が形成される(図示せず)。スペーサ9′の幅Lは例えば50nmである。続いて、イオン注入を行い、選択トランジスタ2間及び周辺回路部において高濃度不純物拡散層10を形成する。高濃度不純物拡散層10は選択トランジスタ2間とN型周辺トランジスタでは例えばAsがドーズ量1E15/cm2でイオン注入されて形成され、P型周辺トランジスタでは例えばBがドーズ量1E15/cm2でイオン注入されて形成される。
【0019】
図3に示すように、フォトリソグラフィ(写真蝕刻法)及びウェットエッチング法により選択トランジスタ2側部に形成されたスペーサ9′を除去する。そして、メモリセルトランジスタ1、選択トランジスタ2、メモリセルトランジスタ1間のシリコン酸化膜9及びメモリセルトランジスタ1と選択トランジスタ2の間のシリコン酸化膜9の上面、並びに選択トランジスタ2間の側面及び底面を覆うように例えば膜厚20nmのシリコン窒化膜11を堆積する。
【0020】
図4に示すように、選択トランジスタ2間を埋め込むようにCVD法によりシリコン酸化膜12を堆積し、CMP法によりシリコン窒化膜11をストッパ膜としてシリコン酸化膜12の平坦化を行う。
【0021】
図5に示すように、メモリセルトランジスタ1の制御ゲート電極6、並びに選択トランジスタ2及び周辺トランジスタのゲート電極102の上面を露出するように、ドライエッチング法によりシリコン窒化膜7及びシリコン窒化膜11、シリコン酸化膜9、12を除去する。
【0022】
図6に示すように、リソグラフィ及びウェットエッチング法又はドライエッチング法により選択トランジスタ2間に埋め込まれたシリコン酸化膜12の一部を除去する。
【0023】
図7に示すように、公知のサリサイド技術を用いて露出したポリシリコン(制御ゲート電極6、ゲート電極102)の上面部にTi(チタン)又はCo(コバルト)又はNi(ニッケル)等からなるシリサイド膜13を形成する。そして、シリコン酸化膜9、選択トランジスタ2及びメモリセルトランジスタ1の上面、並びに選択トランジスタ2間の側面(シリコン窒化膜11の表面)及び底面(シリコン酸化膜12の上面)を覆うようにCVD法によりシリコン窒化膜14を堆積する。これにより選択トランジスタ2間にはシリコン窒化膜で構成される垂直段差部17が形成される。垂直段差部17の高さは先の工程におけるシリコン酸化膜12のエッチング量で制御される。ここで選択トランジスタ2の側壁から垂直段差部17の垂直面までの距離(シリコン窒化膜11と14の合計膜厚)をD1、選択トランジスタ2の側面から高濃度不純物拡散層10(低濃度不純物拡散層8より不純物濃度の高い領域)の端部までの距離をD2とすると、D1≧D2となるようにシリコン窒化膜14を堆積する。例えば、高濃度不純物拡散層10を形成する際のマスクとなるスペーサ9′の幅Lを50nmとするとD2≒50nmとなる。シリコン窒化膜11の膜厚が20nmとすると、シリコン窒化膜14を膜厚40nmで堆積することで距離D1≒60(=20+40)nmとなりD1≧D2となる。
【0024】
図8に示すように、選択トランジスタ2間を埋め込むようにシリコン酸化膜15を堆積する。
【0025】
図9に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホール103を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件(条件1とする)でシリコン酸化膜15をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件(条件2とする)でシリコン窒化膜14をエッチングする。次に、条件1でシリコン酸化膜12をエッチングする。次に、条件2でシリコン窒化膜11をエッチングし、高濃度不純物拡散層10上面を露出する。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【0026】
例えば、図10に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ2上のシリコン窒化膜14の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜15のエッチングが進む。シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図11に示すように、選択トランジスタ2間のシリコン窒化膜14の上面位置までシリコン酸化膜15のエッチングが進む間に、垂直段差部17の一部分P1がエッチング除去される。この一部分P1は選択比の違いから、シリコン酸化膜15に比べエッチング量は小さい。
【0027】
図12に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14をエッチングすると、シリコン酸化膜12上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分P1も同様にエッチングにより掘り下げられる。
【0028】
図13に示すように、シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜12をエッチングする。選択トランジスタ2間のシリコン窒化膜11の上面位置までシリコン酸化膜12のエッチングが進む間に、垂直段差部17の一部分P1がさらにエッチング除去される。しかしここでのエッチング量は選択比の違いから、シリコン酸化膜12に比べ小さい。また、垂直段差部17は一部分P1がエッチング除去されているのみで、垂直段差部17の底部では垂直面と選択トランジスタ2の側面からの距離D1は保たれている。従って、シリコン酸化膜12のエッチング除去される領域も選択トランジスタ2の側面からD1以上の距離を有する。
【0029】
図14に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜11をエッチングすると、高濃度不純物拡散層10上面位置までエッチングが進む間に、先の工程まででエッチング除去された垂直段差部の一部分P1も同様にエッチングにより掘り下げられる。先の工程でエッチング除去されたシリコン酸化膜の領域は選択トランジスタ2の側面からD1以上の距離を有しているため、ここで除去されるシリコン窒化膜11も同様に選択トランジスタ2の側面からD1以上の距離を有する。
【0030】
その後、図15に示すように、上記エッチングにより開孔されたコンタクトホール103に公知の技術でTi/TiN積層のバリアメタル膜とW膜を埋め込み、CMP法により平坦化を行い、ビット線コンタクト104を形成する。
【0031】
垂直段差部17の高さをシリコン窒化膜11とシリコン窒化膜14の膜厚の合計より十分大きくしておくことで、エッチング完了時に垂直段差部17の底部が残り、シリコン窒化膜11のエッチング除去される領域が選択トランジスタ2の側面からD1の距離を有する垂直段差部17の垂直面よりも選択トランジスタ2に近づくことがないため、ビット線コンタクトが高濃度不純物拡散層10からはみ出すことを防止することが出来る。
【0032】
(比較例)比較例による半導体装置の製造方法について説明する。図1〜図5に示すドライエッチング法によりシリコン窒化膜7及びシリコン窒化膜11、シリコン酸化膜9、12の一部を除去し、メモリセルトランジスタ1の制御ゲート電極6、選択トランジスタ及び周辺トランジスタのゲート配線ポリシリコン膜102の表面を露出させる工程までは上記第1の実施形態と同様なので説明を省略する。
【0033】
図16に示すように、公知のサリサイド技術を用いて露出したポリシリコン表面にTi又はCo又はNiからなるシリサイド膜23を形成し、CVD法によりシリコン窒化膜24を堆積し、さらにCVD法によりシリコン酸化膜25を堆積する。
【0034】
リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホールを開孔するが、図17に示すようにリソグラフィでの合わせずれにより開孔位置がずれた場合、ここにTi/TiN積層のバリアメタル膜とW膜を埋め込みビット線コンタクトを形成すると、ビット線コンタクトの底面の一部が低濃度不純物拡散層8にはみ出す。
【0035】
低濃度不純物拡散層8は高濃度不純物拡散層10に比べ浅く設計されているため、コンタクトホールをTi/TiN積層のバリアメタル膜及びW膜で埋め込む際に、低濃度不純物拡散層8にてTiと基板(シリコン)が反応してTiシリサイドが形成され、接合リークを生じる。また、選択トランジスタ2近傍の低濃度不純物拡散層8の表面部では選択トランジスタ2の電界により空乏層が形成され、この空乏層にTiシリサイドが形成されるため、ビット線リークが生じる。
【0036】
このように比較例による半導体装置の製造方法では、製造される半導体装置の信頼性が低いものとなる。また、この問題の対策としてコンタクト(コンタクトホール)の寸法を小さくするか、選択トランジスタ2間の距離を大きくすることが考えられるが、コンタクトの寸法を小さくするとリソグラフィでコンタクトのレジストパターンを形成する際に十分なリソグラフィのマージンを確保することが困難になり、歩留まり低下の要因になる。また、選択トランジスタ2間の距離を大きくすることはチップサイズ拡大を招き、ウェーハ1枚から生産されるチップ数が減少する。
【0037】
一方、上記本発明の第1の実施形態に係る半導体装置の製造方法では、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【0038】
(第2の実施形態)図18乃至図25を用いて本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図1〜図5に示すドライエッチング法によりシリコン窒化膜7及びシリコン窒化膜11、シリコン酸化膜9、12の一部を除去し、メモリセルトランジスタ1の制御ゲート電極6、選択トランジスタ及び周辺トランジスタのゲート配線ポリシリコン膜102の表面を露出させる工程までは上記第1の実施形態と同様なので説明を省略する。
【0039】
図18に示すように、リソグラフィ及びウェットエッチング法又はドライエッチング法を用い、シリコン窒化膜11をストッパ膜として選択トランジスタ2間に埋め込まれたシリコン酸化膜12をすべてエッチング除去する。上記第1の実施形態では図6に示すようにシリコン酸化膜12の一部を除去していたのに対し、本実施形態ではすべて除去する点が異なる。
【0040】
図19に示すように、公知のサリサイド技術を用いて露出したポリシリコン(制御ゲート電極6、ゲート電極102)の上面部にTi(チタン)又はCo(コバルト)又はNi(ニッケル)等からなるシリサイド膜13を形成する。そして、シリコン酸化膜9、メモリセルトランジスタ1及び選択トランジスタ2の上面、並びに選択トランジスタ2間の側面及び底面を覆うようにCVD法によりシリコン窒化膜14を堆積する。これにより選択トランジスタ2の側部にはシリコン窒化膜で構成される垂直段差部17が形成される。ここで選択トランジスタ2の側面から垂直段差部17の垂直面までの距離(シリコン窒化膜11と14の合計膜厚)をD1、選択トランジスタ2の側面から高濃度不純物拡散層10(低濃度不純物拡散層8より不純物濃度の高い領域)の端部までの距離をD2とすると、D1≧D2となるようにシリコン窒化膜14を堆積する。シリコン窒化膜14の膜厚は例えば40nmである。
【0041】
図20に示すように、選択トランジスタ2間を埋め込むようにシリコン酸化膜15を堆積する。
【0042】
図21に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホール103を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜15をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14及びシリコン窒化膜11をエッチングする。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【0043】
例えば、図22に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ2上のシリコン窒化膜14の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜15のエッチングが進む。シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図23に示すように、選択トランジスタ2間のシリコン窒化膜14の上面位置までシリコン酸化膜15のエッチングが進む間に、垂直段差部17の一部分P2がエッチング除去される。この一部分P2は選択比の違いから、シリコン酸化膜15に比べエッチング量は小さい。
【0044】
続いて、図24に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14及び11をエッチングすると、高濃度不純物拡散層10上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分P2も同様にエッチングにより掘り下げられる。先の工程でエッチング除去されたシリコン酸化膜の領域は選択トランジスタ2の側面からD1以上の距離を有しているため、ここで除去されるシリコン窒化膜14及び11も同様に選択トランジスタ2の側面からD1以上の距離を有する。
【0045】
その後、図25に示すように、上記エッチングにより開孔されたコンタクトホールに公知の技術でTi/TiN積層のバリアメタル膜とW膜を埋め込みビット線コンタクト104を形成する。
【0046】
これにより、エッチング完了時に垂直段差部17の底部が残り、シリコン窒化膜14及び11のエッチング除去される領域が選択トランジスタ2の側面からD1の距離を有する垂直段差部17の垂直面よりも選択トランジスタ2に近づくことがないため、ビット線コンタクトが高濃度不純物拡散層10からはみ出すことを防止することが出来る。
【0047】
このように、本発明の第2の実施形態に係る半導体装置の製造方法により、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【0048】
本実施形態では上記第1の実施形態と比較して、垂直段差部17の高さを大きく確保することが出来るため、コンタクトホール開孔のエッチング時に垂直段差部17の底部を残すことが容易になる。また、上記第1の実施形態と比較してエッチング条件の切り替え回数を減らすことができる。また、本実施形態ではシリコン窒化膜14及び11をエッチングした後にシリコン酸化膜をエッチングする必要がないため、シリコン窒化膜エッチングの際のシリコン酸化膜との選択比が十分大きくなくても、素子分離領域のエッチングが深くまで進むことがない。但し、本実施形態では、シリコン酸化膜15堆積時の選択トランジスタ2間のアスペクト比が大きくなるため、堆積時にボイドが生じないように留意する必要がある。
【0049】
(第3の実施形態)図26乃至図37を用いて本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図1〜図2に示すCVD法によりシリコン酸化膜9を堆積し、ドライエッチング法でエッチバックすることで選択トランジスタ2側部にスペーサ9′を形成し、リソグラフィ及びイオン注入法により選択トランジスタ2間及び周辺回路部において高濃度不純物拡散層10を形成する工程までは上記第1の実施形態と同様なので説明を省略する。
【0050】
図26に示すように、選択トランジスタ2間を埋め込むようにCVD法によりシリコン酸化膜12を堆積し、CMP法によりシリコン窒化膜7をストッパ膜として平坦化を行う。
【0051】
図27に示すように、メモリセルトランジスタ1の制御ゲート電極6、選択トランジスタ2及び周辺トランジスタのゲート電極102の上面を露出させるように、ドライエッチング法によりシリコン窒化膜7及びシリコン酸化膜9(9′)、12の一部をエッチング除去する。
【0052】
図28に示すように、公知のサリサイド技術を用いて露出したポリシリコン(制御ゲート電極6、ゲート電極102)の上面部にTi(チタン)又はCo(コバルト)又はNi(ニッケル)等からなるシリサイド膜13を形成する。
【0053】
図29に示すように、リソグラフィ及びドライエッチング法により、選択トランジスタ2間に埋め込まれたシリコン酸化膜12及びシリコン酸化膜9(スペーサ9′)の一部を除去する。
【0054】
図30に示すように、シリコン酸化膜9、メモリセルトランジスタ1及び選択トランジスタ2の上面、並びに選択トランジスタ2間の側面及び底面(スペーサ9′及びシリコン酸化膜12の上面)を覆うように、CVD法によりシリコン窒化膜14を例えば膜厚60nmで堆積し、垂直段差部17を形成する。ここで選択トランジスタ2の側面から垂直段差部17の垂直面までの距離(シリコン窒化膜14の膜厚)をD1、選択トランジスタ2の側面から高濃度不純物拡散層10(低濃度不純物拡散層8より不純物濃度の高い領域)の端部までの距離をD2とすると、D1≧D2となるようにシリコン窒化膜14を堆積する。
【0055】
図31に示すように、選択トランジスタ2間を埋め込むように、CVD法によりシリコン酸化膜15を堆積する。
【0056】
図32に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホール103を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件(条件1とする)でシリコン酸化膜15をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14をエッチングする。次に、条件1でシリコン酸化膜12をエッチングし、高濃度不純物拡散層10上面を露出する。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【0057】
例えば、図33に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ2上のシリコン窒化膜14の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜15のエッチングが進む。
【0058】
シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図34に示すように、選択トランジスタ2間のシリコン窒化膜14の上面位置までシリコン酸化膜15のエッチングが進む間に、垂直段差部17の一部分P3がエッチング除去される。この一部分P3は選択比の違いから、シリコン酸化膜15に比べエッチング量は小さい。
【0059】
図35に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14をエッチングすると、シリコン酸化膜12上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分P3も同様にエッチングにより掘り下げられる。
【0060】
図36に示すように、シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜12をエッチングする。シリコン酸化膜12のエッチングが進む間に、垂直段差部17の一部分P3がさらにエッチング除去される。しかしここでのエッチング量は選択比の違いから、シリコン酸化膜12に比べ小さい。また、垂直段差部17は一部分P3がエッチング除去されているのみで、垂直段差部17の底部では垂直面と選択トランジスタ2の側面からの距離D1は保たれている。従って、シリコン酸化膜12のエッチング除去される領域も選択トランジスタ2の側面からD1以上の距離を有する。
【0061】
その後、図37に示すように上記エッチングにより開孔されたコンタクトホールに公知の技術でTi/TiN積層のバリアメタル膜とW膜を埋め込みビット線コンタクト104を形成する。
【0062】
開孔されるコンタクトホールの底部は選択トランジスタ2の側面から距離D1を有するので、ビット線コンタクトは高濃度不純物拡散層10からはみ出さない。
【0063】
このように、本発明の第3の実施形態に係る半導体装置の製造方法では、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【0064】
本実施形態では上記第1の実施形態と比較して、選択トランジスタ2側部に形成されるスペーサ9′を除去する工程が不要であり、また、シリコン窒化膜を成膜する工程を1工程削減できるため、製造コストを低減することができる。本実施形態ではシリコン酸化膜12をエッチングする際にストッパ膜(上記第1の実施形態におけるシリコン窒化膜11)が無いが、オーバーエッチング量を適切に設定することで、素子分離領域のエッチングが深くまで進行することを防ぐことができる。
【0065】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0066】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図2】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図3】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図4】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図5】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図6】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図7】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図8】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図9】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図10】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図11】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図12】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図13】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図14】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図15】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図16】比較例による半導体装置の製造方法の一例を示す工程断面図である。
【図17】比較例による半導体装置の製造方法の一例を示す工程断面図である。
【図18】本発明の第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図19】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図20】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図21】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図22】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図23】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図24】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図25】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図26】本発明の第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図27】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図28】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図29】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図30】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図31】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図32】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図33】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図34】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図35】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図36】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図37】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【符号の説明】
【0067】
1 メモリセルトランジスタ
2 選択トランジスタ
3 トンネル絶縁膜
4 浮遊ゲート電極
5 インターポリ絶縁膜
6 制御ゲート電極
8 低濃度不純物拡散層
10 高濃度不純物拡散層
11、14 シリコン窒化膜
12、15 シリコン酸化膜
13 シリサイド膜
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体装置の微細化に伴い、半導体基板の不純物拡散層と配線等とを電気的に接続するコンタクトに対しても微細化が求められている。
【0003】
微細化に有利な製造方法として、半導体基板の主平面上に形成されたセレクトゲート電極間の基板表面部分に拡散層を形成し、前記セレクトゲート電極の側壁及び前記ゲート絶縁膜上に第1バリア膜を形成し、前記第1バリア膜上に第1絶縁層を形成し、前記セレクトゲート電極上にシリサイド層を形成し、前記シリサイド層上及び前記第1絶縁層上に第2バリア膜を形成し、前記拡散層上における前記第2バリア膜に第1幅を有する開口部を形成し、前記第2バリア膜上に第2絶縁層を形成し、前記第2絶縁層上にマスク層を形成し、前記開口部上におけるマスク層に前記第1幅よりも幅が大きい第2幅を有する開口部を形成し、前記マスク層をマスクとしてエッチングを行い第2幅の底を有するコンタクトホール上部を形成し、前記開口部の位置からエッチングを進行させ前記第1絶縁層及び第1バリア膜を貫通して前記第2バリア膜中に第1幅W1を有し前記拡散層に達する深さのコンタクトホール下部を形成し、前記コンタクトホール上部及び下部内に導電層を埋め込み、コンタクトを形成する方法が知られている(例えば特許文献1参照)。
【0004】
また、NAND型フラッシュメモリのビット線コンタクトの抵抗を低減するために、選択トランジスタ間の半導体基板表面部に低濃度不純物拡散層を形成し、この低濃度不純物拡散層の中央部に高濃度不純物拡散層を形成し、高濃度不純物拡散層上にコンタクトホールを開孔して、そのコンタクトホールにTi/TiN積層のバリアメタル膜及びW(タングステン)膜を埋め込んでビット線コンタクトを形成する方法が知られている。このようなビット線コンタクトを特許文献1に開示されているような上記方法で行う場合、リソグラフィでの合わせずれにより第1幅W1を有する開口部51の形成位置にずれが生じ、ビット線コンタクトの底面の一部が高濃度不純物拡散層から外れて低濃度不純物拡散層にはみ出す虞がある。このような低濃度不純物拡散層へのはみ出しが起こった場合、低濃度不純物拡散層は高濃度不純物拡散層に比べ浅く設計されているため、コンタクトホールをTi/TiN積層のバリアメタル膜及びW膜で埋め込む際に、低濃度不純物拡散層においてTiと基板(シリコン)が反応してTiシリサイドが形成され、接合リークを生じてしまう問題を有する。また、選択トランジスタ近傍の低濃度不純物拡散層の表面部では選択トランジスタの電界により空乏層が形成され、この空乏層にTiシリサイドが形成されるため、ビット線リークが生じる問題も有する。
【0005】
これらの問題はコンタクト(コンタクトホール)の寸法を小さくするか、セレクトゲート電極間の距離を大きくすることで回避できるが、コンタクトの寸法を小さくするとリソグラフィでコンタクトのレジストパターンを形成する際に十分なリソグラフィのマージンを確保することが困難になり、歩留まり低下の要因になる。また、セレクトゲート電極間の距離を大きくすることはチップサイズ拡大を招き、ウェーハ1枚から生産されるチップ数が減少することとなる。
【特許文献1】特開2006−100409号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
そこで、本発明は選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、前記第1の側壁膜上に形成された第2の側壁膜と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、を有し、前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第1及び第2の側壁膜の合計膜厚以上の位置にあることを特徴とするものである。
【0008】
また、本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、前記第1の側壁膜上に形成された第2の側壁膜と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、を有し、前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第2の側壁膜の膜厚以上の位置にあることを特徴とするものである。
【0009】
本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、前記側壁膜を除去する工程と、前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に前記選択トランジスタ間を所定の高さまで埋め込むように第2の絶縁層を形成する工程と、前記第1の絶縁膜及び前記第2の絶縁層上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるような第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【0010】
また、本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、前記側壁膜を除去する工程と、前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、前記第1の絶縁上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるように第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【0011】
また、本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、前記側壁膜間を埋め込むように第2の絶縁層を形成する工程と、前記側壁膜及び前記第2の絶縁層を所定の高さまで除去する工程と、前記選択トランジスタ間の側面及び底面を覆い、前記第1の所定値以上の第2の所定値の膜厚を有する絶縁膜を形成する工程と、前記絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施の形態を図面に基づいて説明する。
【0014】
(第1の実施形態)図1乃至図15を用いて本発明の第1の実施形態に係る半導体装置の製造方法について説明する。
【0015】
まず、図1に示すように、公知の工程を用いて、シリコン基板100上に複数のメモリセルトランジスタ1の両端にそれぞれ選択トランジスタ2が1つずつ配置されたセルアレイCAを複数形成する。周辺トランジスタ及び素子分離領域(共に図示せず)も形成する。メモリセルトランジスタ1はシリコン基板100上のトンネル絶縁膜3、ポリシリコンからなる浮遊ゲート電極4、インターポリ絶縁膜5、ポリシリコンからなる制御ゲート電極6を有する。また、制御ゲート電極6上には加工時のハードマスク材としてシリコン窒化膜7が積層されている。それぞれの膜厚は例えば浮遊ゲート電極4が90nm、インターポリ絶縁膜5が15nm、制御ゲート電極6が150nm、シリコン窒化膜7が50nmである。
【0016】
選択トランジスタ2及び周辺トランジスタもメモリセルトランジスタ1と同様の構成となっているが、インターポリ絶縁膜5の一部に開孔部101が形成されており、浮遊ゲート電極4と制御ゲート電極6が接続されたゲート電極102となっている。
【0017】
また、浮遊ゲート電極4及び制御ゲート電極6をマスクとしてイオン注入を行うことにより各トランジスタ間の半導体基板100表面には低濃度不純物拡散層8が形成される。低濃度不純物拡散層8は、メモリセルトランジスタ1及び選択トランジスタ2が形成されるセルアレイ部では不純物としてP又はAsが例えばドーズ量1E13/cm2でイオン注入されて形成され、周辺トランジスタが形成される周辺回路部ではトランジスタの種類に応じ不純物としてP、As又はBが例えばドーズ量1E11〜1E13/cm2でイオン注入されて形成される。メモリセルトランジスタ1間の間隔及びメモリセルトランジスタ1と選択トランジスタ2との間隔は例えば55nm、選択トランジスタ2間の間隔は例えば300nmである。
【0018】
図2に示すように、CVD法によりシリコン酸化膜9を堆積してメモリセルトランジスタ1間、選択トランジスタ2とメモリセルトランジスタ1の間及び選択トランジスタ2間を埋め込む。そしてドライエッチング法でエッチバックすることで選択トランジスタ2間において選択トランジスタ2側部にスペーサ9′を形成する。周辺回路部においても同様にスペーサ9′が形成される(図示せず)。スペーサ9′の幅Lは例えば50nmである。続いて、イオン注入を行い、選択トランジスタ2間及び周辺回路部において高濃度不純物拡散層10を形成する。高濃度不純物拡散層10は選択トランジスタ2間とN型周辺トランジスタでは例えばAsがドーズ量1E15/cm2でイオン注入されて形成され、P型周辺トランジスタでは例えばBがドーズ量1E15/cm2でイオン注入されて形成される。
【0019】
図3に示すように、フォトリソグラフィ(写真蝕刻法)及びウェットエッチング法により選択トランジスタ2側部に形成されたスペーサ9′を除去する。そして、メモリセルトランジスタ1、選択トランジスタ2、メモリセルトランジスタ1間のシリコン酸化膜9及びメモリセルトランジスタ1と選択トランジスタ2の間のシリコン酸化膜9の上面、並びに選択トランジスタ2間の側面及び底面を覆うように例えば膜厚20nmのシリコン窒化膜11を堆積する。
【0020】
図4に示すように、選択トランジスタ2間を埋め込むようにCVD法によりシリコン酸化膜12を堆積し、CMP法によりシリコン窒化膜11をストッパ膜としてシリコン酸化膜12の平坦化を行う。
【0021】
図5に示すように、メモリセルトランジスタ1の制御ゲート電極6、並びに選択トランジスタ2及び周辺トランジスタのゲート電極102の上面を露出するように、ドライエッチング法によりシリコン窒化膜7及びシリコン窒化膜11、シリコン酸化膜9、12を除去する。
【0022】
図6に示すように、リソグラフィ及びウェットエッチング法又はドライエッチング法により選択トランジスタ2間に埋め込まれたシリコン酸化膜12の一部を除去する。
【0023】
図7に示すように、公知のサリサイド技術を用いて露出したポリシリコン(制御ゲート電極6、ゲート電極102)の上面部にTi(チタン)又はCo(コバルト)又はNi(ニッケル)等からなるシリサイド膜13を形成する。そして、シリコン酸化膜9、選択トランジスタ2及びメモリセルトランジスタ1の上面、並びに選択トランジスタ2間の側面(シリコン窒化膜11の表面)及び底面(シリコン酸化膜12の上面)を覆うようにCVD法によりシリコン窒化膜14を堆積する。これにより選択トランジスタ2間にはシリコン窒化膜で構成される垂直段差部17が形成される。垂直段差部17の高さは先の工程におけるシリコン酸化膜12のエッチング量で制御される。ここで選択トランジスタ2の側壁から垂直段差部17の垂直面までの距離(シリコン窒化膜11と14の合計膜厚)をD1、選択トランジスタ2の側面から高濃度不純物拡散層10(低濃度不純物拡散層8より不純物濃度の高い領域)の端部までの距離をD2とすると、D1≧D2となるようにシリコン窒化膜14を堆積する。例えば、高濃度不純物拡散層10を形成する際のマスクとなるスペーサ9′の幅Lを50nmとするとD2≒50nmとなる。シリコン窒化膜11の膜厚が20nmとすると、シリコン窒化膜14を膜厚40nmで堆積することで距離D1≒60(=20+40)nmとなりD1≧D2となる。
【0024】
図8に示すように、選択トランジスタ2間を埋め込むようにシリコン酸化膜15を堆積する。
【0025】
図9に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホール103を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件(条件1とする)でシリコン酸化膜15をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件(条件2とする)でシリコン窒化膜14をエッチングする。次に、条件1でシリコン酸化膜12をエッチングする。次に、条件2でシリコン窒化膜11をエッチングし、高濃度不純物拡散層10上面を露出する。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【0026】
例えば、図10に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ2上のシリコン窒化膜14の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜15のエッチングが進む。シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図11に示すように、選択トランジスタ2間のシリコン窒化膜14の上面位置までシリコン酸化膜15のエッチングが進む間に、垂直段差部17の一部分P1がエッチング除去される。この一部分P1は選択比の違いから、シリコン酸化膜15に比べエッチング量は小さい。
【0027】
図12に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14をエッチングすると、シリコン酸化膜12上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分P1も同様にエッチングにより掘り下げられる。
【0028】
図13に示すように、シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜12をエッチングする。選択トランジスタ2間のシリコン窒化膜11の上面位置までシリコン酸化膜12のエッチングが進む間に、垂直段差部17の一部分P1がさらにエッチング除去される。しかしここでのエッチング量は選択比の違いから、シリコン酸化膜12に比べ小さい。また、垂直段差部17は一部分P1がエッチング除去されているのみで、垂直段差部17の底部では垂直面と選択トランジスタ2の側面からの距離D1は保たれている。従って、シリコン酸化膜12のエッチング除去される領域も選択トランジスタ2の側面からD1以上の距離を有する。
【0029】
図14に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜11をエッチングすると、高濃度不純物拡散層10上面位置までエッチングが進む間に、先の工程まででエッチング除去された垂直段差部の一部分P1も同様にエッチングにより掘り下げられる。先の工程でエッチング除去されたシリコン酸化膜の領域は選択トランジスタ2の側面からD1以上の距離を有しているため、ここで除去されるシリコン窒化膜11も同様に選択トランジスタ2の側面からD1以上の距離を有する。
【0030】
その後、図15に示すように、上記エッチングにより開孔されたコンタクトホール103に公知の技術でTi/TiN積層のバリアメタル膜とW膜を埋め込み、CMP法により平坦化を行い、ビット線コンタクト104を形成する。
【0031】
垂直段差部17の高さをシリコン窒化膜11とシリコン窒化膜14の膜厚の合計より十分大きくしておくことで、エッチング完了時に垂直段差部17の底部が残り、シリコン窒化膜11のエッチング除去される領域が選択トランジスタ2の側面からD1の距離を有する垂直段差部17の垂直面よりも選択トランジスタ2に近づくことがないため、ビット線コンタクトが高濃度不純物拡散層10からはみ出すことを防止することが出来る。
【0032】
(比較例)比較例による半導体装置の製造方法について説明する。図1〜図5に示すドライエッチング法によりシリコン窒化膜7及びシリコン窒化膜11、シリコン酸化膜9、12の一部を除去し、メモリセルトランジスタ1の制御ゲート電極6、選択トランジスタ及び周辺トランジスタのゲート配線ポリシリコン膜102の表面を露出させる工程までは上記第1の実施形態と同様なので説明を省略する。
【0033】
図16に示すように、公知のサリサイド技術を用いて露出したポリシリコン表面にTi又はCo又はNiからなるシリサイド膜23を形成し、CVD法によりシリコン窒化膜24を堆積し、さらにCVD法によりシリコン酸化膜25を堆積する。
【0034】
リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホールを開孔するが、図17に示すようにリソグラフィでの合わせずれにより開孔位置がずれた場合、ここにTi/TiN積層のバリアメタル膜とW膜を埋め込みビット線コンタクトを形成すると、ビット線コンタクトの底面の一部が低濃度不純物拡散層8にはみ出す。
【0035】
低濃度不純物拡散層8は高濃度不純物拡散層10に比べ浅く設計されているため、コンタクトホールをTi/TiN積層のバリアメタル膜及びW膜で埋め込む際に、低濃度不純物拡散層8にてTiと基板(シリコン)が反応してTiシリサイドが形成され、接合リークを生じる。また、選択トランジスタ2近傍の低濃度不純物拡散層8の表面部では選択トランジスタ2の電界により空乏層が形成され、この空乏層にTiシリサイドが形成されるため、ビット線リークが生じる。
【0036】
このように比較例による半導体装置の製造方法では、製造される半導体装置の信頼性が低いものとなる。また、この問題の対策としてコンタクト(コンタクトホール)の寸法を小さくするか、選択トランジスタ2間の距離を大きくすることが考えられるが、コンタクトの寸法を小さくするとリソグラフィでコンタクトのレジストパターンを形成する際に十分なリソグラフィのマージンを確保することが困難になり、歩留まり低下の要因になる。また、選択トランジスタ2間の距離を大きくすることはチップサイズ拡大を招き、ウェーハ1枚から生産されるチップ数が減少する。
【0037】
一方、上記本発明の第1の実施形態に係る半導体装置の製造方法では、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【0038】
(第2の実施形態)図18乃至図25を用いて本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図1〜図5に示すドライエッチング法によりシリコン窒化膜7及びシリコン窒化膜11、シリコン酸化膜9、12の一部を除去し、メモリセルトランジスタ1の制御ゲート電極6、選択トランジスタ及び周辺トランジスタのゲート配線ポリシリコン膜102の表面を露出させる工程までは上記第1の実施形態と同様なので説明を省略する。
【0039】
図18に示すように、リソグラフィ及びウェットエッチング法又はドライエッチング法を用い、シリコン窒化膜11をストッパ膜として選択トランジスタ2間に埋め込まれたシリコン酸化膜12をすべてエッチング除去する。上記第1の実施形態では図6に示すようにシリコン酸化膜12の一部を除去していたのに対し、本実施形態ではすべて除去する点が異なる。
【0040】
図19に示すように、公知のサリサイド技術を用いて露出したポリシリコン(制御ゲート電極6、ゲート電極102)の上面部にTi(チタン)又はCo(コバルト)又はNi(ニッケル)等からなるシリサイド膜13を形成する。そして、シリコン酸化膜9、メモリセルトランジスタ1及び選択トランジスタ2の上面、並びに選択トランジスタ2間の側面及び底面を覆うようにCVD法によりシリコン窒化膜14を堆積する。これにより選択トランジスタ2の側部にはシリコン窒化膜で構成される垂直段差部17が形成される。ここで選択トランジスタ2の側面から垂直段差部17の垂直面までの距離(シリコン窒化膜11と14の合計膜厚)をD1、選択トランジスタ2の側面から高濃度不純物拡散層10(低濃度不純物拡散層8より不純物濃度の高い領域)の端部までの距離をD2とすると、D1≧D2となるようにシリコン窒化膜14を堆積する。シリコン窒化膜14の膜厚は例えば40nmである。
【0041】
図20に示すように、選択トランジスタ2間を埋め込むようにシリコン酸化膜15を堆積する。
【0042】
図21に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホール103を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜15をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14及びシリコン窒化膜11をエッチングする。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【0043】
例えば、図22に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ2上のシリコン窒化膜14の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜15のエッチングが進む。シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図23に示すように、選択トランジスタ2間のシリコン窒化膜14の上面位置までシリコン酸化膜15のエッチングが進む間に、垂直段差部17の一部分P2がエッチング除去される。この一部分P2は選択比の違いから、シリコン酸化膜15に比べエッチング量は小さい。
【0044】
続いて、図24に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14及び11をエッチングすると、高濃度不純物拡散層10上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分P2も同様にエッチングにより掘り下げられる。先の工程でエッチング除去されたシリコン酸化膜の領域は選択トランジスタ2の側面からD1以上の距離を有しているため、ここで除去されるシリコン窒化膜14及び11も同様に選択トランジスタ2の側面からD1以上の距離を有する。
【0045】
その後、図25に示すように、上記エッチングにより開孔されたコンタクトホールに公知の技術でTi/TiN積層のバリアメタル膜とW膜を埋め込みビット線コンタクト104を形成する。
【0046】
これにより、エッチング完了時に垂直段差部17の底部が残り、シリコン窒化膜14及び11のエッチング除去される領域が選択トランジスタ2の側面からD1の距離を有する垂直段差部17の垂直面よりも選択トランジスタ2に近づくことがないため、ビット線コンタクトが高濃度不純物拡散層10からはみ出すことを防止することが出来る。
【0047】
このように、本発明の第2の実施形態に係る半導体装置の製造方法により、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【0048】
本実施形態では上記第1の実施形態と比較して、垂直段差部17の高さを大きく確保することが出来るため、コンタクトホール開孔のエッチング時に垂直段差部17の底部を残すことが容易になる。また、上記第1の実施形態と比較してエッチング条件の切り替え回数を減らすことができる。また、本実施形態ではシリコン窒化膜14及び11をエッチングした後にシリコン酸化膜をエッチングする必要がないため、シリコン窒化膜エッチングの際のシリコン酸化膜との選択比が十分大きくなくても、素子分離領域のエッチングが深くまで進むことがない。但し、本実施形態では、シリコン酸化膜15堆積時の選択トランジスタ2間のアスペクト比が大きくなるため、堆積時にボイドが生じないように留意する必要がある。
【0049】
(第3の実施形態)図26乃至図37を用いて本発明の第1の実施形態に係る半導体装置の製造方法について説明する。図1〜図2に示すCVD法によりシリコン酸化膜9を堆積し、ドライエッチング法でエッチバックすることで選択トランジスタ2側部にスペーサ9′を形成し、リソグラフィ及びイオン注入法により選択トランジスタ2間及び周辺回路部において高濃度不純物拡散層10を形成する工程までは上記第1の実施形態と同様なので説明を省略する。
【0050】
図26に示すように、選択トランジスタ2間を埋め込むようにCVD法によりシリコン酸化膜12を堆積し、CMP法によりシリコン窒化膜7をストッパ膜として平坦化を行う。
【0051】
図27に示すように、メモリセルトランジスタ1の制御ゲート電極6、選択トランジスタ2及び周辺トランジスタのゲート電極102の上面を露出させるように、ドライエッチング法によりシリコン窒化膜7及びシリコン酸化膜9(9′)、12の一部をエッチング除去する。
【0052】
図28に示すように、公知のサリサイド技術を用いて露出したポリシリコン(制御ゲート電極6、ゲート電極102)の上面部にTi(チタン)又はCo(コバルト)又はNi(ニッケル)等からなるシリサイド膜13を形成する。
【0053】
図29に示すように、リソグラフィ及びドライエッチング法により、選択トランジスタ2間に埋め込まれたシリコン酸化膜12及びシリコン酸化膜9(スペーサ9′)の一部を除去する。
【0054】
図30に示すように、シリコン酸化膜9、メモリセルトランジスタ1及び選択トランジスタ2の上面、並びに選択トランジスタ2間の側面及び底面(スペーサ9′及びシリコン酸化膜12の上面)を覆うように、CVD法によりシリコン窒化膜14を例えば膜厚60nmで堆積し、垂直段差部17を形成する。ここで選択トランジスタ2の側面から垂直段差部17の垂直面までの距離(シリコン窒化膜14の膜厚)をD1、選択トランジスタ2の側面から高濃度不純物拡散層10(低濃度不純物拡散層8より不純物濃度の高い領域)の端部までの距離をD2とすると、D1≧D2となるようにシリコン窒化膜14を堆積する。
【0055】
図31に示すように、選択トランジスタ2間を埋め込むように、CVD法によりシリコン酸化膜15を堆積する。
【0056】
図32に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ2間にコンタクトホール103を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件(条件1とする)でシリコン酸化膜15をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14をエッチングする。次に、条件1でシリコン酸化膜12をエッチングし、高濃度不純物拡散層10上面を露出する。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【0057】
例えば、図33に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ2上のシリコン窒化膜14の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜15のエッチングが進む。
【0058】
シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図34に示すように、選択トランジスタ2間のシリコン窒化膜14の上面位置までシリコン酸化膜15のエッチングが進む間に、垂直段差部17の一部分P3がエッチング除去される。この一部分P3は選択比の違いから、シリコン酸化膜15に比べエッチング量は小さい。
【0059】
図35に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜14をエッチングすると、シリコン酸化膜12上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分P3も同様にエッチングにより掘り下げられる。
【0060】
図36に示すように、シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜12をエッチングする。シリコン酸化膜12のエッチングが進む間に、垂直段差部17の一部分P3がさらにエッチング除去される。しかしここでのエッチング量は選択比の違いから、シリコン酸化膜12に比べ小さい。また、垂直段差部17は一部分P3がエッチング除去されているのみで、垂直段差部17の底部では垂直面と選択トランジスタ2の側面からの距離D1は保たれている。従って、シリコン酸化膜12のエッチング除去される領域も選択トランジスタ2の側面からD1以上の距離を有する。
【0061】
その後、図37に示すように上記エッチングにより開孔されたコンタクトホールに公知の技術でTi/TiN積層のバリアメタル膜とW膜を埋め込みビット線コンタクト104を形成する。
【0062】
開孔されるコンタクトホールの底部は選択トランジスタ2の側面から距離D1を有するので、ビット線コンタクトは高濃度不純物拡散層10からはみ出さない。
【0063】
このように、本発明の第3の実施形態に係る半導体装置の製造方法では、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【0064】
本実施形態では上記第1の実施形態と比較して、選択トランジスタ2側部に形成されるスペーサ9′を除去する工程が不要であり、また、シリコン窒化膜を成膜する工程を1工程削減できるため、製造コストを低減することができる。本実施形態ではシリコン酸化膜12をエッチングする際にストッパ膜(上記第1の実施形態におけるシリコン窒化膜11)が無いが、オーバーエッチング量を適切に設定することで、素子分離領域のエッチングが深くまで進行することを防ぐことができる。
【0065】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0066】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図2】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図3】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図4】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図5】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図6】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図7】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図8】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図9】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図10】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図11】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図12】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図13】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図14】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図15】同第1の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図16】比較例による半導体装置の製造方法の一例を示す工程断面図である。
【図17】比較例による半導体装置の製造方法の一例を示す工程断面図である。
【図18】本発明の第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図19】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図20】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図21】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図22】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図23】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図24】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図25】同第2の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図26】本発明の第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図27】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図28】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図29】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図30】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図31】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図32】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図33】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図34】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図35】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図36】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図37】同第3の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【符号の説明】
【0067】
1 メモリセルトランジスタ
2 選択トランジスタ
3 トンネル絶縁膜
4 浮遊ゲート電極
5 インターポリ絶縁膜
6 制御ゲート電極
8 低濃度不純物拡散層
10 高濃度不純物拡散層
11、14 シリコン窒化膜
12、15 シリコン酸化膜
13 シリサイド膜
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、
このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、
隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、
前記第1の側壁膜上に形成された第2の側壁膜と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、
前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、
を有し、
前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第1及び第2の側壁膜の合計膜厚以上の位置にあることを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、
このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、
隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、
前記第1の側壁膜上に形成された第2の側壁膜と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、
前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、
を有し、
前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第2の側壁膜の膜厚以上の位置にあることを特徴とする半導体装置。
【請求項3】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、
前記側壁膜を除去する工程と、
前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に前記選択トランジスタ間を所定の高さまで埋め込むように第2の絶縁層を形成する工程と、
前記第1の絶縁膜及び前記第2の絶縁層上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるような第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項4】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、
前記側壁膜を除去する工程と、
前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項5】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、
前記側壁膜間を埋め込むように第2の絶縁層を形成する工程と、
前記側壁膜及び前記第2の絶縁層を所定の高さまで除去する工程と、
前記選択トランジスタ間の側面及び底面を覆い、前記第1の所定値以上の第2の所定値の膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、
このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、
隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、
前記第1の側壁膜上に形成された第2の側壁膜と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、
前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、
を有し、
前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第1及び第2の側壁膜の合計膜厚以上の位置にあることを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、
このトランジスタ領域における前記メモリセルアレイの隣接する第1の選択トランジスタと第2の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、
隣接する前記第1及び第2の選択トランジスタの対向する各側壁に形成された第1の側壁膜と、
前記第1の側壁膜上に形成された第2の側壁膜と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、
前記第1及び第2の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、
を有し、
前記拡散層への前記導電層のコンタクト部のエッジが、前記第1及び第2の選択トランジスタの側壁から、前記第2の側壁膜の膜厚以上の位置にあることを特徴とする半導体装置。
【請求項3】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、
前記側壁膜を除去する工程と、
前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に前記選択トランジスタ間を所定の高さまで埋め込むように第2の絶縁層を形成する工程と、
前記第1の絶縁膜及び前記第2の絶縁層上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるような第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項4】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、
前記側壁膜を除去する工程と、
前記選択トランジスタ間の側面及び底面を覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁上に、前記第1の絶縁膜との合計膜厚が前記第1の所定値以上の第2の所定値となるように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項5】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ1つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第1の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第1の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第1の所定値の膜厚を有する側壁膜が形成されるよう前記第1の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第2の拡散層を形成する工程と、
前記側壁膜間を埋め込むように第2の絶縁層を形成する工程と、
前記側壁膜及び前記第2の絶縁層を所定の高さまで除去する工程と、
前記選択トランジスタ間の側面及び底面を覆い、前記第1の所定値以上の第2の所定値の膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜上に前記選択トランジスタ間を埋め込むように第3の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第2の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【公開番号】特開2008−103561(P2008−103561A)
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願番号】特願2006−285301(P2006−285301)
【出願日】平成18年10月19日(2006.10.19)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願日】平成18年10月19日(2006.10.19)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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