半導体装置及びその製造方法
【課題】ＧａＡｓデバイスにおいて、空洞上に浮遊するＧａＡｓ層に素子形成を行うことにより、浮遊容量を抑え、高速化・低電力化を図ることが可能な半導体装置とその製造方法を提供する。
【解決手段】本発明の実施形態は、半導体基板１１上に形成される空洞１４と、空洞１４上に形成されるＧａＡｓエピタキシャル層１３と、ＧａＡｓエピタキシャル層１３上に形成されるゲート電極１５と、それぞれＧａＡｓエピタキシャル層１３上に形成され、隣接するゲート電極１５を挟むように形成される一対のソース電極１６及びドレイン電極１７と、を備える。
【解決手段】本発明の実施形態は、半導体基板１１上に形成される空洞１４と、空洞１４上に形成されるＧａＡｓエピタキシャル層１３と、ＧａＡｓエピタキシャル層１３上に形成されるゲート電極１５と、それぞれＧａＡｓエピタキシャル層１３上に形成され、隣接するゲート電極１５を挟むように形成される一対のソース電極１６及びドレイン電極１７と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、Ｓｉデバイスにおいて、例えばＭＯＳＦＥＴなどの素子における高速化・低電力化を図るために、チャネル下に絶縁膜を形成したＳＯＩ（Silicon on insulator）構造が用いられている。
【０００３】
ＳＯＩ構造は、絶縁膜であるＳｉＯ２膜をＳｉ単結晶基板中に内包した構造であり、例えば、Ｓｉ基板表面より酸素分子をイオン注入し、熱処理によりＳｉ基板中にＳｉＯ２膜を形成することにより形成される。このようにして形成されるＳＯＩ基板において、素子が形成される表面のＳｉ層は薄く、高い結晶性を有している。
【０００４】
ＭＯＳＦＥＴにおいて、一般にＰＮ接合の逆バイアスにより素子分離が形成されるが、寄生トランジスタが形成され、浮遊容量が生じ、信号の遅延やリーク電流が発生する。このようなＳＯＩ構造を用いることにより、浮遊容量を抑えることが可能となる。
【０００５】
しかしながら、ＧａＡｓデバイスにおいては、ＳＯＩ構造のように、絶縁膜上に良好な膜質のＧａＡｓ層を形成することは困難であり、同様の高速化・低電力化のアプローチはなされていないのが現状である。
【０００６】
一方、ＣＣＬＰＥ(Current Control Liquid Phase Epitaxy)法により、良好なＧａＡｓの選択成長が可能であることが見出されている（非特許文献１など参照）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】“Selective epitaxy growth mechanism of GaAs on circularly patterned GaAs(100) substrates by LPE and CCLPE” Mouleeswaran Deivasigamani el al.信学技報 IEICE Technical Report ED2009-28, CPM2009-18 SDM2009-18(2009-5) pp.55-58
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このように、これまで、ＧａＡｓデバイスにおいて、基板中に絶縁層を内包する構造による高速化・低電力化のアプローチは、なされていなかった。
【０００９】
一方、非特許文献１において、ＣＣＬＰＥ法を用いることによりＧａＡｓの表面モフォロジーが改善され、良好な結晶性が得られるものの、電流値の増大により、空洞が形成されてしまうことが開示されている。このような空洞は、通常良好な結晶成長を図る上では不要であると考えられるが、反対に、この空洞を絶縁部として積極的に利用することにより、シリコンデバイスにおけるＳＯＩと同様のアプローチが、ＧａＡｓデバイスにおいて可能となると考えられる。
【００１０】
そこで、本発明の一態様においては、空洞上に浮遊するＧａＡｓ層に素子形成を行うことにより、浮遊容量を抑え、高速化・低電力化を図ることが可能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、一実施態様の半導体装置は、半導体基板上に形成される空洞と、空洞上に形成されるＧａＡｓエピタキシャル層と、ＧａＡｓエピタキシャル層上に形成されるゲート電極と、それぞれ前記ＧａＡｓエピタキシャル層上に形成され、隣接する前記ゲート電極を挟むように形成される一対のソース電極及びドレイン電極と、を備えることを特徴とする。
【００１２】
また、一実施態様の半導体装置の製造方法は、半導体基板上に、所定パターンの絶縁層を形成し、半導体基板上に、ＣＣＬＰＥ法によりＧａＡｓをエピタキシャル成長させ、空洞を形成するとともに、空洞上にＧａＡｓエピタキシャル層を形成し、空洞上のＧａＡｓエピタキシャル層上にゲート電極と、ゲート電極を挟んで設けられるソース電極及びドレイン電極を形成する、ことを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】一実施形態に係る半導体素子の断面図である。
【図２】一実施態様に係る半導体素子の製造工程のフローチャートである。
【図３Ａ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｂ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｃ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｄ】一実施態様に係る半導体素子の製造工程を示す図である。
【図４Ａ】一実施態様に係るマルチフィンガー構造の半導体装置を示す断面図である。
【図４Ｂ】一実施態様に係るマルチフィンガー構造の半導体装置を示す上面図である。
【図５】一実施形態に係る半導体素子の断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図を参照して説明する。
【００１５】
図１に本実施形態の半導体素子の断面図を示す。図１に示すように、半導体基板であるＧａＡｓ基板１１上に、所定パターンの絶縁層であるＳｉＮ層１２が形成されている。そして、その開口部上とＳｉＮ層１２の一部上に、ｎ型ＧａＡｓエピタキシャル層１３が形成されている。
【００１６】
ｎ型ＧａＡｓエピタキシャル層１３は、テーパーを有しており、テーパー部にｎ＋領域１３ａが、上面部にｎ領域１３ｂが形成されている。そして、ｎ型ＧａＡｓエピタキシャル層１３内部には、空洞１４が形成されている。さらに、ｎ領域１３ｂ上には、ゲート電極１５が、ｎ＋領域１３ａ上にはソース電極１６、ドレイン電極１７がそれぞれ形成されている。
【００１７】
このような構造の半導体素子は、以下のように形成される。
【００１８】
図２にフローチャートを示すように、先ず、図３Ａに示すように、ＧａＡｓ基板１１上に、ＳｉＮを堆積させた後、例えば数μｍ〜数１００μｍ幅のストライプ状（長方形）の抜きパターンでエッチングを行うことにより溝を形成し、所定パターンのＳｉＮ層１２を形成する（Ｓｔｅｐ１）。そして、ＣＣＬＰＥ法により、ＧａＡｓをエピタキシャル成長させる。このとき、成長溶液として、Ａｌ＋Ｇａ金属溶液を用い、約２０Ａｃｍ−１の電流が印加されることにより、ＳｉＮ層１２の溝側面より、ＧａＡｓを横方向にブリッジ状にエピタキシャル成長させる（Ｓｔｅｐ２）。そして、形成されたＧａＡｓエピタキシャル層３１の端部を除去して、内部の溶液を排出させることにより、ＧａＡｓエピタキシャル層３１内に空洞１４が形成される（Ｓｔｅｐ３）。
【００１９】
次いで、図３Ｂに示すように、ＧａＡｓエピタキシャル層３１上に、ｎ型不純物である例えばリンを注入し、ＧａＡｓエピタキシャル層３１の表面に、低濃度のｎ領域を形成する（Ｓｔｅｐ４）。
【００２０】
そして、図３Ｃに示すように、ＧａＡｓエピタキシャル層３１の上面部に、フォトレジスト層３２を形成した後、ｎ型不純物である例えばリンを注入し、ＧａＡｓエピタキシャル層３１のテーパー部表面に、高濃度のｎ＋領域を形成する（Ｓｔｅｐ５）。
【００２１】
次いで、フォトレジスト層３２を除去した後、活性化アニールを行い（Ｓｔｅｐ６）、ｎ型ＧａＡｓエピタキシャル層１３を形成する。さらに、図３Ｄに示すように、ｎ型ＧａＡｓエピタキシャル層１３の上面部に、フォトレジスト層を形成し、ソース・ドレイン電極となるメタル層を蒸着した後、リフトオフすることにより、ソース電極１６、ドレイン電極１７を形成する（Ｓｔｅｐ７）。
【００２２】
そして、ソース・ドレインのオーミックコンタクトを形成するためにアニールを行う（Ｓｔｅｐ８）。さらに、ｎ型ＧａＡｓエピタキシャル層１３のテーパー部にフォトレジスト層を形成し、ゲート電極となるメタル層を蒸着した後、リフトオフすることにより、ゲート電極１５を形成し（Ｓｔｅｐ９）、図１に示すような半導体素子が形成される。
【００２３】
このようにして形成された半導体素子において、ＳｉＮ層１２の溝側面より、ＧａＡｓを横方向にブリッジ状にエピタキシャル成長させることにより、基板の欠陥などに依存することなく、結晶性が優れた薄いｎ型ＧａＡｓエピタキシャル層１３を形成することができる。さらに、そのｎ型ＧａＡｓエピタキシャル層１３の下層には、絶縁体である空洞１４が形成されているとともに、空洞１４の下部のＧａＡｓエピタキシャル層１３は、不純物が注入されていない高抵抗領域となるので、浮遊容量を低減し、リーク電流を抑制することができる。
【００２４】
従って、本実施形態によれば、半導体素子の高速化を図ることが可能となり、さらに低電力化を図ることができることから、より低ゲート電圧で駆動させることが可能となる。このような半導体素子は、例えば高周波（ＲＦ）デバイスなどとして好適に用いられる。
【００２５】
本実施形態において、半導体基板として、ＧａＡｓ基板を用いているが、ＧａＡｓをエピタキシャル成長可能であればよく、ＧａＮ基板を用いてもよい。また、溝が形成される絶縁層としてＳｉＮ層１２を形成しているが、絶縁層であればよく、その他ＧａＮ層などを形成してもよい。
【００２６】
さらに、ＧａＡｓ基板１１上に、所定パターンのＳｉＮ層１２を形成しているが、ＳｉＮ層１２は、ｎ型ＧａＡｓエピタキシャル層１３の形成後、除去してもよい。また、ＧａＡｓエピタキシャル層１３にｎ型不純物を注入してｎ型としたが、ｐ型不純物を注入してｐ型素子を形成してもよい。
【００２７】
このようにして形成される半導体素子を用いて、例えば図４Ａに断面図を、図４Ｂに上面図を示すように、数個の素子を並列に配置することにより、マルチフィンガー構造の半導体装置を形成することが可能となる。
【００２８】
また、図５に示すように、ｎ型ＧａＡｓエピタキシャル層１３の上面にリセス６１を形成し、ゲート電極１５を形成することにより、最大ドレイン電流を増大させるとともに、高出力化を図ることが可能となる。
【００２９】
尚、これら実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００３０】
１１…ＧａＡｓ基板
１２…ＳｉＮ層
１３…ｎ型ＧａＡｓエピタキシャル層
１３ａ…ｎ＋領域
１３ｂ…ｎ領域
１４…空洞
１５…ゲート電極
１６…ソース電極
１７…ドレイン電極
３１…ＧａＡｓエピタキシャル層
３２…フォトレジスト層
６１…リセス
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、Ｓｉデバイスにおいて、例えばＭＯＳＦＥＴなどの素子における高速化・低電力化を図るために、チャネル下に絶縁膜を形成したＳＯＩ（Silicon on insulator）構造が用いられている。
【０００３】
ＳＯＩ構造は、絶縁膜であるＳｉＯ２膜をＳｉ単結晶基板中に内包した構造であり、例えば、Ｓｉ基板表面より酸素分子をイオン注入し、熱処理によりＳｉ基板中にＳｉＯ２膜を形成することにより形成される。このようにして形成されるＳＯＩ基板において、素子が形成される表面のＳｉ層は薄く、高い結晶性を有している。
【０００４】
ＭＯＳＦＥＴにおいて、一般にＰＮ接合の逆バイアスにより素子分離が形成されるが、寄生トランジスタが形成され、浮遊容量が生じ、信号の遅延やリーク電流が発生する。このようなＳＯＩ構造を用いることにより、浮遊容量を抑えることが可能となる。
【０００５】
しかしながら、ＧａＡｓデバイスにおいては、ＳＯＩ構造のように、絶縁膜上に良好な膜質のＧａＡｓ層を形成することは困難であり、同様の高速化・低電力化のアプローチはなされていないのが現状である。
【０００６】
一方、ＣＣＬＰＥ(Current Control Liquid Phase Epitaxy)法により、良好なＧａＡｓの選択成長が可能であることが見出されている（非特許文献１など参照）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】“Selective epitaxy growth mechanism of GaAs on circularly patterned GaAs(100) substrates by LPE and CCLPE” Mouleeswaran Deivasigamani el al.信学技報 IEICE Technical Report ED2009-28, CPM2009-18 SDM2009-18(2009-5) pp.55-58
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このように、これまで、ＧａＡｓデバイスにおいて、基板中に絶縁層を内包する構造による高速化・低電力化のアプローチは、なされていなかった。
【０００９】
一方、非特許文献１において、ＣＣＬＰＥ法を用いることによりＧａＡｓの表面モフォロジーが改善され、良好な結晶性が得られるものの、電流値の増大により、空洞が形成されてしまうことが開示されている。このような空洞は、通常良好な結晶成長を図る上では不要であると考えられるが、反対に、この空洞を絶縁部として積極的に利用することにより、シリコンデバイスにおけるＳＯＩと同様のアプローチが、ＧａＡｓデバイスにおいて可能となると考えられる。
【００１０】
そこで、本発明の一態様においては、空洞上に浮遊するＧａＡｓ層に素子形成を行うことにより、浮遊容量を抑え、高速化・低電力化を図ることが可能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、一実施態様の半導体装置は、半導体基板上に形成される空洞と、空洞上に形成されるＧａＡｓエピタキシャル層と、ＧａＡｓエピタキシャル層上に形成されるゲート電極と、それぞれ前記ＧａＡｓエピタキシャル層上に形成され、隣接する前記ゲート電極を挟むように形成される一対のソース電極及びドレイン電極と、を備えることを特徴とする。
【００１２】
また、一実施態様の半導体装置の製造方法は、半導体基板上に、所定パターンの絶縁層を形成し、半導体基板上に、ＣＣＬＰＥ法によりＧａＡｓをエピタキシャル成長させ、空洞を形成するとともに、空洞上にＧａＡｓエピタキシャル層を形成し、空洞上のＧａＡｓエピタキシャル層上にゲート電極と、ゲート電極を挟んで設けられるソース電極及びドレイン電極を形成する、ことを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】一実施形態に係る半導体素子の断面図である。
【図２】一実施態様に係る半導体素子の製造工程のフローチャートである。
【図３Ａ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｂ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｃ】一実施態様に係る半導体素子の製造工程を示す図である。
【図３Ｄ】一実施態様に係る半導体素子の製造工程を示す図である。
【図４Ａ】一実施態様に係るマルチフィンガー構造の半導体装置を示す断面図である。
【図４Ｂ】一実施態様に係るマルチフィンガー構造の半導体装置を示す上面図である。
【図５】一実施形態に係る半導体素子の断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図を参照して説明する。
【００１５】
図１に本実施形態の半導体素子の断面図を示す。図１に示すように、半導体基板であるＧａＡｓ基板１１上に、所定パターンの絶縁層であるＳｉＮ層１２が形成されている。そして、その開口部上とＳｉＮ層１２の一部上に、ｎ型ＧａＡｓエピタキシャル層１３が形成されている。
【００１６】
ｎ型ＧａＡｓエピタキシャル層１３は、テーパーを有しており、テーパー部にｎ＋領域１３ａが、上面部にｎ領域１３ｂが形成されている。そして、ｎ型ＧａＡｓエピタキシャル層１３内部には、空洞１４が形成されている。さらに、ｎ領域１３ｂ上には、ゲート電極１５が、ｎ＋領域１３ａ上にはソース電極１６、ドレイン電極１７がそれぞれ形成されている。
【００１７】
このような構造の半導体素子は、以下のように形成される。
【００１８】
図２にフローチャートを示すように、先ず、図３Ａに示すように、ＧａＡｓ基板１１上に、ＳｉＮを堆積させた後、例えば数μｍ〜数１００μｍ幅のストライプ状（長方形）の抜きパターンでエッチングを行うことにより溝を形成し、所定パターンのＳｉＮ層１２を形成する（Ｓｔｅｐ１）。そして、ＣＣＬＰＥ法により、ＧａＡｓをエピタキシャル成長させる。このとき、成長溶液として、Ａｌ＋Ｇａ金属溶液を用い、約２０Ａｃｍ−１の電流が印加されることにより、ＳｉＮ層１２の溝側面より、ＧａＡｓを横方向にブリッジ状にエピタキシャル成長させる（Ｓｔｅｐ２）。そして、形成されたＧａＡｓエピタキシャル層３１の端部を除去して、内部の溶液を排出させることにより、ＧａＡｓエピタキシャル層３１内に空洞１４が形成される（Ｓｔｅｐ３）。
【００１９】
次いで、図３Ｂに示すように、ＧａＡｓエピタキシャル層３１上に、ｎ型不純物である例えばリンを注入し、ＧａＡｓエピタキシャル層３１の表面に、低濃度のｎ領域を形成する（Ｓｔｅｐ４）。
【００２０】
そして、図３Ｃに示すように、ＧａＡｓエピタキシャル層３１の上面部に、フォトレジスト層３２を形成した後、ｎ型不純物である例えばリンを注入し、ＧａＡｓエピタキシャル層３１のテーパー部表面に、高濃度のｎ＋領域を形成する（Ｓｔｅｐ５）。
【００２１】
次いで、フォトレジスト層３２を除去した後、活性化アニールを行い（Ｓｔｅｐ６）、ｎ型ＧａＡｓエピタキシャル層１３を形成する。さらに、図３Ｄに示すように、ｎ型ＧａＡｓエピタキシャル層１３の上面部に、フォトレジスト層を形成し、ソース・ドレイン電極となるメタル層を蒸着した後、リフトオフすることにより、ソース電極１６、ドレイン電極１７を形成する（Ｓｔｅｐ７）。
【００２２】
そして、ソース・ドレインのオーミックコンタクトを形成するためにアニールを行う（Ｓｔｅｐ８）。さらに、ｎ型ＧａＡｓエピタキシャル層１３のテーパー部にフォトレジスト層を形成し、ゲート電極となるメタル層を蒸着した後、リフトオフすることにより、ゲート電極１５を形成し（Ｓｔｅｐ９）、図１に示すような半導体素子が形成される。
【００２３】
このようにして形成された半導体素子において、ＳｉＮ層１２の溝側面より、ＧａＡｓを横方向にブリッジ状にエピタキシャル成長させることにより、基板の欠陥などに依存することなく、結晶性が優れた薄いｎ型ＧａＡｓエピタキシャル層１３を形成することができる。さらに、そのｎ型ＧａＡｓエピタキシャル層１３の下層には、絶縁体である空洞１４が形成されているとともに、空洞１４の下部のＧａＡｓエピタキシャル層１３は、不純物が注入されていない高抵抗領域となるので、浮遊容量を低減し、リーク電流を抑制することができる。
【００２４】
従って、本実施形態によれば、半導体素子の高速化を図ることが可能となり、さらに低電力化を図ることができることから、より低ゲート電圧で駆動させることが可能となる。このような半導体素子は、例えば高周波（ＲＦ）デバイスなどとして好適に用いられる。
【００２５】
本実施形態において、半導体基板として、ＧａＡｓ基板を用いているが、ＧａＡｓをエピタキシャル成長可能であればよく、ＧａＮ基板を用いてもよい。また、溝が形成される絶縁層としてＳｉＮ層１２を形成しているが、絶縁層であればよく、その他ＧａＮ層などを形成してもよい。
【００２６】
さらに、ＧａＡｓ基板１１上に、所定パターンのＳｉＮ層１２を形成しているが、ＳｉＮ層１２は、ｎ型ＧａＡｓエピタキシャル層１３の形成後、除去してもよい。また、ＧａＡｓエピタキシャル層１３にｎ型不純物を注入してｎ型としたが、ｐ型不純物を注入してｐ型素子を形成してもよい。
【００２７】
このようにして形成される半導体素子を用いて、例えば図４Ａに断面図を、図４Ｂに上面図を示すように、数個の素子を並列に配置することにより、マルチフィンガー構造の半導体装置を形成することが可能となる。
【００２８】
また、図５に示すように、ｎ型ＧａＡｓエピタキシャル層１３の上面にリセス６１を形成し、ゲート電極１５を形成することにより、最大ドレイン電流を増大させるとともに、高出力化を図ることが可能となる。
【００２９】
尚、これら実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００３０】
１１…ＧａＡｓ基板
１２…ＳｉＮ層
１３…ｎ型ＧａＡｓエピタキシャル層
１３ａ…ｎ＋領域
１３ｂ…ｎ領域
１４…空洞
１５…ゲート電極
１６…ソース電極
１７…ドレイン電極
３１…ＧａＡｓエピタキシャル層
３２…フォトレジスト層
６１…リセス
【特許請求の範囲】
【請求項１】
半導体基板上に形成される空洞と、
前記空洞上に形成されるＧａＡｓエピタキシャル層と、
前記ＧａＡｓエピタキシャル層上に形成されるゲート電極と、
それぞれ前記ＧａＡｓエピタキシャル層上に形成され、隣接する前記ゲート電極を挟むように形成される一対のソース電極及びドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、ＧａＡｓ基板であることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記半導体基板上に、所定パターンの絶縁層が形成されることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板上に、所定パターンの絶縁層を形成し、
前記半導体基板上に、ＣＣＬＰＥ法によりＧａＡｓをエピタキシャル成長させ、空洞を形成するとともに、空洞上にＧａＡｓエピタキシャル層を形成し、
前記ＧａＡｓエピタキシャル層に不純物を注入し、
前記不純物の注入された前記ＧａＡｓエピタキシャル層上に、ゲート電極と、前記ゲート電極を挟んで設けられるソース電極及びドレイン電極を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記所定パターンは、ストライプ状の抜きパターンであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に形成される空洞と、
前記空洞上に形成されるＧａＡｓエピタキシャル層と、
前記ＧａＡｓエピタキシャル層上に形成されるゲート電極と、
それぞれ前記ＧａＡｓエピタキシャル層上に形成され、隣接する前記ゲート電極を挟むように形成される一対のソース電極及びドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、ＧａＡｓ基板であることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記半導体基板上に、所定パターンの絶縁層が形成されることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板上に、所定パターンの絶縁層を形成し、
前記半導体基板上に、ＣＣＬＰＥ法によりＧａＡｓをエピタキシャル成長させ、空洞を形成するとともに、空洞上にＧａＡｓエピタキシャル層を形成し、
前記ＧａＡｓエピタキシャル層に不純物を注入し、
前記不純物の注入された前記ＧａＡｓエピタキシャル層上に、ゲート電極と、前記ゲート電極を挟んで設けられるソース電極及びドレイン電極を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記所定パターンは、ストライプ状の抜きパターンであることを特徴とする請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【公開番号】特開２０１２−５９９４９（Ｐ２０１２−５９９４９Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０２１６７（Ｐ２０１０−２０２１６７）
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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