半導体装置
【課題】高周波パルス駆動が可能でスイッチング損失が小さく、過熱遮断動作後のゲート電流も小さい、パワーＭＯＳＦＥＴの保護回路ならびに保護回路を有する保護回路内蔵パワーＭＯＳＦＥＴを提供する。
【解決手段】 第１、第２、第３外部端子を備え、第１半導体チップをパッケージ内に実装し、前記第１半導体チップは第１ソース端子用パッドと第１ゲート端子用パッドと第３パッドを備え、前記第１半導体チップの裏面は前記第１外部端子に接続され、前記第１ソース端子用パッドは前記第３外部端子に接続され、前記第３パッドは前記第２外部端子に接続されている。
【解決手段】 第１、第２、第３外部端子を備え、第１半導体チップをパッケージ内に実装し、前記第１半導体チップは第１ソース端子用パッドと第１ゲート端子用パッドと第３パッドを備え、前記第１半導体チップの裏面は前記第１外部端子に接続され、前記第１ソース端子用パッドは前記第３外部端子に接続され、前記第３パッドは前記第２外部端子に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は大電力を扱う半導体素子に係り、特に、大電力用半導体素子の過熱並びに過電流保護回路並びにこれを有する半導体装置に関する。
【背景技術】
【０００２】
過熱遮断回路を内蔵するパワーＭＯＳＦＥＴの例としては、特開昭６３−２２９７５８号公報がある。この従来例では本体のパワーＭＯＳＦＥＴのゲート端子と外部ゲート端子の間にゲート抵抗を、ゲート端子に保護回路用ＭＯＳＦＥＴを設け、本体パワーＭＯＳＦＥＴが過熱状態になったとき保護回路用ＭＯＳＦＥＴをオンし、ゲート抵抗に電流を流すことにより、本体パワーＭＯＳＦＥＴのゲート端子電圧を下げて本体パワーＭＯＳＦＥＴを遮断し、過熱による素子破壊を防止していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２２９７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この従来の過熱遮断回路内蔵パワーＭＯＳＦＥＴの回路例では、外部ゲート端子の電圧を５〜１０Ｖ程度降圧して、本体のパワーＭＯＳＦＥＴを遮断する必要からゲート抵抗が大きく、遮断用電流も大きくなるという問題があった。例えばこの場合、ゲート抵抗を５ｋΩ程度にする必要があり、保護回路用ＭＯＳＦＥＴには過熱遮断動作時に１〜２ｍＡ程度の大電流を流す必要があった。このため、従来の過熱遮断回路用パワーＭＯＳＦＥＴは高周波パルス駆動ではゲート遅延時間が大きくなりスイッチング損失が大きくなるという問題があった。また、過熱遮断動作時には保護回路用ＭＯＳＦＥＴがオンとなるので、外部ゲート端子のゲート電流が大きくなり、駆動回路の消費電力が大きくなるという問題があった。
【０００５】
従って本発明の目的とするところは、高周波パルス駆動が可能でスイッチング損失が小さく、過熱遮断動作後のゲート電流も小さい、パワーＭＯＳＦＥＴの保護回路ならびに保護回路を有する保護回路内蔵パワーＭＯＳＦＥＴを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一実施形態によれば、
第１のスイッチング素子（Ｍ０）の入力端子（４）とこの駆動回路（１０）の間に第２のスイッチング素子（Ｍ７）または可変抵抗素子を設け、
前記第１のスイッチング素子（Ｍ０）の入力端子（４）に第３のスイッチング素子（Ｍ５）を設け、
さらに、前記第１のスイッチング素子（Ｍ０）の温度検出回路または電流検出回路（１２）を設け、
この温度検出回路または電流検出回路（１２）により、前記第３のスイッチング素子（Ｍ５）をオン、前記第２のスイッチング素子（Ｍ７）をオフまたは高インピーダンスとせしめることを特徴とするものである（図１参照）。
【０００７】
さらに、本発明の他の一実施形態によれば、前記第１のスイッチング素子（Ｍ０）と、前記第３のスイッチング素子（Ｍ５）と前記温度検出回路または電流検出回路（１２）を第１の半導体チップ（１０４）に内蔵し、前記第２のスイッチング素子（Ｍ７）または前記可変抵抗素子を有する第２の半導体チップ（１０６）と同一パッケージに内蔵したことを特徴とするものである（図５参照）。
【０００８】
さらに、本発明の好適な他の実施形態によれば、前記第２のスイッチング素子（Ｍ７）または前記可変抵抗素子が前記第１のスイッチング素子（Ｍ０）と絶縁層（１００６または１００２）を介して、同一チップ上に設けたことを特徴とするものである（図３と図４を参照）。
【０００９】
本発明の代表的な実施形態では、負荷短絡事故または放熱条件の悪化によりパワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合でもドレイン電流を制限するか遮断することにより素子破壊を防止するパワーＭＯＳＦＥＴの保護回路として、従来のゲート抵抗の代わりにＰチャネルＭＯＳＦＥＴ（Ｍ７）を用いていることが特徴である（図１参照）。
本実施形態では、第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場合には第２のスイッチング素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）がオフ状態である。このため、駆動回路１０の出力電圧はそのまま等価的に低いゲート抵抗を介して、第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。
ところが、パワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合には制御回路（１１）により、第２のスイッチング素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ状態、第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）がオン状態になる。この時、駆動回路１０の出力端子は、第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子と遮断される。このため、保護動作時の低いドレイン電流がＮチャネルＭＯＳＦＥＴ（Ｍ５）によりバイパスされパワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できる。
本発明の他の実施形態では、パワーＭＯＳＦＥＴの温度をできるだけ正確に測定するため、またはパワーＭＯＳＦＥＴの電流をカレントミラー構成で検出するために、温度検出回路または電流検出回路は本体のパワーＭＯＳＦＥＴ（Ｍ０）と同一の第１の半導体チップ（１０４）に形成し、第２のスイッチング素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）はパワーＭＯＳＦＥＴ（Ｍ０）のドレイン領域（図３の１０００）に形成することが不可能なため、第２の半導体チップ（１０６）に形成し、両チップの分離のため絶縁板（１０５）を前記第２の半導体チップ（１０６）の下に設けて同一パッケージに実装した。このため、前述の高性能な過熱保護回路または過電流保護回路を内蔵したパワーＭＯＳＦＥＴを従来と同じ小型のパッケージに実装できるという利点がある（図５参照）。
また、他の実施形態として、ＰチャネルＭＯＳＦＥＴを絶縁層（１００６または１００２）を介してパワーＭＯＳＦＥＴのドレイン領域（１０００）と分離することも可能である（図３または図４参照）。
本発明のその他の目的と特徴は、以下の実施例から明らかとなろう。
【発明の効果】
【００１０】
本発明によれば、高周波パルス駆動時にもスイッチング損失が小さく、また、本体素子の遮断動作後のゲート電流が小さく、遮断動作が高速な過熱保護または過電流保護回路内蔵パワーＭＯＳＦＥＴが得られるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の半導体装置の断面図である。
【図４】本発明の第４の実施例の半導体装置の断面図である。
【図５】本発明の第５の実施例の半導体装置の平面図である。
【図６】本発明の第６の実施例の回路図である。
【図７】本発明の第７の実施例の回路図である。
【図８】本発明の第８の実施例の回路図である。
【図９】本発明の第９の実施例の回路図である。
【発明を実施するための形態】
【００１２】
添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。
【実施例】
【００１３】
図１は本発明の第１の実施例の回路図である。本実施例は負荷短絡事故または放熱条件の悪化によりパワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合でもドレイン電流を制限するか遮断することによりパワーＭＯＳＦＥＴの破壊を防止する保護回路である。本図で、Ｍ０はパワーＭＯＳＦＥＴ、１２はＭ０の温度検出回路または電流検出回路、１１はＭ５とＭ７の制御回路である。従来の過電流または過熱保護回路ではパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子４と駆動回路１０との間にはゲート抵抗を用い、過熱遮断または過電流保護動作を行う場合にはＭ５をオンし、ゲート抵抗の電圧降下によりパワーＭＯＳＦＥＴ（Ｍ０）の電流制御または電流遮断を行っていた。これに対し本実施例ではゲート抵抗の代わりにＰチャネルＭＯＳＦＥＴ（Ｍ７）を用いていることが特徴である。本実施形態では、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオフ状態である。このため、駆動回路１０の出力電圧はそのまま等価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。一方、パワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合には制御回路（１１）により、ＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオンする。この時、駆動回路１０の出力端子は、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）と遮断され、保護動作時の低いドレイン電流がＮチャネルＭＯＳＦＥＴ（Ｍ５）によりバイパスされるので、パワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できる。なお、外部ゲート端子（２）の電圧を下げた場合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）のドレイン・ボディ間寄生ダイオ−ドに電流が流れて本体パワーＭＯＳＦＥＴ（Ｍ０）が遮断する。
従来の過熱遮断回路内蔵パワーＭＯＳＦＥＴの回路例では、ゲート抵抗を５ｋΩ程度と高くし、前記保護回路用ＭＯＳＦＥＴには遮断状態に１〜２ｍＡ程度の大電流を流すことにより、外部ゲート端子の電圧を５〜１０Ｖ程度降圧し、本体のパワーＭＯＳＦＥＴを遮断していた。このため、従来の過熱遮断回路用パワーＭＯＳＦＥＴは高周波のパルス駆動は不可能であり、また、ゲート遅延時間が大きくなるためスイッチング損失が大きくなるという問題があった。また、過熱遮断回路が働いた後のゲート電流が高いため、駆動回路の消費電力が高くなるという問題があった。
これに対し、図１の本発明の実施例では通常の駆動時には、等価的なゲート抵抗が小さいため高周波のパルス駆動が可能でスイッチング損失も小さいという利点がある。また、遮断動作時には等価的ゲート抵抗が高くなるため、過熱遮断回路が働いた後のゲート電流が小さく、過熱遮断のためのスイッチング時間が短くなるという利点がある。
【００１４】
図２は本発明の第２の実施例の回路図である。本実施例は図１のブロック回路的な実施例を実際の回路で表したものである。本実施例ではパワーＭＯＳＦＥＴの温度検出回路として抵抗Ｒ４とダイオード列Ｄ１〜Ｄ４を使用している。通常の動作時には、ゲート電圧が外部ゲート端子２に印加された時、Ｍ１はオン状態になる。また、非対称型フリップフロップ構成のラッチ回路の出力は抵抗Ｒ１を抵抗Ｒ２より十分高く設定することにより低電圧状態になる。このため、Ｍ７はオン状態、Ｍ５はオフ状態となり、外部ゲート端子２に電圧が印加される時の等価的なゲート抵抗は低くなる。一方、負荷短絡事故等が発生しパワーＭＯＳＦＥＴの温度が上昇するとＭ１がオフし、ラッチ回路の状態が反転し、Ｍ７がオフする。このため、遮断動作時には等価的ゲート抵抗が高くなる。また、Ｍ５がオンするためパワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断でき、遮断動作後のゲート電流が小さいという利点がある。
【００１５】
図３は本発明の第３の実施例の半導体装置の断面図である。本実施例は図２の回路で、１を外部ドレイン、２を外部ゲート、３を外部ソースとして、１チップ化するための半導体装置の断面構造である。１０１５は本体パワーＭＯＳＦＥＴ（図２のＭ０）のドレイン電極、１０００はＮ型エピタキシャル領域で本体パワーＭＯＳＦＥＴのドレイン領域、１００７ａはゲート用多結晶シリコン層、１０１２ａはＮ型拡散層で本体パワーＭＯＳＦＥＴのソース拡散層、１００８はボディ領域となるＰ型拡散層、１０１１ａはボディ領域のコンタクト抵抗低減のためのＰ型拡散層である。また、図の右側にはＭ５等に用いる保護回路用のＮチャネルＭＯＳＦＥＴを示す。１０１２ｂはドレインまたはソース用のＮ型拡散層、１００５はＰ型ウエル拡散層、１０１１ｂはボディ領域のコンタクト抵抗低減のためのＰ型拡散層、１００７ｂはゲート用多結晶シリコン層である。また、中央にはＭ７に用いる保護回路用ＰチャネルＭＯＳＦＥＴを示してある。１００７ｄと１００７ｅは１００７ａと同一工程で形成される多結晶シリコン層で、１００７ｅは低濃度のＮ型不純物をドープしたボディ領域、１００７ｄは１０１１ａの高濃度Ｐ型ドープと同一工程により高濃度Ｐ型領域にしてある。また、１０１０は多結晶シリコンゲート層である。
本実施例の特長は、Ｍ７に用いるＰチャネルＭＯＳＦＥＴを絶縁層１００６により本体パワーＭＯＳＦＥＴと分離された領域に形成してある点である。このため、本実施例では、従来のパワーＭＯＳＦＥＴ製造プロセスとほぼ同様な低コストプロセスで図２に示した高性能化した過熱遮断回路パワーＭＯＳＦＥＴを実現できるという利点がある。
【００１６】
図４は本発明の第４の実施例の半導体装置である。本実施例も図２の回路で、１を外部ドレイン、２を外部ゲート、３を外部ソースとして、１チップ化するための半導体装置の断面構造である。本実施例では誘電体分離構造で本発明の回路を実現している。本構造では最初にＮ型基板１０００の下側に溝を形成、高濃度Ｎ型埋込層１００１の形成、絶縁酸化膜１００２の形成を行った後、パワーＭＯＳＦＥＴ部直下の酸化膜１００２を除去し、シリコン層（１００３と１００４）の形成を行う。このとき、絶縁酸化膜１００２の下には多結晶シリコン層１００３、絶縁酸化膜１００２を除去した領域には単結晶シリコン層１００４が形成される。この後、Ｎ型シリコン層１０００の上側を削り平坦化し、通常のパワーＭＯＳＦＥＴと同様の工程を経ることにより本構造が得られる。本実施例の場合にはＭ７に用いるＰチャネルＭＯＳＦＥＴは絶縁層１００２により本体パワーＭＯＳＦＥＴと分離された領域に形成してある。このため、図３の実施例の場合と同様にＰチャネルＭＯＳＦＥＴのソースまたはドレインと本体パワーＭＯＳＦＥＴのドレインを分離できる。本実施例は図３に比べ製造方法が複雑になるが、ＰチャネルＭＯＳＦＥＴを単結晶シリコン層内に形成できるため、図３の場合に比べＰチャネルＭＯＳＦＥＴのオン抵抗を下げやすいという利点がある。また、Ｍ５等の保護回路用ＮチャネルＭＯＳＦＥＴも本体パワーＭＯＳＦＥＴと絶縁層１００２により分離して形成できるため、寄生バイポーラトランジスタの動作等による誤動作を防止できるという利点がある。
【００１７】
図５は本発明の第５の実施例の半導体装置である。本実施例では本体パワーＭＯＳＦＥＴ（Ｍ０）と、保護回路用のＮチャネルＭＯＳＦＥＴ（Ｍ５）と前記温度検出回路または電流検出回路（１２）を第１の半導体チップ（１０４）に内蔵し、保護回路用のＰチャネルＭＯＳＦＥＴ（Ｍ７）を第２の半導体チップ（１０６）に形成し破線で示す同一の樹脂封止パッケージ中に実装したことを特徴とするものである。第１の半導体チップ（１０４）では裏面が本体パワーＭＯＳＦＥＴのドレインであるため、第２の半導体チップ（１０６）は絶縁板（１０５）の上に形成し、ＰチャネルＭＯＳＦＥＴ（Ｍ７）と本体パワーＭＯＳＦＥＴ（Ｍ０）を分離している。１１０は本体パワーＭＯＳＦＥＴのゲート端子用パッド（図２の４に対応）、１１１は本体パワーＭＯＳＦＥＴのソース端子用パッド、１１２はＭ７のゲート端子を制御するための端子用パッド、１１３は第１の半導体チップ上の外部ゲート端子用パッドで制御回路部の電源電圧を供給する。また、１０７はＭ７のドレイン端子用パッド、１０８はＭ７のゲート端子用パッド、１０９はＭ７のソース端子用パッドである。本実施例では実装方式を改良することにより、ＰチャネルＭＯＳＦＥＴであるＭ７を本体パワーＭＯＳＦＥＴと同一パッケージに実装し小型化した。本実施例によっても図３や図４で示した１チップで実現する保護回路内蔵パワーＭＯＳＦＥＴと同様の効果が得られる。
【００１８】
図６は本発明の第６の実施例の回路図である。本実施例では図２の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４をＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ６に置き換えた場合の実施例である。本実施例では図２の場合に比べ保護回路の占有面積を小さくすることができ、また、保護回路部のスイッチング速度が高速化できるという効果がある。ここで、ＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ６は図３や図４の半導体素子構造を用いることによりＭ７と同様に本体素子と同一チップに共存可能である。また、ＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ１１は図５の第２の半導体チップ１０６に共存させることにより、本体パワーＭＯＳＦＥＴと同一パッケージに形成することも可能である。
【００１９】
図７は本発明の第７の実施例の回路図である。本実施例では図２のＰチャネルＭＯＳＦＥＴの代わりにデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）を用いた場合の実施例である。ここで、デプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）はスイッチング素子または可変ゲート抵抗として振る舞う。すなわち、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場合にはＭ１２のゲート電圧は高電位のためＭ１２はオン状態（低インピーダンス状態）、第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）はオフ状態である。このため、外部ゲート端子２の電圧はそのまま等価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。このため、高周波パルス駆動回路にも低損失で使用可能である。一方、パワーＭＯＳＦＥＴが過熱状態になった場合にはＭ１２のゲート電位が下がるためＭ１２はほぼオフ状態または高インピーダンス状態になり、また、ＮチャネルＭＯＳＦＥＴ（Ｍ５）はオンする。このため、ＮチャネルＭＯＳＦＥＴ（Ｍ５）の電流駆動能力が低くても本体パワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できるという効果がある（図２の実施例と同様の効果がある）。本実施例のデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）は図３の制御用ＮチャネルＭＯＳＦＥＴと同様にＰ型ウエル構造の中に形成し、ゲート直下のＰ型ウエルの表面だけをイオン打ち込みによりＮ型化することにより実現できる。本実施例では、図３や図４に比べ半導体装置の製造方法が簡単であるという利点がある。なお、Ｍ１２はエンハンス型素子を使用することも可能である。また、多結晶シリコンダイオードＤ６を追加した場合には外部ゲート端子２によるパワーＭＯＳＦＥＴ（Ｍ０）の遮断を高速に行なえるという効果がある。
【００２０】
図８は本発明の第８の実施例の回路図である。本実施例では図７の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４をデプレッション型ＮチャネルＭＯＳＦＥＴ Ｍ１４、Ｍ１５、Ｍ１３、Ｒ１１に置き換えた場合の実施例である。本実施例の場合には図７の場合に比べ、保護回路の占有面積を小さくすることができ、また、保護回路部のスイッチング速度が高速化できるという利点がある。
【００２１】
図９は本発明の第９の実施例の回路図である。これまでの実施例では、過熱遮断回路内蔵パワーＭＯＳＦＥＴを例にとり説明してきたが、本実施例では過電流遮断回路内蔵パワーＭＯＳＦＥＴを用いた場合を示してある。本実施例では大きなサイズ（大きなチャネル幅）の本体パワーＭＯＳＦＥＴ（Ｍ０）と同一チップに小さなサイズ（小さなチャネル幅）のセンス用ＭＯＳＦＥＴ（Ｍ１５）を所謂カレントミラー接続して内蔵し、本体パワーＭＯＳＦＥＴ（ＭＯ）に過電流が流れた場合にセンス用ＭＯＳＦＥＴ（Ｍ１５）にもセンス電流が流れる電流検出回路を実現している。通常、外部ゲート端子に電圧が印加されるとセンス用ＭＯＳＦＥＴ（Ｍ１５）のソース電位（５）が低電位のためＭ５はオフ、Ｍ１７はオフ、Ｍ１６はオン、Ｍ７はオン状態である。このため、外部ゲート端子（２）の印加電圧はそのまま等価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。一方、パワーＭＯＳＦＥＴが過電流状態になった場合にはＭ１５のソース電圧が増加するため、上記と逆にＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオンする。このため、低電流駆動能力を有するＮチャネルＭＯＳＦＥＴ（Ｍ５）を用いてもパワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できる。本実施例では抵抗Ｒ５〜Ｒ８の値、Ｍ７のオン抵抗、Ｍ５、Ｍ１６、Ｍ１７の電流駆動能力の設計値により、過電流時に本体パワーＭＯＳＦＥＴが遮断する過電流遮断回路内蔵パワーＭＯＳＦＥＴにも、電流を制御するだけの過電流制限回路内蔵パワーＭＯＳＦＥＴにもなる。本実施例の過電流保護回路を有する半導体装置も図３、図４、図５の実施例で述べた過熱保護回路内蔵パワーＭＯＳＦＥＴと同じ構造にて実現できる。
【００２２】
以上、本発明の実施例を詳細に説明したが、本発明は上記の実施例に限定されるものではなく、その技術思想の範囲内で種々の変形が可能である。
例えば、以上の実施例では本体素子がパワーＭＯＳＦＥＴの場合に関して述べたが、本発明の回路技術は本体素子として、バイポーラトランジスタや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を用いた場合にも適用可能であることは言うまでもない。
【符号の説明】
【００２３】
１、１０１…外部ドレイン端子、２、１００…外部ゲート端子、３、１０２…外部ソース端子、４…本体パワーＭＯＳＦＥＴの内部ゲート端子、５…センスＭＯＳＦＥＴのソース端子、１０…駆動回路、１１…制御回路、１２…パワーＭＯＳＦＥＴの温度検出回路または電流検出回路、
１０４…Ｍ０と温度検出回路または電流検出回路を内蔵する第１の半導体チップ、１０５…絶縁板、１０６…Ｍ７を内蔵する第２の半導体チップ、１０７…第２の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲート用パッド、１０８…第２の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲート用パッド、１０９…第２の半導体チップ上の外部ゲート端子用パッド、１１０…第１の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲート用パッド１１１…第１の半導体チップ上の外部ソース用パッド、１１２…Ｍ７またはＭ１２のゲート制御用端子パッド、１１３…第１の半導体チップ上の外部ゲート用パッド、１０４…Ｍ０と温度検出回路または電流検出回路を内蔵する第１の半導体チップ、
１０００…Ｎ型基板またはＮ型エピタキシャル層、１００１…高濃度Ｎ型埋込層、１００２、１００６、１００９、１０１３…絶縁層、１００３…高濃度Ｎ型多結晶シリコン層、１００４…高濃度Ｎ型単結晶シリコン層、１００５…Ｐ型ウエル拡散層、１００７ａ、１００７ｂ、１００７ｃ…多結晶シリコン層、１００８…Ｐ型チャネル拡散層、１０１０…多結晶シリコン層（制御回路用Ｐ型ＭＯＳＦＥＴ部ゲート用）、１０１１ａ、１０１１ｂ…高濃度Ｐ型拡散層、１０１２ａ、１０１２ｂ…高濃度Ｎ型拡散層、１０１４、１０１５…電極層、
Ｒ１〜Ｒ８…抵抗、Ｄ１〜Ｄ６…ダイオ−ド、Ｍ０…パワーＭＯＳＦＥＴ、Ｍ１〜Ｍ５、Ｍ１６、Ｍ１７…制御用ＮチャネルＭＯＳＦＥＴ、Ｍ６、Ｍ７、Ｍ８〜Ｍ１０…制御用ＰチャネルＭＯＳＦＥＴ、Ｍ１１〜Ｍ１５…制御用デプレッション型ＮチャネルＭＯＳＦＥＴ。
【技術分野】
【０００１】
本発明は大電力を扱う半導体素子に係り、特に、大電力用半導体素子の過熱並びに過電流保護回路並びにこれを有する半導体装置に関する。
【背景技術】
【０００２】
過熱遮断回路を内蔵するパワーＭＯＳＦＥＴの例としては、特開昭６３−２２９７５８号公報がある。この従来例では本体のパワーＭＯＳＦＥＴのゲート端子と外部ゲート端子の間にゲート抵抗を、ゲート端子に保護回路用ＭＯＳＦＥＴを設け、本体パワーＭＯＳＦＥＴが過熱状態になったとき保護回路用ＭＯＳＦＥＴをオンし、ゲート抵抗に電流を流すことにより、本体パワーＭＯＳＦＥＴのゲート端子電圧を下げて本体パワーＭＯＳＦＥＴを遮断し、過熱による素子破壊を防止していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２２９７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この従来の過熱遮断回路内蔵パワーＭＯＳＦＥＴの回路例では、外部ゲート端子の電圧を５〜１０Ｖ程度降圧して、本体のパワーＭＯＳＦＥＴを遮断する必要からゲート抵抗が大きく、遮断用電流も大きくなるという問題があった。例えばこの場合、ゲート抵抗を５ｋΩ程度にする必要があり、保護回路用ＭＯＳＦＥＴには過熱遮断動作時に１〜２ｍＡ程度の大電流を流す必要があった。このため、従来の過熱遮断回路用パワーＭＯＳＦＥＴは高周波パルス駆動ではゲート遅延時間が大きくなりスイッチング損失が大きくなるという問題があった。また、過熱遮断動作時には保護回路用ＭＯＳＦＥＴがオンとなるので、外部ゲート端子のゲート電流が大きくなり、駆動回路の消費電力が大きくなるという問題があった。
【０００５】
従って本発明の目的とするところは、高周波パルス駆動が可能でスイッチング損失が小さく、過熱遮断動作後のゲート電流も小さい、パワーＭＯＳＦＥＴの保護回路ならびに保護回路を有する保護回路内蔵パワーＭＯＳＦＥＴを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一実施形態によれば、
第１のスイッチング素子（Ｍ０）の入力端子（４）とこの駆動回路（１０）の間に第２のスイッチング素子（Ｍ７）または可変抵抗素子を設け、
前記第１のスイッチング素子（Ｍ０）の入力端子（４）に第３のスイッチング素子（Ｍ５）を設け、
さらに、前記第１のスイッチング素子（Ｍ０）の温度検出回路または電流検出回路（１２）を設け、
この温度検出回路または電流検出回路（１２）により、前記第３のスイッチング素子（Ｍ５）をオン、前記第２のスイッチング素子（Ｍ７）をオフまたは高インピーダンスとせしめることを特徴とするものである（図１参照）。
【０００７】
さらに、本発明の他の一実施形態によれば、前記第１のスイッチング素子（Ｍ０）と、前記第３のスイッチング素子（Ｍ５）と前記温度検出回路または電流検出回路（１２）を第１の半導体チップ（１０４）に内蔵し、前記第２のスイッチング素子（Ｍ７）または前記可変抵抗素子を有する第２の半導体チップ（１０６）と同一パッケージに内蔵したことを特徴とするものである（図５参照）。
【０００８】
さらに、本発明の好適な他の実施形態によれば、前記第２のスイッチング素子（Ｍ７）または前記可変抵抗素子が前記第１のスイッチング素子（Ｍ０）と絶縁層（１００６または１００２）を介して、同一チップ上に設けたことを特徴とするものである（図３と図４を参照）。
【０００９】
本発明の代表的な実施形態では、負荷短絡事故または放熱条件の悪化によりパワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合でもドレイン電流を制限するか遮断することにより素子破壊を防止するパワーＭＯＳＦＥＴの保護回路として、従来のゲート抵抗の代わりにＰチャネルＭＯＳＦＥＴ（Ｍ７）を用いていることが特徴である（図１参照）。
本実施形態では、第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場合には第２のスイッチング素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）がオフ状態である。このため、駆動回路１０の出力電圧はそのまま等価的に低いゲート抵抗を介して、第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。
ところが、パワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合には制御回路（１１）により、第２のスイッチング素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ状態、第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）がオン状態になる。この時、駆動回路１０の出力端子は、第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子と遮断される。このため、保護動作時の低いドレイン電流がＮチャネルＭＯＳＦＥＴ（Ｍ５）によりバイパスされパワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できる。
本発明の他の実施形態では、パワーＭＯＳＦＥＴの温度をできるだけ正確に測定するため、またはパワーＭＯＳＦＥＴの電流をカレントミラー構成で検出するために、温度検出回路または電流検出回路は本体のパワーＭＯＳＦＥＴ（Ｍ０）と同一の第１の半導体チップ（１０４）に形成し、第２のスイッチング素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）はパワーＭＯＳＦＥＴ（Ｍ０）のドレイン領域（図３の１０００）に形成することが不可能なため、第２の半導体チップ（１０６）に形成し、両チップの分離のため絶縁板（１０５）を前記第２の半導体チップ（１０６）の下に設けて同一パッケージに実装した。このため、前述の高性能な過熱保護回路または過電流保護回路を内蔵したパワーＭＯＳＦＥＴを従来と同じ小型のパッケージに実装できるという利点がある（図５参照）。
また、他の実施形態として、ＰチャネルＭＯＳＦＥＴを絶縁層（１００６または１００２）を介してパワーＭＯＳＦＥＴのドレイン領域（１０００）と分離することも可能である（図３または図４参照）。
本発明のその他の目的と特徴は、以下の実施例から明らかとなろう。
【発明の効果】
【００１０】
本発明によれば、高周波パルス駆動時にもスイッチング損失が小さく、また、本体素子の遮断動作後のゲート電流が小さく、遮断動作が高速な過熱保護または過電流保護回路内蔵パワーＭＯＳＦＥＴが得られるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の半導体装置の断面図である。
【図４】本発明の第４の実施例の半導体装置の断面図である。
【図５】本発明の第５の実施例の半導体装置の平面図である。
【図６】本発明の第６の実施例の回路図である。
【図７】本発明の第７の実施例の回路図である。
【図８】本発明の第８の実施例の回路図である。
【図９】本発明の第９の実施例の回路図である。
【発明を実施するための形態】
【００１２】
添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。
【実施例】
【００１３】
図１は本発明の第１の実施例の回路図である。本実施例は負荷短絡事故または放熱条件の悪化によりパワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合でもドレイン電流を制限するか遮断することによりパワーＭＯＳＦＥＴの破壊を防止する保護回路である。本図で、Ｍ０はパワーＭＯＳＦＥＴ、１２はＭ０の温度検出回路または電流検出回路、１１はＭ５とＭ７の制御回路である。従来の過電流または過熱保護回路ではパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子４と駆動回路１０との間にはゲート抵抗を用い、過熱遮断または過電流保護動作を行う場合にはＭ５をオンし、ゲート抵抗の電圧降下によりパワーＭＯＳＦＥＴ（Ｍ０）の電流制御または電流遮断を行っていた。これに対し本実施例ではゲート抵抗の代わりにＰチャネルＭＯＳＦＥＴ（Ｍ７）を用いていることが特徴である。本実施形態では、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオフ状態である。このため、駆動回路１０の出力電圧はそのまま等価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。一方、パワーＭＯＳＦＥＴが過熱状態または過電流状態になった場合には制御回路（１１）により、ＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオンする。この時、駆動回路１０の出力端子は、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）と遮断され、保護動作時の低いドレイン電流がＮチャネルＭＯＳＦＥＴ（Ｍ５）によりバイパスされるので、パワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できる。なお、外部ゲート端子（２）の電圧を下げた場合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）のドレイン・ボディ間寄生ダイオ−ドに電流が流れて本体パワーＭＯＳＦＥＴ（Ｍ０）が遮断する。
従来の過熱遮断回路内蔵パワーＭＯＳＦＥＴの回路例では、ゲート抵抗を５ｋΩ程度と高くし、前記保護回路用ＭＯＳＦＥＴには遮断状態に１〜２ｍＡ程度の大電流を流すことにより、外部ゲート端子の電圧を５〜１０Ｖ程度降圧し、本体のパワーＭＯＳＦＥＴを遮断していた。このため、従来の過熱遮断回路用パワーＭＯＳＦＥＴは高周波のパルス駆動は不可能であり、また、ゲート遅延時間が大きくなるためスイッチング損失が大きくなるという問題があった。また、過熱遮断回路が働いた後のゲート電流が高いため、駆動回路の消費電力が高くなるという問題があった。
これに対し、図１の本発明の実施例では通常の駆動時には、等価的なゲート抵抗が小さいため高周波のパルス駆動が可能でスイッチング損失も小さいという利点がある。また、遮断動作時には等価的ゲート抵抗が高くなるため、過熱遮断回路が働いた後のゲート電流が小さく、過熱遮断のためのスイッチング時間が短くなるという利点がある。
【００１４】
図２は本発明の第２の実施例の回路図である。本実施例は図１のブロック回路的な実施例を実際の回路で表したものである。本実施例ではパワーＭＯＳＦＥＴの温度検出回路として抵抗Ｒ４とダイオード列Ｄ１〜Ｄ４を使用している。通常の動作時には、ゲート電圧が外部ゲート端子２に印加された時、Ｍ１はオン状態になる。また、非対称型フリップフロップ構成のラッチ回路の出力は抵抗Ｒ１を抵抗Ｒ２より十分高く設定することにより低電圧状態になる。このため、Ｍ７はオン状態、Ｍ５はオフ状態となり、外部ゲート端子２に電圧が印加される時の等価的なゲート抵抗は低くなる。一方、負荷短絡事故等が発生しパワーＭＯＳＦＥＴの温度が上昇するとＭ１がオフし、ラッチ回路の状態が反転し、Ｍ７がオフする。このため、遮断動作時には等価的ゲート抵抗が高くなる。また、Ｍ５がオンするためパワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断でき、遮断動作後のゲート電流が小さいという利点がある。
【００１５】
図３は本発明の第３の実施例の半導体装置の断面図である。本実施例は図２の回路で、１を外部ドレイン、２を外部ゲート、３を外部ソースとして、１チップ化するための半導体装置の断面構造である。１０１５は本体パワーＭＯＳＦＥＴ（図２のＭ０）のドレイン電極、１０００はＮ型エピタキシャル領域で本体パワーＭＯＳＦＥＴのドレイン領域、１００７ａはゲート用多結晶シリコン層、１０１２ａはＮ型拡散層で本体パワーＭＯＳＦＥＴのソース拡散層、１００８はボディ領域となるＰ型拡散層、１０１１ａはボディ領域のコンタクト抵抗低減のためのＰ型拡散層である。また、図の右側にはＭ５等に用いる保護回路用のＮチャネルＭＯＳＦＥＴを示す。１０１２ｂはドレインまたはソース用のＮ型拡散層、１００５はＰ型ウエル拡散層、１０１１ｂはボディ領域のコンタクト抵抗低減のためのＰ型拡散層、１００７ｂはゲート用多結晶シリコン層である。また、中央にはＭ７に用いる保護回路用ＰチャネルＭＯＳＦＥＴを示してある。１００７ｄと１００７ｅは１００７ａと同一工程で形成される多結晶シリコン層で、１００７ｅは低濃度のＮ型不純物をドープしたボディ領域、１００７ｄは１０１１ａの高濃度Ｐ型ドープと同一工程により高濃度Ｐ型領域にしてある。また、１０１０は多結晶シリコンゲート層である。
本実施例の特長は、Ｍ７に用いるＰチャネルＭＯＳＦＥＴを絶縁層１００６により本体パワーＭＯＳＦＥＴと分離された領域に形成してある点である。このため、本実施例では、従来のパワーＭＯＳＦＥＴ製造プロセスとほぼ同様な低コストプロセスで図２に示した高性能化した過熱遮断回路パワーＭＯＳＦＥＴを実現できるという利点がある。
【００１６】
図４は本発明の第４の実施例の半導体装置である。本実施例も図２の回路で、１を外部ドレイン、２を外部ゲート、３を外部ソースとして、１チップ化するための半導体装置の断面構造である。本実施例では誘電体分離構造で本発明の回路を実現している。本構造では最初にＮ型基板１０００の下側に溝を形成、高濃度Ｎ型埋込層１００１の形成、絶縁酸化膜１００２の形成を行った後、パワーＭＯＳＦＥＴ部直下の酸化膜１００２を除去し、シリコン層（１００３と１００４）の形成を行う。このとき、絶縁酸化膜１００２の下には多結晶シリコン層１００３、絶縁酸化膜１００２を除去した領域には単結晶シリコン層１００４が形成される。この後、Ｎ型シリコン層１０００の上側を削り平坦化し、通常のパワーＭＯＳＦＥＴと同様の工程を経ることにより本構造が得られる。本実施例の場合にはＭ７に用いるＰチャネルＭＯＳＦＥＴは絶縁層１００２により本体パワーＭＯＳＦＥＴと分離された領域に形成してある。このため、図３の実施例の場合と同様にＰチャネルＭＯＳＦＥＴのソースまたはドレインと本体パワーＭＯＳＦＥＴのドレインを分離できる。本実施例は図３に比べ製造方法が複雑になるが、ＰチャネルＭＯＳＦＥＴを単結晶シリコン層内に形成できるため、図３の場合に比べＰチャネルＭＯＳＦＥＴのオン抵抗を下げやすいという利点がある。また、Ｍ５等の保護回路用ＮチャネルＭＯＳＦＥＴも本体パワーＭＯＳＦＥＴと絶縁層１００２により分離して形成できるため、寄生バイポーラトランジスタの動作等による誤動作を防止できるという利点がある。
【００１７】
図５は本発明の第５の実施例の半導体装置である。本実施例では本体パワーＭＯＳＦＥＴ（Ｍ０）と、保護回路用のＮチャネルＭＯＳＦＥＴ（Ｍ５）と前記温度検出回路または電流検出回路（１２）を第１の半導体チップ（１０４）に内蔵し、保護回路用のＰチャネルＭＯＳＦＥＴ（Ｍ７）を第２の半導体チップ（１０６）に形成し破線で示す同一の樹脂封止パッケージ中に実装したことを特徴とするものである。第１の半導体チップ（１０４）では裏面が本体パワーＭＯＳＦＥＴのドレインであるため、第２の半導体チップ（１０６）は絶縁板（１０５）の上に形成し、ＰチャネルＭＯＳＦＥＴ（Ｍ７）と本体パワーＭＯＳＦＥＴ（Ｍ０）を分離している。１１０は本体パワーＭＯＳＦＥＴのゲート端子用パッド（図２の４に対応）、１１１は本体パワーＭＯＳＦＥＴのソース端子用パッド、１１２はＭ７のゲート端子を制御するための端子用パッド、１１３は第１の半導体チップ上の外部ゲート端子用パッドで制御回路部の電源電圧を供給する。また、１０７はＭ７のドレイン端子用パッド、１０８はＭ７のゲート端子用パッド、１０９はＭ７のソース端子用パッドである。本実施例では実装方式を改良することにより、ＰチャネルＭＯＳＦＥＴであるＭ７を本体パワーＭＯＳＦＥＴと同一パッケージに実装し小型化した。本実施例によっても図３や図４で示した１チップで実現する保護回路内蔵パワーＭＯＳＦＥＴと同様の効果が得られる。
【００１８】
図６は本発明の第６の実施例の回路図である。本実施例では図２の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４をＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ６に置き換えた場合の実施例である。本実施例では図２の場合に比べ保護回路の占有面積を小さくすることができ、また、保護回路部のスイッチング速度が高速化できるという効果がある。ここで、ＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ６は図３や図４の半導体素子構造を用いることによりＭ７と同様に本体素子と同一チップに共存可能である。また、ＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ１１は図５の第２の半導体チップ１０６に共存させることにより、本体パワーＭＯＳＦＥＴと同一パッケージに形成することも可能である。
【００１９】
図７は本発明の第７の実施例の回路図である。本実施例では図２のＰチャネルＭＯＳＦＥＴの代わりにデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）を用いた場合の実施例である。ここで、デプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）はスイッチング素子または可変ゲート抵抗として振る舞う。すなわち、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場合にはＭ１２のゲート電圧は高電位のためＭ１２はオン状態（低インピーダンス状態）、第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）はオフ状態である。このため、外部ゲート端子２の電圧はそのまま等価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。このため、高周波パルス駆動回路にも低損失で使用可能である。一方、パワーＭＯＳＦＥＴが過熱状態になった場合にはＭ１２のゲート電位が下がるためＭ１２はほぼオフ状態または高インピーダンス状態になり、また、ＮチャネルＭＯＳＦＥＴ（Ｍ５）はオンする。このため、ＮチャネルＭＯＳＦＥＴ（Ｍ５）の電流駆動能力が低くても本体パワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できるという効果がある（図２の実施例と同様の効果がある）。本実施例のデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）は図３の制御用ＮチャネルＭＯＳＦＥＴと同様にＰ型ウエル構造の中に形成し、ゲート直下のＰ型ウエルの表面だけをイオン打ち込みによりＮ型化することにより実現できる。本実施例では、図３や図４に比べ半導体装置の製造方法が簡単であるという利点がある。なお、Ｍ１２はエンハンス型素子を使用することも可能である。また、多結晶シリコンダイオードＤ６を追加した場合には外部ゲート端子２によるパワーＭＯＳＦＥＴ（Ｍ０）の遮断を高速に行なえるという効果がある。
【００２０】
図８は本発明の第８の実施例の回路図である。本実施例では図７の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４をデプレッション型ＮチャネルＭＯＳＦＥＴ Ｍ１４、Ｍ１５、Ｍ１３、Ｒ１１に置き換えた場合の実施例である。本実施例の場合には図７の場合に比べ、保護回路の占有面積を小さくすることができ、また、保護回路部のスイッチング速度が高速化できるという利点がある。
【００２１】
図９は本発明の第９の実施例の回路図である。これまでの実施例では、過熱遮断回路内蔵パワーＭＯＳＦＥＴを例にとり説明してきたが、本実施例では過電流遮断回路内蔵パワーＭＯＳＦＥＴを用いた場合を示してある。本実施例では大きなサイズ（大きなチャネル幅）の本体パワーＭＯＳＦＥＴ（Ｍ０）と同一チップに小さなサイズ（小さなチャネル幅）のセンス用ＭＯＳＦＥＴ（Ｍ１５）を所謂カレントミラー接続して内蔵し、本体パワーＭＯＳＦＥＴ（ＭＯ）に過電流が流れた場合にセンス用ＭＯＳＦＥＴ（Ｍ１５）にもセンス電流が流れる電流検出回路を実現している。通常、外部ゲート端子に電圧が印加されるとセンス用ＭＯＳＦＥＴ（Ｍ１５）のソース電位（５）が低電位のためＭ５はオフ、Ｍ１７はオフ、Ｍ１６はオン、Ｍ７はオン状態である。このため、外部ゲート端子（２）の印加電圧はそのまま等価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲート端子（４）に印加される。一方、パワーＭＯＳＦＥＴが過電流状態になった場合にはＭ１５のソース電圧が増加するため、上記と逆にＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオンする。このため、低電流駆動能力を有するＮチャネルＭＯＳＦＥＴ（Ｍ５）を用いてもパワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できる。本実施例では抵抗Ｒ５〜Ｒ８の値、Ｍ７のオン抵抗、Ｍ５、Ｍ１６、Ｍ１７の電流駆動能力の設計値により、過電流時に本体パワーＭＯＳＦＥＴが遮断する過電流遮断回路内蔵パワーＭＯＳＦＥＴにも、電流を制御するだけの過電流制限回路内蔵パワーＭＯＳＦＥＴにもなる。本実施例の過電流保護回路を有する半導体装置も図３、図４、図５の実施例で述べた過熱保護回路内蔵パワーＭＯＳＦＥＴと同じ構造にて実現できる。
【００２２】
以上、本発明の実施例を詳細に説明したが、本発明は上記の実施例に限定されるものではなく、その技術思想の範囲内で種々の変形が可能である。
例えば、以上の実施例では本体素子がパワーＭＯＳＦＥＴの場合に関して述べたが、本発明の回路技術は本体素子として、バイポーラトランジスタや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を用いた場合にも適用可能であることは言うまでもない。
【符号の説明】
【００２３】
１、１０１…外部ドレイン端子、２、１００…外部ゲート端子、３、１０２…外部ソース端子、４…本体パワーＭＯＳＦＥＴの内部ゲート端子、５…センスＭＯＳＦＥＴのソース端子、１０…駆動回路、１１…制御回路、１２…パワーＭＯＳＦＥＴの温度検出回路または電流検出回路、
１０４…Ｍ０と温度検出回路または電流検出回路を内蔵する第１の半導体チップ、１０５…絶縁板、１０６…Ｍ７を内蔵する第２の半導体チップ、１０７…第２の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲート用パッド、１０８…第２の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲート用パッド、１０９…第２の半導体チップ上の外部ゲート端子用パッド、１１０…第１の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲート用パッド１１１…第１の半導体チップ上の外部ソース用パッド、１１２…Ｍ７またはＭ１２のゲート制御用端子パッド、１１３…第１の半導体チップ上の外部ゲート用パッド、１０４…Ｍ０と温度検出回路または電流検出回路を内蔵する第１の半導体チップ、
１０００…Ｎ型基板またはＮ型エピタキシャル層、１００１…高濃度Ｎ型埋込層、１００２、１００６、１００９、１０１３…絶縁層、１００３…高濃度Ｎ型多結晶シリコン層、１００４…高濃度Ｎ型単結晶シリコン層、１００５…Ｐ型ウエル拡散層、１００７ａ、１００７ｂ、１００７ｃ…多結晶シリコン層、１００８…Ｐ型チャネル拡散層、１０１０…多結晶シリコン層（制御回路用Ｐ型ＭＯＳＦＥＴ部ゲート用）、１０１１ａ、１０１１ｂ…高濃度Ｐ型拡散層、１０１２ａ、１０１２ｂ…高濃度Ｎ型拡散層、１０１４、１０１５…電極層、
Ｒ１〜Ｒ８…抵抗、Ｄ１〜Ｄ６…ダイオ−ド、Ｍ０…パワーＭＯＳＦＥＴ、Ｍ１〜Ｍ５、Ｍ１６、Ｍ１７…制御用ＮチャネルＭＯＳＦＥＴ、Ｍ６、Ｍ７、Ｍ８〜Ｍ１０…制御用ＰチャネルＭＯＳＦＥＴ、Ｍ１１〜Ｍ１５…制御用デプレッション型ＮチャネルＭＯＳＦＥＴ。
【特許請求の範囲】
【請求項１】
第１、第２、第３外部端子を備え、第１半導体チップをパッケージ内に実装した半導体装置であって、
前記第１半導体チップは第１ソース端子用パッドと第１ゲート端子用パッドと第３パッドを備え、
前記第１半導体チップの裏面は前記第１外部端子に接続され、前記第１ソース端子用パッドは前記第３外部端子に接続され、前記第３パッドは前記第２外部端子に接続されていることを特徴とする半導体装置。
【請求項２】
第１、第２、第３外部端子を備え、第１半導体チップと第２半導体チップを同一パッケージ内に実装した半導体装置であって、
前記第１半導体チップは第１ソース端子用パッドと第１ゲート端子用パッドと、制御回路出力端子パッドと、制御回路電源端子パッドを備え、
前記第２半導体チップは第２ドレイン端子用パッドと第２ゲート端子用パッドと第２ソース端子用パッドを備え、
前記第１半導体チップの裏面は前記第１外部端子に接続され、前記第１ソース端子用パッドは前記第３外部端子に接続され、前記制御回路電源端子パッドと第２ソース端子用パッドは前記第２外部端子に接続され、
前記第１ゲート端子用パッドと前記第２ドレイン端子用パッド、及び前記制御回路出力端子パッドと第２ゲート端子用パッドはそれぞれ前記パッケージ内部で接続されていることを特徴とする半導体装置。
【請求項３】
前記第１外部端子は前記第１半導体チップと前記第２半導体チップが搭載される導電板と接続され、
前記第２半導体チップは絶縁板を介して前記導電板上に搭載されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１半導体チップは前記導電板上で前記第３外部端子に近い側に配置されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２半導体チップは前記導電板上で前記第２外部端子に近い側に配置されていることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記導電板は一部が前記パッケージを形成する樹脂より一部が露出していることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記第１半導体チップはパワーＭＯＳＦＥＴと温度検出回路とラッチ回路を含み、
前記パワーＭＯＳＦＥＴのソース端子は前記第１ソース端子用パッドに、ゲート端子は第１ゲート端子用パッドに接続され、
前記パワーＭＯＳＦＥＴのドレイン端子は前記第１半導体チップの裏面であり、
前記制御回路電源端子パッドと、前記温度検出回路と前記ラッチ回路の電源が接続され、
前記制御回路出力端子パッドには前記ラッチ回路の出力端子が接続されることを特徴とする請求項２記載の半導体装置。
【請求項８】
前記第２の半導体チップはＰチャネルＭＯＳＦＥＴを含み、
前記第２ドレイン端子用パッドと前記ＰチャネルＭＯＳＦＥＴのドレイン端子、前記第２ゲート端子用パッドと前記ＰチャネルＭＯＳＦＥＴのゲート端子、前記第２ソース端子用パッドと前記ＰチャネルＭＯＳＦＥＴのソース端子がそれぞれ接続されていることを特徴とする請求項４記載の半導体装置。
【請求項１】
第１、第２、第３外部端子を備え、第１半導体チップをパッケージ内に実装した半導体装置であって、
前記第１半導体チップは第１ソース端子用パッドと第１ゲート端子用パッドと第３パッドを備え、
前記第１半導体チップの裏面は前記第１外部端子に接続され、前記第１ソース端子用パッドは前記第３外部端子に接続され、前記第３パッドは前記第２外部端子に接続されていることを特徴とする半導体装置。
【請求項２】
第１、第２、第３外部端子を備え、第１半導体チップと第２半導体チップを同一パッケージ内に実装した半導体装置であって、
前記第１半導体チップは第１ソース端子用パッドと第１ゲート端子用パッドと、制御回路出力端子パッドと、制御回路電源端子パッドを備え、
前記第２半導体チップは第２ドレイン端子用パッドと第２ゲート端子用パッドと第２ソース端子用パッドを備え、
前記第１半導体チップの裏面は前記第１外部端子に接続され、前記第１ソース端子用パッドは前記第３外部端子に接続され、前記制御回路電源端子パッドと第２ソース端子用パッドは前記第２外部端子に接続され、
前記第１ゲート端子用パッドと前記第２ドレイン端子用パッド、及び前記制御回路出力端子パッドと第２ゲート端子用パッドはそれぞれ前記パッケージ内部で接続されていることを特徴とする半導体装置。
【請求項３】
前記第１外部端子は前記第１半導体チップと前記第２半導体チップが搭載される導電板と接続され、
前記第２半導体チップは絶縁板を介して前記導電板上に搭載されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１半導体チップは前記導電板上で前記第３外部端子に近い側に配置されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２半導体チップは前記導電板上で前記第２外部端子に近い側に配置されていることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記導電板は一部が前記パッケージを形成する樹脂より一部が露出していることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記第１半導体チップはパワーＭＯＳＦＥＴと温度検出回路とラッチ回路を含み、
前記パワーＭＯＳＦＥＴのソース端子は前記第１ソース端子用パッドに、ゲート端子は第１ゲート端子用パッドに接続され、
前記パワーＭＯＳＦＥＴのドレイン端子は前記第１半導体チップの裏面であり、
前記制御回路電源端子パッドと、前記温度検出回路と前記ラッチ回路の電源が接続され、
前記制御回路出力端子パッドには前記ラッチ回路の出力端子が接続されることを特徴とする請求項２記載の半導体装置。
【請求項８】
前記第２の半導体チップはＰチャネルＭＯＳＦＥＴを含み、
前記第２ドレイン端子用パッドと前記ＰチャネルＭＯＳＦＥＴのドレイン端子、前記第２ゲート端子用パッドと前記ＰチャネルＭＯＳＦＥＴのゲート端子、前記第２ソース端子用パッドと前記ＰチャネルＭＯＳＦＥＴのソース端子がそれぞれ接続されていることを特徴とする請求項４記載の半導体装置。
【図９】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２２０６９（Ｐ２０１０−２２０６９Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００９−２４７２５６（Ｐ２００９−２４７２５６）
【出願日】平成２１年１０月２８日（２００９．１０．２８）
【分割の表示】特願２００７−２５３２８（Ｐ２００７−２５３２８）の分割
【原出願日】平成５年２月２２日（１９９３．２．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２１年１０月２８日（２００９．１０．２８）
【分割の表示】特願２００７−２５３２８（Ｐ２００７−２５３２８）の分割
【原出願日】平成５年２月２２日（１９９３．２．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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