定電圧発生回路およびＡ／Ｄ変換回路
【課題】定電圧発生回路に対して供給される電源電圧に変動があった場合でも、所定の差分を有する電圧を精度よく発生させる定電圧発生回路、および、その定電圧発生回路を備えたＡ／Ｄ変換回路を提供する。
【解決手段】第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２および入力コモン端子１３を備えた全差動型ＯＰアンプ５０と、電源ＶＤＤとグランドとの間に直列接続された抵抗Ｒ２、抵抗Ｒ３および定電流源１０と、電源ＶＤＤとグランドとの間に直列接続された抵抗Ｒ１，Ｒ１とを備える。抵抗Ｒ２の両端子は、第１入力端子１１および第２入力端子１２にそれぞれ接続され、抵抗Ｒ１，Ｒ１の接続点は、入力コモン端子１３に接続されている。
【解決手段】第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２および入力コモン端子１３を備えた全差動型ＯＰアンプ５０と、電源ＶＤＤとグランドとの間に直列接続された抵抗Ｒ２、抵抗Ｒ３および定電流源１０と、電源ＶＤＤとグランドとの間に直列接続された抵抗Ｒ１，Ｒ１とを備える。抵抗Ｒ２の両端子は、第１入力端子１１および第２入力端子１２にそれぞれ接続され、抵抗Ｒ１，Ｒ１の接続点は、入力コモン端子１３に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動型演算増幅器を使用した定電圧発生回路に関する。また、この定電圧発生回路を用いたＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
一般に、アナログ電子回路において、電源電圧の変動や素子特性の温度変動などにより、出力電圧が影響を受け、誤差を生じる。例えばＡ／Ｄ変換回路においては、変換誤差を生じてしまう。したがって、電源電圧や素子特性の変動の影響を受けないアナログ電子回路が望まれており、そのための提案が従来よりなされている。
【０００３】
例えば、特許文献１に記載のバイアス回路は、グランドと負電源間に直列に接続した３つの抵抗及びｎ型ＦＥＴからなるバイアス発生部と、３つのｎ型ＦＥＴ及び２つの抵抗からなる差動対回路部とを有する。そして、これらバイアス発生部、差動対回路部の２つのｎ型ＦＥＴを同一のバイアス電圧で制御することにより、素子の温度変動等をキャンセルし、出力振幅の変化を小さくしている。
【０００４】
【特許文献１】特開平９−９３０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、定電圧発生回路に対して供給される電源電圧に変動があった場合でも、所定の差分を有する電圧を精度よく発生させる定電圧発生回路、および、その定電圧発生回路を備えたＡ／Ｄ変換回路を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る定電圧発生回路は、第１入力端子、第２入力端子、第１出力端子、第２出力端子および入力コモン端子を備えた全差動型演算増幅器と、電源とグランドとの間に直列接続された第１抵抗、第２抵抗および定電流源と、電源とグランドとの間に直列接続された第３抵抗および第４抵抗とを備える。そして、第２抵抗の両端子が、第１入力端子および第２入力端子にそれぞれ接続され、第３抵抗と第４抵抗との接続点が、入力コモン端子に接続されている。
【０００７】
このようにすることで、定電圧発生回路に対して供給される電源電圧に変動があった場合、全差動型演算増幅器における入力コモン端子の電位は、電源電圧の変動に応じて変動する。一方、定電流源に流れる電流値は変動せず、一定であるので、第１入力端子および第２入力端子の電位は、電源電圧が変動しても変動せず、一定値を保つ。したがって、電源電圧の変動によってもたらされる入力コモン端子の電位の変動に対応して、第１出力端子および第２出力端子の電位が変動する。ゆえに、所定の差分を有する出力電圧を精度よく発生させることができる。
【０００８】
また、本発明では、前記の定電圧発生回路において、第３抵抗が、第５抵抗および第６抵抗の直列接続で構成され、第４抵抗が、第７抵抗および第８抵抗の直列接続で構成され、第５抵抗と第６抵抗との接続点の電位を出力する第４出力端子と、第７抵抗と第８抵抗との接続点の電位を出力する第５出力端子とをさらに備えてもよい。
【０００９】
このようにすることで、定電圧発生回路を特に１．５ｂ構成のパイプラインＡ／Ｄ変換回路に適用する場合、２つのレファレンス電圧を供給することができる。
【００１０】
また、本発明では、前記の定電圧発生回路において、第１出力端子に接続された第１コンデンサと、第２出力端子に接続された第２コンデンサと、入力コモン端子に接続された第３コンデンサとをさらに備えてもよい。
【００１１】
このようにすることで、出力電圧波形の平滑化、および、安定化が図れる。
【００１２】
また、本発明に係るＡ／Ｄ変換回路は、前記の定電圧発生回路と、この定電圧発生回路の第１出力端子および第２出力端子から出力される電圧が入力されるとともに、定電圧発生回路の入力コモン端子に与えられる基準電圧と同じ電圧が入力されるＡ／Ｄ変換ブロックとを備える。
【００１３】
このようにすることで、供給される電源電圧に変動があった場合でも、変換誤差の小さいＡ／Ｄ変換回路を実現することができる。
【発明の効果】
【００１４】
本発明によれば、電源電圧に変動があった場合でも、定電流源により、第１入力端子および第２入力端子の電位は変動せず、一定値を保つ。したがって、電源電圧の変動に伴う入力コモン端子の電位の変動に対応して、第１出力端子および第２出力端子の電位が変動する結果、所定の差分を有する出力電圧を精度よく発生させることができる。
【００１５】
また、本発明によれば、供給される電源電圧に変動があった場合でも、変換誤差の小さいＡ／Ｄ変換回路を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態につき、図面を参照しながら説明する。なお、以下の説明においては、演算増幅器（operational amplifier）を「ＯＰアンプ」と表記する。
【００１７】
図１は、第１の実施形態に係る定電圧発生回路１０１の回路図である。全差動型ＯＰアンプ５０は、第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２および入力コモン端子１３を備える。電源ＶＤＤに定電流源１０が接続され、定電流源１０に抵抗Ｒ２が直列接続され、抵抗Ｒ２に抵抗Ｒ３が直列接続され、抵抗Ｒ３の一端がグランドに接続されている。定電流源１０と抵抗Ｒ２との接続点（その電位をＶ２とする）が、全差動型ＯＰアンプ５０の第１入力端子１１に接続され、抵抗Ｒ２と抵抗Ｒ３との接続点（その電位をＶ１とする）が、第２入力端子１２に接続されている。
【００１８】
また、電源ＶＤＤとグランドとの間に、同じ抵抗値をもつ２つの抵抗Ｒ１，Ｒ１が直列接続されている。抵抗Ｒ１，Ｒ１の接続点（その電位をＶＧとする）は、全差動型ＯＰアンプ５０の入力コモン端子１３に接続されている。
【００１９】
ここで、抵抗Ｒ３は本発明における第１抵抗に相当し、抵抗Ｒ２は本発明における第２抵抗に相当し、抵抗Ｒ１，Ｒ１は本発明における第３抵抗および第４抵抗に相当している。
【００２０】
この回路において、ＶＧは電源電圧ＶＤＤの１／２の電位になる。一方、定電流源１０には電源電圧ＶＤＤや温度が変動しても一定電流Ｉが流れるため、
Ｖ１＝Ｉ×Ｒ３
Ｖ２＝Ｉ×（Ｒ２＋Ｒ３）
が成立し、Ｖ１およびＶ２は電源電圧ＶＤＤおよび温度が変動しても一定となる。したがって、このＶ１およびＶ２をコモンモードフィードバック機能を有する全差動型ＯＰアンプ５０に入力信号として与えると、第１出力端子２１および第２出力端子２２の電位差（Ｖ４−Ｖ３）は、電源電圧ＶＤＤおよび温度が変動しても一定となる。さらに、Ｖ３およびＶ４の平均電位が電源電圧ＶＤＤの１／２倍になる。すなわち、
（Ｖ４＋Ｖ３）／２＝ＶＤＤ／２
である。これの詳細については後述する。
【００２１】
図２は、本発明に係る定電圧発生回路におけるコモンモードフィードバック機能付き全差動型ＯＰアンプの一般的な回路図である。この回路は、例えば、「ＣＭＯＳアナログ回路入門」（谷口研二著、ＣＱ出版株式会社、２００５年、Ｐ２１８）に記載されている。全差動型ＯＰアンプ部５１に、Ｖｉｎ＋およびＶｉｎ−が入力され、２つの出力Ｖｏ＋およびＶｏ−の平均値が、ＣＭＦＢ（コモンモードフィードバック）信号発生部５２における入力コモン端子の電位ＶＣＭと等しくなるように、ＣＭＦＢ信号発生部５２から全差動型ＯＰアンプ部５１にフィードバックがかけられる。
【００２２】
図３は、定電流源の動作を表す図である。図３（ａ）に示すように、電源電圧ＶＤＤに定電流源１０が接続されている。なお、定電流源１０に接続されている回路は省略している。この場合、図３（ｂ）に示すように、電源電圧ＶＤＤが変動しても、定電流源１０に流れる電流値Ｉ０は変動せず、一定である。
【００２３】
図４は、定電流源と直列接続された抵抗回路とその電位を表す図である。図４（ａ）に示すように、電源電圧ＶＤＤに定電流源１０が接続されており、さらに、抵抗Ｒ２およびＲ３が直列接続されている。この回路は、図１に示した回路の一部である。定電流源１０、抵抗Ｒ２およびＲ３に流れる電流値Ｉ０は変動せず、一定である。定電流源１０と抵抗Ｒ２との接続点の電位をＶ２、抵抗Ｒ２と抵抗Ｒ３との接続点の電位をＶ１とする。この場合、図４（ｂ）に示すように、電源電圧ＶＤＤが変動しても、定電流源１０に流れる電流値Ｉ０は変動せず、一定であるので、
Ｖ２＝（Ｒ２＋Ｒ３）×Ｉ０
Ｖ１＝Ｒ３×Ｉ０
となり、Ｖ１およびＶ２は電源電圧ＶＤＤが変動しても変動せず、一定値を保つ。
【００２４】
図５は、電源電圧が変化したときの抵抗回路とその電位を表す図である。図５（ａ）に示すように、電源ＶＤＤとグランドとの間に２つの抵抗Ｒ１，Ｒ１が直列接続されている。この回路は、図１に示した回路の一部である。抵抗Ｒ１，Ｒ１の接続点の電位をＶＧとすると、
ＶＧ＝（Ｒ１／２Ｒ１）×ＶＤＤ＝ＶＤＤ／２
となり、ＶＧは電源電圧ＶＤＤの１／２の電位になる。したがって、図５（ｂ）に示すように、ＶＧは電源電圧ＶＤＤの変動に応じて変動する。
【００２５】
図６は、定電圧発生回路１０１の動作を説明する図である。図６（ａ）に示すように、コモンモードフィードバック機能つき全差動型ＯＰアンプ５０の入力コモン端子１３に、抵抗Ｒ１，Ｒ１の接続点の電位ＶＧをコモンモード電圧ＶＣＭとして供給すると、入力信号Ｖ１およびＶ２は、ＶＣＭを基準電位にして出力される。ＶＣＭは電源電圧ＶＤＤに応じて変動するから、図６（ｂ）に示すように、電源電圧ＶＤＤの変動によってもたらされるＶＣＭの変動に対応して、出力端子２１，２２から出力される電圧Ｖ４およびＶ３は、同様に変動した波形になる。すなわち、全差動型ＯＰアンプ５０からは、Ｖ３およびＶ４の平均電位が常にＶＣＭに等しくなるように、電圧Ｖ３，Ｖ４が出力される。
【００２６】
図３〜図６に示した電源電圧ＶＤＤに対応する変動特性をもつ定電圧発生回路１０１は、例えばアナログ信号をデジタル信号に変換する場合に有用である。Ａ／Ｄ変換回路において、仮にアナログ信号の最大振幅が２Ｖの場合、入力されたアナログ信号量が１Ｖ以上ならば最上位ビットは１と判定し、１Ｖ未満ならば０と判定する。このような判定をする回路は比較器と呼ばれるが、ここで比較の基準となる電圧１Ｖはデジタル（１／０）判定の基準となる。Ａ／Ｄ変換誤差を生じないためには、電源電圧ＶＤＤが変動しても、この基準電圧値は変動してはならない。
【００２７】
電源電圧ＶＤＤに依存しない一定電圧は、図４に示した定電流源１０と抵抗Ｒ２およびＲ３との直列接続回路でも実現できる。もし、Ａ／Ｄ変換回路の入力信号を差動信号として与えないのであれば、これで十分である。しかし、精度のよいＡ／Ｄ変換回路を実現するためには、Ａ／Ｄ変換を行う入力信号を差動信号で与える必要がある。これによって入力信号はノイズの影響を受けにくくなる。
【００２８】
差動信号の中点（２つの信号の出力振幅の平均値）は、仮想グランド（またはＡＣグランド）と呼ばれる。図１で示したＶＧがこの仮想グランドに相当する。Ａ／Ｄ変換の回路動作は仮想グランドを基準に行われる。従って、基準電位（図１ではコモンモード電圧ＶＣＭ）はすべて仮想グランドを基準にして発生させるのが理想である。本発明は、仮想グランドを基準にして基準電圧を発生させる手段を提供する。
【００２９】
図７は、増幅器の動作を示す概念図である。増幅器（アンプ）にアナログの微小信号が入力され、その増幅信号が出力される。ここで、仮想グランドＶＧは一般に電源電圧ＶＤＤの１／２近辺に設定される。その理由は、微小信号の増幅率をなるべく大きくとりたいからである。すなわち、アナログ回路では、微小なアナログ信号を増幅してノイズの影響を受けにくくした上で信号処理を行うが、アナログ増幅器の仮想グランドＶＧをＶＤＤ／２とすると、増幅信号の振幅は最大の電源電圧ＶＤＤまで大きくできる。また、一般に増幅器は電源電圧ＶＤＤの１／２近辺がもっとも直線性が高く、特性が良いのも大きな理由である。
【００３０】
この場合、仮想グランドＶＧは電源電圧ＶＤＤの変動に応じて同じように変動し、基準電圧は仮想グランドＶＧに対して常に一定値になるようにするのが望ましい。図１の回路においては、電源電圧ＶＤＤの変動に応じて変動する仮想グランドＶＧを基準として、基準電圧であるコモンモード電圧ＶＣＭを生成することができる。
【００３１】
図８は、第２の実施形態に係る定電圧発生回路１０２の回路図である。図１に示した第１の実施形態に係る定電圧発生回路１０１との相違点は、定電流源１０が、電源電圧ＶＤＤと抵抗Ｒ２との間ではなく、抵抗Ｒ３とグランドの間に接続される点である。この回路においても、ＶＧ＝ＶＤＤ／２となるように、同じ抵抗値をもったＲ１，Ｒ１の接続点から仮想グランドＶＧを取り出しているが、２つの抵抗値を異なる値とし、それらの接続点にＶＤＤ／２以外の電位を発生させ、この電位を全差動型ＯＰアンプ５０の入力コモン端子１３に仮想グランドＶＧとして与えてもよいことは言うまでもない。
【００３２】
図９は、第３の実施形態に係る定電圧発生回路１０３の回路図である。全差動型ＯＰアンプ５０は、第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２および入力コモン端子１３を備える。電源ＶＤＤに第１抵抗１が接続され、第１抵抗１に第２抵抗２が直列接続され、第２抵抗２に定電流源であるＦＥＴ１０のドレインが接続され、ＦＥＴ１０のソースがグランドに接続されている。ＦＥＴ１０のゲートの電位により、ＦＥＴ１０のドレイン−ソース間を流れる電流が制御される。
【００３３】
第１抵抗１と第２抵抗２との接続点が、全差動型ＯＰアンプ５０の第１入力端子１１に接続され、第２抵抗２とＦＥＴ１０のドレインとの接続点が、第２入力端子１２に接続される。
【００３４】
また、電源ＶＤＤに第５抵抗５が接続され、第５抵抗５に第６抵抗６が直列接続され、第６抵抗６に第７抵抗７が直列接続され、第７抵抗７に第８抵抗８が直列接続され、第８抵抗８の一端はグランドに接続されている。なお、第５抵抗５および第６抵抗６は第３抵抗３を構成し、第７抵抗７および第８抵抗８は第４抵抗４を構成する。第３抵抗３と第４抵抗４との接続点、すなわち、第６抵抗６と第７抵抗７との接続点が、全差動型ＯＰアンプ５０の入力コモン端子１３と第３出力端子２３に接続されている。第３出力端子２３の電位（＝入力コモン端子１３の電位）はＶｍｉｄであり、これが前述の基準電圧となる。
【００３５】
第５抵抗５と第６抵抗６との接続点の電位Ｖｄｐ２は、第４出力端子２４から出力される。第７抵抗７と第８抵抗８との接続点の電位Ｖｄｐ１は、第５出力端子２５から出力される。このようにすることで、定電圧発生回路１０３を特に１．５ｂ構成のパイプラインＡ／Ｄ変換回路に適用する場合、これらの出力端子２４，２５から２つのレファレンス電圧を供給することができる。
【００３６】
また、第１出力端子２１に第１コンデンサ３１が、第２出力端子２２に第２コンデンサ３２が、入力コモン端子１３および第３出力端子２３に第３コンデンサ３３がそれぞれ接続され、各コンデンサの一端はグランドに接続されている。このようにすることで、出力電圧波形の平滑化、および、安定化が図れる。なお、第１出力端子２１の電位はＶｔｏｐ、第２出力端子２２の電位はＶｂｏｔである。
【００３７】
図１０は、本発明に係るＡ／Ｄ変換回路の実施形態を示している。図８の定電圧発生回路１０２と、Ａ／Ｄ変換ブロック６１とを接続して、Ａ／Ｄ変換回路が構成される。１．５ｂ構成のＡ／Ｄ変換回路は、オフセット等、実際にＩＣチップ化する際に生じるＡ／Ｄ変換誤差の問題を回避するために考案され、現在のパイプライン型Ａ／Ｄ変換回路としては最もよく使われている。
【００３８】
図１０に示すように、Ａ／Ｄ変換ブロック６１の３つの入力端子のうち、上から２番目の仮想グランド端子に、定電圧発生回路１０２における全差動型ＯＰアンプ５０の入力コモン端子１３の電位ＶＣＭが入力される。また、Ａ／Ｄ変換ブロック６１の残りの２つの入力端子に、全差動型ＯＰアンプ５０の第１出力端子２１と第２出力端子２２から出力される電圧が入力される。
【００３９】
図１１は、本発明に係るＡ／Ｄ変換回路の他の実施形態を示している。ここでは、図１０の回路で示したＡ／Ｄ変換ブロック６１におけるＸ２アンプの代わりに、全差動型ＯＰアンプを使用したＡ／Ｄ変換ブロック６２が、図８の定電圧発生回路１０２と接続されている。
【００４０】
図１１に示すように、Ａ／Ｄ変換ブロック６２の全差動型ＯＰアンプにおける２つの入力端子にそれぞれ対応する、合計６つの入力端子のうち、上から２番目と５番目の仮想グランド端子に、定電圧発生回路１０２における全差動型ＯＰアンプ５０の入力コモン端子１３の電位ＶＣＭが入力される。また、Ａ／Ｄ変換ブロック６２の残りの４つの入力端子に、全差動型ＯＰアンプ５０の第１出力端子２１と第２出力端子２２から出力される電圧が入力される。
【００４１】
図１０および図１１に示した実施形態によれば、供給される電源電圧ＶＤＤに変動があった場合でも、変換誤差の小さいＡ／Ｄ変換回路を実現することができる。
【００４２】
本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、上記実施形態では、定電流源として１つのＦＥＴを用いたが、複数のＦＥＴを用いてもよく、ＦＥＴ以外の他の素子を用いてもよい。また、図９において、定電流源（ＦＥＴ）１０を第１抵抗１と第２抵抗２との間に直列接続する構成にしてもよい。さらに、全差動型ＯＰアンプやＡ／Ｄ変換ブロック等について、上記実施形態以外の回路構成を採用してもよい。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態に係る定電圧発生回路の回路図である。
【図２】コモンモードフィードバック機能付き全差動型ＯＰアンプの回路図である。
【図３】定電流源の動作を表す図である。
【図４】定電流源と直列接続された抵抗回路とその電位を表す図である。
【図５】電源電圧が変化したときの抵抗回路とその電位を表す図である。
【図６】第１の実施形態に係る定電圧発生回路の動作を説明する図である。
【図７】増幅器の動作を示す概念図である。
【図８】第２の実施形態に係る定電圧発生回路の回路図である。
【図９】第３の実施形態に係る定電圧発生回路の回路図である。
【図１０】Ａ／Ｄ変換回路の実施形態を示す図である。
【図１１】Ａ／Ｄ変換回路の他の実施形態を示す図である。
【符号の説明】
【００４４】
１〜８ 抵抗
１０ 定電流源
１１ 第１入力端子
１２ 第２入力端子
１３ 入力コモン端子
２１ 第１出力端子
２２ 第２出力端子
２３ 第３出力端子
２４ 第４出力端子
２５ 第５出力端子
３１〜３３ コンデンサ
５０ 全差動型ＯＰアンプ
６１、６２ Ａ／Ｄ変換ブロック
１０１〜１０３ 定電圧発生回路
【技術分野】
【０００１】
本発明は、全差動型演算増幅器を使用した定電圧発生回路に関する。また、この定電圧発生回路を用いたＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
一般に、アナログ電子回路において、電源電圧の変動や素子特性の温度変動などにより、出力電圧が影響を受け、誤差を生じる。例えばＡ／Ｄ変換回路においては、変換誤差を生じてしまう。したがって、電源電圧や素子特性の変動の影響を受けないアナログ電子回路が望まれており、そのための提案が従来よりなされている。
【０００３】
例えば、特許文献１に記載のバイアス回路は、グランドと負電源間に直列に接続した３つの抵抗及びｎ型ＦＥＴからなるバイアス発生部と、３つのｎ型ＦＥＴ及び２つの抵抗からなる差動対回路部とを有する。そして、これらバイアス発生部、差動対回路部の２つのｎ型ＦＥＴを同一のバイアス電圧で制御することにより、素子の温度変動等をキャンセルし、出力振幅の変化を小さくしている。
【０００４】
【特許文献１】特開平９−９３０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、定電圧発生回路に対して供給される電源電圧に変動があった場合でも、所定の差分を有する電圧を精度よく発生させる定電圧発生回路、および、その定電圧発生回路を備えたＡ／Ｄ変換回路を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る定電圧発生回路は、第１入力端子、第２入力端子、第１出力端子、第２出力端子および入力コモン端子を備えた全差動型演算増幅器と、電源とグランドとの間に直列接続された第１抵抗、第２抵抗および定電流源と、電源とグランドとの間に直列接続された第３抵抗および第４抵抗とを備える。そして、第２抵抗の両端子が、第１入力端子および第２入力端子にそれぞれ接続され、第３抵抗と第４抵抗との接続点が、入力コモン端子に接続されている。
【０００７】
このようにすることで、定電圧発生回路に対して供給される電源電圧に変動があった場合、全差動型演算増幅器における入力コモン端子の電位は、電源電圧の変動に応じて変動する。一方、定電流源に流れる電流値は変動せず、一定であるので、第１入力端子および第２入力端子の電位は、電源電圧が変動しても変動せず、一定値を保つ。したがって、電源電圧の変動によってもたらされる入力コモン端子の電位の変動に対応して、第１出力端子および第２出力端子の電位が変動する。ゆえに、所定の差分を有する出力電圧を精度よく発生させることができる。
【０００８】
また、本発明では、前記の定電圧発生回路において、第３抵抗が、第５抵抗および第６抵抗の直列接続で構成され、第４抵抗が、第７抵抗および第８抵抗の直列接続で構成され、第５抵抗と第６抵抗との接続点の電位を出力する第４出力端子と、第７抵抗と第８抵抗との接続点の電位を出力する第５出力端子とをさらに備えてもよい。
【０００９】
このようにすることで、定電圧発生回路を特に１．５ｂ構成のパイプラインＡ／Ｄ変換回路に適用する場合、２つのレファレンス電圧を供給することができる。
【００１０】
また、本発明では、前記の定電圧発生回路において、第１出力端子に接続された第１コンデンサと、第２出力端子に接続された第２コンデンサと、入力コモン端子に接続された第３コンデンサとをさらに備えてもよい。
【００１１】
このようにすることで、出力電圧波形の平滑化、および、安定化が図れる。
【００１２】
また、本発明に係るＡ／Ｄ変換回路は、前記の定電圧発生回路と、この定電圧発生回路の第１出力端子および第２出力端子から出力される電圧が入力されるとともに、定電圧発生回路の入力コモン端子に与えられる基準電圧と同じ電圧が入力されるＡ／Ｄ変換ブロックとを備える。
【００１３】
このようにすることで、供給される電源電圧に変動があった場合でも、変換誤差の小さいＡ／Ｄ変換回路を実現することができる。
【発明の効果】
【００１４】
本発明によれば、電源電圧に変動があった場合でも、定電流源により、第１入力端子および第２入力端子の電位は変動せず、一定値を保つ。したがって、電源電圧の変動に伴う入力コモン端子の電位の変動に対応して、第１出力端子および第２出力端子の電位が変動する結果、所定の差分を有する出力電圧を精度よく発生させることができる。
【００１５】
また、本発明によれば、供給される電源電圧に変動があった場合でも、変換誤差の小さいＡ／Ｄ変換回路を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態につき、図面を参照しながら説明する。なお、以下の説明においては、演算増幅器（operational amplifier）を「ＯＰアンプ」と表記する。
【００１７】
図１は、第１の実施形態に係る定電圧発生回路１０１の回路図である。全差動型ＯＰアンプ５０は、第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２および入力コモン端子１３を備える。電源ＶＤＤに定電流源１０が接続され、定電流源１０に抵抗Ｒ２が直列接続され、抵抗Ｒ２に抵抗Ｒ３が直列接続され、抵抗Ｒ３の一端がグランドに接続されている。定電流源１０と抵抗Ｒ２との接続点（その電位をＶ２とする）が、全差動型ＯＰアンプ５０の第１入力端子１１に接続され、抵抗Ｒ２と抵抗Ｒ３との接続点（その電位をＶ１とする）が、第２入力端子１２に接続されている。
【００１８】
また、電源ＶＤＤとグランドとの間に、同じ抵抗値をもつ２つの抵抗Ｒ１，Ｒ１が直列接続されている。抵抗Ｒ１，Ｒ１の接続点（その電位をＶＧとする）は、全差動型ＯＰアンプ５０の入力コモン端子１３に接続されている。
【００１９】
ここで、抵抗Ｒ３は本発明における第１抵抗に相当し、抵抗Ｒ２は本発明における第２抵抗に相当し、抵抗Ｒ１，Ｒ１は本発明における第３抵抗および第４抵抗に相当している。
【００２０】
この回路において、ＶＧは電源電圧ＶＤＤの１／２の電位になる。一方、定電流源１０には電源電圧ＶＤＤや温度が変動しても一定電流Ｉが流れるため、
Ｖ１＝Ｉ×Ｒ３
Ｖ２＝Ｉ×（Ｒ２＋Ｒ３）
が成立し、Ｖ１およびＶ２は電源電圧ＶＤＤおよび温度が変動しても一定となる。したがって、このＶ１およびＶ２をコモンモードフィードバック機能を有する全差動型ＯＰアンプ５０に入力信号として与えると、第１出力端子２１および第２出力端子２２の電位差（Ｖ４−Ｖ３）は、電源電圧ＶＤＤおよび温度が変動しても一定となる。さらに、Ｖ３およびＶ４の平均電位が電源電圧ＶＤＤの１／２倍になる。すなわち、
（Ｖ４＋Ｖ３）／２＝ＶＤＤ／２
である。これの詳細については後述する。
【００２１】
図２は、本発明に係る定電圧発生回路におけるコモンモードフィードバック機能付き全差動型ＯＰアンプの一般的な回路図である。この回路は、例えば、「ＣＭＯＳアナログ回路入門」（谷口研二著、ＣＱ出版株式会社、２００５年、Ｐ２１８）に記載されている。全差動型ＯＰアンプ部５１に、Ｖｉｎ＋およびＶｉｎ−が入力され、２つの出力Ｖｏ＋およびＶｏ−の平均値が、ＣＭＦＢ（コモンモードフィードバック）信号発生部５２における入力コモン端子の電位ＶＣＭと等しくなるように、ＣＭＦＢ信号発生部５２から全差動型ＯＰアンプ部５１にフィードバックがかけられる。
【００２２】
図３は、定電流源の動作を表す図である。図３（ａ）に示すように、電源電圧ＶＤＤに定電流源１０が接続されている。なお、定電流源１０に接続されている回路は省略している。この場合、図３（ｂ）に示すように、電源電圧ＶＤＤが変動しても、定電流源１０に流れる電流値Ｉ０は変動せず、一定である。
【００２３】
図４は、定電流源と直列接続された抵抗回路とその電位を表す図である。図４（ａ）に示すように、電源電圧ＶＤＤに定電流源１０が接続されており、さらに、抵抗Ｒ２およびＲ３が直列接続されている。この回路は、図１に示した回路の一部である。定電流源１０、抵抗Ｒ２およびＲ３に流れる電流値Ｉ０は変動せず、一定である。定電流源１０と抵抗Ｒ２との接続点の電位をＶ２、抵抗Ｒ２と抵抗Ｒ３との接続点の電位をＶ１とする。この場合、図４（ｂ）に示すように、電源電圧ＶＤＤが変動しても、定電流源１０に流れる電流値Ｉ０は変動せず、一定であるので、
Ｖ２＝（Ｒ２＋Ｒ３）×Ｉ０
Ｖ１＝Ｒ３×Ｉ０
となり、Ｖ１およびＶ２は電源電圧ＶＤＤが変動しても変動せず、一定値を保つ。
【００２４】
図５は、電源電圧が変化したときの抵抗回路とその電位を表す図である。図５（ａ）に示すように、電源ＶＤＤとグランドとの間に２つの抵抗Ｒ１，Ｒ１が直列接続されている。この回路は、図１に示した回路の一部である。抵抗Ｒ１，Ｒ１の接続点の電位をＶＧとすると、
ＶＧ＝（Ｒ１／２Ｒ１）×ＶＤＤ＝ＶＤＤ／２
となり、ＶＧは電源電圧ＶＤＤの１／２の電位になる。したがって、図５（ｂ）に示すように、ＶＧは電源電圧ＶＤＤの変動に応じて変動する。
【００２５】
図６は、定電圧発生回路１０１の動作を説明する図である。図６（ａ）に示すように、コモンモードフィードバック機能つき全差動型ＯＰアンプ５０の入力コモン端子１３に、抵抗Ｒ１，Ｒ１の接続点の電位ＶＧをコモンモード電圧ＶＣＭとして供給すると、入力信号Ｖ１およびＶ２は、ＶＣＭを基準電位にして出力される。ＶＣＭは電源電圧ＶＤＤに応じて変動するから、図６（ｂ）に示すように、電源電圧ＶＤＤの変動によってもたらされるＶＣＭの変動に対応して、出力端子２１，２２から出力される電圧Ｖ４およびＶ３は、同様に変動した波形になる。すなわち、全差動型ＯＰアンプ５０からは、Ｖ３およびＶ４の平均電位が常にＶＣＭに等しくなるように、電圧Ｖ３，Ｖ４が出力される。
【００２６】
図３〜図６に示した電源電圧ＶＤＤに対応する変動特性をもつ定電圧発生回路１０１は、例えばアナログ信号をデジタル信号に変換する場合に有用である。Ａ／Ｄ変換回路において、仮にアナログ信号の最大振幅が２Ｖの場合、入力されたアナログ信号量が１Ｖ以上ならば最上位ビットは１と判定し、１Ｖ未満ならば０と判定する。このような判定をする回路は比較器と呼ばれるが、ここで比較の基準となる電圧１Ｖはデジタル（１／０）判定の基準となる。Ａ／Ｄ変換誤差を生じないためには、電源電圧ＶＤＤが変動しても、この基準電圧値は変動してはならない。
【００２７】
電源電圧ＶＤＤに依存しない一定電圧は、図４に示した定電流源１０と抵抗Ｒ２およびＲ３との直列接続回路でも実現できる。もし、Ａ／Ｄ変換回路の入力信号を差動信号として与えないのであれば、これで十分である。しかし、精度のよいＡ／Ｄ変換回路を実現するためには、Ａ／Ｄ変換を行う入力信号を差動信号で与える必要がある。これによって入力信号はノイズの影響を受けにくくなる。
【００２８】
差動信号の中点（２つの信号の出力振幅の平均値）は、仮想グランド（またはＡＣグランド）と呼ばれる。図１で示したＶＧがこの仮想グランドに相当する。Ａ／Ｄ変換の回路動作は仮想グランドを基準に行われる。従って、基準電位（図１ではコモンモード電圧ＶＣＭ）はすべて仮想グランドを基準にして発生させるのが理想である。本発明は、仮想グランドを基準にして基準電圧を発生させる手段を提供する。
【００２９】
図７は、増幅器の動作を示す概念図である。増幅器（アンプ）にアナログの微小信号が入力され、その増幅信号が出力される。ここで、仮想グランドＶＧは一般に電源電圧ＶＤＤの１／２近辺に設定される。その理由は、微小信号の増幅率をなるべく大きくとりたいからである。すなわち、アナログ回路では、微小なアナログ信号を増幅してノイズの影響を受けにくくした上で信号処理を行うが、アナログ増幅器の仮想グランドＶＧをＶＤＤ／２とすると、増幅信号の振幅は最大の電源電圧ＶＤＤまで大きくできる。また、一般に増幅器は電源電圧ＶＤＤの１／２近辺がもっとも直線性が高く、特性が良いのも大きな理由である。
【００３０】
この場合、仮想グランドＶＧは電源電圧ＶＤＤの変動に応じて同じように変動し、基準電圧は仮想グランドＶＧに対して常に一定値になるようにするのが望ましい。図１の回路においては、電源電圧ＶＤＤの変動に応じて変動する仮想グランドＶＧを基準として、基準電圧であるコモンモード電圧ＶＣＭを生成することができる。
【００３１】
図８は、第２の実施形態に係る定電圧発生回路１０２の回路図である。図１に示した第１の実施形態に係る定電圧発生回路１０１との相違点は、定電流源１０が、電源電圧ＶＤＤと抵抗Ｒ２との間ではなく、抵抗Ｒ３とグランドの間に接続される点である。この回路においても、ＶＧ＝ＶＤＤ／２となるように、同じ抵抗値をもったＲ１，Ｒ１の接続点から仮想グランドＶＧを取り出しているが、２つの抵抗値を異なる値とし、それらの接続点にＶＤＤ／２以外の電位を発生させ、この電位を全差動型ＯＰアンプ５０の入力コモン端子１３に仮想グランドＶＧとして与えてもよいことは言うまでもない。
【００３２】
図９は、第３の実施形態に係る定電圧発生回路１０３の回路図である。全差動型ＯＰアンプ５０は、第１入力端子１１、第２入力端子１２、第１出力端子２１、第２出力端子２２および入力コモン端子１３を備える。電源ＶＤＤに第１抵抗１が接続され、第１抵抗１に第２抵抗２が直列接続され、第２抵抗２に定電流源であるＦＥＴ１０のドレインが接続され、ＦＥＴ１０のソースがグランドに接続されている。ＦＥＴ１０のゲートの電位により、ＦＥＴ１０のドレイン−ソース間を流れる電流が制御される。
【００３３】
第１抵抗１と第２抵抗２との接続点が、全差動型ＯＰアンプ５０の第１入力端子１１に接続され、第２抵抗２とＦＥＴ１０のドレインとの接続点が、第２入力端子１２に接続される。
【００３４】
また、電源ＶＤＤに第５抵抗５が接続され、第５抵抗５に第６抵抗６が直列接続され、第６抵抗６に第７抵抗７が直列接続され、第７抵抗７に第８抵抗８が直列接続され、第８抵抗８の一端はグランドに接続されている。なお、第５抵抗５および第６抵抗６は第３抵抗３を構成し、第７抵抗７および第８抵抗８は第４抵抗４を構成する。第３抵抗３と第４抵抗４との接続点、すなわち、第６抵抗６と第７抵抗７との接続点が、全差動型ＯＰアンプ５０の入力コモン端子１３と第３出力端子２３に接続されている。第３出力端子２３の電位（＝入力コモン端子１３の電位）はＶｍｉｄであり、これが前述の基準電圧となる。
【００３５】
第５抵抗５と第６抵抗６との接続点の電位Ｖｄｐ２は、第４出力端子２４から出力される。第７抵抗７と第８抵抗８との接続点の電位Ｖｄｐ１は、第５出力端子２５から出力される。このようにすることで、定電圧発生回路１０３を特に１．５ｂ構成のパイプラインＡ／Ｄ変換回路に適用する場合、これらの出力端子２４，２５から２つのレファレンス電圧を供給することができる。
【００３６】
また、第１出力端子２１に第１コンデンサ３１が、第２出力端子２２に第２コンデンサ３２が、入力コモン端子１３および第３出力端子２３に第３コンデンサ３３がそれぞれ接続され、各コンデンサの一端はグランドに接続されている。このようにすることで、出力電圧波形の平滑化、および、安定化が図れる。なお、第１出力端子２１の電位はＶｔｏｐ、第２出力端子２２の電位はＶｂｏｔである。
【００３７】
図１０は、本発明に係るＡ／Ｄ変換回路の実施形態を示している。図８の定電圧発生回路１０２と、Ａ／Ｄ変換ブロック６１とを接続して、Ａ／Ｄ変換回路が構成される。１．５ｂ構成のＡ／Ｄ変換回路は、オフセット等、実際にＩＣチップ化する際に生じるＡ／Ｄ変換誤差の問題を回避するために考案され、現在のパイプライン型Ａ／Ｄ変換回路としては最もよく使われている。
【００３８】
図１０に示すように、Ａ／Ｄ変換ブロック６１の３つの入力端子のうち、上から２番目の仮想グランド端子に、定電圧発生回路１０２における全差動型ＯＰアンプ５０の入力コモン端子１３の電位ＶＣＭが入力される。また、Ａ／Ｄ変換ブロック６１の残りの２つの入力端子に、全差動型ＯＰアンプ５０の第１出力端子２１と第２出力端子２２から出力される電圧が入力される。
【００３９】
図１１は、本発明に係るＡ／Ｄ変換回路の他の実施形態を示している。ここでは、図１０の回路で示したＡ／Ｄ変換ブロック６１におけるＸ２アンプの代わりに、全差動型ＯＰアンプを使用したＡ／Ｄ変換ブロック６２が、図８の定電圧発生回路１０２と接続されている。
【００４０】
図１１に示すように、Ａ／Ｄ変換ブロック６２の全差動型ＯＰアンプにおける２つの入力端子にそれぞれ対応する、合計６つの入力端子のうち、上から２番目と５番目の仮想グランド端子に、定電圧発生回路１０２における全差動型ＯＰアンプ５０の入力コモン端子１３の電位ＶＣＭが入力される。また、Ａ／Ｄ変換ブロック６２の残りの４つの入力端子に、全差動型ＯＰアンプ５０の第１出力端子２１と第２出力端子２２から出力される電圧が入力される。
【００４１】
図１０および図１１に示した実施形態によれば、供給される電源電圧ＶＤＤに変動があった場合でも、変換誤差の小さいＡ／Ｄ変換回路を実現することができる。
【００４２】
本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、上記実施形態では、定電流源として１つのＦＥＴを用いたが、複数のＦＥＴを用いてもよく、ＦＥＴ以外の他の素子を用いてもよい。また、図９において、定電流源（ＦＥＴ）１０を第１抵抗１と第２抵抗２との間に直列接続する構成にしてもよい。さらに、全差動型ＯＰアンプやＡ／Ｄ変換ブロック等について、上記実施形態以外の回路構成を採用してもよい。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態に係る定電圧発生回路の回路図である。
【図２】コモンモードフィードバック機能付き全差動型ＯＰアンプの回路図である。
【図３】定電流源の動作を表す図である。
【図４】定電流源と直列接続された抵抗回路とその電位を表す図である。
【図５】電源電圧が変化したときの抵抗回路とその電位を表す図である。
【図６】第１の実施形態に係る定電圧発生回路の動作を説明する図である。
【図７】増幅器の動作を示す概念図である。
【図８】第２の実施形態に係る定電圧発生回路の回路図である。
【図９】第３の実施形態に係る定電圧発生回路の回路図である。
【図１０】Ａ／Ｄ変換回路の実施形態を示す図である。
【図１１】Ａ／Ｄ変換回路の他の実施形態を示す図である。
【符号の説明】
【００４４】
１〜８ 抵抗
１０ 定電流源
１１ 第１入力端子
１２ 第２入力端子
１３ 入力コモン端子
２１ 第１出力端子
２２ 第２出力端子
２３ 第３出力端子
２４ 第４出力端子
２５ 第５出力端子
３１〜３３ コンデンサ
５０ 全差動型ＯＰアンプ
６１、６２ Ａ／Ｄ変換ブロック
１０１〜１０３ 定電圧発生回路
【特許請求の範囲】
【請求項１】
第１入力端子、第２入力端子、第１出力端子、第２出力端子および入力コモン端子を備えた全差動型演算増幅器と、
電源とグランドとの間に直列接続された第１抵抗、第２抵抗および定電流源と、
電源とグランドとの間に直列接続された第３抵抗および第４抵抗と、を備え、
前記第２抵抗の両端子が、前記第１入力端子および前記第２入力端子にそれぞれ接続され、
前記第３抵抗と前記第４抵抗との接続点が、前記入力コモン端子に接続されていることを特徴とする定電圧発生回路。
【請求項２】
請求項１に記載の定電圧発生回路において、
前記第３抵抗が、第５抵抗および第６抵抗の直列接続で構成され、
前記第４抵抗が、第７抵抗および第８抵抗の直列接続で構成され、
前記第５抵抗と前記第６抵抗との接続点の電位を出力する第４出力端子と、
前記第７抵抗と前記第８抵抗との接続点の電位を出力する第５出力端子と、をさらに備えることを特徴とする定電圧発生回路。
【請求項３】
請求項１または請求項２に記載の定電圧発生回路において、
前記第１出力端子に接続された第１コンデンサと、
前記第２出力端子に接続された第２コンデンサと、
前記入力コモン端子に接続された第３コンデンサと、をさらに備えることを特徴とする定電圧発生回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載の定電圧発生回路と、
前記定電圧発生回路の第１出力端子および第２出力端子から出力される電圧が入力されるとともに、前記定電圧発生回路の入力コモン端子に与えられる基準電圧と同じ電圧が入力されるＡ／Ｄ変換ブロックと、
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項１】
第１入力端子、第２入力端子、第１出力端子、第２出力端子および入力コモン端子を備えた全差動型演算増幅器と、
電源とグランドとの間に直列接続された第１抵抗、第２抵抗および定電流源と、
電源とグランドとの間に直列接続された第３抵抗および第４抵抗と、を備え、
前記第２抵抗の両端子が、前記第１入力端子および前記第２入力端子にそれぞれ接続され、
前記第３抵抗と前記第４抵抗との接続点が、前記入力コモン端子に接続されていることを特徴とする定電圧発生回路。
【請求項２】
請求項１に記載の定電圧発生回路において、
前記第３抵抗が、第５抵抗および第６抵抗の直列接続で構成され、
前記第４抵抗が、第７抵抗および第８抵抗の直列接続で構成され、
前記第５抵抗と前記第６抵抗との接続点の電位を出力する第４出力端子と、
前記第７抵抗と前記第８抵抗との接続点の電位を出力する第５出力端子と、をさらに備えることを特徴とする定電圧発生回路。
【請求項３】
請求項１または請求項２に記載の定電圧発生回路において、
前記第１出力端子に接続された第１コンデンサと、
前記第２出力端子に接続された第２コンデンサと、
前記入力コモン端子に接続された第３コンデンサと、をさらに備えることを特徴とする定電圧発生回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載の定電圧発生回路と、
前記定電圧発生回路の第１出力端子および第２出力端子から出力される電圧が入力されるとともに、前記定電圧発生回路の入力コモン端子に与えられる基準電圧と同じ電圧が入力されるＡ／Ｄ変換ブロックと、
を備えることを特徴とするＡ／Ｄ変換回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２５３３１２（Ｐ２００９−２５３３１２Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９４６５３（Ｐ２００８−９４６５３）
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
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