差動増幅器、２段増幅器及びアナログ／ディジタル変換器
【課題】差動増幅器、アナログ／ディジタル変換器の帯域を広げること。
【解決手段】本発明では、差動増幅器を一対のコンパレータで構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続するとともに、第３のスイッチング手段の一端をサンプリングコンデンサの出力側に接続する。さらに、各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続する。そして、第１及び第３のスイッチング手段とスイッチングトランジスタとを接続状態に、第２のスイッチング手段を切断状態にした後に、第１及び第３のスイッチング手段とスイッチングトランジスタとを切断状態に、第２のスイッチング手段を接続状態にし、入力電圧信号と参照電圧信号との比較を行う。
【解決手段】本発明では、差動増幅器を一対のコンパレータで構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続するとともに、第３のスイッチング手段の一端をサンプリングコンデンサの出力側に接続する。さらに、各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続する。そして、第１及び第３のスイッチング手段とスイッチングトランジスタとを接続状態に、第２のスイッチング手段を切断状態にした後に、第１及び第３のスイッチング手段とスイッチングトランジスタとを切断状態に、第２のスイッチング手段を接続状態にし、入力電圧信号と参照電圧信号との比較を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器、２段増幅器及びアナログ／ディジタル変換器に関するものである。
【背景技術】
【０００２】
従来より、各種電子回路において入力電圧信号と参照電圧信号とを比較するコンパレータが広く使用されている。
【０００３】
このコンパレータとしては、図１２に示す構造のものが知られている。すなわち、コンパレータ１０１は、サンプリングコンデンサ１０２の入力側に入力電圧信号Ｖｉｎと参照電圧信号Ｖｒｅｆとを第１及び第２のスイッチ１０３，１０４を介して接続する一方、サンプリングコンデンサ１０２の出力側に、電源ＶＣＣとグランドＧＮＤとの間に２個のトランジスタ１０５，１０６を接続して構成したインバータ回路１０７を接続し、このインバータ回路１０７の入出力端子間に第３のスイッチ１０８を介設している（たとえば、特許文献１参照）。
【０００４】
そして、コンパレータ１０１は、最初に第１及び第３のスイッチ１０３，１０８を接続状態とするとともに、第２のスイッチ１０４を切断状態としておくことで、サンプリングコンデンサ１０２の入力側に入力電圧信号Ｖｉｎの電圧を印加するとともに、サンプリングコンデンサ１０２の出力側にインバータ回路１０７の閾値電圧を印加しておき、その後、第１及び第３のスイッチ１０３，１０８を切断状態とするとともに、第２のスイッチ１０４を接続状態とすることで、サンプリングコンデンサ１０２の入力側に参照電圧信号Ｖｒｅｆの電圧を印加する。
【０００５】
その際に、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも高い場合には、サンプリングコンデンサ１０２の出力側の電圧がインバータ回路１０７の閾値電圧よりも低くなり、インバータ回路１０７によってＨレベルの信号を出力する。一方、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも低い場合には、サンプリングコンデンサ１０２の出力側の電圧がインバータ回路１０７の閾値電圧よりも高くなり、インバータ回路１０７によってＬレベルの信号を出力する。
【特許文献１】特開平１０−１４５１９５号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記従来のコンパレータ１０１にあっては、サンプリングコンデンサ１０２の出力側にインバータ回路１０７を接続していたために、動作可能な入力電圧信号Ｖｉｎの帯域を広くすることができなかった。
【０００７】
これは、従来のコンパレータ１０１では、入力電圧信号Ｖｉｎのカットオフ周波数がインバータ回路１０７を構成する２個のトランジスタ１０５，１０６の周波数特性によって決定されるために、動作可能な入力電圧信号Ｖｉｎの帯域を広くすると、コンパレータ１０１の消費電力が大幅に増大するとともに、コンパレータ１０１の特性が劣化してしまうからである。
【０００８】
すなわち、従来のコンパレータ１０１では、トランジスタ１０５，１０６の周波数特性を向上させるためには、各トランジスタ１０５，１０６のトランスコンダクタンスを大きくする必要があり、そのためには、各トランジスタ１０５，１０６に通電する直流電流を大きくしなければならず、それに伴って消費電力が増大してしまうのである。また、従来のコンパレータ１０１では、各トランジスタ１０５，１０６に多大な直流電流を通電できるようにするためには、各トランジスタ１０５，１０６のサイズを大きくしなければならず、各トランジスタ１０５，１０６のサイズを大きくしたことによって各トランジスタ１０５，１０６の寄生容量も増大してしまい、それに伴ってコンパレータ１０１の特性が劣化してしまうのである。
【０００９】
このように、従来のコンパレータ１０１では、サンプリングコンデンサ１０２の出力側にインバータ回路１０７を接続していたために、入力電圧信号Ｖｉｎの広帯域化に伴って消費電力の増大や特性劣化が生じてしまうことから、動作可能な入力電圧信号Ｖｉｎの帯域を広くすることができなかった。
【００１０】
そこで、本発明では、サンプリングコンデンサの出力側にインバータ回路を接続しない構成とすることでコンパレータの広帯域化を図ることができるようにするとともに、このコンパレータを差動増幅器やアナログ／ディジタル変換器に適用することで、差動増幅器やアナログ／ディジタル変換器の広帯域化を図ることができるようにした。
【課題を解決するための手段】
【００１１】
すなわち、請求項１に係る本発明では、差動接続した一対のコンパレータを有し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であって、前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にした差動増幅器を提供するものである。
【００１２】
また、請求項２に係る本発明では、２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、前段の差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とする２段増幅器を提供するものである。
【００１３】
また、請求項３に係る本発明では、入力電圧信号と複数の異なる参照電圧信号とを複数の差動増幅器でそれぞれ比較してディジタル信号に変換するように構成したアナログ／ディジタル変換器において、前記差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とするアナログ／ディジタル変換器を提供するものである。
【発明の効果】
【００１４】
本発明では、コンパレータの広帯域化を図ることができ、かかるコンパレータを差動増幅器やアナログ／ディジタル変換器に適用することで、差動増幅器やアナログ／ディジタル変換器の広帯域化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
本発明に係るコンパレータは、サンプリングコンデンサの出力側にインバータ回路を接続しない構成とすることで広帯域化を図ることができるようにしたものである。
【００１６】
すなわち、サンプリングコンデンサの入力側には、入力電圧信号と参照電圧信号とを第１及び第２のスイッチング手段を介して印加している。一方、サンプリングコンデンサの出力側には、出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続している。
【００１７】
ここで、第３のスイッチング手段は、複数個のスイッチングトランジスタを直列接続して構成している。
【００１８】
そして、本発明に係るコンパレータは、第１及び第３のスイッチング手段を接続状態とするとともに、第２のスイッチング手段を切断状態とした後に、第１及び第３のスイッチング手段を切断状態とするとともに、第２のスイッチング手段を接続状態とすることによって、入力電圧信号と参照電圧信号との比較を行うようにしている。
【００１９】
このように、本発明に係るコンパレータでは、サンプリングコンデンサの出力側にインバータ回路を接続する替わりに出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続することによって、出力トランジスタの特性に起因する周波数特性を向上させることができるとともに、入力電圧信号のサンプリング可能な帯域が第１及び第３のスイッチング手段で決定されるようにしている。
【００２０】
そのため、第３のスイッチング手段のＯＮ抵抗を低減させることで、コンパレータのサンプリング帯域を広げることができる。
【００２１】
そして、第３のスイッチング手段としてスイッチングトランジスタを用いた場合には、そのスイッチングトランジスタのサイズを大きくするだけで、通電する直流電流を増加させることなくＯＮ抵抗を容易に低減することができる。
【００２２】
しかも、第３のスイッチング手段として複数個のスイッチングトランジスタを直列接続した場合には、各スイッチングトランジスタが有する寄生ダイオードも直列接続されることになり、この寄生ダイオードを介して第３のスイッチング手段に逆向きの電流が流れるのを防止することができ、これによって、コンパレータの誤動作を未然に防止することができる。
【００２３】
なお、本発明に係るコンパレータは、各種電子回路に適用することができるものであり、たとえば、アナログ／ディジタル変換器にも適用することができる。
【００２４】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２５】
本発明に係るコンパレータＡは、図１に示すように、サンプリングコンデンサＣ１の入力側に入力電圧信号Ｖｉｎを第１のスイッチング手段としてのＮ型のスイッチングトランジスタＴ１を介して印加するとともに、サンプリングコンデンサＣ１の入力側に参照電圧信号Ｖｒｅｆを第２のスイッチング手段としてのＮ型のスイッチングトランジスタＴ２を介して印加している。
【００２６】
ここで、スイッチングトランジスタＴ１のゲート端子には、第１の制御信号ＣＬＫ１を印加しており、スイッチングトランジスタＴ２のゲート端子には、第２の制御信号ＣＬＫ２を印加している。
【００２７】
また、コンパレータＡは、サンプリングコンデンサＣ１の出力側にＰ型の出力トランジスタＴ４のゲート端子をソースフォロワ接続するとともに、サンプリングコンデンサＣ１の出力側に、同サンプリングコンデンサＣ１の出力側の電圧を一定電圧（グランド電圧）にするための第３のスイッチング手段としてのスイッチングトランジスタＴ３を接続している。
【００２８】
ここで、スイッチングトランジスタＴ３のゲート端子には、第３の制御信号ＣＬＫ３を印加している。
【００２９】
出力トランジスタＴ４は、ソース端子に電源ＶＣＣを定電流源Ｉ１を介して接続するとともに、ドレイン端子にグランドＧＮＤを接続しており、ソース端子から出力信号を取り出すようにしている。
【００３０】
そして、コンパレータＡは、図２に示すタイミングで変化する第１〜第３の制御信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３によって制御されており、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によってスイッチングトランジスタＴ１，Ｔ３を接続状態とするとともに、第２の制御信号ＣＬＫ２によってスイッチングトランジスタＴ２を切断状態とすることで、サンプリングコンデンサＣ１の入力側に入力電圧信号Ｖｉｎの電圧を印加するとともに、サンプリングコンデンサＣ１の出力側に一定電圧（グランド電圧）を印加した状態としておき、その状態で入力電圧信号Ｖｉｎのサンプリングを行い、その後、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によってスイッチングトランジスタＴ１，Ｔ３を切断状態とするとともに、第２の制御信号ＣＬＫ２によってスイッチングトランジスタＴ２を接続状態とすることで、サンプリングコンデンサＣ１の入力側に参照電圧信号Ｖｒｅｆの電圧を印加した状態として、第３の制御信号ＣＬＫ３が接続状態から切断状態に変化した時点での入力電圧信号Ｖｉｎの電圧と参照電圧信号Ｖｒｅｆの電圧とを比較する。
【００３１】
その際に、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも高い場合には、サンプリングコンデンサＣ１の出力側の電圧が降下してＬレベルの信号を出力し、一方、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも低い場合には、サンプリングコンデンサＣ１の出力側の電圧が上昇してＨレベルの信号を出力する。
【００３２】
したがって、コンパレータＡは、第３の制御信号ＣＬＫ３が接続状態にある場合に入力電圧信号Ｖｉｎのサンプリングを行い、第３の制御信号ＣＬＫ３が切断状態に変化した場合に入力電圧信号Ｖｉｎの電圧と参照電圧信号Ｖｒｅｆの電圧とを比較するように動作しており、サンプルホールド機能を有していることになる。
【００３３】
このように、本発明に係るコンパレータＡでは、サンプリングコンデンサＣ１の出力側にインバータ回路を接続する替わりに出力トランジスタＴ４をソースフォロワ接続又はエミッタフォロワ接続することによって、出力トランジスタＴ４の特性に起因する周波数特性を向上させることができるとともに、入力電圧信号Ｖｉｎのサンプリング可能な帯域が第１及び第３のスイッチング手段で決定されるようにしている。
【００３４】
そのため、第３のスイッチング手段のＯＮ抵抗を低減させることで、コンパレータＡのサンプリング帯域を広げることができる。
【００３５】
そして、第３のスイッチング手段としてスイッチングトランジスタＴ３を用いた場合には、そのスイッチングトランジスタＴ３のサイズを大きくするだけで、通電する直流電流を増加させることなくＯＮ抵抗を容易に低減することができる。
【００３６】
なお、スイッチング手段としては、スイッチングトランジスタに限られず、各種のスイッチング素子を使用することができる。また、トランジスタは、ＦＥＴに限られず、バイポーラトランジスタを使用することもでき、特に出力トランジスタＴ４としてバイポーラトランジスタを使用する場合には、サンプリングコンデンサＣ１とエミッタフォロワ接続することになる。
【００３７】
また、第３のスイッチング手段は、複数個のスイッチングトランジスタを直列接続して構成することもできる。
【００３８】
すなわち、図３に示すコンパレータＢでは、第３のスイッチング手段として、２個のＮ型のスイッチングトランジスタＴ３，Ｔ５を直列接続し、各スイッチングトランジスタＴ３，Ｔ５のゲート端子に第２の制御信号ＣＬＫ２を印加している。
【００３９】
このように、本発明に係るコンパレータＢでは、第３のスイッチング手段として複数個のスイッチングトランジスタＴ３，Ｔ５を直列接続しているため、各スイッチングトランジスタＴ３，Ｔ５が有する寄生ダイオードも直列接続されることになり、この寄生ダイオードを介して第３のスイッチング手段に逆向きの電流が流れるのを防止することができ、これによって、コンパレータＢの誤動作を未然に防止することができる。
【００４０】
上記のコンパレータＡ，Ｂは、２個（一対）を差動接続することによって、差動増幅器として使用することもできる。
【００４１】
すなわち、図４に示す差動増幅器Ｃは、一対のコンパレータＡ，Ａ’を差動接続して構成したものである。ここで、コンパレータＡ’は、コンパレータＡと同様の構成となっており、同一の機能を有する素子の符号にはダッシュを付している。
【００４２】
この差動増幅器Ｃでは、一対のサンプリングコンデンサＣ１，Ｃ１’の間に第２の制御信号で断続制御されるＮ型のスイッチングトランジスタＴ６を介設して、入力インピーダンスの低減を図っている。
【００４３】
また、図５に示す差動増幅器Ｄは、一対のコンパレータＢ，Ｂ’を差動接続して構成したものである。ここで、コンパレータＢ’は、コンパレータＢと同様の構成となっており、同一の機能を有する素子の符号にはダッシュを付している。
【００４４】
すなわち、差動増幅器Ｄは、差動接続した一対のコンパレータＢ，Ｂ’を有し、各コンパレータＢ，Ｂ’は、サンプリングコンデンサＣ１，Ｃ１’の入力側に入力電圧信号Ｖｉｎと参照電圧信号Ｖｒｅｆとを第１のスイッチング手段としてのＮ型のスイッチングトランジスタＴ１，Ｔ１’及び第２のスイッチング手段としてのＮ型のスイッチングトランジスタＴ２，Ｔ２’を介してそれぞれ印加する一方、サンプリングコンデンサＣ１，Ｃ１’の出力側にＰ型の出力トランジスタＴ４，Ｔ４’のゲート端子をソースフォロワ接続するとともに、サンプリングコンデンサＣ１，Ｃ１’の出力側を一定電圧にするための第３のスイッチング手段としてのスイッチングトランジスタＴ３，Ｔ３’の一端をサンプリングコンデンサＣ１，Ｃ１’の出力側に接続し、スイッチングトランジスタＴ１，Ｔ１’，Ｔ３，Ｔ３’を接続状態とするとともに、スイッチングトランジスタＴ２，Ｔ２’を切断状態とした後に、スイッチングトランジスタＴ１，Ｔ１’，Ｔ３，Ｔ３’を切断状態とするとともに、スイッチングトランジスタＴ２，Ｔ２’を接続状態とすることによって、入力電圧信号Ｖｉｎと参照電圧信号Ｖｒｅｆとの比較を行うようした差動増幅器であって、各スイッチングトランジスタＴ３，Ｔ３’の他端に共通のスイッチングトランジスタＴ５を接続し、スイッチングトランジスタＴ３，Ｔ３’を接続状態にするときにスイッチングトランジスタＴ５を接続状態にし、スイッチングトランジスタＴ３，Ｔ３’を切断状態にするときにスイッチングトランジスタＴ５を切断状態にしている。
【００４５】
また、上記のコンパレータＡ，Ｂは、アナログ／ディジタル変換器に組み込むこともできる。
【００４６】
以下に、上記のコンパレータＡ，Ｂをアナログ／ディジタル変換器に適用した場合の一実施例について説明する。なお、ここでは、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００４７】
本発明に係るアナログ／ディジタル変換器１は、図６に示すように、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、同比較手段４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。なお、このアナログ／ディジタル変換器１では、比較手段４に上記のサンプルホールド機能を有するコンパレータＡ，Ｂを適用しているため、入力端子Ｔｉｎとホールド信号線６との間に、アナログ信号をサンプルホールドするためのサンプルホールド手段を設けていない。
【００４８】
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔｒｔと低電位側の基準電位となる低電位側基準電源端子Ｔｒｂとの間に１６個の同一抵抗値を有する抵抗Ｒ１〜Ｒ１６を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を１６個の抵抗Ｒ１〜Ｒ１６で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線７，８又は下位ビット側参照電圧信号線９，１０から出力するようにしている。
【００４９】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔｒｔから４個目の抵抗Ｒ４と５個目の抵抗Ｒ５との間、及び低電位側基準電源端子Ｔｒｂから４個目の抵抗Ｒ１３と５個目の抵抗Ｒ１２との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線７，８をそれぞれ接続する一方、高電位側基準電源端子Ｔｒｔから１個目の抵抗Ｒ１と２個目の抵抗Ｒ２との間、及び高電位側基準電源端子Ｔｒｔから３個目の抵抗Ｒ３と４個目の抵抗Ｒ４との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線９，１０を連動連結したスイッチＳＷ１，ＳＷ２を介してそれぞれ接続しており、同下位ビット側参照電圧信号線９，１０は、高電位側基準電源端子Ｔｒｔから７個目の抵抗Ｒ７と８個目の抵抗Ｒ８との間、及び高電位側基準電源端子Ｔｒｔから５個目の抵抗Ｒ５と６個目の抵抗Ｒ６との間に連動連結したスイッチＳＷ３，ＳＷ４を介して接続されるとともに、高電位側基準電源端子Ｔｒｔから９個目の抵抗Ｒ９と１０個目の抵抗Ｒ１０との間、及び高電位側基準電源端子Ｔｒｔから１１個目の抵抗Ｒ１１と１２個目の抵抗Ｒ１２との間に連動連結したスイッチＳＷ５，ＳＷ６を介して接続され、さらには、高電位側基準電源端子Ｔｒｔから１５個目の抵抗Ｒ１５と１６個目の抵抗Ｒ１６との間、及び高電位側基準電源端子Ｔｒｔから１３個目の抵抗Ｒ１３と１４個目の抵抗Ｒ１４との間に連動連結したスイッチＳＷ７，ＳＷ８を介して接続されている。
【００５０】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチＳＷ１〜ＳＷ８を切断状態として、上位ビット側参照電圧信号線７，８から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチＳＷ１〜ＳＷ８だけを接続状態として、下位ビット側参照電圧信号線９，１０から参照電圧を出力するようにしている。
【００５１】
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段１１とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段１２とから構成している。ここで、上位ビット側比較手段１１と下位ビット側比較手段１２とは同様の構成となっているため、以下では上位ビット側比較手段１１について説明する。
【００５２】
上位ビット側比較手段１１は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段１３と、同増幅手段１３の出力を比較・保持する比較保持手段１４とから構成している。
【００５３】
ここで、増幅手段１３は、２個の差動増幅器１５，１６を直列接続した２個の２段増幅器１７と、隣接する２段増幅器１７，１７の前段の差動増幅器１５，１５に接続されて両前段の差動増幅器１５，１５の出力を差動増幅する補完増幅器１８とから構成している。なお、２段増幅器１７は、２個の差動増幅器１５，１６を直列接続した場合だけに限られず、３個以上の差動増幅器を直列接続した構成とすることもできる。
【００５４】
各２段増幅器１７は、図７及び図８に模式的に示すように、２個の差動増幅器１５，１６を直列接続しており、前段の差動増幅器１５は、上記したコンパレータＡ，Ｂを組み込んだ差動増幅器Ｃ，Ｄと同様の構成となっており、同相側入力端子１９にホールド信号線６を接続するとともに、逆相側入力端子２０に上位ビット側参照電圧信号線７（８）を接続している。
【００５５】
後段の差動増幅器１６は、差動増幅回路２１に負荷回路２２を接続するとともに、同負荷回路２２に負荷切換手段２３を接続し、同負荷切換手段２３によって、負荷回路２２の全体を差動増幅回路２１の負荷とする全体負荷と、負荷回路２２の一部分を差動増幅回路２１の負荷とする部分負荷とに切換えることで差動増幅回路２１の利得を増減できるようにしている。
【００５６】
そして、各２段増幅器１７は、後段の差動増幅器１６の利得を増大させることによって前段の差動増幅器１５のオフセット電圧を見かけ上圧縮するオフセット圧縮機能を有している。
【００５７】
以下に、各２段増幅器１７の具体的な構造について、図９に基づいて説明する。
【００５８】
前段の差動増幅器１５は、上記したコンパレータＡ，Ｂを組み込んだ差動増幅器Ｃ，Ｄと同様の構成となっており、出力トランジスタＴ４，Ｔ４’にトランジスタＴ２１，Ｔ２２をカスコード接続している。すなわち、トランジスタＴ４，Ｔ４’のソース端子にトランジスタＴ２１，Ｔ２２のソース端子を接続し、同トランジスタＴ２１，Ｔ２２のゲート端子に所定のバイアス電圧Ｖｂ１を印加しており、同トランジスタＴ２１，Ｔ２２のドレイン端子から前段の差動増幅器１５の出力を取り出している。
【００５９】
前段の差動増幅器１５と後段の差動増幅器１６との間には、前段の差動増幅器１５の出力振幅を制限するための振幅制限手段２４を設けている。
【００６０】
かかる振幅制限手段２４は、トランジスタＴ２１，Ｔ２２のドレイン端子に負荷抵抗Ｒ２１，Ｒ２２を接続し、両負荷抵抗Ｒ２１，Ｒ２２とグランドＧＮＤとの間に抵抗Ｒ３０を接続して構成している。ここで、負荷抵抗Ｒ２１，Ｒ２２によって前段の差動増幅器１５の出力振幅を制限しており、抵抗Ｒ３０によって後段の差動増幅器１６の入力信号のＤＣ動作点を最適な電圧に調整している。
【００６１】
後段の差動増幅器１６は、カスコード接続したＰ型のトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２を差動接続しており、同トランジスタＴ３１，Ｔ３２は、ゲート端子に前段の差動増幅器１５の出力（トランジスタＴ２１，Ｔ２２のドレイン端子）を接続し、ソース端子と電源ＶＣＣとの間に電流源Ｉ４を接続し、ドレイン端子にトランジスタＴ４１，４２のソース端子を接続し、さらに、同トランジスタＴ４１，Ｔ４２は、ゲート端子に所定のバイアス電圧Ｖｂ２を印加し、ドレイン端子に同相側出力端子２５と逆相側出力端子２６を接続している。
【００６２】
また、後段の差動増幅器１６は、差動対をなすカスコード接続したＰ型のトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２にカスコード接続したＮ型のトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２を接続するとともに、同カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちの一方のトランジスタＴ６１，Ｔ６２にスイッチングトランジスタＴ５１，Ｔ５２を並列接続しており、同スイッチングトランジスタＴ５１，Ｔ５２は、他方のトランジスタＴ７１，Ｔ７２に直列接続している。
【００６３】
すなわち、トランジスタＴ４１，Ｔ４２のドレイン端子にトランジスタＴ６１，Ｔ６２のドレイン端子を接続し、同トランジスタＴ６１，Ｔ６２は、ゲート端子に所定のバイアス電圧Ｖｂ３を印加するとともに、ソース端子にトランジスタＴ７１，Ｔ７２のドレイン端子を接続し、さらに、同トランジスタＴ７１，Ｔ７２は、ソース端子をグランドＧＮＤに接続している。また、トランジスタＴ４１，Ｔ４２のドレイン端子にスイッチングトランジスタＴ５１，Ｔ５２のドレイン端子をトランジスタＴ６１，Ｔ６２と並列に接続しており、同スイッチングトランジスタＴ５１，Ｔ５２は、ゲート端子にクロック信号ＣＬＫを印加するとともに、ソース端子にトランジスタＴ７１，Ｔ７２のゲート端子を直列接続している。
【００６４】
ここで、後段の差動増幅器１６は、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２によって負荷回路２２を構成しており、スイッチング素子であるスイッチングトランジスタＴ５１，Ｔ５２によって負荷切換手段２３を構成している。
【００６５】
そして、後段の差動増幅器１６は、スイッチングトランジスタＴ５１，Ｔ５２を切断状態とした場合には、負荷回路２２の全体が負荷（全体負荷）となり、その場合には、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２によるカスコード負荷となって負荷が低減し、これにより、後段の差動増幅器１６の利得は増大し、一方、スイッチングトランジスタＴ５１，Ｔ５２を接続状態とした場合には、負荷回路２２の一部分が負荷（部分負荷）となり、その場合にはトランジスタＴ７１，Ｔ７２によるダイオード負荷となって負荷が増大し、これにより、後段の差動増幅器１６の利得は低減する。
【００６６】
また、後段の差動増幅器１６は、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちのダイオード負荷となるトランジスタＴ７１，Ｔ７２に、ダイオード負荷時に印加される電圧を保持する電圧保持手段２７としてのコンデンサＣ１１，Ｃ１２を接続している。すなわち、トランジスタＴ７１，Ｔ７２のゲート端子とグランドＧＮＤとの間にコンデンサＣ１１，Ｃ１２を接続している。
【００６７】
次に、上記２段増幅器１７の動作について説明する。
【００６８】
２段増幅器１７は、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によって第１及び第３のスイッチング手段を接続状態にするとともに第２の制御信号ＣＬＫ２によって第２のスイッチング手段を切断状態にして、前段の差動増幅器１５の同相側入力端子１９及び逆相側入力端子２０にアナログ信号の電圧を印加するリセットモードと、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によって第１及び第３のスイッチング手段を切断状態にするとともに第２の制御信号ＣＬＫ２によって第２のスイッチング手段を接続状態にして、前段の差動増幅器１５逆相側入力端子２０に参照電圧を印加する比較モードとを交互に繰返す。
【００６９】
そして、リセットモード時には、負荷切換手段２３（スイッチングトランジスタＴ５１，Ｔ５２）を接続状態にして、後段の差動増幅器１６の負荷をダイオード負荷とし、後段の差動増幅器１６の利得を低減させ、一方、比較モード時には、負荷切換手段２３（スイッチングトランジスタＴ５１，Ｔ５２）を切断状態にして、後段の差動増幅器１６の負荷をカスコード負荷とし、後段の差動増幅器１６の利得を増大させるようにしている。すなわち、２段増幅器１７は、後段の差動増幅器１６の利得をリセットモード時よりも比較モード時のほうが大きくなるようにしている。
【００７０】
このように、後段の差動増幅器１６の利得を増大させることによって、２段増幅器１７は、前段の差動増幅器１５のオフセット電圧を見かけ上圧縮するようにしている。
【００７１】
すなわち、前段の差動増幅器１５のオフセット電圧をＶｏｓ、リセットモード時（ダイオード負荷時）の利得をＧｒ、比較モード時（カスコード負荷時）の利得をＧｃ、出力電圧をＶｏｕｔ、比較時の入力電圧をＶｉｎとすると、リセットモード時の出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｇｒ・Ｖｏｓ
となり、一方、比較時の出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｇｃ・Ｖｉｎ
となることから、
Ｇｒ・Ｖｏｓ＝Ｇｃ・Ｖｉｎ
となり、
Ｖｉｎ＝Ｖｏｓ・Ｇｒ／Ｇｃ
となる。すなわち、２段増幅器１７の入力換算オフセットは、Ｖｏｓ・Ｇｒ／Ｇｃと表せる。かかる入力換算オフセットから、２段増幅器１７では、前段の差動増幅器１５のオフセット電圧がＧｒ／Ｇｃ倍に圧縮することになる。
【００７２】
したがって、リセットモード時の利得Ｇｒを小さくする一方、比較モード時の利得Ｇｃを大きくして、両利得の比（Ｇｒ／Ｇｃ）を小さくすることによって、２段増幅器１７のオフセット圧縮効果を増大させることができ、比較モード時の精度を向上させることができる。
【００７３】
ここで、図９に示した２段増幅器１７では、リセットモード時の利得Ｇｒは、前段の差動増幅器１５の利得をＡ、トランジスタＴ３１，Ｔ３２のトランスコンダクタンスをｇｍ１、トランジスタＴ７１，Ｔ７２のトランスコンダクタンスをｇｍ２とすると、
Ｇｒ＝Ａ・ｇｍ１／ｇｍ２
となる。そのため、リセットモード時の利得Ｇｒをより一層小さくするには、トランジスタＴ３１，Ｔ３２のトランスコンダクタンスｇｍ１を小さくする一方、トランジスタＴ７１，Ｔ７２のトランスコンダクタンスｇｍ２を大きくすればよい。そこで、図９に示した２段増幅器１７では、物性上、トランジスタＴ３１，Ｔ３２としてトランスコンダクタンスが小さいＰチャンネル型のトランジスタを用い、一方、トランジスタＴ７１，Ｔ７２としてトランスコンダクタンスが大きいＮチャンネル型のトランジスタを用いている。なお、リセットモード時や比較モード時の動作速度はトランジスタＴ７１，Ｔ７２のトランスコンダクタンスｇｍ２によって支配的に決定されるため、トランジスタＴ７１，Ｔ７２のトランスコンダクタンスｇｍ２を大きくすることによって、高速動作が可能となる。
【００７４】
次に、上記アナログ／ディジタル変換器１の動作について図１０に基づいて説明する。
【００７５】
アナログ／ディジタル変換器１は、クロック信号ＣＬＫに同期して動作するようにしている。
【００７６】
そして、サンプルホールド手段２は、クロック信号ＣＬＫの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号ＣＬＫが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００７７】
上位ビット側の増幅手段１３は、クロック信号ＣＬＫの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００７８】
また、上位ビット側の比較保持手段１４は、クロック信号ＣＬＫの立上がりに同期してリセットされ、クロック信号ＣＬＫの立下がりに同期して増幅手段１３の出力を保持する。
【００７９】
そして、上位ビット側の比較保持手段１４で保持された出力を論理処理手段５で論理処理し、上位ビット側のディジタル信号を生成するとともに、参照電圧生成手段３によって下位ビット側の参照電圧を生成する。
【００８０】
一方、下位ビット側の増幅手段１３は、クロック信号ＣＬＫの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００８１】
また、下位ビット側の比較保持手段１４は、クロック信号ＣＬＫの立下がりに同期してリセットされ、クロック信号ＣＬＫの立上がりに同期して増幅手段１３の出力を保持する。
【００８２】
そして、下位ビット側の比較保持手段１４で保持された出力を論理処理手段５で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号ＣＬＫの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００８３】
また、上記アナログ／ディジタル変換器１では、図６に示すように、比較手段４を１個の上位ビット側比較手段１１と１個の下位ビット側比較手段１２とから構成しているが、比較手段４としては、図１１に示すように、ホールド信号線６に一個又は複数個のサンプルホールド手段を含む複数個の上位ビット側比較手段１１とサンプルホールド手段を含む複数個の下位ビット側比較手段１２をスイッチを介してそれぞれ並列に接続し、それら複数個の上位ビット側比較手段１１や複数個の下位ビット側比較手段１２を順に動作させていくことで、アナログ／ディジタル変換器１の高速化を図ることができる。例えば、２個の１００ＭＳ／ｓ（Ｓａｍｐｌｉｎｇ／ｓｅｃｏｎｄ：サンプリング周波数）で動作する比較手段を交互に動作させることで２００ＭＳ／ｓで動作するアナログ／ディジタル変換器１となる。
【００８４】
以上に説明したように、上記差動増幅器１６では、差動増幅回路２１に負荷回路２２を接続するとともに、同負荷回路２２に負荷切換手段２３を接続し、同負荷切換手段２３によって、負荷回路２２の全体を差動増幅回路２１の負荷とする全体負荷と、負荷回路２２の一部分を差動増幅回路２１の負荷とする部分負荷とに切換えることで差動増幅回路２１の利得を増減できるようにしている。
【００８５】
そのため、利得を可変とした差動増幅器１６の負荷回路２２の回路規模を可及的に小さくすることができる。
【００８６】
また、前記負荷回路２２がカスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２を具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷としているため、負荷回路２２の構成を簡単なものとすることができ、安価な負荷回路２２とすることができるとともに、負荷回路２２の回路規模をより一層小さくすることができる。
【００８７】
特に、前記負荷回路２２をカスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２より構成し、前記負荷切換手段２３をカスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちの一方のトランジスタＴ６１，Ｔ６２に並列接続するとともに他方のトランジスタＴ７１，Ｔ７２に直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路２１の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路２１の負荷をカスコード負荷とするように構成しているため、差動増幅器１６の構成を簡単なものとすることができ、安価な差動増幅器１６とすることができるとともに、差動増幅器１６の回路規模を可及的に小さくすることができる。
【００８８】
また、前記カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちのダイオード負荷となるトランジスタＴ７１，Ｔ７２に、ダイオード負荷時に印加される電圧を保持する電圧保持手段２７を接続しているため、差動増幅器１６の利得を増減させても差動増幅回路２１のＤＣ動作点が変化せず、差動増幅器１６を安定的に高速動作させることができる。
【００８９】
また、以上に説明したように、上記２段増幅器１７は、２個の差動増幅器１５，１６を直列接続するとともに、後段の差動増幅器１６の利得を増大させることができるように構成している。
【００９０】
そのため、２段増幅器１７は、前段の差動増幅器１５のオフセット電圧を圧縮するオフセット圧縮機能を有しており、かかるオフセット圧縮機能によって２段増幅器１７の精度を向上させることができる。
【００９１】
しかも、後段の差動増幅器１６の差動増幅回路２１をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２をＮチャンネル型トランジスタで構成しているため、より一層オフセット圧縮機能の向上を図ることができる。
【００９２】
また、前段の差動増幅器１５と後段の差動増幅器１６との間に、前段の差動増幅器１５の出力振幅を制限するための振幅制限手段２４を設けているため、後段の差動増幅器１６に大振幅の信号が入力されて回路が飽和してしまうのを未然に防止することができ、応答速度の向上を図ることができる。
【００９３】
また、以上に説明したように、上記アナログ／ディジタル変換器１は、アナログ信号をサンプルホールドする機能を有する増幅手段１３でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換するように構成したものである。
【００９４】
そして、複数の参照電圧の範囲を段階的に狭めながら増幅手段１３でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換するようにしたサブレンジング型アナログ／ディジタル変換器としているため、増幅手段１３の個数を減らすことができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９５】
また、増幅手段１３を、２個の差動増幅器を直列接続した複数の２段増幅器１７と、隣接する２段増幅器１７，１７の前段の差動増幅器１５，１５に接続されて両前段の差動増幅器１５，１５の出力を差動増幅する補完増幅器１８とから構成することで補完型アナログ／ディジタル変換器としているため、増幅手段１３の個数をさらに減らすことができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９６】
しかも、２段増幅器１７が、後段の差動増幅器１６の利得を増大させることによって前段の差動増幅器１５のオフセット電圧を圧縮するオフセット圧縮機能を有しているため、２段増幅器１７の精度を向上させることができるので、アナログ／ディジタル変換器１の分解能を向上させることができるとともに、前段の差動増幅器１５の入力側のトランジスタＴ１１，Ｔ１２のサイズを小さくすることができ、これにより、サンプルホールド手段２に直接的に接続されるトランジスタＴ１１，Ｔ１２の寄生容量を小さくすることができるので、これによっても、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９７】
特に、アナログ／ディジタル変換器１の場合のように、複数の増幅器を必要とする装置の増幅器としてオフセット圧縮機能を有する増幅器を用いた場合には、各増幅器の個々のオフセット電圧を圧縮することができるだけでなく、複数個の増幅器のオフセット電圧の個体差を可及的に小さくすることができ、装置の精度を向上させることができる。
【００９８】
また、前段の差動増幅器１５としてカスコード接続したトランジスタＴ１１，Ｔ２１，Ｔ１２，Ｔ２２で差動増幅回路を構成したものを用いているため、ゲート・ドレイン間のミラー容量やドレイン・グランド間の寄生容量を除去することができるので、これによっても、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９９】
そして、後段の差動増幅器１６が、差動増幅回路２１に負荷回路２２を接続するとともに、同負荷回路２２に負荷切換手段２３を接続し、同負荷切換手段２３によって、負荷回路２２の全体を差動増幅回路２１の負荷とする全体負荷と、負荷回路２２の一部分を差動増幅回路２１の負荷とする部分負荷とに切換えることで差動増幅回路２１の利得を増減できるように構成しているため、利得を可変とした差動増幅器１６の負荷回路２２の回路規模を可及的に小さくすることができ、これによっても、アナログ／ディジタル変換器１の消費電力を低減することができる。
【０１００】
なお、上記実施の形態では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係るコンパレータを示す説明図。
【図２】制御信号のタイミングを示す説明図。
【図３】他実施例としてのコンパレータを示す説明図。
【図４】本発明に係る差動増幅器を示す説明図。
【図５】他実施例としてのコンパレータを示す説明図。
【図６】本発明に係るアナログ／ディジタル変換器を示す説明図。
【図７】増幅手段（リセットモード時）を示す模式図。
【図８】増幅手段（比較モード時）を示す模式図。
【図９】増幅手段を示す回路図。
【図１０】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図１１】他の増幅手段を示す回路図。
【図１２】従来のコンパレータを示す説明図。
【符号の説明】
【０１０２】
Ａ，Ｂ コンパレータ
Ｃ，Ｄ 差動増幅器
Ｃ１ サンプリングコンデンサ
Ｔ１、Ｔ２，Ｔ３，Ｔ５ スイッチングトランジスタ
Ｔ４ 出力トランジスタ
Ｉ１ 定電流源
１ アナログ／ディジタル変換器
２ サンプルホールド手段
３ 参照電圧生成手段
４ 比較手段
５ 論理処理手段
６ ホールド信号線
７，８ 上位ビット側参照電圧信号線
９，１０ 下位ビット側参照電圧信号線
１１ 上位ビット側比較手段
１２ 下位ビット側比較手段
１３ 増幅手段
１４ 比較保持手段
１５，１６ 差動増幅器
１７ ２段増幅器
１８ 補完増幅器
２１ 差動増幅回路
２２ 負荷回路
２３ 負荷切換手段
２４ 振幅制限手段
２７ 電圧保持手段
【技術分野】
【０００１】
本発明は、差動増幅器、２段増幅器及びアナログ／ディジタル変換器に関するものである。
【背景技術】
【０００２】
従来より、各種電子回路において入力電圧信号と参照電圧信号とを比較するコンパレータが広く使用されている。
【０００３】
このコンパレータとしては、図１２に示す構造のものが知られている。すなわち、コンパレータ１０１は、サンプリングコンデンサ１０２の入力側に入力電圧信号Ｖｉｎと参照電圧信号Ｖｒｅｆとを第１及び第２のスイッチ１０３，１０４を介して接続する一方、サンプリングコンデンサ１０２の出力側に、電源ＶＣＣとグランドＧＮＤとの間に２個のトランジスタ１０５，１０６を接続して構成したインバータ回路１０７を接続し、このインバータ回路１０７の入出力端子間に第３のスイッチ１０８を介設している（たとえば、特許文献１参照）。
【０００４】
そして、コンパレータ１０１は、最初に第１及び第３のスイッチ１０３，１０８を接続状態とするとともに、第２のスイッチ１０４を切断状態としておくことで、サンプリングコンデンサ１０２の入力側に入力電圧信号Ｖｉｎの電圧を印加するとともに、サンプリングコンデンサ１０２の出力側にインバータ回路１０７の閾値電圧を印加しておき、その後、第１及び第３のスイッチ１０３，１０８を切断状態とするとともに、第２のスイッチ１０４を接続状態とすることで、サンプリングコンデンサ１０２の入力側に参照電圧信号Ｖｒｅｆの電圧を印加する。
【０００５】
その際に、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも高い場合には、サンプリングコンデンサ１０２の出力側の電圧がインバータ回路１０７の閾値電圧よりも低くなり、インバータ回路１０７によってＨレベルの信号を出力する。一方、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも低い場合には、サンプリングコンデンサ１０２の出力側の電圧がインバータ回路１０７の閾値電圧よりも高くなり、インバータ回路１０７によってＬレベルの信号を出力する。
【特許文献１】特開平１０−１４５１９５号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記従来のコンパレータ１０１にあっては、サンプリングコンデンサ１０２の出力側にインバータ回路１０７を接続していたために、動作可能な入力電圧信号Ｖｉｎの帯域を広くすることができなかった。
【０００７】
これは、従来のコンパレータ１０１では、入力電圧信号Ｖｉｎのカットオフ周波数がインバータ回路１０７を構成する２個のトランジスタ１０５，１０６の周波数特性によって決定されるために、動作可能な入力電圧信号Ｖｉｎの帯域を広くすると、コンパレータ１０１の消費電力が大幅に増大するとともに、コンパレータ１０１の特性が劣化してしまうからである。
【０００８】
すなわち、従来のコンパレータ１０１では、トランジスタ１０５，１０６の周波数特性を向上させるためには、各トランジスタ１０５，１０６のトランスコンダクタンスを大きくする必要があり、そのためには、各トランジスタ１０５，１０６に通電する直流電流を大きくしなければならず、それに伴って消費電力が増大してしまうのである。また、従来のコンパレータ１０１では、各トランジスタ１０５，１０６に多大な直流電流を通電できるようにするためには、各トランジスタ１０５，１０６のサイズを大きくしなければならず、各トランジスタ１０５，１０６のサイズを大きくしたことによって各トランジスタ１０５，１０６の寄生容量も増大してしまい、それに伴ってコンパレータ１０１の特性が劣化してしまうのである。
【０００９】
このように、従来のコンパレータ１０１では、サンプリングコンデンサ１０２の出力側にインバータ回路１０７を接続していたために、入力電圧信号Ｖｉｎの広帯域化に伴って消費電力の増大や特性劣化が生じてしまうことから、動作可能な入力電圧信号Ｖｉｎの帯域を広くすることができなかった。
【００１０】
そこで、本発明では、サンプリングコンデンサの出力側にインバータ回路を接続しない構成とすることでコンパレータの広帯域化を図ることができるようにするとともに、このコンパレータを差動増幅器やアナログ／ディジタル変換器に適用することで、差動増幅器やアナログ／ディジタル変換器の広帯域化を図ることができるようにした。
【課題を解決するための手段】
【００１１】
すなわち、請求項１に係る本発明では、差動接続した一対のコンパレータを有し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であって、前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にした差動増幅器を提供するものである。
【００１２】
また、請求項２に係る本発明では、２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、前段の差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とする２段増幅器を提供するものである。
【００１３】
また、請求項３に係る本発明では、入力電圧信号と複数の異なる参照電圧信号とを複数の差動増幅器でそれぞれ比較してディジタル信号に変換するように構成したアナログ／ディジタル変換器において、前記差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とするアナログ／ディジタル変換器を提供するものである。
【発明の効果】
【００１４】
本発明では、コンパレータの広帯域化を図ることができ、かかるコンパレータを差動増幅器やアナログ／ディジタル変換器に適用することで、差動増幅器やアナログ／ディジタル変換器の広帯域化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
本発明に係るコンパレータは、サンプリングコンデンサの出力側にインバータ回路を接続しない構成とすることで広帯域化を図ることができるようにしたものである。
【００１６】
すなわち、サンプリングコンデンサの入力側には、入力電圧信号と参照電圧信号とを第１及び第２のスイッチング手段を介して印加している。一方、サンプリングコンデンサの出力側には、出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続している。
【００１７】
ここで、第３のスイッチング手段は、複数個のスイッチングトランジスタを直列接続して構成している。
【００１８】
そして、本発明に係るコンパレータは、第１及び第３のスイッチング手段を接続状態とするとともに、第２のスイッチング手段を切断状態とした後に、第１及び第３のスイッチング手段を切断状態とするとともに、第２のスイッチング手段を接続状態とすることによって、入力電圧信号と参照電圧信号との比較を行うようにしている。
【００１９】
このように、本発明に係るコンパレータでは、サンプリングコンデンサの出力側にインバータ回路を接続する替わりに出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続することによって、出力トランジスタの特性に起因する周波数特性を向上させることができるとともに、入力電圧信号のサンプリング可能な帯域が第１及び第３のスイッチング手段で決定されるようにしている。
【００２０】
そのため、第３のスイッチング手段のＯＮ抵抗を低減させることで、コンパレータのサンプリング帯域を広げることができる。
【００２１】
そして、第３のスイッチング手段としてスイッチングトランジスタを用いた場合には、そのスイッチングトランジスタのサイズを大きくするだけで、通電する直流電流を増加させることなくＯＮ抵抗を容易に低減することができる。
【００２２】
しかも、第３のスイッチング手段として複数個のスイッチングトランジスタを直列接続した場合には、各スイッチングトランジスタが有する寄生ダイオードも直列接続されることになり、この寄生ダイオードを介して第３のスイッチング手段に逆向きの電流が流れるのを防止することができ、これによって、コンパレータの誤動作を未然に防止することができる。
【００２３】
なお、本発明に係るコンパレータは、各種電子回路に適用することができるものであり、たとえば、アナログ／ディジタル変換器にも適用することができる。
【００２４】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２５】
本発明に係るコンパレータＡは、図１に示すように、サンプリングコンデンサＣ１の入力側に入力電圧信号Ｖｉｎを第１のスイッチング手段としてのＮ型のスイッチングトランジスタＴ１を介して印加するとともに、サンプリングコンデンサＣ１の入力側に参照電圧信号Ｖｒｅｆを第２のスイッチング手段としてのＮ型のスイッチングトランジスタＴ２を介して印加している。
【００２６】
ここで、スイッチングトランジスタＴ１のゲート端子には、第１の制御信号ＣＬＫ１を印加しており、スイッチングトランジスタＴ２のゲート端子には、第２の制御信号ＣＬＫ２を印加している。
【００２７】
また、コンパレータＡは、サンプリングコンデンサＣ１の出力側にＰ型の出力トランジスタＴ４のゲート端子をソースフォロワ接続するとともに、サンプリングコンデンサＣ１の出力側に、同サンプリングコンデンサＣ１の出力側の電圧を一定電圧（グランド電圧）にするための第３のスイッチング手段としてのスイッチングトランジスタＴ３を接続している。
【００２８】
ここで、スイッチングトランジスタＴ３のゲート端子には、第３の制御信号ＣＬＫ３を印加している。
【００２９】
出力トランジスタＴ４は、ソース端子に電源ＶＣＣを定電流源Ｉ１を介して接続するとともに、ドレイン端子にグランドＧＮＤを接続しており、ソース端子から出力信号を取り出すようにしている。
【００３０】
そして、コンパレータＡは、図２に示すタイミングで変化する第１〜第３の制御信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３によって制御されており、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によってスイッチングトランジスタＴ１，Ｔ３を接続状態とするとともに、第２の制御信号ＣＬＫ２によってスイッチングトランジスタＴ２を切断状態とすることで、サンプリングコンデンサＣ１の入力側に入力電圧信号Ｖｉｎの電圧を印加するとともに、サンプリングコンデンサＣ１の出力側に一定電圧（グランド電圧）を印加した状態としておき、その状態で入力電圧信号Ｖｉｎのサンプリングを行い、その後、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によってスイッチングトランジスタＴ１，Ｔ３を切断状態とするとともに、第２の制御信号ＣＬＫ２によってスイッチングトランジスタＴ２を接続状態とすることで、サンプリングコンデンサＣ１の入力側に参照電圧信号Ｖｒｅｆの電圧を印加した状態として、第３の制御信号ＣＬＫ３が接続状態から切断状態に変化した時点での入力電圧信号Ｖｉｎの電圧と参照電圧信号Ｖｒｅｆの電圧とを比較する。
【００３１】
その際に、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも高い場合には、サンプリングコンデンサＣ１の出力側の電圧が降下してＬレベルの信号を出力し、一方、入力電圧信号Ｖｉｎの電圧の方が参照電圧信号Ｖｒｅｆよりも低い場合には、サンプリングコンデンサＣ１の出力側の電圧が上昇してＨレベルの信号を出力する。
【００３２】
したがって、コンパレータＡは、第３の制御信号ＣＬＫ３が接続状態にある場合に入力電圧信号Ｖｉｎのサンプリングを行い、第３の制御信号ＣＬＫ３が切断状態に変化した場合に入力電圧信号Ｖｉｎの電圧と参照電圧信号Ｖｒｅｆの電圧とを比較するように動作しており、サンプルホールド機能を有していることになる。
【００３３】
このように、本発明に係るコンパレータＡでは、サンプリングコンデンサＣ１の出力側にインバータ回路を接続する替わりに出力トランジスタＴ４をソースフォロワ接続又はエミッタフォロワ接続することによって、出力トランジスタＴ４の特性に起因する周波数特性を向上させることができるとともに、入力電圧信号Ｖｉｎのサンプリング可能な帯域が第１及び第３のスイッチング手段で決定されるようにしている。
【００３４】
そのため、第３のスイッチング手段のＯＮ抵抗を低減させることで、コンパレータＡのサンプリング帯域を広げることができる。
【００３５】
そして、第３のスイッチング手段としてスイッチングトランジスタＴ３を用いた場合には、そのスイッチングトランジスタＴ３のサイズを大きくするだけで、通電する直流電流を増加させることなくＯＮ抵抗を容易に低減することができる。
【００３６】
なお、スイッチング手段としては、スイッチングトランジスタに限られず、各種のスイッチング素子を使用することができる。また、トランジスタは、ＦＥＴに限られず、バイポーラトランジスタを使用することもでき、特に出力トランジスタＴ４としてバイポーラトランジスタを使用する場合には、サンプリングコンデンサＣ１とエミッタフォロワ接続することになる。
【００３７】
また、第３のスイッチング手段は、複数個のスイッチングトランジスタを直列接続して構成することもできる。
【００３８】
すなわち、図３に示すコンパレータＢでは、第３のスイッチング手段として、２個のＮ型のスイッチングトランジスタＴ３，Ｔ５を直列接続し、各スイッチングトランジスタＴ３，Ｔ５のゲート端子に第２の制御信号ＣＬＫ２を印加している。
【００３９】
このように、本発明に係るコンパレータＢでは、第３のスイッチング手段として複数個のスイッチングトランジスタＴ３，Ｔ５を直列接続しているため、各スイッチングトランジスタＴ３，Ｔ５が有する寄生ダイオードも直列接続されることになり、この寄生ダイオードを介して第３のスイッチング手段に逆向きの電流が流れるのを防止することができ、これによって、コンパレータＢの誤動作を未然に防止することができる。
【００４０】
上記のコンパレータＡ，Ｂは、２個（一対）を差動接続することによって、差動増幅器として使用することもできる。
【００４１】
すなわち、図４に示す差動増幅器Ｃは、一対のコンパレータＡ，Ａ’を差動接続して構成したものである。ここで、コンパレータＡ’は、コンパレータＡと同様の構成となっており、同一の機能を有する素子の符号にはダッシュを付している。
【００４２】
この差動増幅器Ｃでは、一対のサンプリングコンデンサＣ１，Ｃ１’の間に第２の制御信号で断続制御されるＮ型のスイッチングトランジスタＴ６を介設して、入力インピーダンスの低減を図っている。
【００４３】
また、図５に示す差動増幅器Ｄは、一対のコンパレータＢ，Ｂ’を差動接続して構成したものである。ここで、コンパレータＢ’は、コンパレータＢと同様の構成となっており、同一の機能を有する素子の符号にはダッシュを付している。
【００４４】
すなわち、差動増幅器Ｄは、差動接続した一対のコンパレータＢ，Ｂ’を有し、各コンパレータＢ，Ｂ’は、サンプリングコンデンサＣ１，Ｃ１’の入力側に入力電圧信号Ｖｉｎと参照電圧信号Ｖｒｅｆとを第１のスイッチング手段としてのＮ型のスイッチングトランジスタＴ１，Ｔ１’及び第２のスイッチング手段としてのＮ型のスイッチングトランジスタＴ２，Ｔ２’を介してそれぞれ印加する一方、サンプリングコンデンサＣ１，Ｃ１’の出力側にＰ型の出力トランジスタＴ４，Ｔ４’のゲート端子をソースフォロワ接続するとともに、サンプリングコンデンサＣ１，Ｃ１’の出力側を一定電圧にするための第３のスイッチング手段としてのスイッチングトランジスタＴ３，Ｔ３’の一端をサンプリングコンデンサＣ１，Ｃ１’の出力側に接続し、スイッチングトランジスタＴ１，Ｔ１’，Ｔ３，Ｔ３’を接続状態とするとともに、スイッチングトランジスタＴ２，Ｔ２’を切断状態とした後に、スイッチングトランジスタＴ１，Ｔ１’，Ｔ３，Ｔ３’を切断状態とするとともに、スイッチングトランジスタＴ２，Ｔ２’を接続状態とすることによって、入力電圧信号Ｖｉｎと参照電圧信号Ｖｒｅｆとの比較を行うようした差動増幅器であって、各スイッチングトランジスタＴ３，Ｔ３’の他端に共通のスイッチングトランジスタＴ５を接続し、スイッチングトランジスタＴ３，Ｔ３’を接続状態にするときにスイッチングトランジスタＴ５を接続状態にし、スイッチングトランジスタＴ３，Ｔ３’を切断状態にするときにスイッチングトランジスタＴ５を切断状態にしている。
【００４５】
また、上記のコンパレータＡ，Ｂは、アナログ／ディジタル変換器に組み込むこともできる。
【００４６】
以下に、上記のコンパレータＡ，Ｂをアナログ／ディジタル変換器に適用した場合の一実施例について説明する。なお、ここでは、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００４７】
本発明に係るアナログ／ディジタル変換器１は、図６に示すように、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、同比較手段４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。なお、このアナログ／ディジタル変換器１では、比較手段４に上記のサンプルホールド機能を有するコンパレータＡ，Ｂを適用しているため、入力端子Ｔｉｎとホールド信号線６との間に、アナログ信号をサンプルホールドするためのサンプルホールド手段を設けていない。
【００４８】
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔｒｔと低電位側の基準電位となる低電位側基準電源端子Ｔｒｂとの間に１６個の同一抵抗値を有する抵抗Ｒ１〜Ｒ１６を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を１６個の抵抗Ｒ１〜Ｒ１６で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線７，８又は下位ビット側参照電圧信号線９，１０から出力するようにしている。
【００４９】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔｒｔから４個目の抵抗Ｒ４と５個目の抵抗Ｒ５との間、及び低電位側基準電源端子Ｔｒｂから４個目の抵抗Ｒ１３と５個目の抵抗Ｒ１２との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線７，８をそれぞれ接続する一方、高電位側基準電源端子Ｔｒｔから１個目の抵抗Ｒ１と２個目の抵抗Ｒ２との間、及び高電位側基準電源端子Ｔｒｔから３個目の抵抗Ｒ３と４個目の抵抗Ｒ４との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線９，１０を連動連結したスイッチＳＷ１，ＳＷ２を介してそれぞれ接続しており、同下位ビット側参照電圧信号線９，１０は、高電位側基準電源端子Ｔｒｔから７個目の抵抗Ｒ７と８個目の抵抗Ｒ８との間、及び高電位側基準電源端子Ｔｒｔから５個目の抵抗Ｒ５と６個目の抵抗Ｒ６との間に連動連結したスイッチＳＷ３，ＳＷ４を介して接続されるとともに、高電位側基準電源端子Ｔｒｔから９個目の抵抗Ｒ９と１０個目の抵抗Ｒ１０との間、及び高電位側基準電源端子Ｔｒｔから１１個目の抵抗Ｒ１１と１２個目の抵抗Ｒ１２との間に連動連結したスイッチＳＷ５，ＳＷ６を介して接続され、さらには、高電位側基準電源端子Ｔｒｔから１５個目の抵抗Ｒ１５と１６個目の抵抗Ｒ１６との間、及び高電位側基準電源端子Ｔｒｔから１３個目の抵抗Ｒ１３と１４個目の抵抗Ｒ１４との間に連動連結したスイッチＳＷ７，ＳＷ８を介して接続されている。
【００５０】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチＳＷ１〜ＳＷ８を切断状態として、上位ビット側参照電圧信号線７，８から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチＳＷ１〜ＳＷ８だけを接続状態として、下位ビット側参照電圧信号線９，１０から参照電圧を出力するようにしている。
【００５１】
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段１１とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段１２とから構成している。ここで、上位ビット側比較手段１１と下位ビット側比較手段１２とは同様の構成となっているため、以下では上位ビット側比較手段１１について説明する。
【００５２】
上位ビット側比較手段１１は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段１３と、同増幅手段１３の出力を比較・保持する比較保持手段１４とから構成している。
【００５３】
ここで、増幅手段１３は、２個の差動増幅器１５，１６を直列接続した２個の２段増幅器１７と、隣接する２段増幅器１７，１７の前段の差動増幅器１５，１５に接続されて両前段の差動増幅器１５，１５の出力を差動増幅する補完増幅器１８とから構成している。なお、２段増幅器１７は、２個の差動増幅器１５，１６を直列接続した場合だけに限られず、３個以上の差動増幅器を直列接続した構成とすることもできる。
【００５４】
各２段増幅器１７は、図７及び図８に模式的に示すように、２個の差動増幅器１５，１６を直列接続しており、前段の差動増幅器１５は、上記したコンパレータＡ，Ｂを組み込んだ差動増幅器Ｃ，Ｄと同様の構成となっており、同相側入力端子１９にホールド信号線６を接続するとともに、逆相側入力端子２０に上位ビット側参照電圧信号線７（８）を接続している。
【００５５】
後段の差動増幅器１６は、差動増幅回路２１に負荷回路２２を接続するとともに、同負荷回路２２に負荷切換手段２３を接続し、同負荷切換手段２３によって、負荷回路２２の全体を差動増幅回路２１の負荷とする全体負荷と、負荷回路２２の一部分を差動増幅回路２１の負荷とする部分負荷とに切換えることで差動増幅回路２１の利得を増減できるようにしている。
【００５６】
そして、各２段増幅器１７は、後段の差動増幅器１６の利得を増大させることによって前段の差動増幅器１５のオフセット電圧を見かけ上圧縮するオフセット圧縮機能を有している。
【００５７】
以下に、各２段増幅器１７の具体的な構造について、図９に基づいて説明する。
【００５８】
前段の差動増幅器１５は、上記したコンパレータＡ，Ｂを組み込んだ差動増幅器Ｃ，Ｄと同様の構成となっており、出力トランジスタＴ４，Ｔ４’にトランジスタＴ２１，Ｔ２２をカスコード接続している。すなわち、トランジスタＴ４，Ｔ４’のソース端子にトランジスタＴ２１，Ｔ２２のソース端子を接続し、同トランジスタＴ２１，Ｔ２２のゲート端子に所定のバイアス電圧Ｖｂ１を印加しており、同トランジスタＴ２１，Ｔ２２のドレイン端子から前段の差動増幅器１５の出力を取り出している。
【００５９】
前段の差動増幅器１５と後段の差動増幅器１６との間には、前段の差動増幅器１５の出力振幅を制限するための振幅制限手段２４を設けている。
【００６０】
かかる振幅制限手段２４は、トランジスタＴ２１，Ｔ２２のドレイン端子に負荷抵抗Ｒ２１，Ｒ２２を接続し、両負荷抵抗Ｒ２１，Ｒ２２とグランドＧＮＤとの間に抵抗Ｒ３０を接続して構成している。ここで、負荷抵抗Ｒ２１，Ｒ２２によって前段の差動増幅器１５の出力振幅を制限しており、抵抗Ｒ３０によって後段の差動増幅器１６の入力信号のＤＣ動作点を最適な電圧に調整している。
【００６１】
後段の差動増幅器１６は、カスコード接続したＰ型のトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２を差動接続しており、同トランジスタＴ３１，Ｔ３２は、ゲート端子に前段の差動増幅器１５の出力（トランジスタＴ２１，Ｔ２２のドレイン端子）を接続し、ソース端子と電源ＶＣＣとの間に電流源Ｉ４を接続し、ドレイン端子にトランジスタＴ４１，４２のソース端子を接続し、さらに、同トランジスタＴ４１，Ｔ４２は、ゲート端子に所定のバイアス電圧Ｖｂ２を印加し、ドレイン端子に同相側出力端子２５と逆相側出力端子２６を接続している。
【００６２】
また、後段の差動増幅器１６は、差動対をなすカスコード接続したＰ型のトランジスタＴ３１，Ｔ４１，Ｔ３２，Ｔ４２にカスコード接続したＮ型のトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２を接続するとともに、同カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちの一方のトランジスタＴ６１，Ｔ６２にスイッチングトランジスタＴ５１，Ｔ５２を並列接続しており、同スイッチングトランジスタＴ５１，Ｔ５２は、他方のトランジスタＴ７１，Ｔ７２に直列接続している。
【００６３】
すなわち、トランジスタＴ４１，Ｔ４２のドレイン端子にトランジスタＴ６１，Ｔ６２のドレイン端子を接続し、同トランジスタＴ６１，Ｔ６２は、ゲート端子に所定のバイアス電圧Ｖｂ３を印加するとともに、ソース端子にトランジスタＴ７１，Ｔ７２のドレイン端子を接続し、さらに、同トランジスタＴ７１，Ｔ７２は、ソース端子をグランドＧＮＤに接続している。また、トランジスタＴ４１，Ｔ４２のドレイン端子にスイッチングトランジスタＴ５１，Ｔ５２のドレイン端子をトランジスタＴ６１，Ｔ６２と並列に接続しており、同スイッチングトランジスタＴ５１，Ｔ５２は、ゲート端子にクロック信号ＣＬＫを印加するとともに、ソース端子にトランジスタＴ７１，Ｔ７２のゲート端子を直列接続している。
【００６４】
ここで、後段の差動増幅器１６は、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２によって負荷回路２２を構成しており、スイッチング素子であるスイッチングトランジスタＴ５１，Ｔ５２によって負荷切換手段２３を構成している。
【００６５】
そして、後段の差動増幅器１６は、スイッチングトランジスタＴ５１，Ｔ５２を切断状態とした場合には、負荷回路２２の全体が負荷（全体負荷）となり、その場合には、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２によるカスコード負荷となって負荷が低減し、これにより、後段の差動増幅器１６の利得は増大し、一方、スイッチングトランジスタＴ５１，Ｔ５２を接続状態とした場合には、負荷回路２２の一部分が負荷（部分負荷）となり、その場合にはトランジスタＴ７１，Ｔ７２によるダイオード負荷となって負荷が増大し、これにより、後段の差動増幅器１６の利得は低減する。
【００６６】
また、後段の差動増幅器１６は、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちのダイオード負荷となるトランジスタＴ７１，Ｔ７２に、ダイオード負荷時に印加される電圧を保持する電圧保持手段２７としてのコンデンサＣ１１，Ｃ１２を接続している。すなわち、トランジスタＴ７１，Ｔ７２のゲート端子とグランドＧＮＤとの間にコンデンサＣ１１，Ｃ１２を接続している。
【００６７】
次に、上記２段増幅器１７の動作について説明する。
【００６８】
２段増幅器１７は、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によって第１及び第３のスイッチング手段を接続状態にするとともに第２の制御信号ＣＬＫ２によって第２のスイッチング手段を切断状態にして、前段の差動増幅器１５の同相側入力端子１９及び逆相側入力端子２０にアナログ信号の電圧を印加するリセットモードと、第１及び第３の制御信号ＣＬＫ１，ＣＬＫ３によって第１及び第３のスイッチング手段を切断状態にするとともに第２の制御信号ＣＬＫ２によって第２のスイッチング手段を接続状態にして、前段の差動増幅器１５逆相側入力端子２０に参照電圧を印加する比較モードとを交互に繰返す。
【００６９】
そして、リセットモード時には、負荷切換手段２３（スイッチングトランジスタＴ５１，Ｔ５２）を接続状態にして、後段の差動増幅器１６の負荷をダイオード負荷とし、後段の差動増幅器１６の利得を低減させ、一方、比較モード時には、負荷切換手段２３（スイッチングトランジスタＴ５１，Ｔ５２）を切断状態にして、後段の差動増幅器１６の負荷をカスコード負荷とし、後段の差動増幅器１６の利得を増大させるようにしている。すなわち、２段増幅器１７は、後段の差動増幅器１６の利得をリセットモード時よりも比較モード時のほうが大きくなるようにしている。
【００７０】
このように、後段の差動増幅器１６の利得を増大させることによって、２段増幅器１７は、前段の差動増幅器１５のオフセット電圧を見かけ上圧縮するようにしている。
【００７１】
すなわち、前段の差動増幅器１５のオフセット電圧をＶｏｓ、リセットモード時（ダイオード負荷時）の利得をＧｒ、比較モード時（カスコード負荷時）の利得をＧｃ、出力電圧をＶｏｕｔ、比較時の入力電圧をＶｉｎとすると、リセットモード時の出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｇｒ・Ｖｏｓ
となり、一方、比較時の出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｇｃ・Ｖｉｎ
となることから、
Ｇｒ・Ｖｏｓ＝Ｇｃ・Ｖｉｎ
となり、
Ｖｉｎ＝Ｖｏｓ・Ｇｒ／Ｇｃ
となる。すなわち、２段増幅器１７の入力換算オフセットは、Ｖｏｓ・Ｇｒ／Ｇｃと表せる。かかる入力換算オフセットから、２段増幅器１７では、前段の差動増幅器１５のオフセット電圧がＧｒ／Ｇｃ倍に圧縮することになる。
【００７２】
したがって、リセットモード時の利得Ｇｒを小さくする一方、比較モード時の利得Ｇｃを大きくして、両利得の比（Ｇｒ／Ｇｃ）を小さくすることによって、２段増幅器１７のオフセット圧縮効果を増大させることができ、比較モード時の精度を向上させることができる。
【００７３】
ここで、図９に示した２段増幅器１７では、リセットモード時の利得Ｇｒは、前段の差動増幅器１５の利得をＡ、トランジスタＴ３１，Ｔ３２のトランスコンダクタンスをｇｍ１、トランジスタＴ７１，Ｔ７２のトランスコンダクタンスをｇｍ２とすると、
Ｇｒ＝Ａ・ｇｍ１／ｇｍ２
となる。そのため、リセットモード時の利得Ｇｒをより一層小さくするには、トランジスタＴ３１，Ｔ３２のトランスコンダクタンスｇｍ１を小さくする一方、トランジスタＴ７１，Ｔ７２のトランスコンダクタンスｇｍ２を大きくすればよい。そこで、図９に示した２段増幅器１７では、物性上、トランジスタＴ３１，Ｔ３２としてトランスコンダクタンスが小さいＰチャンネル型のトランジスタを用い、一方、トランジスタＴ７１，Ｔ７２としてトランスコンダクタンスが大きいＮチャンネル型のトランジスタを用いている。なお、リセットモード時や比較モード時の動作速度はトランジスタＴ７１，Ｔ７２のトランスコンダクタンスｇｍ２によって支配的に決定されるため、トランジスタＴ７１，Ｔ７２のトランスコンダクタンスｇｍ２を大きくすることによって、高速動作が可能となる。
【００７４】
次に、上記アナログ／ディジタル変換器１の動作について図１０に基づいて説明する。
【００７５】
アナログ／ディジタル変換器１は、クロック信号ＣＬＫに同期して動作するようにしている。
【００７６】
そして、サンプルホールド手段２は、クロック信号ＣＬＫの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号ＣＬＫが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００７７】
上位ビット側の増幅手段１３は、クロック信号ＣＬＫの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００７８】
また、上位ビット側の比較保持手段１４は、クロック信号ＣＬＫの立上がりに同期してリセットされ、クロック信号ＣＬＫの立下がりに同期して増幅手段１３の出力を保持する。
【００７９】
そして、上位ビット側の比較保持手段１４で保持された出力を論理処理手段５で論理処理し、上位ビット側のディジタル信号を生成するとともに、参照電圧生成手段３によって下位ビット側の参照電圧を生成する。
【００８０】
一方、下位ビット側の増幅手段１３は、クロック信号ＣＬＫの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号ＣＬＫの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００８１】
また、下位ビット側の比較保持手段１４は、クロック信号ＣＬＫの立下がりに同期してリセットされ、クロック信号ＣＬＫの立上がりに同期して増幅手段１３の出力を保持する。
【００８２】
そして、下位ビット側の比較保持手段１４で保持された出力を論理処理手段５で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号ＣＬＫの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００８３】
また、上記アナログ／ディジタル変換器１では、図６に示すように、比較手段４を１個の上位ビット側比較手段１１と１個の下位ビット側比較手段１２とから構成しているが、比較手段４としては、図１１に示すように、ホールド信号線６に一個又は複数個のサンプルホールド手段を含む複数個の上位ビット側比較手段１１とサンプルホールド手段を含む複数個の下位ビット側比較手段１２をスイッチを介してそれぞれ並列に接続し、それら複数個の上位ビット側比較手段１１や複数個の下位ビット側比較手段１２を順に動作させていくことで、アナログ／ディジタル変換器１の高速化を図ることができる。例えば、２個の１００ＭＳ／ｓ（Ｓａｍｐｌｉｎｇ／ｓｅｃｏｎｄ：サンプリング周波数）で動作する比較手段を交互に動作させることで２００ＭＳ／ｓで動作するアナログ／ディジタル変換器１となる。
【００８４】
以上に説明したように、上記差動増幅器１６では、差動増幅回路２１に負荷回路２２を接続するとともに、同負荷回路２２に負荷切換手段２３を接続し、同負荷切換手段２３によって、負荷回路２２の全体を差動増幅回路２１の負荷とする全体負荷と、負荷回路２２の一部分を差動増幅回路２１の負荷とする部分負荷とに切換えることで差動増幅回路２１の利得を増減できるようにしている。
【００８５】
そのため、利得を可変とした差動増幅器１６の負荷回路２２の回路規模を可及的に小さくすることができる。
【００８６】
また、前記負荷回路２２がカスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２を具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷としているため、負荷回路２２の構成を簡単なものとすることができ、安価な負荷回路２２とすることができるとともに、負荷回路２２の回路規模をより一層小さくすることができる。
【００８７】
特に、前記負荷回路２２をカスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２より構成し、前記負荷切換手段２３をカスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちの一方のトランジスタＴ６１，Ｔ６２に並列接続するとともに他方のトランジスタＴ７１，Ｔ７２に直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路２１の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路２１の負荷をカスコード負荷とするように構成しているため、差動増幅器１６の構成を簡単なものとすることができ、安価な差動増幅器１６とすることができるとともに、差動増幅器１６の回路規模を可及的に小さくすることができる。
【００８８】
また、前記カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２のうちのダイオード負荷となるトランジスタＴ７１，Ｔ７２に、ダイオード負荷時に印加される電圧を保持する電圧保持手段２７を接続しているため、差動増幅器１６の利得を増減させても差動増幅回路２１のＤＣ動作点が変化せず、差動増幅器１６を安定的に高速動作させることができる。
【００８９】
また、以上に説明したように、上記２段増幅器１７は、２個の差動増幅器１５，１６を直列接続するとともに、後段の差動増幅器１６の利得を増大させることができるように構成している。
【００９０】
そのため、２段増幅器１７は、前段の差動増幅器１５のオフセット電圧を圧縮するオフセット圧縮機能を有しており、かかるオフセット圧縮機能によって２段増幅器１７の精度を向上させることができる。
【００９１】
しかも、後段の差動増幅器１６の差動増幅回路２１をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタＴ６１，Ｔ７１，Ｔ６２，Ｔ７２をＮチャンネル型トランジスタで構成しているため、より一層オフセット圧縮機能の向上を図ることができる。
【００９２】
また、前段の差動増幅器１５と後段の差動増幅器１６との間に、前段の差動増幅器１５の出力振幅を制限するための振幅制限手段２４を設けているため、後段の差動増幅器１６に大振幅の信号が入力されて回路が飽和してしまうのを未然に防止することができ、応答速度の向上を図ることができる。
【００９３】
また、以上に説明したように、上記アナログ／ディジタル変換器１は、アナログ信号をサンプルホールドする機能を有する増幅手段１３でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換するように構成したものである。
【００９４】
そして、複数の参照電圧の範囲を段階的に狭めながら増幅手段１３でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換するようにしたサブレンジング型アナログ／ディジタル変換器としているため、増幅手段１３の個数を減らすことができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９５】
また、増幅手段１３を、２個の差動増幅器を直列接続した複数の２段増幅器１７と、隣接する２段増幅器１７，１７の前段の差動増幅器１５，１５に接続されて両前段の差動増幅器１５，１５の出力を差動増幅する補完増幅器１８とから構成することで補完型アナログ／ディジタル変換器としているため、増幅手段１３の個数をさらに減らすことができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９６】
しかも、２段増幅器１７が、後段の差動増幅器１６の利得を増大させることによって前段の差動増幅器１５のオフセット電圧を圧縮するオフセット圧縮機能を有しているため、２段増幅器１７の精度を向上させることができるので、アナログ／ディジタル変換器１の分解能を向上させることができるとともに、前段の差動増幅器１５の入力側のトランジスタＴ１１，Ｔ１２のサイズを小さくすることができ、これにより、サンプルホールド手段２に直接的に接続されるトランジスタＴ１１，Ｔ１２の寄生容量を小さくすることができるので、これによっても、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９７】
特に、アナログ／ディジタル変換器１の場合のように、複数の増幅器を必要とする装置の増幅器としてオフセット圧縮機能を有する増幅器を用いた場合には、各増幅器の個々のオフセット電圧を圧縮することができるだけでなく、複数個の増幅器のオフセット電圧の個体差を可及的に小さくすることができ、装置の精度を向上させることができる。
【００９８】
また、前段の差動増幅器１５としてカスコード接続したトランジスタＴ１１，Ｔ２１，Ｔ１２，Ｔ２２で差動増幅回路を構成したものを用いているため、ゲート・ドレイン間のミラー容量やドレイン・グランド間の寄生容量を除去することができるので、これによっても、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９９】
そして、後段の差動増幅器１６が、差動増幅回路２１に負荷回路２２を接続するとともに、同負荷回路２２に負荷切換手段２３を接続し、同負荷切換手段２３によって、負荷回路２２の全体を差動増幅回路２１の負荷とする全体負荷と、負荷回路２２の一部分を差動増幅回路２１の負荷とする部分負荷とに切換えることで差動増幅回路２１の利得を増減できるように構成しているため、利得を可変とした差動増幅器１６の負荷回路２２の回路規模を可及的に小さくすることができ、これによっても、アナログ／ディジタル変換器１の消費電力を低減することができる。
【０１００】
なお、上記実施の形態では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係るコンパレータを示す説明図。
【図２】制御信号のタイミングを示す説明図。
【図３】他実施例としてのコンパレータを示す説明図。
【図４】本発明に係る差動増幅器を示す説明図。
【図５】他実施例としてのコンパレータを示す説明図。
【図６】本発明に係るアナログ／ディジタル変換器を示す説明図。
【図７】増幅手段（リセットモード時）を示す模式図。
【図８】増幅手段（比較モード時）を示す模式図。
【図９】増幅手段を示す回路図。
【図１０】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図１１】他の増幅手段を示す回路図。
【図１２】従来のコンパレータを示す説明図。
【符号の説明】
【０１０２】
Ａ，Ｂ コンパレータ
Ｃ，Ｄ 差動増幅器
Ｃ１ サンプリングコンデンサ
Ｔ１、Ｔ２，Ｔ３，Ｔ５ スイッチングトランジスタ
Ｔ４ 出力トランジスタ
Ｉ１ 定電流源
１ アナログ／ディジタル変換器
２ サンプルホールド手段
３ 参照電圧生成手段
４ 比較手段
５ 論理処理手段
６ ホールド信号線
７，８ 上位ビット側参照電圧信号線
９，１０ 下位ビット側参照電圧信号線
１１ 上位ビット側比較手段
１２ 下位ビット側比較手段
１３ 増幅手段
１４ 比較保持手段
１５，１６ 差動増幅器
１７ ２段増幅器
１８ 補完増幅器
２１ 差動増幅回路
２２ 負荷回路
２３ 負荷切換手段
２４ 振幅制限手段
２７ 電圧保持手段
【特許請求の範囲】
【請求項１】
差動接続した一対のコンパレータを有し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であって、
前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にした差動増幅器。
【請求項２】
２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、
前段の差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、
前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とする２段増幅器。
【請求項３】
入力電圧信号と複数の異なる参照電圧信号とを複数の差動増幅器でそれぞれ比較してディジタル信号に変換するように構成したアナログ／ディジタル変換器において、
前記差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、
前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とするアナログ／ディジタル変換器。
【請求項１】
差動接続した一対のコンパレータを有し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であって、
前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にした差動増幅器。
【請求項２】
２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、
前段の差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、
前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とする２段増幅器。
【請求項３】
入力電圧信号と複数の異なる参照電圧信号とを複数の差動増幅器でそれぞれ比較してディジタル信号に変換するように構成したアナログ／ディジタル変換器において、
前記差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段の一端を前記サンプリングコンデンサの出力側に接続し、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようした差動増幅器であり、
前記各第３のスイッチング手段の他端に共通のスイッチングトランジスタを接続し、前記各第３のスイッチング手段を接続状態にするときに前記スイッチングトランジスタを接続状態にし、前記各第３のスイッチング手段を切断状態にするときに前記スイッチングトランジスタを切断状態にしたことを特徴とするアナログ／ディジタル変換器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−３０４３６２（Ｐ２００６−３０４３６２Ａ）
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願番号】特願２００６−２０１９６５（Ｐ２００６−２０１９６５）
【出願日】平成１８年７月２５日（２００６．７．２５）
【分割の表示】特願２００３−１０５６８８（Ｐ２００３−１０５６８８）の分割
【原出願日】平成１５年４月９日（２００３．４．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願日】平成１８年７月２５日（２００６．７．２５）
【分割の表示】特願２００３−１０５６８８（Ｐ２００３−１０５６８８）の分割
【原出願日】平成１５年４月９日（２００３．４．９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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