液晶表示装置
【課題】透過率の低下なく、高輝度の表示品質で低コストの液晶表示装置を提供する。
【解決手段】第1基板SUB1上に薄膜トランジスタのゲート電極GTを一部に形成して走査信号を印加するゲート配線GLと、ゲート配線を覆って成膜されたゲート絶縁膜GIと、ゲート絶縁膜の上に島状に形成されて薄膜トランジスタの能動層を構成する半導体層nS/Sと、ゲート絶縁膜GIの上かつ半導体層に個別に接続されたソース電極SD1およびドレイン電極SD2と、ドレイン電極SD2に接続された画素電極PXを有し、ゲート配線GLとゲート電極GT、ソース電極SD1およびドレイン電極SD2、画素電極PXを絶縁性膜のバンクG−BNK、SD−BNK、P−BNKで囲まれた領域内にインクジェット塗布した導電性溶液の焼成で形成するものにおいて、これらのバンクのいずれも第2基板SUB2に有する遮光膜BMで隠される領域内にのみ配置し、表示領域には設けない。
【解決手段】第1基板SUB1上に薄膜トランジスタのゲート電極GTを一部に形成して走査信号を印加するゲート配線GLと、ゲート配線を覆って成膜されたゲート絶縁膜GIと、ゲート絶縁膜の上に島状に形成されて薄膜トランジスタの能動層を構成する半導体層nS/Sと、ゲート絶縁膜GIの上かつ半導体層に個別に接続されたソース電極SD1およびドレイン電極SD2と、ドレイン電極SD2に接続された画素電極PXを有し、ゲート配線GLとゲート電極GT、ソース電極SD1およびドレイン電極SD2、画素電極PXを絶縁性膜のバンクG−BNK、SD−BNK、P−BNKで囲まれた領域内にインクジェット塗布した導電性溶液の焼成で形成するものにおいて、これらのバンクのいずれも第2基板SUB2に有する遮光膜BMで隠される領域内にのみ配置し、表示領域には設けない。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、液晶表示装置に係り、特に、アクティブ・マトリクス型の液晶表示パネルを用いた液晶表示装置に関する。
【背景技術】
【0002】
液晶表示装置は、液晶表示パネルと駆動回路およびバックライト等の周辺装置を組み合わせて構成される。典型的はアクティブ・マトリクス型縦電界型(所謂TN型)の液晶表示装置を構成する液晶表示パネルは、第1基板(アクティブ・マトリクス基板あるいは薄膜トランジスタ基板:TFT基板)で構成される第1パネルと、第2基板(対向基板あるいはカラーフィルタ基板)で構成される第2パネルとの間に液晶LCを封入して形成される。
【0003】
第1基板の内面に配置される各種配線、薄膜トランジスタを構成する各種電極、画素電極、あるいは半導体層等をインクジェット方式を利用形成することで、液晶表示パネルの製造におけるホトプロセスを削減して高性能の液晶表示パネルを低コストで提供する技術が特許文献1などに提案されている。インクジェット方式による配線等の形成は、基板の内面に絶縁性膜の薄膜を塗布し、この絶縁膜に配線や電極の形状に倣った堤状体(バンクとも称する)で囲まれたパターンを加工し、該バンクで囲まれた領域内にインクジェットで導電粒子を溶媒に分散した溶液(導電性インク)を塗布し、焼成して形成される。
【0004】
図27は、インクジェット方式を利用して第1基板の内面に形成された構造の一例を模式的に説明する断面図である。また、図28は、バンクを用いた配線等の形成プロセスを説明する図である。図27、図28において、ガラスを好適とする第1基板SUB1の内面に、ホトレジストを塗布し、ゲート配線とゲート電極、および容量配線のパターンを有するマスクを介して露光し、現像して、これらゲート配線とゲート電極、および容量配線のパターンの部分を除去して形成したバンク(ゲートバンク)G−BNKを形成する(バンクパターニング)。このゲートバンクG−BNKのパターン内が親液性でその他の部分は撥液製とする(撥親液処理)。
【0005】
そして、このゲートバンクG−BNKの内部にインクジェット(IJ)のノズルで導電性溶液(メタルインク、例えば銀粒子分散Agインク)を吐出して塗布し、焼成することで、ゲート配線(図示せず)とゲート電極GT、および容量配線CTが得られる(ゲート配線/電極IJ吐出)。なお、その後、追加加熱により、配線の比抵抗を所定値に確保するプロセスがある(メタル焼成(=バンク追加加熱))。配線の比抵抗を所定値に確保するための追加加熱の温度はできるだけ高いことが望ましい。また、画素電極の下層にあるゲート配線およびゲート電極の形成用バンク(ゲートバンクG−BNK)とソース/ドレイン電極の形成用バンク(ソース/ドレインバンクSD―BNK)は配線の焼成の際に追加過熱されることで着色するため、バンクの着色を回避するためには配線の焼成温度をできるだけ低くすることが望ましい。
【特許文献3】特開2005−12181号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
配線の比抵抗を所定値に確保するためと、バンクの着色を回避するために、従来は大気中での低温焼成とN2中での高温焼成の2ステップ焼成を行っている。そのため、プロセス時間が長くなり、スループットが低下する。また、画素電極の下層(表示領域)にあるバンクが着色することは、表示品質の劣化を意味すると共に、300℃のような高温焼成装置は高価である。そして、N2の仕様によるランニングコストが増大し、さらに、焼成による着色を最小限とするような樹脂材料は限られている等、製品コストの引き下げの阻害要因となっている。
【0007】
本発明の目的は、上記従来技術の課題を解決して、透過率の低下をなくして高輝度の表示品質で低コストの液晶表示装置を提供することにある。
【課題を解決するための手段】
【0008】
本発明の液晶表示装置は、マトリクス配列した複数の画素毎に薄膜トランジスタが形成された第1基板と、前記画素対応で形成された複数色のカラーフィルタとカラーフィルタの間に形成された遮光膜および対向電極が形成された第2基板と、前記第1基板と前記第2基板との貼り合わせた間隙に液晶を封入した液晶表示パネルを用いて構成される。
【0009】
本発明では、前記第1基板上に、前記薄膜トランジスタのゲート電極を一部に形成して走査信号を印加するゲート配線と、前記ゲート配線を覆って成膜されたゲート絶縁膜と、前記ゲート絶縁膜の上に島状に形成されて前記薄膜トランジスタの能動層を構成する半導体層と、前記ゲート絶縁膜の上かつ前記半導体層に個別に接続されたソース電極およびドレイン電極と、前記ソース電極を一部に形成して表示信号を供給するデータ配線と、前記ドレイン電極に接続された画素電極を有し、
前記ゲート配線とゲート電極、前記ソース電極およびドレイン電極、前記画素電極を、絶縁性膜の堤状体で囲まれた領域内にインクジェット塗布した導電性溶液の焼成で形成するものにおいて、前記絶縁性膜の堤状体を、前記第2基板に有する前記遮光膜の領域内にのみ配置した。
【0010】
また、本発明は、前記第2基板に形成された遮光膜の幅と、前記第1基板に配置された前記容量配線の幅を、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度を考慮したものとして、第1基板と第2基板の位置合わせずれによるコントラストの低下を抑制した。
【発明の効果】
【0011】
本発明によれば、液晶表示パネルの形成に要するプロセス数が大幅に削減され、透過率が向上し、高表示品質の液晶表示装置を低コストで提供できる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の最良の実施形態を、実施例の図面を参照して詳細に説明する。なお、堤状体は配線や電極等を形成する導電性溶液を保持する溝を構成するために当該溝の両側に沿って設けた壁である。以下ではこのような堤状体をバンク(BNK)と称して説明する。
【実施例1】
【0013】
図1は、本発明の液晶表示装置の実施例1を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図であり、図1(a)は平面を、図1(b)は図1(a)のA−A’線に沿った断面を示す。ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。なお、ソース配線SLは薄膜トランジスタに表示データを供給する機能を有することから、データ配線とも呼ばれる。また、薄膜トランジスタは、ソース電極とドレイン電極が動作中入れ替わるので、ドレイン配線とも呼ぶことができるが、ここではソース配線SLとして説明する。
【0014】
1画素は薄膜トランジスタTFTと画素電極PXで構成される。なお、本実施例では、表示領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが形成されている。
【0015】
図1(a)のA−A’線に沿った断面を示す図1(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2にはITOを好適とする透明導電膜からなる画素電極PXが接続されている。
【0016】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ形成領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素領域に形成したゲートバンクG−BNKで形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたソース/ドレインバンク(以下、単にソースバンクとも称する場合もある)SD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0017】
図2は、図1(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図2では、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。第1基板SUB1の最上面には第1の配向膜ORI1が形成され、第2基板SUB2の最上面には第2の配向膜ORI2が形成されている。第2基板SUB2の最上面に形成された第2の配向膜ORI2の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタCFと遮光膜BMが形成されている。遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0018】
本実施例では、画素電極形成領域内に容量配線CLを有し、この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。
【0019】
図3は、本発明の実施例1の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。このプロセスを図1および図3の(a)(b)・・・順を参照して説明する。先ず、ガラス板を好適とする第1基板SUB1内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクG−BNKを形成する。ゲートバンクG−BNKの表面と外側を撥液性にする撥液処理と、ゲートバンクG−BNKの内側を親液性にする親液処理を行う。
【0020】
ゲートバンクG−BNKの内側(溝)に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線GLとゲート電極GTおよび容量配線CTを形成する。ゲート配線GL、ゲート電極GT、容量配線CT、およびこれらの両側にあるゲートバンクG−BNKを含む第1基板SUB1内面を覆って窒化シリコンSiNを蒸着してゲート絶縁膜GIを形成する。ゲート絶縁膜GIの上にアモルファスシリコン半導体膜(a−Si)S、n+シリコン半導体膜(n+Si)nSを順次蒸着し、アモルファスシリコン半導体膜Sおよびn+シリコン半導体膜nSをホト工程で島状に形成する。n+シリコン半導体膜nSは、アモルファスシリコン半導体膜Sに比べて極めて薄く、後述のソース/ドレイン電極とのコンタクト層となる。
【0021】
n+シリコン半導体膜nSをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Sを覆って保護膜PFを埋める。ゲート絶縁膜GIの上にソース/ドレインバンクSD―BNKを形成する。このソース/ドレインバンクSD―BNKは、ゲートバンクG−BNKと同様にして形成する。また、このソース/ドレインバンクSD―BNKは、薄膜トランジスタTFTの上方に配置される第2基板の内面に有する遮光膜で隠される位置に形成される。ソース/ドレインバンクSD―BNKにインクジェットで導電性インクを塗布し、焼成してソース電極SD1、ドレイン電極SD2を形成する。ドレイン電極SD2は、下層構造に倣った段差を有したものとなる。
【0022】
次に、薄膜トランジスタTFTの上層を含めたソース配線SLの上と、隣接する画素間にあるゲート配線GLの上に当該画素領域を囲むように画素バンクP−BNKを形成する。この画素バンクP−BNKの上面は撥液性に、両側の壁面を含めたドレイン電極SD2、ゲート絶縁膜GIの表面は親液性に処理される。この画素バンクP−BNKの間にITOを好適とする透明導電粒子溶液をインクジェットで塗布し、焼成して画素電極PXとする。図3の(h)に第2基板SUB2の内面に形成される遮光膜(ブラックマトリクス)BMのパターンを示す。
【0023】
実施例1によれば、画素領域ARの下層にバンク層を有しないため、配線の比抵抗を所定値に確保するための焼成でバンクの着色が生じても画素領域ARの光透過率に影響せず、高輝度で色再現性が良好な液晶表示装置が得られる。
【実施例2】
【0024】
図4は、本発明の液晶表示装置の実施例2を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図4(a)は平面を、図4(b)は図4(a)のA−A’線に沿った断面を示す。図5は、図4(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図5でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図6は、実施例2の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0025】
図4において、ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。薄膜トランジスタは、ソース電極とドレイン電極が動作中入れ替わるので、ドレイン配線とも呼ぶことができるが、ここでもソース配線SLとして説明する。1画素は薄膜トランジスタTFTと画素電極PXで構成される。
【0026】
本実施例でも、がソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが充填されている。
【0027】
図4(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2には、ITOを好適とする透明導電膜からなる画素電極PXが接続電極JEDで接続されている。
【0028】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ形成領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素領域に形成したゲートバンクG−BNKで形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたSDバンクSD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0029】
図5は、図4(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図5でも図1と同様に、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。第1基板SUB1の最上面には第1の配向膜ORI1が形成され、第2基板SUB2の最上面には第2の配向膜ORI2が形成されている。第2基板SUB2の最上面に形成された第2の配向膜ORI2の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタCFと遮光膜BMが形成されている。遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0030】
本実施例でも、画素電極形成内に容量配線CLを有する。この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。本実施例は、画素電極PXを形成するためのバンクを形成しないで、SDバンクSD−BNKを利用して画素電極PXを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極PXをドレイン電極SD2に接続する接続電極JEDはインクジェットの滴下で塗布する。
【0031】
図6は、本発明の実施例2の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。このプロセスを図5および図6の(a)(b)・・・順を参照して説明する。先ず、ガラス板を好適とする第1基板SUB1内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクG−BNKを形成する。ゲートバンクG−BNKの表面と外側を撥液性にする撥液処理と、ゲートバンクG−BNKの内側を親液性にする親液処理を行う。
【0032】
ゲートバンクG−BNKの内側(溝)に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線GLとゲート電極GTおよび容量配線CTを形成する。ゲート配線GL、ゲート電極GT、容量配線CT、およびこれらの両側にあるゲートバンクG−BNKを含む第1基板SUB1内面を覆って窒化シリコンSiNを蒸着してゲート絶縁膜GIを形成する。ゲート絶縁膜GIの上にアモルファスシリコン半導体膜(a−Si)S、n+シリコン半導体膜(n+Si)nSを順次蒸着し、アモルファスシリコン半導体膜Sおよびn+シリコン半導体膜nSをホト工程で島状に形成する。n+シリコン半導体膜nSは、アモルファスシリコン半導体膜Sに比べて極めて薄く、ソース/ドレイン電極とのコンタクト層となる。
【0033】
n+シリコン半導体膜nSをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Sを覆って保護膜PFを埋める。ゲート絶縁膜GIの上にソース/ドレインバンクSD―BNKを形成する。このソース/ドレインバンクSD―BNKは、ゲートバンクG−BNKと同様にして形成する。また、このソース/ドレインバンクSD―BNKは、薄膜トランジスタTFTの上方に配置される第2基板の内面に有する遮光膜で隠される位置に形成される。ソース/ドレインバンクSD―BNKにインクジェットで導電性インクを塗布し、焼成してソース電極SD1、ドレイン電極SD2を形成する。ドレイン電極SD2は、下層構造に倣った段差を有したものとなる。
【0034】
次に、ドレイン電極SD2側のソース/ドレインバンクSD―BNKとゲート配線用のバンクG−BNKを利用して表示領域にITOを好適とする透明導電粒子溶液をインクジェットで塗布し、焼成して画素電極PXとする。画素電極PXとドレイン電極SD2の間に画素電極PXと同様の導電性インクを滴下して塗布し、焼成して、接続電極JEDとする。なお、図6の(h)に第2基板SUB2の内面に形成される遮光膜(ブラックマトリクス)BMのパターンを示す。
【0035】
実施例2によれば、実施例1の効果に加え、画素電極PX形成のタメノバンクを必要としないため低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。
【実施例3】
【0036】
図7は、本発明の液晶表示装置の実施例3を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図7(a)は平面を、図7(b)は図7(a)のA−A’線に沿った断面を示す。図8は、図7(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図8でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図9は、実施例3の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0037】
図7において、ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。ソース電極とドレイン電極に関しては、ここでもソース配線SLとして説明する。1画素は薄膜トランジスタTFTと画素電極PXで構成される。
【0038】
本実施例でも、がソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが充填されている。
【0039】
図7(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2には、ITOを好適とする透明導電膜からなる画素電極PXが、分離パターンSPPで接続されている。
【0040】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ形成領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素電極形成領域に形成したゲートバンクG−BNKに形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたSDバンクSD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0041】
図8は、図7(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図8でも図1、図4と同様に、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。第1基板SUB1の最上面には第1の配向膜ORI1が形成され、第2基板SUB2の最上面には第2の配向膜ORI2が形成されている。第2基板SUB2の最上面に形成された第2の配向膜ORI2の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタCFと遮光膜BMが形成されている。遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0042】
本実施例でも、画素電極形成領域内に容量配線CLを有する。この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。本実施例は、画素電極PXを形成するためのバンクを形成しないで、SDバンクSD−BNKを利用して画素電極PXを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極PXをドレイン電極SD2に分離パターンSPPで接続されている。分離パターンSPPは図10で説明する。
【0043】
図9は、実施例3の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。このプロセスを図8および図9の(a)(b)・・・順を参照して説明する。先ず、ガラス板を好適とする第1基板SUB1内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクG−BNKを形成する。ゲートバンクG−BNKの表面と外側を撥液性にする撥液処理と、ゲートバンクG−BNKの内側を親液性にする親液処理を行う。
【0044】
ゲートバンクG−BNKの内側(溝)に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線GLとゲート電極GTおよび容量配線CTを形成する。ゲート配線GL、ゲート電極GT、容量配線CT、およびこれらの両側にあるゲートバンクG−BNKを含む第1基板SUB1内面を覆って窒化シリコンSiNを蒸着してゲート絶縁膜GIを形成する。ゲート絶縁膜GIの上にアモルファスシリコン半導体膜(a−Si)S、n+シリコン半導体膜(n+Si)nSを順次蒸着し、アモルファスシリコン半導体膜Sおよびn+シリコン半導体膜nSをホト工程で島状に形成する。n+シリコン半導体膜nSは、アモルファスシリコン半導体膜Sに比べて極めて薄く、ソース/ドレイン電極とのコンタクト層となる。
【0045】
n+シリコン半導体膜nSをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Sを覆って保護膜PFを埋める。ゲート絶縁膜GIの上に、画素電極形成側に分離パターンSPPを形成するための溝パターンを設けたソース/ドレインバンクSD―BNKを形成する。このソース/ドレインバンクSD―BNKは、ゲートバンクG−BNKと同様にして形成する。また、このソース/ドレインバンクSD―BNKは、薄膜トランジスタTFTの上方に配置される第2基板の内面に有する遮光膜で隠される位置に形成される。
【0046】
ソース/ドレインバンクSD―BNKにインクジェットで導電性インクを塗布し、焼成してソース電極SD1、ドレイン電極SD2を形成する。ドレイン電極SD2は、下層構造に倣った段差を有したものとなる。ただし、ドレイン電極SD2では導電性インクの塗布量を制限し、あとで塗布する画素電極用の導電性インクと重ね合わせて焼成した膜厚となるインク量がソース電極SD1の厚みに等しくなるようにする。
【0047】
次に、ドレイン電極SD2側のソース/ドレインバンクSD―BNKとゲート配線用のバンクG−BNKを利用して表示領域にITOを好適とする透明導電粒子を混合した導電性インク溶液をインクジェットで塗布し、焼成して画素電極PXとする。このとき、画素電極PX用の導電性インク溶液は分離パターンSPPを形成するための溝パターンの中でドレイン電極SD2の上層に流れて該ドレイン電極SD2と2層構造又は混合構造で接続される。なお、図9の(h)に第2基板SUB2の内面に形成される遮光膜(ブラックマトリクス)BMのパターンを示す。
【0048】
図10は、本発明の実施例3における分離パターンの形成を説明する図である。実施例3では、図10(a)に示したように、ドレイン電極SD2側のソース/ドレインバンクSD―BNKに分離パターンSPPを形成するための細溝形状を備える。このソース/ドレインバンクSD―BNKにソース/ドレイン用の導電性インクを塗布する。このとき、図10(b)に示したように、塗布された導電性インクは分離パターンSPPを形成する細溝形状に流れ、該細溝形状の大部分に塗布される。塗布膜はソース電極SD1よりも薄い。
【0049】
その後、図10(c)に示したように、画素領域側に画素電極用の導電性インクを塗布する。導電性インクは分離パターンSPPを形成する細溝形状に流れてソース電極SD1用のインクの上に重なり、あるいはソース電極SD1用のインクと混合してソース電極SD1用のインク膜と同等のインク膜となる。これを焼成して図7(b)に示したように画素電極とドレイン電極SD2が接続された構造が得られる。
【0050】
図11は、図10に示した分離パターンSPP部分の他の構造例の説明図である。図11では、図10(c)の分離パターンSPP部分に前記実施例2と同様な接続電極JEDをインクジェットで形成した。これにより、分離パターンSPP部分での電気的接続の信頼性を向上させることができる。
【0051】
実施例3によれば、実施例1の効果に加え、実施例2と同様に、画素電極PX形成のためのバンクを必要としないため、低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。
【実施例4】
【0052】
図12は、本発明の液晶表示装置の実施例4を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図12(a)は平面を、図12(b)は図12(a)のA−A’線に沿った断面を示す。図13は、図12(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図13でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図14は、実施例4の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0053】
実施例4の構造は前記した実施例3と略同じで、分離パターンSPPで画素電極PXとドレイン電極SD2とを接続している。実施例3と異なる部分は、図12と図13の断面図および図14(e)に示されたように、保護膜PFのエッチング加工前にソースバンクSD−BNKを形成して、このソースバンクSD−BNKをマスクとして保護膜PFエッチングする点である。
【0054】
実施例4によっても、実施例3と同様に、画素電極PX形成のためのバンクを必要としないため、低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。
【実施例5】
【0055】
図15は、本発明の液晶表示装置の実施例5を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図15(a)は平面を、図15(b)は図15(a)のA−A’線に沿った断面を示す。図16は、図15(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図16でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図17は、実施例5の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0056】
実施例5は、第1基板SUB1の内面に画素電極PXを直接形成した点を特徴とする。また、実施例5は薄膜トランジスタのドレイン電極SD2と画素電極PXを第1の接続電極JED1で接続すると共に、容量配線CLで分断された画素電極の間を第2の接続電極JED2で接続した点も特徴である。これら第1の接続電極JED1と第2の接続電極JED2もインクジェットの滴下で塗布して形成する。
【0057】
図15、図16および図17に示されたように、第1基板SUB1の内面にゲート配線GL、ゲート電極GT、および容量配線CLの形成用バンクであるゲートバンクG−BNKを形成する。ゲートバンクG−BNKはすべて第2基板SUB2側に有する遮光膜BMで隠される位置に形成される。このゲートバンクG−BNKを用いてゲート電極GT、容量配線CL、ゲート配線GLをインクジェット塗布し、焼成して形成する。
【0058】
次に、このゲートバンクG−BNKを利用し、インクジェットにより画素電極用の導電性インクを表示領域ARに塗布し、焼成して、画素電極PXを形成する。その後、窒化シリコンSiNを蒸着してゲート絶縁膜GIを成膜し、ゲート電極GTを覆う薄膜トランジスタTFTの形成部分と容量配線CLを覆う上層部分を残すパターニングを行い、表示領域の画素電極PXを露呈させる。シリコン膜とn+シリコン膜を形成し、ホト工程とエッチングでシリコン膜とn+シリコン膜の島を形成する。n+シリコン膜を加工してチャネルを形成し、このチャネル部分を覆って保護膜を充填する。
【0059】
ゲート絶縁膜GI上でシリコン膜とn+シリコン膜の島を覆い、薄膜トランジスタの領域にソース配線SL、ソース電極SD1、ドレイン電極SD2の形成部分にソースバンクSD−BNKを形成する。このソースバンクSD−BNKで囲まれた内側にインクジェットにより導電性インクを塗布し、焼成して、ソース配線SL、ソース電極SD1、ドレイン電極SD2を形成する。
【0060】
図15、図16および図17(g)に示したように、ドレイン電極SD2と画素電極PXを橋絡するように導電性インクをインクジェットで塗布して両者を電気的に接続する接続電極JED1を形成する。また、容量配線CLの上方にも導電性インクをインクジェットで塗布して容量配線CLで分断された画素電極の間を電気的に接続する接続電極JED2を形成する。接続電極JED2を形成するとき、インクジェットのインク滴を図17(g)のように容量配線CLに沿って複数滴が順次重なるように塗布すれことが望ましい。また、接続電極JED1や接続電極JED2を形成する導電性インクとしては画素電極PXを形成するものと同じITO等の透明導電性の粒子を分散した溶液を用いるのが望ましい。
【0061】
実施例5によれば、画素電極PXの下層にゲート絶縁膜も、またバンク形成用の樹脂層もないため、透過率が向上し、インクジェットで形成した配線や電極の焼成による着色もないため、高輝度かつ色再現性が良好な液晶表示装置が得られる。さらに、プロセスの簡略化で液晶表示装置を低コストで提供できる。
【実施例6】
【0062】
図18は、本発明の液晶表示装置の実施例6を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図18(a)は平面を、図18(b)は図18(a)のA−A’線に沿った断面を示す。図19は、実施例6の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0063】
図18において、ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。ソース電極とドレイン電極に関しては、ここでもソース配線SLとして説明する。1画素は薄膜トランジスタTFTと画素電極PXで構成される。
【0064】
本実施例でも、ソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが充填されている。
【0065】
図18(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2には、ITOを好適とする透明導電膜からなる画素電極PXが、分離パターンSPPで接続されている。
【0066】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素電極形成領域に形成したゲートバンクG−BNKに形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。後述する図19(c)に示されたように、ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたSDバンクSD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0067】
第2基板SUB2との位置関係は前記実施例3を説明する図8と同様に、第2基板SUB2の遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0068】
本実施例でも、画素電極形成領域内に容量配線CLを有する。この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。本実施例も、画素電極PXを形成するためのバンクを形成しないで、SDバンクSD−BNKを利用して画素電極PXを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極PXをドレイン電極SD2に分離パターンSPPで接続されている。分離パターンSPPは図10での説明と同様である。
【0069】
本実施例は、シリコン膜Sとn+シリコン膜nSのエッチング加工をハーフ露光で一括加工すると共に、ソースバンクSD―BNKもハーフ露光し、チャネル部を覆う保護膜およびゲート絶縁膜を一括加工することで、プロセス数を大幅に削減した点を特徴とする。図19は、本発明の実施例6の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。また、図20と図21は、本発明の実施例6の特徴を説明する要部プロセス図で、図20はシリコン膜Sとn+シリコン膜nSのエッチング加工の説明図、図21は図20に続いてソースバンクとチャネル部を覆う保護膜およびゲート絶縁膜のエッチング加工の説明図である。
【0070】
図20において、(a)列はプロセスを、(b)列は(a)列のプロセスに対応した第1基板の薄膜トランジスタ領域の断面を示す。先ず、第1基板SUB1に成膜した窒化シリコン(SiN)のゲート絶縁膜GIの上にシリコン(アモルファスシリコン:a−Si)の膜Sとn+シリコン膜nSを形成する。形成したシリコン膜Sとn+シリコン膜nS上にホトレジストを塗布する。このホトレジストにハーフ露光マスクを用いて島状シリコン半導体膜部分はフル露光し、チャネル部にはハーフ露光を施し、現像して、所要のホトレジストRGを残す。
【0071】
ホトレジストRGをマスクとしてシリコン膜Sとn+シリコン膜nSにエッチングを施す。ハーフ露光でパターニングしたホトレジストRGをエッチングマスクとしてエッチングをした結果、薄膜トランジスタの能動層となる島状半導体膜が残り、かつチャネル部の上層のn+シリコン膜nSが除去される。ホトレジストRGを剥離してチャネルCHを露出した島状半導体膜が形成される。
【0072】
図21において、(a)列はプロセスを、(b)列は(a)列のプロセスに対応した第1基板の薄膜トランジスタ領域(TFT部)の断面を、(c)列は同じくゲート端子部などのゲート絶縁膜の開口部の断面を示す。図20のプロセスの後、その島状半導体膜を含むゲート絶縁膜を覆って保護膜PFを形成する。保護膜PFの上にソースバンクともなるホトレジストRGを塗布する。
【0073】
このホトレジストRGにハーフ露光を施す。このハーフ露光は、ゲート絶縁膜まで除去するゲート端子部等のゲート絶縁膜の開口部はフル露光、ソースバンクSD−BNKとなる部分とチャネルCHの部分は無露光、ゲート絶縁膜GIを残す部分はハーフ露光となる露光マスクを用いる。なお、ここでは、露光部分が現像で溶解除去されるネガ型のホトレジストを用いた。
【0074】
ハーフ露光後、ホトレジストRGを現像し、エッチングを施して、薄膜トランジスタ領域(TFT部)ではソースバンクSD−BNKとなる部分とチャネルCHの部分に保護膜PFを残し、ゲート絶縁膜の開口部では保護膜PFとその下層のゲート絶縁膜GIまで除去する。これを焼成してソースバンクSD−BNKを形成する。なお、チャネルCHの保護膜PFの上にもソースバンクSD−BNKと同じ絶縁膜が残留する。
【0075】
その後、ソースバンクSD−BNKのソース電極、ソース配線、ドレイン電極、画素電極を形成するための部分を親液処理し、その他の部分は撥液処理して、各配線、各電極をインクジェットの塗布と焼成で形成する。
【0076】
実施例6によれば、実施例3の効果に加え、さらに低コストで、高輝度かつ色再現性が良好な液晶表示装置を得ることができる。
【0077】
図22は、図4、図15図16等における接続電極部分の詳細な断面を説明する図である。図4、図15図16等では、接続電極JEDは図22(a)のように図示されている。すなわち、画素電極PXとドレイン電極SD2とはインクジェットで塗布される導電性膜からなる接続電極JEDで電気的に接続される。図22(a)では、この接続電極JEDが、画素電極PXからゲート絶縁膜GIとソースバンクSD―BNKの段差を乗り越えるように示されていて、この乗り越えが困難で充分な接続がされないように考えられる。しかし、実際には、この接続部分は図22(b)に示されたように、接続電極JEDの大きさは上記の段差を吸収するのに充分な大きさであるため、段差乗り越え部分での接続不十分などの不具合は生じない。
【0078】
以上は主として第1基板側の構成について説明した。しかし、第2基板との位置合わせがずれた場合に、遮光膜の領域からバンクがはみ出て、開口率やコントラストに影響する可能性がある。以下では、バンクと遮光膜との位置合わせのずれによる表示品質への影響を抑制する構成について説明する。ここでは、容量配線CLと遮光膜BMを例として説明する。
【0079】
図23は、遮光膜の一般的な設計例を説明する図である。図23(a)に示したように、第1基板SUB1には幅がWLの容量配線CLが形成され、第2基板SUB2には幅がWBの遮光膜BMとカラーフィルタCFが形成されているものとする。遮光膜BMの幅WBは位置あわせ裕度として両側にそれぞれdだけ容量配線CLより広く形成されている。すなわち、遮光膜BMの幅WB≒[容量配線CLの幅WL+裕度d×2]としている。そして、位置あわせずれが最大で2dであれば、図23(b)のように、容量配線CLは遮光膜BMから外れて表示領域にはみ出ることはない。
【0080】
図24は、本発明におけるゲートバンクで形成された容量配線と遮光膜との設計例を説明する図である。図24(a)に示したように、第1基板SUB1には一対のゲートバンクG−BNKで形成された幅がWLの容量配線CLが形成されている。第2基板SUB2には幅がWBの遮光膜BMとカラーフィルタCFが形成されている。遮光膜BMの幅WBは位置あわせ裕度として両側にそれぞれdだけ容量配線CLより広く形成されている。そして、ゲートバンクG−BNKの幅Dは位置あわせ裕度dと略同値としている。
【0081】
すなわち、遮光膜BMの幅WB≒[容量配線CLの幅WL+裕度d(≒D)×2]としている。そして、位置あわせずれが最大で2d(≒2D)であれば、図24(b)のように、容量配線CLの両側にあるゲートバンクG−BNKの一方が遮光膜BMから外れて表示領域にはみ出ても、ゲートバンクG−BNKは透光性であるため、開口率が低下することはない。
【0082】
図25は、図24に示した容量配線と遮光膜との他の設計例を説明する図である。この設計例では、ゲートバンクG−BNKを光吸収性(遮光性)または低遮光性とした点を除いて図24の設計と同じである。この例では、ゲートバンクG−BNKが遮光性であるため、開口率は若干低下するが、コントラストは上がる。
【0083】
図26は、本発明におけるゲートバンクで形成された容量配線と遮光膜とのさらに他の設計例を説明する図である。この設計例では、図26(a)に示したように、第1基板SUB1には一対のゲートバンクG−BNKで形成された幅がWLの容量配線CLが形成されている。第2基板SUB2には幅がWBの遮光膜BMとカラーフィルタCFが形成されている。遮光膜BMの幅WBは位置あわせ裕度として両側にそれぞれdおよびゲートバンクG−BNKの幅Dを加えた値だけ容量配線CLより広く形成されている。そして、ゲートバンクG−BNKの幅Dと位置あわせ裕度dとは略同値としている。
【0084】
すなわち、遮光膜BMの幅WB≒[容量配線CLの幅WL+裕度d×2+ゲートバンクG−BNKの幅D×2]、(d≒D、としている。そして、位置あわせずれが最大で2d(≒2D)であれば、図26(b)のように、容量配線CLの両側にあるゲートバンクG−BNKの一方が遮光膜BMから外れて表示領域にはみ出ても、ゲートバンクG−BNKは透光性であるため、開口率が低下することはない。
【0085】
なお、図25で説明した光吸収性(遮光性)または低遮光性のゲートバンクG−BNKは前記の各実施例および遮光膜の設計例にも適用できる。また、前記した接続電極は画素電極と同一の導電材料でも、ソース/ドレイン材料と同じ材料、または他の導電性材料でもよい。薄膜トランジスタの上層に設ける保護膜は窒化シリコンに限らず、有機絶縁膜でもよく、バンクと兼用することも可能である。
【図面の簡単な説明】
【0086】
【図1】本発明の液晶表示装置の実施例1を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図2】図1(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図3】本発明の実施例1の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図4】本発明の液晶表示装置の実施例2を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図5】図4(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図6】本発明の実施例2の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図7】本発明の液晶表示装置の実施例3を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図8】図7(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図9】本発明の実施例3の第1基板を製造するためのプロセスを順に説明する1画素の平面図である
【図10】本発明の実施例3における分離パターンの形成を説明する図である。
【図11】図10に示した分離パターンSPP部分の他の構造例の説明図である。
【図12】本発明の液晶表示装置の実施例4を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図13】図12(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図14】本発明の実施例4の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図15】本発明の液晶表示装置の実施例5を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図16】図15(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図17】本発明の実施例5の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図18】本発明の液晶表示装置の実施例6を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図19】本発明の実施例6の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図20】本発明の実施例6の特徴を説明するシリコン膜Sとn+シリコン膜nSのエッチング加工の説明図である。
【図21】本発明の実施例6の特徴を説明する図20に続いてソースバンクとチャネル部を覆う保護膜およびゲート絶縁膜のエッチング加工の説明図である。
【図22】図4、図15図16等における接続電極部分の詳細な断面を説明する図である。
【図23】遮光膜の一般的な設計例を説明する図である。
【図24】本発明におけるゲートバンクで形成された容量配線と遮光膜との設計例を説明する図である。
【図25】図24に示した容量配線と遮光膜との他の設計例を説明する図である。
【図26】本発明におけるゲートバンクで形成された容量配線と遮光膜とのさらに他の設計例を説明する図である。
【図27】インクジェット方式を利用して第1基板の内面に形成された構造の一例を模式的に説明する断面図である。
【図28】バンクを用いた配線等の形成プロセスを説明する図である。
【符号の説明】
【0087】
SUB1・・・第1基板(薄膜トランジスタ基板)、SUB2・・・第2基板(カラーフィルタ基板)、GL・・・ゲート配線、GT・・・ゲート電極、GI・・・ゲート絶縁膜、nS・・・n+シリコン膜、S・・・シリコン膜、RG・・・ホトレジスト、G−BNK・・・ゲートバンク、SD―BNK・・・ソースバンク、P−BNK・・・画素バンク、SD1・・・ソース電極、SD2・・・ドレイン電極、PX・・・画素電極、
【技術分野】
【0001】
本発明は、液晶表示装置に係り、特に、アクティブ・マトリクス型の液晶表示パネルを用いた液晶表示装置に関する。
【背景技術】
【0002】
液晶表示装置は、液晶表示パネルと駆動回路およびバックライト等の周辺装置を組み合わせて構成される。典型的はアクティブ・マトリクス型縦電界型(所謂TN型)の液晶表示装置を構成する液晶表示パネルは、第1基板(アクティブ・マトリクス基板あるいは薄膜トランジスタ基板:TFT基板)で構成される第1パネルと、第2基板(対向基板あるいはカラーフィルタ基板)で構成される第2パネルとの間に液晶LCを封入して形成される。
【0003】
第1基板の内面に配置される各種配線、薄膜トランジスタを構成する各種電極、画素電極、あるいは半導体層等をインクジェット方式を利用形成することで、液晶表示パネルの製造におけるホトプロセスを削減して高性能の液晶表示パネルを低コストで提供する技術が特許文献1などに提案されている。インクジェット方式による配線等の形成は、基板の内面に絶縁性膜の薄膜を塗布し、この絶縁膜に配線や電極の形状に倣った堤状体(バンクとも称する)で囲まれたパターンを加工し、該バンクで囲まれた領域内にインクジェットで導電粒子を溶媒に分散した溶液(導電性インク)を塗布し、焼成して形成される。
【0004】
図27は、インクジェット方式を利用して第1基板の内面に形成された構造の一例を模式的に説明する断面図である。また、図28は、バンクを用いた配線等の形成プロセスを説明する図である。図27、図28において、ガラスを好適とする第1基板SUB1の内面に、ホトレジストを塗布し、ゲート配線とゲート電極、および容量配線のパターンを有するマスクを介して露光し、現像して、これらゲート配線とゲート電極、および容量配線のパターンの部分を除去して形成したバンク(ゲートバンク)G−BNKを形成する(バンクパターニング)。このゲートバンクG−BNKのパターン内が親液性でその他の部分は撥液製とする(撥親液処理)。
【0005】
そして、このゲートバンクG−BNKの内部にインクジェット(IJ)のノズルで導電性溶液(メタルインク、例えば銀粒子分散Agインク)を吐出して塗布し、焼成することで、ゲート配線(図示せず)とゲート電極GT、および容量配線CTが得られる(ゲート配線/電極IJ吐出)。なお、その後、追加加熱により、配線の比抵抗を所定値に確保するプロセスがある(メタル焼成(=バンク追加加熱))。配線の比抵抗を所定値に確保するための追加加熱の温度はできるだけ高いことが望ましい。また、画素電極の下層にあるゲート配線およびゲート電極の形成用バンク(ゲートバンクG−BNK)とソース/ドレイン電極の形成用バンク(ソース/ドレインバンクSD―BNK)は配線の焼成の際に追加過熱されることで着色するため、バンクの着色を回避するためには配線の焼成温度をできるだけ低くすることが望ましい。
【特許文献3】特開2005−12181号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
配線の比抵抗を所定値に確保するためと、バンクの着色を回避するために、従来は大気中での低温焼成とN2中での高温焼成の2ステップ焼成を行っている。そのため、プロセス時間が長くなり、スループットが低下する。また、画素電極の下層(表示領域)にあるバンクが着色することは、表示品質の劣化を意味すると共に、300℃のような高温焼成装置は高価である。そして、N2の仕様によるランニングコストが増大し、さらに、焼成による着色を最小限とするような樹脂材料は限られている等、製品コストの引き下げの阻害要因となっている。
【0007】
本発明の目的は、上記従来技術の課題を解決して、透過率の低下をなくして高輝度の表示品質で低コストの液晶表示装置を提供することにある。
【課題を解決するための手段】
【0008】
本発明の液晶表示装置は、マトリクス配列した複数の画素毎に薄膜トランジスタが形成された第1基板と、前記画素対応で形成された複数色のカラーフィルタとカラーフィルタの間に形成された遮光膜および対向電極が形成された第2基板と、前記第1基板と前記第2基板との貼り合わせた間隙に液晶を封入した液晶表示パネルを用いて構成される。
【0009】
本発明では、前記第1基板上に、前記薄膜トランジスタのゲート電極を一部に形成して走査信号を印加するゲート配線と、前記ゲート配線を覆って成膜されたゲート絶縁膜と、前記ゲート絶縁膜の上に島状に形成されて前記薄膜トランジスタの能動層を構成する半導体層と、前記ゲート絶縁膜の上かつ前記半導体層に個別に接続されたソース電極およびドレイン電極と、前記ソース電極を一部に形成して表示信号を供給するデータ配線と、前記ドレイン電極に接続された画素電極を有し、
前記ゲート配線とゲート電極、前記ソース電極およびドレイン電極、前記画素電極を、絶縁性膜の堤状体で囲まれた領域内にインクジェット塗布した導電性溶液の焼成で形成するものにおいて、前記絶縁性膜の堤状体を、前記第2基板に有する前記遮光膜の領域内にのみ配置した。
【0010】
また、本発明は、前記第2基板に形成された遮光膜の幅と、前記第1基板に配置された前記容量配線の幅を、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度を考慮したものとして、第1基板と第2基板の位置合わせずれによるコントラストの低下を抑制した。
【発明の効果】
【0011】
本発明によれば、液晶表示パネルの形成に要するプロセス数が大幅に削減され、透過率が向上し、高表示品質の液晶表示装置を低コストで提供できる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の最良の実施形態を、実施例の図面を参照して詳細に説明する。なお、堤状体は配線や電極等を形成する導電性溶液を保持する溝を構成するために当該溝の両側に沿って設けた壁である。以下ではこのような堤状体をバンク(BNK)と称して説明する。
【実施例1】
【0013】
図1は、本発明の液晶表示装置の実施例1を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図であり、図1(a)は平面を、図1(b)は図1(a)のA−A’線に沿った断面を示す。ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。なお、ソース配線SLは薄膜トランジスタに表示データを供給する機能を有することから、データ配線とも呼ばれる。また、薄膜トランジスタは、ソース電極とドレイン電極が動作中入れ替わるので、ドレイン配線とも呼ぶことができるが、ここではソース配線SLとして説明する。
【0014】
1画素は薄膜トランジスタTFTと画素電極PXで構成される。なお、本実施例では、表示領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが形成されている。
【0015】
図1(a)のA−A’線に沿った断面を示す図1(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2にはITOを好適とする透明導電膜からなる画素電極PXが接続されている。
【0016】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ形成領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素領域に形成したゲートバンクG−BNKで形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたソース/ドレインバンク(以下、単にソースバンクとも称する場合もある)SD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0017】
図2は、図1(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図2では、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。第1基板SUB1の最上面には第1の配向膜ORI1が形成され、第2基板SUB2の最上面には第2の配向膜ORI2が形成されている。第2基板SUB2の最上面に形成された第2の配向膜ORI2の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタCFと遮光膜BMが形成されている。遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0018】
本実施例では、画素電極形成領域内に容量配線CLを有し、この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。
【0019】
図3は、本発明の実施例1の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。このプロセスを図1および図3の(a)(b)・・・順を参照して説明する。先ず、ガラス板を好適とする第1基板SUB1内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクG−BNKを形成する。ゲートバンクG−BNKの表面と外側を撥液性にする撥液処理と、ゲートバンクG−BNKの内側を親液性にする親液処理を行う。
【0020】
ゲートバンクG−BNKの内側(溝)に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線GLとゲート電極GTおよび容量配線CTを形成する。ゲート配線GL、ゲート電極GT、容量配線CT、およびこれらの両側にあるゲートバンクG−BNKを含む第1基板SUB1内面を覆って窒化シリコンSiNを蒸着してゲート絶縁膜GIを形成する。ゲート絶縁膜GIの上にアモルファスシリコン半導体膜(a−Si)S、n+シリコン半導体膜(n+Si)nSを順次蒸着し、アモルファスシリコン半導体膜Sおよびn+シリコン半導体膜nSをホト工程で島状に形成する。n+シリコン半導体膜nSは、アモルファスシリコン半導体膜Sに比べて極めて薄く、後述のソース/ドレイン電極とのコンタクト層となる。
【0021】
n+シリコン半導体膜nSをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Sを覆って保護膜PFを埋める。ゲート絶縁膜GIの上にソース/ドレインバンクSD―BNKを形成する。このソース/ドレインバンクSD―BNKは、ゲートバンクG−BNKと同様にして形成する。また、このソース/ドレインバンクSD―BNKは、薄膜トランジスタTFTの上方に配置される第2基板の内面に有する遮光膜で隠される位置に形成される。ソース/ドレインバンクSD―BNKにインクジェットで導電性インクを塗布し、焼成してソース電極SD1、ドレイン電極SD2を形成する。ドレイン電極SD2は、下層構造に倣った段差を有したものとなる。
【0022】
次に、薄膜トランジスタTFTの上層を含めたソース配線SLの上と、隣接する画素間にあるゲート配線GLの上に当該画素領域を囲むように画素バンクP−BNKを形成する。この画素バンクP−BNKの上面は撥液性に、両側の壁面を含めたドレイン電極SD2、ゲート絶縁膜GIの表面は親液性に処理される。この画素バンクP−BNKの間にITOを好適とする透明導電粒子溶液をインクジェットで塗布し、焼成して画素電極PXとする。図3の(h)に第2基板SUB2の内面に形成される遮光膜(ブラックマトリクス)BMのパターンを示す。
【0023】
実施例1によれば、画素領域ARの下層にバンク層を有しないため、配線の比抵抗を所定値に確保するための焼成でバンクの着色が生じても画素領域ARの光透過率に影響せず、高輝度で色再現性が良好な液晶表示装置が得られる。
【実施例2】
【0024】
図4は、本発明の液晶表示装置の実施例2を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図4(a)は平面を、図4(b)は図4(a)のA−A’線に沿った断面を示す。図5は、図4(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図5でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図6は、実施例2の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0025】
図4において、ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。薄膜トランジスタは、ソース電極とドレイン電極が動作中入れ替わるので、ドレイン配線とも呼ぶことができるが、ここでもソース配線SLとして説明する。1画素は薄膜トランジスタTFTと画素電極PXで構成される。
【0026】
本実施例でも、がソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが充填されている。
【0027】
図4(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2には、ITOを好適とする透明導電膜からなる画素電極PXが接続電極JEDで接続されている。
【0028】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ形成領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素領域に形成したゲートバンクG−BNKで形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたSDバンクSD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0029】
図5は、図4(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図5でも図1と同様に、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。第1基板SUB1の最上面には第1の配向膜ORI1が形成され、第2基板SUB2の最上面には第2の配向膜ORI2が形成されている。第2基板SUB2の最上面に形成された第2の配向膜ORI2の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタCFと遮光膜BMが形成されている。遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0030】
本実施例でも、画素電極形成内に容量配線CLを有する。この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。本実施例は、画素電極PXを形成するためのバンクを形成しないで、SDバンクSD−BNKを利用して画素電極PXを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極PXをドレイン電極SD2に接続する接続電極JEDはインクジェットの滴下で塗布する。
【0031】
図6は、本発明の実施例2の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。このプロセスを図5および図6の(a)(b)・・・順を参照して説明する。先ず、ガラス板を好適とする第1基板SUB1内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクG−BNKを形成する。ゲートバンクG−BNKの表面と外側を撥液性にする撥液処理と、ゲートバンクG−BNKの内側を親液性にする親液処理を行う。
【0032】
ゲートバンクG−BNKの内側(溝)に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線GLとゲート電極GTおよび容量配線CTを形成する。ゲート配線GL、ゲート電極GT、容量配線CT、およびこれらの両側にあるゲートバンクG−BNKを含む第1基板SUB1内面を覆って窒化シリコンSiNを蒸着してゲート絶縁膜GIを形成する。ゲート絶縁膜GIの上にアモルファスシリコン半導体膜(a−Si)S、n+シリコン半導体膜(n+Si)nSを順次蒸着し、アモルファスシリコン半導体膜Sおよびn+シリコン半導体膜nSをホト工程で島状に形成する。n+シリコン半導体膜nSは、アモルファスシリコン半導体膜Sに比べて極めて薄く、ソース/ドレイン電極とのコンタクト層となる。
【0033】
n+シリコン半導体膜nSをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Sを覆って保護膜PFを埋める。ゲート絶縁膜GIの上にソース/ドレインバンクSD―BNKを形成する。このソース/ドレインバンクSD―BNKは、ゲートバンクG−BNKと同様にして形成する。また、このソース/ドレインバンクSD―BNKは、薄膜トランジスタTFTの上方に配置される第2基板の内面に有する遮光膜で隠される位置に形成される。ソース/ドレインバンクSD―BNKにインクジェットで導電性インクを塗布し、焼成してソース電極SD1、ドレイン電極SD2を形成する。ドレイン電極SD2は、下層構造に倣った段差を有したものとなる。
【0034】
次に、ドレイン電極SD2側のソース/ドレインバンクSD―BNKとゲート配線用のバンクG−BNKを利用して表示領域にITOを好適とする透明導電粒子溶液をインクジェットで塗布し、焼成して画素電極PXとする。画素電極PXとドレイン電極SD2の間に画素電極PXと同様の導電性インクを滴下して塗布し、焼成して、接続電極JEDとする。なお、図6の(h)に第2基板SUB2の内面に形成される遮光膜(ブラックマトリクス)BMのパターンを示す。
【0035】
実施例2によれば、実施例1の効果に加え、画素電極PX形成のタメノバンクを必要としないため低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。
【実施例3】
【0036】
図7は、本発明の液晶表示装置の実施例3を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図7(a)は平面を、図7(b)は図7(a)のA−A’線に沿った断面を示す。図8は、図7(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図8でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図9は、実施例3の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0037】
図7において、ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。ソース電極とドレイン電極に関しては、ここでもソース配線SLとして説明する。1画素は薄膜トランジスタTFTと画素電極PXで構成される。
【0038】
本実施例でも、がソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが充填されている。
【0039】
図7(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2には、ITOを好適とする透明導電膜からなる画素電極PXが、分離パターンSPPで接続されている。
【0040】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ形成領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素電極形成領域に形成したゲートバンクG−BNKに形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたSDバンクSD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0041】
図8は、図7(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図8でも図1、図4と同様に、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。第1基板SUB1の最上面には第1の配向膜ORI1が形成され、第2基板SUB2の最上面には第2の配向膜ORI2が形成されている。第2基板SUB2の最上面に形成された第2の配向膜ORI2の下層には、図示しない対向電極がべた形成され、この対向電極の下層にカラーフィルタCFと遮光膜BMが形成されている。遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0042】
本実施例でも、画素電極形成領域内に容量配線CLを有する。この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。本実施例は、画素電極PXを形成するためのバンクを形成しないで、SDバンクSD−BNKを利用して画素電極PXを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極PXをドレイン電極SD2に分離パターンSPPで接続されている。分離パターンSPPは図10で説明する。
【0043】
図9は、実施例3の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。このプロセスを図8および図9の(a)(b)・・・順を参照して説明する。先ず、ガラス板を好適とする第1基板SUB1内面を初期洗浄した後、ゲートバンク用の感光性樹脂膜を塗布し、ゲート配線とゲート電極および容量配線の配置形状にパターニングしてゲートバンクG−BNKを形成する。ゲートバンクG−BNKの表面と外側を撥液性にする撥液処理と、ゲートバンクG−BNKの内側を親液性にする親液処理を行う。
【0044】
ゲートバンクG−BNKの内側(溝)に銀溶液を好適とする導電性インクをインクジェットノズルで塗布し、焼成して、ゲート配線GLとゲート電極GTおよび容量配線CTを形成する。ゲート配線GL、ゲート電極GT、容量配線CT、およびこれらの両側にあるゲートバンクG−BNKを含む第1基板SUB1内面を覆って窒化シリコンSiNを蒸着してゲート絶縁膜GIを形成する。ゲート絶縁膜GIの上にアモルファスシリコン半導体膜(a−Si)S、n+シリコン半導体膜(n+Si)nSを順次蒸着し、アモルファスシリコン半導体膜Sおよびn+シリコン半導体膜nSをホト工程で島状に形成する。n+シリコン半導体膜nSは、アモルファスシリコン半導体膜Sに比べて極めて薄く、ソース/ドレイン電極とのコンタクト層となる。
【0045】
n+シリコン半導体膜nSをソース電極側とドレイン電極側に分離する。分離した部分の間はチャネルとなる。このチャネル部分に露出したアモルファスシリコン半導体膜Sを覆って保護膜PFを埋める。ゲート絶縁膜GIの上に、画素電極形成側に分離パターンSPPを形成するための溝パターンを設けたソース/ドレインバンクSD―BNKを形成する。このソース/ドレインバンクSD―BNKは、ゲートバンクG−BNKと同様にして形成する。また、このソース/ドレインバンクSD―BNKは、薄膜トランジスタTFTの上方に配置される第2基板の内面に有する遮光膜で隠される位置に形成される。
【0046】
ソース/ドレインバンクSD―BNKにインクジェットで導電性インクを塗布し、焼成してソース電極SD1、ドレイン電極SD2を形成する。ドレイン電極SD2は、下層構造に倣った段差を有したものとなる。ただし、ドレイン電極SD2では導電性インクの塗布量を制限し、あとで塗布する画素電極用の導電性インクと重ね合わせて焼成した膜厚となるインク量がソース電極SD1の厚みに等しくなるようにする。
【0047】
次に、ドレイン電極SD2側のソース/ドレインバンクSD―BNKとゲート配線用のバンクG−BNKを利用して表示領域にITOを好適とする透明導電粒子を混合した導電性インク溶液をインクジェットで塗布し、焼成して画素電極PXとする。このとき、画素電極PX用の導電性インク溶液は分離パターンSPPを形成するための溝パターンの中でドレイン電極SD2の上層に流れて該ドレイン電極SD2と2層構造又は混合構造で接続される。なお、図9の(h)に第2基板SUB2の内面に形成される遮光膜(ブラックマトリクス)BMのパターンを示す。
【0048】
図10は、本発明の実施例3における分離パターンの形成を説明する図である。実施例3では、図10(a)に示したように、ドレイン電極SD2側のソース/ドレインバンクSD―BNKに分離パターンSPPを形成するための細溝形状を備える。このソース/ドレインバンクSD―BNKにソース/ドレイン用の導電性インクを塗布する。このとき、図10(b)に示したように、塗布された導電性インクは分離パターンSPPを形成する細溝形状に流れ、該細溝形状の大部分に塗布される。塗布膜はソース電極SD1よりも薄い。
【0049】
その後、図10(c)に示したように、画素領域側に画素電極用の導電性インクを塗布する。導電性インクは分離パターンSPPを形成する細溝形状に流れてソース電極SD1用のインクの上に重なり、あるいはソース電極SD1用のインクと混合してソース電極SD1用のインク膜と同等のインク膜となる。これを焼成して図7(b)に示したように画素電極とドレイン電極SD2が接続された構造が得られる。
【0050】
図11は、図10に示した分離パターンSPP部分の他の構造例の説明図である。図11では、図10(c)の分離パターンSPP部分に前記実施例2と同様な接続電極JEDをインクジェットで形成した。これにより、分離パターンSPP部分での電気的接続の信頼性を向上させることができる。
【0051】
実施例3によれば、実施例1の効果に加え、実施例2と同様に、画素電極PX形成のためのバンクを必要としないため、低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。
【実施例4】
【0052】
図12は、本発明の液晶表示装置の実施例4を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図12(a)は平面を、図12(b)は図12(a)のA−A’線に沿った断面を示す。図13は、図12(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図13でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図14は、実施例4の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0053】
実施例4の構造は前記した実施例3と略同じで、分離パターンSPPで画素電極PXとドレイン電極SD2とを接続している。実施例3と異なる部分は、図12と図13の断面図および図14(e)に示されたように、保護膜PFのエッチング加工前にソースバンクSD−BNKを形成して、このソースバンクSD−BNKをマスクとして保護膜PFエッチングする点である。
【0054】
実施例4によっても、実施例3と同様に、画素電極PX形成のためのバンクを必要としないため、低コストで、高輝度かつ色再現性が良好な液晶表示装置が得られる。
【実施例5】
【0055】
図15は、本発明の液晶表示装置の実施例5を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図15(a)は平面を、図15(b)は図15(a)のA−A’線に沿った断面を示す。図16は、図15(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。図16でも、説明の煩雑さを避けるため、第2基板に有する対向電極は図示を省略した。図17は、実施例5の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0056】
実施例5は、第1基板SUB1の内面に画素電極PXを直接形成した点を特徴とする。また、実施例5は薄膜トランジスタのドレイン電極SD2と画素電極PXを第1の接続電極JED1で接続すると共に、容量配線CLで分断された画素電極の間を第2の接続電極JED2で接続した点も特徴である。これら第1の接続電極JED1と第2の接続電極JED2もインクジェットの滴下で塗布して形成する。
【0057】
図15、図16および図17に示されたように、第1基板SUB1の内面にゲート配線GL、ゲート電極GT、および容量配線CLの形成用バンクであるゲートバンクG−BNKを形成する。ゲートバンクG−BNKはすべて第2基板SUB2側に有する遮光膜BMで隠される位置に形成される。このゲートバンクG−BNKを用いてゲート電極GT、容量配線CL、ゲート配線GLをインクジェット塗布し、焼成して形成する。
【0058】
次に、このゲートバンクG−BNKを利用し、インクジェットにより画素電極用の導電性インクを表示領域ARに塗布し、焼成して、画素電極PXを形成する。その後、窒化シリコンSiNを蒸着してゲート絶縁膜GIを成膜し、ゲート電極GTを覆う薄膜トランジスタTFTの形成部分と容量配線CLを覆う上層部分を残すパターニングを行い、表示領域の画素電極PXを露呈させる。シリコン膜とn+シリコン膜を形成し、ホト工程とエッチングでシリコン膜とn+シリコン膜の島を形成する。n+シリコン膜を加工してチャネルを形成し、このチャネル部分を覆って保護膜を充填する。
【0059】
ゲート絶縁膜GI上でシリコン膜とn+シリコン膜の島を覆い、薄膜トランジスタの領域にソース配線SL、ソース電極SD1、ドレイン電極SD2の形成部分にソースバンクSD−BNKを形成する。このソースバンクSD−BNKで囲まれた内側にインクジェットにより導電性インクを塗布し、焼成して、ソース配線SL、ソース電極SD1、ドレイン電極SD2を形成する。
【0060】
図15、図16および図17(g)に示したように、ドレイン電極SD2と画素電極PXを橋絡するように導電性インクをインクジェットで塗布して両者を電気的に接続する接続電極JED1を形成する。また、容量配線CLの上方にも導電性インクをインクジェットで塗布して容量配線CLで分断された画素電極の間を電気的に接続する接続電極JED2を形成する。接続電極JED2を形成するとき、インクジェットのインク滴を図17(g)のように容量配線CLに沿って複数滴が順次重なるように塗布すれことが望ましい。また、接続電極JED1や接続電極JED2を形成する導電性インクとしては画素電極PXを形成するものと同じITO等の透明導電性の粒子を分散した溶液を用いるのが望ましい。
【0061】
実施例5によれば、画素電極PXの下層にゲート絶縁膜も、またバンク形成用の樹脂層もないため、透過率が向上し、インクジェットで形成した配線や電極の焼成による着色もないため、高輝度かつ色再現性が良好な液晶表示装置が得られる。さらに、プロセスの簡略化で液晶表示装置を低コストで提供できる。
【実施例6】
【0062】
図18は、本発明の液晶表示装置の実施例6を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図で、図18(a)は平面を、図18(b)は図18(a)のA−A’線に沿った断面を示す。図19は、実施例6の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【0063】
図18において、ガラスを好適とする第1基板SUB1の上に形成された複数のゲート配線GLとこのゲート配線に交差する複数のソース配線SLを有し、2本のゲート配線GLと2本のソース配線SLで囲まれた領域(画素領域)に1画素が形成される。ソース電極とドレイン電極に関しては、ここでもソース配線SLとして説明する。1画素は薄膜トランジスタTFTと画素電極PXで構成される。
【0064】
本実施例でも、ソース電極形成領域内のほぼ中央部分を横切ってゲート配線と並行な方向に容量配線CLが配置されている。薄膜トランジスタTFTはゲート配線GLとソース配線SLの交差部近傍に配置されている。この薄膜トランジスタTFTは、ゲート配線から延びるゲート電極GT、半導体膜SI、ソース電極SD1、ドレイン電極SD2で構成される。半導体膜SIはシリコンの上層にn+シリコンのコンタクト層を積層し、このコンタクト層の中央部分を除去してチャネルを形成してある。このチャネル部分に保護膜PFが充填されている。
【0065】
図18(b)において、第1基板SUB1の上にゲート配線GLとゲート電極GTおよび容量配線CLの形成用バンクであるゲートバンクG−BNKが形成されている。このゲートバンクG−BNKは薄膜トランジスタTFTの領域内、容量配線CLの形成部分およびゲート配線GLの形成部分のみに配置される。なお、薄膜トランジスタTFTのドレイン電極SD2には、ITOを好適とする透明導電膜からなる画素電極PXが、分離パターンSPPで接続されている。
【0066】
薄膜トランジスタTFTのゲート電極GTは、薄膜トランジスタ領域に形成したゲートバンクG−BNKで形成された溝にインクジェットで銀(Ag)溶液を好適とする導電性インクを塗布し、焼成して形成される。また、容量配線CLは、画素電極形成領域に形成したゲートバンクG−BNKに形成される。そして、ゲート配線GLは、画素領域の外に形成したゲートバンクG−BNKで形成される。この上にゲート絶縁膜GIが形成される。後述する図19(c)に示されたように、ソース電極SD1とドレイン電極SD2はゲート絶縁膜GIに設けたSDバンクSD−BNKで形成される。後述するように、これらのゲートバンクG−BNKの上方は、第2基板に有する遮光膜(ブラックマトリクス)で隠される位置にある。
【0067】
第2基板SUB2との位置関係は前記実施例3を説明する図8と同様に、第2基板SUB2の遮光膜BMは、薄膜トランジスタTFTの領域となるSDバンクSD−BNK領域とゲート配線GLを隠す位置、および容量配線CLを形成するゲートバンクG−BNKを隠す位置に配置されている。
【0068】
本実施例でも、画素電極形成領域内に容量配線CLを有する。この容量配線CLの上層で容量配線CLを形成するゲートバンクG−BNKを隠す部分で画素の表示領域ARが分離されている。液晶LCの光シャッタ効果は表示領域ARで有効となる。本実施例も、画素電極PXを形成するためのバンクを形成しないで、SDバンクSD−BNKを利用して画素電極PXを形成するため、画素電極用のバンクの形成プロセスは不要となる。なお、画素電極PXをドレイン電極SD2に分離パターンSPPで接続されている。分離パターンSPPは図10での説明と同様である。
【0069】
本実施例は、シリコン膜Sとn+シリコン膜nSのエッチング加工をハーフ露光で一括加工すると共に、ソースバンクSD―BNKもハーフ露光し、チャネル部を覆う保護膜およびゲート絶縁膜を一括加工することで、プロセス数を大幅に削減した点を特徴とする。図19は、本発明の実施例6の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。また、図20と図21は、本発明の実施例6の特徴を説明する要部プロセス図で、図20はシリコン膜Sとn+シリコン膜nSのエッチング加工の説明図、図21は図20に続いてソースバンクとチャネル部を覆う保護膜およびゲート絶縁膜のエッチング加工の説明図である。
【0070】
図20において、(a)列はプロセスを、(b)列は(a)列のプロセスに対応した第1基板の薄膜トランジスタ領域の断面を示す。先ず、第1基板SUB1に成膜した窒化シリコン(SiN)のゲート絶縁膜GIの上にシリコン(アモルファスシリコン:a−Si)の膜Sとn+シリコン膜nSを形成する。形成したシリコン膜Sとn+シリコン膜nS上にホトレジストを塗布する。このホトレジストにハーフ露光マスクを用いて島状シリコン半導体膜部分はフル露光し、チャネル部にはハーフ露光を施し、現像して、所要のホトレジストRGを残す。
【0071】
ホトレジストRGをマスクとしてシリコン膜Sとn+シリコン膜nSにエッチングを施す。ハーフ露光でパターニングしたホトレジストRGをエッチングマスクとしてエッチングをした結果、薄膜トランジスタの能動層となる島状半導体膜が残り、かつチャネル部の上層のn+シリコン膜nSが除去される。ホトレジストRGを剥離してチャネルCHを露出した島状半導体膜が形成される。
【0072】
図21において、(a)列はプロセスを、(b)列は(a)列のプロセスに対応した第1基板の薄膜トランジスタ領域(TFT部)の断面を、(c)列は同じくゲート端子部などのゲート絶縁膜の開口部の断面を示す。図20のプロセスの後、その島状半導体膜を含むゲート絶縁膜を覆って保護膜PFを形成する。保護膜PFの上にソースバンクともなるホトレジストRGを塗布する。
【0073】
このホトレジストRGにハーフ露光を施す。このハーフ露光は、ゲート絶縁膜まで除去するゲート端子部等のゲート絶縁膜の開口部はフル露光、ソースバンクSD−BNKとなる部分とチャネルCHの部分は無露光、ゲート絶縁膜GIを残す部分はハーフ露光となる露光マスクを用いる。なお、ここでは、露光部分が現像で溶解除去されるネガ型のホトレジストを用いた。
【0074】
ハーフ露光後、ホトレジストRGを現像し、エッチングを施して、薄膜トランジスタ領域(TFT部)ではソースバンクSD−BNKとなる部分とチャネルCHの部分に保護膜PFを残し、ゲート絶縁膜の開口部では保護膜PFとその下層のゲート絶縁膜GIまで除去する。これを焼成してソースバンクSD−BNKを形成する。なお、チャネルCHの保護膜PFの上にもソースバンクSD−BNKと同じ絶縁膜が残留する。
【0075】
その後、ソースバンクSD−BNKのソース電極、ソース配線、ドレイン電極、画素電極を形成するための部分を親液処理し、その他の部分は撥液処理して、各配線、各電極をインクジェットの塗布と焼成で形成する。
【0076】
実施例6によれば、実施例3の効果に加え、さらに低コストで、高輝度かつ色再現性が良好な液晶表示装置を得ることができる。
【0077】
図22は、図4、図15図16等における接続電極部分の詳細な断面を説明する図である。図4、図15図16等では、接続電極JEDは図22(a)のように図示されている。すなわち、画素電極PXとドレイン電極SD2とはインクジェットで塗布される導電性膜からなる接続電極JEDで電気的に接続される。図22(a)では、この接続電極JEDが、画素電極PXからゲート絶縁膜GIとソースバンクSD―BNKの段差を乗り越えるように示されていて、この乗り越えが困難で充分な接続がされないように考えられる。しかし、実際には、この接続部分は図22(b)に示されたように、接続電極JEDの大きさは上記の段差を吸収するのに充分な大きさであるため、段差乗り越え部分での接続不十分などの不具合は生じない。
【0078】
以上は主として第1基板側の構成について説明した。しかし、第2基板との位置合わせがずれた場合に、遮光膜の領域からバンクがはみ出て、開口率やコントラストに影響する可能性がある。以下では、バンクと遮光膜との位置合わせのずれによる表示品質への影響を抑制する構成について説明する。ここでは、容量配線CLと遮光膜BMを例として説明する。
【0079】
図23は、遮光膜の一般的な設計例を説明する図である。図23(a)に示したように、第1基板SUB1には幅がWLの容量配線CLが形成され、第2基板SUB2には幅がWBの遮光膜BMとカラーフィルタCFが形成されているものとする。遮光膜BMの幅WBは位置あわせ裕度として両側にそれぞれdだけ容量配線CLより広く形成されている。すなわち、遮光膜BMの幅WB≒[容量配線CLの幅WL+裕度d×2]としている。そして、位置あわせずれが最大で2dであれば、図23(b)のように、容量配線CLは遮光膜BMから外れて表示領域にはみ出ることはない。
【0080】
図24は、本発明におけるゲートバンクで形成された容量配線と遮光膜との設計例を説明する図である。図24(a)に示したように、第1基板SUB1には一対のゲートバンクG−BNKで形成された幅がWLの容量配線CLが形成されている。第2基板SUB2には幅がWBの遮光膜BMとカラーフィルタCFが形成されている。遮光膜BMの幅WBは位置あわせ裕度として両側にそれぞれdだけ容量配線CLより広く形成されている。そして、ゲートバンクG−BNKの幅Dは位置あわせ裕度dと略同値としている。
【0081】
すなわち、遮光膜BMの幅WB≒[容量配線CLの幅WL+裕度d(≒D)×2]としている。そして、位置あわせずれが最大で2d(≒2D)であれば、図24(b)のように、容量配線CLの両側にあるゲートバンクG−BNKの一方が遮光膜BMから外れて表示領域にはみ出ても、ゲートバンクG−BNKは透光性であるため、開口率が低下することはない。
【0082】
図25は、図24に示した容量配線と遮光膜との他の設計例を説明する図である。この設計例では、ゲートバンクG−BNKを光吸収性(遮光性)または低遮光性とした点を除いて図24の設計と同じである。この例では、ゲートバンクG−BNKが遮光性であるため、開口率は若干低下するが、コントラストは上がる。
【0083】
図26は、本発明におけるゲートバンクで形成された容量配線と遮光膜とのさらに他の設計例を説明する図である。この設計例では、図26(a)に示したように、第1基板SUB1には一対のゲートバンクG−BNKで形成された幅がWLの容量配線CLが形成されている。第2基板SUB2には幅がWBの遮光膜BMとカラーフィルタCFが形成されている。遮光膜BMの幅WBは位置あわせ裕度として両側にそれぞれdおよびゲートバンクG−BNKの幅Dを加えた値だけ容量配線CLより広く形成されている。そして、ゲートバンクG−BNKの幅Dと位置あわせ裕度dとは略同値としている。
【0084】
すなわち、遮光膜BMの幅WB≒[容量配線CLの幅WL+裕度d×2+ゲートバンクG−BNKの幅D×2]、(d≒D、としている。そして、位置あわせずれが最大で2d(≒2D)であれば、図26(b)のように、容量配線CLの両側にあるゲートバンクG−BNKの一方が遮光膜BMから外れて表示領域にはみ出ても、ゲートバンクG−BNKは透光性であるため、開口率が低下することはない。
【0085】
なお、図25で説明した光吸収性(遮光性)または低遮光性のゲートバンクG−BNKは前記の各実施例および遮光膜の設計例にも適用できる。また、前記した接続電極は画素電極と同一の導電材料でも、ソース/ドレイン材料と同じ材料、または他の導電性材料でもよい。薄膜トランジスタの上層に設ける保護膜は窒化シリコンに限らず、有機絶縁膜でもよく、バンクと兼用することも可能である。
【図面の簡単な説明】
【0086】
【図1】本発明の液晶表示装置の実施例1を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図2】図1(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図3】本発明の実施例1の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図4】本発明の液晶表示装置の実施例2を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図5】図4(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図6】本発明の実施例2の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図7】本発明の液晶表示装置の実施例3を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図8】図7(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図9】本発明の実施例3の第1基板を製造するためのプロセスを順に説明する1画素の平面図である
【図10】本発明の実施例3における分離パターンの形成を説明する図である。
【図11】図10に示した分離パターンSPP部分の他の構造例の説明図である。
【図12】本発明の液晶表示装置の実施例4を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図13】図12(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図14】本発明の実施例4の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図15】本発明の液晶表示装置の実施例5を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図16】図15(b)に示した第1基板に対向基板である第2基板を貼り合わせ、両基板の間に液晶を封入した液晶表示パネルの1画素の断面を示す模式図である。
【図17】本発明の実施例5の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図18】本発明の液晶表示装置の実施例6を構成する液晶表示パネルの第1基板(薄膜トランジスタ基板)の1画素を説明する図である。
【図19】本発明の実施例6の第1基板を製造するためのプロセスを順に説明する1画素の平面図である。
【図20】本発明の実施例6の特徴を説明するシリコン膜Sとn+シリコン膜nSのエッチング加工の説明図である。
【図21】本発明の実施例6の特徴を説明する図20に続いてソースバンクとチャネル部を覆う保護膜およびゲート絶縁膜のエッチング加工の説明図である。
【図22】図4、図15図16等における接続電極部分の詳細な断面を説明する図である。
【図23】遮光膜の一般的な設計例を説明する図である。
【図24】本発明におけるゲートバンクで形成された容量配線と遮光膜との設計例を説明する図である。
【図25】図24に示した容量配線と遮光膜との他の設計例を説明する図である。
【図26】本発明におけるゲートバンクで形成された容量配線と遮光膜とのさらに他の設計例を説明する図である。
【図27】インクジェット方式を利用して第1基板の内面に形成された構造の一例を模式的に説明する断面図である。
【図28】バンクを用いた配線等の形成プロセスを説明する図である。
【符号の説明】
【0087】
SUB1・・・第1基板(薄膜トランジスタ基板)、SUB2・・・第2基板(カラーフィルタ基板)、GL・・・ゲート配線、GT・・・ゲート電極、GI・・・ゲート絶縁膜、nS・・・n+シリコン膜、S・・・シリコン膜、RG・・・ホトレジスト、G−BNK・・・ゲートバンク、SD―BNK・・・ソースバンク、P−BNK・・・画素バンク、SD1・・・ソース電極、SD2・・・ドレイン電極、PX・・・画素電極、
【特許請求の範囲】
【請求項1】
マトリクス配列した複数の画素毎に薄膜トランジスタが形成された第1基板と、前記画素対応で形成された複数色のカラーフィルタとカラーフィルタの間に形成された遮光膜および対向電極が形成された第2基板と、前記第1基板と前記第2基板との貼り合わせた間隙に液晶を封入した液晶表示パネルを用いて構成された液晶表示装置であって、
前記第1基板上には、
前記薄膜トランジスタのゲート電極を一部に形成して走査信号を印加するゲート配線と、
前記ゲート配線を覆って成膜されたゲート絶縁膜と、
前記ゲート絶縁膜の上に島状に形成されて前記薄膜トランジスタの能動層を構成する半導体層と、
前記ゲート絶縁膜の上かつ前記半導体層に個別に接続されたソース電極およびドレイン電極と、
前記ソース電極を一部に形成して表示信号を供給するデータ配線と、
前記ドレイン電極に接続された画素電極を有し、
前記ゲート配線とゲート電極、前記ソース電極およびドレイン電極、前記画素電極は、絶縁性膜の堤状体で囲まれた領域内にインクジェット塗布された導電性溶液の焼成で形成されており、
前記絶縁性膜の堤状体は、前記第2基板に有する前記遮光膜の領域内にのみ配置されていることを特徴とする液晶表示装置。
【請求項2】
請求項1において、
前記画素電極は、隣接する前記遮光膜の各領域内で前記ソース電極およびドレイン電極の上層に形成された各堤状体で囲まれた領域内に形成され、
前記画素電極と前記ドレイン電極は、前記ゲート絶縁膜上に設けられた堤状体で分離されており、
前記ドレイン電極と前記画素電極は、コンタクトホールで接続されていることを特徴とする液晶表示装置。
【請求項3】
請求項1において、
前記画素電極は、前記ソース電極およびドレイン電極と同層で、かつソース電極およびドレイン電極とは、前記ゲート絶縁膜上に形成された堤状体で分離されており、
前記画素電極と前記ドレイン電極は、これら両電極を橋絡するインクジェット塗布された導電性の接続電極で接続されていることを特徴とする液晶表示装置。
【請求項4】
請求項1において、
前記画素電極は、前記ソース電極およびドレイン電極と同層で、
前記画素電極と前記ドレイン電極は、これら両電極を接続する線状分離パターンを有することを特徴とする液晶表示装置。
【請求項5】
請求項3において、
前記線状分離パターンの上で、かつ前記画素電極と前記ドレイン電極を橋絡するインクジェット塗布された導電性の接続電極で接続されていることを特徴とする液晶表示装置。
【請求項6】
請求項1において、
前記画素電極は、前記ソース電極およびドレイン電極と同層で、前記ソース電極側の堤状体の下層および前記半導体層のチャネル部の堤状体の下層に保護膜を有し、
前記画素電極と前記ドレイン電極は、これら両電極を接続する線状分離パターンを有することを特徴とする液晶表示装置。
【請求項7】
請求項6において、
前記線状分離パターンの上で、かつ前記画素電極と前記ドレイン電極を橋絡する如くインクジェット塗布と焼成で形成された接続電極で接続されていることを特徴とする液晶表示装置。
【請求項8】
請求項1において、
前記画素電極が形成された領域内に、前記ゲート配線と同層の容量配線を有し、
前記画素電極は前記容量配線を形成するための堤状体とこの堤状体の上に配置されたゲート絶縁膜で第1画素電極と第2画素電極とに分離されており、
前記第1画素電極と前記ゲート絶縁膜の上層に配置された前記ドレイン電極とは、両電極の間を橋絡する如くインクジェット塗布と焼成で形成された第1接続電極で接続され、
前記第2画素電極と前記第1画素電極とは、両画素電極の間を橋絡する如くインクジェット塗布と焼成で形成された第2接続電極で接続されていることを特徴とする液晶表示装置。
【請求項9】
請求項8において、
前記容量配線は、前記ゲート配線と並行な方向に配置されていることを特徴とする液晶表示装置。
【請求項10】
請求項8において、
前記第2基板に形成された遮光膜の幅をWB、前記第1基板に配置された前記容量配線の幅WL、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれdとしたとき、WB≒WL+2dであることを特徴とする液晶表示装置。
【請求項11】
請求項8において、
前記第2基板に形成された遮光膜の幅をWB、前記第1基板に配置された前記容量配線の幅WL、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれd、前記容量配線を形成するための前記堤状体の幅をDとしたとき、WB≒WL+2D、D≒dであることを特徴とする液晶表示装置。
【請求項12】
請求項11において、
前記容量配線を形成するための前記堤状体が前記遮光膜と同等の光透過率を有することを特徴とする液晶表示装置。
【請求項13】
請求項8において、
前記第2基板に形成された遮光膜の幅をWB、前記第1基板に配置された前記容量配線の幅WL、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれd、前記容量配線を形成するための前記堤状体の幅をDとしたとき、WB≒WL+2D+2dであることを特徴とする液晶表示装置。
【請求項1】
マトリクス配列した複数の画素毎に薄膜トランジスタが形成された第1基板と、前記画素対応で形成された複数色のカラーフィルタとカラーフィルタの間に形成された遮光膜および対向電極が形成された第2基板と、前記第1基板と前記第2基板との貼り合わせた間隙に液晶を封入した液晶表示パネルを用いて構成された液晶表示装置であって、
前記第1基板上には、
前記薄膜トランジスタのゲート電極を一部に形成して走査信号を印加するゲート配線と、
前記ゲート配線を覆って成膜されたゲート絶縁膜と、
前記ゲート絶縁膜の上に島状に形成されて前記薄膜トランジスタの能動層を構成する半導体層と、
前記ゲート絶縁膜の上かつ前記半導体層に個別に接続されたソース電極およびドレイン電極と、
前記ソース電極を一部に形成して表示信号を供給するデータ配線と、
前記ドレイン電極に接続された画素電極を有し、
前記ゲート配線とゲート電極、前記ソース電極およびドレイン電極、前記画素電極は、絶縁性膜の堤状体で囲まれた領域内にインクジェット塗布された導電性溶液の焼成で形成されており、
前記絶縁性膜の堤状体は、前記第2基板に有する前記遮光膜の領域内にのみ配置されていることを特徴とする液晶表示装置。
【請求項2】
請求項1において、
前記画素電極は、隣接する前記遮光膜の各領域内で前記ソース電極およびドレイン電極の上層に形成された各堤状体で囲まれた領域内に形成され、
前記画素電極と前記ドレイン電極は、前記ゲート絶縁膜上に設けられた堤状体で分離されており、
前記ドレイン電極と前記画素電極は、コンタクトホールで接続されていることを特徴とする液晶表示装置。
【請求項3】
請求項1において、
前記画素電極は、前記ソース電極およびドレイン電極と同層で、かつソース電極およびドレイン電極とは、前記ゲート絶縁膜上に形成された堤状体で分離されており、
前記画素電極と前記ドレイン電極は、これら両電極を橋絡するインクジェット塗布された導電性の接続電極で接続されていることを特徴とする液晶表示装置。
【請求項4】
請求項1において、
前記画素電極は、前記ソース電極およびドレイン電極と同層で、
前記画素電極と前記ドレイン電極は、これら両電極を接続する線状分離パターンを有することを特徴とする液晶表示装置。
【請求項5】
請求項3において、
前記線状分離パターンの上で、かつ前記画素電極と前記ドレイン電極を橋絡するインクジェット塗布された導電性の接続電極で接続されていることを特徴とする液晶表示装置。
【請求項6】
請求項1において、
前記画素電極は、前記ソース電極およびドレイン電極と同層で、前記ソース電極側の堤状体の下層および前記半導体層のチャネル部の堤状体の下層に保護膜を有し、
前記画素電極と前記ドレイン電極は、これら両電極を接続する線状分離パターンを有することを特徴とする液晶表示装置。
【請求項7】
請求項6において、
前記線状分離パターンの上で、かつ前記画素電極と前記ドレイン電極を橋絡する如くインクジェット塗布と焼成で形成された接続電極で接続されていることを特徴とする液晶表示装置。
【請求項8】
請求項1において、
前記画素電極が形成された領域内に、前記ゲート配線と同層の容量配線を有し、
前記画素電極は前記容量配線を形成するための堤状体とこの堤状体の上に配置されたゲート絶縁膜で第1画素電極と第2画素電極とに分離されており、
前記第1画素電極と前記ゲート絶縁膜の上層に配置された前記ドレイン電極とは、両電極の間を橋絡する如くインクジェット塗布と焼成で形成された第1接続電極で接続され、
前記第2画素電極と前記第1画素電極とは、両画素電極の間を橋絡する如くインクジェット塗布と焼成で形成された第2接続電極で接続されていることを特徴とする液晶表示装置。
【請求項9】
請求項8において、
前記容量配線は、前記ゲート配線と並行な方向に配置されていることを特徴とする液晶表示装置。
【請求項10】
請求項8において、
前記第2基板に形成された遮光膜の幅をWB、前記第1基板に配置された前記容量配線の幅WL、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれdとしたとき、WB≒WL+2dであることを特徴とする液晶表示装置。
【請求項11】
請求項8において、
前記第2基板に形成された遮光膜の幅をWB、前記第1基板に配置された前記容量配線の幅WL、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれd、前記容量配線を形成するための前記堤状体の幅をDとしたとき、WB≒WL+2D、D≒dであることを特徴とする液晶表示装置。
【請求項12】
請求項11において、
前記容量配線を形成するための前記堤状体が前記遮光膜と同等の光透過率を有することを特徴とする液晶表示装置。
【請求項13】
請求項8において、
前記第2基板に形成された遮光膜の幅をWB、前記第1基板に配置された前記容量配線の幅WL、当該遮光膜と容量配線の幅方向両側での位置合わせ裕度をそれぞれd、前記容量配線を形成するための前記堤状体の幅をDとしたとき、WB≒WL+2D+2dであることを特徴とする液晶表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2008−33037(P2008−33037A)
【公開日】平成20年2月14日(2008.2.14)
【国際特許分類】
【出願番号】特願2006−206683(P2006−206683)
【出願日】平成18年7月28日(2006.7.28)
【出願人】(502266320)株式会社フューチャービジョン (73)
【Fターム(参考)】
【公開日】平成20年2月14日(2008.2.14)
【国際特許分類】
【出願日】平成18年7月28日(2006.7.28)
【出願人】(502266320)株式会社フューチャービジョン (73)
【Fターム(参考)】
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