発振器およびそれを用いた情報機器、ならびに電圧制御発振器およびそれを用いた情報機器
【課題】周波数変換利得の変動が少ない発振器のためのLC共振回路、それを用いた発振器及び情報機器を提供する。
【解決手段】発振器のLC共振回路が、インダクタL1、第1の微調容量と第1の容量バンクからなる並列回路と、第2の微調容量と第2の容量バンクの直列容量とを含む。発振器の周波数変換利得は、第1の容量バンクの容量値が大きくなるに従い低下する第1の微調容量による発振器の周波数変換利得と、第2の容量バンクの容量値が大きくなるに従い増大する第2の微調容量による周波数変換利得の和となる。
【解決手段】発振器のLC共振回路が、インダクタL1、第1の微調容量と第1の容量バンクからなる並列回路と、第2の微調容量と第2の容量バンクの直列容量とを含む。発振器の周波数変換利得は、第1の容量バンクの容量値が大きくなるに従い低下する第1の微調容量による発振器の周波数変換利得と、第2の容量バンクの容量値が大きくなるに従い増大する第2の微調容量による周波数変換利得の和となる。
【発明の詳細な説明】
【技術分野】
【0001】
<第1の技術の技術分野>
本発明は、共振回路、それを用いた発振器、およびそれを用いた情報機器に関し、特にインダクタと容量とによる共振動作を用いるLC共振回路、それを用いた発振器であって電圧によって発振周波数が制御される電圧制御発振器、並びにそれを用いた無線通信装置、情報通信装置、および記憶装置などを含む情報機器に関する。
【0002】
<第2の技術の技術分野>
本発明は、低電流で広帯域において低位相雑音特性を得るための電圧制御発振器の構成、及びそれを用いた情報機器に適用して有効な技術に関するものである。
【背景技術】
【0003】
<第1の技術の背景技術>
無線通信装置や記憶装置などの情報機器において発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がGHz近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタLと容量CによるLC共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、pn接合容量(ダイオード容量)、MOS(Metal Oxide Transistor)トランジスタのゲート−ソース・ドレイン間容量(以下「MOS容量」という)、半導体装置中の金属層間で形成されるMIM(Metal Insulator Metal)容量などが用いられる。MOS容量の構造と動作については、例えば非特許文献1に開示されている。
【0004】
周波数の可変は、ダイオード容量やMOS容量に印加する制御電圧を変化させることや、複数のMIM容量の接続を切り替えること等によって行なわれるが、広い周波数可変範囲を得る目的では、更にインダクタンスを変化させることも行なわれている。
【0005】
特許文献1には、可変容量回路群として、周波数制御信号の電圧値に応じて容量値が連続的に変化する容量素子を備えた第1の可変容量回路と、スイッチ回路に直列に接続され周波数制御信号の電圧値に応じて容量値が連続的に変化する容量素子を備えた第2の可変容量回路との並列回路を備え、容量選択信号により制御される前記スイッチを開閉することで、可変容量を調整できるLC共振回路を用いた電圧制御型発振器が開示されている。特許文献1によれば、固定容量成分と可変容量成分との関係を調整できるので、発振器の高及び低発振周波数域での周波数変換利得(KV)の変動を抑制できる。
【0006】
<第2の技術の背景技術>
例えば、無線通信装置や記憶装置などの情報機器において、発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がGHz近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタLと容量CによるLC共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、pn接合容量(ダイオード容量)、MOS(Metal Oxide Transistor)トランジスタのゲート−ソース・ドレイン間容量(以下「MOS容量」という)、半導体装置中の金属層間で形成されるMIM(Metal Insulator Metal)容量などが用いられる。
【0007】
周波数の可変は、ダイオード容量やMOS容量に印加する制御電圧を変化させることや、複数のMIM容量の接続を切り替えること等によって行なわれる。近年の無線通信システム用のRF−IC(Radio Frequency−Integrated Circuit)では、2種類以上の規格に対応するマルチモード、マルチバンド対応が求められている。これらの規格は、通常、異なる搬送波周波数が用いられるため、搬送波を供給する発振器には、広い周波数可変範囲が求められる。広い周波数可変範囲を実現するために、例えば非特許文献2に開示されている容量バンクを用いた発振器や、非特許文献2に開示されているインダクタンスをスイッチで切り替える発振器などが用いられている。
【0008】
さらに、無線通信システム用RFICで用いる発振器には、広い周波数可変範囲だけでなく、良好なEVM(Error Vector Magnitude)特性のための低位相雑音特性や、移動体通信向けでは低電力動作が必要になるため低電流で動作させることが必要になる。低電流で低位相雑音特性を得るためには、共振回路と負性コンダクタンス生成回路で構成される発振器の負性コンダクタンス生成回路の利得を増大させる必要があり、例えば非特許文献3に開示されているCMOS発振器や、BiPMOS発振器などが用いられる。
【特許文献1】特開2004−15387号公報
【非特許文献1】2000年オックスフォード大学出版局(Oxford University Press)発行、シーマ・ディミトリエフ(Sima Dimitrijev)著「アンダースタンディング・セミコンダクタ・デバイセス(Understanding Semiconductor Devices)」、第121頁〜第129頁
【非特許文献2】Zhenbiao Li and Kenneth K.O,“A low−phase−noise and low−power multiband CMOS voltage−controlled oscillator,”IEEE Journal of Solid−State Circuits,Vol.40(6),pp.1296−1302,June,2005.
【非特許文献3】Nobuyuki Itoh,Shin−ichiro Ishizuka,and Kazuhiro Katoh,“Integrated LC−tuned VCO in BiCMOS process,”Proceedings of the 27th European Solid−State Circuits Conference,2001,pp.329−332
【発明の開示】
【発明が解決しようとする課題】
【0009】
<第1の技術の発明が解決しようとする課題>
LC共振器を用いた従来の発振器の例とその課題を、図面を参照しながら説明する。
【0010】
図45は、一般的な差動LC共振型電圧制御発振器の一例を示す回路図である。差動LC共振型電圧制御発振器は、LC共振回路10と負性コンダクタンス生成回路1からなる。LC共振器10は、インダクタL11,L12と、発振周波数を連続的に変化させる微調容量である容量値可変のダイオード容量CV1,CV2と、発振周波数を段階的に変化させるトリミング容量として用いるMOS容量CM111〜CM11N,CM121〜CM12Nからなる容量バンクCMと、図示していないが配線等による寄生容量とを有している。なお、図45では、MOS容量のゲートが端子VB2に入力される固定のバイアス電圧でバイアスされ、ソース・ドレインが端子VTRM11〜VTRM1Nに与えられる制御電圧によって制御される。
【0011】
このような差動LC共振型電圧制御発振器の発振周波数fOSCは、LC共振回路の共振周波数fRESで決まり、インダクタL11,L12によるインダクタンスL、ダイオード容量CV1,CV2による可変容量値CV、MOS容量CM111〜CM11N,CM121〜CM12Nによるトリミング用の容量値CM、配線寄生容量の容量値CPを用いて、次の式(1)と表される。
【0012】
【数1】
【0013】
発振周波数fOSCの制御は、周波数制御端子VCONTに印加される制御電圧VCONTによって、可変容量CVの容量値CVを制御することにより行なわれる。容量バンクCMは、周波数を段階的に変化させる目的で用いられる容量であり、端子VTRM11〜VTRM1Nに与えられる制御電圧により、容量バンクCMを構成するMOS容量CM111〜CM11N,CM121〜CM12Nのそれぞれは、大きな容量値と小さな容量値の2値を採る事ができる。このトリミング用の容量をN個用いることにより、周波数の設定を2N個の状態にすることができる。また、トリミング容量CM111〜CM11N,CM121〜CM12Nは大きな容量変化率を持ち、通常、容量の変化率の小さいダイオードだけでは得られない周波数可変範囲を実現することができる。
【0014】
容量バンクCMを構成するトリミング容量CMとしては、前記のように、MOSトランジスタのゲート−ソース・ドレイン間容量のゲート−ソース・ドレイン間電圧を制御することで空乏層の厚さを制御して容量値を切り替えるMOS容量の他、半導体装置中の金属層間で形成されるMIM容量などの固定容量をスイッチで切り替えるスイッチングMIM容量が挙げられる。MOS容量は、通常アキュミュレーション状態で用いられ、ゲートとソース・ドレイン間電圧の高低により、大小2値の容量値を選択することができる。
【0015】
しかしながら、MOS容量などによる容量バンクを用いた広帯域VCOでは、微調容量を変化させて得られる周波数変化量の制御電圧VCONTに対する割合である周波数変換利得(KV)が、容量バンクの容量値によって変化してしまう。KVの変動は、PLLのループ利得の変動を招くため、PLLロックが外れてしまう問題が発生する。KVの変動によるPLLループ利得の変動を補償するために、PLLの構成要素の一つであるチャージポンプ回路の利得を変化させる技術が用いられるが、チャージポンプの利得を大きく変化させるためには、消費電流が大きくなるため限界がある。そのため、KVの変動をできるだけ抑制する技術が必要であった。
【0016】
以下、この点を詳細に説明する。
【0017】
まず、図45のVCOのKVは、LC共振回路の共振周波数のVCONTに対する微分係数で表され、次式(2)で表される。
【0018】
【数2】
【0019】
ここで、CTOTALは、共振回路の全容量であり、図45の発振器ではCTOTAL=CV+CM+CPであり、dL/dVCONT=0であるので、(2)式は次の式(3)で表される。
【0020】
【数3】
【0021】
CMを変化させると、(3)式の分母の大きさが変化するため、KVが変動する。
【0022】
例えば、WCDMA用RFICに用いられる周波数シンセサイザにおいては、多バンド対応のために3.2GHz〜4.3GHzの広い周波数範囲が必要になる。このとき、発振器にも同様の周波数範囲が必要であり、LC共振回路10における容量の容量値(CP+CV+CM)の最大値は、最小値の2倍以上まで変化させる必要がある。そのため、(2)式の分母の最大値は、最小値の2.7倍となり、dCV/dVCONTがVCONTによらず一定であったとしても、KVは1:2.7の範囲で変動してしまう。実際には、ダイオードを微調容量として用いた場合には、VCONTによってKVが変動するため、さらに大きくKVが変動してしまう。
【0023】
このように、図45の構成により広い周波数可変範囲を実現できるが、KVが変動する問題がある。すなわち、動作周波数が数GHzで動作する複数のアプリケーションや複数の通信方式に対応可能な発振器を提供することができれば、半導体チップのコストを低減することができる。そのような発振器には広い周波数可変範囲が必要である。容量バンクと微調容量を備えた図45のLC共振回路10のような構成の共振回路を発振器に用いることにより、広い周波数可変範囲が得られる。しかし、KVが容量バンクの容量値に依存するため、容量バンクの容量値を変化させるに従って変動する。そのため、図45に示した従来の発振器では、容量バンクの容量値を増大させるにしたがって、VCONTに対する発振周波数の変化率KVが低下するという問題がある。
【0024】
その原因は、容量バンクの容量値CMが大きくなるに従い、微調容量CVの全容量CTOTALに占める割合が低下し、制御電圧VCONTに対する全容量の変化率が減少するためである。
【0025】
図46に、このようなLC共振型電圧制御発振器で、容量バンクを構成するトリミング容量の数が2(N=2)のときの発振周波数fOSCの制御特性を示す。制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値CMmax、最小容量値CMminiにより、周波数可変範囲ΔFcを実現することができる。この特性図からも明らかな通り、制御電圧VCONTの可変範囲において、広い範囲にわたる、要求周波数可変範囲ΔFcを実現しようとすると、必要とされるトリミング容量の最小値CMminiと最大値CMmaxとの比が大きくなる。
【0026】
一方、図47は、制御電圧VCONTと周波数変換利得(KV)の関係の一例を示している。制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値CMmax、最小容量値CMminiに対して、周波数変換利得(KV)は、ΔKVcだけ変動する。このKV特性から明らかな通り、トリミング容量の最小値CM1と最大値CM2との比が大きくなると、周波数変換利得(KV)の変動は大きくなる。
【0027】
図48に、図45に示した発振器における、LC共振型電圧制御発振器(LC−VCO)の全容量値の割合と、共振回路の全容量(=容量バンクの容量+微調容量)の関係を示す。容量バンクを用いた広帯域化では、容量バンクの全容量値が選択バンドにより異なるため、微調容量の全容量値に対する割合も変化する。そのため、微調容量の容量値変化による変化率も選択バンドにより異なる。図48では、周波数が最大/最小のときの容量値を比較している。例えば、微調容量の容量値が周波数最小時の全容量CTOTALの10%を占め、変化率が10%/Vであるとする。このとき周波数最小のときの容量値変化率は1%/Vとなる。一方、周波数最大時には、容量バンクの容量値が最小になるため、容量バンクの容量値が最大時の33%になったとすると、微調容量の容量値の全容量値に対する割合は25%となり、容量値変化率は2.5%/Vとなる。
【0028】
そのため、図45に示した発振器では、周波数が高くなるほどKVが増大し、PLLループゲインが変動する。その結果、PLLのロックが外れるという問題が発生する。
【0029】
次に、特許文献1の発振器は、可変容量回路群が第1の可変容量回路と第2の可変容量回路との並列回路で構成され、第2の可変容量回路は周波数微調用の複数の容量素子たとえばMOS容量に各々直列にスイッチ回路を接続して構成されている。この発振器では、スイッチ回路により複数のMOS容量のいずれかを選択することで微調容量を調整し、KV変動を抑制している。しかしながら、微調容量の調整にMOSトランジスタを用いることから、MOSトランジスタのソース−ドレイン間チャネル抵抗がMOS容量に直列に加わる。そのため、チャネル抵抗による電力の損失が大きくなり、即ち共振回路のクオリティファクタ(Q)が低下するため、発振器の位相雑音が悪化する。
【0030】
本発明の目的は、周波数変換利得(KV)の変動が少なく、かつ、位相雑音の悪化が少ない発振器を実現できるLC共振回路、或いはそれを用いた発振器もしくは情報機器を提供することにある。
【0031】
<第2の技術の発明が解決しようとする課題>
ところで、発振周波数がGHz近辺に及ぶ発振器においては、インダクタと容量を半導体基板上にトランジスタと共に集積化することが可能であるが、クオリティ・ファクタを向上させたり、共振周波数を広帯域に変化させることが困難であり、低位相雑音化と広帯域化が難しい。LC共振器を用いた発振器を対象に本発明の課題を説明する。
【0032】
図80は、容量バンクを用いた一般的な広帯域な差動LC共振型電圧制御発振器の一例を示す回路図である。共振回路20は、インダクタL1,L2と、容量バンクCB1,CB2と、発振周波数微調整用の容量CV1,CV2の並列回路である。インダクタL1とL2の接点に第1の電圧が印加される。図80では、NMOSトランジスタNM1とNM2で負性コンダクタンス生成回路が構成される。一般に、バイポーラ・ジャンクション・トランジスタ(BJT)よりもMOSトランジスタで負性コンダクタンス生成回路10を形成する方が、位相雑音特性が優れていると考えられている。しかしながら、集積回路上のMOSトランジスタは、プロセスばらつきによる特性の変動が大きく、また高温でトランス・コンダクタンス(gm)が低下することから、歩留まり向上のためには大きなバイアス電流を通電する必要がある。そのため、低電流動作が困難であるという問題がある。
【0033】
MOSトランジスタを用いて低電流動作を実現するために、図81のような発振器の回路構成が考えられる。図81では、負性コンダクタンス生成回路10にNMOSトランジスタとPMOSトランジスタの両方が用いられ、共振回路20は図80の構成と同じであるが、インダクタL1とL2の接点は開放されている。この構成では、NMOSトランジスタのみを用いた図80の構成に比べて、PMOSを併用することで負性コンダクタンスを向上させることができるだけでなく、交流電流は矢印i1の経路で通電するために共振回路20のインピーダンスを2倍にできるため、発振振幅を増大でき低電流動作が可能になる。さらに、低電流での動作を可能にするために、MOSトランジスタに比べて特性変動が小さく、gmが大きいBJTを用いた負性コンダクタンス生成回路により低電流動作を実現する手段が考えられる。
【0034】
図82と図83は、BJTを用いた一般的な差動LC共振型電圧制御発振器である。図82は、負性コンダクタンス生成回路10にBJTのみが用いられ、図83は、PMOSトランジスタとBJTが用いられる。これらの構成は、MOSトランジスタを用いた構成よりも低電流で動作させることができる。図83の構成を用いることで、図81の構成の場合と同様に、図82の構成に比べて発振振幅を大きくでき、さらなる低電流動作が可能になる。図82と図83の回路構成を用いた広帯域発振器における位相雑音特性のバイアス電流依存性例を、それぞれ図84,図85に示す。特性線が複数あり、それぞれで発振周波数が異なる。図82,図83の広帯域発振器の両方とも、位相雑音特性が最小になるバイアス電流は、高周波数になるほど小さい。図82の広帯域発振器では、高周波数では低電流で低位相雑音特性が得られるものの、低周波数では大きな消費電流が必要になる。一方、図83の発振器では、図82の広帯域発振器と比較して、低周波数でも低電流で低位相雑音特性が得られるが、高周波数では位相雑音特性が悪い。すなわち、従来の技術では、広帯域化を実現し、かつ全ての帯域において低電流で低位相雑音を実現できないという問題があった。
【0035】
上記の問題の原因を分析する。BJTを用いた発振器における位相雑音特性を決定する要因は多々あるが、特に重要なのは、共振回路のクオリティ・ファクタを除くとBJTの雑音指数と発振振幅である。BJTの雑音指数が増大すると、BJTで発生する雑音が増大し、位相雑音が悪化する。発振振幅を増大させると、S/N比が増大するために位相雑音が改善するが、増大させ過ぎるとバイアス電流の雑音により位相雑音が悪化する。一般に、発振振幅はベース・エミッタ間電圧VBE程度(Siでは900mV程度)が最適であると考えられている。BJTの雑音指数を最小化するためには、BJTに通電するバイアス電流を最適化する必要がある。図86は、エミッタ接地されたBJTにおける雑音指数のコレクタ電流密度依存性の一例である。BJTの雑音指数は、あるコレクタ電流密度で最小になるため、発振器のバイアス電流は雑音指数が最小になる電流値に設定する必要がある。
【0036】
次に、発振振幅を最適化するためには、上記の最適バイアス電流を鑑みて、最適な発振振幅となるように共振回路を設定すればよい。狭帯域の発振器ではこの手法を用いることが可能であるが、広帯域の発振器では、共振回路のインピーダンスを全帯域で最適化することは困難である。共振回路のインピーダンスZRESは、発振周波数f、インダクタンスLと共振回路のクオリティ・ファクタQの積(2πfLQ)である。すなわち、発振周波数fが変動すれば、ZRESは周波数に比例して変化する。さらに、共振回路のQも全帯域で一定ではなく、周波数が高くなるに従って増加する。そのため、インピーダンスの変動はさらに大きくなる。したがって、電流を最適電流近辺に設定すると発振振幅が発振周波数の増大に伴い増大する。この現象は、帯域が広いほど顕著に現れるため、広帯域発振器において全ての帯域で低位相雑音特性を実現することが困難である。すなわち、低電流動作のためにBJTを用いて広帯域発振器を作製すると、低位相雑音特性を得ることが困難であり、低電流、広帯域、低位相雑音特性の3特性を同時に実現することが困難であるという問題があった。
【0037】
そこで、本発明の目的は、LC共振回路を用いて、低電流で、広帯域、低位相雑音特性を実現できる電圧制御発振器、及びそれを用いた情報機器を提供することにある。
【0038】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0039】
<第1の技術の課題を解決するための手段>
本発明の代表的なものの一例を示せば以下の通りである。
【0040】
即ち、本発明の共振回路は、第1および第2の並列容量電源電圧端子と、第1および第2の直列容量電源電圧端子と、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量とを具備してなることを特徴とする。本発明の発振器は、上記の共振回路を具備することを特徴とする。
【0041】
また、本発明の情報機器は、発振器と、アンテナによって受信された受信信号を増幅する低雑音増幅器と、送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調器と、前記変調器が出力する直交する2個の信号を、前記発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、前記直交変調信号を増幅する電力増幅器と、受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチとを具備してなり、前記発振器が上記の特徴を有することを特徴とする。
【0042】
<第2の技術の課題を解決するための手段>
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0043】
上記目的を達成するための本発明の電圧制御発振器は、発振するために必要な利得を生成する利得生成回路と、第1の周波数制御信号群により共振周波数を変化させることができる共振回路を具備して成り、利得生成回路は、交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、負性コンダクタンス制御信号群により、生成する負性コンダクタンスを制御するためのK個(Kは正の整数)の端子を具備して成ることを特徴とする。本発明の電圧制御発振器は、発振周波数に応じて負性コンダクタンスを制御することで、広帯域で低位相雑音を低電流で得ることが可能になる。
【0044】
上記目的を達成するための本発明の電圧制御発振器は、発振するために必要な利得を生成する利得生成回路と、第4の周波数制御信号群により共振周波数を変化させることができる共振回路と、インピーダンス制御端子群を備え、出力端子が共振回路に接続されるインピーダンス制御回路を具備して成り、インピーダンス制御端子群に入力されるインピーダンス制御信号群より共振回路のインピーダンスが制御されることを特徴とする。本発明の電圧制御発振器は、発振周波数に応じて共振回路の実効的なインピーダンスを制御することで、広帯域で低位相雑音を低電流で得ることが可能になる。
【0045】
上記目的を達成するための本発明の情報機器は、アンテナによって受信された受信信号を増幅する低雑音増幅器と、低雑音増幅器の出力信号の周波数を変換するミキサと、周波数変換のための局部発振信号を生成してミキサに出力する発振器と、ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調回路と、変調回路が出力する直交する2個の信号を発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、直交変調信号を増幅する電力増幅器と、受信時にアンテナからの受信信号を低雑音増幅器に供給し、送信時に電力増幅器が出力する直交変調信号をアンテナに供給するスイッチを具備して成り、発振器は、上記の本発明の電圧制御発振器であることを特徴とする。本発明の情報機器は、周波数可変範囲が広く、しかも低電流で位相雑音が低い発振器を用いることにより、複数の通信方式や、アプリケーションに対応可能となる。
【発明の効果】
【0046】
<第1の技術の発明の効果>
本発明によれば、容量バンクの容量値に対する周波数変換利得の変動が少なく、周波数可変範囲の広い発振器を提供することができる。
【0047】
<第2の技術の発明の効果>
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0048】
本発明によれば、発振周波数に応じて負性コンダクタンスを制御すること、或いは発振周波数に応じて共振回路の実効的なインピーダンスを制御することで、低電流で、広帯域、低位相雑音特性を実現できる電圧制御発振器、及びそれを用いた情報機器を提供することができる。
【発明を実施するための最良の形態】
【0049】
<第1の技術の発明を実施するための最良の形態>
以下、本発明に係るLC共振回路並びにそれを用いた発振器及び情報機器を、図面に示した幾つかの実施形態を参照して更に詳細に説明する。なお、図1〜44における同一の符号は、同一物又は類似物を表示すものとする。
【実施例1】
【0050】
まず、図1、図2(2A、図2B、図2C)を用いて本発明の第1の実施例になるLC共振回路を説明する。図1に示すように、本実施例のLC共振回路は、インダクタL11と、共振周波数を連続的に微調するための第1の微調容量CV1及び第2の微調容量CV2と、複数の並列トリミング容量で構成される第1の容量バンクCM1と、複数の並列トリミング容量で構成される第2の容量バンクCM2とを含んで構成される。インダクタL11、第1の微調容量CV1及び第1の容量バンクCM1は、第1の並列容量電源電圧端子VPC1と第2の並列容量電源電圧端子VPC2との間で、互いに並列に接続されており、第1の微調容量CV1と第1の容量バンクCM1とは、第1の並列容量電源電圧端子VPC1と第2の並列容量電源電圧端子VPC2との間で並列容量CPrを構成している。第1の容量バンクCM1は、第1のトリミング容量群CM101〜CM10Kの並列回路と第1の周波数トリミング端子群とを含んで構成されており、第1のトリミング容量群の各容量は、第1の周波数トリミング端子群から付与される第1の制御信号(制御電圧VTRM11〜VTRM1K)により大小に変化し、例えば大小2値の容量値をとる。第1の微調容量CV1は、周波数制御端子VCONTから付与される第2の制御信号(制御電圧VCONT)により容量値が変化する。
【0051】
また、第2の容量バンクCM2と、第2の微調容量CV2とが、第1の直列容量電源電圧端子VSC1と第2の直列容量電源電圧端子VSC2との間で互いに直列に接続されており、第2の容量バンクと第2の微調容量は、第1の直列容量電源電圧端子VSC1と第2の直列容量電源電圧端子VSC2との間で直列容量CSRを構成している。第2の容量バンクCM2は、容量値が大小に変化する並列接続された第2のトリミング容量群CM201〜CM20Kの並列回路と第2の周波数トリミング端子群を含んで構成されており、第2のトリミング容量群の各容量は、第2の周波数トリミング端子群から付与される第3の制御信号(制御電圧VTRM21〜VTRM2K)により大小に変化する、例えば大小2値の容量値をとる。第2の微調容量CV2は、周波数制御端子VCONTから付与される第2の制御信号(制御電圧VCONT)により容量値が変化する。
【0052】
この第1の微調容量CV1と第1の容量バンクCM1による並列容量CPrと、第2の微調容量CV2と第2の容量バンクCM2による直列容量CSRとを含むLC共振回路は、発振器の共振回路として用いられる。
【0053】
本実施例の共振回路において、並列容量および直列容量の容量値の合計を全容量CTOTALとすると、並列容量CPrは、第1の容量バンクCM1の容量値CM1が大きくなるに従い、第1の微調容量の容量値CV1の並列容量CPrひいては全容量CTOTALに占める割合が低下し、その結果、第2の制御信号に対する前記全容量の変化率が減少する。一方、直列容量CSRは、第2の容量バンクの容量値CM2が大きくなるに従い、全容量CTOTALに占める第2の微調容量の容量値CV2の割合が増大し、その結果、第2の制御信号に対する全容量の変化率が増大する。
【0054】
すなわち、CM1とCV1の並列容量CPr=CM1+CV1は、前記したとおり、複数の並列容量で構成されるCM1の容量値CM1が大きくなるに従い、第1の微調容量値CV1の並列容量CPrに占める割合が低下し、
CPr=CM1+CV1≒CM1 で近似されるようになる。
【0055】
ただし、CM1>>CV1とする。
【0056】
そのため、第1の微調容量値CV1のVCONTに対する変化率は小さくなる。
【0057】
一方、CV2とCM2で構成される直列容量CSRは、次の式(4)で表される。
【0058】
【数4】
【0059】
また、直列容量CSRのVCONTに対する変化率は、次の式(5)で表される。
【0060】
【数5】
【0061】
式(4)から明らかなとおり、直列容量CSRは、第2の容量バンクの容量値CM2が大きくなるに従い、第2の微調容量値CV2の全容量CTOTALに占める割合が増大し、直列容量CSRは、CSR≒CV2 で近似されるようになる。
【0062】
ただし、CM2>>CV2とする。
【0063】
そのため、CM2を増大させるに従い、第2の微調容量値CV2のVCONTに対する変化率が大きくなる。
【0064】
従って、全容量をCTOTALとすると、
全容量は、CM2>>CV1、CM2>>CV2の場合は、
CTOTAL=CSR+CPr≒CV2+CM1 で近似され、CM1<<CV1、CM2<<CV2の場合は、
CTOTAL=CSR+CPr≒CM2+CV1 で近似される。
【0065】
このように、本実施例によれば、LC共振回路の容量が、微調容量CV1と容量バンクCM1からなる並列回路と、微調容量CV2と容量バンクCM2からなる直列回路が、並列に接続されているため、微調容量CV1によるKVは、上述したように周波数の低下に応じて減少し、他方、微調容量CV2によるKVは、周波数が低下するに従い増大する。これは、周波数低下に伴い容最バンクCM2の容量値が増大するため、容最バンクCM2と微調容量CV2の直列容量が増大し、その結果、直列容量の容量値変化率が増大するためである。
【0066】
このような並列容量と直列容量を含むLC共振回路の、制御電圧VCONTと発振周波数fOSCとの関係を、図2(図2A、図2B、図2C)に示す。
【0067】
まず、図2Aは、実施例1におけるCV1とCM1の並列容量を含むLC共振回路部の、制御電圧VCONTと共振周波数fOSCとの関係を示している。また、図2Bは、実施例1におけるCV2とCM2による直列容量を含むLC共振回路部の、制御電圧VCONTと共振周波数fOSCとの関係を示している。
【0068】
容量最小時における制御電圧VCONTの増大に対する発振周波数fOSCの変動幅は、図2Aに示す並列容量最小時(CM1-mini)のほうが、図2Bに示した直列容量最小時(CM2-mini)よりも、大きくなっている。一方、容量最大時における制御電圧VCONTの増大に対する発振周波数fOSCの変動幅は、図2Bに示した直列容量最大時(CM2-max )のほうが、図2Aに示す並列容量最大時(CM1-max)よりも大きくなっている。
【0069】
したがって、並列容量と直列容量とを組み合わせた本実施例の構成を採用することにより、図2Cに示すように、周波数低下に従い低下する容量値変化率と、増大する容量値変化率とが相殺され、全体の容量値変化率を一定に近づけることが可能となる。
【0070】
そのため、制御電圧VCONTに対する全容量の変化に関し、破線で示した並列容量CPrのみの従来例方式に比べて、実線で示した本実施例の方が、微調容量CVの変動を抑制できる。
【0071】
このように、CV1とCM1の並列容量CPrに加えて、CV2とCM2による直列容量CSRを含むLC共振回路を、発振器の共振回路として用いることにより、KVの変動を抑制する、またはKVを一定にすることが可能となる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例2】
【0072】
図3、図4を用いて本発明の第2の実施例になるLC共振回路を説明する。本実施例のLC共振回路は、図3に示す通り、インダクタL11と、微調容量CV1、CV2と、容量バンクCM1、CM2とを含んで構成されている。CV2とCM2は直列に接続され、L11、CV1、CM1と並列に接続された並列LC共振回路を構成する。この実施例は、実施例1におけるVPC1とVSC1とを共通の交流信号入力端子VINとし、かつ、VPC2とVSC2とを共通の交流接地端子ACGNDとして構成した例であり、図1の概念をより具体化した実施例である。
【0073】
V1、CV2は、制御電圧VCONTにより連続的に容量値を制御できる容量値可変の容量(以降可変容量と表す)である。CM1、CM2は、それぞれK個(Kは正の整数)、N個(Nは正の整数)の可変容量で構成され、それぞれの容量値は制御電圧VTRM11〜VTRM1K、VTRM21〜VTRM2Nにより、大小2つの値に設定される。このとき、CM11〜CM1Kの大小2値の容量値のうち大きい方の容量値について、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値であり、CM21〜CM2Nの大小2値の容量値のうち大きい方の容量値について、CM21が最小の容量値(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2N×CM21となるように設定すれば、CM1の容量値CM1を2K種の容量値に、CM2の容量値CM2を2N種の容量値に等間隔で段階的に制御でき好適である。
【0074】
図3のLC共振回路の一端の端子VINには、交流信号が入力され、他端のACGNDは、交流的に接地される。
【0075】
図3のLC共振回路における容量の全容量値は、配線などの寄生容量CPを含んで、次式(6)で表される。
【0076】
【数6】
【0077】
式(6)から、CM2の容量値を変化させることで、全容量値に含まれる微調容量の割合が変化するため、図3のLC共振回路を発振器の共振回路として用いれば、KVの大きさを調整することが可能となる。
【0078】
図3のLC共振回路の共振周波数は、次の式(7)で表される。
【0079】
【数7】
【0080】
したがって、図3のLC共振回路を発振器の共振回路として用いたときのKVは、式(7)を式(2)に代入して、次の式(8)(9)(10)で表される。
【0081】
【数8】
【0082】
式(8)のKVは、CM2がCV2に比べて十分小さいとき(CM2<<CV2)には、(3)式のKVに近づく。一方、CM2がCV2に比べて十分大きいとき(CM2>>CV2)には、KVは次式(11)で表される。
【0083】
【数9】
【0084】
すなわち、CM2の容量値CM2を大きくすればKVを大きくでき、逆にCM2を小さくすればKVを小さくできる。したがって、CM2を制御することで、KVを(3)式の値と(11)式の値の間で制御することが可能である。
【0085】
図4は、実施例2における並列容量と直列容量を含むLC共振回路全体の全容量値の割合と、共振回路の全容量(=CM1+CV1+CV2×CM2/(CV2+CM2))の関係を示す。周波数最小fminiと周波数最大fmax時において、微調容量の全容量値に対する割合は、1.5%/Vとほぼ一定である。そのため、周波数変換利得(KV)の変動を抑制できる。
【0086】
このように、CV1とCM1の並列容量と、CV2とCM2による直列容量とを含むLC共振回路を採用して発振器を構成することにより、KV変動の少ない発振器を実現することが可能となる。
【0087】
また、本実施例では、容量バンクおよび微調容量の各容量が制御電圧で制御される構成であり、いずれかの微調容量をスイッチ回路で切り替えて選択使用する構成ではないので、発振器の位相雑音が悪化すという問題もない。
【0088】
以上述べたように、容量バンクの容量値を増大させるに従い周波数変換利得を大きくできる容量と、容量バンクの容量値を増大させるに従い周波数変換利得を小さくできる容量を備えたLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例3】
【0089】
図5を用いて本発明の第3の実施例になるLC共振回路を説明する。本実施例における共振回路は、第1の実施例の共振回路におけるCM1、CM2が、K個(Kは正の整数)の等しい個数の可変容量で構成され、それぞれの容量値はCM1とCM2で等しい制御電圧VTRM1〜VTRMKにより、大小2つの値に設定される。すなわち、CM11〜CM1Kの容量値が、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値であり、CM21〜CM2Kの容量値が、CM21が最小の容量値を(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2K×CM21となるように設定すれば、CM1、CM2の容量値を2K種の容量値に等間隔で段階的に制御でき好適である。図5のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0090】
図5のLC共振回路における容量の全容量値は、配線などの寄生容量CPを含んで、式(6)で表される。図5における発振器のKVは、(8)、(9)、(10)式で与えられ、CM1とCM2が大きくなるに従いKV1は低下する。一方KV2は、CM1とCM2が大きくなるに従い増大する。
【0091】
KV1は容量バンクCM1、CM2の容量値を増大するに従い低下するが、KV2はCM1、CM2が大きくなるに増大するため、CM1、CM2、CV1、CV2の値を調整することにより、CM1、CM2の変動に対して一定なKVを与える、またはKVの変動を減少させることが可能である。
【0092】
本実施例によるLC共振回路を、発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例4】
【0093】
図6に本発明の第4の実施例になるLC共振回路を示す。この実施例では、第1及び第2の実施例における微調容量CV1、CV2が、半導体のpn接合容量411、412で構成される。また、容量バンクCM1、CM2の各可変容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531〜53K、541〜54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。
【0094】
この実施例によれば、pn接合容量411、412の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、スイッチを開閉することで容量値を大小に切り替えることができるため、LC共振回路の共振周波数を段階的に変化させることができる。スイッチとして、低い寄生抵抗が得られるようにMOSトランジスタを用い、そのゲート・ソース間電圧を閾値電圧を境に切り替えることで可変容量を達成することができる。但しこの場合、MOSトランジスタのゲート・基板間容量やMIM容量の金属層と基板間などに寄生容量が存在するため、スイッチが開いている場合でも容量値はゼロにはならず、小さい容量が残るが、半導体装置上に形成されるMIM容量は、クオリティファクタが高く、設計精度も高いため、発振器に用いるLC共振回路の容量バンクに用いる上で好適である。図6のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0095】
図6において、511,512,521,522は直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧VCONTが端子VCONTに与えられる。なお、インダクタL1とpn接合容量411、412、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0096】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例5】
【0097】
図7に、本発明の第5の実施例になるLC共振回路を示す。この実施例では、第1、第2及び第3の実施例における微調容量CV1、CV2が半導体のpn接合容量411、412で構成されている。また、容量バンクCM1、CM2の各可変容量711〜71K、721〜72KはMOSトランジスタのゲート容量を用いたMOS容量で構成され、pn接合容量411、412の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量CM101〜CM10K、CM201〜CM20Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。図7のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0098】
図7において、511,512,521,522、571、572、551〜55K、561〜56Kは、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB2に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1とpn接合容量、MOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0099】
図8に、MOS容量の容量値(C)及びそのクオリティファクタ(Q)の電圧依存性を示す。図8において、横軸にMOSトランジスタのゲートとソース・ドレイン間の電圧VGSをとり、実線で容量C、破線でクオリティファクタQを示す。
【0100】
図8に示すように、MOS容量の電圧依存性におけるMC点、即ち容量値が大きく変化する遷移領域では、クオリティファクタが下がる。一方、インバージョン状態のMA点、アキュミュレーション状態のMB点のような容量値の変化が小さい領域は、クオリティファクタが比較的良好であり、第5の実施例における容量バンクの各トリミング容量として用いるのに好適である。また、半導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。従って、図7に示すように第5の実施例における容量バンクの各トリミング容量をMOS容量711〜71K、721〜72Kで構成することにより、KV変動の少ない、好ましいLC共振回路を実現することができる。
【0101】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例6】
【0102】
図9に、本発明の第6の実施例になるLC共振回路を示す。この実施例では、第1及び第2の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量731、732で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531〜53K、541〜54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。MOS容量は、pn接合容量よりも容量値変化率が高いため、微調容量として用いることで広い周波数可変範囲を実現でき、好適である。図9のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0103】
図9において、511,512,521,522は直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。なお、インダクタL1とMOS容量、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例7】
【0104】
図10に、本発明の第7の実施例になるLC共振回路を示す。この実施例では、第1、第2及び第3の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量で構成され、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kもまた、MOSトランジスタのゲート容量を用いたMOS容量で構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量711〜71K、721〜72Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。
【0105】
導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。従って、図10に示すように第7の実施例における可変容量をMOS容量711〜71K、721〜72Kで構成することにより、好ましいLC共振回路を実現することができる。図10のLC共振回路の一端の端子VINには、交流信号が入力され、他端のACGNDは、交流的に接地される。
【0106】
図10において、511,512,521,522、571、572、551〜55K、561〜56Kは、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB2に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1とMOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例8】
【0107】
図11を用いて、本発明の第8の実施例になるLC共振回路を説明する。本実施例のLC共振回路は、インダクタL1と、L1と相互インダクタンスを介して磁気的に結合したインダクタL2と、微調容量CV1、CV2と、容量バンクCM1、CM2とを含んで構成される。L2とCV2とCM2は直列に接続され、L1、CV1、CM1は並列に接続された並列LC共振回路を構成する。CV1、CV2は、制御電圧VCONTにより連続的に容量値を制御できる微調容量である。CM1、CM2は、それぞれK個(Kは正の整数)、N個(Nは正の整数)の可変容量で構成され、それぞれの容量値は制御電圧VTRM11〜VTRM1K、VTRM21〜VTRM2Nにより、大小2つの値に設定される。このとき、CM11〜CM1Kの容量値を、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値となるように、またCM21〜CM2Nの容量値を、CM21が最小の容量値(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2N×CM21となるように設定すれば、CM1の容量値を2K種の容量値に、CM2を2N種の容量値に等間隔で段階的に制御でき好適である。図11のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0108】
図11のL1、L2、CV2、CM2で構成される回路は、可変インダクタとして動作する。この原理を、図12を用いて説明する。
【0109】
図12は、インダクタL1と、L1と相互インダクタンスを介して磁気的に結合したインダクタL2と、インダクタL2とループ回路を構成するように直列に接続された容量CLVから構成される。
【0110】
インダクタL1、L2に通電する交流電流をそれぞれI1、I2、インダクタL1、L2のインダクタンスをそれぞれLi1、Li2、インダクタL1、L2間の相互インダクタンスをMとすると、インダクタL1の両端にかかる交流電圧V11は、以下の式(12)で表される。
【0111】
【数10】
【0112】
また、L2とCLVはループ回路を構成するため、ループを一周する電位は0になる。即ち、次の式(13)が成立する。
【0113】
【数11】
【0114】
従って、式(13)から、インダクタL2に流れる交流電流I2は、次の式(14)と表される。
【0115】
【数12】
【0116】
式(14)から、制御端子VLCに与える電圧、電流又はパルスを変化させて容量値CLVを変化させることによって交流電流I2が変化することとなる。式(14)を式(12)に代入すると、次の式(15)が得られる。
【0117】
【数13】
【0118】
ここでZeffは端子a,b間の実効的なインピーダンスである。従って、実効的なインダクタンスLeffは、次の式(16)となる。
【0119】
【数14】
【0120】
式(16)に示されるように、Leffは、可変容量CLVの容量値CLVを変化させることで、即ち交流電流I2を変化させることで可変にすることができる。
【0121】
図13に、図12の可変インダクタのインダクタンスLeffの容量値CLV依存性を示す。図13のA点、B点間でCLVを変化させることで、CLVの増大に従いLeffを増大させることができる。
【0122】
(16)式を用いて、図11のLC共振回路におけるインダクタL1、L2、微調容量CV2、バンク容量CM2から構成される可変インダクタの、インダクタL1の両端間の実効的なインダクタンスL1effは、次の式(17)で表される。
【0123】
【数15】
【0124】
したがって、図11のLC共振回路を発振器の共振回路として用いたときの、発振器のKVは、式(2)を用いて次の式で表される。
【0125】
【数16】
【0126】
ここで、KV1、KV3はそれぞれ次の式(19)、(20)で表される。
【0127】
【数17】
【0128】
KV1は、CM1を大きくするに従い減少する。一方KV3は、CM1を大きくするに従い増大し、CM2によりL1effを調整することでその大きさを調整できる。また、可変インダクタを用いてKVの調整を行うことから、CTOTALを構成する容量の一部を用いる第2の実施例と比較して、周波数可変範囲を広くとることが可能である。
【0129】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例9】
【0130】
図14を用いて、本発明の第9の実施例になるLC共振回路を説明する。本実施例のLC共振回路は、インダクタL1と、L1と相互インダクタンスを介して磁気的に結合したインダクタL2と、微調容量CV1、CV2と、容量バンクCM1、CM2とを含んで構成される。L2とCV2とCM2は直列に接続され、L1、CV1、CM1は並列に接続された並列LC共振回路を構成する。CV1、CV2は、制御電圧VCONTにより連続的に容量値を制御できる容量値可変の容量(以降可変容量と表す)である。CM1、CM2は、両方ともK個(Kは正の整数)の可変容量で構成され、それぞれの容量値は制御電圧VTRM11〜VTRM1Kを用いて、大小2つの値に設定される。このとき、CM11〜CM1Kの容量値を、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値となるように、またCM21〜CM2Nの容量値を、CM21が最小の容量値(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2K×CM21となるように設定すれば、CM1、CM2の容量値を2K種の容量値に等間隔で段階的に制御でき好適である。図14のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0131】
図15により、図14のLC共振回路を用いた発振器の動作を説明する。図15は、可変インダクタLV1のインダクタンスのCV2とCM2の直列容量CLVの容量値CLV依存性を示している。容量値CLVを増大することでインダクタンスも増大する。しかしながら、周波数が低下するに従ってインダクタンスは低下する。すなわち、CM1の容量値を増大するに従い、周波数が低下するため、L1effも低下する。その結果、(L1eff−Li1)も低下し、KV3が低下するため、KV変動が大きくなる問題がある。これを避けるためには、CV2とCM2の直列容量の容量値を、CM1と同時に増減する必要がある。これは、CM2をCM1と同時に増減することで実現できる。すなわち、CM2の容量値をCM1の増大と共に増大させ、CV2とCM2の直列容量の容量値を図15のD点、C点、B点、A点となるように調整すれば、L1effを容量バンクCM1、容量バンクCM2の容量値によらず一定とでき、KVの変動を抑制することができる。さらに、L1effを周波数の低下に従い増大する、または低下を抑制することにより、KVの変動を抑制することができる。
【0132】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例10】
【0133】
図16に、本発明の第10の実施例になるLC共振回路を示す。このLC共振回路は、第8及び第9の実施例における微調容量CV1、CV2が半導体のpn接合容量411、412で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531−53K、541−54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。pn接合容量411の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。
【0134】
また、スイッチを開閉することで容量値を大小に切り替えることができるため、LC共振回路の共振周波数を段階的に変化させることができる。スイッチとして、低い寄生抵抗が得られるようにMOSトランジスタを用い、そのゲート・ソース間電圧を閾値電圧を境に切り替えることで可変容量を達成することができる。但しこの場合、MOSトランジスタのゲート・基板間容量やMIM容量の金属層と基板間などに寄生容量が存在するため、スイッチが開いている場合でも容量値はゼロにはならず、小さい容量が残るが、半導体装置上に形成されるMIM容量は、クオリティファクタが高く、設計精度も高いため、発振器に用いるLC共振回路の容量バンクに用いる上で好適である。図16のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0135】
図16において、511,512,521,522は、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。なお、インダクタL1とpn接合容量、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0136】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例11】
【0137】
図17に、本発明の第11の実施例になるLC共振回路を示す。このLC共振回路は、第8及び第9の実施例における微調容量CV1、CV2が半導体のpn接合容量411、412で構成される。また、容量バンクCM1、CM2の各トリミング容量711〜71K、721〜72KはMOSトランジスタのゲート容量を用いたMOS容量で構成される。pn接合容量411の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量CM101〜CM10K、CM201〜CM20Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。図17のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0138】
図17において、511,512,521,522、571、572、551〜55K、561〜56Kは、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB4に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1、L2とpn接合容量、MOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0139】
また、半導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。従って、図17に示すように第11の実施例における可変容量をMOS容量711〜71K、721〜72Kで構成することにより、好ましいLC共振回路を実現することができる。
【実施例12】
【0140】
図18に、本発明の第12の実施例になるLC共振回路を示す。このLC共振回路は、第8及び第9の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量731、732で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531〜53K、541〜54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。MOS容量は、pn接合容量よりも容量値変化率が高いため、微調容量として用いることで広い周波数可変範囲を実現でき、好適である。図18のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0141】
図18において、511,512,521,522は、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。なお、インダクタL1とMOS容量、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例13】
【0142】
図19に、本発明の第13の実施例になるLC共振回路を示す。このLC共振回路は、第7及び第8の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kもまた、MOSトランジスタのゲート容量を用いたMOS容量で構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量711〜71K、721〜72Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。半導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。
【0143】
従って、図19に示すように第7の実施例における可変容量をMOS容量711〜71K、721〜72Kで構成することにより、好ましいLC共振回路を実現することができる。図19のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0144】
図19において、511,512,521,522、571、572、551〜55K、561〜56Kは直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB4に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1とMOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例14】
【0145】
図20に、本発明の第14の実施例になる発振器を示す。本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。
【0146】
CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0147】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2とからなる。トランジスタQ1及びトランジスタQ2のコレクタは、LC共振回路10に接続され、定電圧端子V1,V2から電源が供給され、端子VB1から固定のバイアス電圧が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。
【0148】
図20の発振器の動作を説明する。
【0149】
可変容量素子CV11、CV12、CV21、CV22の周波数制御端子VCONTは周波数制御電圧VCONTが印加されるもので、これによって発振周波数が連続的に制御される。容量バンクCM1及びCM2の周波数制御用の端子は共通の制御端子VTRM11〜VTRM1Nに接続され、それぞれ2値の周波数制御電圧が印加される。それによって発振周波数が段階的に制御される。
【0150】
図20の発振器で容量バンクを構成するトリミング容量の数が2(N=2)の発振周波数の制御特性を図21に、KVの特性を図22に示す。
【0151】
図21に示す通り、制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値(CM1,CM2)max、最小容量値(CM1,CM2)miniにより、周波数可変範囲ΔFaを実現することができる。このΔFaは、図46に示した制御電圧VCONTの可変範囲(V1−V2)における周波数可変範囲ΔFcに対して若干小さくなっている。
【0152】
次に、図22は、図20に示した発振器の、制御電圧VCONTと周波数変換利得(KV)の関係を示している。図22に示すように、制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値(CM1,CM2)max、最小容量値(CM1,CM2)miniに対して、周波数変換利得(KV)はΔKVAだけ変動する。このΔKVAは、図47に示したΔKVCに対してかなり小さな変動幅となっている。
【0153】
これは、この実施例の発振器では、容量バンクCM1の容量値を増大させるに従い、微調容量CV11、CV12の容量値の全容量に占める割合が低下するが、容量バンクCM2の容量値を増加させるにしたがって、CV21,CV22とCM2の直列容量の容量値が大きくなるためである。
【0154】
そのため、従来の発振器に比べて、周波数可変範囲ΔFAは若干小さくなるものの、KVの変動ΔKVAは抑制できる。すなわち、この実施例の発振器では、KVの変動が小さくなる、或いはKVを一定にすることができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0155】
この実施例の発振器は、例えば、多バンド対応のために3.2GHz〜4.3GHzの広い周波数範囲が必要なWCDMA用RFICに用いられる周波数シンセサイザ等に対して、十分に実用に耐える発振器を提供することができる。
【実施例15】
【0156】
図23に、本発明の第15の実施例になる発振器を示す。本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0157】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2とからなる。トランジスタQ1及びトランジスタQ2のコレクタは、LC共振回路10に接続され、定電圧端子V1,V2から電源が供給され、端子VB1から固定のバイアス電圧が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。
【0158】
図23の発振器の動作を説明する。
【0159】
可変容量素子CV11、CV12、CV21、CV22の周波数制御端子VCONTは周波数制御電圧が印加されるもので、これによって発振周波数が連続的に制御される。容量バンクCM1及びCM2の周波数制御用の端子は共通の制御端子VTRM11〜VTRM1Nに接続され、それぞれ2値の周波数制御電圧が印加される。それによって発振周波数が段階的に制御される。
【0160】
本実施例の発振器では、容量バンクCM1の容量値を増大させるに従い、微調容量CV11、CV12の容量値の全容量に占める割合が低下するが、容量バンクCM2の容量値を増加させるにしたがって、CV21,CV22とCM2の直列容量の容量値が大きくなり、L11,L12、L21,L22,CV21,CV22,CM2からなる可変インダクタのインダクタンスのVCONTに対する変化率が大きくなる。そのため、従来の図45に示した発振器のKVに比べて、KVの変動が小さくなる、或いはKVを一定にすることができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0161】
図23の発振器で容量バンクを構成するトリミング容量の数が2(N=2)の発振周波数の制御特性を図24に、KVの特性を図25に示す。図45の従来の発振器と比較して、KVの変動は抑制できる。また、図23の構成をとることにより、図20の構成に比べて、インダクタンスを変化させる方法であるため、KV変動を抑制するために共振回路に余分な容量を追加する必要がない。そのため、制御電圧VCONTの可変範囲(V1−V2)において、周波数可変範囲ΔfBを狭くすることなくKVの変動ΔKVBを抑制できる。
【実施例16】
【0162】
図26は、本発明の実施例16として、実施例15の発振器を半導体基板上に構成した半導体装置の例を示す図である。図26において、A部分は同B部分のB−B断面を示し、B部分は同部分のA−A断面を示している。インダクタL11、L12は、半導体基板21上に形成した絶縁層22の中に中点が電圧端子V1に接続された1巻きのインダクタで構成され、インダクタL21、L22は同絶縁層の中に1巻きのインダクタで構成される。インダクタL11,L12の内側と外側にL21、L22が、図26に示すように隣接して配置される。これにより、インダクタL11,L12、L21,L22に交流電流を通電することにより誘起される交流磁束が鎖交し、インダクタL11とインダクタL21、L22及びインダクタL12とインダクタL21、L22の間に相互インダクタンスMが働く。
【0163】
図26中のa,b点は、図23(後で述べる図28,図30,図32も同じ)のa,b点に相当し、負性コンダクタンス生成回路(NCG)と、微調容量CV11、容量バンクCM11及び微調容量CV12、容量バンクCM12が接続される。図26中のc点とd点は図23(後で述べる図28,図30,図32も同じ)のc点とd点に相当し、微調容量CV21及びCV22が接続される。図26中のe点とf点は図23(後で述べる図28,図30,図32も同じ)のe点とf点に相当し、容量バンクCM21及びCM22が接続される。図26の電圧端子V1に近いインダクタL21、L22の一部は、断面を図示していないが、交差部で接触が起きないように高さの異なる絶縁層に形成される。
【0164】
なお、図26の形状は、インダクタL11.L12が2巻き以上のスパイラルインダクタでも良い。1巻きの場合は配線を太くすることで金属で構成されるインダクタの抵抗を下げ、クオリティファクタを高めることができる。2巻き以上のスパイラルインダクタを用いる場合は、スパイラルインダクタを構成する複数巻きのインダクタ間に相互インダクタンスが加わることでインダクタンスを大きくすることができ、クオリティファクタを高めることができる。インダクタL21、L22もまた、1巻きのインダクタ、または2巻き以上のスパイラルインダクタとしても良い。
【0165】
1巻きの場合は、配線を太くすることで金属で構成されるインダクタの抵抗を下げ、クオリティファクタを高めることができる。2巻き以上のスパイラルインダクタを用いる場合は、スパイラルインダクタを構成する複数巻きのインダクタ間に相互インダクタンスが加わることでインダクタンスを大きくすることができ、クオリティファクタを高めることができる。また、インダクタL11とインダクタL21,L22間、インダクタL12とインダクタL21,L22間の相互インダクタンスを大きくすることができ、実効的なインダクタンスLeffの変化量を大きくすることができる。
【実施例17】
【0166】
図27に、本発明の第17の実施例になる発振器を示す。本実施例は、図20に示した第14の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。
【0167】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0168】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタNM1及びトランジスタNM2のドレインは、共振回路10に接続され、回路1に、定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0169】
図27の発振器は、図20のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図20の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが、0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例18】
【0170】
図28に、本発明の第18の実施例になる発振器示す。本実施例は、図23に示した第15の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。
【0171】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0172】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタNM1及びトランジスタNM2のドレインは、共振回路10に接続され、回路1に、定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0173】
図28の発振器は、図23のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図20の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが、0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例19】
【0174】
図29に本発明の第19の実施例になる発振器を示す。本実施例は、図27に示した第17の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタだけでなく、PMOSトランジスタも用いられる。
【0175】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0176】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタPM1のゲートはトランジスタPM2のドレインに接続され、トランジスタPM2のゲートにトランジスタPM1のドレインに接続される。トランジスタNM1のドレインはトランジスタPM1のドレインに接続され、トランジスタNM2のドレインはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0177】
図29の発振器は、図27のNMOSトランジスタのみを用いた発振器に比べ、NMOSトランジスタとPMOSトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【実施例20】
【0178】
図30に本発明の第20の実施例になる発振器を示す。本実施例は、図28に示した第18の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタだけでなく、PMOSトランジスタも用いられる。
【0179】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0180】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタPM1のゲートはトランジスタPM2のドレインに接続され、トランジスタPM2のゲートにトランジスタPM1のドレインに接続される。トランジスタNM1のドレインはトランジスタPM1のドレインに接続され、トランジスタNM2のドレインはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。
【0181】
なお、本実施例の発振器を半導体基板上に構成した半導体装置の構成は、図26に示した図のとおりである。ただし、インダクタL11、L12に電圧端子が接続されないので、図26の電圧端子V1は開放で良い。
【0182】
以上の構成によって、本実施例の発振器は、KVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0183】
図30の発振器は、図28のNMOSトランジスタのみを用いた発振器に比べ、NMOSトランジスタとPMOSトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【実施例21】
【0184】
図31に本発明の第21実施例になる発振器を示す。本実施例は、図29に示した第19の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタに代わってバイポーラトランジスタが用いられる。
【0185】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0186】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタQ1のコレクタは、トランジスタPM1のドレインに接続され、トランジスタQ2のコレクタはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。
【0187】
図31の発振器は、図29のNMOSトランジスタとPMOSトランジスタを用いた発振器に比べ、NMOSトランジスタに代わってバイポーラトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【0188】
本実施例によれば、KVの変動を抑制し、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例22】
【0189】
図32に本発明の第22の実施例になる発振器を示す。本実施例は、図30に示した第20の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタに代わってバイポーラトランジスタが用いられる。
【0190】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0191】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタQ1のコレクタは、トランジスタPM1のドレインに接続され、トランジスタQ2のコレクタはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。
【0192】
なお、本実施例の発振器を半導体基板上に構成した半導体装置の構成は、図26に示した図のとおりである。ただし、インダクタL11、L12に電圧端子が接続されないので、図26の電圧端子V1は開放で良い。
【0193】
以上の構成によって、本実施例の発振器は、KVの大きさを制御できる。
【0194】
図32の発振器は、図30のNMOSトランジスタとPMOSトランジスタを用いた発振器に比べ、NMOSトランジスタに代わってバイポーラトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【0195】
本実施例によれば、KVの変動を抑制し、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例23】
【0196】
図33に、本発明の第23の実施例として、第14〜第22実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、高速シリアル伝送システムである。同システムは、複数の低速の信号を多重化してシリアルの高速信号を出力する送信機と、送信されたシリアルの高速信号を受信して分離し、分離によって得た複数の低速信号を出力する受信機とから成る。
【0197】
送信機は、複数の低速信号を入力してシリアルの高速信号を出力する多重化部(MUX)と、シリアルの高速信号を増幅して伝送線路208を駆動する駆動装置(DRV)207によって構成される。受信機は、伝送線路208を経て送られる高速信号を増幅する増幅器212と、高速信号を複数の低速信号に分離して出力する分離化部(DEMUX)215によって構成される。
【0198】
多重化部202は、端子201に入力される複数の低速信号をシリアルの高速信号へ多重化するMUX(Multiplexer)コア(MUX CR)203と、クロック制御回路(CLK CONT)206と、MUXコア203の基準信号を生成する本発明の発振器205で構成される。
【0199】
分離化部215は、シリアルの高速信号を複数の低速信号に分離して端子217に出力するDEMUX(Demultiplexer)コア(DEMUX CR)216と、クロック制御回路214と、DEMUXコア216の基準信号を生成する本発明の発振器213とで構成される。
【0200】
すなわち、発振器205,213として、第14〜第22実施例のいずれかの発振器を用いることで、発振器205,213の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、高速シリアル伝送システムの製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、クロック制御回路(CLK CONT)206、214と発振器205、213からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、高速シリアル伝送システムの消費電流を小さくすることができる。
【実施例24】
【0201】
図34に、第24の実施例として、第14〜第22実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ヘテロダイン形式の無線受信機である。図34において、アンテナ301で受信された受信信号は、増幅回路302で増幅されてミキサ303に入力される。発振器制御回路(SVNC_CONT)304によって制御される本発明の発振器305が出力する局部発振信号をミキサ303の一方の入力信号とすることで、ミキサ303の出力において、受信信号の搬送波周波数が下げられ、中間周波数(IF:Intermediate Frequency)の受信信号が得られる。IF受信信号は、帯域通過フィルタ306により不要周波数成分が減衰されて後、IF増幅回路307で増幅され、復調回路(DEMOD)308にてベースバンド信号として取り出される。ベースバンド信号は外部のベースバンド回路(図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0202】
第14〜第22のいずれかの発振器を発振器305に用いることで、発振器305の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ヘテロダイン形式の無線受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ヘテロダイン形式の無線受信機の消費電流を小さくすることができる。
【実施例25】
【0203】
図35に、第25の実施例として、本発明の第14〜第22実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線受信機である。アンテナ301で受信された受信信号は、増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路(SVNC_CONT)304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。増幅回路302で増幅された受信信号は、二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、帯域通過フィルタ306a,306bにより不要周波数成分が減衰された後、増幅回路307a,307bで増幅される。復調回路308によって、二個の増幅回路307a,307bの出力信号からベースバンド信号が取り出される。ベースバンド信号は外部のベースバンド回路(図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0204】
発振器305に第14〜第22実施例のいずれかの発振器を用いることで、発振器305の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバーション形式の無線受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線受信機の消費電流を小さくすることができる。
【実施例26】
【0205】
図36に、第26の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線送受信機である。346は、RF−ICを示す。受信時、アンテナ301で受信され、スイッチ309(SW)を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF(Radio Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0206】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路(MOD)315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、自動利得制御増幅回路314c,314dで増幅され、低周波通過フィルタ351c,351dにより不要周波数成分を減衰された後、それぞれミキサ303c,303dに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF(Radio Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303c,303dに入力される。二個のミキサ303c,303dの出力は、加算回路352で足し合わされてRF直交変調信号となる。RF直交変調信号は、自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333により不要周波数成分を減衰された後、高出力増幅器310で増幅され、スイッチ309(SW)を介してアンテナへ送られ、送信される。
【0207】
発振器305に第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバーション形式の無線送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0208】
また、発振器305には、集積化に適した本発明のLC共振回路が採用されている。従って、図36において、低雑音増幅回路302から自動利得制御増幅回路314a、314bに至る受信側、自動利得制御増幅回路314c、314dから自動利得制御増幅回路314eに至る送信側、並びに発振器制御回路304及び発振器305による送受信回路は、同一半導体基板に形成した半導体装置即ちRF−IC(Radio Frequency Integrated Circuit)として容易に構成することができる。更に、発振器305は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記RF−ICは、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例27】
【0209】
図37に、第27の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅されてから、2個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0210】
送信時、送信ベースバンド回路の出力するベースバンド信号は、変調回路315を用いて変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF(Intermediate Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされIF直交変調信号となる。IF直交変調信号は、位相比較器(PD)320でミキサ335の出力信号と位相が比較される。位相比較器320の出力信号は、ループフィルタ319を通して、本発明の送信用発振器318の周波数制御端子に入力される。ミキサ335には、発振器318の出力信号と発振器305のRF局部発振信号とが入力され、ミキサ335の出力信号が前記のように位相比較器320に入力される。その結果、発振器318からRF直交変調信号が出力される。RF直交変調信号は、高出力増幅器310で増幅され、帯域通過フィルタ334により不要周波数成分が減衰された後、スイッチ309を介してアンテナへ送られ、送信される。
【0211】
発振器305,317,318として、第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバージョン形式の無線送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305、317からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0212】
また、発振器305,317,318には、集積化に適した本発明のLC共振回路が採用されている。従って、図37において、低雑音増幅回路302から自動利得制御増幅回路314a、314bに至る受信側、ミキサ303g、303hから発振器318に至るループフィルタ319を除いた送信側、並びに発振器制御回路304及び発振器305,317,318による送受信回路は、同一半導体基板に形成した半導体装置即ちRF−ICとして容易に構成することができる。更に、発振器305,317,318は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記RF−ICは、例えば、複数の周波数帯域を使用する複数の通信規格に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例28】
【0213】
図38に、第28の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ヘテロダイン形式の無線送受信機である。受信時、アンテナ301で受信され、スイッチ309(SW)を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、ミキサ303iに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF(Radio Frequency)局部発振信号はミキサ303iに入力される。ミキサ303iの出力において受信信号の搬送波周波数が下げられ、中間周波数の受信信号が得られる。ミキサ303iの出力信号は、帯域通過フィルタ335により不要周波数成分を減衰され、自動利得制御増幅回路314で増幅された後2個のミキサ303e、303fに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303e、303fに入力される。2個のミキサ303e、303fの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0214】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路(MOD)315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされてIF直交変調信号となる。IF直交変調信号は、自動利得制御増幅回路314cで増幅され、帯域通過フィルタ336により不要周波数成分を減衰された後、ミキサ303jに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号は、ミキサ303jに入力される。ミキサ303jの出力は自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333で不要周波数成分が減衰された後、高出力増幅器310で増幅され、スイッチ309(SW)を介してアンテナへ送られ、送信される。
【0215】
発振器305、317に第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ヘテロダイン形式の無線送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305、317からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0216】
また、発振器305,317には、集積化に適した本発明のLC共振回路が採用されている。従って、図38において、低雑音増幅回路302からミキサ303e、303fに至り帯域通過フィルタ335を除く受信側、ミキサ303g、303hから自動利得制御増幅回路314eに至り帯域通過フィルタ336を除く送信側、並びに発振器制御回路304及び発振器305、317による送受信回路は、同一半導体基板に形成した半導体装置即ちRF−IC(Radio Frequency Integrated Circuit)として容易に構成することができる。更に、発振器305、317は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記RF−ICは、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例29】
【0217】
図39に、第29の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、パルスレーダ形式の無線レーダ送受信機である。送信時、本発明の発振器318の出力信号は、鋸歯状波発生器(SLWG)324の出力により開閉するオン/オフ変調器(ON/OFF MOD)321で変調され、スイッチ309を介してアンテナ301から送信される。
【0218】
受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、低雑音増幅回路302で増幅され、検波器(WDT)322で検波される。検波された信号は、ビデオ増幅器323で増幅され、表示装置(MNT)325の画面に表示される。
【0219】
発振器326に第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、パルスレーダ形式の無線レーダ送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器318からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【実施例30】
【0220】
図40を用いて、本発明の第30実施例になる発振器を説明する。本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1で構成される。LC共振回路10は、第1〜第13の実施例に記載したいずれかのLC共振回路で構成される。
【0221】
本実施例では、発振周波数は、LC共振回路10の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路1により、LC共振回路10の有する寄生抵抗成分に起因するエネルギー損失が補填され、これにより発振器の出力信号の電力がほぼ定められ、当該負性コンダクタンス発生回路1の発生する負性コンダクタンスに基づいて発振の安定性がほぼ定められる。これらの動作により、発振器は発振出力を得る。LC共振回路10に第1〜第12の実施例に記載したいずれかのLC共振回路を用いることにより、KVの変動を抑制することが可能である。
【実施例31】
【0222】
図41を用いて、本発明の第31実施例になる発振器を説明する。本実施例の発振器は、良く知られているコルピッツ発振器として構成される。本実施例は、L1、C11、C12からなるLC共振回路10が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。すなわち、コレクタが第1の定電圧端子V1に接続されエミッタが定電流源I11を介して第2の定電圧端子V2に接続されたバイポーラトランジスタQ3と、一端がトランジスタQ3のベースに接続され他端がトランジスタQ3のエミッタに接続された容量C11と、一端がトランジスタQ3のエミッタに接続され他端が第2の定電圧端子V2に接続された容量C12と、一端がトランジスタQ3のベースに接続され他端が第1の定電圧端子V1に接続されたインダクタL1とを含んで成る。
【0223】
L1、C11、C12からなるLC共振回路10が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成されるため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。
【0224】
本実施例では、発振周波数は、インダクタL1と、容量C11及び容量C12の直列接続による容量とによる共振回路の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路1がこの共振回路に対するトランジスタの作用によって形成される。
【0225】
本実施例の発振器は単相であるため、消費電流が小さくて済む利点がある。
【実施例32】
【0226】
図42に、本発明の第32実施例になる発振器を示す。本実施例の発振器は、良く知られている差動型コルピッツ発振器として構成される。本実施例は、差動型の一方が、コレクタが第1の定電圧端子V1に接続されエミッタが第1の定電流源I21を介して第2の定電圧端子V2に接続されたバイポーラトランジスタQ31と、一端がQ11のベースに接続され他端がトランジスタQ31のエミッタに接続された容量C21と、一端がトランジスタQ31のエミッタに接続され他端がトランジスタQ31の第2の定電圧端子V2に接続された容量C22と、インダクタL11とを含んで成る。
【0227】
差動型の他方が、コレクタが第1の定電圧端子V1に接続されエミッタが第2の定電流源I22を介して第2の定電圧端子V2に接続された、トランジスタQ31とサイズの等しいバイポーラトランジスタQ32と、一端がトランジスタQ32のベースに接続され他端がトランジスタQ32のエミッタに接続された容量C21と容量値の等しい容量C31と、一端がトランジスタQ32のエミッタに接続され他端が第2の定電圧端子V2に接続された、容量C22と容量値の等しい容量C32と、トランジスタQ32のベースに接続されたインダクタンスがL11と等しいインダクタL12とを含んで成る。
【0228】
一端がそれぞれトランジスタQ31,Q32のベースに接続されたインダクタL11,L12の他端は共通に接続され、その共通点が抵抗RB1を介して固定のバイアス電圧を入力する端子VB4に接続される。
【0229】
L11、C11、C12からなるLC共振回路11と、L12、C21、C22からなるLC共振回路12が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。そのため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。図42の発振器は、差動型であるため、図41の単相型コルピッツ発振器と比べて消費電流は大きくなるが、電源電圧に対して安定な発振周波数を得ることができる。
【実施例33】
【0230】
図43に、本発明の第33実施例になる発振器を示す。本実施例は、図41に示した第31実施例と同様にコルピッツ発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。本実施例は、ドレインが第1の定電圧端子V1に接続され、ソースが定電流源I11を介して第2の定電圧端子V2に接続されたNMOSトランジスタNM3と、一端がトランジスタNM3のゲートに接続され他端がトランジスタNM3のソースに接続された容量C11と、一端がトランジスタNM3のソースに接続され他端が第2の定電圧端子V2に接続された容量C12と、一端がトランジスタNM3のゲートに接続され他端が第1の定電圧端子V1に接続されたインダクタL1とを含んで成る。
【0231】
L1、C11、C12からなるLC共振回路が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。そのため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。
【0232】
本実施例では、発振周波数は、インダクタL1と、容量C11及び容量C12の直列接続による容量とによる共振回路の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路1がこの共振回路に対するトランジスタの作用によって形成される。図9の発振器は単相であるため消費電流が小さくて済む利点がある。また、図5のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図5の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが、0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例34】
【0233】
図44に、本発明の第34実施例になる発振器を示す。本実施例は、図42に示した第32実施例と同様に差動型コルピッツ発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。本実施例は、差動型の一方が、ドレインが第1の定電圧端子V1に接続されソースが第1の定電流源I21を介して第2の定電圧端子V2に接続されたNMOSトランジスタNM31と、一端がトランジスタNM31のゲートに接続され他端がトランジスタNM31のソースに接続された容量C21と、一端がトランジスタNM31のソースに接続され他端がNM31の第2の定電圧端子V2に接続された容量C22と、トランジスタNM31のゲートに接続されたインダクタL11とを含んで成る。
【0234】
差動型の他方が、ドレインが第1の定電圧端子V1に接続されソースが第2の定電流源I22を介して第2の定電圧端子V2に接続された、トランジスタNM31とサイズの等しいNMOSトランジスタNM32と、一端がトランジスタNM32のゲートに接続され他端がトランジスタNM32のソースに接続された、容量C21と容量値の等しい容量C31と、一端がトランジスタNM32のソースに接続され他端が第2の定電圧端子V2に接続された容量C22と容量値の等しい容量C32と、トランジスタNM32のベースに接続されたインダクタL12とを含んで成る。一端がそれぞれトランジスタNM31,NM32のゲートに接続されたインダクタL11,L12の他端は共通に接続され、その共通点が抵抗RB1を介して固定のバイアス電圧を入力する端子VB4に接続される。
【0235】
L11、C11、C12からなるLC共振回路11と、L12、C21、C22からなるLC共振回路12が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。そのため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。図44の発振器は、差動型であるため、図43の単相型コルピッツ発振器と比べて消費電流は大きくなるが、電源電圧に対して安定な発振周波数を得ることができる。また、図42のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図42の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例35】
【0236】
なお、第14〜第34の実施例によって得られる本発明の効果は、その要素回路にバイポーラトランジスタを用いた場合とMOSトランジスタを用いた場合のみに発生するものではなく、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタに置き換えても同様の効果が得られること、そしてデバイスのP型半導体とN型半導体を入れ替えても同様の効果が得られることは言うまでもない。
【0237】
以上説明した本発明の代表的なものの一例を、以下に述べる。
【0238】
本発明のLC共振回路は、第1の制御信号により容量値が大小に変化する複数の並列接続された可変容量からなる第1の容量バンクと、第2の制御信号により容量値が変化する可変容量である第1の微調容量と、からなる並列容量と、第3の制御信号により容量値が大小に変化する複数の並列接続された可変容量からなる第2の容量バンクと、前記第2の制御信号により容量値が変化する可変容量である第2の微調容量と、からなる直列容量と、インダクタを有し、前記第2の容量バンクの容量値を制御することで共振周波数の第2の制御信号に対する変化率を制御する。損失の少ない容量素子を用いて共振周波数の変化率を制御可能になるため、従来に比べて高いクオリティファクタを得ることができる。なお、容量素子は、半導体装置において得やすく、実用性が高い。
【0239】
本発明の発振器は、インダクタと容量とからなるLC共振回路と、前記LC共振回路に接続された、負性コンダクタンスを発生する負性コンダクタンス発生回路とを具備し、前記共振回路の共振周波数でほぼ定まる周波数の信号を出力する発振器であって、前記LC共振回路は、前記の本発明のLC共振回路である。クオリティファクタが高い本発明のLC共振回路を用いることによって、周波数変換利得の変動が小さく、位相雑音が低い発振器を得ることができる。
【0240】
本発明の半導体装置は、前記発振器が基板上に形成された半導体装置であって、LC共振回路のインダクタは、相互インダクタンスを介して前記第1の可変容量と前記第2の可変容量とを磁気的に結合する一対のインダクタを有して成り、前記一対のインダクタは第1のインダクタと第2のインダクタから成り、前記第1のインダクタは、前記基板上に形成した絶縁層の中に中点が電圧端子に接続された1巻きのインダクタで構成され、前記一対のインダクタは前記絶縁層の中に1巻きのインダクタで構成されて成り、前記一対のインダクタの内側と外側に前記第2のインダクタが隣接して配置され、両インダクタに交流電流を通電することにより誘起される交流磁束が鎖交し相互インダクタンスMが働くように構成される。
【0241】
本発明の情報機器は、アンテナによって受信された受信信号を増幅する低雑音増幅器と、前記低雑音増幅器の出力信号の周波数を変換するミキサと、周波数変換のための局部発振信号を生成して前記ミキサに出力する発振器と、前記ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調器と、前記変調器が出力する直交する2個の信号を、前記発振器が出力する前記局部発振信号を用いて直交変調信号を出力する直交変調器と、前記直交変調信号を増幅する電力増幅器と、受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチを具備して成り、前記発振器は、前記の本発明のLC共振回路を用いた本発明の発振器である。本発明の情報機器は、位相雑音が低く、しかも周波数変換利得の小さい、かつ周波数可変範囲が広い発振器を用いることにより、複数の通信方式や、アプリケーションに対応可能となる。
【0242】
<第2の技術の発明を実施するための最良の形態>
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一又は類似の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0243】
以下、本発明の電圧制御発振器(以下、単に発振器という)並びにそれを用いた情報機器を図面に示した幾つかの実施の形態を参照して更に詳細に説明する。以下において、第1〜第12の実施の形態は本発明の発振器の技術(発振周波数に応じた負性コンダクタンスの制御)、第13〜第24は本発明の発振器の別の技術(発振周波数に応じた共振回路の実効的なインピーダンスの制御)、第25〜第31は本発明の発振器を用いた情報機器の技術である。
【0244】
(第1の実施の形態)
図49を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第1の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路(NGG)11と共振回路(RES)21を含んで構成される。負性コンダクタンス生成回路11は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路21は、周波数制御信号群により共振周波数を変化させることができる回路である。
【0245】
共振回路21は、1つ以上の共振周波数を制御可能な周波数制御端子からなる周波数制御端子群fCONTを備え、fCONTに入力される制御信号により発振周波数を可変できる。負性コンダクタンス生成回路11は、負性コンダクタンスを制御するための1つ以上の負性コンダクタンス制御端子からなる負性コンダクタンス制御端子群GCONTを備え、GCONTに入力される制御信号により、負性コンダクタンス生成回路11が生成する負性コンダクタンスを可変できる。
【0246】
図49の構成をとることで、周波数変化による出力端子OUTの発振振幅の変動を抑制することができ、広帯域で低位相雑音特性を示す発振器を実現できる。
【0247】
(第2の実施の形態)
図50を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第2の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路11と共振回路21と信号処理回路(LOG)31を含んで構成される。共振回路21は、1つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群fCOARSEと共振周波数を連続的に制御可能な周波数微調整端子fFINEを備え、fCOARSEに入力される制御信号群により発振周波数を段階的に可変でき、fFINEに入力される制御信号により発振周波数を連続的に可変できる。負性コンダクタンス生成回路11は、負性コンダクタンスを制御するための1つ以上の負性コンダクタンス制御端子からなる負性コンダクタンス制御端子群GCONTを備え、GCONTに入力される制御信号により、負性コンダクタンス生成回路11が生成する負性コンダクタンスを可変できる。信号処理回路31には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の負性コンダクタンスを制御するための信号群に変換して出力する。信号処理回路31の出力信号は、GCONTに入力され、負性コンダクタンス生成回路11の負性コンダクタンスが制御される。
【0248】
図50の構成をとることで、発振周波数の段階的な変化に応じて負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。図50の構成は、周波数制御信号を処理して自動的に周波数に連動して負性コンダクタンスを制御できることから、図49に比べて制御端子を削減できる。
【0249】
(第3の実施の形態)
図51を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第3の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、インダクタL1とL2の直列回路と、周波数粗調整端子群fCOARSEに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
【0250】
図51の構成をとることで、容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路21をインダクタと容量で構成することにより、共振回路21を負性コンダクタンス生成回路11と同一基板上に集積化することが可能になる。
【0251】
(第4の実施の形態)
図52を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第4の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、周波数粗調整端子群fCOARSEに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
【0252】
図52の構成をとることで、可変インダクタを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路21をインダクタと容量で構成することにより、共振回路21を負性コンダクタンス生成回路11と同一基板上に集積化することが可能になる。
【0253】
(第5の実施の形態)
図53を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第5の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、周波数粗調整端子群fCOARSE2に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数粗調整端子群fCOARSE1に入力される制御信号群によって容量値を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
【0254】
図53の構成をとることで、可変インダクタと容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。本実施の形態では、容量バンクと可変インダクタを併用することで、第3および第4の実施の形態に比べて周波数可変範囲を拡大することができる。また、共振回路21をインダクタと容量で構成することにより、共振回路21を負性コンダクタンス生成回路11と同一基板上に集積化することが可能になる。
【0255】
(第6の実施の形態)
図54を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第6の実施の形態を説明する。本実施の形態の発振器は、第2〜第5の実施の形態における負性コンダクタンス生成回路11が、PMOSトランジスタPM1とPM2がクロスカップルした可変負性コンダクタンス生成部NGPM1と、バイポーラ・ジャンクション・トランジスタ(BJT)のNPNトランジスタQ1とQ2が容量結合用容量C1,C2を介してクロスカップルした負性コンダクタンス生成部NGB1の並列回路と、電流源回路の電流源CS1で構成され、NGPM1の生成する負性コンダクタンスを制御するための負性コンダクタンス制御端子群GCONTを備えている。
【0256】
負性コンダクタンス生成回路11において、PMOSトランジスタPM1とPM2はソース電極が共通化されて電圧端子V1に接続され、PMOSトランジスタPM1のドレイン電極はPMOSトランジスタPM2のゲート電極に接続され、PMOSトランジスタPM2のドレイン電極はPMOSトランジスタPM1のゲート電極に接続されている。NPNトランジスタQ1とQ2はエミッタ電極が共通化されて電流源CS1を介して電圧端子V2に接続され、NPNトランジスタQ1のコレクタ電極は容量C1を介してNPNトランジスタQ2のベース電極に接続され、NPNトランジスタQ2のコレクタ電極は容量C2を介してNPNトランジスタQ1のベース電極に接続されている。PMOSトランジスタPM1のドレイン電極はNPNトランジスタQ1のコレクタ電極に接続されるとともに共振回路21の電極(出力端子OUTN側)に接続され、PMOSトランジスタPM2のドレイン電極はNPNトランジスタQ2のコレクタ電極に接続されるとともに共振回路21の電極(出力端子OUTP側)に接続されている。
【0257】
図54の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0258】
(第7の実施の形態)
図55を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第7の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用PMOSトランジスタPMS11〜PMS1K,PMS21〜PMS2Kと、それぞれの負性コンダクタンス制御用PMOSトランジスタのゲートバイアスをON/OFFするためのスイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kを備えている。
【0259】
可変負性コンダクタンス生成部NGPM1において、PMOSトランジスタPM1のドレイン電極とソース電極との間に負性コンダクタンス制御用PMOSトランジスタPMS11〜PMS1Kが接続され、負性コンダクタンス制御用PMOSトランジスタPMS11〜PMS1Kのゲート電極とドレイン電極の間にスイッチSW111〜SW11Kが接続され、ゲート電極とソース電極の間にスイッチSW121〜SW12Kが接続されている。PMOSトランジスタPM2のドレイン電極とソース電極との間に負性コンダクタンス制御用PMOSトランジスタPMS21〜PMS2Kが接続され、負性コンダクタンス制御用PMOSトランジスタPMS21〜PMS2Kのゲート電極とドレイン電極の間にスイッチSW211〜SW21Kが接続され、ゲート電極とソース電極の間にスイッチSW221〜SW22Kが接続されている。各スイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kは、負性コンダクタンス制御端子群GCONTに入力される各制御信号により開閉される。
【0260】
本実施の形態の動作を説明する。SW121〜SW12K,SW221〜SW22Kを開いてSW111〜SW11K,SW211〜SW21Kを閉じると、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてPMS11〜PMS1K,PMS21〜PMS2Kに交流電流が通電する。その結果、PM1とPM2に通電する交流電流の振幅が減少する。PMS11〜PMS1K,PMS21〜PMS2Kは、クロスカップルされておらず負性コンダクタンスを生成しないため、PM1とPM2に通電する交流電流振幅が減少することにより負性コンダクタンスが減少する。逆に、SW211〜SW21K,SW221〜SW22Kを閉じてSW111〜SW11K,SW121〜SW12Kを開くと、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧はソース電圧に等しくなるため、PMS11〜PMS1K,PMS21〜PMS2Kに交流電流は通電しない。その結果、PM1とPM2に通電する交流電流振幅が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチを開閉することでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0261】
また、図55において、PMS11〜PMS1K,PMS21〜PMS2Kのゲート長をPM1,PM2と等しくすることで、PMS11〜PMS1K,PMS21〜PMS2KとPM1,PM2に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、PMS11〜PMS1K並びにPMS21〜PMS2Kのゲート幅を、それぞれW1〜W1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0262】
図55の構成をとることで、発振周波数が高くなるにしたがって負性コンダクタンス生成回路11が生成する負性コンダクタンスを減少させることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0263】
(第8の実施の形態)
図56を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第8の実施の形態を説明する。本実施の形態の発振器は、第7の実施の形態におけるスイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kが、それぞれPMOSトランジスタSWPM111〜SWPM11K,SWPM121〜SWPM12K,SWPM211〜SWPM21K,SWPM221〜SWPM22Kで構成される。SWPM211〜SWPM21K,SWPM221〜SWPM22Kのゲートには、それぞれSWPM111〜SWPM11K,SWPM211〜SWPM21Kのゲートに入力される電圧信号が、インバータを介して入力される。
【0264】
SWPM111〜SWPM11K,SWPM211〜SWPM21Kのゲートにロー(Low)レベルの電圧信号が入力されると、SWPM111〜SWPM11K,SWPM211〜SWPM21Kはオンして、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてPMS11〜PMS1K,PMS21〜PMS2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。PMS11〜PMS1K,PMS21〜PMS2Kは、クロスカップルされていないため負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SWPM111〜SWPM11K,SWPM211〜SWPM21Kのゲートにハイ(High)レベルの電圧信号が入力されると、SWPM111〜SWPM11K,SWPM211〜SWPM21Kはオフして、SWPM121〜SWPM12K,SWPM221〜SWPM22Kがオンするため、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧はソース電圧に等しくなり、PMS11〜PMS1K,PMS21〜PMS2Kに交流電流は通電しない。その結果、PM1とPM2に通電する電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチ用PMOSトランジスタをオン/オフすることでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0265】
図56において、PMS11〜PMS1K,PMS21〜PMS2Kのゲート長をPM1,PM2と等しくすることで、PMS11〜PMS1K,PMS21〜PMS2KとPM1,PM2に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、PMS11〜PMS1K並びにPMS21〜PMS2Kのゲート幅を、それぞれW1〜W1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0266】
図56の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【0267】
(第9の実施の形態)
図57を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第9の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用ダイオードD11〜D1K,D21〜D2Kと、それぞれの負性コンダクタンス制御用ダイオードをON/OFFするためのスイッチSW311〜SW31K,SW411〜SW41Kを備えている。
【0268】
可変負性コンダクタンス生成部NGPM1において、PMOSトランジスタPM1のドレイン電極とソース電極との間に負性コンダクタンス制御用ダイオードD11〜D1KとスイッチSWP311〜SWP31Kの直列回路が並列に接続されている。PMOSトランジスタPM2のドレイン電極とソース電極との間に負性コンダクタンス制御用ダイオードD21〜D2KとスイッチSW411〜SW41Kの直列回路が並列に接続されている。各スイッチSWP311〜SWP31K,SW411〜SW41Kは、負性コンダクタンス制御端子群GCONTに入力される各制御信号により開閉される。
【0269】
本実施の形態の動作を説明する。SW311〜SW31K,SW411〜SW41Kを閉じると、D11〜D1K,D21〜D2Kのカソード電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてD11〜D1K,D21〜D2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。D11〜D1K,D21〜D2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SW311〜SW31K,SW411〜SW41Kを開くと、D11〜D1K,D21〜D2Kのカソード電圧は開放されるためD11〜D1K,D21〜D2Kに交流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチを開閉することでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0270】
図57において、D11〜D1K、並びにD21〜D2Kのpn接合面積を、それぞれS1〜S1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0271】
図57の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0272】
(第10の実施の形態)
図58を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第10の実施の形態を説明する。本実施の形態の発振器は、第9の実施の形態におけるスイッチSW311〜SW31K,SW411〜SW41Kが、それぞれPMOSトランジスタSWPM311〜SWPM31K,SWPM411〜SWPM41Kで構成される。
【0273】
SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにロー(Low)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオンして、D11〜D1K,D21〜D2Kのカソード電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてD11〜D1K,D21〜D2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。D11〜D1K,D21〜D2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにハイ(High)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオフするため、D11〜D1K,D21〜D2Kのカソード電圧は開放され、D11〜D1K,D21〜D2Kに交流電流は通電しない。その結果、PM1とPM2に通電する電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチ用PMOSトランジスタをオン/オフすることでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0274】
図58において、D11〜D1K、並びにD21〜D2Kのpn接合面積を、それぞれS1〜S1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0275】
図58の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【0276】
(第11の実施の形態)
図59を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第11の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用抵抗器R11〜R1K,R21〜R2Kと、それぞれの負性コンダクタンス制御用抵抗器をON/OFFするためのスイッチSW311〜SW31K,SW411〜SW41Kを備えている。
【0277】
可変負性コンダクタンス生成部NGPM1において、PMOSトランジスタPM1のドレイン電極とソース電極との間に負性コンダクタンス制御用抵抗器R11〜R1KとスイッチSW311〜SW31Kの直列回路が並列に接続されている。PMOSトランジスタPM2のドレイン電極とソース電極との間に負性コンダクタンス制御用抵抗器R21〜R2KとスイッチSW411〜SW41Kの直列回路が並列に接続されている。各スイッチSW311〜SW31K,SW411〜SW41Kは、負性コンダクタンス制御端子群GCONTに入力される各制御信号により開閉される。
【0278】
本実施の形態の動作を説明する。SW311〜SW31K,SW411〜SW41Kを閉じると、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてR11〜R1K,R21〜R2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。R11〜R1K,R21〜R2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SW311〜SW31K,SW411〜SW41Kを開くと、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧はV1の電圧に等しくなるためR11〜R1K,R21〜R2Kに交流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチを開閉することでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0279】
図59において、R11〜R1K、並びにR21〜R2Kの抵抗値を、それぞれR1〜R1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0280】
図59の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0281】
(第12の実施の形態)
図60を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第12の実施の形態を説明する。本実施の形態の発振器は、第11の実施の形態におけるスイッチSW311〜SW31K,SW411〜SW41Kが、それぞれPMOSトランジスタSWPM311〜SWPM31K,SWPM411〜SWPM41Kで構成される。
【0282】
SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにロー(Low)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオンして、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてR11〜R1K,R21〜R2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。R11〜R1K,R21〜R2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにハイ(High)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオフするため、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧はV1の電圧に等しくなり、PMS11〜PMS1K,PMS21〜PMS2Kに交流電流は通電しない。その結果、PM1とPM2に通電する電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチ用PMOSトランジスタをオン/オフすることでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0283】
図60において、R11〜R1K,並びにR21〜R2Kの抵抗値を、それぞれR1〜R1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0284】
図60の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【0285】
(第13の実施の形態)
図61を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第13の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路(NGG)12と共振回路(RES)22とインピーダンス制御回路(ZCONT)40を含んで構成される。負性コンダクタンス生成回路12は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路22は、周波数制御信号群により共振周波数を変化させることができる回路である。インピーダンス制御回路40は、共振回路のインピーダンスを制御するインピーダンス制御信号群が入力されるインピーダンス制御端子群を備え、出力端子が共振回路に接続される回路である。
【0286】
共振回路22は、1つ以上の共振周波数を制御可能な周波数制御端子からなる周波数制御端子群fCONTを備え、fCONTに入力される制御信号により発振周波数を可変できる。インピーダンス制御回路40は、共振回路22のインピーダンスを制御するための1つ以上のインピーダンス制御端子からなるインピーダンス制御端子群ZTUNEを備え、ZTUNEに入力される制御信号により、共振回路22の共振周波数を変化させることなく実効的なインピーダンスを可変できる。
【0287】
図61の構成をとることで、周波数変化による出力端子OUTの発振振幅の変動を抑制することができ、広帯域で低位相雑音特性を示す発振器を実現できる。
【0288】
(第14の実施の形態)
図62を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第14の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路12と共振回路22とインピーダンス制御回路40と信号処理回路(LOG)32を含んで構成される。共振回路22は、1つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群fCOARSEと共振周波数を連続的に制御可能な周波数微調整端子fFINEを備え、fCOARSEに入力される制御信号群により発振周波数を段階的に可変でき、fFINEに入力される制御信号により発振周波数を連続的に可変できる。インピーダンス制御回路40は、共振回路22のインピーダンスを制御するための1つ以上のインピーダンス制御端子からなるインピーダンス制御端子群ZTUNEを備え、ZTUNEに入力される制御信号により、共振回路22の共振周波数を変化させることなく実効的なインピーダンスを可変できる。信号処理回路32には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の共振回路のインピーダンスを制御するための信号群に変換して出力する。信号処理回路32の出力信号は、ZTUNEに入力され、共振回路22のインピーダンスが制御される。
【0289】
図62の構成をとることで、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。図62の構成は、周波数制御信号を処理して自動的に周波数に連動して共振回路22の実効的なインピーダンスを制御できることから、図61に比べて制御端子を削減できる。
【0290】
(第15の実施の形態)
図63を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第15の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、インダクタL1とL2の直列回路と、周波数粗調整端子群fCOARSEに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、インダクタL1とL2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路22の実効的なインピーダンスが制御される。
【0291】
図63の構成をとることで、容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路22をインダクタと容量で構成することにより、共振回路22を負性コンダクタンス生成回路12と同一基板上に集積化することが可能になる。
【0292】
(第16の実施の形態)
図64を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第16の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、周波数粗調整端子群fCOARSEに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、可変インダクタLV1とLV2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路22の実効的なインピーダンスが制御される。
【0293】
図64の構成をとることで、可変インダクタを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路22をインダクタと容量で構成することにより、共振回路22を負性コンダクタンス生成回路12と同一基板上に集積化することが可能になる。
【0294】
(第17の実施の形態)
図65を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第17の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、周波数粗調整端子群fCOARSE2に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数粗調整端子群fCOARSE1に入力される制御信号群によって容量値を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、可変インダクタLV1とLV2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路の実効的なインピーダンスが制御される。
【0295】
図65の構成をとることで、可変インダクタと容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。本実施の形態では、容量バンクと可変インダクタを併用することで、第15および第16の実施の形態に比べて周波数可変範囲を拡大することができる。また、共振回路22をインダクタと容量で構成することにより、共振回路22を負性コンダクタンス生成回路12と同一基板上に集積化することが可能になる。
【0296】
(第18の実施の形態)
図66を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第18の実施の形態を説明する。本実施の形態の発振器は、第15〜第17の実施の形態における負性コンダクタンス生成回路12が、PMOSトランジスタPM1とPM2がクロスカップルした第1の負性コンダクタンス生成部NGPM2と、バイポーラ・ジャンクション・トランジスタ(BJT)のNPNトランジスタQ1とQ2が容量結合用容量C1,C2を介してクロスカップルした負性コンダクタンス生成部NGB1の並列回路と、電流源回路の電流源CS1で構成される。信号処理回路32には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の共振回路22の実効的なインピーダンスを制御するための信号群に変換して出力する。信号処理回路32の出力信号は、ZTUNEに入力され、共振回路22の実効的なインピーダンスが制御される。共振回路22は、インダクタL1,L2(または可変インダクタでも可能)と、周波数微調整用容量CV1,CV2(または固定容量でも可能)で構成される。
【0297】
負性コンダクタンス生成回路NGPM2は、PMOSトランジスタPM1とPM2はソース電極が共通化されて電圧端子V1に接続され、PMOSトランジスタPM1のドレイン電極はPMOSトランジスタPM2のゲート電極に接続され、PMOSトランジスタPM2のドレイン電極はPMOSトランジスタPM1のゲート電極に接続されている。NPNトランジスタQ1とQ2はエミッタ電極が共通化されて電流源CS1を介して電圧端子V2に接続され、NPNトランジスタQ1のコレクタ電極は容量C1を介してNPNトランジスタQ2のベース電極に接続され、NPNトランジスタQ2のコレクタ電極は容量C2を介してNPNトランジスタQ1のベース電極に接続されている。PMOSトランジスタPM1のドレイン電極はNPNトランジスタQ1のコレクタ電極に接続されるとともに共振回路22の電極(出力端子OUTP側)に接続され、PMOSトランジスタPM2のドレイン電極はNPNトランジスタQ2のコレクタ電極に接続されるとともに共振回路22の電極(出力端子OUTN側)に接続されている。
【0298】
図66の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、発振振幅の変動を少なくするための本実施の形態では、共振回路22のインピーダンスを制御するための信号が、交流的に設置されたインダクタL1とL2の中点に接続されるため、第1〜第12の実施の形態に比べて寄生容量を削減でき、より広帯域化が実現でき、好適である。
【0299】
(第19の実施の形態)
図67を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第19の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個のインピーダンス制御用PMOSトランジスタPMS31〜PMS3Kと、それぞれのインピーダンス制御用PMOSトランジスタのゲートバイアスをON/OFFするためのスイッチSW511〜SW51K,SW521〜SW52Kを備えている。
【0300】
インピーダンス制御回路40において、インピーダンス制御用PMOSトランジスタPMS31〜PMS3Kはソース電極が共通化されて電圧端子V1に接続され、ドレイン電極が共通化されて共振回路22のインピーダンス制御端子に接続されている。インピーダンス制御用PMOSトランジスタPMS31〜PMS3Kのそれぞれのゲート電極とドレイン電極の間にスイッチSW511〜SW51Kが接続され、ゲート電極とソース電極の間にスイッチSW521〜SW52Kが接続されている。各スイッチSW511〜SW51K,SW521〜SW52Kは、インピーダンス制御端子ZTUNEに入力される各制御信号により開閉される。
【0301】
本実施の形態の発振器の動作を詳細に説明する。簡単のため、K=2の場合を考える。SW511,SW512を閉じてSW521,SW522を開くと、PMS31,PMS3Kのドレインは開放される。インダクタL1,L2の接点は、交流的に接地されており、インピーダンス制御回路40は共振回路22に影響を与えないため、従来のPMOS/BJT発振器と同じ動作をする。発振振幅は、電流源CS1の電流値をICSとし、共振回路22のインピーダンスをZRESとすると、
ZRES×ICS・・・(式1)
となる。
【0302】
逆に、SW511,SW512を開いてSW521,SW522を閉じると、PMS31,PMS32のゲート電圧は、それぞれ共振回路22のインダクタL1,L2を介してPM2,PM1の直流ゲート電圧にバイアスされる。インダクタL1,L2の接点は、交流的に接地されるので、PMS31,PMS32にはゲートバイアス電圧に応じた直流電流が通電する。その結果、PM1とPM2に通電する交流電流が減少する。電流源CS1の電流値をICSとし、PM2のゲート電圧が最大値のとき、PM1に通電する電流値と、PMS31に通電する電流値と、PMS32に通電する電流値が等しいとき、それぞれICS/3の電流がPM1,PMS31,PMS32に通電する。その結果、共振回路22のL1にはICS/3の電流が、L2にはICSの電流が通電する。よって発振振幅は、共振回路22のインピーダンスをZRESとすると、
(ZRES/2)×(ICS/3)+(ZRES/2)×(ICS)
=2/3×ZRES×ICS・・・(式2)
となり、式1の2/3に減少させることができる。
【0303】
このとき、共振回路22の実効的なインピーダンスは2/3×ZRESとみなすことができる。すなわち、スイッチを開閉してPMS31,PMS32に通電する直流電流を制御することで、共振回路22の実効的なインピーダンスを制御できる。
【0304】
図67において、PMS31〜PMS3Kのゲート長をPM1,PM2と等しくすることで、PMS31〜PMS3KとPM1,PM2に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、PMS31〜PMS3Kのゲート幅を、それぞれW1〜W1×2Kとすることで、2K通りの共振回路22の実効的なインピーダンスを設定でき、好適である。
【0305】
図67の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。図87に、本実施の形態の発振器の位相雑音の電流依存性を示す。従来の発振器の位相雑音特性(図84,図85)と比較して、全ての周波数で低位相雑音特性を示しており、本実施の形態の効果を確認できる。
【0306】
(第20の実施の形態)
図68を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第20の実施の形態を説明する。本実施の形態の発振器は、第19の実施の形態におけるインピーダンス制御回路40のスイッチSW511〜SW51K,SW521〜SW52Kが、それぞれPMOSトランジスタSWPM511〜SWPM51K,SWPM521〜SWPM52Kで構成される。SWPM521〜SWPM52Kのゲートには、それぞれSWPM511〜SWPM51Kのゲートに入力される電圧信号が、インバータを介して入力される。
【0307】
図68の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上での集積化が可能になる。
【0308】
(第21の実施の形態)
図69を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第21の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個のインピーダンス制御用ダイオードD31〜D3Kと、それぞれのインピーダンス制御用ダイオードをON/OFFするためのスイッチSW611〜SW61Kを備えている。
【0309】
インピーダンス制御回路40において、インピーダンス制御用ダイオードD31〜D3Kのアノードは共通化されて電圧端子V1に接続され、カソードはスイッチSW611〜SW61Kを介して共通化されて共振回路22のインピーダンス制御端子に接続されている。インピーダンス制御用ダイオードD31〜D3KとスイッチSW611〜SW61Kの直列回路が並列に接続されている。各スイッチSW611〜SW61Kは、インピーダンス制御端子ZTUNEに入力される各制御信号により開閉される。
【0310】
本実施の形態の動作を説明する。SW611〜SW61Kを閉じると、D31〜D3Kのカソード電圧は、それぞれインダクタL1,L2を介してPM2,PM1のゲート電圧にバイアスされ、D31〜D3Kに直流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。D31〜D3Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスとともに共振回路22の実効的なインピーダンスが減少する。逆に、SW611〜SW61Kを開くと、D31〜D3Kのカソード電圧は開放されるため、D31〜D3Kに直流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスとともに共振回路22の実効的なインピーダンスが増大する。すなわち、スイッチを開閉してD31〜D3Kに通電する直流電流を制御することで、共振回路22の実効的なインピーダンスを制御できる。
【0311】
図69において、D31〜D3Kのpn接合面積を、それぞれS1〜S1×2Kとすることで、2K通りの共振回路22の実効的なインピーダンスを設定でき、好適である。
【0312】
図69の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0313】
(第22の実施の形態)
図70を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第22の実施の形態を説明する。本実施の形態の発振器は、第21の実施の形態におけるインピーダンス制御回路40のスイッチSW611〜SW61Kが、それぞれPMOSトランジスタSWPM611〜SWPM61Kで構成される。
【0314】
図70の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上への集積化が可能になる。
【0315】
(第23の実施の形態)
図71を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第23の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個(Kは正の整数)のインピーダンス制御用抵抗器R31〜R3Kと、それぞれのインピーダンス制御用抵抗器をON/OFFするためのスイッチSW611〜SW61Kを備えている。
【0316】
インピーダンス制御回路40において、インピーダンス制御用抵抗器R31〜R3Kの一端は共通化されて電圧端子V1に接続され、他端はスイッチSW611〜SW61Kを介して共通化されて共振回路22のインピーダンス制御端子に接続されている。インピーダンス制御用抵抗器R31〜R3KとスイッチSW611〜SW61Kの直列回路が並列に接続されている。各スイッチSW611〜SW61Kは、インピーダンス制御端子ZTUNEに入力される各制御信号により開閉される。
【0317】
本実施の形態の動作を説明する。SW611〜SW61Kを閉じると、R31〜R3KのV1に接続されていないほうの電極は、それぞれインダクタL1,L2を介してPM2,PM1のゲート電圧にバイアスされ、R31〜R3Kに直流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。R31〜R3Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスとともに共振回路22の実効的なインピーダンスが減少する。逆に、SW611〜SW61Kを開くと、R31〜R3KのV1に接続されていないほうの電極は開放されるため、R31〜R3Kに直流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスとともに共振回路22の実効的なインピーダンスが増大する。すなわち、スイッチを開閉してR31〜R3Kに通電する直流電流を制御することで、共振回路22の実効的なインピーダンスを制御できる。
【0318】
図71において、R31〜R3Kの抵抗値を、それぞれR1〜R1/2Kとすることで、2K通りの共振回路22の実効的なインピーダンスを設定でき、好適である。
【0319】
図71の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0320】
(第24の実施の形態)
図72を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第24の実施の形態を説明する。本実施の形態の発振器は、第23の実施の形態におけるインピーダンス制御回路40のスイッチSW611〜SW61Kが、それぞれPMOSトランジスタSWPM611〜SWPM61Kで構成される。
【0321】
図72の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上への集積化が可能になる。
【0322】
(第25の実施の形態)
図73に、本発明の発振器を含んで成る情報機器による第25の実施の形態を示す。本実施の形態の情報機器は、高速シリアル伝送システムである。この高速シリアル伝送システムは、複数の低速の信号を多重化してシリアルの高速信号を出力する送信機と、送信されたシリアルの高速信号を受信して分離し、分離によって得た複数の低速信号を出力する受信機とから成る。
【0323】
送信機は、複数の低速信号を入力してシリアルの高速信号を出力するマルチプレクサ(MUX)202と、シリアルの高速信号を増幅して伝送線路208を駆動する駆動装置(DRV)207によって構成される。受信機は、伝送線路208を経て送られる高速信号を増幅する増幅器(AMP)212と、高速信号を複数の低速信号に分離して出力するデマルチプレクサ(DEMUX)215によって構成される。
【0324】
マルチプレクサ202は、端子201に入力される複数の低速信号(Input Data)をシリアルの高速信号へ多重化するMUXコア回路(MUX core)203と、クロック制御回路(CLK CONT)206と、MUXコア回路203の基準信号(LO)を生成する本発明の発振器205で構成される。
【0325】
デマルチプレクサ215は、シリアルの高速信号を複数の低速信号(Output Data)に分離して端子217に出力するDEMUXコア回路(DEMUX core)216と、クロック制御回路(CLK CONT)214と、DEMUXコア回路216の基準信号(LO)を生成する本発明の発振器213とで構成される。
【0326】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器205,213に用いることで、発振器205,213の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、高速シリアル伝送システムの製作コストを低くすることができるだけでなく、低位相雑音化によりクロックのジッタを低減できるため、データ伝送のエラーを低減できる。さらに、消費電流の小さい発振器であるため、高速シリアル伝送システムの消費電流を小さくすることができる。
【0327】
(第26の実施の形態)
図74に、本発明の発振器を含んで成る情報機器による第26の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線受信機である。図74において、アンテナ(ANT)301で受信された受信信号(fRF)は、低雑音増幅回路(AMP)302で増幅されてミキサ(MIX)303に入力される。発振器制御回路(Sync_cont)304によって制御される本発明の発振器(LO)305が出力する局部発振信号(fLO)をミキサ303の一方の入力信号とすることで、ミキサ303の出力において、受信信号の搬送波周波数が下げられ、中間周波数(IF:Intermediate Frequency)の受信信号が得られる。IF受信信号は、帯域通過フィルタ(BPF)306により不要周波数成分が減衰された後(fIF)、IF増幅回路(IF−AMP)307で増幅され、復調回路(DEMOD)308にてベースバンド信号として取り出される。ベースバンド信号は外部のベースバンド回路(Baseband block:図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0328】
本実施の形態では、第1〜第24のいずれかの発振器を発振器305に用いることで、発振器305の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ヘテロダイン形式の無線受信機の製作コストを低くすることができるだけでなく、低位相雑音化により受信のEVM(Error Vector Magnitude)を低減できる。また、消費電流の小さい発振器であるため、ヘテロダイン形式の無線受信機の消費電流を小さくすることができる。
【0329】
(第27の実施の形態)
図75に、本発明の発振器を含んで成る情報機器による第27の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線受信機である。アンテナ301で受信された受信信号は、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。低雑音増幅回路302で増幅された受信信号は、二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、帯域通過フィルタ306a,306bにより不要周波数成分が減衰された後、IF増幅回路307a,307bで増幅される。復調回路308によって、二個のIF増幅回路307a,307bの出力信号からベースバンド信号が取り出される。ベースバンド信号は外部のベースバンド回路(図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0330】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305に用いることで、発振器305の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバーション形式の無線受信機の製作コストを低くすることができるだけでなく、低位相雑音化により受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線受信機の消費電流を小さくすることができる。
【0331】
(第28の実施の形態)
図76に、本発明の発振器を含んで成る情報機器による第28の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、アンテナ回路(GSMの場合はスイッチ、W−CDMAの場合はデュプレクサ)341を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するRF(Radio Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0332】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路(MOD)315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、自動利得制御増幅回路314c,314dで増幅され、低周波通過フィルタ351c,351dにより不要周波数成分を減衰された後、それぞれ直交変調器を構成するミキサ303c,303dに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303c,303dに入力される。二個のミキサ303c,303dの出力は、加算回路352で足し合わされてRF直交変調信号となる。RF直交変調信号は、自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333により不要周波数成分を減衰された後、電力増幅器である高出力増幅器310で増幅され、アンテナ回路341を介してアンテナ301へ送られ、送信される。
【0333】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305,317に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバーション形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0334】
また、発振器305には、集積化に適した本発明のLC共振回路が採用されている。従って、図76において、低雑音増幅回路302から自動利得制御増幅回路314a,314bに至る受信側、自動利得制御増幅回路314c,314dから自動利得制御増幅回路314eに至る送信側、並びに発振器制御回路304及び発振器305による送受信回路は、同一半導体基板に形成した半導体装置、即ちRF−IC(RF−Integrated Circuit)346として容易に構成することができる。更に、発振器305は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記RF−IC346は、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【0335】
(第29の実施の形態)
図77に、本発明の発振器を含んで成る情報機器による第29の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、アンテナ回路341を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅されてから、2個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0336】
送信時、送信ベースバンド回路の出力するベースバンド信号は、変調回路315を用いて変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされIF直交変調信号となる。IF直交変調信号は、位相比較器(PD)320でミキサ303kの出力信号と位相が比較される。位相比較器320の出力信号は、ループフィルタ319を通して、本発明の送信用発振器318の周波数制御端子に入力される。ミキサ303kには、発振器318の出力信号と発振器305のRF局部発振信号とが入力され、ミキサ303kの出力信号が上記のように位相比較器320に入力される。その結果、発振器318からRF直交変調信号が出力される。RF直交変調信号は、高出力増幅器310で増幅され、帯域通過フィルタ334により不要周波数成分が減衰された後、アンテナ回路341を介してアンテナ301へ送られ、送信される。
【0337】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305,317,318に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバージョン形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0338】
また、発振器305,317,318には、集積化に適した本発明のLC共振回路が採用されている。従って、図77において、低雑音増幅回路302から自動利得制御増幅回路314a,314bに至る受信側、ミキサ303g,303hから発振器318に至るループフィルタ319を除いた送信側、並びに発振器制御回路304及び発振器305,317,318による送受信回路は、同一半導体基板に形成した半導体装置、即ちRF−IC347として容易に構成することができる。更に、発振器305,317,318は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記RF−IC347は、例えば、複数の周波数帯域を使用する複数の通信規格に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【0339】
(第30の実施の形態)
図78に、本発明の発振器を含んで成る情報機器による第30の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線送受信機である。受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、ミキサ303iに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号はミキサ303iに入力される。ミキサ303iの出力において受信信号の搬送波周波数が下げられ、中間周波数の受信信号が得られる。ミキサ303iの出力信号は、帯域通過フィルタ335により不要周波数成分を減衰され、自動利得制御増幅回路314で増幅された後、2個のミキサ303e,303fに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303e,303fに入力される。2個のミキサ303e,303fの出力は、ベースバンド回路316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0340】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされてIF直交変調信号となる。IF直交変調信号は、自動利得制御増幅回路314cで増幅され、帯域通過フィルタ336により不要周波数成分を減衰された後、ミキサ303jに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号は、ミキサ303jに入力される。ミキサ303jの出力は自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333で不要周波数成分が減衰された後、高出力増幅器310で増幅され、スイッチ309を介してアンテナ301へ送られ、送信される。
【0341】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305,317に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ヘテロダイン形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0342】
また、発振器305,317には、集積化に適した本発明のLC共振回路が採用されている。従って、図78において、低雑音増幅回路302からミキサ303e,303fに至る帯域通過フィルタ335を除く受信側、ミキサ303g,303hから自動利得制御増幅回路314eに至る帯域通過フィルタ336を除く送信側、並びに発振器制御回路304及び発振器305,317による送受信回路は、同一半導体基板に形成した半導体装置、即ちRF−IC348として容易に構成することができる。更に、発振器305,317は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記RF−IC348は、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【0343】
(第31の実施の形態)
図79に、本発明の発振器を含んで成る情報機器による第31の実施の形態を示す。本実施の形態の情報機器は、パルスレーダ形式の無線レーダ送受信機である。送信時、本発明の発振器(VCO)318の出力信号は、鋸歯状波発生器(SLWG)324の出力により開閉するオン/オフ変調器(ON/OFF MOD)321で変調され、スイッチ(SW)309を介してアンテナ(ANT)301から送信される。
【0344】
受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、低雑音増幅回路302で増幅され、検波器(WDT)322で検波される。検波された信号は、ビデオ増幅器(VAMP)323で増幅され、表示装置(MNT)325の画面に表示される。
【0345】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器318に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、パルスレーダ形式の無線レーダ送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信信号の純度が向上し受信の感度も向上できる。また、消費電流の小さい発振器であるため、パルスレーダ形式の無線レーダ送受信機の消費電流を小さくすることができる。
【0346】
なお、第1〜第31の実施の形態によって得られる効果は、その要素回路にバイポーラトランジスタを用いた場合とMOSトランジスタを用いた場合のみに発生するものではなく、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタに置き換えても同様の効果が得られること、そしてデバイスのP型半導体とN型半導体を入れ替えても同様の効果が得られることは言うまでもない。
【0347】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0348】
本発明は、低電流で広帯域において低位相雑音特性を得るための電圧制御発振器、及びそれを用いた、高速シリアル伝送システム、ヘテロダイン形式の無線受信機、ダイレクトコンバーション形式の無線受信機、ダイレクトコンバーション形式の無線送受信機、ヘテロダイン形式の無線送受信機、パルスレーダ形式の無線レーダ送受信機などの情報機器に用いて有効である。
【図面の簡単な説明】
【0349】
【図1】本発明の第1の実施例になるLC共振回路を説明するための回路構成図。
【図2A】第1の実施例におけるCV1とCM1の並列容量を含むLC共振回路部の、制御電圧VCONTと発振周波数fOSCとの関係を示す図。
【図2B】第1の実施例におけるCV2とCM2による直列容量を含むLC共振回路部の、制御電圧VCONTと発振周波数fOSCとの関係を示す図。
【図2C】第1の実施例におけるLC共振回路の、制御電圧VCONTと発振周波数fOSCとの関係を示す図。
【図3】本発明の第2の実施例になるLC共振回路を説明するための回路図。
【図4】第2の実施例における、並列容量と直列容量を含むLC共振回路全体の全容量値の割合と、共振回路の全容量(=容量バンクの容量+微調容量)の関係を示す図。
【図5】本発明の第3の実施例になるLC共振回路を説明するための回路図。
【図6】本発明の第4の実施例になるLC共振回路を説明するための回路図。
【図7】本発明の第5の実施例になるLC共振回路を説明するための回路図。
【図8】第5の実施例における、MOS容量のゲートとソース・ドレイン間の電圧依存性を説明するための曲線図。
【図9】本発明の第6の実施例になるLC共振回路を説明するための回路図。
【図10】本発明の第7の実施例になるLC共振回路を説明するための回路図。
【図11】本発明の第8の実施例になるLC共振回路を説明するための回路図。
【図12】本発明で用いる可変インダクタの原理を説明するための回路図。
【図13】本発明で用いる可変インダクタのインダクタンスの容量値依存性を説明するための曲線図。
【図14】本発明の第9の実施例になるLC共振回路を説明するための回路図。
【図15】本発明で用いる可変インダクタのインダクタンスの容量値依存性と周波数依存性を説明するための曲線図。
【図16】本発明の第10の実施例になるLC共振回路を説明するための回路図。
【図17】本発明の第11の実施例になるLC共振回路を説明するための回路図。
【図18】本発明の第12の実施例になるLC共振回路を説明するための回路図。
【図19】本発明の第13の実施例になるLC共振回路を説明するための回路図。
【図20】本発明の第14の実施例になる発振器を説明するための回路図。
【図21】本発明の発振器による第14の実施例における発振周波数の制御電圧依存性を説明するための曲線図。
【図22】第14の実施例における、周波数変換利得の制御電圧依存性を説明するための曲線図。
【図23】本発明の第15の実施例になる発振器を説明するための回路図。
【図24】第15の実施例における、発振周波数の制御電圧依存性を説明するための曲線図。
【図25】第15の実施例における、周波数変換利得の制御電圧依存性を説明するための曲線図。
【図26】本発明の第16の実施例として、第15の実施例になる発振器を半導体素子上に構成した図。
【図27】本発明の第17の実施例になる発振器を説明するための回路図。
【図28】本発明の第18の実施例になる発振器を説明するための回路図。
【図29】本発明の第19の実施例になる発振器を説明するための回路図。
【図30】本発明の第20の実施例になる発振器を説明するための回路図。
【図31】本発明の第21の実施例になる発振器を説明するための回路図。
【図32】本発明の第22の実施例になる発振器を説明するための回路図。
【図33】本発明の第23の実施例になる情報機器を説明するためのブロック図。
【図34】本発明の第24の実施例になる情報機器を説明するためのブロック図。
【図35】本発明の第25の実施例になる情報機器を説明するためのブロック図。
【図36】本発明の第26の実施例になる情報機器を説明するためのブロック図。
【図37】本発明の第27の実施例になる情報機器を説明するためのブロック図。
【図38】本発明の第28の実施例になる情報機器を説明するためのブロック図。
【図39】本発明の第29の実施例になる情報機器を説明するためのブロック図。
【図40】本発明の第30の実施例になるLC共振回路を説明するための回路図。
【図41】本発明の第31の実施例になるLC共振回路を説明するための回路図。
【図42】本発明の第32の実施例になる発振器を説明するための回路図。
【図43】本発明の第33の実施例になる発振器を説明するための回路図。
【図44】本発明の第34の実施例になる発振器を説明するための回路図。
【図45】一般的な発振器を説明するための回路図。
【図46】一般的な発振器の発振周波数の、制御電圧依存性を説明するための曲線図。
【図47】一般的な発振器の周波数変換利得の、制御電圧依存性を説明するための曲線図。
【図48】図45に示した発振器における、LC共振型電圧制御発振器(LC−VCO)の全容量値の割合と、共振回路の全容量(=容量バンクの容量+微調容量)の関係を示す図。
【図49】本発明の電圧制御発振器による第1の実施の形態を説明するための回路構成図である。
【図50】本発明の電圧制御発振器による第2の実施の形態を説明するための回路構成図である。
【図51】本発明の電圧制御発振器による第3の実施の形態を説明するための回路構成図である。
【図52】本発明の電圧制御発振器による第4の実施の形態を説明するための回路構成図である。
【図53】本発明の電圧制御発振器による第5の実施の形態を説明するための回路構成図である。
【図54】本発明の電圧制御発振器による第6の実施の形態を説明するための回路構成図である。
【図55】本発明の電圧制御発振器による第7の実施の形態を説明するための回路構成図である。
【図56】本発明の電圧制御発振器による第8の実施の形態を説明するための回路構成図である。
【図57】本発明の電圧制御発振器による第9の実施の形態を説明するための回路構成図である。
【図58】本発明の電圧制御発振器による第10の実施の形態を説明するための回路構成図である。
【図59】本発明の電圧制御発振器による第11の実施の形態を説明するための回路構成図である。
【図60】本発明の電圧制御発振器による第12の実施の形態を説明するための回路構成図である。
【図61】本発明の電圧制御発振器による第13の実施の形態を説明するための回路構成図である。
【図62】本発明の電圧制御発振器による第14の実施の形態を説明するための回路構成図である。
【図63】本発明の電圧制御発振器による第15の実施の形態を説明するための回路構成図である。
【図64】本発明の電圧制御発振器による第16の実施の形態を説明するための回路構成図である。
【図65】本発明の電圧制御発振器による第17の実施の形態を説明するための回路構成図である。
【図66】本発明の電圧制御発振器による第18の実施の形態を説明するための回路構成図である。
【図67】本発明の電圧制御発振器による第19の実施の形態を説明するための回路構成図である。
【図68】本発明の電圧制御発振器による第20の実施の形態を説明するための回路構成図である。
【図69】本発明の電圧制御発振器による第21の実施の形態を説明するための回路構成図である。
【図70】本発明の電圧制御発振器による第22の実施の形態を説明するための回路構成図である。
【図71】本発明の電圧制御発振器による第23の実施の形態を説明するための回路構成図である。
【図72】本発明の電圧制御発振器による第24の実施の形態を説明するための回路構成図である。
【図73】本発明の情報機器による第25の実施の形態を説明するためのブロック図である。
【図74】本発明の情報機器による第26の実施の形態を説明するためのブロック図である。
【図75】本発明の情報機器による第27の実施の形態を説明するためのブロック図である。
【図76】本発明の情報機器による第28の実施の形態を説明するためのブロック図である。
【図77】本発明の情報機器による第29の実施の形態を説明するためのブロック図である。
【図78】本発明の情報機器による第30の実施の形態を説明するためのブロック図である。
【図79】本発明の情報機器による第31の実施の形態を説明するためのブロック図である。
【図80】一般的な発振器を説明するための回路図である。
【図81】一般的な発振器を説明するための回路図である。
【図82】一般的な発振器を説明するための回路図である。
【図83】一般的な発振器を説明するための回路図である。
【図84】一般的な発振器の位相雑音特性を説明するための曲線図である。
【図85】一般的な発振器の位相雑音特性を説明するための曲線図である。
【図86】一般的なバイポーラトランジスタの雑音指数のコレクタ電流依存性を説明するための曲線図である。
【図87】本発明の発振器による第19の実施の形態における位相雑音のバイアス電流依存性を説明するための曲線図である。
【符号の説明】
【0350】
<図1〜図48の符号の説明>
1…負性コンダクタンス生成回路、10…LC共振回路、L11、L12,L21,L22…インダクタ、CV1、CV11,CV12,CV2,CV21,CV22…微調容量、CM101〜CM10K、CM201〜CM20K…トリミング容量、CM1,CM2、CM11,CM12,CM21、CM22…容量バンク、411、412…pn接合容量、711〜71K,721〜72K、731,732、CM111〜CM11N、CM121〜CM12N、CM211〜CM21N、CM221〜CM22N…MOS容量、511,512,521,522、531〜53K、541〜54K、551〜55K、561〜56K、571,572…固定容量、202…マルチプレクサ、203…MUXコア回路、205,213…発振器、206…クロック制御回路、215…デマルチプレクサ、301…アンテナ、302…低雑音増幅回路、303…ミキサ、304…発振器制御回路、305,317,318…発振器、308…復調回路、309…スイッチ、310…高出力増幅器、314…自動利得制御増幅回路、315…変調回路、316…ベースバンド回路部、320…位相比較器、321…オン/オフ変調器、322…検波器、323…ビデオ増幅器、324…鋸歯状波発生装置、325…表示装置、346,347,348…RF−IC、ICS,ICSM,I11,I21,I22…電流源、I1,I2…交流電流、V1,V2…電圧端子、VIN…交流信号入力端子、ACGND…交流接地端子、VB1,VB2,VB3,VB4…バイアス電圧、L1,L2,L11,L12,L21,L22…インダクタ、LV1…可変インダクタ、M…相互インダクタンス、C11,C12,C21,C22,C31,C32…容量、Q1〜Q3,Q31,Q32…NPNトランジスタ、NM1〜NM3,NM31,NM32…NMOSトランジスタ、PM1,PM2…PMOSトランジスタ、VCONT…周波数制御端子、VCONT…制御電圧、VTRM11〜VTRM1K、VTRM11〜VTRM1N、VTRM21〜VTRM2N…周波数トリミング端子、SW11〜SW1K,SW21〜SW2K…スイッチ。
【0351】
<図49〜図87の符号の説明>
10,11,12…負性コンダクタンス生成回路、20,21,22…共振回路、30,31,32…信号処理回路、40…インピーダンス制御回路、L1,L2…インダクタ、LV1,LV2…可変インダクタ、CV1,CV2…周波数微調整用容量、CB1,CB2…容量バンク、NGPM1,NGPM2…可変負性コンダクタンス生成部、NGB1…負性コンダクタンス生成部、201,217…端子、202…マルチプレクサ、203…MUXコア回路、205,213…発振器、206,214…クロック制御回路、207…駆動装置、212…増幅器、215…デマルチプレクサ、216…DEMUXコア回路、301…アンテナ、302…低雑音増幅回路、303(a〜k)…ミキサ、304…発振器制御回路、305,317,318…発振器、306(a,b),330,333,334,335,336…帯域通過フィルタ、307(a,b)…IF増幅回路、308…復調回路、309…スイッチ、310…高出力増幅器、314(a〜e)…自動利得制御増幅回路、315…変調回路、316…ベースバンド回路、319…ループフィルタ、320…位相比較器、321…オン/オフ変調器、322…検波器、323…ビデオ増幅器、324…鋸歯状波発生器、325…表示装置、341…アンテナ回路、346,347,348…RF−IC、351(a〜d)…低周波通過フィルタ、352…加算回路、CS1…電流源、V1,V2…電圧端子、C1,C2…容量、D11〜D1K,D21〜D2K,D31〜D3K…ダイオード、R11〜R1K,R21〜R2K,R31〜R3K…抵抗器、Q1,Q2…NPNトランジスタ、NM1,NM2…NMOSトランジスタ、PM1,PM2,PMS11〜PMS1K,PMS21〜PMS2K,PMS31〜PMS3K,SWPM111〜SWPM11K,SWPM121〜SWPM12K,SWPM211〜SWPM21K,SWPM221〜SWPM22K,SWPM311〜SWPM31K,SWPM411〜SWPM41K,SWPM511〜SWPM51K,SWPM521〜SWPM52K,SWPM611〜SWPM61K…PMOSトランジスタ、SW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22K,SW311〜SW31K,SW411〜SW41K,SW511〜SW51K,SW521〜SW52K,SW611〜SW61K…スイッチ。
【技術分野】
【0001】
<第1の技術の技術分野>
本発明は、共振回路、それを用いた発振器、およびそれを用いた情報機器に関し、特にインダクタと容量とによる共振動作を用いるLC共振回路、それを用いた発振器であって電圧によって発振周波数が制御される電圧制御発振器、並びにそれを用いた無線通信装置、情報通信装置、および記憶装置などを含む情報機器に関する。
【0002】
<第2の技術の技術分野>
本発明は、低電流で広帯域において低位相雑音特性を得るための電圧制御発振器の構成、及びそれを用いた情報機器に適用して有効な技術に関するものである。
【背景技術】
【0003】
<第1の技術の背景技術>
無線通信装置や記憶装置などの情報機器において発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がGHz近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタLと容量CによるLC共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、pn接合容量(ダイオード容量)、MOS(Metal Oxide Transistor)トランジスタのゲート−ソース・ドレイン間容量(以下「MOS容量」という)、半導体装置中の金属層間で形成されるMIM(Metal Insulator Metal)容量などが用いられる。MOS容量の構造と動作については、例えば非特許文献1に開示されている。
【0004】
周波数の可変は、ダイオード容量やMOS容量に印加する制御電圧を変化させることや、複数のMIM容量の接続を切り替えること等によって行なわれるが、広い周波数可変範囲を得る目的では、更にインダクタンスを変化させることも行なわれている。
【0005】
特許文献1には、可変容量回路群として、周波数制御信号の電圧値に応じて容量値が連続的に変化する容量素子を備えた第1の可変容量回路と、スイッチ回路に直列に接続され周波数制御信号の電圧値に応じて容量値が連続的に変化する容量素子を備えた第2の可変容量回路との並列回路を備え、容量選択信号により制御される前記スイッチを開閉することで、可変容量を調整できるLC共振回路を用いた電圧制御型発振器が開示されている。特許文献1によれば、固定容量成分と可変容量成分との関係を調整できるので、発振器の高及び低発振周波数域での周波数変換利得(KV)の変動を抑制できる。
【0006】
<第2の技術の背景技術>
例えば、無線通信装置や記憶装置などの情報機器において、発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がGHz近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタLと容量CによるLC共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、pn接合容量(ダイオード容量)、MOS(Metal Oxide Transistor)トランジスタのゲート−ソース・ドレイン間容量(以下「MOS容量」という)、半導体装置中の金属層間で形成されるMIM(Metal Insulator Metal)容量などが用いられる。
【0007】
周波数の可変は、ダイオード容量やMOS容量に印加する制御電圧を変化させることや、複数のMIM容量の接続を切り替えること等によって行なわれる。近年の無線通信システム用のRF−IC(Radio Frequency−Integrated Circuit)では、2種類以上の規格に対応するマルチモード、マルチバンド対応が求められている。これらの規格は、通常、異なる搬送波周波数が用いられるため、搬送波を供給する発振器には、広い周波数可変範囲が求められる。広い周波数可変範囲を実現するために、例えば非特許文献2に開示されている容量バンクを用いた発振器や、非特許文献2に開示されているインダクタンスをスイッチで切り替える発振器などが用いられている。
【0008】
さらに、無線通信システム用RFICで用いる発振器には、広い周波数可変範囲だけでなく、良好なEVM(Error Vector Magnitude)特性のための低位相雑音特性や、移動体通信向けでは低電力動作が必要になるため低電流で動作させることが必要になる。低電流で低位相雑音特性を得るためには、共振回路と負性コンダクタンス生成回路で構成される発振器の負性コンダクタンス生成回路の利得を増大させる必要があり、例えば非特許文献3に開示されているCMOS発振器や、BiPMOS発振器などが用いられる。
【特許文献1】特開2004−15387号公報
【非特許文献1】2000年オックスフォード大学出版局(Oxford University Press)発行、シーマ・ディミトリエフ(Sima Dimitrijev)著「アンダースタンディング・セミコンダクタ・デバイセス(Understanding Semiconductor Devices)」、第121頁〜第129頁
【非特許文献2】Zhenbiao Li and Kenneth K.O,“A low−phase−noise and low−power multiband CMOS voltage−controlled oscillator,”IEEE Journal of Solid−State Circuits,Vol.40(6),pp.1296−1302,June,2005.
【非特許文献3】Nobuyuki Itoh,Shin−ichiro Ishizuka,and Kazuhiro Katoh,“Integrated LC−tuned VCO in BiCMOS process,”Proceedings of the 27th European Solid−State Circuits Conference,2001,pp.329−332
【発明の開示】
【発明が解決しようとする課題】
【0009】
<第1の技術の発明が解決しようとする課題>
LC共振器を用いた従来の発振器の例とその課題を、図面を参照しながら説明する。
【0010】
図45は、一般的な差動LC共振型電圧制御発振器の一例を示す回路図である。差動LC共振型電圧制御発振器は、LC共振回路10と負性コンダクタンス生成回路1からなる。LC共振器10は、インダクタL11,L12と、発振周波数を連続的に変化させる微調容量である容量値可変のダイオード容量CV1,CV2と、発振周波数を段階的に変化させるトリミング容量として用いるMOS容量CM111〜CM11N,CM121〜CM12Nからなる容量バンクCMと、図示していないが配線等による寄生容量とを有している。なお、図45では、MOS容量のゲートが端子VB2に入力される固定のバイアス電圧でバイアスされ、ソース・ドレインが端子VTRM11〜VTRM1Nに与えられる制御電圧によって制御される。
【0011】
このような差動LC共振型電圧制御発振器の発振周波数fOSCは、LC共振回路の共振周波数fRESで決まり、インダクタL11,L12によるインダクタンスL、ダイオード容量CV1,CV2による可変容量値CV、MOS容量CM111〜CM11N,CM121〜CM12Nによるトリミング用の容量値CM、配線寄生容量の容量値CPを用いて、次の式(1)と表される。
【0012】
【数1】
【0013】
発振周波数fOSCの制御は、周波数制御端子VCONTに印加される制御電圧VCONTによって、可変容量CVの容量値CVを制御することにより行なわれる。容量バンクCMは、周波数を段階的に変化させる目的で用いられる容量であり、端子VTRM11〜VTRM1Nに与えられる制御電圧により、容量バンクCMを構成するMOS容量CM111〜CM11N,CM121〜CM12Nのそれぞれは、大きな容量値と小さな容量値の2値を採る事ができる。このトリミング用の容量をN個用いることにより、周波数の設定を2N個の状態にすることができる。また、トリミング容量CM111〜CM11N,CM121〜CM12Nは大きな容量変化率を持ち、通常、容量の変化率の小さいダイオードだけでは得られない周波数可変範囲を実現することができる。
【0014】
容量バンクCMを構成するトリミング容量CMとしては、前記のように、MOSトランジスタのゲート−ソース・ドレイン間容量のゲート−ソース・ドレイン間電圧を制御することで空乏層の厚さを制御して容量値を切り替えるMOS容量の他、半導体装置中の金属層間で形成されるMIM容量などの固定容量をスイッチで切り替えるスイッチングMIM容量が挙げられる。MOS容量は、通常アキュミュレーション状態で用いられ、ゲートとソース・ドレイン間電圧の高低により、大小2値の容量値を選択することができる。
【0015】
しかしながら、MOS容量などによる容量バンクを用いた広帯域VCOでは、微調容量を変化させて得られる周波数変化量の制御電圧VCONTに対する割合である周波数変換利得(KV)が、容量バンクの容量値によって変化してしまう。KVの変動は、PLLのループ利得の変動を招くため、PLLロックが外れてしまう問題が発生する。KVの変動によるPLLループ利得の変動を補償するために、PLLの構成要素の一つであるチャージポンプ回路の利得を変化させる技術が用いられるが、チャージポンプの利得を大きく変化させるためには、消費電流が大きくなるため限界がある。そのため、KVの変動をできるだけ抑制する技術が必要であった。
【0016】
以下、この点を詳細に説明する。
【0017】
まず、図45のVCOのKVは、LC共振回路の共振周波数のVCONTに対する微分係数で表され、次式(2)で表される。
【0018】
【数2】
【0019】
ここで、CTOTALは、共振回路の全容量であり、図45の発振器ではCTOTAL=CV+CM+CPであり、dL/dVCONT=0であるので、(2)式は次の式(3)で表される。
【0020】
【数3】
【0021】
CMを変化させると、(3)式の分母の大きさが変化するため、KVが変動する。
【0022】
例えば、WCDMA用RFICに用いられる周波数シンセサイザにおいては、多バンド対応のために3.2GHz〜4.3GHzの広い周波数範囲が必要になる。このとき、発振器にも同様の周波数範囲が必要であり、LC共振回路10における容量の容量値(CP+CV+CM)の最大値は、最小値の2倍以上まで変化させる必要がある。そのため、(2)式の分母の最大値は、最小値の2.7倍となり、dCV/dVCONTがVCONTによらず一定であったとしても、KVは1:2.7の範囲で変動してしまう。実際には、ダイオードを微調容量として用いた場合には、VCONTによってKVが変動するため、さらに大きくKVが変動してしまう。
【0023】
このように、図45の構成により広い周波数可変範囲を実現できるが、KVが変動する問題がある。すなわち、動作周波数が数GHzで動作する複数のアプリケーションや複数の通信方式に対応可能な発振器を提供することができれば、半導体チップのコストを低減することができる。そのような発振器には広い周波数可変範囲が必要である。容量バンクと微調容量を備えた図45のLC共振回路10のような構成の共振回路を発振器に用いることにより、広い周波数可変範囲が得られる。しかし、KVが容量バンクの容量値に依存するため、容量バンクの容量値を変化させるに従って変動する。そのため、図45に示した従来の発振器では、容量バンクの容量値を増大させるにしたがって、VCONTに対する発振周波数の変化率KVが低下するという問題がある。
【0024】
その原因は、容量バンクの容量値CMが大きくなるに従い、微調容量CVの全容量CTOTALに占める割合が低下し、制御電圧VCONTに対する全容量の変化率が減少するためである。
【0025】
図46に、このようなLC共振型電圧制御発振器で、容量バンクを構成するトリミング容量の数が2(N=2)のときの発振周波数fOSCの制御特性を示す。制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値CMmax、最小容量値CMminiにより、周波数可変範囲ΔFcを実現することができる。この特性図からも明らかな通り、制御電圧VCONTの可変範囲において、広い範囲にわたる、要求周波数可変範囲ΔFcを実現しようとすると、必要とされるトリミング容量の最小値CMminiと最大値CMmaxとの比が大きくなる。
【0026】
一方、図47は、制御電圧VCONTと周波数変換利得(KV)の関係の一例を示している。制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値CMmax、最小容量値CMminiに対して、周波数変換利得(KV)は、ΔKVcだけ変動する。このKV特性から明らかな通り、トリミング容量の最小値CM1と最大値CM2との比が大きくなると、周波数変換利得(KV)の変動は大きくなる。
【0027】
図48に、図45に示した発振器における、LC共振型電圧制御発振器(LC−VCO)の全容量値の割合と、共振回路の全容量(=容量バンクの容量+微調容量)の関係を示す。容量バンクを用いた広帯域化では、容量バンクの全容量値が選択バンドにより異なるため、微調容量の全容量値に対する割合も変化する。そのため、微調容量の容量値変化による変化率も選択バンドにより異なる。図48では、周波数が最大/最小のときの容量値を比較している。例えば、微調容量の容量値が周波数最小時の全容量CTOTALの10%を占め、変化率が10%/Vであるとする。このとき周波数最小のときの容量値変化率は1%/Vとなる。一方、周波数最大時には、容量バンクの容量値が最小になるため、容量バンクの容量値が最大時の33%になったとすると、微調容量の容量値の全容量値に対する割合は25%となり、容量値変化率は2.5%/Vとなる。
【0028】
そのため、図45に示した発振器では、周波数が高くなるほどKVが増大し、PLLループゲインが変動する。その結果、PLLのロックが外れるという問題が発生する。
【0029】
次に、特許文献1の発振器は、可変容量回路群が第1の可変容量回路と第2の可変容量回路との並列回路で構成され、第2の可変容量回路は周波数微調用の複数の容量素子たとえばMOS容量に各々直列にスイッチ回路を接続して構成されている。この発振器では、スイッチ回路により複数のMOS容量のいずれかを選択することで微調容量を調整し、KV変動を抑制している。しかしながら、微調容量の調整にMOSトランジスタを用いることから、MOSトランジスタのソース−ドレイン間チャネル抵抗がMOS容量に直列に加わる。そのため、チャネル抵抗による電力の損失が大きくなり、即ち共振回路のクオリティファクタ(Q)が低下するため、発振器の位相雑音が悪化する。
【0030】
本発明の目的は、周波数変換利得(KV)の変動が少なく、かつ、位相雑音の悪化が少ない発振器を実現できるLC共振回路、或いはそれを用いた発振器もしくは情報機器を提供することにある。
【0031】
<第2の技術の発明が解決しようとする課題>
ところで、発振周波数がGHz近辺に及ぶ発振器においては、インダクタと容量を半導体基板上にトランジスタと共に集積化することが可能であるが、クオリティ・ファクタを向上させたり、共振周波数を広帯域に変化させることが困難であり、低位相雑音化と広帯域化が難しい。LC共振器を用いた発振器を対象に本発明の課題を説明する。
【0032】
図80は、容量バンクを用いた一般的な広帯域な差動LC共振型電圧制御発振器の一例を示す回路図である。共振回路20は、インダクタL1,L2と、容量バンクCB1,CB2と、発振周波数微調整用の容量CV1,CV2の並列回路である。インダクタL1とL2の接点に第1の電圧が印加される。図80では、NMOSトランジスタNM1とNM2で負性コンダクタンス生成回路が構成される。一般に、バイポーラ・ジャンクション・トランジスタ(BJT)よりもMOSトランジスタで負性コンダクタンス生成回路10を形成する方が、位相雑音特性が優れていると考えられている。しかしながら、集積回路上のMOSトランジスタは、プロセスばらつきによる特性の変動が大きく、また高温でトランス・コンダクタンス(gm)が低下することから、歩留まり向上のためには大きなバイアス電流を通電する必要がある。そのため、低電流動作が困難であるという問題がある。
【0033】
MOSトランジスタを用いて低電流動作を実現するために、図81のような発振器の回路構成が考えられる。図81では、負性コンダクタンス生成回路10にNMOSトランジスタとPMOSトランジスタの両方が用いられ、共振回路20は図80の構成と同じであるが、インダクタL1とL2の接点は開放されている。この構成では、NMOSトランジスタのみを用いた図80の構成に比べて、PMOSを併用することで負性コンダクタンスを向上させることができるだけでなく、交流電流は矢印i1の経路で通電するために共振回路20のインピーダンスを2倍にできるため、発振振幅を増大でき低電流動作が可能になる。さらに、低電流での動作を可能にするために、MOSトランジスタに比べて特性変動が小さく、gmが大きいBJTを用いた負性コンダクタンス生成回路により低電流動作を実現する手段が考えられる。
【0034】
図82と図83は、BJTを用いた一般的な差動LC共振型電圧制御発振器である。図82は、負性コンダクタンス生成回路10にBJTのみが用いられ、図83は、PMOSトランジスタとBJTが用いられる。これらの構成は、MOSトランジスタを用いた構成よりも低電流で動作させることができる。図83の構成を用いることで、図81の構成の場合と同様に、図82の構成に比べて発振振幅を大きくでき、さらなる低電流動作が可能になる。図82と図83の回路構成を用いた広帯域発振器における位相雑音特性のバイアス電流依存性例を、それぞれ図84,図85に示す。特性線が複数あり、それぞれで発振周波数が異なる。図82,図83の広帯域発振器の両方とも、位相雑音特性が最小になるバイアス電流は、高周波数になるほど小さい。図82の広帯域発振器では、高周波数では低電流で低位相雑音特性が得られるものの、低周波数では大きな消費電流が必要になる。一方、図83の発振器では、図82の広帯域発振器と比較して、低周波数でも低電流で低位相雑音特性が得られるが、高周波数では位相雑音特性が悪い。すなわち、従来の技術では、広帯域化を実現し、かつ全ての帯域において低電流で低位相雑音を実現できないという問題があった。
【0035】
上記の問題の原因を分析する。BJTを用いた発振器における位相雑音特性を決定する要因は多々あるが、特に重要なのは、共振回路のクオリティ・ファクタを除くとBJTの雑音指数と発振振幅である。BJTの雑音指数が増大すると、BJTで発生する雑音が増大し、位相雑音が悪化する。発振振幅を増大させると、S/N比が増大するために位相雑音が改善するが、増大させ過ぎるとバイアス電流の雑音により位相雑音が悪化する。一般に、発振振幅はベース・エミッタ間電圧VBE程度(Siでは900mV程度)が最適であると考えられている。BJTの雑音指数を最小化するためには、BJTに通電するバイアス電流を最適化する必要がある。図86は、エミッタ接地されたBJTにおける雑音指数のコレクタ電流密度依存性の一例である。BJTの雑音指数は、あるコレクタ電流密度で最小になるため、発振器のバイアス電流は雑音指数が最小になる電流値に設定する必要がある。
【0036】
次に、発振振幅を最適化するためには、上記の最適バイアス電流を鑑みて、最適な発振振幅となるように共振回路を設定すればよい。狭帯域の発振器ではこの手法を用いることが可能であるが、広帯域の発振器では、共振回路のインピーダンスを全帯域で最適化することは困難である。共振回路のインピーダンスZRESは、発振周波数f、インダクタンスLと共振回路のクオリティ・ファクタQの積(2πfLQ)である。すなわち、発振周波数fが変動すれば、ZRESは周波数に比例して変化する。さらに、共振回路のQも全帯域で一定ではなく、周波数が高くなるに従って増加する。そのため、インピーダンスの変動はさらに大きくなる。したがって、電流を最適電流近辺に設定すると発振振幅が発振周波数の増大に伴い増大する。この現象は、帯域が広いほど顕著に現れるため、広帯域発振器において全ての帯域で低位相雑音特性を実現することが困難である。すなわち、低電流動作のためにBJTを用いて広帯域発振器を作製すると、低位相雑音特性を得ることが困難であり、低電流、広帯域、低位相雑音特性の3特性を同時に実現することが困難であるという問題があった。
【0037】
そこで、本発明の目的は、LC共振回路を用いて、低電流で、広帯域、低位相雑音特性を実現できる電圧制御発振器、及びそれを用いた情報機器を提供することにある。
【0038】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0039】
<第1の技術の課題を解決するための手段>
本発明の代表的なものの一例を示せば以下の通りである。
【0040】
即ち、本発明の共振回路は、第1および第2の並列容量電源電圧端子と、第1および第2の直列容量電源電圧端子と、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量とを具備してなることを特徴とする。本発明の発振器は、上記の共振回路を具備することを特徴とする。
【0041】
また、本発明の情報機器は、発振器と、アンテナによって受信された受信信号を増幅する低雑音増幅器と、送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調器と、前記変調器が出力する直交する2個の信号を、前記発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、前記直交変調信号を増幅する電力増幅器と、受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチとを具備してなり、前記発振器が上記の特徴を有することを特徴とする。
【0042】
<第2の技術の課題を解決するための手段>
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0043】
上記目的を達成するための本発明の電圧制御発振器は、発振するために必要な利得を生成する利得生成回路と、第1の周波数制御信号群により共振周波数を変化させることができる共振回路を具備して成り、利得生成回路は、交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、負性コンダクタンス制御信号群により、生成する負性コンダクタンスを制御するためのK個(Kは正の整数)の端子を具備して成ることを特徴とする。本発明の電圧制御発振器は、発振周波数に応じて負性コンダクタンスを制御することで、広帯域で低位相雑音を低電流で得ることが可能になる。
【0044】
上記目的を達成するための本発明の電圧制御発振器は、発振するために必要な利得を生成する利得生成回路と、第4の周波数制御信号群により共振周波数を変化させることができる共振回路と、インピーダンス制御端子群を備え、出力端子が共振回路に接続されるインピーダンス制御回路を具備して成り、インピーダンス制御端子群に入力されるインピーダンス制御信号群より共振回路のインピーダンスが制御されることを特徴とする。本発明の電圧制御発振器は、発振周波数に応じて共振回路の実効的なインピーダンスを制御することで、広帯域で低位相雑音を低電流で得ることが可能になる。
【0045】
上記目的を達成するための本発明の情報機器は、アンテナによって受信された受信信号を増幅する低雑音増幅器と、低雑音増幅器の出力信号の周波数を変換するミキサと、周波数変換のための局部発振信号を生成してミキサに出力する発振器と、ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調回路と、変調回路が出力する直交する2個の信号を発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、直交変調信号を増幅する電力増幅器と、受信時にアンテナからの受信信号を低雑音増幅器に供給し、送信時に電力増幅器が出力する直交変調信号をアンテナに供給するスイッチを具備して成り、発振器は、上記の本発明の電圧制御発振器であることを特徴とする。本発明の情報機器は、周波数可変範囲が広く、しかも低電流で位相雑音が低い発振器を用いることにより、複数の通信方式や、アプリケーションに対応可能となる。
【発明の効果】
【0046】
<第1の技術の発明の効果>
本発明によれば、容量バンクの容量値に対する周波数変換利得の変動が少なく、周波数可変範囲の広い発振器を提供することができる。
【0047】
<第2の技術の発明の効果>
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0048】
本発明によれば、発振周波数に応じて負性コンダクタンスを制御すること、或いは発振周波数に応じて共振回路の実効的なインピーダンスを制御することで、低電流で、広帯域、低位相雑音特性を実現できる電圧制御発振器、及びそれを用いた情報機器を提供することができる。
【発明を実施するための最良の形態】
【0049】
<第1の技術の発明を実施するための最良の形態>
以下、本発明に係るLC共振回路並びにそれを用いた発振器及び情報機器を、図面に示した幾つかの実施形態を参照して更に詳細に説明する。なお、図1〜44における同一の符号は、同一物又は類似物を表示すものとする。
【実施例1】
【0050】
まず、図1、図2(2A、図2B、図2C)を用いて本発明の第1の実施例になるLC共振回路を説明する。図1に示すように、本実施例のLC共振回路は、インダクタL11と、共振周波数を連続的に微調するための第1の微調容量CV1及び第2の微調容量CV2と、複数の並列トリミング容量で構成される第1の容量バンクCM1と、複数の並列トリミング容量で構成される第2の容量バンクCM2とを含んで構成される。インダクタL11、第1の微調容量CV1及び第1の容量バンクCM1は、第1の並列容量電源電圧端子VPC1と第2の並列容量電源電圧端子VPC2との間で、互いに並列に接続されており、第1の微調容量CV1と第1の容量バンクCM1とは、第1の並列容量電源電圧端子VPC1と第2の並列容量電源電圧端子VPC2との間で並列容量CPrを構成している。第1の容量バンクCM1は、第1のトリミング容量群CM101〜CM10Kの並列回路と第1の周波数トリミング端子群とを含んで構成されており、第1のトリミング容量群の各容量は、第1の周波数トリミング端子群から付与される第1の制御信号(制御電圧VTRM11〜VTRM1K)により大小に変化し、例えば大小2値の容量値をとる。第1の微調容量CV1は、周波数制御端子VCONTから付与される第2の制御信号(制御電圧VCONT)により容量値が変化する。
【0051】
また、第2の容量バンクCM2と、第2の微調容量CV2とが、第1の直列容量電源電圧端子VSC1と第2の直列容量電源電圧端子VSC2との間で互いに直列に接続されており、第2の容量バンクと第2の微調容量は、第1の直列容量電源電圧端子VSC1と第2の直列容量電源電圧端子VSC2との間で直列容量CSRを構成している。第2の容量バンクCM2は、容量値が大小に変化する並列接続された第2のトリミング容量群CM201〜CM20Kの並列回路と第2の周波数トリミング端子群を含んで構成されており、第2のトリミング容量群の各容量は、第2の周波数トリミング端子群から付与される第3の制御信号(制御電圧VTRM21〜VTRM2K)により大小に変化する、例えば大小2値の容量値をとる。第2の微調容量CV2は、周波数制御端子VCONTから付与される第2の制御信号(制御電圧VCONT)により容量値が変化する。
【0052】
この第1の微調容量CV1と第1の容量バンクCM1による並列容量CPrと、第2の微調容量CV2と第2の容量バンクCM2による直列容量CSRとを含むLC共振回路は、発振器の共振回路として用いられる。
【0053】
本実施例の共振回路において、並列容量および直列容量の容量値の合計を全容量CTOTALとすると、並列容量CPrは、第1の容量バンクCM1の容量値CM1が大きくなるに従い、第1の微調容量の容量値CV1の並列容量CPrひいては全容量CTOTALに占める割合が低下し、その結果、第2の制御信号に対する前記全容量の変化率が減少する。一方、直列容量CSRは、第2の容量バンクの容量値CM2が大きくなるに従い、全容量CTOTALに占める第2の微調容量の容量値CV2の割合が増大し、その結果、第2の制御信号に対する全容量の変化率が増大する。
【0054】
すなわち、CM1とCV1の並列容量CPr=CM1+CV1は、前記したとおり、複数の並列容量で構成されるCM1の容量値CM1が大きくなるに従い、第1の微調容量値CV1の並列容量CPrに占める割合が低下し、
CPr=CM1+CV1≒CM1 で近似されるようになる。
【0055】
ただし、CM1>>CV1とする。
【0056】
そのため、第1の微調容量値CV1のVCONTに対する変化率は小さくなる。
【0057】
一方、CV2とCM2で構成される直列容量CSRは、次の式(4)で表される。
【0058】
【数4】
【0059】
また、直列容量CSRのVCONTに対する変化率は、次の式(5)で表される。
【0060】
【数5】
【0061】
式(4)から明らかなとおり、直列容量CSRは、第2の容量バンクの容量値CM2が大きくなるに従い、第2の微調容量値CV2の全容量CTOTALに占める割合が増大し、直列容量CSRは、CSR≒CV2 で近似されるようになる。
【0062】
ただし、CM2>>CV2とする。
【0063】
そのため、CM2を増大させるに従い、第2の微調容量値CV2のVCONTに対する変化率が大きくなる。
【0064】
従って、全容量をCTOTALとすると、
全容量は、CM2>>CV1、CM2>>CV2の場合は、
CTOTAL=CSR+CPr≒CV2+CM1 で近似され、CM1<<CV1、CM2<<CV2の場合は、
CTOTAL=CSR+CPr≒CM2+CV1 で近似される。
【0065】
このように、本実施例によれば、LC共振回路の容量が、微調容量CV1と容量バンクCM1からなる並列回路と、微調容量CV2と容量バンクCM2からなる直列回路が、並列に接続されているため、微調容量CV1によるKVは、上述したように周波数の低下に応じて減少し、他方、微調容量CV2によるKVは、周波数が低下するに従い増大する。これは、周波数低下に伴い容最バンクCM2の容量値が増大するため、容最バンクCM2と微調容量CV2の直列容量が増大し、その結果、直列容量の容量値変化率が増大するためである。
【0066】
このような並列容量と直列容量を含むLC共振回路の、制御電圧VCONTと発振周波数fOSCとの関係を、図2(図2A、図2B、図2C)に示す。
【0067】
まず、図2Aは、実施例1におけるCV1とCM1の並列容量を含むLC共振回路部の、制御電圧VCONTと共振周波数fOSCとの関係を示している。また、図2Bは、実施例1におけるCV2とCM2による直列容量を含むLC共振回路部の、制御電圧VCONTと共振周波数fOSCとの関係を示している。
【0068】
容量最小時における制御電圧VCONTの増大に対する発振周波数fOSCの変動幅は、図2Aに示す並列容量最小時(CM1-mini)のほうが、図2Bに示した直列容量最小時(CM2-mini)よりも、大きくなっている。一方、容量最大時における制御電圧VCONTの増大に対する発振周波数fOSCの変動幅は、図2Bに示した直列容量最大時(CM2-max )のほうが、図2Aに示す並列容量最大時(CM1-max)よりも大きくなっている。
【0069】
したがって、並列容量と直列容量とを組み合わせた本実施例の構成を採用することにより、図2Cに示すように、周波数低下に従い低下する容量値変化率と、増大する容量値変化率とが相殺され、全体の容量値変化率を一定に近づけることが可能となる。
【0070】
そのため、制御電圧VCONTに対する全容量の変化に関し、破線で示した並列容量CPrのみの従来例方式に比べて、実線で示した本実施例の方が、微調容量CVの変動を抑制できる。
【0071】
このように、CV1とCM1の並列容量CPrに加えて、CV2とCM2による直列容量CSRを含むLC共振回路を、発振器の共振回路として用いることにより、KVの変動を抑制する、またはKVを一定にすることが可能となる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例2】
【0072】
図3、図4を用いて本発明の第2の実施例になるLC共振回路を説明する。本実施例のLC共振回路は、図3に示す通り、インダクタL11と、微調容量CV1、CV2と、容量バンクCM1、CM2とを含んで構成されている。CV2とCM2は直列に接続され、L11、CV1、CM1と並列に接続された並列LC共振回路を構成する。この実施例は、実施例1におけるVPC1とVSC1とを共通の交流信号入力端子VINとし、かつ、VPC2とVSC2とを共通の交流接地端子ACGNDとして構成した例であり、図1の概念をより具体化した実施例である。
【0073】
V1、CV2は、制御電圧VCONTにより連続的に容量値を制御できる容量値可変の容量(以降可変容量と表す)である。CM1、CM2は、それぞれK個(Kは正の整数)、N個(Nは正の整数)の可変容量で構成され、それぞれの容量値は制御電圧VTRM11〜VTRM1K、VTRM21〜VTRM2Nにより、大小2つの値に設定される。このとき、CM11〜CM1Kの大小2値の容量値のうち大きい方の容量値について、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値であり、CM21〜CM2Nの大小2値の容量値のうち大きい方の容量値について、CM21が最小の容量値(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2N×CM21となるように設定すれば、CM1の容量値CM1を2K種の容量値に、CM2の容量値CM2を2N種の容量値に等間隔で段階的に制御でき好適である。
【0074】
図3のLC共振回路の一端の端子VINには、交流信号が入力され、他端のACGNDは、交流的に接地される。
【0075】
図3のLC共振回路における容量の全容量値は、配線などの寄生容量CPを含んで、次式(6)で表される。
【0076】
【数6】
【0077】
式(6)から、CM2の容量値を変化させることで、全容量値に含まれる微調容量の割合が変化するため、図3のLC共振回路を発振器の共振回路として用いれば、KVの大きさを調整することが可能となる。
【0078】
図3のLC共振回路の共振周波数は、次の式(7)で表される。
【0079】
【数7】
【0080】
したがって、図3のLC共振回路を発振器の共振回路として用いたときのKVは、式(7)を式(2)に代入して、次の式(8)(9)(10)で表される。
【0081】
【数8】
【0082】
式(8)のKVは、CM2がCV2に比べて十分小さいとき(CM2<<CV2)には、(3)式のKVに近づく。一方、CM2がCV2に比べて十分大きいとき(CM2>>CV2)には、KVは次式(11)で表される。
【0083】
【数9】
【0084】
すなわち、CM2の容量値CM2を大きくすればKVを大きくでき、逆にCM2を小さくすればKVを小さくできる。したがって、CM2を制御することで、KVを(3)式の値と(11)式の値の間で制御することが可能である。
【0085】
図4は、実施例2における並列容量と直列容量を含むLC共振回路全体の全容量値の割合と、共振回路の全容量(=CM1+CV1+CV2×CM2/(CV2+CM2))の関係を示す。周波数最小fminiと周波数最大fmax時において、微調容量の全容量値に対する割合は、1.5%/Vとほぼ一定である。そのため、周波数変換利得(KV)の変動を抑制できる。
【0086】
このように、CV1とCM1の並列容量と、CV2とCM2による直列容量とを含むLC共振回路を採用して発振器を構成することにより、KV変動の少ない発振器を実現することが可能となる。
【0087】
また、本実施例では、容量バンクおよび微調容量の各容量が制御電圧で制御される構成であり、いずれかの微調容量をスイッチ回路で切り替えて選択使用する構成ではないので、発振器の位相雑音が悪化すという問題もない。
【0088】
以上述べたように、容量バンクの容量値を増大させるに従い周波数変換利得を大きくできる容量と、容量バンクの容量値を増大させるに従い周波数変換利得を小さくできる容量を備えたLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例3】
【0089】
図5を用いて本発明の第3の実施例になるLC共振回路を説明する。本実施例における共振回路は、第1の実施例の共振回路におけるCM1、CM2が、K個(Kは正の整数)の等しい個数の可変容量で構成され、それぞれの容量値はCM1とCM2で等しい制御電圧VTRM1〜VTRMKにより、大小2つの値に設定される。すなわち、CM11〜CM1Kの容量値が、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値であり、CM21〜CM2Kの容量値が、CM21が最小の容量値を(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2K×CM21となるように設定すれば、CM1、CM2の容量値を2K種の容量値に等間隔で段階的に制御でき好適である。図5のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0090】
図5のLC共振回路における容量の全容量値は、配線などの寄生容量CPを含んで、式(6)で表される。図5における発振器のKVは、(8)、(9)、(10)式で与えられ、CM1とCM2が大きくなるに従いKV1は低下する。一方KV2は、CM1とCM2が大きくなるに従い増大する。
【0091】
KV1は容量バンクCM1、CM2の容量値を増大するに従い低下するが、KV2はCM1、CM2が大きくなるに増大するため、CM1、CM2、CV1、CV2の値を調整することにより、CM1、CM2の変動に対して一定なKVを与える、またはKVの変動を減少させることが可能である。
【0092】
本実施例によるLC共振回路を、発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例4】
【0093】
図6に本発明の第4の実施例になるLC共振回路を示す。この実施例では、第1及び第2の実施例における微調容量CV1、CV2が、半導体のpn接合容量411、412で構成される。また、容量バンクCM1、CM2の各可変容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531〜53K、541〜54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。
【0094】
この実施例によれば、pn接合容量411、412の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、スイッチを開閉することで容量値を大小に切り替えることができるため、LC共振回路の共振周波数を段階的に変化させることができる。スイッチとして、低い寄生抵抗が得られるようにMOSトランジスタを用い、そのゲート・ソース間電圧を閾値電圧を境に切り替えることで可変容量を達成することができる。但しこの場合、MOSトランジスタのゲート・基板間容量やMIM容量の金属層と基板間などに寄生容量が存在するため、スイッチが開いている場合でも容量値はゼロにはならず、小さい容量が残るが、半導体装置上に形成されるMIM容量は、クオリティファクタが高く、設計精度も高いため、発振器に用いるLC共振回路の容量バンクに用いる上で好適である。図6のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0095】
図6において、511,512,521,522は直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧VCONTが端子VCONTに与えられる。なお、インダクタL1とpn接合容量411、412、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0096】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例5】
【0097】
図7に、本発明の第5の実施例になるLC共振回路を示す。この実施例では、第1、第2及び第3の実施例における微調容量CV1、CV2が半導体のpn接合容量411、412で構成されている。また、容量バンクCM1、CM2の各可変容量711〜71K、721〜72KはMOSトランジスタのゲート容量を用いたMOS容量で構成され、pn接合容量411、412の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量CM101〜CM10K、CM201〜CM20Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。図7のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0098】
図7において、511,512,521,522、571、572、551〜55K、561〜56Kは、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB2に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1とpn接合容量、MOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0099】
図8に、MOS容量の容量値(C)及びそのクオリティファクタ(Q)の電圧依存性を示す。図8において、横軸にMOSトランジスタのゲートとソース・ドレイン間の電圧VGSをとり、実線で容量C、破線でクオリティファクタQを示す。
【0100】
図8に示すように、MOS容量の電圧依存性におけるMC点、即ち容量値が大きく変化する遷移領域では、クオリティファクタが下がる。一方、インバージョン状態のMA点、アキュミュレーション状態のMB点のような容量値の変化が小さい領域は、クオリティファクタが比較的良好であり、第5の実施例における容量バンクの各トリミング容量として用いるのに好適である。また、半導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。従って、図7に示すように第5の実施例における容量バンクの各トリミング容量をMOS容量711〜71K、721〜72Kで構成することにより、KV変動の少ない、好ましいLC共振回路を実現することができる。
【0101】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例6】
【0102】
図9に、本発明の第6の実施例になるLC共振回路を示す。この実施例では、第1及び第2の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量731、732で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531〜53K、541〜54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。MOS容量は、pn接合容量よりも容量値変化率が高いため、微調容量として用いることで広い周波数可変範囲を実現でき、好適である。図9のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0103】
図9において、511,512,521,522は直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。なお、インダクタL1とMOS容量、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例7】
【0104】
図10に、本発明の第7の実施例になるLC共振回路を示す。この実施例では、第1、第2及び第3の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量で構成され、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kもまた、MOSトランジスタのゲート容量を用いたMOS容量で構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量711〜71K、721〜72Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。
【0105】
導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。従って、図10に示すように第7の実施例における可変容量をMOS容量711〜71K、721〜72Kで構成することにより、好ましいLC共振回路を実現することができる。図10のLC共振回路の一端の端子VINには、交流信号が入力され、他端のACGNDは、交流的に接地される。
【0106】
図10において、511,512,521,522、571、572、551〜55K、561〜56Kは、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB2に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1とMOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例8】
【0107】
図11を用いて、本発明の第8の実施例になるLC共振回路を説明する。本実施例のLC共振回路は、インダクタL1と、L1と相互インダクタンスを介して磁気的に結合したインダクタL2と、微調容量CV1、CV2と、容量バンクCM1、CM2とを含んで構成される。L2とCV2とCM2は直列に接続され、L1、CV1、CM1は並列に接続された並列LC共振回路を構成する。CV1、CV2は、制御電圧VCONTにより連続的に容量値を制御できる微調容量である。CM1、CM2は、それぞれK個(Kは正の整数)、N個(Nは正の整数)の可変容量で構成され、それぞれの容量値は制御電圧VTRM11〜VTRM1K、VTRM21〜VTRM2Nにより、大小2つの値に設定される。このとき、CM11〜CM1Kの容量値を、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値となるように、またCM21〜CM2Nの容量値を、CM21が最小の容量値(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2N×CM21となるように設定すれば、CM1の容量値を2K種の容量値に、CM2を2N種の容量値に等間隔で段階的に制御でき好適である。図11のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0108】
図11のL1、L2、CV2、CM2で構成される回路は、可変インダクタとして動作する。この原理を、図12を用いて説明する。
【0109】
図12は、インダクタL1と、L1と相互インダクタンスを介して磁気的に結合したインダクタL2と、インダクタL2とループ回路を構成するように直列に接続された容量CLVから構成される。
【0110】
インダクタL1、L2に通電する交流電流をそれぞれI1、I2、インダクタL1、L2のインダクタンスをそれぞれLi1、Li2、インダクタL1、L2間の相互インダクタンスをMとすると、インダクタL1の両端にかかる交流電圧V11は、以下の式(12)で表される。
【0111】
【数10】
【0112】
また、L2とCLVはループ回路を構成するため、ループを一周する電位は0になる。即ち、次の式(13)が成立する。
【0113】
【数11】
【0114】
従って、式(13)から、インダクタL2に流れる交流電流I2は、次の式(14)と表される。
【0115】
【数12】
【0116】
式(14)から、制御端子VLCに与える電圧、電流又はパルスを変化させて容量値CLVを変化させることによって交流電流I2が変化することとなる。式(14)を式(12)に代入すると、次の式(15)が得られる。
【0117】
【数13】
【0118】
ここでZeffは端子a,b間の実効的なインピーダンスである。従って、実効的なインダクタンスLeffは、次の式(16)となる。
【0119】
【数14】
【0120】
式(16)に示されるように、Leffは、可変容量CLVの容量値CLVを変化させることで、即ち交流電流I2を変化させることで可変にすることができる。
【0121】
図13に、図12の可変インダクタのインダクタンスLeffの容量値CLV依存性を示す。図13のA点、B点間でCLVを変化させることで、CLVの増大に従いLeffを増大させることができる。
【0122】
(16)式を用いて、図11のLC共振回路におけるインダクタL1、L2、微調容量CV2、バンク容量CM2から構成される可変インダクタの、インダクタL1の両端間の実効的なインダクタンスL1effは、次の式(17)で表される。
【0123】
【数15】
【0124】
したがって、図11のLC共振回路を発振器の共振回路として用いたときの、発振器のKVは、式(2)を用いて次の式で表される。
【0125】
【数16】
【0126】
ここで、KV1、KV3はそれぞれ次の式(19)、(20)で表される。
【0127】
【数17】
【0128】
KV1は、CM1を大きくするに従い減少する。一方KV3は、CM1を大きくするに従い増大し、CM2によりL1effを調整することでその大きさを調整できる。また、可変インダクタを用いてKVの調整を行うことから、CTOTALを構成する容量の一部を用いる第2の実施例と比較して、周波数可変範囲を広くとることが可能である。
【0129】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例9】
【0130】
図14を用いて、本発明の第9の実施例になるLC共振回路を説明する。本実施例のLC共振回路は、インダクタL1と、L1と相互インダクタンスを介して磁気的に結合したインダクタL2と、微調容量CV1、CV2と、容量バンクCM1、CM2とを含んで構成される。L2とCV2とCM2は直列に接続され、L1、CV1、CM1は並列に接続された並列LC共振回路を構成する。CV1、CV2は、制御電圧VCONTにより連続的に容量値を制御できる容量値可変の容量(以降可変容量と表す)である。CM1、CM2は、両方ともK個(Kは正の整数)の可変容量で構成され、それぞれの容量値は制御電圧VTRM11〜VTRM1Kを用いて、大小2つの値に設定される。このとき、CM11〜CM1Kの容量値を、CM11が最小の容量値(CM11)を持ち、それぞれCM11、2×CM11、4×CM11...2K×CM11の容量値となるように、またCM21〜CM2Nの容量値を、CM21が最小の容量値(CM21)を持ち、それぞれCM21、2×CM21、4×CM21...2K×CM21となるように設定すれば、CM1、CM2の容量値を2K種の容量値に等間隔で段階的に制御でき好適である。図14のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0131】
図15により、図14のLC共振回路を用いた発振器の動作を説明する。図15は、可変インダクタLV1のインダクタンスのCV2とCM2の直列容量CLVの容量値CLV依存性を示している。容量値CLVを増大することでインダクタンスも増大する。しかしながら、周波数が低下するに従ってインダクタンスは低下する。すなわち、CM1の容量値を増大するに従い、周波数が低下するため、L1effも低下する。その結果、(L1eff−Li1)も低下し、KV3が低下するため、KV変動が大きくなる問題がある。これを避けるためには、CV2とCM2の直列容量の容量値を、CM1と同時に増減する必要がある。これは、CM2をCM1と同時に増減することで実現できる。すなわち、CM2の容量値をCM1の増大と共に増大させ、CV2とCM2の直列容量の容量値を図15のD点、C点、B点、A点となるように調整すれば、L1effを容量バンクCM1、容量バンクCM2の容量値によらず一定とでき、KVの変動を抑制することができる。さらに、L1effを周波数の低下に従い増大する、または低下を抑制することにより、KVの変動を抑制することができる。
【0132】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例10】
【0133】
図16に、本発明の第10の実施例になるLC共振回路を示す。このLC共振回路は、第8及び第9の実施例における微調容量CV1、CV2が半導体のpn接合容量411、412で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531−53K、541−54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。pn接合容量411の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。
【0134】
また、スイッチを開閉することで容量値を大小に切り替えることができるため、LC共振回路の共振周波数を段階的に変化させることができる。スイッチとして、低い寄生抵抗が得られるようにMOSトランジスタを用い、そのゲート・ソース間電圧を閾値電圧を境に切り替えることで可変容量を達成することができる。但しこの場合、MOSトランジスタのゲート・基板間容量やMIM容量の金属層と基板間などに寄生容量が存在するため、スイッチが開いている場合でも容量値はゼロにはならず、小さい容量が残るが、半導体装置上に形成されるMIM容量は、クオリティファクタが高く、設計精度も高いため、発振器に用いるLC共振回路の容量バンクに用いる上で好適である。図16のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0135】
図16において、511,512,521,522は、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。なお、インダクタL1とpn接合容量、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0136】
本実施例によるLC共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得KVの変動が少なく、周波数可変範囲の広い発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例11】
【0137】
図17に、本発明の第11の実施例になるLC共振回路を示す。このLC共振回路は、第8及び第9の実施例における微調容量CV1、CV2が半導体のpn接合容量411、412で構成される。また、容量バンクCM1、CM2の各トリミング容量711〜71K、721〜72KはMOSトランジスタのゲート容量を用いたMOS容量で構成される。pn接合容量411の両端に掛かる電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量CM101〜CM10K、CM201〜CM20Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。図17のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0138】
図17において、511,512,521,522、571、572、551〜55K、561〜56Kは、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB4に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1、L2とpn接合容量、MOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【0139】
また、半導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。従って、図17に示すように第11の実施例における可変容量をMOS容量711〜71K、721〜72Kで構成することにより、好ましいLC共振回路を実現することができる。
【実施例12】
【0140】
図18に、本発明の第12の実施例になるLC共振回路を示す。このLC共振回路は、第8及び第9の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量731、732で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kは、半導体装置において絶縁膜を挟んで金属層間に形成されるMIM容量によるK個の固定容量531〜53K、541〜54Kと、それらの固定容量にそれぞれ直列に接続されたスイッチSW11〜SW1K、SW21〜SW2Kとで構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。MOS容量は、pn接合容量よりも容量値変化率が高いため、微調容量として用いることで広い周波数可変範囲を実現でき、好適である。図18のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0141】
図18において、511,512,521,522は、直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。なお、インダクタL1とMOS容量、MIM容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例13】
【0142】
図19に、本発明の第13の実施例になるLC共振回路を示す。このLC共振回路は、第7及び第8の実施例における微調容量CV1、CV2がMOSトランジスタのゲート容量を用いたMOS容量で構成される。また、容量バンクCM1、CM2の各トリミング容量CM11〜CM1K、CM21〜CM2Kもまた、MOSトランジスタのゲート容量を用いたMOS容量で構成される。MOS容量731、732のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、LC共振回路の共振周波数が連続的に制御される。また、MOS容量711〜71K、721〜72Kのゲートとソース・ドレイン間電圧を制御することによってMOSトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は2値で制御され、LC共振回路の共振周波数が段階的に制御される。半導体装置上に形成されるMOS容量は、単位面積あたりの容量値がMIM容量に比べて大きいため、LC共振回路の面積を小さくすることができる。
【0143】
従って、図19に示すように第7の実施例における可変容量をMOS容量711〜71K、721〜72Kで構成することにより、好ましいLC共振回路を実現することができる。図19のLC共振回路の一端の端子VINには交流信号が入力され、他端のACGNDは、交流的に接地される。
【0144】
図19において、511,512,521,522、571、572、551〜55K、561〜56Kは直流を阻止するための容量であり、611,612,621,622は、高周波の漏洩を阻止するための抵抗である。端子VB3に固定のバイアス電圧が与えられ、制御電圧が端子VCONTに与えられる。端子VB4に固定のバイアス電圧が与えられ、制御電圧が端子VTRM11〜VTRM1Kに与えられる。なお、インダクタL1とMOS容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例14】
【0145】
図20に、本発明の第14の実施例になる発振器を示す。本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。
【0146】
CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0147】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2とからなる。トランジスタQ1及びトランジスタQ2のコレクタは、LC共振回路10に接続され、定電圧端子V1,V2から電源が供給され、端子VB1から固定のバイアス電圧が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。
【0148】
図20の発振器の動作を説明する。
【0149】
可変容量素子CV11、CV12、CV21、CV22の周波数制御端子VCONTは周波数制御電圧VCONTが印加されるもので、これによって発振周波数が連続的に制御される。容量バンクCM1及びCM2の周波数制御用の端子は共通の制御端子VTRM11〜VTRM1Nに接続され、それぞれ2値の周波数制御電圧が印加される。それによって発振周波数が段階的に制御される。
【0150】
図20の発振器で容量バンクを構成するトリミング容量の数が2(N=2)の発振周波数の制御特性を図21に、KVの特性を図22に示す。
【0151】
図21に示す通り、制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値(CM1,CM2)max、最小容量値(CM1,CM2)miniにより、周波数可変範囲ΔFaを実現することができる。このΔFaは、図46に示した制御電圧VCONTの可変範囲(V1−V2)における周波数可変範囲ΔFcに対して若干小さくなっている。
【0152】
次に、図22は、図20に示した発振器の、制御電圧VCONTと周波数変換利得(KV)の関係を示している。図22に示すように、制御電圧VCONTの可変範囲(V1−V2)において、トリミング容量の最大容量値(CM1,CM2)max、最小容量値(CM1,CM2)miniに対して、周波数変換利得(KV)はΔKVAだけ変動する。このΔKVAは、図47に示したΔKVCに対してかなり小さな変動幅となっている。
【0153】
これは、この実施例の発振器では、容量バンクCM1の容量値を増大させるに従い、微調容量CV11、CV12の容量値の全容量に占める割合が低下するが、容量バンクCM2の容量値を増加させるにしたがって、CV21,CV22とCM2の直列容量の容量値が大きくなるためである。
【0154】
そのため、従来の発振器に比べて、周波数可変範囲ΔFAは若干小さくなるものの、KVの変動ΔKVAは抑制できる。すなわち、この実施例の発振器では、KVの変動が小さくなる、或いはKVを一定にすることができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0155】
この実施例の発振器は、例えば、多バンド対応のために3.2GHz〜4.3GHzの広い周波数範囲が必要なWCDMA用RFICに用いられる周波数シンセサイザ等に対して、十分に実用に耐える発振器を提供することができる。
【実施例15】
【0156】
図23に、本発明の第15の実施例になる発振器を示す。本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0157】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2とからなる。トランジスタQ1及びトランジスタQ2のコレクタは、LC共振回路10に接続され、定電圧端子V1,V2から電源が供給され、端子VB1から固定のバイアス電圧が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。
【0158】
図23の発振器の動作を説明する。
【0159】
可変容量素子CV11、CV12、CV21、CV22の周波数制御端子VCONTは周波数制御電圧が印加されるもので、これによって発振周波数が連続的に制御される。容量バンクCM1及びCM2の周波数制御用の端子は共通の制御端子VTRM11〜VTRM1Nに接続され、それぞれ2値の周波数制御電圧が印加される。それによって発振周波数が段階的に制御される。
【0160】
本実施例の発振器では、容量バンクCM1の容量値を増大させるに従い、微調容量CV11、CV12の容量値の全容量に占める割合が低下するが、容量バンクCM2の容量値を増加させるにしたがって、CV21,CV22とCM2の直列容量の容量値が大きくなり、L11,L12、L21,L22,CV21,CV22,CM2からなる可変インダクタのインダクタンスのVCONTに対する変化率が大きくなる。そのため、従来の図45に示した発振器のKVに比べて、KVの変動が小さくなる、或いはKVを一定にすることができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0161】
図23の発振器で容量バンクを構成するトリミング容量の数が2(N=2)の発振周波数の制御特性を図24に、KVの特性を図25に示す。図45の従来の発振器と比較して、KVの変動は抑制できる。また、図23の構成をとることにより、図20の構成に比べて、インダクタンスを変化させる方法であるため、KV変動を抑制するために共振回路に余分な容量を追加する必要がない。そのため、制御電圧VCONTの可変範囲(V1−V2)において、周波数可変範囲ΔfBを狭くすることなくKVの変動ΔKVBを抑制できる。
【実施例16】
【0162】
図26は、本発明の実施例16として、実施例15の発振器を半導体基板上に構成した半導体装置の例を示す図である。図26において、A部分は同B部分のB−B断面を示し、B部分は同部分のA−A断面を示している。インダクタL11、L12は、半導体基板21上に形成した絶縁層22の中に中点が電圧端子V1に接続された1巻きのインダクタで構成され、インダクタL21、L22は同絶縁層の中に1巻きのインダクタで構成される。インダクタL11,L12の内側と外側にL21、L22が、図26に示すように隣接して配置される。これにより、インダクタL11,L12、L21,L22に交流電流を通電することにより誘起される交流磁束が鎖交し、インダクタL11とインダクタL21、L22及びインダクタL12とインダクタL21、L22の間に相互インダクタンスMが働く。
【0163】
図26中のa,b点は、図23(後で述べる図28,図30,図32も同じ)のa,b点に相当し、負性コンダクタンス生成回路(NCG)と、微調容量CV11、容量バンクCM11及び微調容量CV12、容量バンクCM12が接続される。図26中のc点とd点は図23(後で述べる図28,図30,図32も同じ)のc点とd点に相当し、微調容量CV21及びCV22が接続される。図26中のe点とf点は図23(後で述べる図28,図30,図32も同じ)のe点とf点に相当し、容量バンクCM21及びCM22が接続される。図26の電圧端子V1に近いインダクタL21、L22の一部は、断面を図示していないが、交差部で接触が起きないように高さの異なる絶縁層に形成される。
【0164】
なお、図26の形状は、インダクタL11.L12が2巻き以上のスパイラルインダクタでも良い。1巻きの場合は配線を太くすることで金属で構成されるインダクタの抵抗を下げ、クオリティファクタを高めることができる。2巻き以上のスパイラルインダクタを用いる場合は、スパイラルインダクタを構成する複数巻きのインダクタ間に相互インダクタンスが加わることでインダクタンスを大きくすることができ、クオリティファクタを高めることができる。インダクタL21、L22もまた、1巻きのインダクタ、または2巻き以上のスパイラルインダクタとしても良い。
【0165】
1巻きの場合は、配線を太くすることで金属で構成されるインダクタの抵抗を下げ、クオリティファクタを高めることができる。2巻き以上のスパイラルインダクタを用いる場合は、スパイラルインダクタを構成する複数巻きのインダクタ間に相互インダクタンスが加わることでインダクタンスを大きくすることができ、クオリティファクタを高めることができる。また、インダクタL11とインダクタL21,L22間、インダクタL12とインダクタL21,L22間の相互インダクタンスを大きくすることができ、実効的なインダクタンスLeffの変化量を大きくすることができる。
【実施例17】
【0166】
図27に、本発明の第17の実施例になる発振器を示す。本実施例は、図20に示した第14の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。
【0167】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0168】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタNM1及びトランジスタNM2のドレインは、共振回路10に接続され、回路1に、定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0169】
図27の発振器は、図20のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図20の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが、0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例18】
【0170】
図28に、本発明の第18の実施例になる発振器示す。本実施例は、図23に示した第15の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。
【0171】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0172】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタNM1及びトランジスタNM2のドレインは、共振回路10に接続され、回路1に、定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0173】
図28の発振器は、図23のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図20の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが、0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例19】
【0174】
図29に本発明の第19の実施例になる発振器を示す。本実施例は、図27に示した第17の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタだけでなく、PMOSトランジスタも用いられる。
【0175】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0176】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタPM1のゲートはトランジスタPM2のドレインに接続され、トランジスタPM2のゲートにトランジスタPM1のドレインに接続される。トランジスタNM1のドレインはトランジスタPM1のドレインに接続され、トランジスタNM2のドレインはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0177】
図29の発振器は、図27のNMOSトランジスタのみを用いた発振器に比べ、NMOSトランジスタとPMOSトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【実施例20】
【0178】
図30に本発明の第20の実施例になる発振器を示す。本実施例は、図28に示した第18の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタだけでなく、PMOSトランジスタも用いられる。
【0179】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0180】
負性コンダクタンス生成回路1は、ソースが共通であり定電流源ICSMを介して第2の定電圧端子V2に接続された差動対のNMOSトランジスタNM1,NM2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタNM1のゲートはトランジスタNM2のドレインに接続され、トランジスタNM2のゲートにトランジスタNM1のドレインに接続される。トランジスタPM1のゲートはトランジスタPM2のドレインに接続され、トランジスタPM2のゲートにトランジスタPM1のドレインに接続される。トランジスタNM1のドレインはトランジスタPM1のドレインに接続され、トランジスタNM2のドレインはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。
【0181】
なお、本実施例の発振器を半導体基板上に構成した半導体装置の構成は、図26に示した図のとおりである。ただし、インダクタL11、L12に電圧端子が接続されないので、図26の電圧端子V1は開放で良い。
【0182】
以上の構成によって、本実施例の発振器は、KVの大きさを制御でき、その結果、KVの変動を抑制することができる。さらに、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【0183】
図30の発振器は、図28のNMOSトランジスタのみを用いた発振器に比べ、NMOSトランジスタとPMOSトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【実施例21】
【0184】
図31に本発明の第21実施例になる発振器を示す。本実施例は、図29に示した第19の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタに代わってバイポーラトランジスタが用いられる。
【0185】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、可変容量ダイオード等の可変容量素子CV21及びCV22と、結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。CV21及びCV22と、CAC5及びCAC6と、CM211〜CM21N及びCM221〜CM22Nは直列に接続され、CV11及びCV12と、CM111〜CM11N及びCM121〜CM12N(Nは正の整数)とに対して並列に接続される。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0186】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタQ1のコレクタは、トランジスタPM1のドレインに接続され、トランジスタQ2のコレクタはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。以上の構成によってKVの大きさを制御でき、その結果、KVの変動を抑制することができる。
【0187】
図31の発振器は、図29のNMOSトランジスタとPMOSトランジスタを用いた発振器に比べ、NMOSトランジスタに代わってバイポーラトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【0188】
本実施例によれば、KVの変動を抑制し、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例22】
【0189】
図32に本発明の第22の実施例になる発振器を示す。本実施例は、図30に示した第20の実施例と同様にLC共振回路10と負性コンダクタンス生成回路1を用いた発振器の一例であるが、NMOSトランジスタに代わってバイポーラトランジスタが用いられる。
【0190】
本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1とを含んで構成される。LC共振回路10は、一端が定電圧端子V1に接続されたインダクタL11及びL12と、これらインダクタの他端にそれぞれ並列に接続されたPN接合容量CV11、CV12と結合容量CAC3及びCAC4を介して接続されたMOS容量CM111〜CM11N及びCM121〜CM12N(Nは正の整数)で構成される容量バンクCM1と、インダクタL11,L12とそれぞれ相互インダクタンスMを介して磁気的に結合したインダクタL21及びインダクタL22と、インダクタL21及びインダクタL22の一端にそれぞれ直列に接続されたPN接合容量CV21及びCV22と、インダクタL21及びインダクタL22の他端にそれぞれ直列に接続された結合容量CAC5及びCAC6を介して接続されたMOS容量CM211〜CM21N及びCM221〜CM22Nで構成される容量バンクCM2からなる。端子VB2に固定のバイアス電圧が与えられ、端子VTRM,VTRM1Nに制御電圧が与えられる。
【0191】
負性コンダクタンス生成回路1は、エミッタが共通であり定電流源ICSを介して第2の定電圧端子V2に接続された差動対のバイポーラトランジスタQ1、Q2と、一端がトランジスタQ1のコレクタに接続され他端がトランジスタQ2のベースに接続された容量CAC1と、一端がトランジスタQ2のコレクタに接続され他端がトランジスタQ1のベースに接続された容量CAC2と、ソースが共通で第1の定電圧端子V1に接続された差動対のPMOSトランジスタPM1,PM2を有する。トランジスタQ1のコレクタは、トランジスタPM1のドレインに接続され、トランジスタQ2のコレクタはトランジスタPM2のドレインに接続され、それぞれ共振回路10に接続される。定電圧端子V1,V2から電源が供給される。
【0192】
なお、本実施例の発振器を半導体基板上に構成した半導体装置の構成は、図26に示した図のとおりである。ただし、インダクタL11、L12に電圧端子が接続されないので、図26の電圧端子V1は開放で良い。
【0193】
以上の構成によって、本実施例の発振器は、KVの大きさを制御できる。
【0194】
図32の発振器は、図30のNMOSトランジスタとPMOSトランジスタを用いた発振器に比べ、NMOSトランジスタに代わってバイポーラトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【0195】
本実施例によれば、KVの変動を抑制し、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型PLL回路で用いた場合に、チャージポンプ電流の増大を抑制でき、PLL回路全体の消費電流を低減できる。
【実施例23】
【0196】
図33に、本発明の第23の実施例として、第14〜第22実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、高速シリアル伝送システムである。同システムは、複数の低速の信号を多重化してシリアルの高速信号を出力する送信機と、送信されたシリアルの高速信号を受信して分離し、分離によって得た複数の低速信号を出力する受信機とから成る。
【0197】
送信機は、複数の低速信号を入力してシリアルの高速信号を出力する多重化部(MUX)と、シリアルの高速信号を増幅して伝送線路208を駆動する駆動装置(DRV)207によって構成される。受信機は、伝送線路208を経て送られる高速信号を増幅する増幅器212と、高速信号を複数の低速信号に分離して出力する分離化部(DEMUX)215によって構成される。
【0198】
多重化部202は、端子201に入力される複数の低速信号をシリアルの高速信号へ多重化するMUX(Multiplexer)コア(MUX CR)203と、クロック制御回路(CLK CONT)206と、MUXコア203の基準信号を生成する本発明の発振器205で構成される。
【0199】
分離化部215は、シリアルの高速信号を複数の低速信号に分離して端子217に出力するDEMUX(Demultiplexer)コア(DEMUX CR)216と、クロック制御回路214と、DEMUXコア216の基準信号を生成する本発明の発振器213とで構成される。
【0200】
すなわち、発振器205,213として、第14〜第22実施例のいずれかの発振器を用いることで、発振器205,213の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、高速シリアル伝送システムの製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、クロック制御回路(CLK CONT)206、214と発振器205、213からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、高速シリアル伝送システムの消費電流を小さくすることができる。
【実施例24】
【0201】
図34に、第24の実施例として、第14〜第22実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ヘテロダイン形式の無線受信機である。図34において、アンテナ301で受信された受信信号は、増幅回路302で増幅されてミキサ303に入力される。発振器制御回路(SVNC_CONT)304によって制御される本発明の発振器305が出力する局部発振信号をミキサ303の一方の入力信号とすることで、ミキサ303の出力において、受信信号の搬送波周波数が下げられ、中間周波数(IF:Intermediate Frequency)の受信信号が得られる。IF受信信号は、帯域通過フィルタ306により不要周波数成分が減衰されて後、IF増幅回路307で増幅され、復調回路(DEMOD)308にてベースバンド信号として取り出される。ベースバンド信号は外部のベースバンド回路(図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0202】
第14〜第22のいずれかの発振器を発振器305に用いることで、発振器305の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ヘテロダイン形式の無線受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ヘテロダイン形式の無線受信機の消費電流を小さくすることができる。
【実施例25】
【0203】
図35に、第25の実施例として、本発明の第14〜第22実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線受信機である。アンテナ301で受信された受信信号は、増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路(SVNC_CONT)304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。増幅回路302で増幅された受信信号は、二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、帯域通過フィルタ306a,306bにより不要周波数成分が減衰された後、増幅回路307a,307bで増幅される。復調回路308によって、二個の増幅回路307a,307bの出力信号からベースバンド信号が取り出される。ベースバンド信号は外部のベースバンド回路(図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0204】
発振器305に第14〜第22実施例のいずれかの発振器を用いることで、発振器305の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバーション形式の無線受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線受信機の消費電流を小さくすることができる。
【実施例26】
【0205】
図36に、第26の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線送受信機である。346は、RF−ICを示す。受信時、アンテナ301で受信され、スイッチ309(SW)を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF(Radio Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0206】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路(MOD)315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、自動利得制御増幅回路314c,314dで増幅され、低周波通過フィルタ351c,351dにより不要周波数成分を減衰された後、それぞれミキサ303c,303dに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF(Radio Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303c,303dに入力される。二個のミキサ303c,303dの出力は、加算回路352で足し合わされてRF直交変調信号となる。RF直交変調信号は、自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333により不要周波数成分を減衰された後、高出力増幅器310で増幅され、スイッチ309(SW)を介してアンテナへ送られ、送信される。
【0207】
発振器305に第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバーション形式の無線送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0208】
また、発振器305には、集積化に適した本発明のLC共振回路が採用されている。従って、図36において、低雑音増幅回路302から自動利得制御増幅回路314a、314bに至る受信側、自動利得制御増幅回路314c、314dから自動利得制御増幅回路314eに至る送信側、並びに発振器制御回路304及び発振器305による送受信回路は、同一半導体基板に形成した半導体装置即ちRF−IC(Radio Frequency Integrated Circuit)として容易に構成することができる。更に、発振器305は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記RF−ICは、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例27】
【0209】
図37に、第27の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅されてから、2個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0210】
送信時、送信ベースバンド回路の出力するベースバンド信号は、変調回路315を用いて変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF(Intermediate Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされIF直交変調信号となる。IF直交変調信号は、位相比較器(PD)320でミキサ335の出力信号と位相が比較される。位相比較器320の出力信号は、ループフィルタ319を通して、本発明の送信用発振器318の周波数制御端子に入力される。ミキサ335には、発振器318の出力信号と発振器305のRF局部発振信号とが入力され、ミキサ335の出力信号が前記のように位相比較器320に入力される。その結果、発振器318からRF直交変調信号が出力される。RF直交変調信号は、高出力増幅器310で増幅され、帯域通過フィルタ334により不要周波数成分が減衰された後、スイッチ309を介してアンテナへ送られ、送信される。
【0211】
発振器305,317,318として、第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバージョン形式の無線送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305、317からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0212】
また、発振器305,317,318には、集積化に適した本発明のLC共振回路が採用されている。従って、図37において、低雑音増幅回路302から自動利得制御増幅回路314a、314bに至る受信側、ミキサ303g、303hから発振器318に至るループフィルタ319を除いた送信側、並びに発振器制御回路304及び発振器305,317,318による送受信回路は、同一半導体基板に形成した半導体装置即ちRF−ICとして容易に構成することができる。更に、発振器305,317,318は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記RF−ICは、例えば、複数の周波数帯域を使用する複数の通信規格に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例28】
【0213】
図38に、第28の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ヘテロダイン形式の無線送受信機である。受信時、アンテナ301で受信され、スイッチ309(SW)を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、ミキサ303iに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF(Radio Frequency)局部発振信号はミキサ303iに入力される。ミキサ303iの出力において受信信号の搬送波周波数が下げられ、中間周波数の受信信号が得られる。ミキサ303iの出力信号は、帯域通過フィルタ335により不要周波数成分を減衰され、自動利得制御増幅回路314で増幅された後2個のミキサ303e、303fに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303e、303fに入力される。2個のミキサ303e、303fの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0214】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路(MOD)315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされてIF直交変調信号となる。IF直交変調信号は、自動利得制御増幅回路314cで増幅され、帯域通過フィルタ336により不要周波数成分を減衰された後、ミキサ303jに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号は、ミキサ303jに入力される。ミキサ303jの出力は自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333で不要周波数成分が減衰された後、高出力増幅器310で増幅され、スイッチ309(SW)を介してアンテナへ送られ、送信される。
【0215】
発振器305、317に第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ヘテロダイン形式の無線送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器305、317からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0216】
また、発振器305,317には、集積化に適した本発明のLC共振回路が採用されている。従って、図38において、低雑音増幅回路302からミキサ303e、303fに至り帯域通過フィルタ335を除く受信側、ミキサ303g、303hから自動利得制御増幅回路314eに至り帯域通過フィルタ336を除く送信側、並びに発振器制御回路304及び発振器305、317による送受信回路は、同一半導体基板に形成した半導体装置即ちRF−IC(Radio Frequency Integrated Circuit)として容易に構成することができる。更に、発振器305、317は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記RF−ICは、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例29】
【0217】
図39に、第29の実施例として、本発明の第14〜第22の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、パルスレーダ形式の無線レーダ送受信機である。送信時、本発明の発振器318の出力信号は、鋸歯状波発生器(SLWG)324の出力により開閉するオン/オフ変調器(ON/OFF MOD)321で変調され、スイッチ309を介してアンテナ301から送信される。
【0218】
受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、低雑音増幅回路302で増幅され、検波器(WDT)322で検波される。検波された信号は、ビデオ増幅器323で増幅され、表示装置(MNT)325の画面に表示される。
【0219】
発振器326に第14〜第22の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得KVの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、パルスレーダ形式の無線レーダ送受信機の製作コストを低くすることができる。また、KVの変動が小さい発振器であるため、発振器制御回路(SVNC_CONT)304と発振器318からなるフェーズ・ロックド・ループ(PLL)のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【実施例30】
【0220】
図40を用いて、本発明の第30実施例になる発振器を説明する。本実施例の発振器は、LC共振回路10と負性コンダクタンス生成回路1で構成される。LC共振回路10は、第1〜第13の実施例に記載したいずれかのLC共振回路で構成される。
【0221】
本実施例では、発振周波数は、LC共振回路10の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路1により、LC共振回路10の有する寄生抵抗成分に起因するエネルギー損失が補填され、これにより発振器の出力信号の電力がほぼ定められ、当該負性コンダクタンス発生回路1の発生する負性コンダクタンスに基づいて発振の安定性がほぼ定められる。これらの動作により、発振器は発振出力を得る。LC共振回路10に第1〜第12の実施例に記載したいずれかのLC共振回路を用いることにより、KVの変動を抑制することが可能である。
【実施例31】
【0222】
図41を用いて、本発明の第31実施例になる発振器を説明する。本実施例の発振器は、良く知られているコルピッツ発振器として構成される。本実施例は、L1、C11、C12からなるLC共振回路10が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。すなわち、コレクタが第1の定電圧端子V1に接続されエミッタが定電流源I11を介して第2の定電圧端子V2に接続されたバイポーラトランジスタQ3と、一端がトランジスタQ3のベースに接続され他端がトランジスタQ3のエミッタに接続された容量C11と、一端がトランジスタQ3のエミッタに接続され他端が第2の定電圧端子V2に接続された容量C12と、一端がトランジスタQ3のベースに接続され他端が第1の定電圧端子V1に接続されたインダクタL1とを含んで成る。
【0223】
L1、C11、C12からなるLC共振回路10が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成されるため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。
【0224】
本実施例では、発振周波数は、インダクタL1と、容量C11及び容量C12の直列接続による容量とによる共振回路の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路1がこの共振回路に対するトランジスタの作用によって形成される。
【0225】
本実施例の発振器は単相であるため、消費電流が小さくて済む利点がある。
【実施例32】
【0226】
図42に、本発明の第32実施例になる発振器を示す。本実施例の発振器は、良く知られている差動型コルピッツ発振器として構成される。本実施例は、差動型の一方が、コレクタが第1の定電圧端子V1に接続されエミッタが第1の定電流源I21を介して第2の定電圧端子V2に接続されたバイポーラトランジスタQ31と、一端がQ11のベースに接続され他端がトランジスタQ31のエミッタに接続された容量C21と、一端がトランジスタQ31のエミッタに接続され他端がトランジスタQ31の第2の定電圧端子V2に接続された容量C22と、インダクタL11とを含んで成る。
【0227】
差動型の他方が、コレクタが第1の定電圧端子V1に接続されエミッタが第2の定電流源I22を介して第2の定電圧端子V2に接続された、トランジスタQ31とサイズの等しいバイポーラトランジスタQ32と、一端がトランジスタQ32のベースに接続され他端がトランジスタQ32のエミッタに接続された容量C21と容量値の等しい容量C31と、一端がトランジスタQ32のエミッタに接続され他端が第2の定電圧端子V2に接続された、容量C22と容量値の等しい容量C32と、トランジスタQ32のベースに接続されたインダクタンスがL11と等しいインダクタL12とを含んで成る。
【0228】
一端がそれぞれトランジスタQ31,Q32のベースに接続されたインダクタL11,L12の他端は共通に接続され、その共通点が抵抗RB1を介して固定のバイアス電圧を入力する端子VB4に接続される。
【0229】
L11、C11、C12からなるLC共振回路11と、L12、C21、C22からなるLC共振回路12が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。そのため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。図42の発振器は、差動型であるため、図41の単相型コルピッツ発振器と比べて消費電流は大きくなるが、電源電圧に対して安定な発振周波数を得ることができる。
【実施例33】
【0230】
図43に、本発明の第33実施例になる発振器を示す。本実施例は、図41に示した第31実施例と同様にコルピッツ発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。本実施例は、ドレインが第1の定電圧端子V1に接続され、ソースが定電流源I11を介して第2の定電圧端子V2に接続されたNMOSトランジスタNM3と、一端がトランジスタNM3のゲートに接続され他端がトランジスタNM3のソースに接続された容量C11と、一端がトランジスタNM3のソースに接続され他端が第2の定電圧端子V2に接続された容量C12と、一端がトランジスタNM3のゲートに接続され他端が第1の定電圧端子V1に接続されたインダクタL1とを含んで成る。
【0231】
L1、C11、C12からなるLC共振回路が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。そのため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。
【0232】
本実施例では、発振周波数は、インダクタL1と、容量C11及び容量C12の直列接続による容量とによる共振回路の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路1がこの共振回路に対するトランジスタの作用によって形成される。図9の発振器は単相であるため消費電流が小さくて済む利点がある。また、図5のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図5の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが、0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例34】
【0233】
図44に、本発明の第34実施例になる発振器を示す。本実施例は、図42に示した第32実施例と同様に差動型コルピッツ発振器の一例であるが、バイポーラトランジスタに代わってMOSトランジスタが用いられる。本実施例は、差動型の一方が、ドレインが第1の定電圧端子V1に接続されソースが第1の定電流源I21を介して第2の定電圧端子V2に接続されたNMOSトランジスタNM31と、一端がトランジスタNM31のゲートに接続され他端がトランジスタNM31のソースに接続された容量C21と、一端がトランジスタNM31のソースに接続され他端がNM31の第2の定電圧端子V2に接続された容量C22と、トランジスタNM31のゲートに接続されたインダクタL11とを含んで成る。
【0234】
差動型の他方が、ドレインが第1の定電圧端子V1に接続されソースが第2の定電流源I22を介して第2の定電圧端子V2に接続された、トランジスタNM31とサイズの等しいNMOSトランジスタNM32と、一端がトランジスタNM32のゲートに接続され他端がトランジスタNM32のソースに接続された、容量C21と容量値の等しい容量C31と、一端がトランジスタNM32のソースに接続され他端が第2の定電圧端子V2に接続された容量C22と容量値の等しい容量C32と、トランジスタNM32のベースに接続されたインダクタL12とを含んで成る。一端がそれぞれトランジスタNM31,NM32のゲートに接続されたインダクタL11,L12の他端は共通に接続され、その共通点が抵抗RB1を介して固定のバイアス電圧を入力する端子VB4に接続される。
【0235】
L11、C11、C12からなるLC共振回路11と、L12、C21、C22からなるLC共振回路12が、第1〜第13の実施例に記載したいずれかのLC共振回路を含んで構成される。そのため、容量バンクの容量値によるKVの変動を抑制する、またはKVを容量バンクの容量値によらず一定とすることができる。図44の発振器は、差動型であるため、図43の単相型コルピッツ発振器と比べて消費電流は大きくなるが、電源電圧に対して安定な発振周波数を得ることができる。また、図42のバイポーラトランジスタを用いた発振器に比べ、MOSトランジスタを用いたことにより、例えば図42の発振器の動作に必要な電源電圧が3Vであったのに対し、MOSトランジスタのしきい値電圧Vthが0.4Vの場合には、電源電圧を約2.5Vまで低減することができる。
【実施例35】
【0236】
なお、第14〜第34の実施例によって得られる本発明の効果は、その要素回路にバイポーラトランジスタを用いた場合とMOSトランジスタを用いた場合のみに発生するものではなく、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタに置き換えても同様の効果が得られること、そしてデバイスのP型半導体とN型半導体を入れ替えても同様の効果が得られることは言うまでもない。
【0237】
以上説明した本発明の代表的なものの一例を、以下に述べる。
【0238】
本発明のLC共振回路は、第1の制御信号により容量値が大小に変化する複数の並列接続された可変容量からなる第1の容量バンクと、第2の制御信号により容量値が変化する可変容量である第1の微調容量と、からなる並列容量と、第3の制御信号により容量値が大小に変化する複数の並列接続された可変容量からなる第2の容量バンクと、前記第2の制御信号により容量値が変化する可変容量である第2の微調容量と、からなる直列容量と、インダクタを有し、前記第2の容量バンクの容量値を制御することで共振周波数の第2の制御信号に対する変化率を制御する。損失の少ない容量素子を用いて共振周波数の変化率を制御可能になるため、従来に比べて高いクオリティファクタを得ることができる。なお、容量素子は、半導体装置において得やすく、実用性が高い。
【0239】
本発明の発振器は、インダクタと容量とからなるLC共振回路と、前記LC共振回路に接続された、負性コンダクタンスを発生する負性コンダクタンス発生回路とを具備し、前記共振回路の共振周波数でほぼ定まる周波数の信号を出力する発振器であって、前記LC共振回路は、前記の本発明のLC共振回路である。クオリティファクタが高い本発明のLC共振回路を用いることによって、周波数変換利得の変動が小さく、位相雑音が低い発振器を得ることができる。
【0240】
本発明の半導体装置は、前記発振器が基板上に形成された半導体装置であって、LC共振回路のインダクタは、相互インダクタンスを介して前記第1の可変容量と前記第2の可変容量とを磁気的に結合する一対のインダクタを有して成り、前記一対のインダクタは第1のインダクタと第2のインダクタから成り、前記第1のインダクタは、前記基板上に形成した絶縁層の中に中点が電圧端子に接続された1巻きのインダクタで構成され、前記一対のインダクタは前記絶縁層の中に1巻きのインダクタで構成されて成り、前記一対のインダクタの内側と外側に前記第2のインダクタが隣接して配置され、両インダクタに交流電流を通電することにより誘起される交流磁束が鎖交し相互インダクタンスMが働くように構成される。
【0241】
本発明の情報機器は、アンテナによって受信された受信信号を増幅する低雑音増幅器と、前記低雑音増幅器の出力信号の周波数を変換するミキサと、周波数変換のための局部発振信号を生成して前記ミキサに出力する発振器と、前記ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調器と、前記変調器が出力する直交する2個の信号を、前記発振器が出力する前記局部発振信号を用いて直交変調信号を出力する直交変調器と、前記直交変調信号を増幅する電力増幅器と、受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチを具備して成り、前記発振器は、前記の本発明のLC共振回路を用いた本発明の発振器である。本発明の情報機器は、位相雑音が低く、しかも周波数変換利得の小さい、かつ周波数可変範囲が広い発振器を用いることにより、複数の通信方式や、アプリケーションに対応可能となる。
【0242】
<第2の技術の発明を実施するための最良の形態>
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一又は類似の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0243】
以下、本発明の電圧制御発振器(以下、単に発振器という)並びにそれを用いた情報機器を図面に示した幾つかの実施の形態を参照して更に詳細に説明する。以下において、第1〜第12の実施の形態は本発明の発振器の技術(発振周波数に応じた負性コンダクタンスの制御)、第13〜第24は本発明の発振器の別の技術(発振周波数に応じた共振回路の実効的なインピーダンスの制御)、第25〜第31は本発明の発振器を用いた情報機器の技術である。
【0244】
(第1の実施の形態)
図49を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第1の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路(NGG)11と共振回路(RES)21を含んで構成される。負性コンダクタンス生成回路11は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路21は、周波数制御信号群により共振周波数を変化させることができる回路である。
【0245】
共振回路21は、1つ以上の共振周波数を制御可能な周波数制御端子からなる周波数制御端子群fCONTを備え、fCONTに入力される制御信号により発振周波数を可変できる。負性コンダクタンス生成回路11は、負性コンダクタンスを制御するための1つ以上の負性コンダクタンス制御端子からなる負性コンダクタンス制御端子群GCONTを備え、GCONTに入力される制御信号により、負性コンダクタンス生成回路11が生成する負性コンダクタンスを可変できる。
【0246】
図49の構成をとることで、周波数変化による出力端子OUTの発振振幅の変動を抑制することができ、広帯域で低位相雑音特性を示す発振器を実現できる。
【0247】
(第2の実施の形態)
図50を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第2の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路11と共振回路21と信号処理回路(LOG)31を含んで構成される。共振回路21は、1つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群fCOARSEと共振周波数を連続的に制御可能な周波数微調整端子fFINEを備え、fCOARSEに入力される制御信号群により発振周波数を段階的に可変でき、fFINEに入力される制御信号により発振周波数を連続的に可変できる。負性コンダクタンス生成回路11は、負性コンダクタンスを制御するための1つ以上の負性コンダクタンス制御端子からなる負性コンダクタンス制御端子群GCONTを備え、GCONTに入力される制御信号により、負性コンダクタンス生成回路11が生成する負性コンダクタンスを可変できる。信号処理回路31には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の負性コンダクタンスを制御するための信号群に変換して出力する。信号処理回路31の出力信号は、GCONTに入力され、負性コンダクタンス生成回路11の負性コンダクタンスが制御される。
【0248】
図50の構成をとることで、発振周波数の段階的な変化に応じて負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。図50の構成は、周波数制御信号を処理して自動的に周波数に連動して負性コンダクタンスを制御できることから、図49に比べて制御端子を削減できる。
【0249】
(第3の実施の形態)
図51を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第3の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、インダクタL1とL2の直列回路と、周波数粗調整端子群fCOARSEに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
【0250】
図51の構成をとることで、容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路21をインダクタと容量で構成することにより、共振回路21を負性コンダクタンス生成回路11と同一基板上に集積化することが可能になる。
【0251】
(第4の実施の形態)
図52を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第4の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、周波数粗調整端子群fCOARSEに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
【0252】
図52の構成をとることで、可変インダクタを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路21をインダクタと容量で構成することにより、共振回路21を負性コンダクタンス生成回路11と同一基板上に集積化することが可能になる。
【0253】
(第5の実施の形態)
図53を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第5の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、周波数粗調整端子群fCOARSE2に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数粗調整端子群fCOARSE1に入力される制御信号群によって容量値を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
【0254】
図53の構成をとることで、可変インダクタと容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。本実施の形態では、容量バンクと可変インダクタを併用することで、第3および第4の実施の形態に比べて周波数可変範囲を拡大することができる。また、共振回路21をインダクタと容量で構成することにより、共振回路21を負性コンダクタンス生成回路11と同一基板上に集積化することが可能になる。
【0255】
(第6の実施の形態)
図54を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第6の実施の形態を説明する。本実施の形態の発振器は、第2〜第5の実施の形態における負性コンダクタンス生成回路11が、PMOSトランジスタPM1とPM2がクロスカップルした可変負性コンダクタンス生成部NGPM1と、バイポーラ・ジャンクション・トランジスタ(BJT)のNPNトランジスタQ1とQ2が容量結合用容量C1,C2を介してクロスカップルした負性コンダクタンス生成部NGB1の並列回路と、電流源回路の電流源CS1で構成され、NGPM1の生成する負性コンダクタンスを制御するための負性コンダクタンス制御端子群GCONTを備えている。
【0256】
負性コンダクタンス生成回路11において、PMOSトランジスタPM1とPM2はソース電極が共通化されて電圧端子V1に接続され、PMOSトランジスタPM1のドレイン電極はPMOSトランジスタPM2のゲート電極に接続され、PMOSトランジスタPM2のドレイン電極はPMOSトランジスタPM1のゲート電極に接続されている。NPNトランジスタQ1とQ2はエミッタ電極が共通化されて電流源CS1を介して電圧端子V2に接続され、NPNトランジスタQ1のコレクタ電極は容量C1を介してNPNトランジスタQ2のベース電極に接続され、NPNトランジスタQ2のコレクタ電極は容量C2を介してNPNトランジスタQ1のベース電極に接続されている。PMOSトランジスタPM1のドレイン電極はNPNトランジスタQ1のコレクタ電極に接続されるとともに共振回路21の電極(出力端子OUTN側)に接続され、PMOSトランジスタPM2のドレイン電極はNPNトランジスタQ2のコレクタ電極に接続されるとともに共振回路21の電極(出力端子OUTP側)に接続されている。
【0257】
図54の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0258】
(第7の実施の形態)
図55を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第7の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用PMOSトランジスタPMS11〜PMS1K,PMS21〜PMS2Kと、それぞれの負性コンダクタンス制御用PMOSトランジスタのゲートバイアスをON/OFFするためのスイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kを備えている。
【0259】
可変負性コンダクタンス生成部NGPM1において、PMOSトランジスタPM1のドレイン電極とソース電極との間に負性コンダクタンス制御用PMOSトランジスタPMS11〜PMS1Kが接続され、負性コンダクタンス制御用PMOSトランジスタPMS11〜PMS1Kのゲート電極とドレイン電極の間にスイッチSW111〜SW11Kが接続され、ゲート電極とソース電極の間にスイッチSW121〜SW12Kが接続されている。PMOSトランジスタPM2のドレイン電極とソース電極との間に負性コンダクタンス制御用PMOSトランジスタPMS21〜PMS2Kが接続され、負性コンダクタンス制御用PMOSトランジスタPMS21〜PMS2Kのゲート電極とドレイン電極の間にスイッチSW211〜SW21Kが接続され、ゲート電極とソース電極の間にスイッチSW221〜SW22Kが接続されている。各スイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kは、負性コンダクタンス制御端子群GCONTに入力される各制御信号により開閉される。
【0260】
本実施の形態の動作を説明する。SW121〜SW12K,SW221〜SW22Kを開いてSW111〜SW11K,SW211〜SW21Kを閉じると、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてPMS11〜PMS1K,PMS21〜PMS2Kに交流電流が通電する。その結果、PM1とPM2に通電する交流電流の振幅が減少する。PMS11〜PMS1K,PMS21〜PMS2Kは、クロスカップルされておらず負性コンダクタンスを生成しないため、PM1とPM2に通電する交流電流振幅が減少することにより負性コンダクタンスが減少する。逆に、SW211〜SW21K,SW221〜SW22Kを閉じてSW111〜SW11K,SW121〜SW12Kを開くと、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧はソース電圧に等しくなるため、PMS11〜PMS1K,PMS21〜PMS2Kに交流電流は通電しない。その結果、PM1とPM2に通電する交流電流振幅が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチを開閉することでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0261】
また、図55において、PMS11〜PMS1K,PMS21〜PMS2Kのゲート長をPM1,PM2と等しくすることで、PMS11〜PMS1K,PMS21〜PMS2KとPM1,PM2に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、PMS11〜PMS1K並びにPMS21〜PMS2Kのゲート幅を、それぞれW1〜W1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0262】
図55の構成をとることで、発振周波数が高くなるにしたがって負性コンダクタンス生成回路11が生成する負性コンダクタンスを減少させることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0263】
(第8の実施の形態)
図56を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第8の実施の形態を説明する。本実施の形態の発振器は、第7の実施の形態におけるスイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kが、それぞれPMOSトランジスタSWPM111〜SWPM11K,SWPM121〜SWPM12K,SWPM211〜SWPM21K,SWPM221〜SWPM22Kで構成される。SWPM211〜SWPM21K,SWPM221〜SWPM22Kのゲートには、それぞれSWPM111〜SWPM11K,SWPM211〜SWPM21Kのゲートに入力される電圧信号が、インバータを介して入力される。
【0264】
SWPM111〜SWPM11K,SWPM211〜SWPM21Kのゲートにロー(Low)レベルの電圧信号が入力されると、SWPM111〜SWPM11K,SWPM211〜SWPM21Kはオンして、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてPMS11〜PMS1K,PMS21〜PMS2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。PMS11〜PMS1K,PMS21〜PMS2Kは、クロスカップルされていないため負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SWPM111〜SWPM11K,SWPM211〜SWPM21Kのゲートにハイ(High)レベルの電圧信号が入力されると、SWPM111〜SWPM11K,SWPM211〜SWPM21Kはオフして、SWPM121〜SWPM12K,SWPM221〜SWPM22Kがオンするため、PMS11〜PMS1K,PMS21〜PMS2Kのゲート電圧はソース電圧に等しくなり、PMS11〜PMS1K,PMS21〜PMS2Kに交流電流は通電しない。その結果、PM1とPM2に通電する電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチ用PMOSトランジスタをオン/オフすることでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0265】
図56において、PMS11〜PMS1K,PMS21〜PMS2Kのゲート長をPM1,PM2と等しくすることで、PMS11〜PMS1K,PMS21〜PMS2KとPM1,PM2に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、PMS11〜PMS1K並びにPMS21〜PMS2Kのゲート幅を、それぞれW1〜W1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0266】
図56の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【0267】
(第9の実施の形態)
図57を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第9の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用ダイオードD11〜D1K,D21〜D2Kと、それぞれの負性コンダクタンス制御用ダイオードをON/OFFするためのスイッチSW311〜SW31K,SW411〜SW41Kを備えている。
【0268】
可変負性コンダクタンス生成部NGPM1において、PMOSトランジスタPM1のドレイン電極とソース電極との間に負性コンダクタンス制御用ダイオードD11〜D1KとスイッチSWP311〜SWP31Kの直列回路が並列に接続されている。PMOSトランジスタPM2のドレイン電極とソース電極との間に負性コンダクタンス制御用ダイオードD21〜D2KとスイッチSW411〜SW41Kの直列回路が並列に接続されている。各スイッチSWP311〜SWP31K,SW411〜SW41Kは、負性コンダクタンス制御端子群GCONTに入力される各制御信号により開閉される。
【0269】
本実施の形態の動作を説明する。SW311〜SW31K,SW411〜SW41Kを閉じると、D11〜D1K,D21〜D2Kのカソード電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてD11〜D1K,D21〜D2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。D11〜D1K,D21〜D2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SW311〜SW31K,SW411〜SW41Kを開くと、D11〜D1K,D21〜D2Kのカソード電圧は開放されるためD11〜D1K,D21〜D2Kに交流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチを開閉することでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0270】
図57において、D11〜D1K、並びにD21〜D2Kのpn接合面積を、それぞれS1〜S1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0271】
図57の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0272】
(第10の実施の形態)
図58を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第10の実施の形態を説明する。本実施の形態の発振器は、第9の実施の形態におけるスイッチSW311〜SW31K,SW411〜SW41Kが、それぞれPMOSトランジスタSWPM311〜SWPM31K,SWPM411〜SWPM41Kで構成される。
【0273】
SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにロー(Low)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオンして、D11〜D1K,D21〜D2Kのカソード電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてD11〜D1K,D21〜D2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。D11〜D1K,D21〜D2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにハイ(High)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオフするため、D11〜D1K,D21〜D2Kのカソード電圧は開放され、D11〜D1K,D21〜D2Kに交流電流は通電しない。その結果、PM1とPM2に通電する電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチ用PMOSトランジスタをオン/オフすることでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0274】
図58において、D11〜D1K、並びにD21〜D2Kのpn接合面積を、それぞれS1〜S1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0275】
図58の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【0276】
(第11の実施の形態)
図59を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第11の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用抵抗器R11〜R1K,R21〜R2Kと、それぞれの負性コンダクタンス制御用抵抗器をON/OFFするためのスイッチSW311〜SW31K,SW411〜SW41Kを備えている。
【0277】
可変負性コンダクタンス生成部NGPM1において、PMOSトランジスタPM1のドレイン電極とソース電極との間に負性コンダクタンス制御用抵抗器R11〜R1KとスイッチSW311〜SW31Kの直列回路が並列に接続されている。PMOSトランジスタPM2のドレイン電極とソース電極との間に負性コンダクタンス制御用抵抗器R21〜R2KとスイッチSW411〜SW41Kの直列回路が並列に接続されている。各スイッチSW311〜SW31K,SW411〜SW41Kは、負性コンダクタンス制御端子群GCONTに入力される各制御信号により開閉される。
【0278】
本実施の形態の動作を説明する。SW311〜SW31K,SW411〜SW41Kを閉じると、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてR11〜R1K,R21〜R2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。R11〜R1K,R21〜R2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SW311〜SW31K,SW411〜SW41Kを開くと、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧はV1の電圧に等しくなるためR11〜R1K,R21〜R2Kに交流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチを開閉することでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0279】
図59において、R11〜R1K、並びにR21〜R2Kの抵抗値を、それぞれR1〜R1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0280】
図59の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0281】
(第12の実施の形態)
図60を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第12の実施の形態を説明する。本実施の形態の発振器は、第11の実施の形態におけるスイッチSW311〜SW31K,SW411〜SW41Kが、それぞれPMOSトランジスタSWPM311〜SWPM31K,SWPM411〜SWPM41Kで構成される。
【0282】
SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにロー(Low)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオンして、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧は、それぞれPM2,PM1のゲート電圧にバイアスされてR11〜R1K,R21〜R2Kに交流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。R11〜R1K,R21〜R2Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、SWPM311〜SWPM31K,SWPM411〜SWPM41Kのゲートにハイ(High)レベルの電圧信号が入力されると、SWPM311〜SWPM31K,SWPM411〜SWPM41Kはオフするため、R11〜R1K,R21〜R2KのV1に接続されていない端子の電圧はV1の電圧に等しくなり、PMS11〜PMS1K,PMS21〜PMS2Kに交流電流は通電しない。その結果、PM1とPM2に通電する電流が増大し、PM1,PM2が生成する負性コンダクタンスが増大する。スイッチ用PMOSトランジスタをオン/オフすることでPM1,PM2に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【0283】
図60において、R11〜R1K,並びにR21〜R2Kの抵抗値を、それぞれR1〜R1×2Kとすることで、2K通りの負性コンダクタンスを生成でき、好適である。
【0284】
図60の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路11が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【0285】
(第13の実施の形態)
図61を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第13の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路(NGG)12と共振回路(RES)22とインピーダンス制御回路(ZCONT)40を含んで構成される。負性コンダクタンス生成回路12は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路22は、周波数制御信号群により共振周波数を変化させることができる回路である。インピーダンス制御回路40は、共振回路のインピーダンスを制御するインピーダンス制御信号群が入力されるインピーダンス制御端子群を備え、出力端子が共振回路に接続される回路である。
【0286】
共振回路22は、1つ以上の共振周波数を制御可能な周波数制御端子からなる周波数制御端子群fCONTを備え、fCONTに入力される制御信号により発振周波数を可変できる。インピーダンス制御回路40は、共振回路22のインピーダンスを制御するための1つ以上のインピーダンス制御端子からなるインピーダンス制御端子群ZTUNEを備え、ZTUNEに入力される制御信号により、共振回路22の共振周波数を変化させることなく実効的なインピーダンスを可変できる。
【0287】
図61の構成をとることで、周波数変化による出力端子OUTの発振振幅の変動を抑制することができ、広帯域で低位相雑音特性を示す発振器を実現できる。
【0288】
(第14の実施の形態)
図62を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第14の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路12と共振回路22とインピーダンス制御回路40と信号処理回路(LOG)32を含んで構成される。共振回路22は、1つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群fCOARSEと共振周波数を連続的に制御可能な周波数微調整端子fFINEを備え、fCOARSEに入力される制御信号群により発振周波数を段階的に可変でき、fFINEに入力される制御信号により発振周波数を連続的に可変できる。インピーダンス制御回路40は、共振回路22のインピーダンスを制御するための1つ以上のインピーダンス制御端子からなるインピーダンス制御端子群ZTUNEを備え、ZTUNEに入力される制御信号により、共振回路22の共振周波数を変化させることなく実効的なインピーダンスを可変できる。信号処理回路32には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の共振回路のインピーダンスを制御するための信号群に変換して出力する。信号処理回路32の出力信号は、ZTUNEに入力され、共振回路22のインピーダンスが制御される。
【0289】
図62の構成をとることで、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。図62の構成は、周波数制御信号を処理して自動的に周波数に連動して共振回路22の実効的なインピーダンスを制御できることから、図61に比べて制御端子を削減できる。
【0290】
(第15の実施の形態)
図63を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第15の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、インダクタL1とL2の直列回路と、周波数粗調整端子群fCOARSEに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、インダクタL1とL2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路22の実効的なインピーダンスが制御される。
【0291】
図63の構成をとることで、容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路22をインダクタと容量で構成することにより、共振回路22を負性コンダクタンス生成回路12と同一基板上に集積化することが可能になる。
【0292】
(第16の実施の形態)
図64を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第16の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、周波数粗調整端子群fCOARSEに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、可変インダクタLV1とLV2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路22の実効的なインピーダンスが制御される。
【0293】
図64の構成をとることで、可変インダクタを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路22をインダクタと容量で構成することにより、共振回路22を負性コンダクタンス生成回路12と同一基板上に集積化することが可能になる。
【0294】
(第17の実施の形態)
図65を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第17の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、周波数粗調整端子群fCOARSE2に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数粗調整端子群fCOARSE1に入力される制御信号群によって容量値を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、可変インダクタLV1とLV2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路の実効的なインピーダンスが制御される。
【0295】
図65の構成をとることで、可変インダクタと容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。本実施の形態では、容量バンクと可変インダクタを併用することで、第15および第16の実施の形態に比べて周波数可変範囲を拡大することができる。また、共振回路22をインダクタと容量で構成することにより、共振回路22を負性コンダクタンス生成回路12と同一基板上に集積化することが可能になる。
【0296】
(第18の実施の形態)
図66を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第18の実施の形態を説明する。本実施の形態の発振器は、第15〜第17の実施の形態における負性コンダクタンス生成回路12が、PMOSトランジスタPM1とPM2がクロスカップルした第1の負性コンダクタンス生成部NGPM2と、バイポーラ・ジャンクション・トランジスタ(BJT)のNPNトランジスタQ1とQ2が容量結合用容量C1,C2を介してクロスカップルした負性コンダクタンス生成部NGB1の並列回路と、電流源回路の電流源CS1で構成される。信号処理回路32には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の共振回路22の実効的なインピーダンスを制御するための信号群に変換して出力する。信号処理回路32の出力信号は、ZTUNEに入力され、共振回路22の実効的なインピーダンスが制御される。共振回路22は、インダクタL1,L2(または可変インダクタでも可能)と、周波数微調整用容量CV1,CV2(または固定容量でも可能)で構成される。
【0297】
負性コンダクタンス生成回路NGPM2は、PMOSトランジスタPM1とPM2はソース電極が共通化されて電圧端子V1に接続され、PMOSトランジスタPM1のドレイン電極はPMOSトランジスタPM2のゲート電極に接続され、PMOSトランジスタPM2のドレイン電極はPMOSトランジスタPM1のゲート電極に接続されている。NPNトランジスタQ1とQ2はエミッタ電極が共通化されて電流源CS1を介して電圧端子V2に接続され、NPNトランジスタQ1のコレクタ電極は容量C1を介してNPNトランジスタQ2のベース電極に接続され、NPNトランジスタQ2のコレクタ電極は容量C2を介してNPNトランジスタQ1のベース電極に接続されている。PMOSトランジスタPM1のドレイン電極はNPNトランジスタQ1のコレクタ電極に接続されるとともに共振回路22の電極(出力端子OUTP側)に接続され、PMOSトランジスタPM2のドレイン電極はNPNトランジスタQ2のコレクタ電極に接続されるとともに共振回路22の電極(出力端子OUTN側)に接続されている。
【0298】
図66の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、発振振幅の変動を少なくするための本実施の形態では、共振回路22のインピーダンスを制御するための信号が、交流的に設置されたインダクタL1とL2の中点に接続されるため、第1〜第12の実施の形態に比べて寄生容量を削減でき、より広帯域化が実現でき、好適である。
【0299】
(第19の実施の形態)
図67を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第19の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個のインピーダンス制御用PMOSトランジスタPMS31〜PMS3Kと、それぞれのインピーダンス制御用PMOSトランジスタのゲートバイアスをON/OFFするためのスイッチSW511〜SW51K,SW521〜SW52Kを備えている。
【0300】
インピーダンス制御回路40において、インピーダンス制御用PMOSトランジスタPMS31〜PMS3Kはソース電極が共通化されて電圧端子V1に接続され、ドレイン電極が共通化されて共振回路22のインピーダンス制御端子に接続されている。インピーダンス制御用PMOSトランジスタPMS31〜PMS3Kのそれぞれのゲート電極とドレイン電極の間にスイッチSW511〜SW51Kが接続され、ゲート電極とソース電極の間にスイッチSW521〜SW52Kが接続されている。各スイッチSW511〜SW51K,SW521〜SW52Kは、インピーダンス制御端子ZTUNEに入力される各制御信号により開閉される。
【0301】
本実施の形態の発振器の動作を詳細に説明する。簡単のため、K=2の場合を考える。SW511,SW512を閉じてSW521,SW522を開くと、PMS31,PMS3Kのドレインは開放される。インダクタL1,L2の接点は、交流的に接地されており、インピーダンス制御回路40は共振回路22に影響を与えないため、従来のPMOS/BJT発振器と同じ動作をする。発振振幅は、電流源CS1の電流値をICSとし、共振回路22のインピーダンスをZRESとすると、
ZRES×ICS・・・(式1)
となる。
【0302】
逆に、SW511,SW512を開いてSW521,SW522を閉じると、PMS31,PMS32のゲート電圧は、それぞれ共振回路22のインダクタL1,L2を介してPM2,PM1の直流ゲート電圧にバイアスされる。インダクタL1,L2の接点は、交流的に接地されるので、PMS31,PMS32にはゲートバイアス電圧に応じた直流電流が通電する。その結果、PM1とPM2に通電する交流電流が減少する。電流源CS1の電流値をICSとし、PM2のゲート電圧が最大値のとき、PM1に通電する電流値と、PMS31に通電する電流値と、PMS32に通電する電流値が等しいとき、それぞれICS/3の電流がPM1,PMS31,PMS32に通電する。その結果、共振回路22のL1にはICS/3の電流が、L2にはICSの電流が通電する。よって発振振幅は、共振回路22のインピーダンスをZRESとすると、
(ZRES/2)×(ICS/3)+(ZRES/2)×(ICS)
=2/3×ZRES×ICS・・・(式2)
となり、式1の2/3に減少させることができる。
【0303】
このとき、共振回路22の実効的なインピーダンスは2/3×ZRESとみなすことができる。すなわち、スイッチを開閉してPMS31,PMS32に通電する直流電流を制御することで、共振回路22の実効的なインピーダンスを制御できる。
【0304】
図67において、PMS31〜PMS3Kのゲート長をPM1,PM2と等しくすることで、PMS31〜PMS3KとPM1,PM2に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、PMS31〜PMS3Kのゲート幅を、それぞれW1〜W1×2Kとすることで、2K通りの共振回路22の実効的なインピーダンスを設定でき、好適である。
【0305】
図67の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数の段階的な変化に応じて共振回路22のインピーダンスを制御できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。図87に、本実施の形態の発振器の位相雑音の電流依存性を示す。従来の発振器の位相雑音特性(図84,図85)と比較して、全ての周波数で低位相雑音特性を示しており、本実施の形態の効果を確認できる。
【0306】
(第20の実施の形態)
図68を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第20の実施の形態を説明する。本実施の形態の発振器は、第19の実施の形態におけるインピーダンス制御回路40のスイッチSW511〜SW51K,SW521〜SW52Kが、それぞれPMOSトランジスタSWPM511〜SWPM51K,SWPM521〜SWPM52Kで構成される。SWPM521〜SWPM52Kのゲートには、それぞれSWPM511〜SWPM51Kのゲートに入力される電圧信号が、インバータを介して入力される。
【0307】
図68の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上での集積化が可能になる。
【0308】
(第21の実施の形態)
図69を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第21の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個のインピーダンス制御用ダイオードD31〜D3Kと、それぞれのインピーダンス制御用ダイオードをON/OFFするためのスイッチSW611〜SW61Kを備えている。
【0309】
インピーダンス制御回路40において、インピーダンス制御用ダイオードD31〜D3Kのアノードは共通化されて電圧端子V1に接続され、カソードはスイッチSW611〜SW61Kを介して共通化されて共振回路22のインピーダンス制御端子に接続されている。インピーダンス制御用ダイオードD31〜D3KとスイッチSW611〜SW61Kの直列回路が並列に接続されている。各スイッチSW611〜SW61Kは、インピーダンス制御端子ZTUNEに入力される各制御信号により開閉される。
【0310】
本実施の形態の動作を説明する。SW611〜SW61Kを閉じると、D31〜D3Kのカソード電圧は、それぞれインダクタL1,L2を介してPM2,PM1のゲート電圧にバイアスされ、D31〜D3Kに直流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。D31〜D3Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスとともに共振回路22の実効的なインピーダンスが減少する。逆に、SW611〜SW61Kを開くと、D31〜D3Kのカソード電圧は開放されるため、D31〜D3Kに直流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスとともに共振回路22の実効的なインピーダンスが増大する。すなわち、スイッチを開閉してD31〜D3Kに通電する直流電流を制御することで、共振回路22の実効的なインピーダンスを制御できる。
【0311】
図69において、D31〜D3Kのpn接合面積を、それぞれS1〜S1×2Kとすることで、2K通りの共振回路22の実効的なインピーダンスを設定でき、好適である。
【0312】
図69の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0313】
(第22の実施の形態)
図70を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第22の実施の形態を説明する。本実施の形態の発振器は、第21の実施の形態におけるインピーダンス制御回路40のスイッチSW611〜SW61Kが、それぞれPMOSトランジスタSWPM611〜SWPM61Kで構成される。
【0314】
図70の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上への集積化が可能になる。
【0315】
(第23の実施の形態)
図71を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第23の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個(Kは正の整数)のインピーダンス制御用抵抗器R31〜R3Kと、それぞれのインピーダンス制御用抵抗器をON/OFFするためのスイッチSW611〜SW61Kを備えている。
【0316】
インピーダンス制御回路40において、インピーダンス制御用抵抗器R31〜R3Kの一端は共通化されて電圧端子V1に接続され、他端はスイッチSW611〜SW61Kを介して共通化されて共振回路22のインピーダンス制御端子に接続されている。インピーダンス制御用抵抗器R31〜R3KとスイッチSW611〜SW61Kの直列回路が並列に接続されている。各スイッチSW611〜SW61Kは、インピーダンス制御端子ZTUNEに入力される各制御信号により開閉される。
【0317】
本実施の形態の動作を説明する。SW611〜SW61Kを閉じると、R31〜R3KのV1に接続されていないほうの電極は、それぞれインダクタL1,L2を介してPM2,PM1のゲート電圧にバイアスされ、R31〜R3Kに直流電流が通電する。その結果、PM1とPM2に通電する電流が減少する。R31〜R3Kは、負性コンダクタンスを生成しないため、PM1とPM2に通電する電流が減少することにより負性コンダクタンスとともに共振回路22の実効的なインピーダンスが減少する。逆に、SW611〜SW61Kを開くと、R31〜R3KのV1に接続されていないほうの電極は開放されるため、R31〜R3Kに直流電流は通電しない。その結果、PM1とPM2に通電する交流電流が増大し、PM1,PM2が生成する負性コンダクタンスとともに共振回路22の実効的なインピーダンスが増大する。すなわち、スイッチを開閉してR31〜R3Kに通電する直流電流を制御することで、共振回路22の実効的なインピーダンスを制御できる。
【0318】
図71において、R31〜R3Kの抵抗値を、それぞれR1〜R1/2Kとすることで、2K通りの共振回路22の実効的なインピーダンスを設定でき、好適である。
【0319】
図71の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【0320】
(第24の実施の形態)
図72を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第24の実施の形態を説明する。本実施の形態の発振器は、第23の実施の形態におけるインピーダンス制御回路40のスイッチSW611〜SW61Kが、それぞれPMOSトランジスタSWPM611〜SWPM61Kで構成される。
【0321】
図72の構成をとることで、BJTに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路22の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてPMOSトランジスタを用いることで、発振器と同一基板上への集積化が可能になる。
【0322】
(第25の実施の形態)
図73に、本発明の発振器を含んで成る情報機器による第25の実施の形態を示す。本実施の形態の情報機器は、高速シリアル伝送システムである。この高速シリアル伝送システムは、複数の低速の信号を多重化してシリアルの高速信号を出力する送信機と、送信されたシリアルの高速信号を受信して分離し、分離によって得た複数の低速信号を出力する受信機とから成る。
【0323】
送信機は、複数の低速信号を入力してシリアルの高速信号を出力するマルチプレクサ(MUX)202と、シリアルの高速信号を増幅して伝送線路208を駆動する駆動装置(DRV)207によって構成される。受信機は、伝送線路208を経て送られる高速信号を増幅する増幅器(AMP)212と、高速信号を複数の低速信号に分離して出力するデマルチプレクサ(DEMUX)215によって構成される。
【0324】
マルチプレクサ202は、端子201に入力される複数の低速信号(Input Data)をシリアルの高速信号へ多重化するMUXコア回路(MUX core)203と、クロック制御回路(CLK CONT)206と、MUXコア回路203の基準信号(LO)を生成する本発明の発振器205で構成される。
【0325】
デマルチプレクサ215は、シリアルの高速信号を複数の低速信号(Output Data)に分離して端子217に出力するDEMUXコア回路(DEMUX core)216と、クロック制御回路(CLK CONT)214と、DEMUXコア回路216の基準信号(LO)を生成する本発明の発振器213とで構成される。
【0326】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器205,213に用いることで、発振器205,213の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、高速シリアル伝送システムの製作コストを低くすることができるだけでなく、低位相雑音化によりクロックのジッタを低減できるため、データ伝送のエラーを低減できる。さらに、消費電流の小さい発振器であるため、高速シリアル伝送システムの消費電流を小さくすることができる。
【0327】
(第26の実施の形態)
図74に、本発明の発振器を含んで成る情報機器による第26の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線受信機である。図74において、アンテナ(ANT)301で受信された受信信号(fRF)は、低雑音増幅回路(AMP)302で増幅されてミキサ(MIX)303に入力される。発振器制御回路(Sync_cont)304によって制御される本発明の発振器(LO)305が出力する局部発振信号(fLO)をミキサ303の一方の入力信号とすることで、ミキサ303の出力において、受信信号の搬送波周波数が下げられ、中間周波数(IF:Intermediate Frequency)の受信信号が得られる。IF受信信号は、帯域通過フィルタ(BPF)306により不要周波数成分が減衰された後(fIF)、IF増幅回路(IF−AMP)307で増幅され、復調回路(DEMOD)308にてベースバンド信号として取り出される。ベースバンド信号は外部のベースバンド回路(Baseband block:図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0328】
本実施の形態では、第1〜第24のいずれかの発振器を発振器305に用いることで、発振器305の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ヘテロダイン形式の無線受信機の製作コストを低くすることができるだけでなく、低位相雑音化により受信のEVM(Error Vector Magnitude)を低減できる。また、消費電流の小さい発振器であるため、ヘテロダイン形式の無線受信機の消費電流を小さくすることができる。
【0329】
(第27の実施の形態)
図75に、本発明の発振器を含んで成る情報機器による第27の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線受信機である。アンテナ301で受信された受信信号は、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。低雑音増幅回路302で増幅された受信信号は、二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、帯域通過フィルタ306a,306bにより不要周波数成分が減衰された後、IF増幅回路307a,307bで増幅される。復調回路308によって、二個のIF増幅回路307a,307bの出力信号からベースバンド信号が取り出される。ベースバンド信号は外部のベースバンド回路(図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
【0330】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305に用いることで、発振器305の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバーション形式の無線受信機の製作コストを低くすることができるだけでなく、低位相雑音化により受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線受信機の消費電流を小さくすることができる。
【0331】
(第28の実施の形態)
図76に、本発明の発振器を含んで成る情報機器による第28の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、アンテナ回路(GSMの場合はスイッチ、W−CDMAの場合はデュプレクサ)341を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するRF(Radio Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0332】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路(MOD)315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、自動利得制御増幅回路314c,314dで増幅され、低周波通過フィルタ351c,351dにより不要周波数成分を減衰された後、それぞれ直交変調器を構成するミキサ303c,303dに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303c,303dに入力される。二個のミキサ303c,303dの出力は、加算回路352で足し合わされてRF直交変調信号となる。RF直交変調信号は、自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333により不要周波数成分を減衰された後、電力増幅器である高出力増幅器310で増幅され、アンテナ回路341を介してアンテナ301へ送られ、送信される。
【0333】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305,317に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバーション形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0334】
また、発振器305には、集積化に適した本発明のLC共振回路が採用されている。従って、図76において、低雑音増幅回路302から自動利得制御増幅回路314a,314bに至る受信側、自動利得制御増幅回路314c,314dから自動利得制御増幅回路314eに至る送信側、並びに発振器制御回路304及び発振器305による送受信回路は、同一半導体基板に形成した半導体装置、即ちRF−IC(RF−Integrated Circuit)346として容易に構成することができる。更に、発振器305は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記RF−IC346は、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【0335】
(第29の実施の形態)
図77に、本発明の発振器を含んで成る情報機器による第29の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、アンテナ回路341を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅されてから、2個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0336】
送信時、送信ベースバンド回路の出力するベースバンド信号は、変調回路315を用いて変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされIF直交変調信号となる。IF直交変調信号は、位相比較器(PD)320でミキサ303kの出力信号と位相が比較される。位相比較器320の出力信号は、ループフィルタ319を通して、本発明の送信用発振器318の周波数制御端子に入力される。ミキサ303kには、発振器318の出力信号と発振器305のRF局部発振信号とが入力され、ミキサ303kの出力信号が上記のように位相比較器320に入力される。その結果、発振器318からRF直交変調信号が出力される。RF直交変調信号は、高出力増幅器310で増幅され、帯域通過フィルタ334により不要周波数成分が減衰された後、アンテナ回路341を介してアンテナ301へ送られ、送信される。
【0337】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305,317,318に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバージョン形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0338】
また、発振器305,317,318には、集積化に適した本発明のLC共振回路が採用されている。従って、図77において、低雑音増幅回路302から自動利得制御増幅回路314a,314bに至る受信側、ミキサ303g,303hから発振器318に至るループフィルタ319を除いた送信側、並びに発振器制御回路304及び発振器305,317,318による送受信回路は、同一半導体基板に形成した半導体装置、即ちRF−IC347として容易に構成することができる。更に、発振器305,317,318は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記RF−IC347は、例えば、複数の周波数帯域を使用する複数の通信規格に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【0339】
(第30の実施の形態)
図78に、本発明の発振器を含んで成る情報機器による第30の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線送受信機である。受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、ミキサ303iに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号はミキサ303iに入力される。ミキサ303iの出力において受信信号の搬送波周波数が下げられ、中間周波数の受信信号が得られる。ミキサ303iの出力信号は、帯域通過フィルタ335により不要周波数成分を減衰され、自動利得制御増幅回路314で増幅された後、2個のミキサ303e,303fに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303e,303fに入力される。2個のミキサ303e,303fの出力は、ベースバンド回路316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
【0340】
送信時、ベースバンド回路316が出力する送信ベースバンド信号は、変調回路315によって変調され、90°位相の異なる2つの信号に分離される。分離された2つの信号は、それぞれミキサ303g,303hに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303g,303hに入力される。二個のミキサ303g,303hの出力は、加算回路352で足し合わされてIF直交変調信号となる。IF直交変調信号は、自動利得制御増幅回路314cで増幅され、帯域通過フィルタ336により不要周波数成分を減衰された後、ミキサ303jに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号は、ミキサ303jに入力される。ミキサ303jの出力は自動利得制御増幅回路314eで増幅され、帯域通過フィルタ333で不要周波数成分が減衰された後、高出力増幅器310で増幅され、スイッチ309を介してアンテナ301へ送られ、送信される。
【0341】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器305,317に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ヘテロダイン形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のEVMを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【0342】
また、発振器305,317には、集積化に適した本発明のLC共振回路が採用されている。従って、図78において、低雑音増幅回路302からミキサ303e,303fに至る帯域通過フィルタ335を除く受信側、ミキサ303g,303hから自動利得制御増幅回路314eに至る帯域通過フィルタ336を除く送信側、並びに発振器制御回路304及び発振器305,317による送受信回路は、同一半導体基板に形成した半導体装置、即ちRF−IC348として容易に構成することができる。更に、発振器305,317は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記RF−IC348は、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【0343】
(第31の実施の形態)
図79に、本発明の発振器を含んで成る情報機器による第31の実施の形態を示す。本実施の形態の情報機器は、パルスレーダ形式の無線レーダ送受信機である。送信時、本発明の発振器(VCO)318の出力信号は、鋸歯状波発生器(SLWG)324の出力により開閉するオン/オフ変調器(ON/OFF MOD)321で変調され、スイッチ(SW)309を介してアンテナ(ANT)301から送信される。
【0344】
受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、低雑音増幅回路302で増幅され、検波器(WDT)322で検波される。検波された信号は、ビデオ増幅器(VAMP)323で増幅され、表示装置(MNT)325の画面に表示される。
【0345】
本実施の形態では、第1〜第24の実施の形態のいずれかの発振器を発振器318に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、パルスレーダ形式の無線レーダ送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信信号の純度が向上し受信の感度も向上できる。また、消費電流の小さい発振器であるため、パルスレーダ形式の無線レーダ送受信機の消費電流を小さくすることができる。
【0346】
なお、第1〜第31の実施の形態によって得られる効果は、その要素回路にバイポーラトランジスタを用いた場合とMOSトランジスタを用いた場合のみに発生するものではなく、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタに置き換えても同様の効果が得られること、そしてデバイスのP型半導体とN型半導体を入れ替えても同様の効果が得られることは言うまでもない。
【0347】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0348】
本発明は、低電流で広帯域において低位相雑音特性を得るための電圧制御発振器、及びそれを用いた、高速シリアル伝送システム、ヘテロダイン形式の無線受信機、ダイレクトコンバーション形式の無線受信機、ダイレクトコンバーション形式の無線送受信機、ヘテロダイン形式の無線送受信機、パルスレーダ形式の無線レーダ送受信機などの情報機器に用いて有効である。
【図面の簡単な説明】
【0349】
【図1】本発明の第1の実施例になるLC共振回路を説明するための回路構成図。
【図2A】第1の実施例におけるCV1とCM1の並列容量を含むLC共振回路部の、制御電圧VCONTと発振周波数fOSCとの関係を示す図。
【図2B】第1の実施例におけるCV2とCM2による直列容量を含むLC共振回路部の、制御電圧VCONTと発振周波数fOSCとの関係を示す図。
【図2C】第1の実施例におけるLC共振回路の、制御電圧VCONTと発振周波数fOSCとの関係を示す図。
【図3】本発明の第2の実施例になるLC共振回路を説明するための回路図。
【図4】第2の実施例における、並列容量と直列容量を含むLC共振回路全体の全容量値の割合と、共振回路の全容量(=容量バンクの容量+微調容量)の関係を示す図。
【図5】本発明の第3の実施例になるLC共振回路を説明するための回路図。
【図6】本発明の第4の実施例になるLC共振回路を説明するための回路図。
【図7】本発明の第5の実施例になるLC共振回路を説明するための回路図。
【図8】第5の実施例における、MOS容量のゲートとソース・ドレイン間の電圧依存性を説明するための曲線図。
【図9】本発明の第6の実施例になるLC共振回路を説明するための回路図。
【図10】本発明の第7の実施例になるLC共振回路を説明するための回路図。
【図11】本発明の第8の実施例になるLC共振回路を説明するための回路図。
【図12】本発明で用いる可変インダクタの原理を説明するための回路図。
【図13】本発明で用いる可変インダクタのインダクタンスの容量値依存性を説明するための曲線図。
【図14】本発明の第9の実施例になるLC共振回路を説明するための回路図。
【図15】本発明で用いる可変インダクタのインダクタンスの容量値依存性と周波数依存性を説明するための曲線図。
【図16】本発明の第10の実施例になるLC共振回路を説明するための回路図。
【図17】本発明の第11の実施例になるLC共振回路を説明するための回路図。
【図18】本発明の第12の実施例になるLC共振回路を説明するための回路図。
【図19】本発明の第13の実施例になるLC共振回路を説明するための回路図。
【図20】本発明の第14の実施例になる発振器を説明するための回路図。
【図21】本発明の発振器による第14の実施例における発振周波数の制御電圧依存性を説明するための曲線図。
【図22】第14の実施例における、周波数変換利得の制御電圧依存性を説明するための曲線図。
【図23】本発明の第15の実施例になる発振器を説明するための回路図。
【図24】第15の実施例における、発振周波数の制御電圧依存性を説明するための曲線図。
【図25】第15の実施例における、周波数変換利得の制御電圧依存性を説明するための曲線図。
【図26】本発明の第16の実施例として、第15の実施例になる発振器を半導体素子上に構成した図。
【図27】本発明の第17の実施例になる発振器を説明するための回路図。
【図28】本発明の第18の実施例になる発振器を説明するための回路図。
【図29】本発明の第19の実施例になる発振器を説明するための回路図。
【図30】本発明の第20の実施例になる発振器を説明するための回路図。
【図31】本発明の第21の実施例になる発振器を説明するための回路図。
【図32】本発明の第22の実施例になる発振器を説明するための回路図。
【図33】本発明の第23の実施例になる情報機器を説明するためのブロック図。
【図34】本発明の第24の実施例になる情報機器を説明するためのブロック図。
【図35】本発明の第25の実施例になる情報機器を説明するためのブロック図。
【図36】本発明の第26の実施例になる情報機器を説明するためのブロック図。
【図37】本発明の第27の実施例になる情報機器を説明するためのブロック図。
【図38】本発明の第28の実施例になる情報機器を説明するためのブロック図。
【図39】本発明の第29の実施例になる情報機器を説明するためのブロック図。
【図40】本発明の第30の実施例になるLC共振回路を説明するための回路図。
【図41】本発明の第31の実施例になるLC共振回路を説明するための回路図。
【図42】本発明の第32の実施例になる発振器を説明するための回路図。
【図43】本発明の第33の実施例になる発振器を説明するための回路図。
【図44】本発明の第34の実施例になる発振器を説明するための回路図。
【図45】一般的な発振器を説明するための回路図。
【図46】一般的な発振器の発振周波数の、制御電圧依存性を説明するための曲線図。
【図47】一般的な発振器の周波数変換利得の、制御電圧依存性を説明するための曲線図。
【図48】図45に示した発振器における、LC共振型電圧制御発振器(LC−VCO)の全容量値の割合と、共振回路の全容量(=容量バンクの容量+微調容量)の関係を示す図。
【図49】本発明の電圧制御発振器による第1の実施の形態を説明するための回路構成図である。
【図50】本発明の電圧制御発振器による第2の実施の形態を説明するための回路構成図である。
【図51】本発明の電圧制御発振器による第3の実施の形態を説明するための回路構成図である。
【図52】本発明の電圧制御発振器による第4の実施の形態を説明するための回路構成図である。
【図53】本発明の電圧制御発振器による第5の実施の形態を説明するための回路構成図である。
【図54】本発明の電圧制御発振器による第6の実施の形態を説明するための回路構成図である。
【図55】本発明の電圧制御発振器による第7の実施の形態を説明するための回路構成図である。
【図56】本発明の電圧制御発振器による第8の実施の形態を説明するための回路構成図である。
【図57】本発明の電圧制御発振器による第9の実施の形態を説明するための回路構成図である。
【図58】本発明の電圧制御発振器による第10の実施の形態を説明するための回路構成図である。
【図59】本発明の電圧制御発振器による第11の実施の形態を説明するための回路構成図である。
【図60】本発明の電圧制御発振器による第12の実施の形態を説明するための回路構成図である。
【図61】本発明の電圧制御発振器による第13の実施の形態を説明するための回路構成図である。
【図62】本発明の電圧制御発振器による第14の実施の形態を説明するための回路構成図である。
【図63】本発明の電圧制御発振器による第15の実施の形態を説明するための回路構成図である。
【図64】本発明の電圧制御発振器による第16の実施の形態を説明するための回路構成図である。
【図65】本発明の電圧制御発振器による第17の実施の形態を説明するための回路構成図である。
【図66】本発明の電圧制御発振器による第18の実施の形態を説明するための回路構成図である。
【図67】本発明の電圧制御発振器による第19の実施の形態を説明するための回路構成図である。
【図68】本発明の電圧制御発振器による第20の実施の形態を説明するための回路構成図である。
【図69】本発明の電圧制御発振器による第21の実施の形態を説明するための回路構成図である。
【図70】本発明の電圧制御発振器による第22の実施の形態を説明するための回路構成図である。
【図71】本発明の電圧制御発振器による第23の実施の形態を説明するための回路構成図である。
【図72】本発明の電圧制御発振器による第24の実施の形態を説明するための回路構成図である。
【図73】本発明の情報機器による第25の実施の形態を説明するためのブロック図である。
【図74】本発明の情報機器による第26の実施の形態を説明するためのブロック図である。
【図75】本発明の情報機器による第27の実施の形態を説明するためのブロック図である。
【図76】本発明の情報機器による第28の実施の形態を説明するためのブロック図である。
【図77】本発明の情報機器による第29の実施の形態を説明するためのブロック図である。
【図78】本発明の情報機器による第30の実施の形態を説明するためのブロック図である。
【図79】本発明の情報機器による第31の実施の形態を説明するためのブロック図である。
【図80】一般的な発振器を説明するための回路図である。
【図81】一般的な発振器を説明するための回路図である。
【図82】一般的な発振器を説明するための回路図である。
【図83】一般的な発振器を説明するための回路図である。
【図84】一般的な発振器の位相雑音特性を説明するための曲線図である。
【図85】一般的な発振器の位相雑音特性を説明するための曲線図である。
【図86】一般的なバイポーラトランジスタの雑音指数のコレクタ電流依存性を説明するための曲線図である。
【図87】本発明の発振器による第19の実施の形態における位相雑音のバイアス電流依存性を説明するための曲線図である。
【符号の説明】
【0350】
<図1〜図48の符号の説明>
1…負性コンダクタンス生成回路、10…LC共振回路、L11、L12,L21,L22…インダクタ、CV1、CV11,CV12,CV2,CV21,CV22…微調容量、CM101〜CM10K、CM201〜CM20K…トリミング容量、CM1,CM2、CM11,CM12,CM21、CM22…容量バンク、411、412…pn接合容量、711〜71K,721〜72K、731,732、CM111〜CM11N、CM121〜CM12N、CM211〜CM21N、CM221〜CM22N…MOS容量、511,512,521,522、531〜53K、541〜54K、551〜55K、561〜56K、571,572…固定容量、202…マルチプレクサ、203…MUXコア回路、205,213…発振器、206…クロック制御回路、215…デマルチプレクサ、301…アンテナ、302…低雑音増幅回路、303…ミキサ、304…発振器制御回路、305,317,318…発振器、308…復調回路、309…スイッチ、310…高出力増幅器、314…自動利得制御増幅回路、315…変調回路、316…ベースバンド回路部、320…位相比較器、321…オン/オフ変調器、322…検波器、323…ビデオ増幅器、324…鋸歯状波発生装置、325…表示装置、346,347,348…RF−IC、ICS,ICSM,I11,I21,I22…電流源、I1,I2…交流電流、V1,V2…電圧端子、VIN…交流信号入力端子、ACGND…交流接地端子、VB1,VB2,VB3,VB4…バイアス電圧、L1,L2,L11,L12,L21,L22…インダクタ、LV1…可変インダクタ、M…相互インダクタンス、C11,C12,C21,C22,C31,C32…容量、Q1〜Q3,Q31,Q32…NPNトランジスタ、NM1〜NM3,NM31,NM32…NMOSトランジスタ、PM1,PM2…PMOSトランジスタ、VCONT…周波数制御端子、VCONT…制御電圧、VTRM11〜VTRM1K、VTRM11〜VTRM1N、VTRM21〜VTRM2N…周波数トリミング端子、SW11〜SW1K,SW21〜SW2K…スイッチ。
【0351】
<図49〜図87の符号の説明>
10,11,12…負性コンダクタンス生成回路、20,21,22…共振回路、30,31,32…信号処理回路、40…インピーダンス制御回路、L1,L2…インダクタ、LV1,LV2…可変インダクタ、CV1,CV2…周波数微調整用容量、CB1,CB2…容量バンク、NGPM1,NGPM2…可変負性コンダクタンス生成部、NGB1…負性コンダクタンス生成部、201,217…端子、202…マルチプレクサ、203…MUXコア回路、205,213…発振器、206,214…クロック制御回路、207…駆動装置、212…増幅器、215…デマルチプレクサ、216…DEMUXコア回路、301…アンテナ、302…低雑音増幅回路、303(a〜k)…ミキサ、304…発振器制御回路、305,317,318…発振器、306(a,b),330,333,334,335,336…帯域通過フィルタ、307(a,b)…IF増幅回路、308…復調回路、309…スイッチ、310…高出力増幅器、314(a〜e)…自動利得制御増幅回路、315…変調回路、316…ベースバンド回路、319…ループフィルタ、320…位相比較器、321…オン/オフ変調器、322…検波器、323…ビデオ増幅器、324…鋸歯状波発生器、325…表示装置、341…アンテナ回路、346,347,348…RF−IC、351(a〜d)…低周波通過フィルタ、352…加算回路、CS1…電流源、V1,V2…電圧端子、C1,C2…容量、D11〜D1K,D21〜D2K,D31〜D3K…ダイオード、R11〜R1K,R21〜R2K,R31〜R3K…抵抗器、Q1,Q2…NPNトランジスタ、NM1,NM2…NMOSトランジスタ、PM1,PM2,PMS11〜PMS1K,PMS21〜PMS2K,PMS31〜PMS3K,SWPM111〜SWPM11K,SWPM121〜SWPM12K,SWPM211〜SWPM21K,SWPM221〜SWPM22K,SWPM311〜SWPM31K,SWPM411〜SWPM41K,SWPM511〜SWPM51K,SWPM521〜SWPM52K,SWPM611〜SWPM61K…PMOSトランジスタ、SW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22K,SW311〜SW31K,SW411〜SW41K,SW511〜SW51K,SW521〜SW52K,SW611〜SW61K…スイッチ。
【特許請求の範囲】
【請求項1】
第1および第2の並列容量電源電圧端子と、
第1および第2の直列容量電源電圧端子と、
前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、
第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、
第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量と
を具備してなることを特徴とする発振器。
【請求項2】
請求項1において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、 前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする発振器。
【請求項3】
請求項1において、
前記第2の微調容量の容量値をCV2とし、前記第1の容量バンクの容量値をCM1としたとき、
前記並列容量と前記直列容量とを含めた全体の容量値である全容量CTOTALは、CV2+CM1で近似される
ことを特徴とする発振器。
【請求項4】
請求項1において、
前記並列容量と、前記直列容量と、前記インダクタが並列に接続され、
一端が交流的に接地され、他端に交流信号が入力される端子を持つ
ことを特徴とする発振器。
【請求項5】
請求項1において、
前記第3の制御信号群は、前記第1の制御信号群と同期しており、前記第1、第3の制御信号により、前記第1の容量バンクの容量値と、前記第2の容量バンクの容量値とが、同時に変化する
ことを特徴とする発振器。
【請求項6】
請求項1において、
前記並列容量と、前記インダクタが並列に接続され、
一端が交流的に接地され、他端に交流信号が入力される入力端子を持ち、
前記直列容量が、前記インダクタに対して相互インダクタンスを介して磁気的に結合している第2のインダクタと直列に接続される
ことを特徴とする発振器。
【請求項7】
請求項1において、
前記第1の微調容量と第2の微調容量は、半導体のpn接合容量であり、前記第2、第4の制御信号が前記pn接合容量の両端に印加される
ことを特徴とする発振器。
【請求項8】
請求項1において、
前記第1の微調容量と第2の微調容量は、MOSトランジスタによるMOS容量であり、前記第2、第4の制御信号が前記MOSトランジスタのゲートとソース・ドレインとの間に印加される
ことを特徴とする発振器。
【請求項9】
請求項1において、
前記第1の容量バンクと第2の容量バンクを構成する前記複数の可変容量の各々は、MOSトランジスタによるMOS容量であり、前記複数のMOS容量毎に独立して与えられる前記第1、第3の制御信号群が、前記MOSトランジスタのゲートとソース・ドレインとの間に印加される
ことを特徴とする発振器。
【請求項10】
請求項1において、
前記複数の可変容量の各々は、固定容量と前記固定容量に直列に接続されたスイッチとから構成され、
前記スイッチは、前記複数の可変容量毎に独立して与えられる前記第1、第3の制御信号群によって開閉が制御され、
前記複数の可変容量の各々は、前記スイッチの開閉によって容量値が大小に変化する
ことを特徴とする発振器。
【請求項11】
可変容量とインダクタを備えてなり、
前記可変容量が、
制御信号により容量値が変化する第1の容量バンクを含み、該第1の容量バンクの容量値を増大させるに従い周波数変換利得が増大する第1の可変容量と、
該第1の可変容量に並列接続され、制御信号により容量値が変化する第2の容量バンクを含み、該第2の容量バンクの容量値を増大させるに従い周波数変換利得が減少する第2の容量とを具備してなる
ことを特徴とする発振器。
【請求項12】
請求項11において、
前記第1の可変容量が、前記第1の容量バンクと第1の微調容量とからなる並列容量を備えてなり、
前記第2の可変容量が、前記第2の容量バンクと第2の微調容量とからなる直列容量を備えてなり、
共振周波数の低下に伴う前記直列容量の容量値変化率が、発振周波数の低下に伴う前記並列容量の容量値変化率よりも大きくなるように構成されてなる
ことを特徴とする発振器。
【請求項13】
請求項11において、
前記インダクタが、
相互インダクタンスを介して前記第1の可変容量と前記第2の可変容量とを磁気的に結合する一対のインダクタを有してなる
ことを特徴とする発振器。
【請求項14】
請求項1において、
前記インダクタ、前記並列容量、および前記直列容量を含んでなる共振回路に接続され、負性コンダクタンスを発生する負性コンダクタンス発生回路を更に具備してなり、
出力する信号の周波数が前記共振回路の共振周波数に基づいて決定され、発振の安定性が前記負性コンダクタンス発生回路の発生する負性コンダクタンスに基づいて決定される
ことを特徴とする発振器。
【請求項15】
請求項14において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、
前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする発振器。
【請求項16】
請求項14において、
トランジスタの第1の電極と第2の電極の間に第1の容量が接続され、前記トランジスタの第3の電極と前記第2の電極の間に第2の容量が接続され、前記第3の電極と前記第2の電極の間にインダクタが接続され、
前記負性コンダクタンス発生回路が前記第3の電極と前記第2の電極の間に形成されてなる
ことを特徴とする発振器。
【請求項17】
請求項14において、
前記負性コンダクタンス発生回路は、2個のトランジスタの一方のトランジスタの入力端子と他方のトランジスタの出力端子とが相互に結合され、前記一方のトランジスタと前記他方のトランジスタの接地端子が相互に接続され、前記接地端子の接続点に定電流源が接続されてなる
ことを特徴とする発振器。
【請求項18】
発振器と、
アンテナによって受信された受信信号を増幅する低雑音増幅器と、
送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調器と、
前記変調器が出力する直交する2個の信号を、前記発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、
前記直交変調信号を増幅する電力増幅器と、
受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチとを具備してなる情報機器であって、
前記発振器は、
第1および第2の並列容量電源電圧端子と、
第1および第2の直列容量電源電圧端子と、
前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、
第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、
第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量とを具備してなる
ことを特徴とする情報機器。
【請求項19】
請求項18において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、
前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする情報機器。
【請求項20】
請求項18において、
前記発振器と、前記低雑音増幅器と、前記変調器と、前記直交変調器とが、共に単一の半導体素子上に形成されてなることを特徴とする情報機器。
【請求項21】
発振するために必要な利得を生成する利得生成回路と、
第1の周波数制御信号群により共振周波数を変化させることができる共振回路を具備して成り、
上記利得生成回路は、
交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、
負性コンダクタンス制御信号群により、上記生成する負性コンダクタンスを制御するためのK個(Kは正の整数)の端子を具備して成ることを特徴とする電圧制御発振器。
【請求項22】
請求項21において、
上記第1の周波数制御信号群は、
上記共振回路の共振周波数を連続的に変化させるための第2の周波数制御信号群と、
上記共振回路の共振周波数を段階的に変化させるための第3の周波数制御信号群で構成されることを特徴とする電圧制御発振器。
【請求項23】
請求項22において、
上記共振回路は、インダクタと容量で構成されるLC共振回路であって、
上記第2の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を連続的に変化させ、
上記第3の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を段階的に変化させることを特徴とする電圧制御発振器。
【請求項24】
請求項23において、
上記負性コンダクタンス制御信号群に入力される制御信号は、
上記第3の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記負性コンダクタンス生成回路が生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。
【請求項25】
請求項24において、
上記負性コンダクタンス生成回路は、
第1のPMOSトランジスタと第2のPMOSトランジスタで構成される第1の負性コンダクタンス生成部と、
第1のNPNトランジスタと第2のNPNトランジスタで構成される第2の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第1のPMOSトランジスタと上記第2のPMOSトランジスタはソース電極が共通化されて第1の電圧端子に接続され、
上記第1のPMOSトランジスタのドレイン電極は上記第2のPMOSトランジスタのゲート電極に接続され、
上記第2のPMOSトランジスタのドレイン電極は上記第1のPMOSトランジスタのゲート電極に接続され、
上記第1のNPNトランジスタと上記第2のNPNトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第2の電圧端子に接続され、
上記第1のNPNトランジスタのコレクタ電極は第1の容量結合用容量を介して上記第2のNPNトランジスタのベース電極に接続され、
上記第2のNPNトランジスタのコレクタ電極は第2の容量結合用容量を介して上記第1のNPNトランジスタのベース電極に接続され、
上記第1のPMOSトランジスタのドレイン電極は上記第1のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第1の電極に接続され、
上記第2のPMOSトランジスタのドレイン電極は上記第2のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第2の電極に接続され、
上記負性コンダクタンス制御信号群に入力される制御信号により、上記第1の負性コンダクタンス生成部の生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。
【請求項26】
請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1のK個(Kは正の整数)の負性コンダクタンス制御用PMOSトランジスタが接続され、
上記第1のK個の負性コンダクタンス制御用PMOSトランジスタのゲート電極とドレイン電極の間に第1のスイッチが接続され、ゲート電極とソース電極の間に第2のスイッチが接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2のK個(Kは正の整数)の負性コンダクタンス制御用PMOSトランジスタが接続され、
上記第2のK個の負性コンダクタンス制御用PMOSトランジスタのゲート電極とドレイン電極の間に第3のスイッチが接続され、ゲート電極とソース電極の間に第4のスイッチが接続され、
上記負性コンダクタンス制御信号群により上記第1から第4のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項27】
請求項26において、
上記第1から第4のスイッチは、PMOSトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項28】
請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1の負性コンダクタンス制御用ダイオードと第5のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2の負性コンダクタンス制御用ダイオードと第6のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記負性コンダクタンス制御信号群により上記第5から第6のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項29】
請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1の負性コンダクタンス制御用抵抗器と第7のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2の負性コンダクタンス制御用抵抗器と第8のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記負性コンダクタンス制御信号群により上記第7から第8のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項30】
発振するために必要な利得を生成する利得生成回路と、
第4の周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。
【請求項31】
請求項30において、
上記第4の周波数制御信号群は、
上記共振回路の共振周波数を連続的に変化させるための第5の周波数制御信号群と、
上記共振回路の共振周波数を段階的に変化させるための第6の周波数制御信号群で構成されることを特徴とする電圧制御発振器。
【請求項32】
請求項31において、
上記共振回路は、インダクタと容量で構成されるLC共振回路であって、
上記第5の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を連続的に変化させ、
上記第6の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を段階的に変化させることを特徴とする電圧制御発振器。
【請求項33】
請求項31において、
上記インピーダンス制御信号群は、
上記第6の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。
【請求項34】
請求項32において、
上記負性コンダクタンス生成回路は、
第3のPMOSトランジスタと第4のPMOSトランジスタで構成される第3の負性コンダクタンス生成部と、
第3のNPNトランジスタと第4のNPNトランジスタで構成される第4の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第3のPMOSトランジスタと上記第4のPMOSトランジスタはソース電極が共通化されて第1の電圧端子に接続され、
上記第3のPMOSトランジスタのドレイン電極は上記第4のPMOSトランジスタのゲート電極に接続され、
上記第4のPMOSトランジスタのドレイン電極は上記第3のPMOSトランジスタのゲート電極に接続され、
上記第3のNPNトランジスタと上記第4のNPNトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第2の電圧端子に接続され、
上記第3のNPNトランジスタのコレクタ電極は第3の容量結合用容量を介して上記第4のNPNトランジスタのベース電極に接続され、
上記第4のNPNトランジスタのコレクタ電極は第4の容量結合用容量を介して上記第3のNPNトランジスタのベース電極に接続され、
上記第3のPMOSトランジスタのドレイン電極は上記第3のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第3の電極に接続され、
上記第4のPMOSトランジスタのドレイン電極は上記第4のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第4の電極に接続されることを特徴とする電圧制御発振器。
【請求項35】
請求項34において、
上記インピーダンス制御回路は、
ソース電極が共通化されて第1の電圧端子に接続され、ドレイン電極が共通化されて上記共振回路の第5の電極に接続されたK個(Kは正の整数)のインピーダンス制御用PMOSトランジスタを具備して成り、
上記K個のインピーダンス制御用PMOSトランジスタのそれぞれのゲート電極とドレイン電極の間に第9のスイッチが接続され、
上記K個のインピーダンス制御用PMOSトランジスタのそれぞれのゲート電極とソース電極の間に第10のスイッチが接続され、
上記インピーダンス制御信号群により上記第9から第10のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項36】
請求項35において、
上記第9から第10のスイッチは、PMOSトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項37】
請求項34において、
上記インピーダンス制御回路は、
第1のインピーダンス制御用ダイオードと第11のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記インピーダンス制御信号群により上記第11のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項38】
請求項34において、
上記インピーダンス制御回路は、
第1のインピーダンス制御用抵抗器と第12のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記インピーダンス制御信号群により上記第12のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項39】
アンテナによって受信された受信信号を増幅する低雑音増幅器と、
上記低雑音増幅器の出力信号の周波数を変換するミキサと、
周波数変換のための局部発振信号を生成して上記ミキサに出力する発振器と、
上記ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、
送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調回路と、
上記変調回路が出力する直交する2個の信号を上記発振器が出力する上記局部発振信号を用いて直交変調信号を出力する直交変調器と、
上記直交変調信号を増幅する電力増幅器と、
受信時に上記アンテナからの上記受信信号を上記低雑音増幅器に供給し、送信時に上記電力増幅器が出力する上記直交変調信号を上記アンテナに供給するスイッチを具備して成り、
上記発振器は、
発振するために必要な利得を生成する利得生成回路と、
周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする情報機器。
【請求項40】
請求項39において、
上記低雑音増幅器と、上記ミキサと、上記発振器と、上記復調回路と、上記変調回路と、上記直交変調器とを具備して成る送受信回路は、半導体装置として構成されていることを特徴とする情報機器。
【請求項1】
第1および第2の並列容量電源電圧端子と、
第1および第2の直列容量電源電圧端子と、
前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、
第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、
第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量と
を具備してなることを特徴とする発振器。
【請求項2】
請求項1において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、 前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする発振器。
【請求項3】
請求項1において、
前記第2の微調容量の容量値をCV2とし、前記第1の容量バンクの容量値をCM1としたとき、
前記並列容量と前記直列容量とを含めた全体の容量値である全容量CTOTALは、CV2+CM1で近似される
ことを特徴とする発振器。
【請求項4】
請求項1において、
前記並列容量と、前記直列容量と、前記インダクタが並列に接続され、
一端が交流的に接地され、他端に交流信号が入力される端子を持つ
ことを特徴とする発振器。
【請求項5】
請求項1において、
前記第3の制御信号群は、前記第1の制御信号群と同期しており、前記第1、第3の制御信号により、前記第1の容量バンクの容量値と、前記第2の容量バンクの容量値とが、同時に変化する
ことを特徴とする発振器。
【請求項6】
請求項1において、
前記並列容量と、前記インダクタが並列に接続され、
一端が交流的に接地され、他端に交流信号が入力される入力端子を持ち、
前記直列容量が、前記インダクタに対して相互インダクタンスを介して磁気的に結合している第2のインダクタと直列に接続される
ことを特徴とする発振器。
【請求項7】
請求項1において、
前記第1の微調容量と第2の微調容量は、半導体のpn接合容量であり、前記第2、第4の制御信号が前記pn接合容量の両端に印加される
ことを特徴とする発振器。
【請求項8】
請求項1において、
前記第1の微調容量と第2の微調容量は、MOSトランジスタによるMOS容量であり、前記第2、第4の制御信号が前記MOSトランジスタのゲートとソース・ドレインとの間に印加される
ことを特徴とする発振器。
【請求項9】
請求項1において、
前記第1の容量バンクと第2の容量バンクを構成する前記複数の可変容量の各々は、MOSトランジスタによるMOS容量であり、前記複数のMOS容量毎に独立して与えられる前記第1、第3の制御信号群が、前記MOSトランジスタのゲートとソース・ドレインとの間に印加される
ことを特徴とする発振器。
【請求項10】
請求項1において、
前記複数の可変容量の各々は、固定容量と前記固定容量に直列に接続されたスイッチとから構成され、
前記スイッチは、前記複数の可変容量毎に独立して与えられる前記第1、第3の制御信号群によって開閉が制御され、
前記複数の可変容量の各々は、前記スイッチの開閉によって容量値が大小に変化する
ことを特徴とする発振器。
【請求項11】
可変容量とインダクタを備えてなり、
前記可変容量が、
制御信号により容量値が変化する第1の容量バンクを含み、該第1の容量バンクの容量値を増大させるに従い周波数変換利得が増大する第1の可変容量と、
該第1の可変容量に並列接続され、制御信号により容量値が変化する第2の容量バンクを含み、該第2の容量バンクの容量値を増大させるに従い周波数変換利得が減少する第2の容量とを具備してなる
ことを特徴とする発振器。
【請求項12】
請求項11において、
前記第1の可変容量が、前記第1の容量バンクと第1の微調容量とからなる並列容量を備えてなり、
前記第2の可変容量が、前記第2の容量バンクと第2の微調容量とからなる直列容量を備えてなり、
共振周波数の低下に伴う前記直列容量の容量値変化率が、発振周波数の低下に伴う前記並列容量の容量値変化率よりも大きくなるように構成されてなる
ことを特徴とする発振器。
【請求項13】
請求項11において、
前記インダクタが、
相互インダクタンスを介して前記第1の可変容量と前記第2の可変容量とを磁気的に結合する一対のインダクタを有してなる
ことを特徴とする発振器。
【請求項14】
請求項1において、
前記インダクタ、前記並列容量、および前記直列容量を含んでなる共振回路に接続され、負性コンダクタンスを発生する負性コンダクタンス発生回路を更に具備してなり、
出力する信号の周波数が前記共振回路の共振周波数に基づいて決定され、発振の安定性が前記負性コンダクタンス発生回路の発生する負性コンダクタンスに基づいて決定される
ことを特徴とする発振器。
【請求項15】
請求項14において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、
前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする発振器。
【請求項16】
請求項14において、
トランジスタの第1の電極と第2の電極の間に第1の容量が接続され、前記トランジスタの第3の電極と前記第2の電極の間に第2の容量が接続され、前記第3の電極と前記第2の電極の間にインダクタが接続され、
前記負性コンダクタンス発生回路が前記第3の電極と前記第2の電極の間に形成されてなる
ことを特徴とする発振器。
【請求項17】
請求項14において、
前記負性コンダクタンス発生回路は、2個のトランジスタの一方のトランジスタの入力端子と他方のトランジスタの出力端子とが相互に結合され、前記一方のトランジスタと前記他方のトランジスタの接地端子が相互に接続され、前記接地端子の接続点に定電流源が接続されてなる
ことを特徴とする発振器。
【請求項18】
発振器と、
アンテナによって受信された受信信号を増幅する低雑音増幅器と、
送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調器と、
前記変調器が出力する直交する2個の信号を、前記発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、
前記直交変調信号を増幅する電力増幅器と、
受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチとを具備してなる情報機器であって、
前記発振器は、
第1および第2の並列容量電源電圧端子と、
第1および第2の直列容量電源電圧端子と、
前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、
第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、
第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量とを具備してなる
ことを特徴とする情報機器。
【請求項19】
請求項18において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、
前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする情報機器。
【請求項20】
請求項18において、
前記発振器と、前記低雑音増幅器と、前記変調器と、前記直交変調器とが、共に単一の半導体素子上に形成されてなることを特徴とする情報機器。
【請求項21】
発振するために必要な利得を生成する利得生成回路と、
第1の周波数制御信号群により共振周波数を変化させることができる共振回路を具備して成り、
上記利得生成回路は、
交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、
負性コンダクタンス制御信号群により、上記生成する負性コンダクタンスを制御するためのK個(Kは正の整数)の端子を具備して成ることを特徴とする電圧制御発振器。
【請求項22】
請求項21において、
上記第1の周波数制御信号群は、
上記共振回路の共振周波数を連続的に変化させるための第2の周波数制御信号群と、
上記共振回路の共振周波数を段階的に変化させるための第3の周波数制御信号群で構成されることを特徴とする電圧制御発振器。
【請求項23】
請求項22において、
上記共振回路は、インダクタと容量で構成されるLC共振回路であって、
上記第2の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を連続的に変化させ、
上記第3の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を段階的に変化させることを特徴とする電圧制御発振器。
【請求項24】
請求項23において、
上記負性コンダクタンス制御信号群に入力される制御信号は、
上記第3の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記負性コンダクタンス生成回路が生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。
【請求項25】
請求項24において、
上記負性コンダクタンス生成回路は、
第1のPMOSトランジスタと第2のPMOSトランジスタで構成される第1の負性コンダクタンス生成部と、
第1のNPNトランジスタと第2のNPNトランジスタで構成される第2の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第1のPMOSトランジスタと上記第2のPMOSトランジスタはソース電極が共通化されて第1の電圧端子に接続され、
上記第1のPMOSトランジスタのドレイン電極は上記第2のPMOSトランジスタのゲート電極に接続され、
上記第2のPMOSトランジスタのドレイン電極は上記第1のPMOSトランジスタのゲート電極に接続され、
上記第1のNPNトランジスタと上記第2のNPNトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第2の電圧端子に接続され、
上記第1のNPNトランジスタのコレクタ電極は第1の容量結合用容量を介して上記第2のNPNトランジスタのベース電極に接続され、
上記第2のNPNトランジスタのコレクタ電極は第2の容量結合用容量を介して上記第1のNPNトランジスタのベース電極に接続され、
上記第1のPMOSトランジスタのドレイン電極は上記第1のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第1の電極に接続され、
上記第2のPMOSトランジスタのドレイン電極は上記第2のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第2の電極に接続され、
上記負性コンダクタンス制御信号群に入力される制御信号により、上記第1の負性コンダクタンス生成部の生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。
【請求項26】
請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1のK個(Kは正の整数)の負性コンダクタンス制御用PMOSトランジスタが接続され、
上記第1のK個の負性コンダクタンス制御用PMOSトランジスタのゲート電極とドレイン電極の間に第1のスイッチが接続され、ゲート電極とソース電極の間に第2のスイッチが接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2のK個(Kは正の整数)の負性コンダクタンス制御用PMOSトランジスタが接続され、
上記第2のK個の負性コンダクタンス制御用PMOSトランジスタのゲート電極とドレイン電極の間に第3のスイッチが接続され、ゲート電極とソース電極の間に第4のスイッチが接続され、
上記負性コンダクタンス制御信号群により上記第1から第4のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項27】
請求項26において、
上記第1から第4のスイッチは、PMOSトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項28】
請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1の負性コンダクタンス制御用ダイオードと第5のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2の負性コンダクタンス制御用ダイオードと第6のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記負性コンダクタンス制御信号群により上記第5から第6のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項29】
請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1の負性コンダクタンス制御用抵抗器と第7のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2の負性コンダクタンス制御用抵抗器と第8のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記負性コンダクタンス制御信号群により上記第7から第8のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項30】
発振するために必要な利得を生成する利得生成回路と、
第4の周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。
【請求項31】
請求項30において、
上記第4の周波数制御信号群は、
上記共振回路の共振周波数を連続的に変化させるための第5の周波数制御信号群と、
上記共振回路の共振周波数を段階的に変化させるための第6の周波数制御信号群で構成されることを特徴とする電圧制御発振器。
【請求項32】
請求項31において、
上記共振回路は、インダクタと容量で構成されるLC共振回路であって、
上記第5の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を連続的に変化させ、
上記第6の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を段階的に変化させることを特徴とする電圧制御発振器。
【請求項33】
請求項31において、
上記インピーダンス制御信号群は、
上記第6の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。
【請求項34】
請求項32において、
上記負性コンダクタンス生成回路は、
第3のPMOSトランジスタと第4のPMOSトランジスタで構成される第3の負性コンダクタンス生成部と、
第3のNPNトランジスタと第4のNPNトランジスタで構成される第4の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第3のPMOSトランジスタと上記第4のPMOSトランジスタはソース電極が共通化されて第1の電圧端子に接続され、
上記第3のPMOSトランジスタのドレイン電極は上記第4のPMOSトランジスタのゲート電極に接続され、
上記第4のPMOSトランジスタのドレイン電極は上記第3のPMOSトランジスタのゲート電極に接続され、
上記第3のNPNトランジスタと上記第4のNPNトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第2の電圧端子に接続され、
上記第3のNPNトランジスタのコレクタ電極は第3の容量結合用容量を介して上記第4のNPNトランジスタのベース電極に接続され、
上記第4のNPNトランジスタのコレクタ電極は第4の容量結合用容量を介して上記第3のNPNトランジスタのベース電極に接続され、
上記第3のPMOSトランジスタのドレイン電極は上記第3のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第3の電極に接続され、
上記第4のPMOSトランジスタのドレイン電極は上記第4のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第4の電極に接続されることを特徴とする電圧制御発振器。
【請求項35】
請求項34において、
上記インピーダンス制御回路は、
ソース電極が共通化されて第1の電圧端子に接続され、ドレイン電極が共通化されて上記共振回路の第5の電極に接続されたK個(Kは正の整数)のインピーダンス制御用PMOSトランジスタを具備して成り、
上記K個のインピーダンス制御用PMOSトランジスタのそれぞれのゲート電極とドレイン電極の間に第9のスイッチが接続され、
上記K個のインピーダンス制御用PMOSトランジスタのそれぞれのゲート電極とソース電極の間に第10のスイッチが接続され、
上記インピーダンス制御信号群により上記第9から第10のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項36】
請求項35において、
上記第9から第10のスイッチは、PMOSトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項37】
請求項34において、
上記インピーダンス制御回路は、
第1のインピーダンス制御用ダイオードと第11のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記インピーダンス制御信号群により上記第11のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項38】
請求項34において、
上記インピーダンス制御回路は、
第1のインピーダンス制御用抵抗器と第12のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記インピーダンス制御信号群により上記第12のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項39】
アンテナによって受信された受信信号を増幅する低雑音増幅器と、
上記低雑音増幅器の出力信号の周波数を変換するミキサと、
周波数変換のための局部発振信号を生成して上記ミキサに出力する発振器と、
上記ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、
送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調回路と、
上記変調回路が出力する直交する2個の信号を上記発振器が出力する上記局部発振信号を用いて直交変調信号を出力する直交変調器と、
上記直交変調信号を増幅する電力増幅器と、
受信時に上記アンテナからの上記受信信号を上記低雑音増幅器に供給し、送信時に上記電力増幅器が出力する上記直交変調信号を上記アンテナに供給するスイッチを具備して成り、
上記発振器は、
発振するために必要な利得を生成する利得生成回路と、
周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする情報機器。
【請求項40】
請求項39において、
上記低雑音増幅器と、上記ミキサと、上記発振器と、上記復調回路と、上記変調回路と、上記直交変調器とを具備して成る送受信回路は、半導体装置として構成されていることを特徴とする情報機器。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
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【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【公開番号】特開2007−267353(P2007−267353A)
【公開日】平成19年10月11日(2007.10.11)
【国際特許分類】
【出願番号】特願2006−275445(P2006−275445)
【出願日】平成18年10月6日(2006.10.6)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年10月11日(2007.10.11)
【国際特許分類】
【出願日】平成18年10月6日(2006.10.6)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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