送信装置
【課題】スルーレートを改善することができる送信装置を提供する。
【解決手段】送信装置１は、データ変換回路１１，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２を備える。駆動回路２０は、ＥＮ信号が非有意値であるときにスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０およびスイッチＳＷ４０をオン状態とし、ＤＩＮ信号がＨレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、ＤＩＮ信号がＬレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【解決手段】送信装置１は、データ変換回路１１，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２を備える。駆動回路２０は、ＥＮ信号が非有意値であるときにスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０およびスイッチＳＷ４０をオン状態とし、ＤＩＮ信号がＨレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、ＤＩＮ信号がＬレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送信する送信装置に関するものである。
【背景技術】
【０００２】
抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する方式としては、小振幅差動信号方式（ＬＶＤＳ: Low-Voltage Differential Signaling）が知られている。ＬＶＤＳは、ＩＥＥＥ Ｐ１５９６.３ として規格化されており、一般に高速・低消費電力・低ノイズでデジタル信号を送受信することができるとされている。
【０００３】
ＬＶＤＳにおいて用いられる送信装置は、差動伝送線路に接続される第１出力端子および第２出力端子を有しており、送信すべきデジタル信号がＨレベルであるときに第１出力端子から差動伝送線路を経て第２出力端子へ流れる電流信号を出力し、送信すべきデジタル信号がＬレベルであるときに第２出力端子から差動伝送線路を経て第１出力端子へ流れる電流信号を出力する。
【０００４】
ＬＶＤＳでは、デジタル信号に加えてクロック信号をも送信する場合には、デジタル信号送信用の差動伝送線路とは別にクロック信号送信用の差動伝送線路を用いる必要がある。これに対して、共通の差動伝送線路を用いてデジタル信号およびクロック信号の双方を送信する技術が知られている（特許文献１および非特許文献１を参照）。
【０００５】
特許文献１および非特許文献１に記載されている技術は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する点でＬＶＤＳと同様であるが、そのデジタル信号の一定のビット数を送受信する毎に電流信号の出力値を大きくすることでクロック信号をも送受信する。すなわち、送信装置は２値の差動出力レベルを有している。受信装置は、抵抗終端された一対の差動伝送線路の間の電圧を検出し、その電圧の絶対値が所定値より小さいときにはデジタル信号と判断し、その電圧の絶対値が所定値より大きいときにはクロック信号と判断する。この技術を用いれば、差動伝送線路の本数を低減することができる。
【特許文献１】国際公開第２００７／０１３７１８号パンフレット
【非特許文献１】M. Park, et al, “AnAdvanced Intra-Panel Interface (AiPi) with Clock Embedded Multi-LevelPoint-to-Point Differential Signaling for Large-Sized TFT-LCD Applications,” SIDDIGEST, 43.3, pp.1502-1505 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する従来の送信装置は、大きい差動出力レベルの電流信号を出力するために、大きなサイズのトランジスタを含むバッファ回路を備えていて、電流信号の出力のスルーレートが遅い。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であってスルーレートを改善することができる送信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明の送信装置は、抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を大きくする送信装置であって、以下のような主出力バッファ回路，副出力バッファ回路および駆動回路を備えることを特徴とする。
【０００９】
主出力バッファ回路は、第１ノードと第１出力端子との間に設けられたスイッチＳＷ１１と、第１ノードと第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと第１出力端子との間に設けられたスイッチＳＷ２１と、第２ノードと第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、第１ノードが第１基準電位に接続され、第２ノードが第２基準電位に接続される。
【００１０】
副出力バッファ回路は、第３ノードと第１出力端子との間に設けられたスイッチＳＷ３１と、第３ノードと第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと第１出力端子との間に設けられたスイッチＳＷ４１と、第４ノードと第２出力端子との間に設けられたスイッチＳＷ４２と、第３ノードと第１基準電位との間に設けられたスイッチＳＷ３０と、第４ノードと第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される。
【００１１】
駆動回路は、デジタル信号がＨレベルであるときにスイッチＳＷ１１及びＳＷ２２をオン状態とするとともにスイッチＳＷ１２及びＳＷ２１をオフ状態とし、デジタル信号がＬレベルであるときにスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともにスイッチＳＷ１２及びＳＷ２１をオン状態とする。駆動回路は、ＥＮ信号が非有意値であるときにスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。また、駆動回路は、デジタル信号がＨレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、デジタル信号がＬレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００１２】
第２の発明の送信装置は、抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を大きくする送信装置であって、以下のような主出力バッファ回路，副出力バッファ回路，主駆動回路および副駆動回路を備えることを特徴とする。
【００１３】
主出力バッファ回路および副出力バッファ回路それぞれは、上述したものと同様のものである。
【００１４】
主駆動回路は、デジタル信号がＨレベルであるときにスイッチＳＷ１１及びＳＷ２２をオン状態とするとともにスイッチＳＷ１２及びＳＷ２１をオフ状態とし、デジタル信号がＬレベルであるときにスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともにスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００１５】
副駆動回路は、ＥＮ信号が非有意値であるときにスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。また、副駆動回路は、ＥＮ信号が有意値である期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、ＰＯＬ信号がＬレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００１６】
第１または第２の発明において、副出力バッファ回路は、第３ノードに接続された容量素子と、第４ノードに接続された容量素子と、を更に含むのが好適である。
【００１７】
ここで、第１基準電位および第２基準電位は互いに異なっていて、例えば、一方が電源電位であり、他方が接地電位である。主出力バッファ回路に含まれるスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２、ならびに、副出力バッファ回路に含まれるスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０は、ＭＯＳトランジスタにより構成されるのが好適である。第１ノードと第１基準電位との間、第２ノードと第２基準電位との間、第３ノードと第１基準電位との間、および、第４ノードと第２基準電位との間それぞれには、上記のスイッチとは別のトランジスタからなるスイッチが設けられていてもよい。主出力バッファ回路に対して、副出力バッファ回路は、相似の回路構成となっているのが好適であり、対応するトランジスタのサイズがＫ倍（Ｋは値１を超える一定値）であるのが好適である。駆動回路，主駆動回路および副駆動回路それぞれは論理回路等を含んで構成され得る。
【発明の効果】
【００１８】
本発明に係る送信装置は、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であって、スルーレートを改善することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、第１比較例の送信装置１Ａの構成と対比しつつ第１実施形態の送信装置１の構成を説明し、また、第２比較例の送信装置２Ａの構成と対比しつつ第２実施形態の送信装置２の構成を説明する。
【００２０】
（第１比較例）
【００２１】
図１は、第１比較例の送信装置１Ａの概略構成図である。第１比較例の送信装置１Ａは、データ変換回路１１，駆動回路２０Ａ，主出力バッファ回路３１および副出力バッファ回路３２を備える。
【００２２】
データ変換回路１１は、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に駆動回路２０Ａへ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１１は、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。
【００２３】
ＥＮ信号が有意値として出力される時間は、ＤＩＮ信号の各ビットが出力される時間と等しい。ＥＮ信号が有意値として出力されている期間では、その直前の期間に出力されているＤＩＮ信号と同じ値がＤＩＮ信号として出力される。ＥＮ信号が有意値として出力されている期間の直後の期間ではＤＩＮ信号は同じ値を出力する場合と反転の値を出力する場合の両方があり得る。このＥＮ信号がクロック信号を表す。
【００２４】
駆動回路２０Ａは、データ変換回路１１から出力されるＤＩＮ信号およびＥＮ信号を受けて、主出力バッファ回路３１および副出力バッファ回路３２を駆動するための信号を出力する。主出力バッファ回路３１および副出力バッファ回路３２は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを共有し、駆動回路２０Ａから出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号およびＣＴＲＬｎ信号が含まれる。また、副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号，ＣＴＲＬｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００２５】
図２は、第１比較例の送信装置１Ａの要部構成図である。この図には、駆動回路２０Ａ，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。
【００２６】
主出力バッファ回路３１は、スイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。
【００２７】
スイッチＳＷ１１は、第１ノードＮ１と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ１２は、第１ノードＮ１と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ１０およびスイッチＳＷ１３は、互いに直列的に接続されて第１ノードＮ１と第１基準電位（電源電位）との間に設けられている。
【００２８】
スイッチＳＷ２１は、第２ノードＮ２と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ２２は、第２ノードＮ２と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ２０およびスイッチＳＷ２３は、互いに直列的に接続されて第２ノードＮ２と第２基準電位（接地電位）との間に設けられている。
【００２９】
スイッチＳＷ１１及びＳＷ２２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ１２及びＳＷ２１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ１０及びＳＷ２０は、動作時には常にオン状態に設定される。スイッチＳＷ１３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ２３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。なお、主出力バッファ回路３１では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。
【００３０】
副出力バッファ回路３２は、スイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３は、主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３と比べてゲート幅が大きいＭＯＳトランジスタにより構成される。
【００３１】
スイッチＳＷ３１は、第３ノードＮ３と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ３２は、第３ノードＮ３と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ３０およびスイッチＳＷ３３は、互いに直列的に接続されて第３ノードＮ３と第１基準電位（電源電位）との間に設けられている。
【００３２】
スイッチＳＷ４１は、第４ノードＮ４と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ４２は、第４ノードＮ４と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ４０およびスイッチＳＷ４３は、互いに直列的に接続されて第４ノードＮ４と第２基準電位（接地電位）との間に設けられている。
【００３３】
スイッチＳＷ３１及びＳＷ４２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３２及びＳＷ４１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３０及びＳＷ４０は、ＥＮ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ４３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。また、主出力バッファ回路３１と同様に、副出力バッファ回路３２では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。
【００３４】
駆動回路２０Ａは、バッファＢＵＦｐおよびバッファＢＵＦｎを含む。バッファＢＵＦｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬｐ信号を出力する。バッファＢＵＦｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬｎ信号を出力する。駆動回路２０Ａは、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬｐ信号をＨレベルとしてスイッチＳＷ１１，ＳＷ２２，ＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬｎ信号をＬレベルとしてスイッチＳＷ１２，ＳＷ２１，ＳＷ３２及びＳＷ４１をオフ状態とする。駆動回路２０Ａは、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬｐ信号をＬレベルとしてスイッチＳＷ１１，ＳＷ２２，ＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬｎ信号をＨレベルとしてスイッチＳＷ１２，ＳＷ２１，ＳＷ３２及びＳＷ４１をオン状態とする。また、駆動回路２０Ａは、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とする。
【００３５】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００３６】
副出力バッファ回路３２では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００３７】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。一方、ＥＮ信号が有意値であるとき、第３ノードＮ３は、スイッチＳＷ３０とスイッチＳＷ３３とを介して第１基準電位と接続されるとともに、第４ノードＮ４は、スイッチＳＷ４０とスイッチＳＷ４３とを介して第２基準電位と接続される。
【００３８】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。
【００３９】
図３は、第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。第１比較例の送信装置１Ａでは、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００４０】
このような第１比較例の送信装置１Ａでは、主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。しかし、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられ、また、これらのスイッチを駆動するための駆動回路２０Ａに含まれるバッファＢＵＦｐ及びＢＵＦｎもサイズが大きいものが用いられる。
【００４１】
ところで、図２中に示されるように、第３ノードＮ３には寄生容量Ｃｐ３が存在し、第４ノードＮ４には寄生容量Ｃｐ４が存在する。また、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されないものの、スイッチＳＷ３１及びＳＷ３２のうち何れか一方のスイッチがオン状態にあり、スイッチＳＷ４１及びＳＷ４２のうち何れか一方のスイッチがオン状態にある。
【００４２】
したがって、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、スイッチＳＷ３１及びＳＷ３２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、スイッチＳＷ４１及びＳＷ４２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、これらのスイッチの先にある寄生容量Ｃｐ３及び寄生容量Ｃｐ４が、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮに付加されていることになる。そして、これらの容量は無視し得ないほど大きい場合がある。このことから、第１比較例の送信装置１Ａでは、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが悪い場合がある。
【００４３】
（第１実施形態）
【００４４】
図４は、第１実施形態の送信装置１の概略構成図である。第１実施形態の送信装置１は、データ変換回路１１，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２を備える。第１実施形態の送信装置１に含まれるデータ変換回路１１，主出力バッファ回路３１および副出力バッファ回路３２は、第１比較例の送信装置１Ａに含まれるものと同様の構成を有する。第１比較例の送信装置１Ａの構成と比較すると、第１実施形態の送信装置１は、駆動回路２０Ａに替えて駆動回路２０を備える点で相違する。
【００４５】
駆動回路２０は、データ変換回路１１から出力されるＤＩＮ信号およびＥＮ信号を受けて、主出力バッファ回路３１および副出力バッファ回路３２を駆動するための信号を出力する。主出力バッファ回路３１および副出力バッファ回路３２は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを共有し、駆動回路２０から出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ１ｐ信号およびＣＴＲＬ１ｎ信号が含まれる。また、副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ２ｐ信号，ＣＴＲＬ２ｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００４６】
図５は、第１実施形態の送信装置１の要部構成図である。この図には、駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第１比較例の場合と同じである。
【００４７】
駆動回路２０は、バッファＢＵＦｐおよびバッファＢＵＦｎに加えて、論理積ゲートＡＮＤｐおよび論理積ゲートＡＮＤｎを含む。バッファＢＵＦｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬ１ｐ信号を出力する。バッファＢＵＦｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬ２ｎ信号を出力する。論理積ゲートＡＮＤｐは、ＣＴＲＬ１ｐ信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｐ信号として出力する。論理積ゲートＡＮＤｎは、ＣＴＲＬ１ｎ信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｎ信号として出力する。
【００４８】
駆動回路２０は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬ１ｐ信号をＨレベルとしてスイッチＳＷ１１及びＳＷ２２をオン状態とするとともに、ＣＴＲＬ１ｎ信号をＬレベルとしてスイッチＳＷ１２及びＳＷ２１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬ１ｐ信号をＬレベルとしてスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに、ＣＴＲＬ１ｎ信号をＨレベルとしてスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００４９】
駆動回路２０は、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号およびＣＴＲＬ２ｎ信号をＬレベルとして、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とする。駆動回路２０は、ＥＮ信号が有意値であるときに、スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。
【００５０】
また、駆動回路２０は、ＤＩＮ信号がＨレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ３２及びＳＷ４１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００５１】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００５２】
副出力バッファ回路３２では、ＤＩＮ信号がＨレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＤＩＮ信号がＬレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００５３】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。また、ＥＮ信号が非有意値であるとき、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２はオフ状態となる。
【００５４】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。
【００５５】
図６は、第１実施形態の送信装置１における各信号のタイミングチャートである。第１実施形態の送信装置１では、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００５６】
特に、第１実施形態の送信装置１では、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の何れもＬレベルであり、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２がオフ状態となっている。このことから、これらのスイッチのドレイン・ゲート間の容量や寄生容量Ｃｐ３，Ｃｐ４が無視し得ないほど大きい場合であっても、主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが良好なものとなる。
【００５７】
（第１実施形態の変形例）
【００５８】
図７は、第１実施形態の変形例の送信装置１ａの概略構成図である。第１実施形態の変形例の送信装置１ａは、データ変換回路１１，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２ａを備える。前の第１実施形態の送信装置１の構成と比較すると、この変形例の送信装置１ａは、副出力バッファ回路３２に替えて副出力バッファ回路３２ａを備える点で相違する。
【００５９】
図８は、第１実施形態の変形例の送信装置１ａの要部構成図である。この図には、駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２ａそれぞれの回路図が示されている。副出力バッファ回路３２ａは、図５中の副出力バッファ回路３２の構成に加えて、第３ノードＮ３に接続された容量素子Ｃ３と、第４ノードＮ４に接続された容量素子Ｃ４とを更に含む。
【００６０】
容量素子Ｃ３，Ｃ４は、ＭＯＳトランジスタのソース端子とドレイン端子とが短絡されて構成されるものであってもよい。この場合、容量素子Ｃ３を構成するＭＯＳトランジスタのゲート端子は第３ノードＮ３に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第２基準電位に接続される。また、容量素子Ｃ４を構成するＭＯＳトランジスタのゲート端子は第４ノードＮ４に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第１基準電位に接続される。
【００６１】
第１実施形態の変形例の送信装置１ａにおける各信号のタイミングチャートは図６と同様である。ただし、この変形例の送信装置１ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、図５の構成のものと比べて以下のような動作上の特徴を有する。
【００６２】
容量素子Ｃ３，Ｃ４が設けられていない図５の構成のものでは、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮの負荷容量が寄生容量Ｃｐ３，Ｃｐ４と比べて非常に大きいことから、ＤＩＮ信号がＨレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３１、ＳＷ４２のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３１、ＳＷ４２を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。さらに、ＤＩＮ信号がＬレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３２、ＳＷ４１のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３２、ＳＷ４１を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。
【００６３】
これに対して、この変形例の送信装置１ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、ＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるときの第３ノードＮ３および第４ノードＮ４それぞれの電位が安定するので、副出力バッファ回路３２ａに含まれるスイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２のうちオン状態にあるスイッチのドレイン・ソース間の電位差が安定的に維持され、副出力バッファ回路３２から電流信号が出力される際のスルーレートが良好なものとなる。
【００６４】
（第２比較例）
【００６５】
図９は、第２比較例の送信装置２Ａの概略構成図である。第２比較例の送信装置２Ａは、データ変換回路１２，主駆動回路２１，副駆動回路２２Ａ，主出力バッファ回路３１および副出力バッファ回路３２を備える。第２比較例の送信装置２Ａに含まれる主出力バッファ回路３１および副出力バッファ回路３２は、第１比較例の送信装置１Ａに含まれるものと同様の構成を有する。第１比較例の送信装置１Ａの構成と比較すると、第２比較例の送信装置２Ａは、データ変換回路１１に替えてデータ変換回路１２を備える点で相違し、駆動回路２０Ａに替えて主駆動回路２１および副駆動回路２２Ａを備える点で相違する。
【００６６】
データ変換回路１２は、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に主駆動回路２１へ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１２は、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。
【００６７】
ＥＮ信号が有意値として出力される時間は、ＤＩＮ信号の各ビットが出力される時間と等しい。ＥＮ信号が有意値として出力されている期間では、その直前の期間に出力されているＤＩＮ信号と同じ値がＤＩＮ信号として出力される。ＥＮ信号が有意値として出力されている期間の直後の期間ではＤＩＮ信号は同じ値を出力する場合と反転の値を出力する場合の両方があり得る。このＥＮ信号がクロック信号を表す。
【００６８】
また、データ変換回路１２は、入力されるパラレルのデジタル信号Ｄparaを受けてＰＯＬ信号を副駆動回路２２Ａへ出力する。このＰＯＬ信号は、ＥＮ信号が有意値である期間までに既にレベルが確定されている。そのレベルは、ＥＮ信号が有意値である期間に出力されるＤＩＮ信号のレベルと等しい。
【００６９】
主駆動回路２１は、データ変換回路１２から出力されるＤＩＮ信号を受けて、主出力バッファ回路３１を駆動するための信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ１ｐ信号およびＣＴＲＬ１ｎ信号が含まれる。
【００７０】
副駆動回路２２Ａは、データ変換回路１２から出力されるＥＮ信号およびＰＯＬ信号を受けて、副出力バッファ回路３２を駆動するための信号を出力する。副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ２ｐ信号，ＣＴＲＬ２ｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００７１】
図１０は、第２比較例の送信装置２Ａの要部構成図である。この図には、主駆動回路２１，副駆動回路２２Ａ，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第１比較例の場合と同じである。
【００７２】
主駆動回路２１は、バッファＢＵＦ１ｐおよびバッファＢＵＦ１ｎを含む。バッファＢＵＦ１ｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬ１ｐ信号を出力する。バッファＢＵＦ１ｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬ１ｎ信号を出力する。主駆動回路２１は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬ１ｐ信号をＨレベルとしてスイッチＳＷ１１及びＳＷ２２をオン状態とするとともに、ＣＴＲＬ１ｎ信号をＬレベルとしてスイッチＳＷ１２及びＳＷ２１をオフ状態とする。主駆動回路２１は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬ１ｐ信号をＬレベルとしてスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに、ＣＴＲＬ１ｎ信号をＨレベルとしてスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００７３】
副駆動回路２２Ａは、バッファＢＵＦ２ｐおよびバッファＢＵＦ２ｎを含む。バッファＢＵＦ２ｐは、入力されるＰＯＬ信号のレベルと同じレベルのＣＴＲＬ２ｐ信号を出力する。バッファＢＵＦ２ｎは、入力されるＰＯＬ信号のレベルに対して論理反転したレベルのＣＴＲＬ２ｎ信号を出力する。副駆動回路２２Ａは、ＰＯＬ信号がＨレベルであるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ３２及びＳＷ４１をオフ状態とする。副駆動回路２２Ａは、ＰＯＬ信号がＬレベルであるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ３２及びＳＷ４１をオン状態とする。また、副駆動回路２２Ａは、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とする。
【００７４】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００７５】
副出力バッファ回路３２では、ＰＯＬ信号がＨレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＰＯＬ信号がＬレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００７６】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。一方、ＥＮ信号が有意値であるとき、第３ノードＮ３は、スイッチＳＷ３０とスイッチＳＷ３３とを介して第１基準電位と接続されるとともに、第４ノードＮ４は、スイッチＳＷ４０とスイッチＳＷ４３とを介して第２基準電位と接続される。
【００７７】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＰＯＬ信号のレベルによって異なる。
【００７８】
図１１は、第２比較例の送信装置２Ａにおける各信号のタイミングチャートである。第２比較例の送信装置２Ａでは、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、ＰＯＬ信号のレベルがＤＩＮ信号のレベルに等しく、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００７９】
この第２比較例の送信装置２Ａでは、主出力バッファ回路３１を駆動する主駆動回路２１とは別に、副出力バッファ回路３２を駆動する副駆動回路２２Ａが設けられている。主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。したがって、主出力バッファ回路３１を駆動する主駆動回路２１に含まれるバッファＢＵＦ１ｐ及びＢＵＦ１ｎは、サイズが小さいもので充分であるから、消費電力が低減される。
【００８０】
一方、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられる。
【００８１】
しかし、副出力バッファ回路３２では、ＥＮ信号が有意値となる前にＰＯＬ信号のレベルが確定することでスイッチＳＷ３１，ＳＷ３２，ＳＷ４１およびＳＷ４２の状態も確定していて、ＥＮ信号が有意値となってスイッチＳＷ３０およびＳＷ４０がオン状態となることで電流信号が出力される。
【００８２】
したがって、副出力バッファ回路３２を駆動する副駆動回路２２Ａに含まれるバッファＢＵＦ２ｐ及びＢＵＦ２ｎは、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の出力レベルを高速に遷移させる必要がないので、サイズが小さいもので充分である。また、バッファＢＵＦ２ｐ及びＢＵＦ２ｎは、出力レベルを遷移させる回数が少なくてよい。したがって、バッファＢＵＦ２ｐ及びＢＵＦ２ｎの消費電力が低減される。
【００８３】
しかし、第１比較例の場合と同様に、この第２比較例の送信装置２Ａにおいても、図１０中に示されるように、第３ノードＮ３には寄生容量Ｃｐ３が存在し、第４ノードＮ４には寄生容量Ｃｐ４が存在する。また、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されないものの、スイッチＳＷ３１及びＳＷ３２のうち何れか一方のスイッチがオン状態にあり、スイッチＳＷ４１及びＳＷ４２のうち何れか一方のスイッチがオン状態にある。
【００８４】
したがって、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、スイッチＳＷ３１及びＳＷ３２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、スイッチＳＷ４１及びＳＷ４２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、これらのスイッチの先にある寄生容量Ｃｐ３及び寄生容量Ｃｐ４が、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮに付加されていることになる。そして、これらの容量は無視し得ないほど大きい場合がある。このことから、第２比較例の送信装置２Ａでも、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが悪い場合がある。
【００８５】
（第２実施形態）
【００８６】
図１２は、第２実施形態の送信装置２の概略構成図である。第２実施形態の送信装置２は、データ変換回路１２，主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２を備える。第２実施形態の送信装置２に含まれるデータ変換回路１２，主駆動回路２１，主出力バッファ回路３１および副出力バッファ回路３２は、第２比較例の送信装置２Ａに含まれるものと同様の構成を有する。第２比較例の送信装置２Ａの構成と比較すると、第２実施形態の送信装置２は、副駆動回路２２Ａに替えて副駆動回路２２を備える点で相違する。
【００８７】
図１３は、第２実施形態の送信装置２の要部構成図である。この図には、主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主駆動回路２１，主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第１比較例の場合と同じである。
【００８８】
副駆動回路２２は、バッファＢＵＦ２ｐおよびバッファＢＵＦ２ｎに加えて、論理積ゲートＡＮＤｐおよび論理積ゲートＡＮＤｎを含む。バッファＢＵＦ２ｐは、入力されるＰＯＬ信号のレベルと同じレベルの信号を出力する。バッファＢＵＦ２ｎは、入力されるＰＯＬ信号のレベルに対して論理反転したレベルの信号を出力する。論理積ゲートＡＮＤｐは、バッファＢＵＦ２ｐから出力された信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｐ信号として出力する。論理積ゲートＡＮＤｎは、バッファＢＵＦ２ｎから出力された信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｎ信号として出力する。
【００８９】
副駆動回路２２は、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号およびＣＴＲＬ２ｎ信号をＬレベルとして、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とする。副駆動回路２２は、ＥＮ信号が有意値であるときに、スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。
【００９０】
また、副駆動回路２２は、ＰＯＬ信号がＨレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ３２及びＳＷ４１をオフ状態とする。副駆動回路２２は、ＰＯＬ信号がＬレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００９１】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００９２】
副出力バッファ回路３２では、ＰＯＬ信号がＨレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＰＯＬ信号がＬレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００９３】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。また、ＥＮ信号が非有意値であるとき、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２はオフ状態となる。
【００９４】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。
【００９５】
図１４は、第２実施形態の送信装置２における各信号のタイミングチャートである。第２実施形態の送信装置２では、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００９６】
特に、第２実施形態の送信装置２では、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の何れもＬレベルであり、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２がオフ状態となっている。このことから、これらのスイッチのドレイン・ゲート間の容量や寄生容量Ｃｐ３，Ｃｐ４が無視し得ないほど大きい場合であっても、主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが良好なものとなる。
【００９７】
また、第２実施形態の送信装置２では、主出力バッファ回路３１を駆動する主駆動回路２１とは別に、副出力バッファ回路３２を駆動する副駆動回路２２が設けられている。主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。したがって、主出力バッファ回路３１を駆動する主駆動回路２１に含まれるバッファＢＵＦ１ｐ及びＢＵＦ１ｎは、サイズが小さいもので充分であるから、消費電力が低減される。
【００９８】
一方、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられる。
【００９９】
しかし、副出力バッファ回路３２では、ＥＮ信号が有意値となる前にＰＯＬ信号のレベルが確定することでスイッチＳＷ３１，ＳＷ３２，ＳＷ４１およびＳＷ４２の状態も確定していて、ＥＮ信号が有意値となってスイッチＳＷ３０およびＳＷ４０がオン状態となることで電流信号が出力される。
【０１００】
したがって、副出力バッファ回路３２を駆動する副駆動回路２２に含まれるバッファＢＵＦ２ｐ及びＢＵＦ２ｎは、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の出力レベルを高速に遷移させる必要がないので、サイズが小さいもので充分である。また、バッファＢＵＦ２ｐ及びＢＵＦ２ｎは、出力レベルを遷移させる回数が少なくてよい。したがって、バッファＢＵＦ２ｐ及びＢＵＦ２ｎの消費電力が低減される。
【０１０１】
（第２実施形態の変形例）
【０１０２】
図１５は、第２実施形態の変形例の送信装置２ａの概略構成図である。第２実施形態の送信装置２ａは、データ変換回路１２，主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２ａを備える。前の第２実施形態の送信装置２の構成と比較すると、この変形例の送信装置２ａは、副出力バッファ回路３２に替えて副出力バッファ回路３２ａを備える点で相違する。
【０１０３】
図１６は、第２実施形態の変形例の送信装置２ａの要部構成図である。この図には、主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２ａそれぞれの回路図が示されている。副出力バッファ回路３２ａは、図１３中の副出力バッファ回路３２の構成に加えて、第３ノードＮ３に接続された容量素子Ｃ３と、第４ノードＮ４に接続された容量素子Ｃ４とを更に含む。
【０１０４】
容量素子Ｃ３，Ｃ４は、ＭＯＳトランジスタのソース端子とドレイン端子とが短絡されて構成されるものであってもよい。この場合、容量素子Ｃ３を構成するＭＯＳトランジスタのゲート端子は第３ノードＮ３に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第２基準電位に接続される。また、容量素子Ｃ４を構成するＭＯＳトランジスタのゲート端子は第４ノードＮ４に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第１基準電位に接続される。
【０１０５】
第２実施形態の変形例の送信装置２ａにおける各信号のタイミングチャートは図１４と同様である。ただし、この変形例の送信装置２ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、図１３の構成のものと比べて以下のような動作上の特徴を有する。
【０１０６】
容量素子Ｃ３，Ｃ４が設けられていない図１３の構成のものでは、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮの負荷容量が寄生容量Ｃｐ３，Ｃｐ４と比べて非常に大きいことから、ＤＩＮ信号がＨレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３１、ＳＷ４２のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３１、ＳＷ４２を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。さらに、ＤＩＮ信号がＬレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３２、ＳＷ４１のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３２、ＳＷ４１を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。
【０１０７】
これに対して、この変形例の送信装置２ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、ＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるときの第３ノードＮ３および第４ノードＮ４それぞれの電位が安定するので、副出力バッファ回路３２ａに含まれるスイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２のうちオン状態にあるスイッチのドレイン・ソース間の電位差が安定的に維持され、副出力バッファ回路３２から電流信号が出力される際のスルーレートが良好なものとなる。
【図面の簡単な説明】
【０１０８】
【図１】第１比較例の送信装置１Ａの概略構成図である。
【図２】第１比較例の送信装置１Ａの要部構成図である。
【図３】第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。
【図４】第１実施形態の送信装置１の概略構成図である。
【図５】第１実施形態の送信装置１の要部構成図である。
【図６】第１実施形態の送信装置１における各信号のタイミングチャートである。
【図７】第１実施形態の変形例の送信装置１ａの概略構成図である。
【図８】第１実施形態の変形例の送信装置１ａの要部構成図である。
【図９】第２比較例の送信装置２Ａの概略構成図である。
【図１０】第２比較例の送信装置２Ａの要部構成図である 。
【図１１】第２比較例の送信装置２Ａにおける各信号のタイミングチャートである。
【図１２】第２実施形態の送信装置２の概略構成図である。
【図１３】第２実施形態の送信装置２の要部構成図である。
【図１４】第２実施形態の送信装置２における各信号のタイミングチャートである。
【図１５】第２実施形態の変形例の送信装置２ａの概略構成図である。
【図１６】第２実施形態の変形例の送信装置２ａの要部構成図である。
【符号の説明】
【０１０９】
１，１Ａ，１ａ，２，２Ａ，２ａ…送信装置、１１，１２…データ変換回路、２０，２０Ａ…駆動回路、２１…主駆動回路、２２，２２Ａ…副駆動回路、３１…主出力バッファ回路、３２，３２ａ…副出力バッファ回路。
【技術分野】
【０００１】
本発明は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送信する送信装置に関するものである。
【背景技術】
【０００２】
抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する方式としては、小振幅差動信号方式（ＬＶＤＳ: Low-Voltage Differential Signaling）が知られている。ＬＶＤＳは、ＩＥＥＥ Ｐ１５９６.３ として規格化されており、一般に高速・低消費電力・低ノイズでデジタル信号を送受信することができるとされている。
【０００３】
ＬＶＤＳにおいて用いられる送信装置は、差動伝送線路に接続される第１出力端子および第２出力端子を有しており、送信すべきデジタル信号がＨレベルであるときに第１出力端子から差動伝送線路を経て第２出力端子へ流れる電流信号を出力し、送信すべきデジタル信号がＬレベルであるときに第２出力端子から差動伝送線路を経て第１出力端子へ流れる電流信号を出力する。
【０００４】
ＬＶＤＳでは、デジタル信号に加えてクロック信号をも送信する場合には、デジタル信号送信用の差動伝送線路とは別にクロック信号送信用の差動伝送線路を用いる必要がある。これに対して、共通の差動伝送線路を用いてデジタル信号およびクロック信号の双方を送信する技術が知られている（特許文献１および非特許文献１を参照）。
【０００５】
特許文献１および非特許文献１に記載されている技術は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する点でＬＶＤＳと同様であるが、そのデジタル信号の一定のビット数を送受信する毎に電流信号の出力値を大きくすることでクロック信号をも送受信する。すなわち、送信装置は２値の差動出力レベルを有している。受信装置は、抵抗終端された一対の差動伝送線路の間の電圧を検出し、その電圧の絶対値が所定値より小さいときにはデジタル信号と判断し、その電圧の絶対値が所定値より大きいときにはクロック信号と判断する。この技術を用いれば、差動伝送線路の本数を低減することができる。
【特許文献１】国際公開第２００７／０１３７１８号パンフレット
【非特許文献１】M. Park, et al, “AnAdvanced Intra-Panel Interface (AiPi) with Clock Embedded Multi-LevelPoint-to-Point Differential Signaling for Large-Sized TFT-LCD Applications,” SIDDIGEST, 43.3, pp.1502-1505 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する従来の送信装置は、大きい差動出力レベルの電流信号を出力するために、大きなサイズのトランジスタを含むバッファ回路を備えていて、電流信号の出力のスルーレートが遅い。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であってスルーレートを改善することができる送信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明の送信装置は、抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を大きくする送信装置であって、以下のような主出力バッファ回路，副出力バッファ回路および駆動回路を備えることを特徴とする。
【０００９】
主出力バッファ回路は、第１ノードと第１出力端子との間に設けられたスイッチＳＷ１１と、第１ノードと第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと第１出力端子との間に設けられたスイッチＳＷ２１と、第２ノードと第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、第１ノードが第１基準電位に接続され、第２ノードが第２基準電位に接続される。
【００１０】
副出力バッファ回路は、第３ノードと第１出力端子との間に設けられたスイッチＳＷ３１と、第３ノードと第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと第１出力端子との間に設けられたスイッチＳＷ４１と、第４ノードと第２出力端子との間に設けられたスイッチＳＷ４２と、第３ノードと第１基準電位との間に設けられたスイッチＳＷ３０と、第４ノードと第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される。
【００１１】
駆動回路は、デジタル信号がＨレベルであるときにスイッチＳＷ１１及びＳＷ２２をオン状態とするとともにスイッチＳＷ１２及びＳＷ２１をオフ状態とし、デジタル信号がＬレベルであるときにスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともにスイッチＳＷ１２及びＳＷ２１をオン状態とする。駆動回路は、ＥＮ信号が非有意値であるときにスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。また、駆動回路は、デジタル信号がＨレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、デジタル信号がＬレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００１２】
第２の発明の送信装置は、抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を大きくする送信装置であって、以下のような主出力バッファ回路，副出力バッファ回路，主駆動回路および副駆動回路を備えることを特徴とする。
【００１３】
主出力バッファ回路および副出力バッファ回路それぞれは、上述したものと同様のものである。
【００１４】
主駆動回路は、デジタル信号がＨレベルであるときにスイッチＳＷ１１及びＳＷ２２をオン状態とするとともにスイッチＳＷ１２及びＳＷ２１をオフ状態とし、デジタル信号がＬレベルであるときにスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともにスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００１５】
副駆動回路は、ＥＮ信号が非有意値であるときにスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。また、副駆動回路は、ＥＮ信号が有意値である期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオン状態とするとともにスイッチＳＷ３２及びＳＷ４１をオフ状態とし、ＰＯＬ信号がＬレベルであってＥＮ信号が有意値であるときにスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともにスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００１６】
第１または第２の発明において、副出力バッファ回路は、第３ノードに接続された容量素子と、第４ノードに接続された容量素子と、を更に含むのが好適である。
【００１７】
ここで、第１基準電位および第２基準電位は互いに異なっていて、例えば、一方が電源電位であり、他方が接地電位である。主出力バッファ回路に含まれるスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２、ならびに、副出力バッファ回路に含まれるスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０は、ＭＯＳトランジスタにより構成されるのが好適である。第１ノードと第１基準電位との間、第２ノードと第２基準電位との間、第３ノードと第１基準電位との間、および、第４ノードと第２基準電位との間それぞれには、上記のスイッチとは別のトランジスタからなるスイッチが設けられていてもよい。主出力バッファ回路に対して、副出力バッファ回路は、相似の回路構成となっているのが好適であり、対応するトランジスタのサイズがＫ倍（Ｋは値１を超える一定値）であるのが好適である。駆動回路，主駆動回路および副駆動回路それぞれは論理回路等を含んで構成され得る。
【発明の効果】
【００１８】
本発明に係る送信装置は、共通の差動伝送線路を用いて２値の差動出力レベルを有する電流信号を出力する送信装置であって、スルーレートを改善することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、第１比較例の送信装置１Ａの構成と対比しつつ第１実施形態の送信装置１の構成を説明し、また、第２比較例の送信装置２Ａの構成と対比しつつ第２実施形態の送信装置２の構成を説明する。
【００２０】
（第１比較例）
【００２１】
図１は、第１比較例の送信装置１Ａの概略構成図である。第１比較例の送信装置１Ａは、データ変換回路１１，駆動回路２０Ａ，主出力バッファ回路３１および副出力バッファ回路３２を備える。
【００２２】
データ変換回路１１は、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に駆動回路２０Ａへ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１１は、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。
【００２３】
ＥＮ信号が有意値として出力される時間は、ＤＩＮ信号の各ビットが出力される時間と等しい。ＥＮ信号が有意値として出力されている期間では、その直前の期間に出力されているＤＩＮ信号と同じ値がＤＩＮ信号として出力される。ＥＮ信号が有意値として出力されている期間の直後の期間ではＤＩＮ信号は同じ値を出力する場合と反転の値を出力する場合の両方があり得る。このＥＮ信号がクロック信号を表す。
【００２４】
駆動回路２０Ａは、データ変換回路１１から出力されるＤＩＮ信号およびＥＮ信号を受けて、主出力バッファ回路３１および副出力バッファ回路３２を駆動するための信号を出力する。主出力バッファ回路３１および副出力バッファ回路３２は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを共有し、駆動回路２０Ａから出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号およびＣＴＲＬｎ信号が含まれる。また、副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬｐ信号，ＣＴＲＬｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００２５】
図２は、第１比較例の送信装置１Ａの要部構成図である。この図には、駆動回路２０Ａ，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。
【００２６】
主出力バッファ回路３１は、スイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。
【００２７】
スイッチＳＷ１１は、第１ノードＮ１と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ１２は、第１ノードＮ１と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ１０およびスイッチＳＷ１３は、互いに直列的に接続されて第１ノードＮ１と第１基準電位（電源電位）との間に設けられている。
【００２８】
スイッチＳＷ２１は、第２ノードＮ２と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ２２は、第２ノードＮ２と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ２０およびスイッチＳＷ２３は、互いに直列的に接続されて第２ノードＮ２と第２基準電位（接地電位）との間に設けられている。
【００２９】
スイッチＳＷ１１及びＳＷ２２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ１２及びＳＷ２１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ１０及びＳＷ２０は、動作時には常にオン状態に設定される。スイッチＳＷ１３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ２３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。なお、主出力バッファ回路３１では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。
【００３０】
副出力バッファ回路３２は、スイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３を含む。これらのスイッチは、トランジスタにより構成されるのが好適であり、特にＭＯＳトランジスタにより構成されるのが好適である。スイッチがＭＯＳトランジスタにより構成される場合には、該ＭＯＳトランジスタのゲート端子に入力される信号の値に応じて、該トランジスタがオン状態（開状態）およびオフ状態（閉状態）の何れかに設定される。副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３は、主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３と比べてゲート幅が大きいＭＯＳトランジスタにより構成される。
【００３１】
スイッチＳＷ３１は、第３ノードＮ３と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ３２は、第３ノードＮ３と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ３０およびスイッチＳＷ３３は、互いに直列的に接続されて第３ノードＮ３と第１基準電位（電源電位）との間に設けられている。
【００３２】
スイッチＳＷ４１は、第４ノードＮ４と第１出力端子ＯＵＴＰとの間に設けられている。スイッチＳＷ４２は、第４ノードＮ４と第２出力端子ＯＵＴＮとの間に設けられている。スイッチＳＷ４０およびスイッチＳＷ４３は、互いに直列的に接続されて第４ノードＮ４と第２基準電位（接地電位）との間に設けられている。
【００３３】
スイッチＳＷ３１及びＳＷ４２は、ＣＴＲＬｐ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３２及びＳＷ４１は、ＣＴＲＬｎ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３０及びＳＷ４０は、ＥＮ信号の値に応じてオン状態およびオフ状態の何れかに設定される。スイッチＳＷ３３は、動作時にはＢＩＡＳｐ信号により常にオン状態に設定される。また、スイッチＳＷ４３は、動作時にはＢＩＡＳｎ信号により常にオン状態に設定される。また、主出力バッファ回路３１と同様に、副出力バッファ回路３２では、このＢＩＡＳｐ信号及びＢＩＡＳｎ信号の電圧を調整することにより第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮの間に流れる電流量を調整することができる。
【００３４】
駆動回路２０Ａは、バッファＢＵＦｐおよびバッファＢＵＦｎを含む。バッファＢＵＦｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬｐ信号を出力する。バッファＢＵＦｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬｎ信号を出力する。駆動回路２０Ａは、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬｐ信号をＨレベルとしてスイッチＳＷ１１，ＳＷ２２，ＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬｎ信号をＬレベルとしてスイッチＳＷ１２，ＳＷ２１，ＳＷ３２及びＳＷ４１をオフ状態とする。駆動回路２０Ａは、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬｐ信号をＬレベルとしてスイッチＳＷ１１，ＳＷ２２，ＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬｎ信号をＨレベルとしてスイッチＳＷ１２，ＳＷ２１，ＳＷ３２及びＳＷ４１をオン状態とする。また、駆動回路２０Ａは、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とする。
【００３５】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００３６】
副出力バッファ回路３２では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００３７】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。一方、ＥＮ信号が有意値であるとき、第３ノードＮ３は、スイッチＳＷ３０とスイッチＳＷ３３とを介して第１基準電位と接続されるとともに、第４ノードＮ４は、スイッチＳＷ４０とスイッチＳＷ４３とを介して第２基準電位と接続される。
【００３８】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。
【００３９】
図３は、第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。第１比較例の送信装置１Ａでは、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００４０】
このような第１比較例の送信装置１Ａでは、主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。しかし、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられ、また、これらのスイッチを駆動するための駆動回路２０Ａに含まれるバッファＢＵＦｐ及びＢＵＦｎもサイズが大きいものが用いられる。
【００４１】
ところで、図２中に示されるように、第３ノードＮ３には寄生容量Ｃｐ３が存在し、第４ノードＮ４には寄生容量Ｃｐ４が存在する。また、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されないものの、スイッチＳＷ３１及びＳＷ３２のうち何れか一方のスイッチがオン状態にあり、スイッチＳＷ４１及びＳＷ４２のうち何れか一方のスイッチがオン状態にある。
【００４２】
したがって、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、スイッチＳＷ３１及びＳＷ３２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、スイッチＳＷ４１及びＳＷ４２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、これらのスイッチの先にある寄生容量Ｃｐ３及び寄生容量Ｃｐ４が、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮに付加されていることになる。そして、これらの容量は無視し得ないほど大きい場合がある。このことから、第１比較例の送信装置１Ａでは、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが悪い場合がある。
【００４３】
（第１実施形態）
【００４４】
図４は、第１実施形態の送信装置１の概略構成図である。第１実施形態の送信装置１は、データ変換回路１１，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２を備える。第１実施形態の送信装置１に含まれるデータ変換回路１１，主出力バッファ回路３１および副出力バッファ回路３２は、第１比較例の送信装置１Ａに含まれるものと同様の構成を有する。第１比較例の送信装置１Ａの構成と比較すると、第１実施形態の送信装置１は、駆動回路２０Ａに替えて駆動回路２０を備える点で相違する。
【００４５】
駆動回路２０は、データ変換回路１１から出力されるＤＩＮ信号およびＥＮ信号を受けて、主出力バッファ回路３１および副出力バッファ回路３２を駆動するための信号を出力する。主出力バッファ回路３１および副出力バッファ回路３２は、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを共有し、駆動回路２０から出力される信号を受けて、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから抵抗終端された一対の差動伝送線路へ電流信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ１ｐ信号およびＣＴＲＬ１ｎ信号が含まれる。また、副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ２ｐ信号，ＣＴＲＬ２ｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００４６】
図５は、第１実施形態の送信装置１の要部構成図である。この図には、駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第１比較例の場合と同じである。
【００４７】
駆動回路２０は、バッファＢＵＦｐおよびバッファＢＵＦｎに加えて、論理積ゲートＡＮＤｐおよび論理積ゲートＡＮＤｎを含む。バッファＢＵＦｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬ１ｐ信号を出力する。バッファＢＵＦｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬ２ｎ信号を出力する。論理積ゲートＡＮＤｐは、ＣＴＲＬ１ｐ信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｐ信号として出力する。論理積ゲートＡＮＤｎは、ＣＴＲＬ１ｎ信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｎ信号として出力する。
【００４８】
駆動回路２０は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬ１ｐ信号をＨレベルとしてスイッチＳＷ１１及びＳＷ２２をオン状態とするとともに、ＣＴＲＬ１ｎ信号をＬレベルとしてスイッチＳＷ１２及びＳＷ２１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬ１ｐ信号をＬレベルとしてスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに、ＣＴＲＬ１ｎ信号をＨレベルとしてスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００４９】
駆動回路２０は、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号およびＣＴＲＬ２ｎ信号をＬレベルとして、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とする。駆動回路２０は、ＥＮ信号が有意値であるときに、スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。
【００５０】
また、駆動回路２０は、ＤＩＮ信号がＨレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ３２及びＳＷ４１をオフ状態とする。駆動回路２０は、ＤＩＮ信号がＬレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００５１】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００５２】
副出力バッファ回路３２では、ＤＩＮ信号がＨレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＤＩＮ信号がＬレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００５３】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。また、ＥＮ信号が非有意値であるとき、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２はオフ状態となる。
【００５４】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。
【００５５】
図６は、第１実施形態の送信装置１における各信号のタイミングチャートである。第１実施形態の送信装置１では、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００５６】
特に、第１実施形態の送信装置１では、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の何れもＬレベルであり、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２がオフ状態となっている。このことから、これらのスイッチのドレイン・ゲート間の容量や寄生容量Ｃｐ３，Ｃｐ４が無視し得ないほど大きい場合であっても、主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが良好なものとなる。
【００５７】
（第１実施形態の変形例）
【００５８】
図７は、第１実施形態の変形例の送信装置１ａの概略構成図である。第１実施形態の変形例の送信装置１ａは、データ変換回路１１，駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２ａを備える。前の第１実施形態の送信装置１の構成と比較すると、この変形例の送信装置１ａは、副出力バッファ回路３２に替えて副出力バッファ回路３２ａを備える点で相違する。
【００５９】
図８は、第１実施形態の変形例の送信装置１ａの要部構成図である。この図には、駆動回路２０，主出力バッファ回路３１および副出力バッファ回路３２ａそれぞれの回路図が示されている。副出力バッファ回路３２ａは、図５中の副出力バッファ回路３２の構成に加えて、第３ノードＮ３に接続された容量素子Ｃ３と、第４ノードＮ４に接続された容量素子Ｃ４とを更に含む。
【００６０】
容量素子Ｃ３，Ｃ４は、ＭＯＳトランジスタのソース端子とドレイン端子とが短絡されて構成されるものであってもよい。この場合、容量素子Ｃ３を構成するＭＯＳトランジスタのゲート端子は第３ノードＮ３に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第２基準電位に接続される。また、容量素子Ｃ４を構成するＭＯＳトランジスタのゲート端子は第４ノードＮ４に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第１基準電位に接続される。
【００６１】
第１実施形態の変形例の送信装置１ａにおける各信号のタイミングチャートは図６と同様である。ただし、この変形例の送信装置１ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、図５の構成のものと比べて以下のような動作上の特徴を有する。
【００６２】
容量素子Ｃ３，Ｃ４が設けられていない図５の構成のものでは、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮの負荷容量が寄生容量Ｃｐ３，Ｃｐ４と比べて非常に大きいことから、ＤＩＮ信号がＨレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３１、ＳＷ４２のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３１、ＳＷ４２を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。さらに、ＤＩＮ信号がＬレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３２、ＳＷ４１のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３２、ＳＷ４１を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。
【００６３】
これに対して、この変形例の送信装置１ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、ＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるときの第３ノードＮ３および第４ノードＮ４それぞれの電位が安定するので、副出力バッファ回路３２ａに含まれるスイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２のうちオン状態にあるスイッチのドレイン・ソース間の電位差が安定的に維持され、副出力バッファ回路３２から電流信号が出力される際のスルーレートが良好なものとなる。
【００６４】
（第２比較例）
【００６５】
図９は、第２比較例の送信装置２Ａの概略構成図である。第２比較例の送信装置２Ａは、データ変換回路１２，主駆動回路２１，副駆動回路２２Ａ，主出力バッファ回路３１および副出力バッファ回路３２を備える。第２比較例の送信装置２Ａに含まれる主出力バッファ回路３１および副出力バッファ回路３２は、第１比較例の送信装置１Ａに含まれるものと同様の構成を有する。第１比較例の送信装置１Ａの構成と比較すると、第２比較例の送信装置２Ａは、データ変換回路１１に替えてデータ変換回路１２を備える点で相違し、駆動回路２０Ａに替えて主駆動回路２１および副駆動回路２２Ａを備える点で相違する。
【００６６】
データ変換回路１２は、パラレルのデジタル信号Ｄparaを入力し、これをシリアルのデジタル信号（ＤＩＮ信号）に変換して、このシリアルのＤＩＮ信号をビット順に主駆動回路２１へ出力する。このＤＩＮ信号は、入力されたパラレルのデジタル信号Ｄparaがシリアルのデジタル信号に変換されたビットだけでなく、これらの間にダミーのビットを含む。また、データ変換回路１２は、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間に周期的にＥＮ信号を有意値として出力する。本例においては、１つのパラレルのデジタル信号に対応するＤＩＮ信号を出力している期間にＥＮ信号は１回または２回有意値となる。
【００６７】
ＥＮ信号が有意値として出力される時間は、ＤＩＮ信号の各ビットが出力される時間と等しい。ＥＮ信号が有意値として出力されている期間では、その直前の期間に出力されているＤＩＮ信号と同じ値がＤＩＮ信号として出力される。ＥＮ信号が有意値として出力されている期間の直後の期間ではＤＩＮ信号は同じ値を出力する場合と反転の値を出力する場合の両方があり得る。このＥＮ信号がクロック信号を表す。
【００６８】
また、データ変換回路１２は、入力されるパラレルのデジタル信号Ｄparaを受けてＰＯＬ信号を副駆動回路２２Ａへ出力する。このＰＯＬ信号は、ＥＮ信号が有意値である期間までに既にレベルが確定されている。そのレベルは、ＥＮ信号が有意値である期間に出力されるＤＩＮ信号のレベルと等しい。
【００６９】
主駆動回路２１は、データ変換回路１２から出力されるＤＩＮ信号を受けて、主出力バッファ回路３１を駆動するための信号を出力する。主出力バッファ回路３１を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ１ｐ信号およびＣＴＲＬ１ｎ信号が含まれる。
【００７０】
副駆動回路２２Ａは、データ変換回路１２から出力されるＥＮ信号およびＰＯＬ信号を受けて、副出力バッファ回路３２を駆動するための信号を出力する。副出力バッファ回路３２を駆動するための信号には、ＢＩＡＳｐ信号，ＢＩＡＳｎ信号，ＣＴＲＬ２ｐ信号，ＣＴＲＬ２ｎ信号，ＥＮ信号およびＥＮｂ信号が含まれる。
【００７１】
図１０は、第２比較例の送信装置２Ａの要部構成図である。この図には、主駆動回路２１，副駆動回路２２Ａ，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第１比較例の場合と同じである。
【００７２】
主駆動回路２１は、バッファＢＵＦ１ｐおよびバッファＢＵＦ１ｎを含む。バッファＢＵＦ１ｐは、入力されるＤＩＮ信号のレベルと同じレベルのＣＴＲＬ１ｐ信号を出力する。バッファＢＵＦ１ｎは、入力されるＤＩＮ信号のレベルに対して論理反転したレベルのＣＴＲＬ１ｎ信号を出力する。主駆動回路２１は、ＤＩＮ信号がＨレベルであるときに、ＣＴＲＬ１ｐ信号をＨレベルとしてスイッチＳＷ１１及びＳＷ２２をオン状態とするとともに、ＣＴＲＬ１ｎ信号をＬレベルとしてスイッチＳＷ１２及びＳＷ２１をオフ状態とする。主駆動回路２１は、ＤＩＮ信号がＬレベルであるときに、ＣＴＲＬ１ｐ信号をＬレベルとしてスイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに、ＣＴＲＬ１ｎ信号をＨレベルとしてスイッチＳＷ１２及びＳＷ２１をオン状態とする。
【００７３】
副駆動回路２２Ａは、バッファＢＵＦ２ｐおよびバッファＢＵＦ２ｎを含む。バッファＢＵＦ２ｐは、入力されるＰＯＬ信号のレベルと同じレベルのＣＴＲＬ２ｐ信号を出力する。バッファＢＵＦ２ｎは、入力されるＰＯＬ信号のレベルに対して論理反転したレベルのＣＴＲＬ２ｎ信号を出力する。副駆動回路２２Ａは、ＰＯＬ信号がＨレベルであるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ３２及びＳＷ４１をオフ状態とする。副駆動回路２２Ａは、ＰＯＬ信号がＬレベルであるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ３２及びＳＷ４１をオン状態とする。また、副駆動回路２２Ａは、ＥＮ信号が非有意値であるときにスイッチＳＷ３０及びＳＷ４０をオフ状態とし、ＥＮ信号が有意値であるときにスイッチＳＷ３０及びＳＷ４０をオン状態とする。
【００７４】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００７５】
副出力バッファ回路３２では、ＰＯＬ信号がＨレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＰＯＬ信号がＬレベルであるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００７６】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。一方、ＥＮ信号が有意値であるとき、第３ノードＮ３は、スイッチＳＷ３０とスイッチＳＷ３３とを介して第１基準電位と接続されるとともに、第４ノードＮ４は、スイッチＳＷ４０とスイッチＳＷ４３とを介して第２基準電位と接続される。
【００７７】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＰＯＬ信号のレベルによって異なる。
【００７８】
図１１は、第２比較例の送信装置２Ａにおける各信号のタイミングチャートである。第２比較例の送信装置２Ａでは、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、ＰＯＬ信号のレベルがＤＩＮ信号のレベルに等しく、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００７９】
この第２比較例の送信装置２Ａでは、主出力バッファ回路３１を駆動する主駆動回路２１とは別に、副出力バッファ回路３２を駆動する副駆動回路２２Ａが設けられている。主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。したがって、主出力バッファ回路３１を駆動する主駆動回路２１に含まれるバッファＢＵＦ１ｐ及びＢＵＦ１ｎは、サイズが小さいもので充分であるから、消費電力が低減される。
【００８０】
一方、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられる。
【００８１】
しかし、副出力バッファ回路３２では、ＥＮ信号が有意値となる前にＰＯＬ信号のレベルが確定することでスイッチＳＷ３１，ＳＷ３２，ＳＷ４１およびＳＷ４２の状態も確定していて、ＥＮ信号が有意値となってスイッチＳＷ３０およびＳＷ４０がオン状態となることで電流信号が出力される。
【００８２】
したがって、副出力バッファ回路３２を駆動する副駆動回路２２Ａに含まれるバッファＢＵＦ２ｐ及びＢＵＦ２ｎは、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の出力レベルを高速に遷移させる必要がないので、サイズが小さいもので充分である。また、バッファＢＵＦ２ｐ及びＢＵＦ２ｎは、出力レベルを遷移させる回数が少なくてよい。したがって、バッファＢＵＦ２ｐ及びＢＵＦ２ｎの消費電力が低減される。
【００８３】
しかし、第１比較例の場合と同様に、この第２比較例の送信装置２Ａにおいても、図１０中に示されるように、第３ノードＮ３には寄生容量Ｃｐ３が存在し、第４ノードＮ４には寄生容量Ｃｐ４が存在する。また、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されないものの、スイッチＳＷ３１及びＳＷ３２のうち何れか一方のスイッチがオン状態にあり、スイッチＳＷ４１及びＳＷ４２のうち何れか一方のスイッチがオン状態にある。
【００８４】
したがって、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、スイッチＳＷ３１及びＳＷ３２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、スイッチＳＷ４１及びＳＷ４２のうちオン状態となっている一方のスイッチを構成するＭＯＳトランジスタのドレイン・ゲート間の容量、これらのスイッチの先にある寄生容量Ｃｐ３及び寄生容量Ｃｐ４が、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮに付加されていることになる。そして、これらの容量は無視し得ないほど大きい場合がある。このことから、第２比較例の送信装置２Ａでも、ＥＮ信号が非有意値であって主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが悪い場合がある。
【００８５】
（第２実施形態）
【００８６】
図１２は、第２実施形態の送信装置２の概略構成図である。第２実施形態の送信装置２は、データ変換回路１２，主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２を備える。第２実施形態の送信装置２に含まれるデータ変換回路１２，主駆動回路２１，主出力バッファ回路３１および副出力バッファ回路３２は、第２比較例の送信装置２Ａに含まれるものと同様の構成を有する。第２比較例の送信装置２Ａの構成と比較すると、第２実施形態の送信装置２は、副駆動回路２２Ａに替えて副駆動回路２２を備える点で相違する。
【００８７】
図１３は、第２実施形態の送信装置２の要部構成図である。この図には、主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２それぞれの回路図が示されている。主駆動回路２１，主出力バッファ回路３１および副出力バッファ回路３２それぞれの構成は、第１比較例の場合と同じである。
【００８８】
副駆動回路２２は、バッファＢＵＦ２ｐおよびバッファＢＵＦ２ｎに加えて、論理積ゲートＡＮＤｐおよび論理積ゲートＡＮＤｎを含む。バッファＢＵＦ２ｐは、入力されるＰＯＬ信号のレベルと同じレベルの信号を出力する。バッファＢＵＦ２ｎは、入力されるＰＯＬ信号のレベルに対して論理反転したレベルの信号を出力する。論理積ゲートＡＮＤｐは、バッファＢＵＦ２ｐから出力された信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｐ信号として出力する。論理積ゲートＡＮＤｎは、バッファＢＵＦ２ｎから出力された信号レベルとＥＮ信号レベルとの論理積をＣＴＲＬ２ｎ信号として出力する。
【００８９】
副駆動回路２２は、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号およびＣＴＲＬ２ｎ信号をＬレベルとして、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とする。副駆動回路２２は、ＥＮ信号が有意値であるときに、スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とする。
【００９０】
また、副駆動回路２２は、ＰＯＬ信号がＨレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＨレベルとしてスイッチＳＷ３１及びＳＷ４２をオン状態とするとともに、ＣＴＲＬ２ｎ信号をＬレベルとしてスイッチＳＷ３２及びＳＷ４１をオフ状態とする。副駆動回路２２は、ＰＯＬ信号がＬレベルであってＥＮ信号が有意値であるときに、ＣＴＲＬ２ｐ信号をＬレベルとしてスイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに、ＣＴＲＬ２ｎ信号をＨレベルとしてスイッチＳＷ３２及びＳＷ４１をオン状態とする。
【００９１】
主出力バッファ回路３１では、ＤＩＮ信号がＨレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオン状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１１を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２２を介して第２ノードＮ２と接続される。一方、ＤＩＮ信号がＬレベルであるとき、スイッチＳＷ１１及びＳＷ２２がオフ状態となるとともに、スイッチＳＷ１２及びＳＷ２１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ１２を介して第１ノードＮ１と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ２１を介して第２ノードＮ２と接続される。したがって、主出力バッファ回路３１から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ出力される電流信号の流れる方向は、ＤＩＮ信号のレベルによって異なる。
【００９２】
副出力バッファ回路３２では、ＰＯＬ信号がＨレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオン状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオフ状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３１を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４２を介して第４ノードＮ４と接続される。一方、ＰＯＬ信号がＬレベルであってＥＮ信号が有意値であるとき、スイッチＳＷ３１及びＳＷ４２がオフ状態となるとともに、スイッチＳＷ３２及びＳＷ４１がオン状態となって、第１出力端子ＯＵＴＰがスイッチＳＷ３２を介して第３ノードＮ３と接続されるとともに、第２出力端子ＯＵＴＮがスイッチＳＷ４１を介して第４ノードＮ４と接続される。
【００９３】
また、副出力バッファ回路３２では、ＥＮ信号が非有意値であるとき、第３ノードＮ３は第１基準電位と接続されず、第４ノードＮ４は第２基準電位と接続されない。また、ＥＮ信号が非有意値であるとき、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２はオフ状態となる。
【００９４】
したがって、ＥＮ信号が非有意値であるとき、副出力バッファ回路３２からは電流信号が出力されない。一方、ＥＮ信号が有意値であるとき、副出力バッファ回路３２から第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮを経て差動伝送線路へ電流信号が出力され、その電流信号の流れる方向はＤＩＮ信号のレベルによって異なる。
【００９５】
図１４は、第２実施形態の送信装置２における各信号のタイミングチャートである。第２実施形態の送信装置２では、ＥＮ信号が非有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は主出力バッファ回路３１から出力される電流信号のみであり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。一方、ＥＮ信号が有意値であるときには、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから差動伝送線路へ出力される電流信号は、主出力バッファ回路３１および副出力バッファ回路３２それぞれから出力される電流信号が加算されたものとなり、その電流信号が流れる方向はＤＩＮ信号のレベルに応じて決定される。したがって、ＥＮ信号が有意値であるときに出力される電流信号は大きい。
【００９６】
特に、第２実施形態の送信装置２では、ＥＮ信号が非有意値であるときに、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の何れもＬレベルであり、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２がオフ状態となっている。このことから、これらのスイッチのドレイン・ゲート間の容量や寄生容量Ｃｐ３，Ｃｐ４が無視し得ないほど大きい場合であっても、主出力バッファ回路３１のみから電流信号が出力されているとき、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮから出力される電流信号の遷移の際のスルーレートが良好なものとなる。
【００９７】
また、第２実施形態の送信装置２では、主出力バッファ回路３１を駆動する主駆動回路２１とは別に、副出力バッファ回路３２を駆動する副駆動回路２２が設けられている。主出力バッファ回路３１に含まれるスイッチＳＷ１０〜ＳＷ１３およびスイッチＳＷ２０〜ＳＷ２３に流れる電流が小さいことから、これらのスイッチとしてゲート幅が小さいＭＯＳトランジスタが用いられ得る。したがって、主出力バッファ回路３１を駆動する主駆動回路２１に含まれるバッファＢＵＦ１ｐ及びＢＵＦ１ｎは、サイズが小さいもので充分であるから、消費電力が低減される。
【００９８】
一方、副出力バッファ回路３２に含まれるスイッチＳＷ３０〜ＳＷ３３およびスイッチＳＷ４０〜ＳＷ４３に流れる電流が大きいことから、これらのスイッチとしてゲート幅が大きいＭＯＳトランジスタが用いられる。
【００９９】
しかし、副出力バッファ回路３２では、ＥＮ信号が有意値となる前にＰＯＬ信号のレベルが確定することでスイッチＳＷ３１，ＳＷ３２，ＳＷ４１およびＳＷ４２の状態も確定していて、ＥＮ信号が有意値となってスイッチＳＷ３０およびＳＷ４０がオン状態となることで電流信号が出力される。
【０１００】
したがって、副出力バッファ回路３２を駆動する副駆動回路２２に含まれるバッファＢＵＦ２ｐ及びＢＵＦ２ｎは、ＣＴＲＬ２ｐ信号及びＣＴＲＬ２ｎ信号の出力レベルを高速に遷移させる必要がないので、サイズが小さいもので充分である。また、バッファＢＵＦ２ｐ及びＢＵＦ２ｎは、出力レベルを遷移させる回数が少なくてよい。したがって、バッファＢＵＦ２ｐ及びＢＵＦ２ｎの消費電力が低減される。
【０１０１】
（第２実施形態の変形例）
【０１０２】
図１５は、第２実施形態の変形例の送信装置２ａの概略構成図である。第２実施形態の送信装置２ａは、データ変換回路１２，主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２ａを備える。前の第２実施形態の送信装置２の構成と比較すると、この変形例の送信装置２ａは、副出力バッファ回路３２に替えて副出力バッファ回路３２ａを備える点で相違する。
【０１０３】
図１６は、第２実施形態の変形例の送信装置２ａの要部構成図である。この図には、主駆動回路２１，副駆動回路２２，主出力バッファ回路３１および副出力バッファ回路３２ａそれぞれの回路図が示されている。副出力バッファ回路３２ａは、図１３中の副出力バッファ回路３２の構成に加えて、第３ノードＮ３に接続された容量素子Ｃ３と、第４ノードＮ４に接続された容量素子Ｃ４とを更に含む。
【０１０４】
容量素子Ｃ３，Ｃ４は、ＭＯＳトランジスタのソース端子とドレイン端子とが短絡されて構成されるものであってもよい。この場合、容量素子Ｃ３を構成するＭＯＳトランジスタのゲート端子は第３ノードＮ３に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第２基準電位に接続される。また、容量素子Ｃ４を構成するＭＯＳトランジスタのゲート端子は第４ノードＮ４に接続され、該ＭＯＳトランジスタのソース端子およびドレイン端子は第１基準電位に接続される。
【０１０５】
第２実施形態の変形例の送信装置２ａにおける各信号のタイミングチャートは図１４と同様である。ただし、この変形例の送信装置２ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、図１３の構成のものと比べて以下のような動作上の特徴を有する。
【０１０６】
容量素子Ｃ３，Ｃ４が設けられていない図１３の構成のものでは、第１出力端子ＯＵＴＰおよび第２出力端子ＯＵＴＮの負荷容量が寄生容量Ｃｐ３，Ｃｐ４と比べて非常に大きいことから、ＤＩＮ信号がＨレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３１、ＳＷ４２のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３１、ＳＷ４２を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。さらに、ＤＩＮ信号がＬレベルである場合にＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるとき、第３ノードＮ３の電位はスイッチＳＷ３２がオン状態となることで、ＥＮ信号が非有意値となっている時の第２出力端子ＯＵＴＮの電位に大きく引っ張られる。また、第４ノードＮ４の電位はスイッチＳＷ４１がオン状態となることで、ＥＮ信号が非有意値となっている時の第１出力端子ＯＵＴＰの電位に大きく引っ張られる。これにより、オン状態となっているスイッチＳＷ３２、ＳＷ４１のドレイン・ソース間の電位差が小さくなり、スイッチＳＷ３２、ＳＷ４１を流れる電流量が小さくなることで、副出力バッファ回路３２から電流信号が出力される際のスルーレートが悪化する。
【０１０７】
これに対して、この変形例の送信装置２ａは、容量素子Ｃ３，Ｃ４が設けられていることにより、ＥＮ信号が有意値となって副出力バッファ回路３２から電流信号が出力されるときの第３ノードＮ３および第４ノードＮ４それぞれの電位が安定するので、副出力バッファ回路３２ａに含まれるスイッチＳＷ３１，ＳＷ３２，ＳＷ４１及びＳＷ４２のうちオン状態にあるスイッチのドレイン・ソース間の電位差が安定的に維持され、副出力バッファ回路３２から電流信号が出力される際のスルーレートが良好なものとなる。
【図面の簡単な説明】
【０１０８】
【図１】第１比較例の送信装置１Ａの概略構成図である。
【図２】第１比較例の送信装置１Ａの要部構成図である。
【図３】第１比較例の送信装置１Ａにおける各信号のタイミングチャートである。
【図４】第１実施形態の送信装置１の概略構成図である。
【図５】第１実施形態の送信装置１の要部構成図である。
【図６】第１実施形態の送信装置１における各信号のタイミングチャートである。
【図７】第１実施形態の変形例の送信装置１ａの概略構成図である。
【図８】第１実施形態の変形例の送信装置１ａの要部構成図である。
【図９】第２比較例の送信装置２Ａの概略構成図である。
【図１０】第２比較例の送信装置２Ａの要部構成図である 。
【図１１】第２比較例の送信装置２Ａにおける各信号のタイミングチャートである。
【図１２】第２実施形態の送信装置２の概略構成図である。
【図１３】第２実施形態の送信装置２の要部構成図である。
【図１４】第２実施形態の送信装置２における各信号のタイミングチャートである。
【図１５】第２実施形態の変形例の送信装置２ａの概略構成図である。
【図１６】第２実施形態の変形例の送信装置２ａの要部構成図である。
【符号の説明】
【０１０９】
１，１Ａ，１ａ，２，２Ａ，２ａ…送信装置、１１，１２…データ変換回路、２０，２０Ａ…駆動回路、２１…主駆動回路、２２，２２Ａ…副駆動回路、３１…主出力バッファ回路、３２，３２ａ…副出力バッファ回路。
【特許請求の範囲】
【請求項１】
抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から前記差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、
第１ノードと前記第１出力端子との間に設けられたスイッチＳＷ１１と、前記第１ノードと前記第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと前記第１出力端子との間に設けられたスイッチＳＷ２１と、前記第２ノードと前記第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、前記第１ノードが第１基準電位に接続され、前記第２ノードが第２基準電位に接続される主出力バッファ回路と、
第３ノードと前記第１出力端子との間に設けられたスイッチＳＷ３１と、前記第３ノードと前記第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと前記第１出力端子との間に設けられたスイッチＳＷ４１と、前記第４ノードと前記第２出力端子との間に設けられたスイッチＳＷ４２と、前記第３ノードと前記第１基準電位との間に設けられたスイッチＳＷ３０と、前記第４ノードと前記第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される副出力バッファ回路と、
前記デジタル信号がＨレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオン状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオフ状態とし、前記デジタル信号がＬレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオン状態とし、前記ＥＮ信号が非有意値であるときに前記スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とし、前記デジタル信号がＨレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオン状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオフ状態とし、前記デジタル信号がＬレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオン状態とする駆動回路と、
を備えることを特徴とする送信装置。
【請求項２】
抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から前記差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、
第１ノードと前記第１出力端子との間に設けられたスイッチＳＷ１１と、前記第１ノードと前記第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと前記第１出力端子との間に設けられたスイッチＳＷ２１と、前記第２ノードと前記第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、前記第１ノードが第１基準電位に接続され、前記第２ノードが第２基準電位に接続される主出力バッファ回路と
第３ノードと前記第１出力端子との間に設けられたスイッチＳＷ３１と、前記第３ノードと前記第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと前記第１出力端子との間に設けられたスイッチＳＷ４１と、前記第４ノードと前記第２出力端子との間に設けられたスイッチＳＷ４２と、前記第３ノードと前記第１基準電位との間に設けられたスイッチＳＷ３０と、前記第４ノードと前記第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される副出力バッファ回路と、
前記デジタル信号がＨレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオン状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオフ状態とし、前記デジタル信号がＬレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオン状態とする主駆動回路と、
前記ＥＮ信号が非有意値であるときに前記スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とし、前記ＥＮ信号が有意値である期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオン状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオフ状態とし、前記ＰＯＬ信号がＬレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオン状態とする副駆動回路と、
を備えることを特徴とする送信装置。
【請求項３】
前記副出力バッファ回路が、前記第３ノードに接続された容量素子と、前記第４ノードに接続された容量素子と、を更に含むことを特徴とする請求項１または２に記載の送信装置。
【請求項１】
抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から前記差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、
第１ノードと前記第１出力端子との間に設けられたスイッチＳＷ１１と、前記第１ノードと前記第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと前記第１出力端子との間に設けられたスイッチＳＷ２１と、前記第２ノードと前記第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、前記第１ノードが第１基準電位に接続され、前記第２ノードが第２基準電位に接続される主出力バッファ回路と、
第３ノードと前記第１出力端子との間に設けられたスイッチＳＷ３１と、前記第３ノードと前記第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと前記第１出力端子との間に設けられたスイッチＳＷ４１と、前記第４ノードと前記第２出力端子との間に設けられたスイッチＳＷ４２と、前記第３ノードと前記第１基準電位との間に設けられたスイッチＳＷ３０と、前記第４ノードと前記第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される副出力バッファ回路と、
前記デジタル信号がＨレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオン状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオフ状態とし、前記デジタル信号がＬレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオン状態とし、前記ＥＮ信号が非有意値であるときに前記スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とし、前記デジタル信号がＨレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオン状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオフ状態とし、前記デジタル信号がＬレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオン状態とする駆動回路と、
を備えることを特徴とする送信装置。
【請求項２】
抵抗終端された一対の差動伝送線路に接続される第１出力端子および第２出力端子を有し、これら第１出力端子および第２出力端子から前記差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信し、ＥＮ信号が有意値であるときに電流信号の出力値を変える送信装置であって、
第１ノードと前記第１出力端子との間に設けられたスイッチＳＷ１１と、前記第１ノードと前記第２出力端子との間に設けられたスイッチＳＷ１２と、第２ノードと前記第１出力端子との間に設けられたスイッチＳＷ２１と、前記第２ノードと前記第２出力端子との間に設けられたスイッチＳＷ２２とを含み、これらのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１及びＳＷ２２がトランジスタにより構成され、前記第１ノードが第１基準電位に接続され、前記第２ノードが第２基準電位に接続される主出力バッファ回路と
第３ノードと前記第１出力端子との間に設けられたスイッチＳＷ３１と、前記第３ノードと前記第２出力端子との間に設けられたスイッチＳＷ３２と、第４ノードと前記第１出力端子との間に設けられたスイッチＳＷ４１と、前記第４ノードと前記第２出力端子との間に設けられたスイッチＳＷ４２と、前記第３ノードと前記第１基準電位との間に設けられたスイッチＳＷ３０と、前記第４ノードと前記第２基準電位との間に設けられたスイッチＳＷ４０とを含み、これらのスイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０がトランジスタにより構成される副出力バッファ回路と、
前記デジタル信号がＨレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオン状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオフ状態とし、前記デジタル信号がＬレベルであるときに前記スイッチＳＷ１１及びＳＷ２２をオフ状態とするとともに前記スイッチＳＷ１２及びＳＷ２１をオン状態とする主駆動回路と、
前記ＥＮ信号が非有意値であるときに前記スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ３０及びＳＷ４０をオフ状態とし、前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３０およびスイッチＳＷ４０をオン状態とし、前記ＥＮ信号が有意値である期間までに既にレベルが確定されているＰＯＬ信号がＨレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオン状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオフ状態とし、前記ＰＯＬ信号がＬレベルであって前記ＥＮ信号が有意値であるときに前記スイッチＳＷ３１及びＳＷ４２をオフ状態とするとともに前記スイッチＳＷ３２及びＳＷ４１をオン状態とする副駆動回路と、
を備えることを特徴とする送信装置。
【請求項３】
前記副出力バッファ回路が、前記第３ノードに接続された容量素子と、前記第４ノードに接続された容量素子と、を更に含むことを特徴とする請求項１または２に記載の送信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−８７９７２（Ｐ２０１０−８７９７２Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５６４０６（Ｐ２００８−２５６４０６）
【出願日】平成２０年１０月１日（２００８．１０．１）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年１０月１日（２００８．１０．１）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
[ Back to top ]