アクティブマトリックス基板及び液晶装置
【課題】結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なTFTを提供する。
【解決手段】アクティブマトリックス基板100において、結晶性半導体膜5はソース電極12側及び/又はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12又はソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及び/又は、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層の金属遮光膜3を備えている。結晶性半導体膜5のソース電極12又はソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及び/又は、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、n型不純物が導入された不純物導入領域を形成してもよい。
【解決手段】アクティブマトリックス基板100において、結晶性半導体膜5はソース電極12側及び/又はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12又はソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及び/又は、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層の金属遮光膜3を備えている。結晶性半導体膜5のソース電極12又はソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及び/又は、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、n型不純物が導入された不純物導入領域を形成してもよい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタ(TFT)と画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板、及びこれを備えた液晶装置に関するものである。
【背景技術】
【0002】
薄型パネルの1つである液晶装置は、低消費電力や小型軽量といったメリットを生かし、パーソナルコンピュータや携帯情報端末機器のモニタ、あるいはTV等の表示デバイスとして広く用いられている。また、自発光型で、広視野角、高コントラスト、及び高速応答等の特徴を有するEL(electroluminescence)装置も、薄型パネル用デバイスとして用いられるようになってきている。
【0003】
アクティブマトリックス型の液晶装置あるいはEL装置において画素スイッチング素子として用いられる薄膜トランジスタ(TFT)としては、少なくとも1層の半導体膜(通常はシリコン膜)からなるチャネル層を備えたMIS構造が広く採用されている。
TFTには逆スタガード(inverted staggered)型やトップゲート型等の種類があり、チャネル層の半導体膜にも非晶質半導体膜や結晶性半導体膜等の種類があり、それらは搭載される装置の用途や性能等により適宜選択される。
【0004】
近年、液晶装置やEL装置の狭額縁化や低コスト化を実現するために、駆動用TFTを用いたソースドライバやゲートドライバ等の駆動回路を、画素スイッチング用TFTを有する画素領域と同一基板上に形成した駆動回路一体型が開発されてきている。駆動回路を画素領域と同一基板上に形成することで、外付けICチップのコスト削減が図れ、またICチップの実装面積がいらないことから狭額縁化が可能となる。
駆動用TFTには、画素スイッチング用TFTに比べて大きな駆動電圧がより長時間印加され続けるため、電気特性の劣化が大きくなる。そのため、かかる用途では、信頼性が高く、移動度の大きな結晶性半導体膜が好ましく用いられる。結晶性半導体膜としては、多結晶半導体膜あるいは微結晶半導体膜等が挙げられる。
【0005】
従来、多結晶半導体膜あるいは微結晶半導体膜等の結晶性半導体膜の形成方法としては、下地膜であるゲート絶縁膜上に非晶質半導体膜を形成した後にレーザ光を照射するレーザアニールにより非晶質半導体膜を多結晶化する方法(特許文献1の請求項1等を参照)、及びプラズマCVD(Chemical Vapor Deposition)法により直接、微結晶半導体膜を成膜する方法(特許文献2の段落0041等を参照)が知られている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2003−17505号公報
【特許文献2】特開平8−97436号公報
【特許文献3】特開2003−131261号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
TFTの製造には複数のフォトリソグラフィ工程が必要となるが、生産性向上の観点から、フォトリソグラフィ工程数を減らすことが望まれている。このため、比較的少ないフォトリソグラフィ工程数で製造が可能なことから、逆スタガード型のTFTにおいて、チャネル背面をエッチングするバックチャネルエッチ型が使用されることが多い。
【0008】
上記バックチャネルエッチ型においてチャネル層として結晶性半導体膜を用いる場合、その上には非晶質半導体膜が積層される。これは以下の理由によるものである。
バックチャネルエッチングを行う際に、ソース・ドレイン電極とのオーミックコンタクト層(n層)とチャネル層の半導体膜とのエッチング選択性を確保することが困難である。そのため、基板面内のn層の膜厚ばらつきやエッチングレートのばらつきを考慮して、チャネル層の半導体膜の膜厚を厚く設定するとともに、エッチング時間を充分長く設定しておく必要がある。
しかしながら、特許文献1に記載のレーザアニールにより非晶質半導体膜を多結晶化する方法では、はじめに形成する非晶質半導体膜を厚く成膜すると非晶質半導体膜の下層部まで充分に溶融できないため、ゲート絶縁膜との界面部分まで厚み方向全体に良好な結晶性を有する結晶性半導体膜を形成することが難しい。また特許文献2に記載のプラズマCVD法により直接、微結晶半導体膜を成膜する方法では、微結晶半導体膜の成膜レートが非常に遅いため、充分な厚さを得るにはスループットが著しく低下するという問題がある。
したがって、レーザアニールあるいはプラズマCVD法で形成した結晶性半導体膜の上に比較的成膜レートの速い非晶質半導体膜を積層することによって、バックチャネルエッチングに対するプロセスマージンを確保することがなされている。
【0009】
結晶性半導体膜は非晶質半導体膜よりもホール移動度が高いという特性を有している。したがって、例えば透過型の液晶装置に搭載されるバックライトなどからの光照射によってホール-電子対が生成されて、これが外部電圧の印加によって結晶性半導体膜中を移動すると考えられる。TFTのゲート電極にマイナスバイアス電圧を印加した状態で、ソース-ドレイン電極間に電圧を印加した場合には、ホールキャリアがソース-ドレイン電極間を流れてリーク電流を生成してしまう。液晶装置を表示装置として用いる場合には、このリーク電流に起因して、クロストークなどが視認され、表示品質が低下する恐れがある。
【0010】
上記問題の対策としては、すべての半導体膜をゲート電極の形成領域内に配置し、ゲート電極を利用して半導体膜への背面からの光を遮ることによって、光励起による電子-ホール対の発生を抑制することが考えられる。しかしながら、かかる対策を講じても、TFTのオフ時にはゲート電極にマイナスのバイアス電圧が印加され、結晶性半導体膜にホールの蓄積層が形成されることから、ソース電極・ドレイン電極と結晶性半導体膜との接触部を介して電流が流れ、リーク電流が生成する。
特許文献3には、基板上に金属遮光膜(3、5)を形成し、その上層に絶縁膜(6)を挟んでTFTを形成することが考えられる(請求項1及び図2を参照)。しかしながら、かかる態様ではTFTの必須構成要素とは別に金属遮光膜(3、5)と絶縁膜(6)とを形成する必要があり、フォトリソグラフィ工程が増えることになり、生産性の観点から好ましくない。
【0011】
本発明は上記事情に鑑みてなされたものであり、結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板を提供することを目的とするものである。
本明細書において、「結晶性半導体膜」には、微結晶半導体膜及び多結晶半導体膜等が含まれる。
【課題を解決するための手段】
【0012】
本発明の第1のアクティブマトリックス基板は、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、前記ゲート電極と同層に形成された金属膜を備えたものである。
【0013】
本発明の第2のアクティブマトリックス基板は、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記結晶性半導体膜において、前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、n型不純物が導入された不純物導入領域が形成されたものである。
【発明の効果】
【0014】
本発明によれば、結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板を提供することができる。
【図面の簡単な説明】
【0015】
【図1A】第1実施形態のアクティブマトリックス基板の概略全体平面図である。
【図1B】第1実施形態のアクティブマトリックス基板の要部平面図である。
【図1C】第1実施形態のアクティブマトリックス基板の要部断面図である。
【図2A】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2B】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2C】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2D】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2E】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図3A】第2実施形態のアクティブマトリックス基板の要部平面図である。
【図3B】第2実施形態のアクティブマトリックス基板の要部断面図である。
【図4】金属遮光膜に電圧を印加したときのリーク電流の印加電圧依存性を示すグラフである。
【図5】第3実施形態のアクティブマトリックス基板の要部平面図である。
【図6】第4実施形態のアクティブマトリックス基板の要部断面図である。
【図7A】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7B】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7C】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7D】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7E】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7F】第4実施形態のアクティブマトリックス基板の製造工程図である。
【発明を実施するための形態】
【0016】
「第1実施形態」
図面を参照して、本発明に係る第1実施形態のアクティブマトリックス基板、及びこれを備えた液晶装置について説明する。図1A〜図1Cは各々、本実施形態のアクティブマトリックス基板の概略全体平面図、要部平面図、及び要部断面図である。
視認しやすくするため、各構成要素の縮尺や位置等は適宜実際のものとは異ならせてある。図1Cは図1BのX-X'線断面図であるが、ここではドレイン電極側の金属遮光膜3については図示を省略してある。また、図1Cにおいて適宜ハッチングを省略してある。
本実施形態のアクティブマトリックス基板100は、アクティブマトリックス型の液晶(表示)装置や有機EL(表示)装置等の電気光学装置に好適に用いられるものである。本実施形態では、透過型の液晶表示装置を例として説明する。
【0017】
図1Aに示すように、本実施形態のアクティブマトリックス基板100は、表示が行われる画素領域101と画素領域101を囲むように設けられた額縁領域102とを有している。画素領域101には、複数のゲート配線(走査信号配線)109と複数のソース配線(表示信号配線)110とが互いに直交するように格子状に形成されている。これら複数のゲート配線109と複数のソース配線110とで区画された1つ1つの領域が画素105となっている。
【0018】
アクティブマトリックス基板100の額縁領域102には、走査信号駆動回路103と表示信号駆動回路104とが設けられている。ゲート配線109は走査信号駆動回路103に接続され、ソース配線110は表示信号駆動回路104に接続されている。
走査信号駆動回路103、表示信号駆動回路104には各々、FPC(Flexible Printed Circuit)等の配線基板からなる外部配線部106、107が接続されている。
外部配線部106、107を介して走査信号駆動回路103、表示信号駆動回路104に外部からの各種信号が供給される。走査信号駆動回路103は外部からの制御信号に基づいて、ゲート信号(走査信号)をゲート配線109に供給する。表示信号駆動回路104は外部からの制御信号や表示データに基づいて、表示信号をソース配線110に供給する。これにより、表示データに応じた表示電圧が各画素105に供給される。
【0019】
図1Bに示すように、個々の画素105に、画素スイッチング素子である1つの薄膜トランジスタ(TFT)108と1つの画素電極18とが形成されている。画素105において、TFT108はゲート配線109とソース配線110との交点近傍に形成されている。アクティブマトリックス基板100全体で見れば、TFT108と画素電極18とが複数対アレイ状に配置されている。1つの画素105に複数のTFTが設けられる場合もある。
アクティブマトリックス基板100の最表面には、配向膜(図示せず)が形成されている。
【0020】
透過型の液晶装置は例えば、上記のアクティブマトリックス基板100と、対向電極(共通電極)、カラーフィルタ、画素間を遮光するブラックマトリックス(BM)、及び配向膜等を備えた対向基板(カラーフィルタ基板)とが液晶層を挟持して対向配置された液晶パネルを備え、この液晶パネルの両基板の外側に偏光板と位相差板とを備え、さらに一方の基板の外側にバックライトユニットを備えて構成される(図示せず)。対向電極はアクティブマトリックス基板100側に設けられることもある。
【0021】
液晶装置においては、ゲート配線109からのゲート信号によってスイッチング素子であるTFT108がオンになり、ソース配線110からTFT108のドレイン電極13(図1B、図1Cを参照)に接続された画素電極18に表示電圧が印加される。そして、画素電極18と対向電極との間に、表示電圧に応じた電界が生じる。
液晶装置では、画素電極18と対向電極との間の電界によって液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化し、視認側の偏光板を通過する光の光量が変化することを利用して、画素105毎に光を変調でき、表示を行える。
【0022】
図1Cに示すように、TFT108は、
絶縁性基板1上に順次形成されたゲート電極2とゲート絶縁膜4と、
ゲート絶縁膜4上に順次形成された結晶性半導体膜5及び非晶質半導体膜6からなるチャネル層7と、
このチャネル層7上に互いに離間して形成されたソース電極12及びドレイン電極13とを備えた逆スタガード型のTFTである。
本実施形態において、結晶性半導体膜5及び非晶質半導体膜6からなるチャネル層とソース電極12及びドレイン電極13との間にはオーミックコンタクト層(低抵抗膜)8が形成されている。
【0023】
基板1は、ガラス基板や石英基板等の透光性を有する絶縁性基板である。
ゲート絶縁膜4は、SiNx、SiO2膜、又はこれらの積層膜等からなり、ゲート電極2及び後記金属遮光膜3を覆うように形成されている。
本実施形態において、結晶性半導体膜5は多結晶又は微結晶のシリコン膜である。
本実施形態において、オーミックコンタクト層8は、不純物が添加されたN型非晶質シリコン膜である。オーミックコンタクト層8は、ソース電極12及びドレイン電極13の間の領域(チャネル部9)が除去されており、この除去部分を挟んでソース領域とドレイン領域とを有している。
ソース電極12はオーミックコンタクト層8のソース領域に接続され、ドレイン電極13はオーミックコンタクト層8のドレイン領域に接続されている。本実施形態において、ソース電極12はソース配線110と一体形成されている。
【0024】
アクティブマトリックス基板100には、ソース電極12、ドレイン電極13、及びチャネル部9等を覆うように、基板全面に層間絶縁膜(保護絶縁膜)10が形成され、この上に画素電極18が形成されている。画素電極18は層間絶縁膜10に開孔された画素ドレインコンタクトホール11を介してドレイン電極13に接続されている。
【0025】
図1B及び図1Cに示すように、結晶性半導体膜5及び非晶質半導体膜6はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
本実施形態では、図1Bに示すように、結晶性半導体膜5及び非晶質半導体膜6のソース電極12側はソース配線110に沿って、ゲート電極2を挟んで図示上側と図示下側に引き出されている。そして、ゲート電極2を挟んで図示上側と図示下側に引き出された部分に、各々金属遮光膜3が形成されている。
図1Bに示すように、結晶性半導体膜5及び非晶質半導体膜6はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
金属遮光膜3は、バックライトから結晶性半導体膜5への光の入射を遮る膜として機能する。
【0026】
上記構成では、結晶性半導体膜5において金属遮光膜3の形成領域内では、光照射によるホールの生成が抑制され、ホール蓄積層の形成が抑制される。従来構造ではゲート電極に負バイアス電圧を印加することにより誘起されたホールと光照射によって生成されたホールにより、ソース-ドレイン電極間にホールキャリアが流れ、リーク電流が生成すると考えられるが、本実施形態では、ホールキャリアの流れが金属遮光膜3で一旦遮られるた めに、ソース-ドレイン電極間のホールキャリアの流れを抑制することができる。
本実施形態では、ソース-ドレイン電極間のホールキャリアの流れが抑制されるので、TFT108のゲート電極2に負バイアス電圧を印加している際の光リーク電流を低減することが可能となる。
【0027】
次に、図2A〜図2Eを参照して、アクティブマトリックス基板100の製造方法の一例について説明する。図2A〜図2Eは図1Cに対応した断面図である。
【0028】
はじめに図2Aに示す工程を実施する。
ガラス基板や石英基板等の透光性を有する絶縁性基板1上にDCマグネトロンスパッタ法により、ゲート電極材料からなる金属膜を成膜する。この金属膜をフォトリソグラフィ法及びウエットエッチング法により所定の形状にパターニングして、ゲート電極2及び金属遮光膜3を形成する。
実施例1においては、絶縁性基板1として無アルカリガラス基板を用い、ゲート電極2及び金属遮光膜3を200nm厚のアルミニウム合金膜(アルミニウムにニッケルとネオジウムを所定量添加したアルミニウム合金膜)とした。ウエットエッチングには、リン酸を主成分とするエッチング液を用いた。
図面上はゲート電極2及び金属遮光膜3の端面が基板面に対して垂直になっているが、これらの端面はテーパ状とすることが望ましい。テーパ状とすることで、後に成膜するゲート絶縁膜4の被覆性が向上し、絶縁耐圧不良を抑制することができる。
【0029】
次に図2Bに示す工程を実施する。
ゲート電極2及び金属遮光膜3を形成した基板1上に、プラズマCVD法によりゲート絶縁膜4を成膜する。
実施例1では、窒化シリコン膜(SiNx膜)をおよそ300nm厚で成膜し、さらに酸化シリコン膜(SiO2膜)をおよそ100nm厚で成膜し、SiNx膜とSiO2膜との積層膜からなるゲート絶縁膜4を形成した。
かかる積層構造では、後に成膜する結晶性半導体膜5との界面がSiO2となる。かかる構成とすることで、後工程でゲート絶縁膜4との界面から良好な結晶性を有し、厚み方向全体に結晶性が良好な結晶性半導体膜5を形成することができ、好ましい。
ゲート絶縁膜4の膜厚は上記膜厚に限るものではなく、絶縁耐圧や絶縁膜容量などを勘案して決定すればよい。
【0030】
続いて、ゲート絶縁膜4上に結晶性半導体膜5を形成する。
本実施形態では、ゲート絶縁膜4上に非晶質半導体膜をプラズマCVD法により成膜しこれを高温アニール処理した後、レーザアニールにより結晶化して、結晶性半導体膜5を形成する。
プラズマCVD法にて成膜した非晶質半導体膜は膜中に大量の水素を含有するため、この水素を低減するための処理として、非晶質半導体膜の成膜後に高温アニールを実施することが好ましい。かかるアニール処理を行っておくことにより、非晶質半導体膜をレーザアニールにより結晶化する際の温度上昇に伴う水素の急激な離脱による半導体膜表面の荒れを抑制することが可能となる。
高温アニール処理後の非晶質半導体膜に対して窒素などの不活性ガスを吹き付けて非晶質半導体膜の表面の酸素濃度を低下させる。この状態でパルスレーザ光を非晶質半導体膜に照射する。この際、レーザ光は所定の光学系を通して線状のビーム形状とされた後、非晶質半導体膜に照射される。非晶質半導体膜に対してレーザ走査を行うと、非晶質半導体膜はいったん溶融しその後凝固する際に結晶化する。
【0031】
実施例1では、非晶質半導体膜として非晶質シリコン膜をおよそ50nm厚で成膜し、成膜後に、窒素雰囲気の低真空状態で保持したチャンバ内を400℃に加熱し、その内部で基板を30分間保持した。
その後、非晶質半導体膜に対して窒素を吹き付けて非晶質半導体膜の表面の酸素濃度を低下させた後、パルスレーザを用いたレーザアニールを実施した。
レーザ光として、エキシマレーザ(発振波長:308nm)を用いた。またビーム形状はおよそ200μm×200mmの線状ビーム形状とし、照射エネルギーを200mJ/cm2、走査の送りピッチを15μmとした。このような照射エネルギーで複数回にわたって非晶質半導体膜にレーザ光を照射し、SiO2膜との界面まで厚み方向全体を良好に結晶化させることができた。実施例1では、非晶質部分を残すことなく、SiO2膜に接して良好な結晶性を有する多結晶半導体膜(pc−Si膜)を形成できた。
【0032】
実施例1では、照射エネルギー密度を250mJ/cm2に設定したが、これに限定されるものではない。照射エネルギー密度は200〜350mJ/cm2とすることが好ましい。照射エネルギー密度が200mJ/cm2よりも小さいと非晶質半導体膜の充分な結晶化ができず、S値の増大や移動度の低下を招く恐れがある。また、照射エネルギー密度が350mJ/cm2よりも大きいと、半導体膜の表面荒れや、結晶性の低下、ゲート電極へのダメージ等が発生する恐れがあるため好ましくない。
【0033】
結晶性半導体膜5は、プラズマCVD法により直接成膜することもできる(「背景技術」の項に挙げた特許文献2の段落0041等を参照)。
【0034】
次に図2Cに示す工程を実施する。
結晶性半導体膜5表面の自然酸化膜を除去するために、フッ酸系の薬液で洗浄した後、プラズマCVD法により非晶質半導体膜6及びオーミックコンタクト層(低抵抗膜)8を順次成膜する。
実施例1では、非晶質半導体膜6として真性の非晶質シリコン(i−a−Si)膜をおよそ150nm膜厚で成膜した。また、オーミックコンタクト層8として、不純物元素としてリンを含有した非晶質シリコン(n+a−Si)膜を30nm厚で成膜した。
【0035】
次にフォトリソグラフィ法及びドライエッチング法により、オーミックコンタクト層8、非晶質半導体膜6、及び結晶性半導体膜5を順次所定の形状にパターニングする。これにより、ゲート絶縁膜4表面が部分的に露出される。
実施例1では、エッチングガスとして、CF4とO2の混合ガスを用いた。これにより、フォトレジストを後退させながらエッチングを行うことができ、オーミックコンタクト層8、非晶質半導体膜6、及び結晶性半導体膜5のパターン端面をテーパ形状とした。これらの端面をテーパ状とすることにより、後に成膜する金属膜の被覆性が向上し、上記の半導体膜のパターン段差部による断線を抑制することができる。
【0036】
次に図2Dに示す工程を実施する。
オーミックコンタクト層8上に、ソース電極12及びドレイン電極13を形成するための金属膜をDCマグネトロンスパッタ法により成膜する。
実施例1では、金属膜としてCr膜をおよそ200nm厚で成膜した。
次に、フォトリソグラフィ法及びウエットエッチング法により、金属膜を所望のパターンに加工して、ソース電極12及びドレイン電極13を形成する。
実施例1では、ウエットエッチングに用いるエッチング液として、過塩素酸と硝酸セリウムアンモニウムからなる薬液を用いた。
【0037】
次に、オーミックコンタクト層8のソース電極12とドレイン電極13との間の領域をドライエッチングする。具体的には、ソース電極12及びドレイン電極13をマスクとして、オーミックコンタクト層8のエッチングを行う。このとき、非晶質半導体膜6のソース電極12とドレイン電極13との間の領域の表層部も一部除去される。この工程により、オーミックコンタクト層8は、チャネル部9を挟んでソース領域とドレイン領域に分離される。
実施例1では、トータルのエッチング膜厚をおよそ80nmとした。オーミックコンタクト層8は30nmの膜厚に成膜していたので、非晶質半導体膜6のエッチング量はおよそ50nmであった。
【0038】
次に図2Eに示す工程を実施する。
プラズマCVD法により層間絶縁膜10を成膜し、フォトリソグラフィ法及びドライエッチング法により所定の領域にコンタクトホール11を開孔する。
実施例1においては、層間絶縁膜10として窒化シリコン膜をおよそ300nm厚で成膜した。
【0039】
続いて、ITO(インジウム錫酸化物)やIZO(インジウム亜鉛酸化物)などの透光性導電膜を成膜し、フォトリソグラフィ法により所定の形状にパターニングして、画素電極18及び端子電極(図示せず)を形成する。
実施例1においては、Arガス、O2ガス、及びH2Oガスを混合したガスを用いたDCマグネトロンスパッタリング法により、加工性に優れた非晶質の透明導電膜を成膜した。エッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法によって行った。
不要なレジストを除去した後にアニールを行うことにより非晶質透明導電膜を結晶化させて、TFT108及びアクティブマトリックス基板100が完成する。
【0040】
本実施形態においては、結晶性半導体膜5はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に形成された金属遮光膜3を備える構成とした。
本実施形態においてはまた、結晶性半導体膜5はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に形成された金属遮光膜3を備える構成とした。
【0041】
本実施形態の上記構成では、金属遮光膜3が形成された遮光領域において結晶性半導体膜5内にホール蓄積層が形成されるのを抑制することができ、ソース・ドレイン電極間においてホールキャリアの移動を抑制することができると考えられ、TFT108のゲート電極2へ負バイアス電圧を印加している際の光リーク電流を低減することが可能となる。したがって、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
本実施形態では、ゲート電極2と金属遮光膜3とを同一プロセスで形成できるので、生産性も良い。
以上説明したように、本実施形態によれば、結晶性半導体膜5を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板100を提供することができる。
【0042】
「第2実施形態」
図面を参照して、本発明に係る第2実施形態のアクティブマトリックス基板について説明する。図3A、図3Bは各々、本実施形態のアクティブマトリックス基板の要部平面図、要部断面図である。第1実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【0043】
図3Bに示すように、本実施形態のTFT208及びアクティブマトリックス基板200は、第1実施形態と同様の断面構造を有している。
図3A及び図3Bに示すように、第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
図3Aに示すように、第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
さらに、図3Aに示すように、本実施形態においては、金属遮光膜3がゲート配線109と平行に額縁領域102(図1Aを参照)まで延びた金属配線となっている。金属配線である金属遮光膜3は、額縁領域102において外部端子に接続されており、外部から正電圧が印加可能とされている。
本実施形態においても、金属遮光膜3は、バックライトから結晶性半導体膜5への光の入射を遮る膜として機能する。
【0044】
本実施形態においても、第1実施形態と同様に、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、バックライトからの光を遮光する金属遮光膜3を設けているので、金属遮光膜3が形成された遮光領域において結晶性半導体膜5内にホール蓄積層が形成されるのを抑制することができる。
【0045】
さらに、本実施形態では、金属遮光膜3を金属配線として外部から電圧を印加可能な構成としている。かかる構成では、結晶性半導体膜5において、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間の部分に対して、ゲート絶縁膜4を介して下層の金属遮光膜3から電圧を印加することができる。
ここで、印加する電圧を正電圧とすれば、結晶性半導体膜5とゲート絶縁膜4との界面近傍に電子が蓄積される。逆に印加する電圧を負電圧とすれば、結晶性半導体膜5とゲート絶縁膜4との界面近傍にホールが蓄積される。
本実施形態では、金属遮光膜3に外部から正電圧を印加可能な構成としているので、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間の部分において、結晶性半導体膜5とゲート絶縁膜4との界面近傍に電子を蓄積させることができ、金属遮光膜3を形成した領域における結晶性半導体膜5内でのホール蓄積層の形成を確実に抑制することができる。
したがって、本実施形態では第1実施形態よりも、ソース・ドレイン電極間において、ホールキャリアの移動をより高いレベルで抑制することができ、TFT208のゲート電極2へ負バイアス電圧を印加している際の光リーク電流をより高いレベルで低減することが可能となる。
【0046】
本実施形態のアクティブマトリックス基板200は第1実施形態と同様のプロセスで製造することができる。
実施例2として、金属遮光膜3のパターンを図3Aに示すものとした以外は実施例1と同様として、アクティブマトリックス基板200を得た。
図4は、金属遮光膜3に電圧を印加したときのリーク電流の印加電圧依存性を示すグラフである。この図には、金属遮光膜3に正電圧を印加することによってリーク電流量が低減され、印加電圧値が高い程リーク電流の低減効果が大きくなることが示されている。
すなわち、金属遮光膜3への印加電圧は正側に大きい程好ましい。具体的には、金属遮光膜3へ印加電圧は、TFTの閾値電圧以上とすることが好ましい。かかる印加電圧とすることで、光リーク電流を効果的に低減することができる。図4の例ではTFTの閾値電圧=4.2Vであった。
【0047】
本実施形態では、TFTのゲート電極2へ負バイアス電圧を印加している際の光リーク電流を効果的に低減することができるので、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
本実施形態においても、ゲート電極2と金属遮光膜3とを同一プロセスで形成できるので、生産性も良い。
【0048】
以上説明したように、本実施形態によれば、結晶性半導体膜5を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板200を提供することができる。
【0049】
「第3実施形態」
図面を参照して、本発明に係る第3実施形態のアクティブマトリックス基板について説明する。図5は本実施形態のアクティブマトリックス基板の要部平面図である。第1実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【0050】
本実施形態のTFT308及びアクティブマトリックス基板300の断面構造は、第1実施形態と同様であるが、第1実施形態にはない接続電極31とコンタクトホール32、33が設けられている。
【0051】
図5に示すように、第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
【0052】
第2実施形態では、金属遮光膜3を金属配線として、外部から正電圧が印加可能な構成とした。本実施形態では、金属遮光膜3は第1実施形態と同様のパターンで形成されており、それ自身は電圧が印加可能な配線ではないが、ソース配線110と電気的に接続されており、ソース配線110を介して外部から正電圧が印加可能とされている。
【0053】
図5に示すように、ソース配線110及び金属遮光膜3上には、画素電極18と同層にソース配線110と金属遮光膜3とを接続するための接続電極31が形成されている。接続電極31は、画素電極18と同一プロセスで形成され、画素電極18と同じ透光性導電膜からなる。接続電極31は層間絶縁膜10に開孔されたコンタクトホール32を介してソース配線110に接続され、層間絶縁膜10に開孔されたコンタクトホール33を介して金属遮光膜3に接続されている。
【0054】
本実施形態においても、第1、第2実施形態と同様に、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、バックライトからの光を遮光する金属遮光膜3を設けているので、金属遮光膜3が形成された遮光領域において結晶性半導体膜5内にホール蓄積層が形成されるのを抑制することができる。
【0055】
本実施形態においても第2実施形態と同様に、金属遮光膜3に対して外部から電圧を印加可能な構成としている。かかる構成では、結晶性半導体膜5において、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間の部分に対して、ゲート絶縁膜4を介して下層の金属遮光膜3から正電圧を印加することができる。かかる構成では、結晶性半導体膜5とゲート絶縁膜4との界面近傍に電子を蓄積させることができ、金属遮光膜3を形成した領域における結晶性半導体膜5内でのホール蓄積層の形成を確実に抑制することができる。
したがって、本実施形態においても第1実施形態よりも、ソース・ドレイン電極間において、ホールキャリアの移動をより高いレベルで抑制することができ、TFT308のゲート電極2へ負バイアス電圧を印加している際の光リーク電流をより高いレベルで低減することが可能となる。
本実施形態においても、金属遮光膜3へ印加電圧は、TFTの閾値電圧以上とすることが好ましい。かかる印加電圧とすることで、光リーク電流を効果的に低減することができる。
【0056】
第2実施形態では、アクティブマトリックス基板のゲート配線及びソース配線とは別に金属遮光膜3からなる金属配線を設ける構成とした。かかる構成においては、金属遮光膜3からなる金属配線に電圧を供給するための電源を別途設ける必要があるため、消費電力が増加する。また、ゲート配線と金属遮光膜からなる金属配線は同層に形成されるが、これらの配線がパターン不良によって一箇所でも短絡した場合には、互いに同電位となるため、所望の電圧を印加できず、ライン状の欠陥となる。
これに対して、本実施形態においては、金属遮光膜3への正電圧の印加はソース配線110を利用しているので、金属遮光膜3へ電圧を供給するための電源は不要であり、また同層のパターン不良による配線間ショートも発生しにくい。
【0057】
本実施形態では、TFTのゲート電極2へ負バイアス電圧を印加している際の光リーク電流を効果的に低減することができるので、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
【0058】
本実施形態のアクティブマトリックス基板300は第1実施形態と同様のプロセスで製造することができる。
本実施形態においても、ゲート電極2と金属遮光膜3とを同一プロセスで形成できる。また、コンタクトホール32、33は、画素ドレインコンタクトホール11を開孔する際に同時に開孔でき、接続電極31は画素電極18と同時に形成できる。
したがって、本実施形態のアクティブマトリックス基板300は生産性も良い。
【0059】
以上説明したように、本実施形態によれば、結晶性半導体膜5を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板300を提供することができる。
【0060】
第1〜第3実施形態においては、「ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間」と「ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間」の双方に金属遮光膜3を設ける場合に説明したが、少なくともいずれか一方に金属遮光膜3を設ければ、従来よりも光リーク電流の発生が抑制されたアクティブマトリックス基板を提供することができる。
【0061】
「第4実施形態」
図面を参照して、本発明に係る第4実施形態のアクティブマトリックス基板について説明する。図6は本実施形態のアクティブマトリックス基板の要部断面図で、図7A〜図7Fは製造工程図である。第1実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【0062】
第1〜第3実施形態においては、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に金属遮光膜3を設けることによって、金属遮光膜3が形成された遮光領域での光照射によるホール-電子対の生成を抑え、ホールキャリアの移動による光リーク電流を低減するようにした。
【0063】
図6に示すように、本実施形態のアクティブマトリックス基板400では、結晶性半導体膜5はソース電極12側がTFT408の外側でかつゲート電極2の外側の領域に引き出されており、結晶性半導体膜5において、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、n型不純物が導入された不純物導入領域41が形成されている。
【0064】
結晶性半導体膜5はドレイン電極13側がTFT408の外側でかつゲート電極2の外側の領域に引き出されており、結晶性半導体膜5において、ドレイン電極13と結晶性半導体膜5との接触部DC(図示略、第1〜第3実施形態の図面を参照)とゲート電極2との間にn型不純物が導入された不純物導入領域41が形成された構成としてもよい。
【0065】
「ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間」と「ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間」のうち、少なくともいずれか一方に不純物導入領域41を設ければよい。
上記構成では、結晶性半導体膜5のn型不純物を導入した領域41においてホール蓄積層の形成を抑制することができる。その結果、金属遮光膜3を設ける場合と同様に、ソース・ドレイン電極間においてホールキャリアの移動を抑制することができると考えられ、TFT408のゲート電極2へ負の電圧を印加している際の光リーク電流を低減することが可能となる。したがって、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
【0066】
図7A〜図7Fを参照して、アクティブマトリックス基板400の製造方法の一例について説明する。
【0067】
図7A及び図7Bに示すように、絶縁性基板1上に、ゲート電極2及びゲート絶縁膜4を形成した後、結晶性半導体膜5を形成する(プロセスは第1実施形態と同様)。
次に、図7Cに示すように、フォトリソグラフィ法により不純物を導入する領域が開口したレジストパターンPRを形成し、このレジストパターンPRをマスクとして、イオン注入を実施する。図中、符号40は注入するイオンを示している。その後、イオン注入により硬化したレジスト表面をアッシング処理し、レジスト剥離液によってレジストを除去する。
実施例4では、加速電圧:5kV、ドーズ量:1.0×1011ions/cm2として、イオン注入を実施した。
【0068】
その後、図7D〜図7Fに示すプロセスを経て、アクティブマトリックス基板400が製造される。図7D〜図7Fに示すプロセスは、第1実施形態の図2C〜図2Eに示したプロセスと同様である。
【0069】
本実施形態は、不純物導入領域41は結晶性半導体膜5を形成した後に部分的にイオン注入を実施することで形成可能であり、製造性が良い。
【0070】
以上説明したように、本実施形態によっても、結晶性半導体膜5を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板400を提供することができる。
【0071】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
【符号の説明】
【0072】
1:絶縁性基板、2:ゲート電極、3:金属遮光膜、4:ゲート絶縁膜、5:結晶性半導体膜、6:非晶質半導体膜、7:チャネル層、8:オーミックコンタクト層(低抵抗膜)、9:チャネル部、10:層間絶縁膜、11:画素ドレインコンタクトホール、12:ソース電極、13:ドレイン電極、18:画素電極、31:接続電極、41:不純物導入領域、100、200、300、400:アクティブマトリックス基板、108、208、308、408:TFT、109:ゲート配線、110:ソース配線
【技術分野】
【0001】
本発明は、薄膜トランジスタ(TFT)と画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板、及びこれを備えた液晶装置に関するものである。
【背景技術】
【0002】
薄型パネルの1つである液晶装置は、低消費電力や小型軽量といったメリットを生かし、パーソナルコンピュータや携帯情報端末機器のモニタ、あるいはTV等の表示デバイスとして広く用いられている。また、自発光型で、広視野角、高コントラスト、及び高速応答等の特徴を有するEL(electroluminescence)装置も、薄型パネル用デバイスとして用いられるようになってきている。
【0003】
アクティブマトリックス型の液晶装置あるいはEL装置において画素スイッチング素子として用いられる薄膜トランジスタ(TFT)としては、少なくとも1層の半導体膜(通常はシリコン膜)からなるチャネル層を備えたMIS構造が広く採用されている。
TFTには逆スタガード(inverted staggered)型やトップゲート型等の種類があり、チャネル層の半導体膜にも非晶質半導体膜や結晶性半導体膜等の種類があり、それらは搭載される装置の用途や性能等により適宜選択される。
【0004】
近年、液晶装置やEL装置の狭額縁化や低コスト化を実現するために、駆動用TFTを用いたソースドライバやゲートドライバ等の駆動回路を、画素スイッチング用TFTを有する画素領域と同一基板上に形成した駆動回路一体型が開発されてきている。駆動回路を画素領域と同一基板上に形成することで、外付けICチップのコスト削減が図れ、またICチップの実装面積がいらないことから狭額縁化が可能となる。
駆動用TFTには、画素スイッチング用TFTに比べて大きな駆動電圧がより長時間印加され続けるため、電気特性の劣化が大きくなる。そのため、かかる用途では、信頼性が高く、移動度の大きな結晶性半導体膜が好ましく用いられる。結晶性半導体膜としては、多結晶半導体膜あるいは微結晶半導体膜等が挙げられる。
【0005】
従来、多結晶半導体膜あるいは微結晶半導体膜等の結晶性半導体膜の形成方法としては、下地膜であるゲート絶縁膜上に非晶質半導体膜を形成した後にレーザ光を照射するレーザアニールにより非晶質半導体膜を多結晶化する方法(特許文献1の請求項1等を参照)、及びプラズマCVD(Chemical Vapor Deposition)法により直接、微結晶半導体膜を成膜する方法(特許文献2の段落0041等を参照)が知られている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2003−17505号公報
【特許文献2】特開平8−97436号公報
【特許文献3】特開2003−131261号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
TFTの製造には複数のフォトリソグラフィ工程が必要となるが、生産性向上の観点から、フォトリソグラフィ工程数を減らすことが望まれている。このため、比較的少ないフォトリソグラフィ工程数で製造が可能なことから、逆スタガード型のTFTにおいて、チャネル背面をエッチングするバックチャネルエッチ型が使用されることが多い。
【0008】
上記バックチャネルエッチ型においてチャネル層として結晶性半導体膜を用いる場合、その上には非晶質半導体膜が積層される。これは以下の理由によるものである。
バックチャネルエッチングを行う際に、ソース・ドレイン電極とのオーミックコンタクト層(n層)とチャネル層の半導体膜とのエッチング選択性を確保することが困難である。そのため、基板面内のn層の膜厚ばらつきやエッチングレートのばらつきを考慮して、チャネル層の半導体膜の膜厚を厚く設定するとともに、エッチング時間を充分長く設定しておく必要がある。
しかしながら、特許文献1に記載のレーザアニールにより非晶質半導体膜を多結晶化する方法では、はじめに形成する非晶質半導体膜を厚く成膜すると非晶質半導体膜の下層部まで充分に溶融できないため、ゲート絶縁膜との界面部分まで厚み方向全体に良好な結晶性を有する結晶性半導体膜を形成することが難しい。また特許文献2に記載のプラズマCVD法により直接、微結晶半導体膜を成膜する方法では、微結晶半導体膜の成膜レートが非常に遅いため、充分な厚さを得るにはスループットが著しく低下するという問題がある。
したがって、レーザアニールあるいはプラズマCVD法で形成した結晶性半導体膜の上に比較的成膜レートの速い非晶質半導体膜を積層することによって、バックチャネルエッチングに対するプロセスマージンを確保することがなされている。
【0009】
結晶性半導体膜は非晶質半導体膜よりもホール移動度が高いという特性を有している。したがって、例えば透過型の液晶装置に搭載されるバックライトなどからの光照射によってホール-電子対が生成されて、これが外部電圧の印加によって結晶性半導体膜中を移動すると考えられる。TFTのゲート電極にマイナスバイアス電圧を印加した状態で、ソース-ドレイン電極間に電圧を印加した場合には、ホールキャリアがソース-ドレイン電極間を流れてリーク電流を生成してしまう。液晶装置を表示装置として用いる場合には、このリーク電流に起因して、クロストークなどが視認され、表示品質が低下する恐れがある。
【0010】
上記問題の対策としては、すべての半導体膜をゲート電極の形成領域内に配置し、ゲート電極を利用して半導体膜への背面からの光を遮ることによって、光励起による電子-ホール対の発生を抑制することが考えられる。しかしながら、かかる対策を講じても、TFTのオフ時にはゲート電極にマイナスのバイアス電圧が印加され、結晶性半導体膜にホールの蓄積層が形成されることから、ソース電極・ドレイン電極と結晶性半導体膜との接触部を介して電流が流れ、リーク電流が生成する。
特許文献3には、基板上に金属遮光膜(3、5)を形成し、その上層に絶縁膜(6)を挟んでTFTを形成することが考えられる(請求項1及び図2を参照)。しかしながら、かかる態様ではTFTの必須構成要素とは別に金属遮光膜(3、5)と絶縁膜(6)とを形成する必要があり、フォトリソグラフィ工程が増えることになり、生産性の観点から好ましくない。
【0011】
本発明は上記事情に鑑みてなされたものであり、結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板を提供することを目的とするものである。
本明細書において、「結晶性半導体膜」には、微結晶半導体膜及び多結晶半導体膜等が含まれる。
【課題を解決するための手段】
【0012】
本発明の第1のアクティブマトリックス基板は、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、前記ゲート電極と同層に形成された金属膜を備えたものである。
【0013】
本発明の第2のアクティブマトリックス基板は、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記結晶性半導体膜において、前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、n型不純物が導入された不純物導入領域が形成されたものである。
【発明の効果】
【0014】
本発明によれば、結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板を提供することができる。
【図面の簡単な説明】
【0015】
【図1A】第1実施形態のアクティブマトリックス基板の概略全体平面図である。
【図1B】第1実施形態のアクティブマトリックス基板の要部平面図である。
【図1C】第1実施形態のアクティブマトリックス基板の要部断面図である。
【図2A】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2B】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2C】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2D】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図2E】第1実施形態のアクティブマトリックス基板の製造工程図である。
【図3A】第2実施形態のアクティブマトリックス基板の要部平面図である。
【図3B】第2実施形態のアクティブマトリックス基板の要部断面図である。
【図4】金属遮光膜に電圧を印加したときのリーク電流の印加電圧依存性を示すグラフである。
【図5】第3実施形態のアクティブマトリックス基板の要部平面図である。
【図6】第4実施形態のアクティブマトリックス基板の要部断面図である。
【図7A】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7B】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7C】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7D】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7E】第4実施形態のアクティブマトリックス基板の製造工程図である。
【図7F】第4実施形態のアクティブマトリックス基板の製造工程図である。
【発明を実施するための形態】
【0016】
「第1実施形態」
図面を参照して、本発明に係る第1実施形態のアクティブマトリックス基板、及びこれを備えた液晶装置について説明する。図1A〜図1Cは各々、本実施形態のアクティブマトリックス基板の概略全体平面図、要部平面図、及び要部断面図である。
視認しやすくするため、各構成要素の縮尺や位置等は適宜実際のものとは異ならせてある。図1Cは図1BのX-X'線断面図であるが、ここではドレイン電極側の金属遮光膜3については図示を省略してある。また、図1Cにおいて適宜ハッチングを省略してある。
本実施形態のアクティブマトリックス基板100は、アクティブマトリックス型の液晶(表示)装置や有機EL(表示)装置等の電気光学装置に好適に用いられるものである。本実施形態では、透過型の液晶表示装置を例として説明する。
【0017】
図1Aに示すように、本実施形態のアクティブマトリックス基板100は、表示が行われる画素領域101と画素領域101を囲むように設けられた額縁領域102とを有している。画素領域101には、複数のゲート配線(走査信号配線)109と複数のソース配線(表示信号配線)110とが互いに直交するように格子状に形成されている。これら複数のゲート配線109と複数のソース配線110とで区画された1つ1つの領域が画素105となっている。
【0018】
アクティブマトリックス基板100の額縁領域102には、走査信号駆動回路103と表示信号駆動回路104とが設けられている。ゲート配線109は走査信号駆動回路103に接続され、ソース配線110は表示信号駆動回路104に接続されている。
走査信号駆動回路103、表示信号駆動回路104には各々、FPC(Flexible Printed Circuit)等の配線基板からなる外部配線部106、107が接続されている。
外部配線部106、107を介して走査信号駆動回路103、表示信号駆動回路104に外部からの各種信号が供給される。走査信号駆動回路103は外部からの制御信号に基づいて、ゲート信号(走査信号)をゲート配線109に供給する。表示信号駆動回路104は外部からの制御信号や表示データに基づいて、表示信号をソース配線110に供給する。これにより、表示データに応じた表示電圧が各画素105に供給される。
【0019】
図1Bに示すように、個々の画素105に、画素スイッチング素子である1つの薄膜トランジスタ(TFT)108と1つの画素電極18とが形成されている。画素105において、TFT108はゲート配線109とソース配線110との交点近傍に形成されている。アクティブマトリックス基板100全体で見れば、TFT108と画素電極18とが複数対アレイ状に配置されている。1つの画素105に複数のTFTが設けられる場合もある。
アクティブマトリックス基板100の最表面には、配向膜(図示せず)が形成されている。
【0020】
透過型の液晶装置は例えば、上記のアクティブマトリックス基板100と、対向電極(共通電極)、カラーフィルタ、画素間を遮光するブラックマトリックス(BM)、及び配向膜等を備えた対向基板(カラーフィルタ基板)とが液晶層を挟持して対向配置された液晶パネルを備え、この液晶パネルの両基板の外側に偏光板と位相差板とを備え、さらに一方の基板の外側にバックライトユニットを備えて構成される(図示せず)。対向電極はアクティブマトリックス基板100側に設けられることもある。
【0021】
液晶装置においては、ゲート配線109からのゲート信号によってスイッチング素子であるTFT108がオンになり、ソース配線110からTFT108のドレイン電極13(図1B、図1Cを参照)に接続された画素電極18に表示電圧が印加される。そして、画素電極18と対向電極との間に、表示電圧に応じた電界が生じる。
液晶装置では、画素電極18と対向電極との間の電界によって液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化し、視認側の偏光板を通過する光の光量が変化することを利用して、画素105毎に光を変調でき、表示を行える。
【0022】
図1Cに示すように、TFT108は、
絶縁性基板1上に順次形成されたゲート電極2とゲート絶縁膜4と、
ゲート絶縁膜4上に順次形成された結晶性半導体膜5及び非晶質半導体膜6からなるチャネル層7と、
このチャネル層7上に互いに離間して形成されたソース電極12及びドレイン電極13とを備えた逆スタガード型のTFTである。
本実施形態において、結晶性半導体膜5及び非晶質半導体膜6からなるチャネル層とソース電極12及びドレイン電極13との間にはオーミックコンタクト層(低抵抗膜)8が形成されている。
【0023】
基板1は、ガラス基板や石英基板等の透光性を有する絶縁性基板である。
ゲート絶縁膜4は、SiNx、SiO2膜、又はこれらの積層膜等からなり、ゲート電極2及び後記金属遮光膜3を覆うように形成されている。
本実施形態において、結晶性半導体膜5は多結晶又は微結晶のシリコン膜である。
本実施形態において、オーミックコンタクト層8は、不純物が添加されたN型非晶質シリコン膜である。オーミックコンタクト層8は、ソース電極12及びドレイン電極13の間の領域(チャネル部9)が除去されており、この除去部分を挟んでソース領域とドレイン領域とを有している。
ソース電極12はオーミックコンタクト層8のソース領域に接続され、ドレイン電極13はオーミックコンタクト層8のドレイン領域に接続されている。本実施形態において、ソース電極12はソース配線110と一体形成されている。
【0024】
アクティブマトリックス基板100には、ソース電極12、ドレイン電極13、及びチャネル部9等を覆うように、基板全面に層間絶縁膜(保護絶縁膜)10が形成され、この上に画素電極18が形成されている。画素電極18は層間絶縁膜10に開孔された画素ドレインコンタクトホール11を介してドレイン電極13に接続されている。
【0025】
図1B及び図1Cに示すように、結晶性半導体膜5及び非晶質半導体膜6はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
本実施形態では、図1Bに示すように、結晶性半導体膜5及び非晶質半導体膜6のソース電極12側はソース配線110に沿って、ゲート電極2を挟んで図示上側と図示下側に引き出されている。そして、ゲート電極2を挟んで図示上側と図示下側に引き出された部分に、各々金属遮光膜3が形成されている。
図1Bに示すように、結晶性半導体膜5及び非晶質半導体膜6はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
金属遮光膜3は、バックライトから結晶性半導体膜5への光の入射を遮る膜として機能する。
【0026】
上記構成では、結晶性半導体膜5において金属遮光膜3の形成領域内では、光照射によるホールの生成が抑制され、ホール蓄積層の形成が抑制される。従来構造ではゲート電極に負バイアス電圧を印加することにより誘起されたホールと光照射によって生成されたホールにより、ソース-ドレイン電極間にホールキャリアが流れ、リーク電流が生成すると考えられるが、本実施形態では、ホールキャリアの流れが金属遮光膜3で一旦遮られるた めに、ソース-ドレイン電極間のホールキャリアの流れを抑制することができる。
本実施形態では、ソース-ドレイン電極間のホールキャリアの流れが抑制されるので、TFT108のゲート電極2に負バイアス電圧を印加している際の光リーク電流を低減することが可能となる。
【0027】
次に、図2A〜図2Eを参照して、アクティブマトリックス基板100の製造方法の一例について説明する。図2A〜図2Eは図1Cに対応した断面図である。
【0028】
はじめに図2Aに示す工程を実施する。
ガラス基板や石英基板等の透光性を有する絶縁性基板1上にDCマグネトロンスパッタ法により、ゲート電極材料からなる金属膜を成膜する。この金属膜をフォトリソグラフィ法及びウエットエッチング法により所定の形状にパターニングして、ゲート電極2及び金属遮光膜3を形成する。
実施例1においては、絶縁性基板1として無アルカリガラス基板を用い、ゲート電極2及び金属遮光膜3を200nm厚のアルミニウム合金膜(アルミニウムにニッケルとネオジウムを所定量添加したアルミニウム合金膜)とした。ウエットエッチングには、リン酸を主成分とするエッチング液を用いた。
図面上はゲート電極2及び金属遮光膜3の端面が基板面に対して垂直になっているが、これらの端面はテーパ状とすることが望ましい。テーパ状とすることで、後に成膜するゲート絶縁膜4の被覆性が向上し、絶縁耐圧不良を抑制することができる。
【0029】
次に図2Bに示す工程を実施する。
ゲート電極2及び金属遮光膜3を形成した基板1上に、プラズマCVD法によりゲート絶縁膜4を成膜する。
実施例1では、窒化シリコン膜(SiNx膜)をおよそ300nm厚で成膜し、さらに酸化シリコン膜(SiO2膜)をおよそ100nm厚で成膜し、SiNx膜とSiO2膜との積層膜からなるゲート絶縁膜4を形成した。
かかる積層構造では、後に成膜する結晶性半導体膜5との界面がSiO2となる。かかる構成とすることで、後工程でゲート絶縁膜4との界面から良好な結晶性を有し、厚み方向全体に結晶性が良好な結晶性半導体膜5を形成することができ、好ましい。
ゲート絶縁膜4の膜厚は上記膜厚に限るものではなく、絶縁耐圧や絶縁膜容量などを勘案して決定すればよい。
【0030】
続いて、ゲート絶縁膜4上に結晶性半導体膜5を形成する。
本実施形態では、ゲート絶縁膜4上に非晶質半導体膜をプラズマCVD法により成膜しこれを高温アニール処理した後、レーザアニールにより結晶化して、結晶性半導体膜5を形成する。
プラズマCVD法にて成膜した非晶質半導体膜は膜中に大量の水素を含有するため、この水素を低減するための処理として、非晶質半導体膜の成膜後に高温アニールを実施することが好ましい。かかるアニール処理を行っておくことにより、非晶質半導体膜をレーザアニールにより結晶化する際の温度上昇に伴う水素の急激な離脱による半導体膜表面の荒れを抑制することが可能となる。
高温アニール処理後の非晶質半導体膜に対して窒素などの不活性ガスを吹き付けて非晶質半導体膜の表面の酸素濃度を低下させる。この状態でパルスレーザ光を非晶質半導体膜に照射する。この際、レーザ光は所定の光学系を通して線状のビーム形状とされた後、非晶質半導体膜に照射される。非晶質半導体膜に対してレーザ走査を行うと、非晶質半導体膜はいったん溶融しその後凝固する際に結晶化する。
【0031】
実施例1では、非晶質半導体膜として非晶質シリコン膜をおよそ50nm厚で成膜し、成膜後に、窒素雰囲気の低真空状態で保持したチャンバ内を400℃に加熱し、その内部で基板を30分間保持した。
その後、非晶質半導体膜に対して窒素を吹き付けて非晶質半導体膜の表面の酸素濃度を低下させた後、パルスレーザを用いたレーザアニールを実施した。
レーザ光として、エキシマレーザ(発振波長:308nm)を用いた。またビーム形状はおよそ200μm×200mmの線状ビーム形状とし、照射エネルギーを200mJ/cm2、走査の送りピッチを15μmとした。このような照射エネルギーで複数回にわたって非晶質半導体膜にレーザ光を照射し、SiO2膜との界面まで厚み方向全体を良好に結晶化させることができた。実施例1では、非晶質部分を残すことなく、SiO2膜に接して良好な結晶性を有する多結晶半導体膜(pc−Si膜)を形成できた。
【0032】
実施例1では、照射エネルギー密度を250mJ/cm2に設定したが、これに限定されるものではない。照射エネルギー密度は200〜350mJ/cm2とすることが好ましい。照射エネルギー密度が200mJ/cm2よりも小さいと非晶質半導体膜の充分な結晶化ができず、S値の増大や移動度の低下を招く恐れがある。また、照射エネルギー密度が350mJ/cm2よりも大きいと、半導体膜の表面荒れや、結晶性の低下、ゲート電極へのダメージ等が発生する恐れがあるため好ましくない。
【0033】
結晶性半導体膜5は、プラズマCVD法により直接成膜することもできる(「背景技術」の項に挙げた特許文献2の段落0041等を参照)。
【0034】
次に図2Cに示す工程を実施する。
結晶性半導体膜5表面の自然酸化膜を除去するために、フッ酸系の薬液で洗浄した後、プラズマCVD法により非晶質半導体膜6及びオーミックコンタクト層(低抵抗膜)8を順次成膜する。
実施例1では、非晶質半導体膜6として真性の非晶質シリコン(i−a−Si)膜をおよそ150nm膜厚で成膜した。また、オーミックコンタクト層8として、不純物元素としてリンを含有した非晶質シリコン(n+a−Si)膜を30nm厚で成膜した。
【0035】
次にフォトリソグラフィ法及びドライエッチング法により、オーミックコンタクト層8、非晶質半導体膜6、及び結晶性半導体膜5を順次所定の形状にパターニングする。これにより、ゲート絶縁膜4表面が部分的に露出される。
実施例1では、エッチングガスとして、CF4とO2の混合ガスを用いた。これにより、フォトレジストを後退させながらエッチングを行うことができ、オーミックコンタクト層8、非晶質半導体膜6、及び結晶性半導体膜5のパターン端面をテーパ形状とした。これらの端面をテーパ状とすることにより、後に成膜する金属膜の被覆性が向上し、上記の半導体膜のパターン段差部による断線を抑制することができる。
【0036】
次に図2Dに示す工程を実施する。
オーミックコンタクト層8上に、ソース電極12及びドレイン電極13を形成するための金属膜をDCマグネトロンスパッタ法により成膜する。
実施例1では、金属膜としてCr膜をおよそ200nm厚で成膜した。
次に、フォトリソグラフィ法及びウエットエッチング法により、金属膜を所望のパターンに加工して、ソース電極12及びドレイン電極13を形成する。
実施例1では、ウエットエッチングに用いるエッチング液として、過塩素酸と硝酸セリウムアンモニウムからなる薬液を用いた。
【0037】
次に、オーミックコンタクト層8のソース電極12とドレイン電極13との間の領域をドライエッチングする。具体的には、ソース電極12及びドレイン電極13をマスクとして、オーミックコンタクト層8のエッチングを行う。このとき、非晶質半導体膜6のソース電極12とドレイン電極13との間の領域の表層部も一部除去される。この工程により、オーミックコンタクト層8は、チャネル部9を挟んでソース領域とドレイン領域に分離される。
実施例1では、トータルのエッチング膜厚をおよそ80nmとした。オーミックコンタクト層8は30nmの膜厚に成膜していたので、非晶質半導体膜6のエッチング量はおよそ50nmであった。
【0038】
次に図2Eに示す工程を実施する。
プラズマCVD法により層間絶縁膜10を成膜し、フォトリソグラフィ法及びドライエッチング法により所定の領域にコンタクトホール11を開孔する。
実施例1においては、層間絶縁膜10として窒化シリコン膜をおよそ300nm厚で成膜した。
【0039】
続いて、ITO(インジウム錫酸化物)やIZO(インジウム亜鉛酸化物)などの透光性導電膜を成膜し、フォトリソグラフィ法により所定の形状にパターニングして、画素電極18及び端子電極(図示せず)を形成する。
実施例1においては、Arガス、O2ガス、及びH2Oガスを混合したガスを用いたDCマグネトロンスパッタリング法により、加工性に優れた非晶質の透明導電膜を成膜した。エッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法によって行った。
不要なレジストを除去した後にアニールを行うことにより非晶質透明導電膜を結晶化させて、TFT108及びアクティブマトリックス基板100が完成する。
【0040】
本実施形態においては、結晶性半導体膜5はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に形成された金属遮光膜3を備える構成とした。
本実施形態においてはまた、結晶性半導体膜5はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に形成された金属遮光膜3を備える構成とした。
【0041】
本実施形態の上記構成では、金属遮光膜3が形成された遮光領域において結晶性半導体膜5内にホール蓄積層が形成されるのを抑制することができ、ソース・ドレイン電極間においてホールキャリアの移動を抑制することができると考えられ、TFT108のゲート電極2へ負バイアス電圧を印加している際の光リーク電流を低減することが可能となる。したがって、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
本実施形態では、ゲート電極2と金属遮光膜3とを同一プロセスで形成できるので、生産性も良い。
以上説明したように、本実施形態によれば、結晶性半導体膜5を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板100を提供することができる。
【0042】
「第2実施形態」
図面を参照して、本発明に係る第2実施形態のアクティブマトリックス基板について説明する。図3A、図3Bは各々、本実施形態のアクティブマトリックス基板の要部平面図、要部断面図である。第1実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【0043】
図3Bに示すように、本実施形態のTFT208及びアクティブマトリックス基板200は、第1実施形態と同様の断面構造を有している。
図3A及び図3Bに示すように、第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
図3Aに示すように、第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
さらに、図3Aに示すように、本実施形態においては、金属遮光膜3がゲート配線109と平行に額縁領域102(図1Aを参照)まで延びた金属配線となっている。金属配線である金属遮光膜3は、額縁領域102において外部端子に接続されており、外部から正電圧が印加可能とされている。
本実施形態においても、金属遮光膜3は、バックライトから結晶性半導体膜5への光の入射を遮る膜として機能する。
【0044】
本実施形態においても、第1実施形態と同様に、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、バックライトからの光を遮光する金属遮光膜3を設けているので、金属遮光膜3が形成された遮光領域において結晶性半導体膜5内にホール蓄積層が形成されるのを抑制することができる。
【0045】
さらに、本実施形態では、金属遮光膜3を金属配線として外部から電圧を印加可能な構成としている。かかる構成では、結晶性半導体膜5において、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間の部分に対して、ゲート絶縁膜4を介して下層の金属遮光膜3から電圧を印加することができる。
ここで、印加する電圧を正電圧とすれば、結晶性半導体膜5とゲート絶縁膜4との界面近傍に電子が蓄積される。逆に印加する電圧を負電圧とすれば、結晶性半導体膜5とゲート絶縁膜4との界面近傍にホールが蓄積される。
本実施形態では、金属遮光膜3に外部から正電圧を印加可能な構成としているので、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間の部分において、結晶性半導体膜5とゲート絶縁膜4との界面近傍に電子を蓄積させることができ、金属遮光膜3を形成した領域における結晶性半導体膜5内でのホール蓄積層の形成を確実に抑制することができる。
したがって、本実施形態では第1実施形態よりも、ソース・ドレイン電極間において、ホールキャリアの移動をより高いレベルで抑制することができ、TFT208のゲート電極2へ負バイアス電圧を印加している際の光リーク電流をより高いレベルで低減することが可能となる。
【0046】
本実施形態のアクティブマトリックス基板200は第1実施形態と同様のプロセスで製造することができる。
実施例2として、金属遮光膜3のパターンを図3Aに示すものとした以外は実施例1と同様として、アクティブマトリックス基板200を得た。
図4は、金属遮光膜3に電圧を印加したときのリーク電流の印加電圧依存性を示すグラフである。この図には、金属遮光膜3に正電圧を印加することによってリーク電流量が低減され、印加電圧値が高い程リーク電流の低減効果が大きくなることが示されている。
すなわち、金属遮光膜3への印加電圧は正側に大きい程好ましい。具体的には、金属遮光膜3へ印加電圧は、TFTの閾値電圧以上とすることが好ましい。かかる印加電圧とすることで、光リーク電流を効果的に低減することができる。図4の例ではTFTの閾値電圧=4.2Vであった。
【0047】
本実施形態では、TFTのゲート電極2へ負バイアス電圧を印加している際の光リーク電流を効果的に低減することができるので、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
本実施形態においても、ゲート電極2と金属遮光膜3とを同一プロセスで形成できるので、生産性も良い。
【0048】
以上説明したように、本実施形態によれば、結晶性半導体膜5を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板200を提供することができる。
【0049】
「第3実施形態」
図面を参照して、本発明に係る第3実施形態のアクティブマトリックス基板について説明する。図5は本実施形態のアクティブマトリックス基板の要部平面図である。第1実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【0050】
本実施形態のTFT308及びアクティブマトリックス基板300の断面構造は、第1実施形態と同様であるが、第1実施形態にはない接続電極31とコンタクトホール32、33が設けられている。
【0051】
図5に示すように、第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はソース電極12側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ソース電極12に接続されたソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
第1実施形態と同様に、結晶性半導体膜5及び非晶質半導体膜6はドレイン電極13側がTFT108の外側でかつゲート電極2の外側の領域に引き出されており、ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、ゲート電極2と同層に金属遮光膜3が形成されている。
【0052】
第2実施形態では、金属遮光膜3を金属配線として、外部から正電圧が印加可能な構成とした。本実施形態では、金属遮光膜3は第1実施形態と同様のパターンで形成されており、それ自身は電圧が印加可能な配線ではないが、ソース配線110と電気的に接続されており、ソース配線110を介して外部から正電圧が印加可能とされている。
【0053】
図5に示すように、ソース配線110及び金属遮光膜3上には、画素電極18と同層にソース配線110と金属遮光膜3とを接続するための接続電極31が形成されている。接続電極31は、画素電極18と同一プロセスで形成され、画素電極18と同じ透光性導電膜からなる。接続電極31は層間絶縁膜10に開孔されたコンタクトホール32を介してソース配線110に接続され、層間絶縁膜10に開孔されたコンタクトホール33を介して金属遮光膜3に接続されている。
【0054】
本実施形態においても、第1、第2実施形態と同様に、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に、バックライトからの光を遮光する金属遮光膜3を設けているので、金属遮光膜3が形成された遮光領域において結晶性半導体膜5内にホール蓄積層が形成されるのを抑制することができる。
【0055】
本実施形態においても第2実施形態と同様に、金属遮光膜3に対して外部から電圧を印加可能な構成としている。かかる構成では、結晶性半導体膜5において、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間の部分に対して、ゲート絶縁膜4を介して下層の金属遮光膜3から正電圧を印加することができる。かかる構成では、結晶性半導体膜5とゲート絶縁膜4との界面近傍に電子を蓄積させることができ、金属遮光膜3を形成した領域における結晶性半導体膜5内でのホール蓄積層の形成を確実に抑制することができる。
したがって、本実施形態においても第1実施形態よりも、ソース・ドレイン電極間において、ホールキャリアの移動をより高いレベルで抑制することができ、TFT308のゲート電極2へ負バイアス電圧を印加している際の光リーク電流をより高いレベルで低減することが可能となる。
本実施形態においても、金属遮光膜3へ印加電圧は、TFTの閾値電圧以上とすることが好ましい。かかる印加電圧とすることで、光リーク電流を効果的に低減することができる。
【0056】
第2実施形態では、アクティブマトリックス基板のゲート配線及びソース配線とは別に金属遮光膜3からなる金属配線を設ける構成とした。かかる構成においては、金属遮光膜3からなる金属配線に電圧を供給するための電源を別途設ける必要があるため、消費電力が増加する。また、ゲート配線と金属遮光膜からなる金属配線は同層に形成されるが、これらの配線がパターン不良によって一箇所でも短絡した場合には、互いに同電位となるため、所望の電圧を印加できず、ライン状の欠陥となる。
これに対して、本実施形態においては、金属遮光膜3への正電圧の印加はソース配線110を利用しているので、金属遮光膜3へ電圧を供給するための電源は不要であり、また同層のパターン不良による配線間ショートも発生しにくい。
【0057】
本実施形態では、TFTのゲート電極2へ負バイアス電圧を印加している際の光リーク電流を効果的に低減することができるので、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
【0058】
本実施形態のアクティブマトリックス基板300は第1実施形態と同様のプロセスで製造することができる。
本実施形態においても、ゲート電極2と金属遮光膜3とを同一プロセスで形成できる。また、コンタクトホール32、33は、画素ドレインコンタクトホール11を開孔する際に同時に開孔でき、接続電極31は画素電極18と同時に形成できる。
したがって、本実施形態のアクティブマトリックス基板300は生産性も良い。
【0059】
以上説明したように、本実施形態によれば、結晶性半導体膜5を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板300を提供することができる。
【0060】
第1〜第3実施形態においては、「ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間」と「ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間」の双方に金属遮光膜3を設ける場合に説明したが、少なくともいずれか一方に金属遮光膜3を設ければ、従来よりも光リーク電流の発生が抑制されたアクティブマトリックス基板を提供することができる。
【0061】
「第4実施形態」
図面を参照して、本発明に係る第4実施形態のアクティブマトリックス基板について説明する。図6は本実施形態のアクティブマトリックス基板の要部断面図で、図7A〜図7Fは製造工程図である。第1実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【0062】
第1〜第3実施形態においては、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間、及びドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間に金属遮光膜3を設けることによって、金属遮光膜3が形成された遮光領域での光照射によるホール-電子対の生成を抑え、ホールキャリアの移動による光リーク電流を低減するようにした。
【0063】
図6に示すように、本実施形態のアクティブマトリックス基板400では、結晶性半導体膜5はソース電極12側がTFT408の外側でかつゲート電極2の外側の領域に引き出されており、結晶性半導体膜5において、ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間に、n型不純物が導入された不純物導入領域41が形成されている。
【0064】
結晶性半導体膜5はドレイン電極13側がTFT408の外側でかつゲート電極2の外側の領域に引き出されており、結晶性半導体膜5において、ドレイン電極13と結晶性半導体膜5との接触部DC(図示略、第1〜第3実施形態の図面を参照)とゲート電極2との間にn型不純物が導入された不純物導入領域41が形成された構成としてもよい。
【0065】
「ソース配線110と結晶性半導体膜5との接触部SCとゲート電極2との間」と「ドレイン電極13と結晶性半導体膜5との接触部DCとゲート電極2との間」のうち、少なくともいずれか一方に不純物導入領域41を設ければよい。
上記構成では、結晶性半導体膜5のn型不純物を導入した領域41においてホール蓄積層の形成を抑制することができる。その結果、金属遮光膜3を設ける場合と同様に、ソース・ドレイン電極間においてホールキャリアの移動を抑制することができると考えられ、TFT408のゲート電極2へ負の電圧を印加している際の光リーク電流を低減することが可能となる。したがって、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜5を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
【0066】
図7A〜図7Fを参照して、アクティブマトリックス基板400の製造方法の一例について説明する。
【0067】
図7A及び図7Bに示すように、絶縁性基板1上に、ゲート電極2及びゲート絶縁膜4を形成した後、結晶性半導体膜5を形成する(プロセスは第1実施形態と同様)。
次に、図7Cに示すように、フォトリソグラフィ法により不純物を導入する領域が開口したレジストパターンPRを形成し、このレジストパターンPRをマスクとして、イオン注入を実施する。図中、符号40は注入するイオンを示している。その後、イオン注入により硬化したレジスト表面をアッシング処理し、レジスト剥離液によってレジストを除去する。
実施例4では、加速電圧:5kV、ドーズ量:1.0×1011ions/cm2として、イオン注入を実施した。
【0068】
その後、図7D〜図7Fに示すプロセスを経て、アクティブマトリックス基板400が製造される。図7D〜図7Fに示すプロセスは、第1実施形態の図2C〜図2Eに示したプロセスと同様である。
【0069】
本実施形態は、不純物導入領域41は結晶性半導体膜5を形成した後に部分的にイオン注入を実施することで形成可能であり、製造性が良い。
【0070】
以上説明したように、本実施形態によっても、結晶性半導体膜5を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板400を提供することができる。
【0071】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
【符号の説明】
【0072】
1:絶縁性基板、2:ゲート電極、3:金属遮光膜、4:ゲート絶縁膜、5:結晶性半導体膜、6:非晶質半導体膜、7:チャネル層、8:オーミックコンタクト層(低抵抗膜)、9:チャネル部、10:層間絶縁膜、11:画素ドレインコンタクトホール、12:ソース電極、13:ドレイン電極、18:画素電極、31:接続電極、41:不純物導入領域、100、200、300、400:アクティブマトリックス基板、108、208、308、408:TFT、109:ゲート配線、110:ソース配線
【特許請求の範囲】
【請求項1】
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、前記ゲート電極と同層に形成された金属遮光膜を備えたアクティブマトリックス基板。
【請求項2】
前記金属遮光膜は外部から正電圧が印加可能とされた請求項1に記載のアクティブマトリックス基板。
【請求項3】
前記正電圧は前記薄膜トランジスタの閾値電圧よりも大きい請求項2に記載のアクティブマトリックス基板。
【請求項4】
前記金属遮光膜が外部から正電圧が印加可能な配線をなしている請求項2又は3に記載のアクティブマトリックス基板。
【請求項5】
前記金属遮光膜が前記ソース配線と電気的に接続されており、当該ソース配線を介して外部から正電圧が印加可能とされた請求項2又は3に記載のアクティブマトリックス基板。
【請求項6】
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記結晶性半導体膜において、前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、n型不純物が導入された不純物導入領域が形成されたアクティブマトリックス基板。
【請求項7】
請求項1〜6のいずれかに記載のアクティブマトリックス基板、対向基板、及び当該2つの基板間に挟持された液晶層を含む液晶パネルを備えた液晶装置。
【請求項8】
さらにバックライトを備えた透過型である請求項7に記載の液晶装置。
【請求項1】
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、前記ゲート電極と同層に形成された金属遮光膜を備えたアクティブマトリックス基板。
【請求項2】
前記金属遮光膜は外部から正電圧が印加可能とされた請求項1に記載のアクティブマトリックス基板。
【請求項3】
前記正電圧は前記薄膜トランジスタの閾値電圧よりも大きい請求項2に記載のアクティブマトリックス基板。
【請求項4】
前記金属遮光膜が外部から正電圧が印加可能な配線をなしている請求項2又は3に記載のアクティブマトリックス基板。
【請求項5】
前記金属遮光膜が前記ソース配線と電気的に接続されており、当該ソース配線を介して外部から正電圧が印加可能とされた請求項2又は3に記載のアクティブマトリックス基板。
【請求項6】
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び/又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記結晶性半導体膜において、前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び/又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、n型不純物が導入された不純物導入領域が形成されたアクティブマトリックス基板。
【請求項7】
請求項1〜6のいずれかに記載のアクティブマトリックス基板、対向基板、及び当該2つの基板間に挟持された液晶層を含む液晶パネルを備えた液晶装置。
【請求項8】
さらにバックライトを備えた透過型である請求項7に記載の液晶装置。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【公開番号】特開2011−253921(P2011−253921A)
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願番号】特願2010−126530(P2010−126530)
【出願日】平成22年6月2日(2010.6.2)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願日】平成22年6月2日(2010.6.2)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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