デジタル時定数トラッキング技術及び装置
プロセス、電圧及び温度の変動に起因して回路網（４１４）の時定数偏差を調整して雑音を無くす方法及び装置を提供する。当該装置（４００）は、デジタル時定数が回路網（４１４）の公称時定数に対して相関されるクロック基準手段（４０４）を備える。相関されたデジタル時定数は、回路網（４１４）に印加され、そして出力充電／放電波形スイングが、所定の基準電圧と比較される。当該充電／放電波形スイングが基準電圧と一致しない場合、オフセット信号を発生する。オフセット信号が、制御回路（４０２）に印加され、当該制御回路（４０２）は、対応の同調信号を発生する。同調信号は、回路網（４１４）に印加されて、一致が達成されるまで内部部品を増分的又は減分的に調整する。当該装置（４００）は、内蔵型で自己試験型のデジタル時定数トラッキング回路として構成されることでき、且つＩＣチップ上に回路網（４１４）と一緒に統合化されることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
［技術分野］
本発明は、一般的に、同調回路網と関連し、より詳細には、高精度の回路網の時定数変動を調整して雑音を無くす（ｔｕｎｅ ｏｕｔ）ことに関する。
【０００２】
［背景］
抵抗−キャパシタ（ＲＣ）構成を組み込む回路網は、フィルタ、フェーズ・ロック・ループ、周波数ベースの電流基準回路、及び他のもののような集積回路（ＩＣ）応用で広範囲に用いられている。一般的に、ＲＣ構成の回路網の時定数は、当該回路網及びその関連の回路の性能の決定要因である。例えば、ＲＣ構成の回路網の遅延時間及び帯域幅は、その時定数により直接に影響を受ける。従って、そのような回路網の指定された時定数からのいずれの偏差は、その基本的パラメータ並びにその関連の回路の基本的パラメータに悪影響を与える。回路網の時定数の安定性は、比較的高レベルの精密性能が希望されるとき特に重要である。しかしながら、２０％から２５％のおおよその範囲の時定数偏差は、ＩＣ製造プロセスにおける不整合、ＩＣ供給電圧変動、環境温度の変化、及び類似のもののような多数の原因により生じる。
【０００３】
様々な同調スキームが、ＩＣ応用での典型的な時定数偏差を補償するため採用されてきた。これらの同調スキームは、時定数値の検出された変動を補正するよう調整（同調）されることができる回路網構成内の能動素子及び／又は回路の使用を含んでいた。他のタイプの同調スキームは、実際の回路網の時定数を模倣し且つ実際の回路網の変動に関して補正基準を与える外部の回路網を使用することに基づいていた。しかしながら、これらのスキームのような同調スキームは、典型的には、外部のアナログ電圧に使用を必要とし、そしてまた一般的に、外部の同調及び較正回路で比較的高い部品点数（ｐａｒｔ ｃｏｕｎｔ）を含む。そのようなことで、回路網の達成可能な同調精度は、一般的に、外部の同調及び較正回路の複雑さにより制限される。
【０００４】
従って、製造プロセス、供給電圧変動、温度変化、及び類似のもののような要因により引き起こされ得るＲＣ時定数偏差を自動的に補償する内蔵型（オンチップ）の自己試験能力を提供することが望ましい。その上、外部の回路を必要としない比較的高精度の内蔵型自動同調能力を提供することが望ましい。更に、本発明の他の望ましい特徴及び特性は、添付図面及び前述の技術分野及び背景と関係した以下の詳細な説明及び添付の特許請求の範囲から明らかになるであろう。
【０００５】
本発明は、以下で添付の図面と関係して説明され、そこにおいては、類似の参照番号は、類似の構成要素を示す。
【０００６】
［詳細な説明］
以下の詳細な説明は、本来的に単なる例示であり、本発明、又は本発明の応用及び使用を制限することを意図するものではない。更に、先の技術分野、背景、概要、以下の詳細な説明で提示されるいずれの表現された又は限定された理論により制限される意図はない。
【０００７】
本発明の様々な実施形態は、フィルタのようなＲＣ構成の回路網の時定数偏差を調整して雑音を無くす分野に関する。デジタル時定数は、クロック基準標準から導出され、そして回路網の所望の（公称）時定数と相関される。デジタル時定数は、回路網に適用さ、そしてその結果生じる出力電圧波形スイングが、公称時定数に関する適切な値を表す基準電圧と比較される。出力電圧波形スイングが基準電圧と一致しない場合、回路網内の構成要素は、不一致を補償するよう調整される。上記で説明した試験及び較正構成要素は、回路網と直接に（例えば、チップ上に）統合化されることができる内蔵型自己試験回路として構成されることができる。
【０００８】
基本的ＲＣフィルタ回路網１００が、図１の（Ａ）に示されている。この構成において、ＲＣフィルタ回路網１００は、典型的には、ロー・パス・フィルタとして、又は積分器回路として機能することができるであろう。図１の（Ｂ）は、入力電圧Ｖｉｎの典型的な波形及びその結果生じる出力波形Ｖｏｕｔを示す。出力波形Ｖｏｕｔ上の点ｄは、初期放電された回路網についてのＶｉｎの最大レベルのほぼ６３％の値を表す。出力波形Ｖｏｕｔが点ｄに達するのに経過した時間（ｔ１）は、一般的に、ＲＣフィルタ回路網１００のＲＣ時定数を表し、そしてＲとＣとの積に等しい。図１の（Ｃ）において、点ｅは、典型的には、ＲＣフィルタ回路網１００の３ｄＢ周波数応答を表す。即ち、点ｅでの利得は、１（ユニティ）（ｕｎｉｔｙ）のほぼ７０％であり、そして対応の電力出力は、１のほぼ５０％である。点ｅに対応する３ｄＢ周波数（ｆｃｏ）は、典型的には、ロー・パス・フィルタ応用に関する上側遮断周波数を表し、そして２πＲＣの逆数に等しい。
【０００９】
例えば、図１に示されるように、ＲＣ時定数は、例えば、電圧対時間の関係、及び周波数応答のような回路網の或る一定の特性に直接影響を与える。従って、ＲＣ回路網の適正な機能は、そのＲ及びＣの構成要素の値の安定性に大きく依存する。高精度のＲＣ回路網応用の場合、Ｒ及びＣの構成要素の安定性は、特に重要である。前に説明したように、ＩＣ製造プロセスは、Ｒ及びＣの構成要素の指定した値に偏差を、そして供給電圧に変動を生じさせることができ、そして環境温度がまた、Ｒ及びＣの安定性に悪影響を及ぼすことができる。これらのようなＲＣ偏差を補償するため、補正処理を行って、回路網のＲＣ時定数を調整して、その指定された（公称）値を維持することができる。
【００１０】
回路網のＲＣ値を安定化させる方法及び装置の例示的実施形態に従って、デジタル時定数は、水晶発振器のような高精度周波数標準手段から導出される。デジタル時定数は、安定化されるべき回路網の時定数と相関され、そしてデジタル時定数に対する回路網応答が、所定の基準と比較される。基準からの偏差は、変化が回路網の構成要素の中で公称ＲＣ時定数を維持するように行われるようにさせる。
【００１１】
この例示的実施形態においてデジタル時定数を導出するため、周波数標準クロックは、係数ｎにより除算され（ｎ分周され）て、回路網の充電時間と相関されるパルス幅を達成する。例えば、ｎで除算（ｎ分周）された５０％デューティ・サイクル・クロック信号ｆｃｌｋのパルス持続時間ｔｐは、次式のように記述することができる。
ｔｐ＝（１／２）ｎ／ｆｃｌｋ 式（１）
初期放電されてしまった例示的ＲＣ回路網について、充電時間ｔｃｈは、次式のように表すことができる。
ｔｃｈ＝ＲＣ ｌｎ（Ｖｄｄ−Ｖ１）／（Ｖｄｄ−Ｖ２） 式（２）
ここで、
Ｖｄｄは、供給電圧であり、
Ｖ１は、充電波形の低値であり、
Ｖ２は、充電波形の高値である。
【００１２】
デジタル時定数を回路網の充電時間と相関させるため、式（１）のデジタル時定数は、以下のように、式（２）の充電時間ｔｃｈに等しいように設定されることができる。
（１／２）ｎ／ｆｃｌｋ＝ＲＣ ｌｎ｛（Ｖｄｄ−Ｖ１）／（Ｖｄｄ−Ｖ２）｝ 式（３）
この例示的実施形態に関して、Ｖ１＝（１／８）Ｖｄｄ及びＶ２＝７／８Ｖｄｄであると仮定する。従って、式（３）は、次式のように書き直すことができる。
ｎ／２ｆｃｌｋ＝ＲＣ ｌｎ（７Ｖｄｄ／１Ｖｄｄ） 式（４）
又は、
１／２ＲＣ＝｛ｆｃｌｋ ｌｎ（７）｝／ｎ 式（５）
周波数除算器（分周器）ｎについて回路網出力電圧に関して周波数ｆｏｖｓを求めるため、式（５）の両辺を次のようにπで除算することができ、
ｆｏｖｓ＝１／２πＲＣ＝｛ｆｃｌｋ ｌｎ（７）｝／ｎπ 式（６）
そして、式（６）は、ｎについてｆｏｖｓに関して解くため、次式のように書き直すことができる。
ｎ＝｛ｆｃｌｋ ｌｎ（７）｝／ｆｏｖｓπ 式（７）
クロック周波数ｆｃｌｋ、デジタル時定数（ＤＴＣ）ｔｐ及び充電時間ｔｃｈについての上記で導出した関係は、図２のタイミング図に示されている。クロック信号２０２（ｆｃｌｋ）が、この例では、ＤＴＣパルス２０４を発生するため、４のｎ係数により除算（分周）されるよう示されている。例示的回路網（図示せず）に印加されるクロック信号２０２の場合、その結果生じる波形は、（曲線２０６により表されるように、）ＤＴＣパルス２０４の幅に本質的に等しい充電時間ｔｃｈでピーク値に達し、そして回路網出力電圧スイングが、（Ｖ２−Ｖ１）として示されている。従って、所与の回路網構成について、回路網時定数を決定する所望の公称構成要素値（例えば、Ｒ及びＣ）は、典型的には、図２に示されるような「理想的な」応答関係を与えるであろう。しかしながら、回路網の構成要素に偏差が存在する場合、その結果生じる時定数の変化は、一般的に、図２の所望の関係を変えるであろう。
【００１３】
回路網の時定数変動を補償するため、「同調」装置の例示的実施形態は、調整可能な回路網の出力電圧スイングに測定し、そしてそれを所定の基準電圧と比較する。不一致である場合、一致が達成されるまで回路網時定数を変える論理指令が、発生される。この例示的プロセスは、図３のタイミング図に示され、それは、図２からクロック基準２０２及びデジタル時定数２０４を引き継ぐ。しかしながら、図３において、回路網の構成要素（例えば、キャパシタ・アレイ）がその公称値から増大され、そして回路網に所望の速度より遅い速度で充電させる（曲線２０６（ａ））と仮定する。そのようにして、電圧スイングＶａは、基準電圧Ｖｒｅｆと一致しないで、一致信号が発生されない。理解しやすように、この例におけるＶｒｅｆは、図２における出力電圧スイング（Ｖ２−Ｖ１）を表す。
【００１４】
一致信号が存在しない場合、回路網の中の所定の数のキャパシタ・アレイをスイッチで切る（即ち、低減する）論理指令３０２が発生される。その結果生じる一層速い充電速度（曲線２０６（ｂ））が、増大した出力電圧スイングＶｂを達成するが、しかしこの例では、増大した出力電圧スイングＶｂは、相変わらず基準電圧Ｖｒｅｆと一致しない。従って、別の所定のステップだけキャパシタ・アレイを低減するため、別の論理指令３０４が、発生される。この例では、その結果生じる充電曲線２０６（ｃ）は、基準電圧Ｖｒｅｆと一致する出力電圧スイングＶｃに達し、それにより、論理指令３０８が同調プロセスを停止することを可能にする出力３０６を発生する。
【００１５】
図３に示す同調プロセスを実行するよう構成されているデジタル時定数（ＤＴＣ）トラッキング・システム４００の例示的実施形態が、図４にブロック図の形式で示されている。この実施形態においては、制御回路４０２は、クロック基準モジュール４０４、クロック分周器モジュール４０６、論理指令モジュール４０８、ラッチ・モジュール４１０、及びプロセッサ４１２を含む。制御回路４０２の適正な機能を可能にするアルゴリズムは、典型的には、プロセッサ４１２により実行される。なお、プロセッサ４１２は、マイクロプロセッサ、マイクロコントローラ、又はいずれの計算言語で命令を実行することが可能である他の計算装置のうちのいずれのタイプであってもよい。調整可能な（同調可能な）回路網４１４は、制御回路４０２と比較器４１６との間に接続される。回路網４１４は、典型的には、キャパシタ・アレイ及び／又は抵抗アレイをスイッチで接続し又は切ることにより「同調」されることができるキャパシタ・アレイ及び／又は抵抗アレイを用いて構成される。比較器４１６は、典型的には、出力電圧スイング信号（Ｖｏｖｓ）を回路網４１４から受け取ることに加えて、基準電圧入力（Ｖｒｅｆ）及びクロック基準入力（ｆｃｌｋ）を有するよう構成される。基準電圧入力Ｖｒｅｆは、典型的には、供給電圧（図示せず）に跨って接続されている高精度抵抗ラダー４１８から導出される。クロック基準入力ｆｃｌｋは、典型的には、クロック基準モジュール４０４により供給される。
【００１６】
クロック基準モジュール４０４は、デジタル時定数の導出において比較的高レベルの精度を維持するため、水晶発振器クロック回路のようないずれの適切な周波数標準手段により実現されることができる。図２及び図３の単純化された図は、クロック信号ｆｃｌｋとＤＴＣとの間の関係を説明する目的のためｎが４に等しい分周器を示すが、より現実的なｎの値は、１００から２００までのおおよその範囲にあり、従って、高い精度と高い解像度との組み合わされた便益を提供する。例えば、２５０ｋＨｚで動作するフィルタ回路網は、１２０の分周器ｎ値を有する３０ＭＨｚクロック基準手段から導出されるデジタル時定数により較正され得る。
【００１７】
調整可能な回路網４１４のための適切な構成は、図５に示されるような抵抗及びキャパシタ構成要素の組み合わせを含む。このＲＣフィルタ４１４の例示的実施形態においては、抵抗５０２は、切り替えられるアレイ又は他の抵抗組み合わせのようないずれのタイプの抵抗形態であって、キャパシタ・アレイ５０４と直列接続された当該いずれのタイプの抵抗形態の単純な表示として示されている。この例では理解しやすいために、唯１つのキャパシタ・アレイ５０４が同調可能な構成で示されているのに対し、同調可能な抵抗アレイ及び／又は同調可能なキャパシタ・アレイが、応用の指図に応じて用いられ得る。
【００１８】
図５の例示的実施形態においては、キャパシタ・アレイ５０４は、典型的なロー・パス・フィルタ構成になるよう抵抗５０２に接続されている。キャパシタ・アレイ５０４は、全体のキャパシタンス値を増分的に調整することが可能であるよういずれの適切な構成に形成され得る。この例示的実施形態においては、アレイ・キャパシタ５０４ａ、５０４ｂ、５０４ｃ、５０４ｄ、５０４ｅ、５０４ｆは、プログラマブル・スイッチ５０６、５０８、５１０、５１２、５１４、５１６のそれぞれを介して回路に接続され、それによりそれらアレイ・キャパシタは、個々にスイッチにより接続され又は切られる。プログラマブル・アレイ・キャパシタ５０４ａ−５０４ｆの値は、一般的に、比較的狭い増分ステップ（例えば、±３％から±６％のおおよその範囲）に維持しながら、比較的広い帯域幅エクスカーション（ｅｘｃｕｒｓｉｏｎ）（例えば、±３０％又はそれより多い％のおおよその範囲で）を与えるよう選択される。上記で説明したように、この例示的構成は、開示されるデジタル時定数トラッキング・スキームに従ってキャパシタ・アレイ（又は類似に構成された抵抗アレイ）を同調するため用いられ得る多くのあり得る構成のうちの単なる１つである。
【００１９】
図３から図５に示されるような例示的デジタル時定数トラッキング・プロセスの典型的な動作シーケンスが、図６のフロー図６００と関係してより十分に説明されることができる。ステップ６０２において、ｎに対する値が、クロック分周器モジュール４０６の中に入力される。ステップ６０４において、制御回路４０２は、ＲＣ回路網４１４を較正する前に、デジタル時定数トラッキング回路４００（図４）を初期化するよう作動される。ステップ６０６において、デジタル時定数（ＤＴＣ）は、典型的には、図３で波形２０２及び２０４により示されるように、クロック基準ｆｃｌｋ（クロック基準モジュール４０４）をｎで除算（ｎ分周）することにより導出される。ステップ６０８において、キャパシタ・アレイ５０４（図５）は、プロセッサ４１２からプログラマブル・スイッチ５０６、５０８、５１０、５１２、５１４、５１６への指令をプログラミングすることにより最大値に設定されて、アレイ・キャパシタ５０４ａ−５０４ｆをＲＣ回路網に接続する。そのようにして、合計のアレイ・キャパシタンスは、所望の公称キャパシタンス値より大きくなるよう構成され、それにより同調プロセスは、一方向性であることができ、即ち、個々のアレイ・キャパシタを取り去ることによりキャパシタンスの減分的低減が達成されることができる。
【００２０】
ステップ６１０において、ＤＴＣ信号が、回路網４１４に印加され、そしてその結果生じる出力電圧スイング（Ｖｏｖｓ）が、比較器４１６の入力に印加される（図４）。ステップ６１２において、出力電圧スイング（Ｖｏｖｓ）を基準電圧（Ｖｒｅｆ）とクロック基準（ｆｃｌｋ）レートで比較して、一致が達成されたかどうかを決定する。ラッチ・モジュール４１０（図４）は、一般的に、ＲＣ回路網４１４に印加されるＤＴＣ信号のタイミングを、比較器４１６により行われる離散的比較測定と同期させるよう構成される。ラッチ・モジュール４１０はまた、典型的には、ＤＴＣ信号のための供給電圧と供給電圧（Ｖｒｅｆ）とを等しくするよう構成される。
【００２１】
ＲＣ回路網４１４に接続されたキャパシタ・アレイ５０４（図５）の合計値の場合、ＲＣ回路網４１４の出力電圧スイング（Ｖｏｖｓ）は、典型的には、図３における充電波形２０６（ａ）により表され、その充電波形２０６（ａ）は、Ｖｒｅｆより小さいレベルＶａでピークになる。ステップ６１４において、比較器４１６は、一致が達成されなかったことを示す「ノー（否定）」信号を制御回路４０２に出力する。ステップ６１６において、制御回路４０２は、論理指令モジュール４０８が、例えば、スイッチ５０６（図５）を開成にして、キャパシタ・アレイ５０４の合計キャパシタンスを減分的に低減するスイッチング信号（図３における３０２）を出力することを可能にする。次のサイクルで、後続の出力電圧スイング（Ｖｏｖｓ）が、図３における充電波形２０６（ｂ）により表されるようにレベルＶｂに達する。Ｖｂが相変わらずＶｒｅｆより小さいので、比較器４１６は、再び、「ノー（否定）」信号を出力し（ステップ６１４）、そして論理指令モジュール４０８は、ステップ６１６において、第２のスイッチング信号（３０４）を出力する。スイッチング信号３０４は、例えば、スイッチ５０６（図５）を開成させて、キャパシタ・アレイ５０４のキャパシタンスをキャパシタ５０４ｂの値だけ更に低減する。その結果、次の出力電圧スイング（Ｖｏｖｓ）は、図３における充電波形２０６（ｃ）により示されるようにレベルＶｃに達する。Ｖｃが本質的にＶｒｅｆに等しい（又はそれより僅かに大きい）ので、比較器４１６は、ステップ６１４において「イエス（肯定）」信号を出力し、そして較正プロセスは、図３に示されるように制御回路４０２の停止信号３０８を介して終わる。
【００２２】
本明細書で説明される例示的デジタル時定数トラッキング・プロセスは、差動回路網、並びにＲＣ回路網４１４のようなシングルエンデッド回路網に適用することができることが認められるであろう。例えば、差動ＤＴＣ入力を受け取る回路網の場合、関連した比較器が、典型的には、対応の差動基準電圧を有するよう構成されるであろう。図２の図面に戻って参照すると、曲線２０６は、差動構成された回路網の出力電圧スイングと見なすことができる一方、電圧レベルＶ２及びＶ１は、対応の差動基準電圧を表すことができる。また、本明細書で説明される例示的デジタル時定数トラッキング・プロセスは、Ｒ、Ｌ及び／又はＣの構成要素のいずれの組み合わせを有する回路網のようないずれのタイプの時定数依存回路に適用することができることが認められるであろう。
【００２３】
本明細書で説明されるような例示的デジタル時定数トラッキング回路は、例えば、ＩＣチップ上に自給式で組込型の試験及び較正システムとして構成されることができる。そういうことで、ＤＴＣトラッキング回路は、回路網を任意の時間に同調／離調するために用いられるばかりでなく、温度及び供給電圧のような環境要因の対応の変動を計算するよう構成されることもできる。更に、ＤＴＣトラッキング回路は、近づきつつある耐用命数の終わりの特性を信号で送出することができるであろう抵抗、キャパシタ等の挙動の傾向をモニタリングするよう構成されることができる。
【００２４】
従って、外部電圧又は基準の使用を必要としない改善された時定数同調プロセスを提供することにより、従来技術の欠点を克服した。内蔵型の自己試験較正システムは、正確なデジタル時定数をクロック周波数標準から導出する。デジタル時定数は、較正されるべき同調可能な回路網の公称／所望の時定数と相関される。相関されたデジタル時定数は、同調可能な回路網に適用され、そしてその結果生じる出力電圧スイングは、同調可能な回路網の公称の時定数特性を表す基準電圧と比較される。出力電圧スイングが基準電圧と一致しない場合、同調可能な回路網の構成要素は、一致が達成されるまで、増分的（又は、減分的）に調整される。
【００２５】
同調可能な回路網は、典型的には、論理指令信号により増分的（又は減分的）に調整されることができる少なくとも１つの抵抗及び／又はキャパシタ・アレイを用いて構成される。クロック周波数標準手段は、典型的には、水晶発振器として構成され、一方基準電圧は、典型的には精密な抵抗ラダーから導出される。出力電圧スイングと基準電圧との比較は、典型的には、クロック周波数標準と同期される比較器で実行される。比較器は、一致していない場合同調信号を出力し、また一致が達成されたとき停止信号を出力するよう構成される。制御回路は、典型的には、出力信号を比較器から受け取り、そして回路網の同調の調整を実行又は停止するための論理指令を発生するよう構成される。同調可能な回路網は、シングルエンデッド又は差動であり得て、そして抵抗性素子、容量性素子、誘導性素子、又はこれらの任意の組み合わせから構成され得る。同調可能な回路網は、フィルタ又はいずれのタイプの回路網として構成され得て、その機能は、一般的に、回路網の時定数と関連付けられる。開示された内蔵型自己較正システムは、同調可能な回路網を任意の時点に同調／離調し、環境要因の対応の変動を計算し、且つ耐用命数の終わりの指示に関する構成要素の挙動の傾向をモニタリングするよう構成されることができる。
【００２６】
少なくとも１つの例示的実施形態が上記の詳細な説明で提示されたが、非常に多数の変形が存在することが認められる筈である。また、例示的実施形態は、例示のみであり、そして本発明の範囲、適用性又は構成をいずれにしても制限する意図ではないことが認められるべきである。むしろ、上記の詳細な説明は、当業者に、例示的実施形態を実行するための便利なロード・マップを与えるであろう。様々な変更が、添付の特許請求の範囲に記載された本発明の範囲及びその法的均等物を逸脱することなしに、機能及び構成要素の構成において行うことができることが理解される筈である。
【図面の簡単な説明】
【００２７】
【図１】図１の（Ａ）は単純化されたＲＣフィルタ回路網の概略図であり、図１の（Ｂ）は典型的なＲＣ充電／放電波形の図であり、図１の（Ｃ）は典型的なＲＣフィルタの帯域幅のグラフである。
【図２】図２は、デジタル時定数の例示的態様のタイミング図である。
【図３】図３は、デジタル時定数トラッキング・プロセスの例示的態様のタイミング図である。
【図４】図４は、デジタル時定数トラッキング回路の例示的実施形態のブロック図である。
【図５】図５は、例示的なシングルエンデッド型の同調可能なＲＣ回路網の概略図である。
【図６】図６は、デジタル時定数トラッキング回路の例示的態様のフロー図である。
【技術分野】
【０００１】
［技術分野］
本発明は、一般的に、同調回路網と関連し、より詳細には、高精度の回路網の時定数変動を調整して雑音を無くす（ｔｕｎｅ ｏｕｔ）ことに関する。
【０００２】
［背景］
抵抗−キャパシタ（ＲＣ）構成を組み込む回路網は、フィルタ、フェーズ・ロック・ループ、周波数ベースの電流基準回路、及び他のもののような集積回路（ＩＣ）応用で広範囲に用いられている。一般的に、ＲＣ構成の回路網の時定数は、当該回路網及びその関連の回路の性能の決定要因である。例えば、ＲＣ構成の回路網の遅延時間及び帯域幅は、その時定数により直接に影響を受ける。従って、そのような回路網の指定された時定数からのいずれの偏差は、その基本的パラメータ並びにその関連の回路の基本的パラメータに悪影響を与える。回路網の時定数の安定性は、比較的高レベルの精密性能が希望されるとき特に重要である。しかしながら、２０％から２５％のおおよその範囲の時定数偏差は、ＩＣ製造プロセスにおける不整合、ＩＣ供給電圧変動、環境温度の変化、及び類似のもののような多数の原因により生じる。
【０００３】
様々な同調スキームが、ＩＣ応用での典型的な時定数偏差を補償するため採用されてきた。これらの同調スキームは、時定数値の検出された変動を補正するよう調整（同調）されることができる回路網構成内の能動素子及び／又は回路の使用を含んでいた。他のタイプの同調スキームは、実際の回路網の時定数を模倣し且つ実際の回路網の変動に関して補正基準を与える外部の回路網を使用することに基づいていた。しかしながら、これらのスキームのような同調スキームは、典型的には、外部のアナログ電圧に使用を必要とし、そしてまた一般的に、外部の同調及び較正回路で比較的高い部品点数（ｐａｒｔ ｃｏｕｎｔ）を含む。そのようなことで、回路網の達成可能な同調精度は、一般的に、外部の同調及び較正回路の複雑さにより制限される。
【０００４】
従って、製造プロセス、供給電圧変動、温度変化、及び類似のもののような要因により引き起こされ得るＲＣ時定数偏差を自動的に補償する内蔵型（オンチップ）の自己試験能力を提供することが望ましい。その上、外部の回路を必要としない比較的高精度の内蔵型自動同調能力を提供することが望ましい。更に、本発明の他の望ましい特徴及び特性は、添付図面及び前述の技術分野及び背景と関係した以下の詳細な説明及び添付の特許請求の範囲から明らかになるであろう。
【０００５】
本発明は、以下で添付の図面と関係して説明され、そこにおいては、類似の参照番号は、類似の構成要素を示す。
【０００６】
［詳細な説明］
以下の詳細な説明は、本来的に単なる例示であり、本発明、又は本発明の応用及び使用を制限することを意図するものではない。更に、先の技術分野、背景、概要、以下の詳細な説明で提示されるいずれの表現された又は限定された理論により制限される意図はない。
【０００７】
本発明の様々な実施形態は、フィルタのようなＲＣ構成の回路網の時定数偏差を調整して雑音を無くす分野に関する。デジタル時定数は、クロック基準標準から導出され、そして回路網の所望の（公称）時定数と相関される。デジタル時定数は、回路網に適用さ、そしてその結果生じる出力電圧波形スイングが、公称時定数に関する適切な値を表す基準電圧と比較される。出力電圧波形スイングが基準電圧と一致しない場合、回路網内の構成要素は、不一致を補償するよう調整される。上記で説明した試験及び較正構成要素は、回路網と直接に（例えば、チップ上に）統合化されることができる内蔵型自己試験回路として構成されることができる。
【０００８】
基本的ＲＣフィルタ回路網１００が、図１の（Ａ）に示されている。この構成において、ＲＣフィルタ回路網１００は、典型的には、ロー・パス・フィルタとして、又は積分器回路として機能することができるであろう。図１の（Ｂ）は、入力電圧Ｖｉｎの典型的な波形及びその結果生じる出力波形Ｖｏｕｔを示す。出力波形Ｖｏｕｔ上の点ｄは、初期放電された回路網についてのＶｉｎの最大レベルのほぼ６３％の値を表す。出力波形Ｖｏｕｔが点ｄに達するのに経過した時間（ｔ１）は、一般的に、ＲＣフィルタ回路網１００のＲＣ時定数を表し、そしてＲとＣとの積に等しい。図１の（Ｃ）において、点ｅは、典型的には、ＲＣフィルタ回路網１００の３ｄＢ周波数応答を表す。即ち、点ｅでの利得は、１（ユニティ）（ｕｎｉｔｙ）のほぼ７０％であり、そして対応の電力出力は、１のほぼ５０％である。点ｅに対応する３ｄＢ周波数（ｆｃｏ）は、典型的には、ロー・パス・フィルタ応用に関する上側遮断周波数を表し、そして２πＲＣの逆数に等しい。
【０００９】
例えば、図１に示されるように、ＲＣ時定数は、例えば、電圧対時間の関係、及び周波数応答のような回路網の或る一定の特性に直接影響を与える。従って、ＲＣ回路網の適正な機能は、そのＲ及びＣの構成要素の値の安定性に大きく依存する。高精度のＲＣ回路網応用の場合、Ｒ及びＣの構成要素の安定性は、特に重要である。前に説明したように、ＩＣ製造プロセスは、Ｒ及びＣの構成要素の指定した値に偏差を、そして供給電圧に変動を生じさせることができ、そして環境温度がまた、Ｒ及びＣの安定性に悪影響を及ぼすことができる。これらのようなＲＣ偏差を補償するため、補正処理を行って、回路網のＲＣ時定数を調整して、その指定された（公称）値を維持することができる。
【００１０】
回路網のＲＣ値を安定化させる方法及び装置の例示的実施形態に従って、デジタル時定数は、水晶発振器のような高精度周波数標準手段から導出される。デジタル時定数は、安定化されるべき回路網の時定数と相関され、そしてデジタル時定数に対する回路網応答が、所定の基準と比較される。基準からの偏差は、変化が回路網の構成要素の中で公称ＲＣ時定数を維持するように行われるようにさせる。
【００１１】
この例示的実施形態においてデジタル時定数を導出するため、周波数標準クロックは、係数ｎにより除算され（ｎ分周され）て、回路網の充電時間と相関されるパルス幅を達成する。例えば、ｎで除算（ｎ分周）された５０％デューティ・サイクル・クロック信号ｆｃｌｋのパルス持続時間ｔｐは、次式のように記述することができる。
ｔｐ＝（１／２）ｎ／ｆｃｌｋ 式（１）
初期放電されてしまった例示的ＲＣ回路網について、充電時間ｔｃｈは、次式のように表すことができる。
ｔｃｈ＝ＲＣ ｌｎ（Ｖｄｄ−Ｖ１）／（Ｖｄｄ−Ｖ２） 式（２）
ここで、
Ｖｄｄは、供給電圧であり、
Ｖ１は、充電波形の低値であり、
Ｖ２は、充電波形の高値である。
【００１２】
デジタル時定数を回路網の充電時間と相関させるため、式（１）のデジタル時定数は、以下のように、式（２）の充電時間ｔｃｈに等しいように設定されることができる。
（１／２）ｎ／ｆｃｌｋ＝ＲＣ ｌｎ｛（Ｖｄｄ−Ｖ１）／（Ｖｄｄ−Ｖ２）｝ 式（３）
この例示的実施形態に関して、Ｖ１＝（１／８）Ｖｄｄ及びＶ２＝７／８Ｖｄｄであると仮定する。従って、式（３）は、次式のように書き直すことができる。
ｎ／２ｆｃｌｋ＝ＲＣ ｌｎ（７Ｖｄｄ／１Ｖｄｄ） 式（４）
又は、
１／２ＲＣ＝｛ｆｃｌｋ ｌｎ（７）｝／ｎ 式（５）
周波数除算器（分周器）ｎについて回路網出力電圧に関して周波数ｆｏｖｓを求めるため、式（５）の両辺を次のようにπで除算することができ、
ｆｏｖｓ＝１／２πＲＣ＝｛ｆｃｌｋ ｌｎ（７）｝／ｎπ 式（６）
そして、式（６）は、ｎについてｆｏｖｓに関して解くため、次式のように書き直すことができる。
ｎ＝｛ｆｃｌｋ ｌｎ（７）｝／ｆｏｖｓπ 式（７）
クロック周波数ｆｃｌｋ、デジタル時定数（ＤＴＣ）ｔｐ及び充電時間ｔｃｈについての上記で導出した関係は、図２のタイミング図に示されている。クロック信号２０２（ｆｃｌｋ）が、この例では、ＤＴＣパルス２０４を発生するため、４のｎ係数により除算（分周）されるよう示されている。例示的回路網（図示せず）に印加されるクロック信号２０２の場合、その結果生じる波形は、（曲線２０６により表されるように、）ＤＴＣパルス２０４の幅に本質的に等しい充電時間ｔｃｈでピーク値に達し、そして回路網出力電圧スイングが、（Ｖ２−Ｖ１）として示されている。従って、所与の回路網構成について、回路網時定数を決定する所望の公称構成要素値（例えば、Ｒ及びＣ）は、典型的には、図２に示されるような「理想的な」応答関係を与えるであろう。しかしながら、回路網の構成要素に偏差が存在する場合、その結果生じる時定数の変化は、一般的に、図２の所望の関係を変えるであろう。
【００１３】
回路網の時定数変動を補償するため、「同調」装置の例示的実施形態は、調整可能な回路網の出力電圧スイングに測定し、そしてそれを所定の基準電圧と比較する。不一致である場合、一致が達成されるまで回路網時定数を変える論理指令が、発生される。この例示的プロセスは、図３のタイミング図に示され、それは、図２からクロック基準２０２及びデジタル時定数２０４を引き継ぐ。しかしながら、図３において、回路網の構成要素（例えば、キャパシタ・アレイ）がその公称値から増大され、そして回路網に所望の速度より遅い速度で充電させる（曲線２０６（ａ））と仮定する。そのようにして、電圧スイングＶａは、基準電圧Ｖｒｅｆと一致しないで、一致信号が発生されない。理解しやすように、この例におけるＶｒｅｆは、図２における出力電圧スイング（Ｖ２−Ｖ１）を表す。
【００１４】
一致信号が存在しない場合、回路網の中の所定の数のキャパシタ・アレイをスイッチで切る（即ち、低減する）論理指令３０２が発生される。その結果生じる一層速い充電速度（曲線２０６（ｂ））が、増大した出力電圧スイングＶｂを達成するが、しかしこの例では、増大した出力電圧スイングＶｂは、相変わらず基準電圧Ｖｒｅｆと一致しない。従って、別の所定のステップだけキャパシタ・アレイを低減するため、別の論理指令３０４が、発生される。この例では、その結果生じる充電曲線２０６（ｃ）は、基準電圧Ｖｒｅｆと一致する出力電圧スイングＶｃに達し、それにより、論理指令３０８が同調プロセスを停止することを可能にする出力３０６を発生する。
【００１５】
図３に示す同調プロセスを実行するよう構成されているデジタル時定数（ＤＴＣ）トラッキング・システム４００の例示的実施形態が、図４にブロック図の形式で示されている。この実施形態においては、制御回路４０２は、クロック基準モジュール４０４、クロック分周器モジュール４０６、論理指令モジュール４０８、ラッチ・モジュール４１０、及びプロセッサ４１２を含む。制御回路４０２の適正な機能を可能にするアルゴリズムは、典型的には、プロセッサ４１２により実行される。なお、プロセッサ４１２は、マイクロプロセッサ、マイクロコントローラ、又はいずれの計算言語で命令を実行することが可能である他の計算装置のうちのいずれのタイプであってもよい。調整可能な（同調可能な）回路網４１４は、制御回路４０２と比較器４１６との間に接続される。回路網４１４は、典型的には、キャパシタ・アレイ及び／又は抵抗アレイをスイッチで接続し又は切ることにより「同調」されることができるキャパシタ・アレイ及び／又は抵抗アレイを用いて構成される。比較器４１６は、典型的には、出力電圧スイング信号（Ｖｏｖｓ）を回路網４１４から受け取ることに加えて、基準電圧入力（Ｖｒｅｆ）及びクロック基準入力（ｆｃｌｋ）を有するよう構成される。基準電圧入力Ｖｒｅｆは、典型的には、供給電圧（図示せず）に跨って接続されている高精度抵抗ラダー４１８から導出される。クロック基準入力ｆｃｌｋは、典型的には、クロック基準モジュール４０４により供給される。
【００１６】
クロック基準モジュール４０４は、デジタル時定数の導出において比較的高レベルの精度を維持するため、水晶発振器クロック回路のようないずれの適切な周波数標準手段により実現されることができる。図２及び図３の単純化された図は、クロック信号ｆｃｌｋとＤＴＣとの間の関係を説明する目的のためｎが４に等しい分周器を示すが、より現実的なｎの値は、１００から２００までのおおよその範囲にあり、従って、高い精度と高い解像度との組み合わされた便益を提供する。例えば、２５０ｋＨｚで動作するフィルタ回路網は、１２０の分周器ｎ値を有する３０ＭＨｚクロック基準手段から導出されるデジタル時定数により較正され得る。
【００１７】
調整可能な回路網４１４のための適切な構成は、図５に示されるような抵抗及びキャパシタ構成要素の組み合わせを含む。このＲＣフィルタ４１４の例示的実施形態においては、抵抗５０２は、切り替えられるアレイ又は他の抵抗組み合わせのようないずれのタイプの抵抗形態であって、キャパシタ・アレイ５０４と直列接続された当該いずれのタイプの抵抗形態の単純な表示として示されている。この例では理解しやすいために、唯１つのキャパシタ・アレイ５０４が同調可能な構成で示されているのに対し、同調可能な抵抗アレイ及び／又は同調可能なキャパシタ・アレイが、応用の指図に応じて用いられ得る。
【００１８】
図５の例示的実施形態においては、キャパシタ・アレイ５０４は、典型的なロー・パス・フィルタ構成になるよう抵抗５０２に接続されている。キャパシタ・アレイ５０４は、全体のキャパシタンス値を増分的に調整することが可能であるよういずれの適切な構成に形成され得る。この例示的実施形態においては、アレイ・キャパシタ５０４ａ、５０４ｂ、５０４ｃ、５０４ｄ、５０４ｅ、５０４ｆは、プログラマブル・スイッチ５０６、５０８、５１０、５１２、５１４、５１６のそれぞれを介して回路に接続され、それによりそれらアレイ・キャパシタは、個々にスイッチにより接続され又は切られる。プログラマブル・アレイ・キャパシタ５０４ａ−５０４ｆの値は、一般的に、比較的狭い増分ステップ（例えば、±３％から±６％のおおよその範囲）に維持しながら、比較的広い帯域幅エクスカーション（ｅｘｃｕｒｓｉｏｎ）（例えば、±３０％又はそれより多い％のおおよその範囲で）を与えるよう選択される。上記で説明したように、この例示的構成は、開示されるデジタル時定数トラッキング・スキームに従ってキャパシタ・アレイ（又は類似に構成された抵抗アレイ）を同調するため用いられ得る多くのあり得る構成のうちの単なる１つである。
【００１９】
図３から図５に示されるような例示的デジタル時定数トラッキング・プロセスの典型的な動作シーケンスが、図６のフロー図６００と関係してより十分に説明されることができる。ステップ６０２において、ｎに対する値が、クロック分周器モジュール４０６の中に入力される。ステップ６０４において、制御回路４０２は、ＲＣ回路網４１４を較正する前に、デジタル時定数トラッキング回路４００（図４）を初期化するよう作動される。ステップ６０６において、デジタル時定数（ＤＴＣ）は、典型的には、図３で波形２０２及び２０４により示されるように、クロック基準ｆｃｌｋ（クロック基準モジュール４０４）をｎで除算（ｎ分周）することにより導出される。ステップ６０８において、キャパシタ・アレイ５０４（図５）は、プロセッサ４１２からプログラマブル・スイッチ５０６、５０８、５１０、５１２、５１４、５１６への指令をプログラミングすることにより最大値に設定されて、アレイ・キャパシタ５０４ａ−５０４ｆをＲＣ回路網に接続する。そのようにして、合計のアレイ・キャパシタンスは、所望の公称キャパシタンス値より大きくなるよう構成され、それにより同調プロセスは、一方向性であることができ、即ち、個々のアレイ・キャパシタを取り去ることによりキャパシタンスの減分的低減が達成されることができる。
【００２０】
ステップ６１０において、ＤＴＣ信号が、回路網４１４に印加され、そしてその結果生じる出力電圧スイング（Ｖｏｖｓ）が、比較器４１６の入力に印加される（図４）。ステップ６１２において、出力電圧スイング（Ｖｏｖｓ）を基準電圧（Ｖｒｅｆ）とクロック基準（ｆｃｌｋ）レートで比較して、一致が達成されたかどうかを決定する。ラッチ・モジュール４１０（図４）は、一般的に、ＲＣ回路網４１４に印加されるＤＴＣ信号のタイミングを、比較器４１６により行われる離散的比較測定と同期させるよう構成される。ラッチ・モジュール４１０はまた、典型的には、ＤＴＣ信号のための供給電圧と供給電圧（Ｖｒｅｆ）とを等しくするよう構成される。
【００２１】
ＲＣ回路網４１４に接続されたキャパシタ・アレイ５０４（図５）の合計値の場合、ＲＣ回路網４１４の出力電圧スイング（Ｖｏｖｓ）は、典型的には、図３における充電波形２０６（ａ）により表され、その充電波形２０６（ａ）は、Ｖｒｅｆより小さいレベルＶａでピークになる。ステップ６１４において、比較器４１６は、一致が達成されなかったことを示す「ノー（否定）」信号を制御回路４０２に出力する。ステップ６１６において、制御回路４０２は、論理指令モジュール４０８が、例えば、スイッチ５０６（図５）を開成にして、キャパシタ・アレイ５０４の合計キャパシタンスを減分的に低減するスイッチング信号（図３における３０２）を出力することを可能にする。次のサイクルで、後続の出力電圧スイング（Ｖｏｖｓ）が、図３における充電波形２０６（ｂ）により表されるようにレベルＶｂに達する。Ｖｂが相変わらずＶｒｅｆより小さいので、比較器４１６は、再び、「ノー（否定）」信号を出力し（ステップ６１４）、そして論理指令モジュール４０８は、ステップ６１６において、第２のスイッチング信号（３０４）を出力する。スイッチング信号３０４は、例えば、スイッチ５０６（図５）を開成させて、キャパシタ・アレイ５０４のキャパシタンスをキャパシタ５０４ｂの値だけ更に低減する。その結果、次の出力電圧スイング（Ｖｏｖｓ）は、図３における充電波形２０６（ｃ）により示されるようにレベルＶｃに達する。Ｖｃが本質的にＶｒｅｆに等しい（又はそれより僅かに大きい）ので、比較器４１６は、ステップ６１４において「イエス（肯定）」信号を出力し、そして較正プロセスは、図３に示されるように制御回路４０２の停止信号３０８を介して終わる。
【００２２】
本明細書で説明される例示的デジタル時定数トラッキング・プロセスは、差動回路網、並びにＲＣ回路網４１４のようなシングルエンデッド回路網に適用することができることが認められるであろう。例えば、差動ＤＴＣ入力を受け取る回路網の場合、関連した比較器が、典型的には、対応の差動基準電圧を有するよう構成されるであろう。図２の図面に戻って参照すると、曲線２０６は、差動構成された回路網の出力電圧スイングと見なすことができる一方、電圧レベルＶ２及びＶ１は、対応の差動基準電圧を表すことができる。また、本明細書で説明される例示的デジタル時定数トラッキング・プロセスは、Ｒ、Ｌ及び／又はＣの構成要素のいずれの組み合わせを有する回路網のようないずれのタイプの時定数依存回路に適用することができることが認められるであろう。
【００２３】
本明細書で説明されるような例示的デジタル時定数トラッキング回路は、例えば、ＩＣチップ上に自給式で組込型の試験及び較正システムとして構成されることができる。そういうことで、ＤＴＣトラッキング回路は、回路網を任意の時間に同調／離調するために用いられるばかりでなく、温度及び供給電圧のような環境要因の対応の変動を計算するよう構成されることもできる。更に、ＤＴＣトラッキング回路は、近づきつつある耐用命数の終わりの特性を信号で送出することができるであろう抵抗、キャパシタ等の挙動の傾向をモニタリングするよう構成されることができる。
【００２４】
従って、外部電圧又は基準の使用を必要としない改善された時定数同調プロセスを提供することにより、従来技術の欠点を克服した。内蔵型の自己試験較正システムは、正確なデジタル時定数をクロック周波数標準から導出する。デジタル時定数は、較正されるべき同調可能な回路網の公称／所望の時定数と相関される。相関されたデジタル時定数は、同調可能な回路網に適用され、そしてその結果生じる出力電圧スイングは、同調可能な回路網の公称の時定数特性を表す基準電圧と比較される。出力電圧スイングが基準電圧と一致しない場合、同調可能な回路網の構成要素は、一致が達成されるまで、増分的（又は、減分的）に調整される。
【００２５】
同調可能な回路網は、典型的には、論理指令信号により増分的（又は減分的）に調整されることができる少なくとも１つの抵抗及び／又はキャパシタ・アレイを用いて構成される。クロック周波数標準手段は、典型的には、水晶発振器として構成され、一方基準電圧は、典型的には精密な抵抗ラダーから導出される。出力電圧スイングと基準電圧との比較は、典型的には、クロック周波数標準と同期される比較器で実行される。比較器は、一致していない場合同調信号を出力し、また一致が達成されたとき停止信号を出力するよう構成される。制御回路は、典型的には、出力信号を比較器から受け取り、そして回路網の同調の調整を実行又は停止するための論理指令を発生するよう構成される。同調可能な回路網は、シングルエンデッド又は差動であり得て、そして抵抗性素子、容量性素子、誘導性素子、又はこれらの任意の組み合わせから構成され得る。同調可能な回路網は、フィルタ又はいずれのタイプの回路網として構成され得て、その機能は、一般的に、回路網の時定数と関連付けられる。開示された内蔵型自己較正システムは、同調可能な回路網を任意の時点に同調／離調し、環境要因の対応の変動を計算し、且つ耐用命数の終わりの指示に関する構成要素の挙動の傾向をモニタリングするよう構成されることができる。
【００２６】
少なくとも１つの例示的実施形態が上記の詳細な説明で提示されたが、非常に多数の変形が存在することが認められる筈である。また、例示的実施形態は、例示のみであり、そして本発明の範囲、適用性又は構成をいずれにしても制限する意図ではないことが認められるべきである。むしろ、上記の詳細な説明は、当業者に、例示的実施形態を実行するための便利なロード・マップを与えるであろう。様々な変更が、添付の特許請求の範囲に記載された本発明の範囲及びその法的均等物を逸脱することなしに、機能及び構成要素の構成において行うことができることが理解される筈である。
【図面の簡単な説明】
【００２７】
【図１】図１の（Ａ）は単純化されたＲＣフィルタ回路網の概略図であり、図１の（Ｂ）は典型的なＲＣ充電／放電波形の図であり、図１の（Ｃ）は典型的なＲＣフィルタの帯域幅のグラフである。
【図２】図２は、デジタル時定数の例示的態様のタイミング図である。
【図３】図３は、デジタル時定数トラッキング・プロセスの例示的態様のタイミング図である。
【図４】図４は、デジタル時定数トラッキング回路の例示的実施形態のブロック図である。
【図５】図５は、例示的なシングルエンデッド型の同調可能なＲＣ回路網の概略図である。
【図６】図６は、デジタル時定数トラッキング回路の例示的態様のフロー図である。
【特許請求の範囲】
【請求項１】
回路網における時定数の変動を調整して雑音を無くす方法であって、
前記回路網の公称時定数と相関された幅を有するデジタル時定数パルスを導出するステップと、
前記デジタル時定数パルスを前記回路網を通じて処理し、且つ前記回路網の出力電圧波形を測定するステップと、
前記出力電圧波形の電圧スイングを所定の基準電圧と各デジタル時定数パルス期間中に比較するステップと、
前記出力電圧波形の電圧スイングが前記所定の基準電圧に等しくないか又はそれを超えていないとき同調信号を発生し、また前記出力電圧波形の電圧スイングが前記所定の基準電圧に等しいか又はそれを超えているとき停止信号を発生するステップと、
前記同調信号を前記回路網の時定数を調整するための補償信号に変換するステップと、
前記出力電圧波形の電圧スイングが実質的に前記所定の基準電圧に等しくなるように前記回路網の時定数を前記補償信号でもって調整するステップと
を備える方法。
【請求項２】
前記回路網が、シングルエンデッド型か又は差動型である請求項１記載の方法。
【請求項３】
前記回路網が、抵抗性構成要素、容量性構成要素及び誘導性構成要素を備える請求項１記載の方法。
【請求項４】
抵抗−キャパシタ（ＲＣ）回路網の時定数の変動を調整して雑音を無くすためのデジタル時定数トラッキング回路であって、
前記ＲＣ回路網の公称時定数と相関されたパルス幅を有するデジタル時定数パルスを発生するよう構成されたクロック基準標準手段と、
前記ＲＣ回路網内の抵抗アレイ及びキャパシタ・アレイであって、前記デジタル時定数パルスを前記クロック基準標準手段から受け取り、前記の受け取られたデジタル時定数パルスと時間的に同期した充電／放電波形を出力するよう構成された抵抗アレイ及びキャパシタ・アレイと、
前記充電／放電波形を前記ＲＣ回路網から第１の入力で受け取り、所定の基準電圧を第２の入力で受け取り、前記充電／放電波形の電圧スイングが前記所定の基準電圧のレベルに等しくないか又はそれを超えないとき同調信号を発生し、また前記充電／放電波形の電圧スイングが前記所定の基準電圧のレベルに等しいか又はそれを超えるとき停止信号を発生するよう構成された比較器と、
前記同調信号及び停止信号を前記比較器から受け取り、当該受け取られた同調信号に対応する出力同調信号を発生するよう構成された制御回路と、を備え、
前記出力同調信号を前記ＲＣ回路網内の前記抵抗アレイ及びキャパシタ・アレイに印加して、前記充電／放電波形の電圧スイングが実質的に前記所定の基準電圧に等しいように前記ＲＣ回路網の時定数を調整する、デジタル時定数トラッキング回路。
【請求項５】
前記クロック基準標準手段が水晶発振器である請求項４記載のデジタル時定数トラッキング回路。
【請求項６】
前記所定の基準電圧が、精密な抵抗ラダーから導出される請求項４記載のデジタル時定数トラッキング回路。
【請求項７】
前記デジタル時定数トラッキング回路が、内蔵型自己試験システムとして構成される請求項４記載のデジタル時定数トラッキング回路。
【請求項８】
前記比較器が、クロック基準標準を第３の入力で受け取り、且つ前記クロック基準標準の周波数に対して同期化されたレートで同調信号又は停止信号を発生するよう構成されている請求項４記載のデジタル時定数トラッキング回路。
【請求項９】
前記ＲＣ回路網が、シングルエンデッド型か又は差動型である請求項４記載のデジタル時定数トラッキング回路。
【請求項１０】
前記ＲＣ回路網が、いずれの時間に調整されるよう構成可能である請求項７記載のデジタル時定数トラッキング回路。
【請求項１１】
前記ＲＣ回路網の同調変化に対応する環境要因の変動が計算される請求項１０記載のデジタル時定数トラッキング回路。
【請求項１２】
前記ＲＣ回路網の構成要素の挙動の傾向がモニタリングされる請求項１１記載のデジタル時定数トラッキング回路。
【請求項１３】
フィルタ回路網の時定数及び対応の帯域幅を安定化するデジタル時定数トラッキング回路であって、
前記フィルタ回路網の公称時定数と相関されたパルス幅を有するデジタル時定数パルスを発生するよう構成されたクロック基準標準手段と、
デジタル時定数パルスを前記クロック基準標準手段から受け取り、当該受け取られたデジタル時定数パルスと時間的に同期した出力電圧波形を発生するよう構成された前記フィルタ回路網内の部品アレイと、
前記出力電圧波形を前記フィルタ回路網から第１の入力で受け取り、所定の基準電圧を第２の入力で受け取り、前記出力電圧波形の電圧スイングが前記所定の基準電圧のレベルに等しくないか又はそれを超えていないとき同調信号を発生し、また前記出力電圧波形の電圧スイングが前記所定の基準電圧のレベルに等しいか又はそれを超えているとき停止信号を発生するよう構成された比較器と、
前記同調信号及び停止信号を前記比較器から受け取り、当該受け取られた同調信号に対応する出力同調信号を発生するよう構成された制御回路と、を備え、
前記出力同調信号を前記フィルタ回路網内の前記部品アレイに印加して、前記出力電圧波形の電圧スイングが実質的に前記所定の基準電圧に等しくなるように前記フィルタ回路網の時定数を調整することにより、前記フィルタ回路の時定数及び対応の帯域幅を安定化させる、デジタル時定数トラッキング回路。
【請求項１４】
前記クロック基準標準手段が水晶発振器である請求項１３記載のデジタル時定数トラッキング回路。
【請求項１５】
前記所定の基準電圧が、精密な抵抗ラダーから導出される請求項１３記載のデジタル時定数トラッキング回路。
【請求項１６】
前記デジタル時定数トラッキング回路が、内蔵型自己試験システムとして構成される請求項１３記載のデジタル時定数トラッキング回路。
【請求項１７】
前記比較器が、クロック基準標準を第３の入力で受け取り、前記クロック基準標準の周波数に同期化されたレートで同調信号又は停止信号を発生するよう構成されている請求項１３記載のデジタル時定数トラッキング回路。
【請求項１８】
前記フィルタ回路網が、シングルエンデッド型か又は差動型である請求項１３記載のデジタル時定数トラッキング回路。
【請求項１９】
前記フィルタ回路網が、抵抗性構成要素、容量性構成要素及び誘導性構成要素を備える請求項１３記載のデジタル時定数トラッキング回路。
【請求項２０】
前記フィルタ回路網の同調変化に対応する環境要因の変動が計算される請求項１６記載のデジタル時定数トラッキング回路。
【請求項１】
回路網における時定数の変動を調整して雑音を無くす方法であって、
前記回路網の公称時定数と相関された幅を有するデジタル時定数パルスを導出するステップと、
前記デジタル時定数パルスを前記回路網を通じて処理し、且つ前記回路網の出力電圧波形を測定するステップと、
前記出力電圧波形の電圧スイングを所定の基準電圧と各デジタル時定数パルス期間中に比較するステップと、
前記出力電圧波形の電圧スイングが前記所定の基準電圧に等しくないか又はそれを超えていないとき同調信号を発生し、また前記出力電圧波形の電圧スイングが前記所定の基準電圧に等しいか又はそれを超えているとき停止信号を発生するステップと、
前記同調信号を前記回路網の時定数を調整するための補償信号に変換するステップと、
前記出力電圧波形の電圧スイングが実質的に前記所定の基準電圧に等しくなるように前記回路網の時定数を前記補償信号でもって調整するステップと
を備える方法。
【請求項２】
前記回路網が、シングルエンデッド型か又は差動型である請求項１記載の方法。
【請求項３】
前記回路網が、抵抗性構成要素、容量性構成要素及び誘導性構成要素を備える請求項１記載の方法。
【請求項４】
抵抗−キャパシタ（ＲＣ）回路網の時定数の変動を調整して雑音を無くすためのデジタル時定数トラッキング回路であって、
前記ＲＣ回路網の公称時定数と相関されたパルス幅を有するデジタル時定数パルスを発生するよう構成されたクロック基準標準手段と、
前記ＲＣ回路網内の抵抗アレイ及びキャパシタ・アレイであって、前記デジタル時定数パルスを前記クロック基準標準手段から受け取り、前記の受け取られたデジタル時定数パルスと時間的に同期した充電／放電波形を出力するよう構成された抵抗アレイ及びキャパシタ・アレイと、
前記充電／放電波形を前記ＲＣ回路網から第１の入力で受け取り、所定の基準電圧を第２の入力で受け取り、前記充電／放電波形の電圧スイングが前記所定の基準電圧のレベルに等しくないか又はそれを超えないとき同調信号を発生し、また前記充電／放電波形の電圧スイングが前記所定の基準電圧のレベルに等しいか又はそれを超えるとき停止信号を発生するよう構成された比較器と、
前記同調信号及び停止信号を前記比較器から受け取り、当該受け取られた同調信号に対応する出力同調信号を発生するよう構成された制御回路と、を備え、
前記出力同調信号を前記ＲＣ回路網内の前記抵抗アレイ及びキャパシタ・アレイに印加して、前記充電／放電波形の電圧スイングが実質的に前記所定の基準電圧に等しいように前記ＲＣ回路網の時定数を調整する、デジタル時定数トラッキング回路。
【請求項５】
前記クロック基準標準手段が水晶発振器である請求項４記載のデジタル時定数トラッキング回路。
【請求項６】
前記所定の基準電圧が、精密な抵抗ラダーから導出される請求項４記載のデジタル時定数トラッキング回路。
【請求項７】
前記デジタル時定数トラッキング回路が、内蔵型自己試験システムとして構成される請求項４記載のデジタル時定数トラッキング回路。
【請求項８】
前記比較器が、クロック基準標準を第３の入力で受け取り、且つ前記クロック基準標準の周波数に対して同期化されたレートで同調信号又は停止信号を発生するよう構成されている請求項４記載のデジタル時定数トラッキング回路。
【請求項９】
前記ＲＣ回路網が、シングルエンデッド型か又は差動型である請求項４記載のデジタル時定数トラッキング回路。
【請求項１０】
前記ＲＣ回路網が、いずれの時間に調整されるよう構成可能である請求項７記載のデジタル時定数トラッキング回路。
【請求項１１】
前記ＲＣ回路網の同調変化に対応する環境要因の変動が計算される請求項１０記載のデジタル時定数トラッキング回路。
【請求項１２】
前記ＲＣ回路網の構成要素の挙動の傾向がモニタリングされる請求項１１記載のデジタル時定数トラッキング回路。
【請求項１３】
フィルタ回路網の時定数及び対応の帯域幅を安定化するデジタル時定数トラッキング回路であって、
前記フィルタ回路網の公称時定数と相関されたパルス幅を有するデジタル時定数パルスを発生するよう構成されたクロック基準標準手段と、
デジタル時定数パルスを前記クロック基準標準手段から受け取り、当該受け取られたデジタル時定数パルスと時間的に同期した出力電圧波形を発生するよう構成された前記フィルタ回路網内の部品アレイと、
前記出力電圧波形を前記フィルタ回路網から第１の入力で受け取り、所定の基準電圧を第２の入力で受け取り、前記出力電圧波形の電圧スイングが前記所定の基準電圧のレベルに等しくないか又はそれを超えていないとき同調信号を発生し、また前記出力電圧波形の電圧スイングが前記所定の基準電圧のレベルに等しいか又はそれを超えているとき停止信号を発生するよう構成された比較器と、
前記同調信号及び停止信号を前記比較器から受け取り、当該受け取られた同調信号に対応する出力同調信号を発生するよう構成された制御回路と、を備え、
前記出力同調信号を前記フィルタ回路網内の前記部品アレイに印加して、前記出力電圧波形の電圧スイングが実質的に前記所定の基準電圧に等しくなるように前記フィルタ回路網の時定数を調整することにより、前記フィルタ回路の時定数及び対応の帯域幅を安定化させる、デジタル時定数トラッキング回路。
【請求項１４】
前記クロック基準標準手段が水晶発振器である請求項１３記載のデジタル時定数トラッキング回路。
【請求項１５】
前記所定の基準電圧が、精密な抵抗ラダーから導出される請求項１３記載のデジタル時定数トラッキング回路。
【請求項１６】
前記デジタル時定数トラッキング回路が、内蔵型自己試験システムとして構成される請求項１３記載のデジタル時定数トラッキング回路。
【請求項１７】
前記比較器が、クロック基準標準を第３の入力で受け取り、前記クロック基準標準の周波数に同期化されたレートで同調信号又は停止信号を発生するよう構成されている請求項１３記載のデジタル時定数トラッキング回路。
【請求項１８】
前記フィルタ回路網が、シングルエンデッド型か又は差動型である請求項１３記載のデジタル時定数トラッキング回路。
【請求項１９】
前記フィルタ回路網が、抵抗性構成要素、容量性構成要素及び誘導性構成要素を備える請求項１３記載のデジタル時定数トラッキング回路。
【請求項２０】
前記フィルタ回路網の同調変化に対応する環境要因の変動が計算される請求項１６記載のデジタル時定数トラッキング回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００８−５３５３１６（Ｐ２００８−５３５３１６Ａ）
【公表日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００８−５０３０２０（Ｐ２００８−５０３０２０）
【出願日】平成１８年３月１０日（２００６．３．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００６／００８７４１
【国際公開番号】ＷＯ２００６／１０４６７１
【国際公開日】平成１８年１０月５日（２００６．１０．５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１８年３月１０日（２００６．３．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００６／００８７４１
【国際公開番号】ＷＯ２００６／１０４６７１
【国際公開日】平成１８年１０月５日（２００６．１０．５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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