トランジスタ基板及びトランジスタ基板の製造方法
【課題】微結晶シリコンをチャネル領域として用い、良好にリーク電流を抑制することが可能なトランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法を提供する。
【解決手段】トランジスタ基板におけるトランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャネル領域）１１４と、ドレイン領域１１６、ソース領域１１７と、ドレイン電極１１８と、ソース電極１１９と、を備える。ドレイン領域１１６と半導体層１１４が接触する箇所及びソース領域１１７と半導体層１１４が接触する箇所のうち少なくとも一方は、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成されている。このようにストッパ膜１１５を形成することにより、電界の急激な変化を抑制することができ、良好にリーク電流を抑制することができる。
【解決手段】トランジスタ基板におけるトランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャネル領域）１１４と、ドレイン領域１１６、ソース領域１１７と、ドレイン電極１１８と、ソース電極１１９と、を備える。ドレイン領域１１６と半導体層１１４が接触する箇所及びソース領域１１７と半導体層１１４が接触する箇所のうち少なくとも一方は、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成されている。このようにストッパ膜１１５を形成することにより、電界の急激な変化を抑制することができ、良好にリーク電流を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法に関する。本発明は特に、微結晶シリコンを用いた薄膜トランジスタ（Thin Film Transistor，以下、ＴＦＴ）を備えるトランジスタ基板及びトランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示パネル、有機ＥＬ（electroluminescence）素子を用いた表示パネル等の駆動素子として、薄膜トランジスタ（Thin Film Transistor）が用いられている。また、従来、ＴＦＴのチャネル領域として機能する半導体層として、一般に非晶質シリコン（ａ−Ｓｉ）が用いられている。
【０００３】
しかし、ａ−Ｓｉはオン電流が比較的低いため、オン電流を向上させることを目的として、例えば特許文献１に開示されているように、微結晶シリコン（以下、μｃ−Ｓｉ）を用いる試みがなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２２８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＴＦＴのチャネル領域を単純に微結晶シリコンに置き換えただけでは、オフ領域（Ｖgsが負電圧の領域）のリーク電流が増大する欠点がある。これは、微結晶シリコン中に多くの欠陥が存在しており、電界が集中する（電圧勾配が急峻な）ドレイン端の空乏層部で図１２に示すように欠陥を核に電子正孔対（図１２に示すｈ，ｅ）が発生するためである。
【０００６】
また、特許文献１では、微結晶シリコンを有するＴＦＴのリーク電流を低減させるため、微結晶シリコンとアモルファスシリコンとの積層構造とする構成が開示されている。しかし、リーク電流を十分低下させるためにはアモルファスシリコンを厚く形成する必要があり、結果として生産性が低下する、ゲート電圧を大きく負に振った際のリーク電流は低減するものの電流の最小値が増加する、という問題がある。
【０００７】
また、このようにリーク電流が大きい微結晶シリコンＴＦＴ を、液晶表示装置のスイッチング素子として、また、有機ＥＬを用いたディスプレイのスイッチング素子として用いると画質低下の要因となるという問題がある。
【０００８】
このため、微結晶シリコンをチャネル領域に用いたＴＦＴのリーク電流を抑制することが求められている。
【０００９】
本発明は、上述した実情を鑑みてなされたものであり、微結晶シリコンをチャネル領域として用い、良好にリーク電流を抑制することが可能なトランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点に係るトランジスタを有するトランジスタ基板は、
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層と対向して設けられたドレイン電極と、
前記半導体層と対向して設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極と、の間に、それぞれ前記半導体層と接触するように設けられたドレイン領域及びソース領域と、を備え、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方は、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されていることを特徴とする。
【００１１】
前記半導体層は、微結晶シリコンから形成された層と、該層上に設けられアモルファスシリコンから形成された層と、を備えてもよい。
【００１２】
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所が前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第１のトランジスタと、前記ドレイン領域と前記半導体層が接触する箇所のみが前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第２のトランジスタと、前記第２のトランジスタのソース電極が接続された第１電極と前記第１電極と対向して設けられる第２電極との間に発光層を備えた発光画素と、を有してもよい。
【００１３】
上記目的を達成するため、本発明の第２の観点に係るトランジスタを有するトランジスタ基板の製造方法は、
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層上に設けられたドレイン電極と、
前記半導体層上に設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極との間に、それぞれ設けられたドレイン領域及びソース領域と、を備えたトランジスタを有するトランジスタ基板の製造方法であって、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方を、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成することを特徴とする。
【００１４】
前記半導体層上に絶縁膜を形成する絶縁膜形成工程を備え、
前記絶縁膜形成工程は、
絶縁材料から形成された膜を形成する工程と、
前記膜上にレジストを塗布し、前記絶縁膜に対応するレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをベークするベーク工程と、
前記レジストパターンを介してエッチングを施す工程と、を備え、
前記レジストパターン形成工程では、前記ゲート電極をマスクとして、前記基板の他方の面側から前記レジストを露光し、
前記ベーク工程において前記レジストパターンが前記ゲート電極と比較し、周方向に外側に延伸するようにベークすることによって、前記絶縁膜の前記チャネル長方向の長さを前記ゲート電極の前記チャネル長方向の長さより長くなるように前記絶縁膜を形成してもよい。
【００１５】
前記レジストパターン形成工程では、前記基板の他方の面側から斜め方向に前記レジストを露光してもよい。
【００１６】
前記微結晶シリコンは、アモルファスシリコンを成膜した後、レーザーを照射することにより形成してもよい。
【発明の効果】
【００１７】
本発明では、微結晶シリコンを用いた半導体層上に形成され、半導体層を介してゲート電極と対向するストッパ膜をゲート電極と比較してチャネル長方向に外側に延伸するように形成することにより、良好にリーク電流を抑制することが可能なトランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態に係る薄膜トランジスタの断面図である。
【図２】本実施形態の薄膜トランジスタのドレイン領域近傍の準位を模式的に示す図である。
【図３】薄膜トランジスタの変形例を示す図である。
【図４】薄膜トランジスタの変形例を示す図である。
【図５】トランジスタ基板の構成例を示す図である。
【図６】画素の駆動回路の等価回路図である。
【図７】有機ＥＬ素子の構成例を示す平面図である。
【図８】図７に示すVIII−VIII線断面図である。
【図９Ａ】トランジスタ基板の製造方法を説明する図である。
【図９Ｂ】トランジスタ基板の製造方法を説明する図である。
【図９Ｃ】トランジスタ基板の製造方法を説明する図である。
【図９Ｄ】トランジスタ基板の製造方法を説明する図である。
【図９Ｅ】トランジスタ基板の製造方法を説明する図である。
【図９Ｆ】トランジスタ基板の製造方法を説明する図である。
【図９Ｇ】トランジスタ基板の製造方法を説明する図である。
【図９Ｈ】トランジスタ基板の製造方法を説明する図である。
【図１０Ａ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｂ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｃ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｄ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｅ】トランジスタ基板の製造方法の変形例を示す図である。
【図１１Ａ】トランジスタ基板の製造方法の変形例を示す図である。
【図１１Ｂ】トランジスタ基板の製造方法の変形例を示す図である。
【図１１Ｃ】トランジスタ基板の製造方法の変形例を示す図である。
【図１２】従来の薄膜トランジスタのソース領域近傍の準位を模式的に示す図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態に係るトランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法について、図を用いて説明する。本実施形態では、薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）をボトムエミッション型の有機ＥＬ（electroluminescence）素子を駆動するための素子として利用する構成を例に挙げて説明する。
【００２０】
なお、本実施形態中で、微結晶シリコン（μｃ−Ｓｉ）とは、結晶粒径が、概ね５０〜１００ｎｍの結晶性シリコンである。
【００２１】
本実施形態に係る薄膜トランジスタ１００の断面図を図１に示す。薄膜トランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャネル領域）１１４と、ストッパ膜１１５と、ドレイン領域１１６、ソース領域１１７と、ドレイン電極１１８と、ソース電極１１９と、を備える。
【００２２】
基板１１は、絶縁性を備える材料から形成され、例えばガラス基板等が用いられる。
【００２３】
ゲート電極１１２は、導電性を有する材料、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等から形成され、基板１１上に形成される。
【００２４】
ゲート絶縁膜１１３は、絶縁性を有する材料、例えばＳｉＮから形成され、基板１１及びゲート電極１１２を覆うように形成される。
【００２５】
半導体層１１４は、微結晶シリコンから形成される。半導体層１１４は、ゲート絶縁膜１１３上に形成され、半導体層１１４上にはストッパ膜１１５とソース領域１１７とドレイン領域１１６とが形成される。本実施形態では、ストッパ膜１１５のドレイン領域１１６及び／又はソース領域１１７側の端、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成する。これにより、半導体層１１４はストッパ膜１１５に覆われているが、ゲート電極１１２とは対向しない領域を有する。尚、チャネル長とは、ドレイン領域１１６と半導体層１１４の接する部分からソース領域１１７と半導体層１１４の接する部分までの最短距離である。
【００２６】
また、半導体層１１４は、微結晶シリコンから形成された１つの層だけでなく、図３に示すように、微結晶シリコン層１１４ａと、アモルファスシリコン（ａ−Ｓｉ、好ましくは水素化アモルファスシリコンａ−Ｓｉ：Ｈ）層１１４ｂとの２層を重ねてもよい。アモルファスシリコン層１１４ｂの厚みは、微結晶シリコン層１１４ａ表面の凹凸を緩和し、良好な接合面を得るため、１０〜５０ｎｍ程度の厚みとすることが好ましい。このように形成しても、従来の微結晶シリコン層とアモルファスシリコン層との積層構造のように、アモルファスシリコン層を厚く形成する必要がなく、生産性に与える影響は小さい。また、アモルファスシリコン層が厚くなりすぎないため、薄膜トランジスタ１００の電流の最小値が増加するという問題も生じない。
【００２７】
ストッパ膜１１５は、半導体層１１４の上面に形成される。ストッパ膜１１５は、絶縁性を有する材料から形成され、例えばＳｉＮから形成される。本実施形態では、ストッパ膜１１５は、半導体層１１４を介してゲート電極１１２と対向するように設けられ、ゲート電極１１２と比較して幅が広く、電流の流れる方向に沿って（図１の左右方向）、ゲート電極端よりも外側に位置するように形成されている。換言すれば、ストッパ膜１１５のドレイン領域１１６及びソース領域１１７側の端は、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成されている。このため、半導体層１１４のドレイン領域とソース領域との間のチャネル領域中には、ストッパ膜１１５に覆われているが、ゲート電極１１２と対向しない領域が形成される。この領域は、ゲート電圧が印加された際もチャネルが形成されず、図１に点線で示す高抵抗な領域（高抵抗領域１２０）として機能する。チャネル領域とドレイン領域及び／又はソース領域との間に、この高抵抗領域１２０を配することで、図２に模式的に示すように、チャネル領域と、ドレイン領域及び／又はソース領域との間で急激な電位の変化を抑制することができる。欠陥を核に発生する電子正孔対の発生確率は電界に対して指数関数的に変化するため、例えば図１２に示す従来の薄膜トランジスタのような電位の急激な変化がある場合、欠陥を核に電子正孔対が発生する確率が高いが、本実施形態の構成では、図２に示すように電位の変化が緩和されることにより、電子正孔対の発生確率を低下させることができる。これにより、薄膜トランジスタ１００内のリーク電流を低減させることが可能となる。
【００２８】
なお、図１に示すように本実施形態ではストッパ膜１１５の端がドレイン領域１１６及びソース領域１１７の方向に外側に延伸するように形成する構成を例に挙げているが、詳細に後述するように、ＴＦＴの電流の流れる方向が一方である場合は、図４に示すように、ストッパ膜１１５のドレイン領域１１６側の端のみが、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成されてもよい。
【００２９】
ドレイン領域１１６は、例えばドープされたアモルファスシリコンから形成される。ドレイン領域１１６は、半導体層１１４とドレイン電極１１８との間に設けられる。
【００３０】
ソース領域１１７は、例えばドープされたアモルファスシリコンから形成される。ソース領域１１７は、半導体層１１４とソース電極１１９との間に設けられる。
【００３１】
なお、図１に示す薄膜トランジスタ１００は、半導体層１１４上に、ストッパ膜１１５を形成した上で、ソース領域、ドレイン領域となるアモルファスシリコン層、ソース電極、ドレイン電極となる金属膜を形成し、エッチングを施すため、ソース電極１１９、ソース領域１１７及び半導体層１１４と、ドレイン電極１１８、ドレイン領域１１６及び半導体層１１４と、の外形がほぼ同じ形状に形成される。しかし、これに限られず、半導体層１１４上にストッパ膜を形成した上で、アモルファスシリコン層を形成し、エッチングを施し、ソース領域及びドレイン領域を形成した上で、金属膜を形成し、ソース電極、ドレイン電極の形状にエッチングを施してもよい。
【００３２】
また、ゲート電極１１２の端とドレイン領域１１６又はソース領域１１７の端との距離は、リーク電流を低減させるという点からは離れていた方が良いが、あまり離れすぎるとオン電流が低下するので、０．２〜２μｍ程度が適切である。
【００３３】
ドレイン電極１１８は、ドレイン領域１１６上に形成され、例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。
【００３４】
ソース電極１１９は、ソース領域１１７上に形成され、例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。
【００３５】
本実施形態の薄膜トランジスタは、微結晶シリコンからなる半導体層上に設けられたストッパ膜の一方もしくは両方の端が、ゲート電極端よりもチャネル長方向に外側に位置する。これにより、ソース端又はドレイン端での電界集中を緩和することができ、リーク電流を低減させることができる。
【００３６】
次に、本実施形態の薄膜トランジスタ１００が用いられるトランジスタ基板１０について説明する。
【００３７】
トランジスタ基板１０は、発光画素基板（画素基板）３１と、発光画素基板３１上にマトリクス状に配置された発光画素（有機ＥＬ素子）３０と、発光画素３０を封止する封止基板と、を備える。トランジスタ基板１０では、画素基板３１上に、図５に示すように、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に発する３つの発光画素３０を一組として、この組が行方向に繰り返し複数個、例えばｍ個配列されるとともに、列方向に同一色の画素が複数個、例えばｎ個配列されている。このようにＲＧＢの各色を発する画素がマトリクス状に、ｍ×ｎ個配列される。なお、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの発光画素３０はデルタ配列であってもよい。また、発光画素３０は単色であってもよい。
【００３８】
発光画素回路ＤＳは、図６に示すように、選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２、キャパシタＣｓ、有機ＥＬ素子３０と、を備える。選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２は、上述した本実施形態のＴＦＴである。特に、本実施形態では選択トランジスタＴｒ１１は電流の流れる方向が定まらないため、図１に示すようにストッパ膜１１５のドレイン領域１１６及びソース領域１１７側の端は、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成される。これに対し、発光駆動トランジスタＴｒ１２については、電流の流れる方向が一定であるため、図４に示すように、ストッパ膜１１５のドレイン領域１１６側の端のみが、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成される。
【００３９】
発光画素基板３１上には、行方向に配列された複数の発光画素回路ＤＳに接続されたアノードラインＬａと、行方向に配列された複数の発光画素回路ＤＳにそれぞれ接続された複数のデータラインＬｄと、行方向に配列された複数の発光画素回路ＤＳのトランジスタＴｒ１１を選択する走査ラインＬｓと、が形成されている。
【００４０】
図６に示すように選択トランジスタＴｒ１１は、ゲート端子が走査ラインＬｓに、ドレイン端子がデータラインＬｄに、ソース端子が接点Ｎ１１にそれぞれ接続される。また、発光駆動トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続されており、ドレイン端子がアノードラインＬａに、ソース端子が接点Ｎ１２にそれぞれ接続されている。キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート端子及びソース端子に接続されている。なお、キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート−ソース間に付加的に設けられた補助容量、もしくは発光駆動トランジスタＴｒ１２のゲート−ソース間の寄生容量と補助容量からなる容量成分である。また、有機ＥＬ素子３０は、アノード端子（画素電極４２）が接点Ｎ１２に接続され、カソード端子（対向電極４６）に基準電圧Ｖｓｓが印加されている。
【００４１】
走査ラインＬｓは、発光画素基板の周縁部に配置された走査ドライバ（図示せず）に接続されており、所定タイミングで行方向に配列された複数の発光画素３０を選択状態に設定するための選択電圧信号（走査信号）が印加される。また、データラインＬｄは、発光画素基板の周縁部に配置されたデータドライバ（図示せず）に接続され、上記発光画素３０の選択状態に同期するタイミングで発光データに応じたデータ電圧（階調信号）が印加される。行方向に配列された複数の発光駆動トランジスタＴｒ１２が、当該発光駆動トランジスタＴｒ１２に接続された有機ＥＬ素子３０の画素電極（例えばアノード電極）に発光データに応じた発光駆動電流を流す状態に設定するように、アノードラインＬａ（供給電圧ライン）は、所定の高電位電源に直接又は間接的に接続されている。つまり、アノードラインＬａは、有機ＥＬ素子３０の対向電極４６に印加される基準電圧Ｖｓｓより十分電位の高い所定の高電位（供給電圧Ｖｄｄ）が印加される。また、対向電極４６は、例えば、所定の低電位電源に直接又は間接的に接続され、発光画素基板３１上にアレイ状に配列された全ての発光画素（有機ＥＬ素子）３０に対して単一の電極層により形成されており、所定の低電圧（基準電圧Ｖｓｓ、例えば接地電位ＧＮＤ）が共通に印加されるように設定されている。
【００４２】
また、アノードラインＬａと走査ラインＬｓとは、各トランジスタＴｒ１１、Ｔｒ１２のソース電極、ドレイン電極とを形成するソース−ドレイン導電層を用いてこれらソース電極、ドレイン電極とともに形成される。データラインＬｄは、各トランジスタＴｒ１１、Ｔｒ１２のゲート電極となるゲート導電層を用いてゲート電極とともに形成される。データラインＬｄとドレイン電極Ｔｒ１１ｄとの間の絶縁膜４１には、図７に示すように、コンタクトホール６１が形成され、データラインＬｄとドレイン電極Ｔｒ１１ｄとはコンタクトホール６１を介して導通している。走査ラインＬｓとゲート電極Ｔｒ１１ｇの両端との間の絶縁膜４１には、それぞれコンタクトホール６２、６３が形成され、走査ラインＬｓとゲート電極Ｔｒ１１ｇとはコンタクトホール６２、６３を介して導通している。ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとの間の絶縁膜４１には、コンタクトホール６４が形成され、ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとはコンタクトホール６４を介して導通している。なお、絶縁膜４１は、絶縁性材料、例えばシリコン酸化膜、シリコン窒化膜等から形成され、データラインＬｄ、ゲート電極Ｔｒ１１ｇ及びゲート電極Ｔｒ１２ｇを覆うように発光画素基板３１上に形成される。
【００４３】
次に、有機ＥＬ素子３０は、図８に示すように、画素電極４２と、正孔注入層４３と、インターレイヤ４４と、発光層４５と、対向電極４６と、を備える。正孔注入層４３と、インターレイヤ４４と、発光層４５とが、電子や正孔がキャリアとなって輸送されるキャリア輸送層となる。キャリア輸送層は、列方向に配列された層間絶縁膜４７、隔壁４８の間に配置されている。
【００４４】
各発光画素の発光画素基板３１上には、ゲート導電層をパターニングしてなる選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇが形成されている。各発光画素に隣接した発光画素基板３１上には、ゲート導電層をパターニングしてなり、列方向に沿って延びるデータラインＬｄが形成されている。
【００４５】
画素電極（アノード電極）４２は、透光性を備える導電材料、例えばＩＴＯ（Indium Tin Oxide）、ＺｎＯ等から構成される。各画素電極４２は隣接する他の発光画素３０の画素電極４２と層間絶縁膜４７によって絶縁されている。
【００４６】
層間絶縁膜４７は、絶縁性材料、例えばシリコン窒化膜から形成され、画素電極４２間に形成され、トランジスタＴｒ１１、Ｔｒ１２や走査ラインＬｓ、アノードラインＬａを絶縁保護する。層間絶縁膜４７には略方形の開口部４７ａが形成されており、この開口部４７ａによって発光画素３０の発光領域が画される。更に層間絶縁膜４７上の隔壁４８には列方向（図７の上下方向）に延びる溝状の開口部４８ａが複数の発光画素３０にわたって形成されている。
【００４７】
隔壁４８は、絶縁材料、例えばポリイミド等の感光性樹脂を硬化してなり、層間絶縁膜４７上に形成される。隔壁４８は、図７に示すように列方向に沿った複数の発光画素の画素電極４２をまとめて開口するようにストライプ状に形成されている。なお、隔壁４８の平面形状は、これに限られず各画素電極４２毎に開口部をもった格子状であってもよい。
【００４８】
正孔注入層４３は、画素電極４２上に形成され、発光層４５に正孔を供給する機能を有する。正孔注入層４３は正孔（ホール）注入・輸送が可能な有機高分子系の材料から構成される。また、有機高分子系のホール注入・輸送材料を含む有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とドーパントであるポリスチレンスルホン酸（ＰＳＳ）を水系溶媒に分散させた分散液であるＰＥＤＯＴ／ＰＳＳ水溶液を用いる。
【００４９】
インターレイヤ４４は正孔注入層４３上に形成される。インターレイヤ４４は、正孔注入層４３の正孔注入性を抑制して発光層４５内において電子と正孔とを再結合させやすくする機能を有し、発光層４５の発光効率を高めるために設けられている。
【００５０】
発光層４５は、インターレイヤ４４上に形成されている。発光層４５は、アノード電極４２とカソード電極４６との間に電圧を印加することにより光を発生する機能を有する。発光層４５は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む発光材料から構成される。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解（又は分散）した溶液（分散液）をノズルコート法やインクジェット法等により塗布し、溶媒を揮発させることによって形成する。
【００５１】
また、対向電極（カソード電極）４６は、ボトムエミッション型の場合、発光層４５側に設けられ、導電材料、例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる電子注入性の下層と、Ａｌ等の光反射性導電金属からなる上層を有する積層構造である。なお、有機ＥＬ素子３０がトップエミッション型の場合、対向電極４６は、発光層４５側に設けられ、１０ｎｍ程度の膜厚の極薄い例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる光透過性低仕事関数層と、１００ｎｍ〜２００ｎｍ程度の膜厚のＩＴＯ等の光反射性導電層を有する透明積層構造である。本実施形態では、対向電極４６は複数の発光画素３０に跨って形成される単一の電極層から構成され、例えば接地電位である共通電圧Ｖｓｓが印加されている。
【００５２】
次に、本実施形態の薄膜トランジスタ１００と、この薄膜トランジスタを用いたトランジスタ基板１０の製造方法を図９Ａ〜図９Ｈを用いて説明する。ここでは、選択トランジスタＴｒ１１は発光駆動トランジスタＴｒ１２と同一工程によって形成されるので、選択トランジスタＴｒ１１の形成の説明を一部省略する。
【００５３】
まず、ガラス基板等からなる発光画素基板３１（図１に示す基板１１に相当）を用意する。次に、この発光画素基板３１上に、スパッタ法、真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるゲート導電膜を形成し、これを図９Ａに示すように発光駆動トランジスタＴｒ１２のゲート電極１１２（Ｔｒ１２ｇ）の形状にパターニングする。この際、図示はしていないが、選択トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇ、及びデータラインＬｄも形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法等によりゲート電極Ｔｒ１２ｇ及びデータラインＬｄ上に絶縁膜４１を形成する。
【００５４】
次に、絶縁膜４１（図１に示すゲート絶縁膜１１３に相当）上に、ＣＶＤ法等により微結晶シリコン層８１を形成する。この際、微結晶シリコン層は、成膜時に多結晶化する、いわゆるａｓ ｄｅｐｏ μｃ−Ｓｉでも良いし、アモルファスシリコンを成膜した後にアニール処理を施して多結晶化させ、形成してもよい。なお、図３に示すように微結晶シリコン層１１４ａとアモルファスシリコン層１１４ｂとの２層構造とする場合は、界面に不要な準位を形成しないよう、微結晶シリコンは、ａｓ ｄｅｐｏ μｃ−Ｓｉとし、アモルファスシリコンは、微結晶シリコンと同一の装置を用いて連続成膜することが好ましい。
【００５５】
次に、微結晶シリコン層８１上に、ＣＶＤ法等により、図９Ｂに示すように窒化シリコン層８２を形成する。続いて、窒化シリコン層８２上に、レジスト８３を成膜した上で、ストッパ膜の形状に対応するパターン８４ａを有するマスク８４を介して、レジスト８３を露光し、レジスト８３を現像すると、図９Ｃに示すようにストッパ膜の形状に対応するレジスト８３ａが残存する。このレジスト８３ａを介し、ドライエッチングまたはウェットエッチングで窒化シリコン層８２を加工した後、レジストを剥離することで、図９Ｄに示すように、ストッパ膜１１５が形成される。
【００５６】
ついで、図９Ｅに示すように、ｎ型不純物が含まれたアモルファスシリコン層８５を堆積後、フォトリソグラフィ等によって下層の微結晶シリコン層８１とともにアモルファスシリコン層８５をエッチングしてドレイン領域、ソース領域、及び半導体層を形成する。
【００５７】
なお、ここまでの工程は、従来の製造方法と比べてストッパ膜１１５のフォトマスクのパターンを変更しただけであり、マスクの枚数は増えないので、生産性には影響を与えない。
【００５８】
次に、スパッタ法、真空蒸着法等により絶縁膜４１上に、ＩＴＯ等の透明導電膜、或いは光反射性導電膜及びＩＴＯ等の透明導電膜を被膜後、フォトリソグラフィによってパターニングして画素電極４２を形成する。
【００５９】
続いて、絶縁膜４１に貫通孔であるコンタクトホール６１〜６４を形成してから、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるソース−ドレイン導電膜をスパッタ法、真空蒸着法等により被膜して、フォトリソグラフィによってパターニングして図９Ｆに示すようにドレイン電極Ｔｒ１２ｄ及びソース電極Ｔｒ１２ｓを形成する。これと同時に、アノードラインＬａを形成する。このとき、発光駆動トランジスタＴｒ１２のソース電極Ｔｒ１２ｓはそれぞれ画素電極４２の一部と重なるように形成される。
【００６０】
続いて、図９Ｇに示すように発光駆動トランジスタＴｒ１２等を覆うようにシリコン窒化膜からなる層間絶縁膜４７をＣＶＤ法等により形成後、フォトリソグラフィにより、開口部４７ａを形成する。次に、感光性ポリイミドを層間絶縁膜４７を覆うように塗布し、隔壁４８の形状に対応するマスクを介して露光、現像することによってパターニングし、図９Ｇに示すように開口部４８ａを有する隔壁４８を形成する。
【００６１】
続いて、正孔注入材料を含む有機化合物含有液を、連続して流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置によって開口部４７ａで囲まれた画素電極４２上に選択的に塗布する。続いて、発光画素基板３１を大気雰囲気下で加熱し有機化合物含有液の溶媒を揮発させて、正孔注入層４３を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６２】
続いて、ノズルプリンティング装置またはインクジェット装置を用いてインターレイヤ４４となる材料を含有する有機化合物含有液を正孔注入層４３上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ４４を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６３】
次に、発光ポリマー材料（Ｒ，Ｇ，Ｂ）を含有する有機化合物含有液を、同様にノズルプリンティング装置またはインクジェット装置により塗布して窒素雰囲気中で加熱して残留溶媒の除去を行い、発光層４５を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６４】
続いて、図９Ｈに示すように、発光層４５まで形成した発光画素基板３１に真空蒸着やスパッタリングで、Ｌｉ，Ｍｇ，Ｃａ，Ｂａ等の仕事関数の低い材料からなる層と、Ａｌ等の光反射性導電層からなる２層構造の対向電極４６を形成する。
【００６５】
次に、複数の発光画素３０が形成された発光領域の外側において、発光画素基板３１上に紫外線硬化樹脂、又は熱硬化樹脂からなる封止樹脂を塗布し、図示しない封止基板と発光画素基板３１と貼り合わせる。次に紫外線もしくは熱によって封止樹脂を硬化させて、発光画素基板３１と封止基板とを接合する。
以上から、トランジスタ基板１０が製造される。
【００６６】
このように本実施形態の薄膜トランジスタの製造方法では、微結晶シリコンからなる半導体層１１４上に設けられるストッパ膜１１５のドレイン領域１１６及び／又はソース領域１１７側の端を、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成することにより、ドレイン領域１１６の端及び／又はソース領域１１７の端での電界集中を緩和することができ、リーク電流を低減させることができる。
【００６７】
なお、上述した実施形態では、ストッパ膜１１５を形成する際、ストッパ膜上にレジストを塗布し、基板１１上面からマスクを介して露光・現像することにより、ストッパ膜１１５に対応する形状にレジストを形成する構成を例に挙げて説明したが、これに限られず、レジスト８３の露光にマスク８４を用いなくともよい。
【００６８】
例えば、図１０Ａに示すようにゲート電極１１２を形成した上で、上述した実施形態と同様にＣＶＤ法等により、図１０Ｂに示すように、微結晶シリコン層８１、窒化シリコン層８２を形成する。次に、窒化シリコン層８２上にレジスト８３を塗布する。
【００６９】
続いて、図１０Ｂに示すように、基板１１の下面から紫外線光を照射し、レジスト８３の露光を行う。この場合、ゲート電極１１２は透光性を有しないため、ゲート電極１１２に対応する領域には光が当たらない。従って、ゲート電極１１２の形状に対し、自己整合的にレジスト８３が露光される。なお、レジスト８３としては、光があたらない領域のみが残存することが必要であるため、ポジ型のレジストを用いる。次に、現像を行うと、図１０Ｃに示すようにゲート電極１１２の形に対応するレジスト８３ａが残存する。
【００７０】
次に、レジスト８３ａをポストベークする際、レジスト８３ａが所定程度溶解するよう、温度、時間等を調整する。ポストベークは、例えば１６０℃で２０分程度行う。このポストベークによりレジストの粘度が低下し、図１０Ｄに示すように周囲に拡がる。レジスト８３ａは、例えば２μｍ程度、周囲に拡がる。
【００７１】
この周囲に拡がったレジスト８３ａを利用し、窒化シリコン層８２をエッチングすることにより、図１０Ｅに示すように、左右に殆ど位置ずれが生じること無くゲート電極１１２よりも幅広のストッパ膜１１５を得ることができる。なお、これ以降の工程は、上述した実施形態と同様である。
【００７２】
上述した実施形態の製造方法では、フォトリソグラフィの精度が充分でないと、ゲート電極１１２とストッパ膜１１５との位置関係にずれが生じる。ゲート電極１１２とストッパ膜１１５との位置関係はＴＦＴ特性に影響を与える。これに対し、図１０Ａ〜図１０Ｅに示す方法では、ゲート電極１１２がマスクとして機能するため、より精度よくゲート電極１１２の形状に対応するレジスト８３ａを形成することが可能となる。特に、本実施形態のようにゲート電極１１２の位置、幅を元に、ストッパ膜１１５を幅広く形成することが肝心である本願発明では、位置合わせが容易となるこの方法は有益である。また、ベーク処理は多数の基板を同時に処理することが可能なので生産性への影響は少ない。
【００７３】
また、図４に示すように、ドレイン端のみをチャネル長方向に、ゲート電極端よりも外側に位置させる構成の場合は、図１１Ａに示すように斜め方向から紫外線光を照射するとよい。この場合、図１１Ｂに示すように、ゲート電極１１２から所定の距離だけずれた位置にレジスト８３ａが形成される。次に、図１１Ｃに示すように、ベーク処理を行い、レジスト８３ａの粘度を低下させ、周囲に拡がるようにする。この際、紫外線光を照射する角度、レジスト８３ａをベーク処理する時間、温度等は、ストッパ膜１１５を形成する位置等から設定する。
【００７４】
本発明は、上述した実施形態に限られず、様々な変形、及び応用が可能である。
【００７５】
例えば、上述した実施形態では、ソース電極Ｔｒ１２ｓを画素電極４２の一部を覆うように形成するため、一旦、半導体層１１４、ドレイン領域１１６、ソース領域１１７を形成した上で、ソース−ドレイン導電膜を形成し、ドレイン電極１１８、ソース電極１１９を形成する構成を例に挙げて説明したが、これに限られない。例えば、図９Ｅに示す工程で、アモルファスシリコン層８５上にソース−ドレイン導電膜を形成した上で、ソース−ドレイン導電膜、アモルファスシリコン層８５、微結晶シリコン層８１を一括してエッチングすることも可能である。
【００７６】
また、上述した実施形態では、トランジスタ基板の発光画素はＲＧＢの各色を有する構成を例に挙げて説明したが、これに限られず単色の発光画素から構成されてもよい。この場合、隔壁４８を省略してもよい。
【００７７】
上述した実施形態では、有機ＥＬ素子の駆動に用いる構成を例に挙げて説明したが、液晶表示装置等に用いてもよい。
【００７８】
また、上述した各実施形態では、有機ＥＬ素子を発光させる点灯回路は２つのトランジスタを備える例を挙げて説明したが、これに限らず、３つ以上のトランジスタを備えるものであってもよい。
【００７９】
また、上述した各実施形態では、基板上にゲート電極、ゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成する例を挙げて説明したが、これに限らず、ゲート絶縁膜、ゲート電極が半導体層上部に形成されているものであってもよい。
【符号の説明】
【００８０】
１０・・・トランジスタ基板、１１・・・基板、３０・・・発光画素（有機ＥＬ素子）、３１・・・発光画素基板（画素基板）、４１・・・絶縁膜、４２・・・画素電極、４３・・・正孔注入層、４４・・・インターレイヤ、４５・・・発光層、４６・・・対向電極（カソード電極）、４７・・・層間絶縁膜、４８・・・隔壁、１００・・・薄膜トランジスタ（ＴＦＴ）、１１２・・・ゲート電極、１１３・・・ゲート絶縁膜、１１４・・・半導体層、１１５・・・ストッパ膜、１１６・・・ドレイン領域、１１７・・・ソース領域、１１８・・・ドレイン電極、１１９・・・ソース電極、１２０・・・高抵抗領域、Ｌａ・・・アノードライン、Ｌｓ・・・走査ライン、Ｌｄ・・・データライン、Ｔｒ１１・・・選択トランジスタ、Ｔｒ１２・・・発光駆動トランジスタ
【技術分野】
【０００１】
本発明は、トランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法に関する。本発明は特に、微結晶シリコンを用いた薄膜トランジスタ（Thin Film Transistor，以下、ＴＦＴ）を備えるトランジスタ基板及びトランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示パネル、有機ＥＬ（electroluminescence）素子を用いた表示パネル等の駆動素子として、薄膜トランジスタ（Thin Film Transistor）が用いられている。また、従来、ＴＦＴのチャネル領域として機能する半導体層として、一般に非晶質シリコン（ａ−Ｓｉ）が用いられている。
【０００３】
しかし、ａ−Ｓｉはオン電流が比較的低いため、オン電流を向上させることを目的として、例えば特許文献１に開示されているように、微結晶シリコン（以下、μｃ−Ｓｉ）を用いる試みがなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２２８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＴＦＴのチャネル領域を単純に微結晶シリコンに置き換えただけでは、オフ領域（Ｖgsが負電圧の領域）のリーク電流が増大する欠点がある。これは、微結晶シリコン中に多くの欠陥が存在しており、電界が集中する（電圧勾配が急峻な）ドレイン端の空乏層部で図１２に示すように欠陥を核に電子正孔対（図１２に示すｈ，ｅ）が発生するためである。
【０００６】
また、特許文献１では、微結晶シリコンを有するＴＦＴのリーク電流を低減させるため、微結晶シリコンとアモルファスシリコンとの積層構造とする構成が開示されている。しかし、リーク電流を十分低下させるためにはアモルファスシリコンを厚く形成する必要があり、結果として生産性が低下する、ゲート電圧を大きく負に振った際のリーク電流は低減するものの電流の最小値が増加する、という問題がある。
【０００７】
また、このようにリーク電流が大きい微結晶シリコンＴＦＴ を、液晶表示装置のスイッチング素子として、また、有機ＥＬを用いたディスプレイのスイッチング素子として用いると画質低下の要因となるという問題がある。
【０００８】
このため、微結晶シリコンをチャネル領域に用いたＴＦＴのリーク電流を抑制することが求められている。
【０００９】
本発明は、上述した実情を鑑みてなされたものであり、微結晶シリコンをチャネル領域として用い、良好にリーク電流を抑制することが可能なトランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点に係るトランジスタを有するトランジスタ基板は、
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層と対向して設けられたドレイン電極と、
前記半導体層と対向して設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極と、の間に、それぞれ前記半導体層と接触するように設けられたドレイン領域及びソース領域と、を備え、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方は、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されていることを特徴とする。
【００１１】
前記半導体層は、微結晶シリコンから形成された層と、該層上に設けられアモルファスシリコンから形成された層と、を備えてもよい。
【００１２】
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所が前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第１のトランジスタと、前記ドレイン領域と前記半導体層が接触する箇所のみが前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第２のトランジスタと、前記第２のトランジスタのソース電極が接続された第１電極と前記第１電極と対向して設けられる第２電極との間に発光層を備えた発光画素と、を有してもよい。
【００１３】
上記目的を達成するため、本発明の第２の観点に係るトランジスタを有するトランジスタ基板の製造方法は、
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層上に設けられたドレイン電極と、
前記半導体層上に設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極との間に、それぞれ設けられたドレイン領域及びソース領域と、を備えたトランジスタを有するトランジスタ基板の製造方法であって、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方を、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成することを特徴とする。
【００１４】
前記半導体層上に絶縁膜を形成する絶縁膜形成工程を備え、
前記絶縁膜形成工程は、
絶縁材料から形成された膜を形成する工程と、
前記膜上にレジストを塗布し、前記絶縁膜に対応するレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをベークするベーク工程と、
前記レジストパターンを介してエッチングを施す工程と、を備え、
前記レジストパターン形成工程では、前記ゲート電極をマスクとして、前記基板の他方の面側から前記レジストを露光し、
前記ベーク工程において前記レジストパターンが前記ゲート電極と比較し、周方向に外側に延伸するようにベークすることによって、前記絶縁膜の前記チャネル長方向の長さを前記ゲート電極の前記チャネル長方向の長さより長くなるように前記絶縁膜を形成してもよい。
【００１５】
前記レジストパターン形成工程では、前記基板の他方の面側から斜め方向に前記レジストを露光してもよい。
【００１６】
前記微結晶シリコンは、アモルファスシリコンを成膜した後、レーザーを照射することにより形成してもよい。
【発明の効果】
【００１７】
本発明では、微結晶シリコンを用いた半導体層上に形成され、半導体層を介してゲート電極と対向するストッパ膜をゲート電極と比較してチャネル長方向に外側に延伸するように形成することにより、良好にリーク電流を抑制することが可能なトランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態に係る薄膜トランジスタの断面図である。
【図２】本実施形態の薄膜トランジスタのドレイン領域近傍の準位を模式的に示す図である。
【図３】薄膜トランジスタの変形例を示す図である。
【図４】薄膜トランジスタの変形例を示す図である。
【図５】トランジスタ基板の構成例を示す図である。
【図６】画素の駆動回路の等価回路図である。
【図７】有機ＥＬ素子の構成例を示す平面図である。
【図８】図７に示すVIII−VIII線断面図である。
【図９Ａ】トランジスタ基板の製造方法を説明する図である。
【図９Ｂ】トランジスタ基板の製造方法を説明する図である。
【図９Ｃ】トランジスタ基板の製造方法を説明する図である。
【図９Ｄ】トランジスタ基板の製造方法を説明する図である。
【図９Ｅ】トランジスタ基板の製造方法を説明する図である。
【図９Ｆ】トランジスタ基板の製造方法を説明する図である。
【図９Ｇ】トランジスタ基板の製造方法を説明する図である。
【図９Ｈ】トランジスタ基板の製造方法を説明する図である。
【図１０Ａ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｂ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｃ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｄ】トランジスタ基板の製造方法の変形例を示す図である。
【図１０Ｅ】トランジスタ基板の製造方法の変形例を示す図である。
【図１１Ａ】トランジスタ基板の製造方法の変形例を示す図である。
【図１１Ｂ】トランジスタ基板の製造方法の変形例を示す図である。
【図１１Ｃ】トランジスタ基板の製造方法の変形例を示す図である。
【図１２】従来の薄膜トランジスタのソース領域近傍の準位を模式的に示す図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態に係るトランジスタを備えるトランジスタ基板及びトランジスタ基板の製造方法について、図を用いて説明する。本実施形態では、薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）をボトムエミッション型の有機ＥＬ（electroluminescence）素子を駆動するための素子として利用する構成を例に挙げて説明する。
【００２０】
なお、本実施形態中で、微結晶シリコン（μｃ−Ｓｉ）とは、結晶粒径が、概ね５０〜１００ｎｍの結晶性シリコンである。
【００２１】
本実施形態に係る薄膜トランジスタ１００の断面図を図１に示す。薄膜トランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャネル領域）１１４と、ストッパ膜１１５と、ドレイン領域１１６、ソース領域１１７と、ドレイン電極１１８と、ソース電極１１９と、を備える。
【００２２】
基板１１は、絶縁性を備える材料から形成され、例えばガラス基板等が用いられる。
【００２３】
ゲート電極１１２は、導電性を有する材料、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等から形成され、基板１１上に形成される。
【００２４】
ゲート絶縁膜１１３は、絶縁性を有する材料、例えばＳｉＮから形成され、基板１１及びゲート電極１１２を覆うように形成される。
【００２５】
半導体層１１４は、微結晶シリコンから形成される。半導体層１１４は、ゲート絶縁膜１１３上に形成され、半導体層１１４上にはストッパ膜１１５とソース領域１１７とドレイン領域１１６とが形成される。本実施形態では、ストッパ膜１１５のドレイン領域１１６及び／又はソース領域１１７側の端、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成する。これにより、半導体層１１４はストッパ膜１１５に覆われているが、ゲート電極１１２とは対向しない領域を有する。尚、チャネル長とは、ドレイン領域１１６と半導体層１１４の接する部分からソース領域１１７と半導体層１１４の接する部分までの最短距離である。
【００２６】
また、半導体層１１４は、微結晶シリコンから形成された１つの層だけでなく、図３に示すように、微結晶シリコン層１１４ａと、アモルファスシリコン（ａ−Ｓｉ、好ましくは水素化アモルファスシリコンａ−Ｓｉ：Ｈ）層１１４ｂとの２層を重ねてもよい。アモルファスシリコン層１１４ｂの厚みは、微結晶シリコン層１１４ａ表面の凹凸を緩和し、良好な接合面を得るため、１０〜５０ｎｍ程度の厚みとすることが好ましい。このように形成しても、従来の微結晶シリコン層とアモルファスシリコン層との積層構造のように、アモルファスシリコン層を厚く形成する必要がなく、生産性に与える影響は小さい。また、アモルファスシリコン層が厚くなりすぎないため、薄膜トランジスタ１００の電流の最小値が増加するという問題も生じない。
【００２７】
ストッパ膜１１５は、半導体層１１４の上面に形成される。ストッパ膜１１５は、絶縁性を有する材料から形成され、例えばＳｉＮから形成される。本実施形態では、ストッパ膜１１５は、半導体層１１４を介してゲート電極１１２と対向するように設けられ、ゲート電極１１２と比較して幅が広く、電流の流れる方向に沿って（図１の左右方向）、ゲート電極端よりも外側に位置するように形成されている。換言すれば、ストッパ膜１１５のドレイン領域１１６及びソース領域１１７側の端は、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成されている。このため、半導体層１１４のドレイン領域とソース領域との間のチャネル領域中には、ストッパ膜１１５に覆われているが、ゲート電極１１２と対向しない領域が形成される。この領域は、ゲート電圧が印加された際もチャネルが形成されず、図１に点線で示す高抵抗な領域（高抵抗領域１２０）として機能する。チャネル領域とドレイン領域及び／又はソース領域との間に、この高抵抗領域１２０を配することで、図２に模式的に示すように、チャネル領域と、ドレイン領域及び／又はソース領域との間で急激な電位の変化を抑制することができる。欠陥を核に発生する電子正孔対の発生確率は電界に対して指数関数的に変化するため、例えば図１２に示す従来の薄膜トランジスタのような電位の急激な変化がある場合、欠陥を核に電子正孔対が発生する確率が高いが、本実施形態の構成では、図２に示すように電位の変化が緩和されることにより、電子正孔対の発生確率を低下させることができる。これにより、薄膜トランジスタ１００内のリーク電流を低減させることが可能となる。
【００２８】
なお、図１に示すように本実施形態ではストッパ膜１１５の端がドレイン領域１１６及びソース領域１１７の方向に外側に延伸するように形成する構成を例に挙げているが、詳細に後述するように、ＴＦＴの電流の流れる方向が一方である場合は、図４に示すように、ストッパ膜１１５のドレイン領域１１６側の端のみが、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成されてもよい。
【００２９】
ドレイン領域１１６は、例えばドープされたアモルファスシリコンから形成される。ドレイン領域１１６は、半導体層１１４とドレイン電極１１８との間に設けられる。
【００３０】
ソース領域１１７は、例えばドープされたアモルファスシリコンから形成される。ソース領域１１７は、半導体層１１４とソース電極１１９との間に設けられる。
【００３１】
なお、図１に示す薄膜トランジスタ１００は、半導体層１１４上に、ストッパ膜１１５を形成した上で、ソース領域、ドレイン領域となるアモルファスシリコン層、ソース電極、ドレイン電極となる金属膜を形成し、エッチングを施すため、ソース電極１１９、ソース領域１１７及び半導体層１１４と、ドレイン電極１１８、ドレイン領域１１６及び半導体層１１４と、の外形がほぼ同じ形状に形成される。しかし、これに限られず、半導体層１１４上にストッパ膜を形成した上で、アモルファスシリコン層を形成し、エッチングを施し、ソース領域及びドレイン領域を形成した上で、金属膜を形成し、ソース電極、ドレイン電極の形状にエッチングを施してもよい。
【００３２】
また、ゲート電極１１２の端とドレイン領域１１６又はソース領域１１７の端との距離は、リーク電流を低減させるという点からは離れていた方が良いが、あまり離れすぎるとオン電流が低下するので、０．２〜２μｍ程度が適切である。
【００３３】
ドレイン電極１１８は、ドレイン領域１１６上に形成され、例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。
【００３４】
ソース電極１１９は、ソース領域１１７上に形成され、例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。
【００３５】
本実施形態の薄膜トランジスタは、微結晶シリコンからなる半導体層上に設けられたストッパ膜の一方もしくは両方の端が、ゲート電極端よりもチャネル長方向に外側に位置する。これにより、ソース端又はドレイン端での電界集中を緩和することができ、リーク電流を低減させることができる。
【００３６】
次に、本実施形態の薄膜トランジスタ１００が用いられるトランジスタ基板１０について説明する。
【００３７】
トランジスタ基板１０は、発光画素基板（画素基板）３１と、発光画素基板３１上にマトリクス状に配置された発光画素（有機ＥＬ素子）３０と、発光画素３０を封止する封止基板と、を備える。トランジスタ基板１０では、画素基板３１上に、図５に示すように、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に発する３つの発光画素３０を一組として、この組が行方向に繰り返し複数個、例えばｍ個配列されるとともに、列方向に同一色の画素が複数個、例えばｎ個配列されている。このようにＲＧＢの各色を発する画素がマトリクス状に、ｍ×ｎ個配列される。なお、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの発光画素３０はデルタ配列であってもよい。また、発光画素３０は単色であってもよい。
【００３８】
発光画素回路ＤＳは、図６に示すように、選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２、キャパシタＣｓ、有機ＥＬ素子３０と、を備える。選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２は、上述した本実施形態のＴＦＴである。特に、本実施形態では選択トランジスタＴｒ１１は電流の流れる方向が定まらないため、図１に示すようにストッパ膜１１５のドレイン領域１１６及びソース領域１１７側の端は、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成される。これに対し、発光駆動トランジスタＴｒ１２については、電流の流れる方向が一定であるため、図４に示すように、ストッパ膜１１５のドレイン領域１１６側の端のみが、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成される。
【００３９】
発光画素基板３１上には、行方向に配列された複数の発光画素回路ＤＳに接続されたアノードラインＬａと、行方向に配列された複数の発光画素回路ＤＳにそれぞれ接続された複数のデータラインＬｄと、行方向に配列された複数の発光画素回路ＤＳのトランジスタＴｒ１１を選択する走査ラインＬｓと、が形成されている。
【００４０】
図６に示すように選択トランジスタＴｒ１１は、ゲート端子が走査ラインＬｓに、ドレイン端子がデータラインＬｄに、ソース端子が接点Ｎ１１にそれぞれ接続される。また、発光駆動トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続されており、ドレイン端子がアノードラインＬａに、ソース端子が接点Ｎ１２にそれぞれ接続されている。キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート端子及びソース端子に接続されている。なお、キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート−ソース間に付加的に設けられた補助容量、もしくは発光駆動トランジスタＴｒ１２のゲート−ソース間の寄生容量と補助容量からなる容量成分である。また、有機ＥＬ素子３０は、アノード端子（画素電極４２）が接点Ｎ１２に接続され、カソード端子（対向電極４６）に基準電圧Ｖｓｓが印加されている。
【００４１】
走査ラインＬｓは、発光画素基板の周縁部に配置された走査ドライバ（図示せず）に接続されており、所定タイミングで行方向に配列された複数の発光画素３０を選択状態に設定するための選択電圧信号（走査信号）が印加される。また、データラインＬｄは、発光画素基板の周縁部に配置されたデータドライバ（図示せず）に接続され、上記発光画素３０の選択状態に同期するタイミングで発光データに応じたデータ電圧（階調信号）が印加される。行方向に配列された複数の発光駆動トランジスタＴｒ１２が、当該発光駆動トランジスタＴｒ１２に接続された有機ＥＬ素子３０の画素電極（例えばアノード電極）に発光データに応じた発光駆動電流を流す状態に設定するように、アノードラインＬａ（供給電圧ライン）は、所定の高電位電源に直接又は間接的に接続されている。つまり、アノードラインＬａは、有機ＥＬ素子３０の対向電極４６に印加される基準電圧Ｖｓｓより十分電位の高い所定の高電位（供給電圧Ｖｄｄ）が印加される。また、対向電極４６は、例えば、所定の低電位電源に直接又は間接的に接続され、発光画素基板３１上にアレイ状に配列された全ての発光画素（有機ＥＬ素子）３０に対して単一の電極層により形成されており、所定の低電圧（基準電圧Ｖｓｓ、例えば接地電位ＧＮＤ）が共通に印加されるように設定されている。
【００４２】
また、アノードラインＬａと走査ラインＬｓとは、各トランジスタＴｒ１１、Ｔｒ１２のソース電極、ドレイン電極とを形成するソース−ドレイン導電層を用いてこれらソース電極、ドレイン電極とともに形成される。データラインＬｄは、各トランジスタＴｒ１１、Ｔｒ１２のゲート電極となるゲート導電層を用いてゲート電極とともに形成される。データラインＬｄとドレイン電極Ｔｒ１１ｄとの間の絶縁膜４１には、図７に示すように、コンタクトホール６１が形成され、データラインＬｄとドレイン電極Ｔｒ１１ｄとはコンタクトホール６１を介して導通している。走査ラインＬｓとゲート電極Ｔｒ１１ｇの両端との間の絶縁膜４１には、それぞれコンタクトホール６２、６３が形成され、走査ラインＬｓとゲート電極Ｔｒ１１ｇとはコンタクトホール６２、６３を介して導通している。ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとの間の絶縁膜４１には、コンタクトホール６４が形成され、ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとはコンタクトホール６４を介して導通している。なお、絶縁膜４１は、絶縁性材料、例えばシリコン酸化膜、シリコン窒化膜等から形成され、データラインＬｄ、ゲート電極Ｔｒ１１ｇ及びゲート電極Ｔｒ１２ｇを覆うように発光画素基板３１上に形成される。
【００４３】
次に、有機ＥＬ素子３０は、図８に示すように、画素電極４２と、正孔注入層４３と、インターレイヤ４４と、発光層４５と、対向電極４６と、を備える。正孔注入層４３と、インターレイヤ４４と、発光層４５とが、電子や正孔がキャリアとなって輸送されるキャリア輸送層となる。キャリア輸送層は、列方向に配列された層間絶縁膜４７、隔壁４８の間に配置されている。
【００４４】
各発光画素の発光画素基板３１上には、ゲート導電層をパターニングしてなる選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇが形成されている。各発光画素に隣接した発光画素基板３１上には、ゲート導電層をパターニングしてなり、列方向に沿って延びるデータラインＬｄが形成されている。
【００４５】
画素電極（アノード電極）４２は、透光性を備える導電材料、例えばＩＴＯ（Indium Tin Oxide）、ＺｎＯ等から構成される。各画素電極４２は隣接する他の発光画素３０の画素電極４２と層間絶縁膜４７によって絶縁されている。
【００４６】
層間絶縁膜４７は、絶縁性材料、例えばシリコン窒化膜から形成され、画素電極４２間に形成され、トランジスタＴｒ１１、Ｔｒ１２や走査ラインＬｓ、アノードラインＬａを絶縁保護する。層間絶縁膜４７には略方形の開口部４７ａが形成されており、この開口部４７ａによって発光画素３０の発光領域が画される。更に層間絶縁膜４７上の隔壁４８には列方向（図７の上下方向）に延びる溝状の開口部４８ａが複数の発光画素３０にわたって形成されている。
【００４７】
隔壁４８は、絶縁材料、例えばポリイミド等の感光性樹脂を硬化してなり、層間絶縁膜４７上に形成される。隔壁４８は、図７に示すように列方向に沿った複数の発光画素の画素電極４２をまとめて開口するようにストライプ状に形成されている。なお、隔壁４８の平面形状は、これに限られず各画素電極４２毎に開口部をもった格子状であってもよい。
【００４８】
正孔注入層４３は、画素電極４２上に形成され、発光層４５に正孔を供給する機能を有する。正孔注入層４３は正孔（ホール）注入・輸送が可能な有機高分子系の材料から構成される。また、有機高分子系のホール注入・輸送材料を含む有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とドーパントであるポリスチレンスルホン酸（ＰＳＳ）を水系溶媒に分散させた分散液であるＰＥＤＯＴ／ＰＳＳ水溶液を用いる。
【００４９】
インターレイヤ４４は正孔注入層４３上に形成される。インターレイヤ４４は、正孔注入層４３の正孔注入性を抑制して発光層４５内において電子と正孔とを再結合させやすくする機能を有し、発光層４５の発光効率を高めるために設けられている。
【００５０】
発光層４５は、インターレイヤ４４上に形成されている。発光層４５は、アノード電極４２とカソード電極４６との間に電圧を印加することにより光を発生する機能を有する。発光層４５は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む発光材料から構成される。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解（又は分散）した溶液（分散液）をノズルコート法やインクジェット法等により塗布し、溶媒を揮発させることによって形成する。
【００５１】
また、対向電極（カソード電極）４６は、ボトムエミッション型の場合、発光層４５側に設けられ、導電材料、例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる電子注入性の下層と、Ａｌ等の光反射性導電金属からなる上層を有する積層構造である。なお、有機ＥＬ素子３０がトップエミッション型の場合、対向電極４６は、発光層４５側に設けられ、１０ｎｍ程度の膜厚の極薄い例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる光透過性低仕事関数層と、１００ｎｍ〜２００ｎｍ程度の膜厚のＩＴＯ等の光反射性導電層を有する透明積層構造である。本実施形態では、対向電極４６は複数の発光画素３０に跨って形成される単一の電極層から構成され、例えば接地電位である共通電圧Ｖｓｓが印加されている。
【００５２】
次に、本実施形態の薄膜トランジスタ１００と、この薄膜トランジスタを用いたトランジスタ基板１０の製造方法を図９Ａ〜図９Ｈを用いて説明する。ここでは、選択トランジスタＴｒ１１は発光駆動トランジスタＴｒ１２と同一工程によって形成されるので、選択トランジスタＴｒ１１の形成の説明を一部省略する。
【００５３】
まず、ガラス基板等からなる発光画素基板３１（図１に示す基板１１に相当）を用意する。次に、この発光画素基板３１上に、スパッタ法、真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるゲート導電膜を形成し、これを図９Ａに示すように発光駆動トランジスタＴｒ１２のゲート電極１１２（Ｔｒ１２ｇ）の形状にパターニングする。この際、図示はしていないが、選択トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇ、及びデータラインＬｄも形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法等によりゲート電極Ｔｒ１２ｇ及びデータラインＬｄ上に絶縁膜４１を形成する。
【００５４】
次に、絶縁膜４１（図１に示すゲート絶縁膜１１３に相当）上に、ＣＶＤ法等により微結晶シリコン層８１を形成する。この際、微結晶シリコン層は、成膜時に多結晶化する、いわゆるａｓ ｄｅｐｏ μｃ−Ｓｉでも良いし、アモルファスシリコンを成膜した後にアニール処理を施して多結晶化させ、形成してもよい。なお、図３に示すように微結晶シリコン層１１４ａとアモルファスシリコン層１１４ｂとの２層構造とする場合は、界面に不要な準位を形成しないよう、微結晶シリコンは、ａｓ ｄｅｐｏ μｃ−Ｓｉとし、アモルファスシリコンは、微結晶シリコンと同一の装置を用いて連続成膜することが好ましい。
【００５５】
次に、微結晶シリコン層８１上に、ＣＶＤ法等により、図９Ｂに示すように窒化シリコン層８２を形成する。続いて、窒化シリコン層８２上に、レジスト８３を成膜した上で、ストッパ膜の形状に対応するパターン８４ａを有するマスク８４を介して、レジスト８３を露光し、レジスト８３を現像すると、図９Ｃに示すようにストッパ膜の形状に対応するレジスト８３ａが残存する。このレジスト８３ａを介し、ドライエッチングまたはウェットエッチングで窒化シリコン層８２を加工した後、レジストを剥離することで、図９Ｄに示すように、ストッパ膜１１５が形成される。
【００５６】
ついで、図９Ｅに示すように、ｎ型不純物が含まれたアモルファスシリコン層８５を堆積後、フォトリソグラフィ等によって下層の微結晶シリコン層８１とともにアモルファスシリコン層８５をエッチングしてドレイン領域、ソース領域、及び半導体層を形成する。
【００５７】
なお、ここまでの工程は、従来の製造方法と比べてストッパ膜１１５のフォトマスクのパターンを変更しただけであり、マスクの枚数は増えないので、生産性には影響を与えない。
【００５８】
次に、スパッタ法、真空蒸着法等により絶縁膜４１上に、ＩＴＯ等の透明導電膜、或いは光反射性導電膜及びＩＴＯ等の透明導電膜を被膜後、フォトリソグラフィによってパターニングして画素電極４２を形成する。
【００５９】
続いて、絶縁膜４１に貫通孔であるコンタクトホール６１〜６４を形成してから、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるソース−ドレイン導電膜をスパッタ法、真空蒸着法等により被膜して、フォトリソグラフィによってパターニングして図９Ｆに示すようにドレイン電極Ｔｒ１２ｄ及びソース電極Ｔｒ１２ｓを形成する。これと同時に、アノードラインＬａを形成する。このとき、発光駆動トランジスタＴｒ１２のソース電極Ｔｒ１２ｓはそれぞれ画素電極４２の一部と重なるように形成される。
【００６０】
続いて、図９Ｇに示すように発光駆動トランジスタＴｒ１２等を覆うようにシリコン窒化膜からなる層間絶縁膜４７をＣＶＤ法等により形成後、フォトリソグラフィにより、開口部４７ａを形成する。次に、感光性ポリイミドを層間絶縁膜４７を覆うように塗布し、隔壁４８の形状に対応するマスクを介して露光、現像することによってパターニングし、図９Ｇに示すように開口部４８ａを有する隔壁４８を形成する。
【００６１】
続いて、正孔注入材料を含む有機化合物含有液を、連続して流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置によって開口部４７ａで囲まれた画素電極４２上に選択的に塗布する。続いて、発光画素基板３１を大気雰囲気下で加熱し有機化合物含有液の溶媒を揮発させて、正孔注入層４３を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６２】
続いて、ノズルプリンティング装置またはインクジェット装置を用いてインターレイヤ４４となる材料を含有する有機化合物含有液を正孔注入層４３上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ４４を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６３】
次に、発光ポリマー材料（Ｒ，Ｇ，Ｂ）を含有する有機化合物含有液を、同様にノズルプリンティング装置またはインクジェット装置により塗布して窒素雰囲気中で加熱して残留溶媒の除去を行い、発光層４５を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。
【００６４】
続いて、図９Ｈに示すように、発光層４５まで形成した発光画素基板３１に真空蒸着やスパッタリングで、Ｌｉ，Ｍｇ，Ｃａ，Ｂａ等の仕事関数の低い材料からなる層と、Ａｌ等の光反射性導電層からなる２層構造の対向電極４６を形成する。
【００６５】
次に、複数の発光画素３０が形成された発光領域の外側において、発光画素基板３１上に紫外線硬化樹脂、又は熱硬化樹脂からなる封止樹脂を塗布し、図示しない封止基板と発光画素基板３１と貼り合わせる。次に紫外線もしくは熱によって封止樹脂を硬化させて、発光画素基板３１と封止基板とを接合する。
以上から、トランジスタ基板１０が製造される。
【００６６】
このように本実施形態の薄膜トランジスタの製造方法では、微結晶シリコンからなる半導体層１１４上に設けられるストッパ膜１１５のドレイン領域１１６及び／又はソース領域１１７側の端を、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成することにより、ドレイン領域１１６の端及び／又はソース領域１１７の端での電界集中を緩和することができ、リーク電流を低減させることができる。
【００６７】
なお、上述した実施形態では、ストッパ膜１１５を形成する際、ストッパ膜上にレジストを塗布し、基板１１上面からマスクを介して露光・現像することにより、ストッパ膜１１５に対応する形状にレジストを形成する構成を例に挙げて説明したが、これに限られず、レジスト８３の露光にマスク８４を用いなくともよい。
【００６８】
例えば、図１０Ａに示すようにゲート電極１１２を形成した上で、上述した実施形態と同様にＣＶＤ法等により、図１０Ｂに示すように、微結晶シリコン層８１、窒化シリコン層８２を形成する。次に、窒化シリコン層８２上にレジスト８３を塗布する。
【００６９】
続いて、図１０Ｂに示すように、基板１１の下面から紫外線光を照射し、レジスト８３の露光を行う。この場合、ゲート電極１１２は透光性を有しないため、ゲート電極１１２に対応する領域には光が当たらない。従って、ゲート電極１１２の形状に対し、自己整合的にレジスト８３が露光される。なお、レジスト８３としては、光があたらない領域のみが残存することが必要であるため、ポジ型のレジストを用いる。次に、現像を行うと、図１０Ｃに示すようにゲート電極１１２の形に対応するレジスト８３ａが残存する。
【００７０】
次に、レジスト８３ａをポストベークする際、レジスト８３ａが所定程度溶解するよう、温度、時間等を調整する。ポストベークは、例えば１６０℃で２０分程度行う。このポストベークによりレジストの粘度が低下し、図１０Ｄに示すように周囲に拡がる。レジスト８３ａは、例えば２μｍ程度、周囲に拡がる。
【００７１】
この周囲に拡がったレジスト８３ａを利用し、窒化シリコン層８２をエッチングすることにより、図１０Ｅに示すように、左右に殆ど位置ずれが生じること無くゲート電極１１２よりも幅広のストッパ膜１１５を得ることができる。なお、これ以降の工程は、上述した実施形態と同様である。
【００７２】
上述した実施形態の製造方法では、フォトリソグラフィの精度が充分でないと、ゲート電極１１２とストッパ膜１１５との位置関係にずれが生じる。ゲート電極１１２とストッパ膜１１５との位置関係はＴＦＴ特性に影響を与える。これに対し、図１０Ａ〜図１０Ｅに示す方法では、ゲート電極１１２がマスクとして機能するため、より精度よくゲート電極１１２の形状に対応するレジスト８３ａを形成することが可能となる。特に、本実施形態のようにゲート電極１１２の位置、幅を元に、ストッパ膜１１５を幅広く形成することが肝心である本願発明では、位置合わせが容易となるこの方法は有益である。また、ベーク処理は多数の基板を同時に処理することが可能なので生産性への影響は少ない。
【００７３】
また、図４に示すように、ドレイン端のみをチャネル長方向に、ゲート電極端よりも外側に位置させる構成の場合は、図１１Ａに示すように斜め方向から紫外線光を照射するとよい。この場合、図１１Ｂに示すように、ゲート電極１１２から所定の距離だけずれた位置にレジスト８３ａが形成される。次に、図１１Ｃに示すように、ベーク処理を行い、レジスト８３ａの粘度を低下させ、周囲に拡がるようにする。この際、紫外線光を照射する角度、レジスト８３ａをベーク処理する時間、温度等は、ストッパ膜１１５を形成する位置等から設定する。
【００７４】
本発明は、上述した実施形態に限られず、様々な変形、及び応用が可能である。
【００７５】
例えば、上述した実施形態では、ソース電極Ｔｒ１２ｓを画素電極４２の一部を覆うように形成するため、一旦、半導体層１１４、ドレイン領域１１６、ソース領域１１７を形成した上で、ソース−ドレイン導電膜を形成し、ドレイン電極１１８、ソース電極１１９を形成する構成を例に挙げて説明したが、これに限られない。例えば、図９Ｅに示す工程で、アモルファスシリコン層８５上にソース−ドレイン導電膜を形成した上で、ソース−ドレイン導電膜、アモルファスシリコン層８５、微結晶シリコン層８１を一括してエッチングすることも可能である。
【００７６】
また、上述した実施形態では、トランジスタ基板の発光画素はＲＧＢの各色を有する構成を例に挙げて説明したが、これに限られず単色の発光画素から構成されてもよい。この場合、隔壁４８を省略してもよい。
【００７７】
上述した実施形態では、有機ＥＬ素子の駆動に用いる構成を例に挙げて説明したが、液晶表示装置等に用いてもよい。
【００７８】
また、上述した各実施形態では、有機ＥＬ素子を発光させる点灯回路は２つのトランジスタを備える例を挙げて説明したが、これに限らず、３つ以上のトランジスタを備えるものであってもよい。
【００７９】
また、上述した各実施形態では、基板上にゲート電極、ゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成する例を挙げて説明したが、これに限らず、ゲート絶縁膜、ゲート電極が半導体層上部に形成されているものであってもよい。
【符号の説明】
【００８０】
１０・・・トランジスタ基板、１１・・・基板、３０・・・発光画素（有機ＥＬ素子）、３１・・・発光画素基板（画素基板）、４１・・・絶縁膜、４２・・・画素電極、４３・・・正孔注入層、４４・・・インターレイヤ、４５・・・発光層、４６・・・対向電極（カソード電極）、４７・・・層間絶縁膜、４８・・・隔壁、１００・・・薄膜トランジスタ（ＴＦＴ）、１１２・・・ゲート電極、１１３・・・ゲート絶縁膜、１１４・・・半導体層、１１５・・・ストッパ膜、１１６・・・ドレイン領域、１１７・・・ソース領域、１１８・・・ドレイン電極、１１９・・・ソース電極、１２０・・・高抵抗領域、Ｌａ・・・アノードライン、Ｌｓ・・・走査ライン、Ｌｄ・・・データライン、Ｔｒ１１・・・選択トランジスタ、Ｔｒ１２・・・発光駆動トランジスタ
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層と対向して設けられたドレイン電極と、
前記半導体層と対向して設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極と、の間に、それぞれ前記半導体層と接触するように設けられたドレイン領域及びソース領域と、を備え、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方は、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されていることを特徴とするトランジスタを有するトランジスタ基板。
【請求項２】
前記半導体層は、微結晶シリコンから形成された層と、該層上に設けられアモルファスシリコンから形成された層と、を備えることを特徴とする請求項１に記載のトランジスタを有するトランジスタ基板。
【請求項３】
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所が前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第１のトランジスタと、前記ドレイン領域と前記半導体層が接触する箇所のみが前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第２のトランジスタと、前記第２のトランジスタのソース電極が接続された第１電極と前記第１電極と対向して設けられる第２電極との間に発光層を備えた発光画素と、を有することを特徴とする請求項１又は２に記載のトランジスタを有するトランジスタ基板。
【請求項４】
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層上に設けられたドレイン電極と、
前記半導体層上に設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極との間に、それぞれ設けられたドレイン領域及びソース領域と、を備えたトランジスタを有するトランジスタ基板の製造方法であって、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方を、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成することを特徴とするトランジスタを有するトランジスタ基板の製造方法。
【請求項５】
前記半導体層上に絶縁膜を形成する絶縁膜形成工程を備え、
前記絶縁膜形成工程は、
絶縁材料から形成された膜を形成する工程と、
前記膜上にレジストを塗布し、前記絶縁膜に対応するレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをベークするベーク工程と、
前記レジストパターンを介してエッチングを施す工程と、を備え、
前記レジストパターン形成工程では、前記ゲート電極をマスクとして、前記基板の他方の面側から前記レジストを露光し、
前記ベーク工程において前記レジストパターンが前記ゲート電極と比較し、周方向に外側に延伸するようにベークすることによって、前記絶縁膜の前記チャネル長方向の長さを前記ゲート電極の前記チャネル長方向の長さより長くなるように前記絶縁膜を形成することを特徴とする請求項４に記載のトランジスタを有するトランジスタ基板の製造方法。
【請求項６】
前記レジストパターン形成工程では、前記基板の他方の面側から斜め方向に前記レジストを露光することを特徴とする請求項５に記載のトランジスタを有するトランジスタ基板の製造方法。
【請求項７】
前記微結晶シリコンは、アモルファスシリコンを成膜した後、レーザーを照射することにより形成することを特徴とする請求項４乃至６のいずれか１項に記載のトランジスタを有するトランジスタ基板の製造方法。
【請求項１】
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層と対向して設けられたドレイン電極と、
前記半導体層と対向して設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極と、の間に、それぞれ前記半導体層と接触するように設けられたドレイン領域及びソース領域と、を備え、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方は、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されていることを特徴とするトランジスタを有するトランジスタ基板。
【請求項２】
前記半導体層は、微結晶シリコンから形成された層と、該層上に設けられアモルファスシリコンから形成された層と、を備えることを特徴とする請求項１に記載のトランジスタを有するトランジスタ基板。
【請求項３】
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所が前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第１のトランジスタと、前記ドレイン領域と前記半導体層が接触する箇所のみが前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成されている第２のトランジスタと、前記第２のトランジスタのソース電極が接続された第１電極と前記第１電極と対向して設けられる第２電極との間に発光層を備えた発光画素と、を有することを特徴とする請求項１又は２に記載のトランジスタを有するトランジスタ基板。
【請求項４】
ゲート電極と、
前記ゲート電極と対向して設けられ、微結晶シリコンから形成された半導体層と、
前記ゲート電極と前記半導体層の間に設けられたゲート絶縁膜と、
前記半導体層上に設けられたドレイン電極と、
前記半導体層上に設けられたソース電極と、
前記半導体層と、前記ドレイン電極及び前記ソース電極との間に、それぞれ設けられたドレイン領域及びソース領域と、を備えたトランジスタを有するトランジスタ基板の製造方法であって、
前記ドレイン領域と前記半導体層が接触する箇所及び前記ソース領域と前記半導体層が接触する箇所のうち少なくとも一方を、前記ゲート電極形成領域よりもチャネル長方向に外側に位置するように形成することを特徴とするトランジスタを有するトランジスタ基板の製造方法。
【請求項５】
前記半導体層上に絶縁膜を形成する絶縁膜形成工程を備え、
前記絶縁膜形成工程は、
絶縁材料から形成された膜を形成する工程と、
前記膜上にレジストを塗布し、前記絶縁膜に対応するレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをベークするベーク工程と、
前記レジストパターンを介してエッチングを施す工程と、を備え、
前記レジストパターン形成工程では、前記ゲート電極をマスクとして、前記基板の他方の面側から前記レジストを露光し、
前記ベーク工程において前記レジストパターンが前記ゲート電極と比較し、周方向に外側に延伸するようにベークすることによって、前記絶縁膜の前記チャネル長方向の長さを前記ゲート電極の前記チャネル長方向の長さより長くなるように前記絶縁膜を形成することを特徴とする請求項４に記載のトランジスタを有するトランジスタ基板の製造方法。
【請求項６】
前記レジストパターン形成工程では、前記基板の他方の面側から斜め方向に前記レジストを露光することを特徴とする請求項５に記載のトランジスタを有するトランジスタ基板の製造方法。
【請求項７】
前記微結晶シリコンは、アモルファスシリコンを成膜した後、レーザーを照射することにより形成することを特徴とする請求項４乃至６のいずれか１項に記載のトランジスタを有するトランジスタ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２】
【公開番号】特開２０１０−２８７６２８（Ｐ２０１０−２８７６２８Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３８５１１（Ｐ２００９−１３８５１１）
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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