トレンチゲート型ＭＯＳトランジスタを有する半導体装置の製造方法
【課題】トレンチゲート形成方法において、ＳＴＩ領域のライナー窒化膜がエッチングされることなく、隣接ゲート電極が短絡することのない、トレンチゲートの形成方法を提供する。
【解決手段】ハードマスクとして、活性領域１５上のパッドシリコン酸化膜１０、シリコン膜１１及びシリコン窒化膜１２の積層構造を用い、シリコン窒化膜１２はシリコン膜１１にパターンを形成するためのハードマスクとなり、パッドシリコン酸化膜１０のエッチングに際して消失するように、また、活性領域へのトレンチ形成にはシリコン膜１１及びパッドシリコン酸化膜１０をマスクとし、シリコン膜１１は、トレンチ形成後に消失するように、各ハードマスクの厚みを最適化する。
【解決手段】ハードマスクとして、活性領域１５上のパッドシリコン酸化膜１０、シリコン膜１１及びシリコン窒化膜１２の積層構造を用い、シリコン窒化膜１２はシリコン膜１１にパターンを形成するためのハードマスクとなり、パッドシリコン酸化膜１０のエッチングに際して消失するように、また、活性領域へのトレンチ形成にはシリコン膜１１及びパッドシリコン酸化膜１０をマスクとし、シリコン膜１１は、トレンチ形成後に消失するように、各ハードマスクの厚みを最適化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ法で形成される素子分離領域に囲まれた活性領域にトレンチゲート型ＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタでは、プレーナ型トランジスタが用いられてきたが、微細化により短チャネル効果を抑制することが困難となってきた。この問題を克服するために、半導体基板にトレンチを形成して構造を３次元化し、トレンチの内表面をチャネルとして用いるトレンチゲートＭＯＳトランジスタが用いられるようになってきた。トレンチゲートでは、プレーナ型トランジスタと同じ平面サイズでも実効チャネル長を長くすることができるので、短チャネル効果を抑制することができる。
【０００３】
トレンチゲートを形成するため、まず、半導体基板の所定の領域に素子分離領域を形成し、この素子分離領域で囲まれた活性領域を形成し、該活性領域にトレンチゲートを埋め込むためのトレンチ（溝）を形成する。トレンチの形成には、マスクを介してドライエッチングなどで活性領域を所定の深さにエッチングするが、素子の微細化に伴って、レジストマスクのみでの対応が難しくなってきている。
【０００４】
そこで、ハードマスクによるトレンチゲート形成方法としては、ハードマスクによる活性領域へのトレンチエッチングの後、ハードマスクを除去してから、ドープトポリシリコンなどのゲート電極材料を埋め込みを行う方法と、ハードマスクを除去せずにゲート電極材料を埋め込み、ＣＭＰ等でハードマスクをエッチングストッパとし、自己整合的にトレンチゲートを製造する方法がある。
【０００５】
後者の自己整合的なトレンチゲートの形成方法は、ゲート電極形状へのパターニングが不要になると言う利点を有するものの、埋め込まれたトレンチゲートに少なからず外的応力が掛かり、トレンチゲートへの悪影響が懸念される。また、ハードマスクとゲート電極材料のエッチング速度差に伴って、トレンチゲート上部が窪んだ構造となりやすく、ゲート上部の平坦化が十分とは言い難い。
【０００６】
そのため、ハードマスクを形成する場合にも、ハードマスクを除去してからゲート電極材料の埋め込み及びパターニングを行う前者の方法が、ゲート電極の特性上有利である。
【０００７】
ＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタにも、素子の微細化に伴って、このようなトレンチゲートを適用することが提案されている。この場合、浅溝素子分離領域（ＳＴＩ領域：Shallow Trench Isolation）に囲まれた一つの活性領域には２つのゲート電極が隣接して形成される。
【０００８】
例えば、特許文献１（特開２００５−３２２８８０号公報）には、ハードマスクを用いる前者の方法で、ＤＲＡＭセルトランジスタを形成する場合の問題点とその解決方法が記載されている。特許文献１に依れば、シリコン酸化膜とシリコン膜からなるハードマスクを用いて、トレンチエッチングを行った後、残存するハードマスクをウエットエッチングして除去すると、素子分離膜のトップコーナーエッジでモート（moat:堀）が発生し、さらに、洗浄工程を経ることでこのモートがさらに深くなり、続いて、ゲート電極材料を成膜すると、そのモートに電極材料が残り、２つのゲート間が短絡することを問題点としてあげている。特許文献１ではその対策として、ハードマスクをシリコン窒化膜、シリコン酸化膜、ポリシリコン膜の三層構成とすることで、最終的にシリコン窒化膜ハードマスクを熱リン酸等で除去するため、モートの形成が防止できるとしている。
【０００９】
しかしながら、本発明者は、シリコン窒化膜ハードマスクを最下層に形成することで新たな問題が発生していることを見出した。
【００１０】
図１から図５を用い、上記特許文献１での問題点を説明する。ここでは、特許文献１と同様に、素子分離領域に囲まれた一つの活性領域に２つのトレンチゲートを形成する場合について説明する。なお、各図の（ａ）は平面図を、（ｂ）は平面図中のＡ−Ａ断面図を各々示している。また、説明を簡単とするため、ハードマスクとしてシリコン窒化膜ハードマスクのみの使用で説明するが、特許文献１のような積層構造としても同様の課題である。
【００１１】
まず、図１に示すように半導体基板１の所定の領域に浅溝素子分離領域（ＳＴＩ領域：Shallow Trench Isolation）２を形成し、ＳＴＩ領域２で囲まれた活性領域１５を形成する。ＳＴＩ領域２は、厚さ１０ｎｍ程度のシリコン窒化膜からなるライナー窒化膜３とＨＡＲＰ膜(High Aspect Ratio gap-fill Process)やＳＯＤ膜(Spin On Dielectric)あるいはＨＤＰ膜（High Density Plasma）等からなるシリコン酸化膜４との積層膜で構成される。これらのシリコン酸化膜４を埋め込む際に、半導体基板にストレスがかからないようにするためライナー窒化膜３は必須の構成要素となっている。したがって、活性領域１５は周囲の側面はライナー窒化膜３で覆われている構造となる。
【００１２】
次に、図２に示すように、全面にシリコン窒化膜を堆積し、リソグラフィとドライエッチングにより、活性領域１５にトレンチを形成するためのハードマスク５を形成する。
【００１３】
次に、図３に示すように、ハードマスク５を用いてシリコンをドライエッチングし、活性領域１５内にトレンチ６を形成する。
【００１４】
次に、図４に示すように、ハードマスク５を熱燐酸を用いて除去する。
【００１５】
次に、図５に示すように、全面にゲート電極材料を堆積し、リソグラフィとドライエッチングによりゲート電極２１、２２を形成する。なお、図には示していないが、ゲート電極材料を堆積する前にゲート絶縁膜が形成される。
【００１６】
上記、従来のトレンチゲート形成方法では、図３の段階でトレンチ６を形成すると、同図（ｃ）図（同図（ａ）のＢ−Ｂ断面図）に示したように、トレンチ６内の側壁６aにライナー窒化膜３が露出する。この状態で、図４に示すようにシリコン窒化膜からなるハードマスク５を熱燐酸で除去すると、ライナー窒化膜３が露出している側壁６ａを基点にしてその周囲に存在するライナー窒化膜３もエッチングされてしまう。その結果、図４（ａ）や（ｄ）（図４（ａ）のＣ−Ｃ断面図）に示したように、空隙３ａが発生する。この状態で図５に示すようにポリシリコンからなるゲート電極材料を全面に堆積した後、リソグラフィとドライエッチングによりゲート電極２１、２２を形成すると、ポリシリコンが空隙３ａにも埋め込まれてしまい、隣接するゲート電極２１と２２が短絡した状態となってしまう。隣接ゲート電極の短絡は、所望の回路の構築を阻害し、半導体装置の正常動作は期待できない。
【特許文献１】特開２００５−３２２８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記問題に鑑み、本発明の目的は、トレンチゲート形成方法において、ＳＴＩ領域のライナー窒化膜がエッチングされることなく、隣接ゲート電極が短絡することのない、トレンチゲートの形成方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため本発明の半導体装置の製造方法は、
ＳＴＩ法で形成されたライナー窒化膜を含む素子分離領域に囲まれた半導体活性領域にトレンチゲート型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記活性領域上にパッドシリコン酸化膜を形成する第１の工程、
全面にシリコン膜と該シリコン膜上にシリコン窒化膜を形成する第２の工程、
シリコン窒化膜を前記活性領域にトレンチを形成するようにパターン化した後、該パターン化されたシリコン窒化膜をマスクに、前記シリコン膜及び前記パッドシリコン酸化膜をエッチングする第３の工程、
前記シリコン窒化膜を除去した後、前記シリコン膜及びパッドシリコン酸化膜をマスクに、前記凸型活性領域の半導体基板をエッチングし、前記活性領域にトレンチを形成する第４の工程、
前記シリコン膜及びパッドシリコン酸化膜を除去し、凸型活性領域の表面及び前記トレンチ内壁にゲート絶縁膜を形成する第５の工程、
ゲート電極材料を前記トレンチ内を埋めて成膜し、ゲート電極を形成する第６の工程
とを有する。
【００１９】
本発明の半導体装置の製造方法は、前記第３の工程において、前記シリコン窒化膜をパターン化した後、前記シリコン窒化膜のパターンの側壁にサイドウォールを形成する工程をさらに有することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、前記第３の工程においてマスクとして用いたシリコン窒化膜も同時にエッチング除去し、前記第４の工程においてマスクとして用いたシリコン膜も同時にエッチング除去することを特徴とする。
【００２１】
本発明の半導体装置の製造方法は、少なくとも前記第３の工程及び第４の工程を同一装置内で連続して処理することを特徴とする。
【発明の効果】
【００２２】
第１の効果は、ハードマスクとしてポリシリコンをシリコン窒化膜の下層にするため、トレンチ形成前にシリコン窒化膜の除去が可能であり、トレンチエッチ後に露出するライナーシリコン窒化膜消失の不具合を回避することが出来る。
【００２３】
第２の効果は、ポリシリコンマスク形成のマスクにシリコン窒化膜を用いるため、シリコン窒化膜のレジストマスクによるパターン化後、再度、シリコン窒化膜を成膜し、エッチバックすることでサイドウォールの形成が可能となり、トレンチ幅の微細化が容易である。
【００２４】
第３の効果は、一連のエッチング工程において、ハードマスク部材を同時にエッチング除去できるので工程を簡略化できる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施例について図を用いて説明する。本発明の実施例として図６にトレンチゲートＭＯＳトランジスタを含む半導体装置の断面構造図を示す。図６は、図１（ａ）に示したＡ−Ａ断面に相当し、一つの活性領域に二つのトランジスタを設ける例を示している。
【００２６】
シリコンからなる半導体基板１に、ライナー窒化膜３を有するＳＴＩ領域２で囲まれた活性領域１５が形成される。活性領域１５には、二つのトレンチ６が設けられ、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９は、トレンチ６内を含む下層のポリシリコン９ａとポリシリコン上の金属層９ｂとの積層膜で構成される。ゲート電極９の両側の活性領域１５表面にはドレイン拡散層７ａおよびソース拡散層７ｂが設けられている。ソース拡散層７ｂは、二つのトランジスタに共通の拡散層として用いられる。ゲート電極は絶縁膜で覆われ、さらに層間絶縁膜１６で覆われている。層間絶縁膜１６には、各拡散層に接続されるコンタクト１７が設けられ、さらに上層配線１８に接続されている。
【００２７】
本実施例の構成では、ＳＴＩ領域を構成するライナー窒化膜が消失する部分がないため、二つのトランジスタのゲート電極は短絡することなく、各々独立制御が可能な二つのトランジスタを有する半導体装置が示されている。
【００２８】
なお、本実施例では、一つの活性領域上に二つのトランジスタが形成される場合の例を示したが、一つの活性領域上に一つのトランジスタが形成される場合にも適用できる。この場合にはゲート電極とコンタクトとの短絡を回避できる効果がある。また、言及するまでもなく一つの活性領域上に二つ以上のトランジスタが形成される場合にも適用可能である。
【００２９】
図７から図１３に示す工程断面図を用いて、本発明の半導体装置の製造方法について説明する。これらの図の断面は、図１（ａ）の平面図におけるＡ−Ａ断面図に相当する。
【００３０】
最初に、前記図１に示すように、ライナー窒化膜３及び素子分離シリコン酸化膜４を有するＳＴＩ領域２で囲まれた活性領域１５を形成する。ＳＴＩ領域２の深さは、２００〜２５０ｎｍとする。次に、図７に示すように、活性領域１５の表面に厚さ１０ｎｍのパッドシリコン酸化膜１０を熱酸化法により形成する。次に、図８に示すように、厚さ７０ｎｍのシリコン膜１１と厚さ６０ｎｍのシリコン窒化膜１２を全面に堆積する。なお、シリコン膜１１は、モノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）を原料ガスとするＣＶＤ法により形成する。この時、成膜温度を５４０℃以下とし、非晶質状態で形成することが望ましい。５５０℃以上ではポリシリコン膜（多結晶シリコン膜）で形成されてしまい、結晶粒界を有するためドライエッチングの異方性を阻害し、マスクパターンに忠実なパターン転写に不利となる場合がある。非晶質シリコン膜は結晶粒界を有しないので、微細パターンの転写加工が有利となる効果がある。シリコン窒化膜１２は、ジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）を原料ガスとする熱ＣＶＤ法により形成する。シリコン窒化膜１２は、テトラエトキシシラン（Ｓｉ（ＯＣ2Ｈ5）4）とアンモニアを原料ガスとするプラズマＣＶＤ法で堆積しても良い。
【００３１】
次に、図９に示すように、リソグラフィ法によりホトレジストパターン１３を形成する。なお、ＳＴＩ領域上にも開口パターンが形成されているが、これは、図示していない他の活性領域にトレンチパターンを形成するためのものであり、本発明においては、複数の活性領域に同時にトレンチを形成する。
【００３２】
次に、図１０に示すように、ホトレジストパターン１３をマスクにシリコン窒化膜１２をドライエッチングし、シリコン窒化膜１２のパターンを形成する（第１ステップ）。その後、ホトレジストパターンを酸素プラズマ等により除去する。
【００３３】
次に、図１１に示すように、溶液による表面洗浄を行なった後、シリコン窒化膜１２のパターンを所望の溝幅にするために、熱ＣＶＤ法もしくはＡＬＤ（Atomic Layer Deposition）法によりシリコン窒化膜１４を全面に堆積する。ＡＬＤ法は、シリコンを含有する原料ガスと窒素を含有する窒化原料ガスを交互に供給して成膜する方法である。表面吸着反応を利用するので、５５０℃程度以下の温度であっても、いずれの部分にも均一な膜厚で形成できる利点がある。
【００３４】
次に、図１２に示すように、シリコン窒化膜１４を全面エッチバックすることによりシリコン窒化膜１２のパターン側壁にシリコン窒化膜１４からなるサイドウォール１４ａを形成して所望の溝幅のマスクを形成する。このサイドウォール１４ａの形成は、リソグラフィで実現できる最小寸法よりさらに小さい寸法が要求される場合には、有効な工程となる。
【００３５】
図１０におけるシリコン窒化膜１２および図１２におけるシリコン窒化膜１４のドライエッチングには、例えば、テトラフルオロカーボン（ＣＦ４）とトリフルオロメタン（ＣＨＦ３）との混合ガスプラズマを用いることができる。この場合、ＣＨＦ３の流量をＣＦ４＋ＣＨＦ３の全流量に対して３０％程度とし、５〜１０Ｐａの圧力、２００〜５００Ｗの高周波バイアスパワーの条件を用いることができる。
【００３６】
次に、図１３に示すように、シリコン窒化膜１２および１４ａをマスクにシリコン膜１１をドライエッチングし、シリコン膜１１にパターンを形成する。シリコン膜１１のドライエッチングには、例えば臭化水素（ＨＢｒ）と酸素（Ｏ２）との混合ガスを用いることができる。この場合、Ｏ２の流量をＨＢｒ＋Ｏ２の全流量に対して２％程度とし、１〜２Ｐａ圧力、５０〜２００Ｗの高周波バイアスパワーの条件を用いることができる。
【００３７】
次に、図１４に示すように、パッドシリコン酸化膜１０をドライエッチングする。この時、シリコン窒化膜１２および１４ａが消滅するようにドライエッチングする。このドライエッチングでは、パッドシリコン酸化膜１０とシリコン窒化膜１２および１４ａとのエッチングの選択比を確保する必要はない。したがって、ドライエッチングの条件としては、例えばＣＦ４ガスを用い、１〜２Ｐａの圧力、５０〜２００Ｗの高周波バイアスパワーを選択できる。この段階でマスクとして用いたシリコン窒化膜１２および１４ａは消滅するので、後の工程におけるシリコン窒化膜の熱燐酸による除去は不要となり、トレンチ形成後に露出するライナー窒化膜消失の不具合を回避することが出来る。
【００３８】
次に、図１５に示すように、シリコン膜１１およびパッドシリコン酸化膜１０をマスクとして半導体基板をドライエッチングし、深さ１３０ｎｍのトレンチ６を活性領域１５に形成する。このドライエッチングには、例えばＨＢｒとＯ２との混合ガスに加えて希釈ガスとしてＨｅガスを用いることができる。この場合には、Ｏ２の流量をＨＢｒ＋Ｏ２の全流量に対して５〜１０％程度、ＨｅガスをＨＢｒ＋Ｏ２の総流量と同流量とし、１〜２Ｐａの圧力、３００〜４００Ｗの高周波バイアスパワーの条件を選択することができる。この結果、マスクとして用いたシリコン膜１１はトレンチ６の形成途中で全て消滅する。上記条件では、パッドシリコン酸化膜１０を含むシリコン酸化膜のエッチング量は無視できる程度に抑えることができる。
【００３９】
以下、残存しているパッドシリコン酸化膜１０の除去、ゲート絶縁膜の形成、ゲート電極の形成、拡散層の形成、層間絶縁膜の形成、コンタクトの形成、配線層の形成を経て、図６に示す半導体装置を製造することができる。
【００４０】
図１６（ａ）及び（ｂ）に、本発明を適用して作製したトレンチゲートの図５（ａ）のＢ−Ｂ線及びＣ−Ｃ線に相当する断面を示す。本発明によれば、同図に示すように、ライナーシリコン窒化膜３は消失せず、従来技術で問題となっていた空隙３ａは形成されない。
【００４１】
本発明では、トレンチを形成する活性領域表面に厚さ５〜１５ｎｍのパッドシリコン酸化膜と、厚さ５０〜８０ｎｍのシリコン膜と、厚さ５０〜８０ｎｍのシリコン窒化膜を順次積層形成することができ、これらの膜厚を最適化することで、下層のエッチング時に上層マスクが消滅するようにしてハードマスク除去工程を省くことが好ましい。形成すべきトレンチの深さは１００〜１５０ｎｍで設定することができる。
【産業上の利用可能性】
【００４２】
本発明の半導体装置の製造方法は、ＳＴＩ法で形成される素子分離領域に囲まれた活性領域にトレンチゲート型のＭＯＳトランジスタを有する半導体装置、例えば、ＤＲＡＭの製造に適用可能である。
【図面の簡単な説明】
【００４３】
【図１】背景技術及び本発明において、ＳＴＩで囲まれた活性領域を説明する平面図（ａ）及び（ａ）のＡ−Ａ線断面図（ｂ）である。
【図２】背景技術のトレンチ形成方法を説明する平面図（ａ）及び（ａ）のＡ−Ａ線断面図（ｂ）である。
【図３】背景技術のトレンチ形成方法を説明する平面図（ａ）、（ａ）のＡ−Ａ線断面図（ｂ）及び（ａ）のＢ−Ｂ線断面図（ｃ）である。
【図４】背景技術のトレンチ形成方法を説明する平面図（ａ）、（ａ）のＡ−Ａ線断面図（ｂ）、（ａ）のＢ−Ｂ線断面図（ｃ）及び（ａ）のＣ−Ｃ線断面図（ｄ）である。
【図５】背景技術のトレンチ形成方法を説明する平面図（ａ）、（ａ）のＡ−Ａ線断面図（ｂ）、（ａ）のＢ−Ｂ線断面図（ｃ）及び（ａ）のＣ−Ｃ線断面図（ｄ）である。
【図６】本発明の製造方法により製造されるトレンチゲート型トランジスタを有する半導体装置の部分断面図である。
【図７】本発明の製造方法を説明する工程断面図である。
【図８】本発明の製造方法を説明する工程断面図である。
【図９】本発明の製造方法を説明する工程断面図である。
【図１０】本発明の製造方法を説明する工程断面図である。
【図１１】本発明の製造方法を説明する工程断面図である。
【図１２】本発明の製造方法を説明する工程断面図である。
【図１３】本発明の製造方法を説明する工程断面図である。
【図１４】本発明の製造方法を説明する工程断面図である。
【図１５】本発明の製造方法を説明する工程断面図である。
【図１６】本発明を適用して作製したトレンチゲートの図５（ａ）のＢ−Ｂ線及びＣ−Ｃ線に相当する断面図である。
【符号の説明】
【００４４】
１ 半導体基板
２ ＳＴＩ領域
３ ライナーシリコン窒化膜
３ａ 空隙
４ ＳＴＩシリコン酸化膜
５ シリコン窒化膜ハードマスク
６ トレンチ
６ａ トレンチ内壁
７ａ ドレイン拡散層
７ｂ ソース拡散層
８ ゲート絶縁膜
９ ゲート電極
９ａ ポリシリコン
９ｂ 金属層
１０ パッドシリコン酸化膜
１１ シリコン膜
１２ シリコン窒化膜
１３ ホトレジストパターン
１４ シリコン窒化膜
１４ａ サイドウォール
１５ 活性領域
１６ 層間絶縁膜
１７ コンタクト
１８ 上層配線
【技術分野】
【０００１】
本発明は、ＳＴＩ法で形成される素子分離領域に囲まれた活性領域にトレンチゲート型ＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタでは、プレーナ型トランジスタが用いられてきたが、微細化により短チャネル効果を抑制することが困難となってきた。この問題を克服するために、半導体基板にトレンチを形成して構造を３次元化し、トレンチの内表面をチャネルとして用いるトレンチゲートＭＯＳトランジスタが用いられるようになってきた。トレンチゲートでは、プレーナ型トランジスタと同じ平面サイズでも実効チャネル長を長くすることができるので、短チャネル効果を抑制することができる。
【０００３】
トレンチゲートを形成するため、まず、半導体基板の所定の領域に素子分離領域を形成し、この素子分離領域で囲まれた活性領域を形成し、該活性領域にトレンチゲートを埋め込むためのトレンチ（溝）を形成する。トレンチの形成には、マスクを介してドライエッチングなどで活性領域を所定の深さにエッチングするが、素子の微細化に伴って、レジストマスクのみでの対応が難しくなってきている。
【０００４】
そこで、ハードマスクによるトレンチゲート形成方法としては、ハードマスクによる活性領域へのトレンチエッチングの後、ハードマスクを除去してから、ドープトポリシリコンなどのゲート電極材料を埋め込みを行う方法と、ハードマスクを除去せずにゲート電極材料を埋め込み、ＣＭＰ等でハードマスクをエッチングストッパとし、自己整合的にトレンチゲートを製造する方法がある。
【０００５】
後者の自己整合的なトレンチゲートの形成方法は、ゲート電極形状へのパターニングが不要になると言う利点を有するものの、埋め込まれたトレンチゲートに少なからず外的応力が掛かり、トレンチゲートへの悪影響が懸念される。また、ハードマスクとゲート電極材料のエッチング速度差に伴って、トレンチゲート上部が窪んだ構造となりやすく、ゲート上部の平坦化が十分とは言い難い。
【０００６】
そのため、ハードマスクを形成する場合にも、ハードマスクを除去してからゲート電極材料の埋め込み及びパターニングを行う前者の方法が、ゲート電極の特性上有利である。
【０００７】
ＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタにも、素子の微細化に伴って、このようなトレンチゲートを適用することが提案されている。この場合、浅溝素子分離領域（ＳＴＩ領域：Shallow Trench Isolation）に囲まれた一つの活性領域には２つのゲート電極が隣接して形成される。
【０００８】
例えば、特許文献１（特開２００５−３２２８８０号公報）には、ハードマスクを用いる前者の方法で、ＤＲＡＭセルトランジスタを形成する場合の問題点とその解決方法が記載されている。特許文献１に依れば、シリコン酸化膜とシリコン膜からなるハードマスクを用いて、トレンチエッチングを行った後、残存するハードマスクをウエットエッチングして除去すると、素子分離膜のトップコーナーエッジでモート（moat:堀）が発生し、さらに、洗浄工程を経ることでこのモートがさらに深くなり、続いて、ゲート電極材料を成膜すると、そのモートに電極材料が残り、２つのゲート間が短絡することを問題点としてあげている。特許文献１ではその対策として、ハードマスクをシリコン窒化膜、シリコン酸化膜、ポリシリコン膜の三層構成とすることで、最終的にシリコン窒化膜ハードマスクを熱リン酸等で除去するため、モートの形成が防止できるとしている。
【０００９】
しかしながら、本発明者は、シリコン窒化膜ハードマスクを最下層に形成することで新たな問題が発生していることを見出した。
【００１０】
図１から図５を用い、上記特許文献１での問題点を説明する。ここでは、特許文献１と同様に、素子分離領域に囲まれた一つの活性領域に２つのトレンチゲートを形成する場合について説明する。なお、各図の（ａ）は平面図を、（ｂ）は平面図中のＡ−Ａ断面図を各々示している。また、説明を簡単とするため、ハードマスクとしてシリコン窒化膜ハードマスクのみの使用で説明するが、特許文献１のような積層構造としても同様の課題である。
【００１１】
まず、図１に示すように半導体基板１の所定の領域に浅溝素子分離領域（ＳＴＩ領域：Shallow Trench Isolation）２を形成し、ＳＴＩ領域２で囲まれた活性領域１５を形成する。ＳＴＩ領域２は、厚さ１０ｎｍ程度のシリコン窒化膜からなるライナー窒化膜３とＨＡＲＰ膜(High Aspect Ratio gap-fill Process)やＳＯＤ膜(Spin On Dielectric)あるいはＨＤＰ膜（High Density Plasma）等からなるシリコン酸化膜４との積層膜で構成される。これらのシリコン酸化膜４を埋め込む際に、半導体基板にストレスがかからないようにするためライナー窒化膜３は必須の構成要素となっている。したがって、活性領域１５は周囲の側面はライナー窒化膜３で覆われている構造となる。
【００１２】
次に、図２に示すように、全面にシリコン窒化膜を堆積し、リソグラフィとドライエッチングにより、活性領域１５にトレンチを形成するためのハードマスク５を形成する。
【００１３】
次に、図３に示すように、ハードマスク５を用いてシリコンをドライエッチングし、活性領域１５内にトレンチ６を形成する。
【００１４】
次に、図４に示すように、ハードマスク５を熱燐酸を用いて除去する。
【００１５】
次に、図５に示すように、全面にゲート電極材料を堆積し、リソグラフィとドライエッチングによりゲート電極２１、２２を形成する。なお、図には示していないが、ゲート電極材料を堆積する前にゲート絶縁膜が形成される。
【００１６】
上記、従来のトレンチゲート形成方法では、図３の段階でトレンチ６を形成すると、同図（ｃ）図（同図（ａ）のＢ−Ｂ断面図）に示したように、トレンチ６内の側壁６aにライナー窒化膜３が露出する。この状態で、図４に示すようにシリコン窒化膜からなるハードマスク５を熱燐酸で除去すると、ライナー窒化膜３が露出している側壁６ａを基点にしてその周囲に存在するライナー窒化膜３もエッチングされてしまう。その結果、図４（ａ）や（ｄ）（図４（ａ）のＣ−Ｃ断面図）に示したように、空隙３ａが発生する。この状態で図５に示すようにポリシリコンからなるゲート電極材料を全面に堆積した後、リソグラフィとドライエッチングによりゲート電極２１、２２を形成すると、ポリシリコンが空隙３ａにも埋め込まれてしまい、隣接するゲート電極２１と２２が短絡した状態となってしまう。隣接ゲート電極の短絡は、所望の回路の構築を阻害し、半導体装置の正常動作は期待できない。
【特許文献１】特開２００５−３２２８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記問題に鑑み、本発明の目的は、トレンチゲート形成方法において、ＳＴＩ領域のライナー窒化膜がエッチングされることなく、隣接ゲート電極が短絡することのない、トレンチゲートの形成方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため本発明の半導体装置の製造方法は、
ＳＴＩ法で形成されたライナー窒化膜を含む素子分離領域に囲まれた半導体活性領域にトレンチゲート型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記活性領域上にパッドシリコン酸化膜を形成する第１の工程、
全面にシリコン膜と該シリコン膜上にシリコン窒化膜を形成する第２の工程、
シリコン窒化膜を前記活性領域にトレンチを形成するようにパターン化した後、該パターン化されたシリコン窒化膜をマスクに、前記シリコン膜及び前記パッドシリコン酸化膜をエッチングする第３の工程、
前記シリコン窒化膜を除去した後、前記シリコン膜及びパッドシリコン酸化膜をマスクに、前記凸型活性領域の半導体基板をエッチングし、前記活性領域にトレンチを形成する第４の工程、
前記シリコン膜及びパッドシリコン酸化膜を除去し、凸型活性領域の表面及び前記トレンチ内壁にゲート絶縁膜を形成する第５の工程、
ゲート電極材料を前記トレンチ内を埋めて成膜し、ゲート電極を形成する第６の工程
とを有する。
【００１９】
本発明の半導体装置の製造方法は、前記第３の工程において、前記シリコン窒化膜をパターン化した後、前記シリコン窒化膜のパターンの側壁にサイドウォールを形成する工程をさらに有することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、前記第３の工程においてマスクとして用いたシリコン窒化膜も同時にエッチング除去し、前記第４の工程においてマスクとして用いたシリコン膜も同時にエッチング除去することを特徴とする。
【００２１】
本発明の半導体装置の製造方法は、少なくとも前記第３の工程及び第４の工程を同一装置内で連続して処理することを特徴とする。
【発明の効果】
【００２２】
第１の効果は、ハードマスクとしてポリシリコンをシリコン窒化膜の下層にするため、トレンチ形成前にシリコン窒化膜の除去が可能であり、トレンチエッチ後に露出するライナーシリコン窒化膜消失の不具合を回避することが出来る。
【００２３】
第２の効果は、ポリシリコンマスク形成のマスクにシリコン窒化膜を用いるため、シリコン窒化膜のレジストマスクによるパターン化後、再度、シリコン窒化膜を成膜し、エッチバックすることでサイドウォールの形成が可能となり、トレンチ幅の微細化が容易である。
【００２４】
第３の効果は、一連のエッチング工程において、ハードマスク部材を同時にエッチング除去できるので工程を簡略化できる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施例について図を用いて説明する。本発明の実施例として図６にトレンチゲートＭＯＳトランジスタを含む半導体装置の断面構造図を示す。図６は、図１（ａ）に示したＡ−Ａ断面に相当し、一つの活性領域に二つのトランジスタを設ける例を示している。
【００２６】
シリコンからなる半導体基板１に、ライナー窒化膜３を有するＳＴＩ領域２で囲まれた活性領域１５が形成される。活性領域１５には、二つのトレンチ６が設けられ、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９は、トレンチ６内を含む下層のポリシリコン９ａとポリシリコン上の金属層９ｂとの積層膜で構成される。ゲート電極９の両側の活性領域１５表面にはドレイン拡散層７ａおよびソース拡散層７ｂが設けられている。ソース拡散層７ｂは、二つのトランジスタに共通の拡散層として用いられる。ゲート電極は絶縁膜で覆われ、さらに層間絶縁膜１６で覆われている。層間絶縁膜１６には、各拡散層に接続されるコンタクト１７が設けられ、さらに上層配線１８に接続されている。
【００２７】
本実施例の構成では、ＳＴＩ領域を構成するライナー窒化膜が消失する部分がないため、二つのトランジスタのゲート電極は短絡することなく、各々独立制御が可能な二つのトランジスタを有する半導体装置が示されている。
【００２８】
なお、本実施例では、一つの活性領域上に二つのトランジスタが形成される場合の例を示したが、一つの活性領域上に一つのトランジスタが形成される場合にも適用できる。この場合にはゲート電極とコンタクトとの短絡を回避できる効果がある。また、言及するまでもなく一つの活性領域上に二つ以上のトランジスタが形成される場合にも適用可能である。
【００２９】
図７から図１３に示す工程断面図を用いて、本発明の半導体装置の製造方法について説明する。これらの図の断面は、図１（ａ）の平面図におけるＡ−Ａ断面図に相当する。
【００３０】
最初に、前記図１に示すように、ライナー窒化膜３及び素子分離シリコン酸化膜４を有するＳＴＩ領域２で囲まれた活性領域１５を形成する。ＳＴＩ領域２の深さは、２００〜２５０ｎｍとする。次に、図７に示すように、活性領域１５の表面に厚さ１０ｎｍのパッドシリコン酸化膜１０を熱酸化法により形成する。次に、図８に示すように、厚さ７０ｎｍのシリコン膜１１と厚さ６０ｎｍのシリコン窒化膜１２を全面に堆積する。なお、シリコン膜１１は、モノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）を原料ガスとするＣＶＤ法により形成する。この時、成膜温度を５４０℃以下とし、非晶質状態で形成することが望ましい。５５０℃以上ではポリシリコン膜（多結晶シリコン膜）で形成されてしまい、結晶粒界を有するためドライエッチングの異方性を阻害し、マスクパターンに忠実なパターン転写に不利となる場合がある。非晶質シリコン膜は結晶粒界を有しないので、微細パターンの転写加工が有利となる効果がある。シリコン窒化膜１２は、ジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）を原料ガスとする熱ＣＶＤ法により形成する。シリコン窒化膜１２は、テトラエトキシシラン（Ｓｉ（ＯＣ2Ｈ5）4）とアンモニアを原料ガスとするプラズマＣＶＤ法で堆積しても良い。
【００３１】
次に、図９に示すように、リソグラフィ法によりホトレジストパターン１３を形成する。なお、ＳＴＩ領域上にも開口パターンが形成されているが、これは、図示していない他の活性領域にトレンチパターンを形成するためのものであり、本発明においては、複数の活性領域に同時にトレンチを形成する。
【００３２】
次に、図１０に示すように、ホトレジストパターン１３をマスクにシリコン窒化膜１２をドライエッチングし、シリコン窒化膜１２のパターンを形成する（第１ステップ）。その後、ホトレジストパターンを酸素プラズマ等により除去する。
【００３３】
次に、図１１に示すように、溶液による表面洗浄を行なった後、シリコン窒化膜１２のパターンを所望の溝幅にするために、熱ＣＶＤ法もしくはＡＬＤ（Atomic Layer Deposition）法によりシリコン窒化膜１４を全面に堆積する。ＡＬＤ法は、シリコンを含有する原料ガスと窒素を含有する窒化原料ガスを交互に供給して成膜する方法である。表面吸着反応を利用するので、５５０℃程度以下の温度であっても、いずれの部分にも均一な膜厚で形成できる利点がある。
【００３４】
次に、図１２に示すように、シリコン窒化膜１４を全面エッチバックすることによりシリコン窒化膜１２のパターン側壁にシリコン窒化膜１４からなるサイドウォール１４ａを形成して所望の溝幅のマスクを形成する。このサイドウォール１４ａの形成は、リソグラフィで実現できる最小寸法よりさらに小さい寸法が要求される場合には、有効な工程となる。
【００３５】
図１０におけるシリコン窒化膜１２および図１２におけるシリコン窒化膜１４のドライエッチングには、例えば、テトラフルオロカーボン（ＣＦ４）とトリフルオロメタン（ＣＨＦ３）との混合ガスプラズマを用いることができる。この場合、ＣＨＦ３の流量をＣＦ４＋ＣＨＦ３の全流量に対して３０％程度とし、５〜１０Ｐａの圧力、２００〜５００Ｗの高周波バイアスパワーの条件を用いることができる。
【００３６】
次に、図１３に示すように、シリコン窒化膜１２および１４ａをマスクにシリコン膜１１をドライエッチングし、シリコン膜１１にパターンを形成する。シリコン膜１１のドライエッチングには、例えば臭化水素（ＨＢｒ）と酸素（Ｏ２）との混合ガスを用いることができる。この場合、Ｏ２の流量をＨＢｒ＋Ｏ２の全流量に対して２％程度とし、１〜２Ｐａ圧力、５０〜２００Ｗの高周波バイアスパワーの条件を用いることができる。
【００３７】
次に、図１４に示すように、パッドシリコン酸化膜１０をドライエッチングする。この時、シリコン窒化膜１２および１４ａが消滅するようにドライエッチングする。このドライエッチングでは、パッドシリコン酸化膜１０とシリコン窒化膜１２および１４ａとのエッチングの選択比を確保する必要はない。したがって、ドライエッチングの条件としては、例えばＣＦ４ガスを用い、１〜２Ｐａの圧力、５０〜２００Ｗの高周波バイアスパワーを選択できる。この段階でマスクとして用いたシリコン窒化膜１２および１４ａは消滅するので、後の工程におけるシリコン窒化膜の熱燐酸による除去は不要となり、トレンチ形成後に露出するライナー窒化膜消失の不具合を回避することが出来る。
【００３８】
次に、図１５に示すように、シリコン膜１１およびパッドシリコン酸化膜１０をマスクとして半導体基板をドライエッチングし、深さ１３０ｎｍのトレンチ６を活性領域１５に形成する。このドライエッチングには、例えばＨＢｒとＯ２との混合ガスに加えて希釈ガスとしてＨｅガスを用いることができる。この場合には、Ｏ２の流量をＨＢｒ＋Ｏ２の全流量に対して５〜１０％程度、ＨｅガスをＨＢｒ＋Ｏ２の総流量と同流量とし、１〜２Ｐａの圧力、３００〜４００Ｗの高周波バイアスパワーの条件を選択することができる。この結果、マスクとして用いたシリコン膜１１はトレンチ６の形成途中で全て消滅する。上記条件では、パッドシリコン酸化膜１０を含むシリコン酸化膜のエッチング量は無視できる程度に抑えることができる。
【００３９】
以下、残存しているパッドシリコン酸化膜１０の除去、ゲート絶縁膜の形成、ゲート電極の形成、拡散層の形成、層間絶縁膜の形成、コンタクトの形成、配線層の形成を経て、図６に示す半導体装置を製造することができる。
【００４０】
図１６（ａ）及び（ｂ）に、本発明を適用して作製したトレンチゲートの図５（ａ）のＢ−Ｂ線及びＣ−Ｃ線に相当する断面を示す。本発明によれば、同図に示すように、ライナーシリコン窒化膜３は消失せず、従来技術で問題となっていた空隙３ａは形成されない。
【００４１】
本発明では、トレンチを形成する活性領域表面に厚さ５〜１５ｎｍのパッドシリコン酸化膜と、厚さ５０〜８０ｎｍのシリコン膜と、厚さ５０〜８０ｎｍのシリコン窒化膜を順次積層形成することができ、これらの膜厚を最適化することで、下層のエッチング時に上層マスクが消滅するようにしてハードマスク除去工程を省くことが好ましい。形成すべきトレンチの深さは１００〜１５０ｎｍで設定することができる。
【産業上の利用可能性】
【００４２】
本発明の半導体装置の製造方法は、ＳＴＩ法で形成される素子分離領域に囲まれた活性領域にトレンチゲート型のＭＯＳトランジスタを有する半導体装置、例えば、ＤＲＡＭの製造に適用可能である。
【図面の簡単な説明】
【００４３】
【図１】背景技術及び本発明において、ＳＴＩで囲まれた活性領域を説明する平面図（ａ）及び（ａ）のＡ−Ａ線断面図（ｂ）である。
【図２】背景技術のトレンチ形成方法を説明する平面図（ａ）及び（ａ）のＡ−Ａ線断面図（ｂ）である。
【図３】背景技術のトレンチ形成方法を説明する平面図（ａ）、（ａ）のＡ−Ａ線断面図（ｂ）及び（ａ）のＢ−Ｂ線断面図（ｃ）である。
【図４】背景技術のトレンチ形成方法を説明する平面図（ａ）、（ａ）のＡ−Ａ線断面図（ｂ）、（ａ）のＢ−Ｂ線断面図（ｃ）及び（ａ）のＣ−Ｃ線断面図（ｄ）である。
【図５】背景技術のトレンチ形成方法を説明する平面図（ａ）、（ａ）のＡ−Ａ線断面図（ｂ）、（ａ）のＢ−Ｂ線断面図（ｃ）及び（ａ）のＣ−Ｃ線断面図（ｄ）である。
【図６】本発明の製造方法により製造されるトレンチゲート型トランジスタを有する半導体装置の部分断面図である。
【図７】本発明の製造方法を説明する工程断面図である。
【図８】本発明の製造方法を説明する工程断面図である。
【図９】本発明の製造方法を説明する工程断面図である。
【図１０】本発明の製造方法を説明する工程断面図である。
【図１１】本発明の製造方法を説明する工程断面図である。
【図１２】本発明の製造方法を説明する工程断面図である。
【図１３】本発明の製造方法を説明する工程断面図である。
【図１４】本発明の製造方法を説明する工程断面図である。
【図１５】本発明の製造方法を説明する工程断面図である。
【図１６】本発明を適用して作製したトレンチゲートの図５（ａ）のＢ−Ｂ線及びＣ−Ｃ線に相当する断面図である。
【符号の説明】
【００４４】
１ 半導体基板
２ ＳＴＩ領域
３ ライナーシリコン窒化膜
３ａ 空隙
４ ＳＴＩシリコン酸化膜
５ シリコン窒化膜ハードマスク
６ トレンチ
６ａ トレンチ内壁
７ａ ドレイン拡散層
７ｂ ソース拡散層
８ ゲート絶縁膜
９ ゲート電極
９ａ ポリシリコン
９ｂ 金属層
１０ パッドシリコン酸化膜
１１ シリコン膜
１２ シリコン窒化膜
１３ ホトレジストパターン
１４ シリコン窒化膜
１４ａ サイドウォール
１５ 活性領域
１６ 層間絶縁膜
１７ コンタクト
１８ 上層配線
【特許請求の範囲】
【請求項１】
ＳＴＩ法で形成されたライナー窒化膜を含む素子分離領域に囲まれた半導体活性領域にトレンチゲート型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記活性領域上にパッドシリコン酸化膜を形成する第１の工程、
全面にシリコン膜と該シリコン膜上にシリコン窒化膜を形成する第２の工程、
シリコン窒化膜を前記活性領域にトレンチを形成するようにパターン化した後、該パターン化されたシリコン窒化膜をマスクに、前記シリコン膜及び前記パッドシリコン酸化膜をエッチングする第３の工程、
前記シリコン窒化膜を除去した後、前記シリコン膜及びパッドシリコン酸化膜をマスクに、前記凸型活性領域の半導体基板をエッチングし、前記活性領域にトレンチを形成する第４の工程、
前記シリコン膜及びパッドシリコン酸化膜を除去し、凸型活性領域の表面及び前記トレンチ内壁にゲート絶縁膜を形成する第５の工程、
ゲート電極材料を前記トレンチ内を埋めて成膜し、ゲート電極を形成する第６の工程
とを有することを特徴とする製造方法。
【請求項２】
前記第３の工程において、前記シリコン窒化膜をパターン化した後、前記シリコン窒化膜のパターンの側壁にシリコン窒化膜のサイドウォールを形成する工程をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の工程においてマスクとして用いたシリコン窒化膜も同時にエッチング除去し、前記第４の工程においてマスクとして用いたシリコン膜も同時にエッチング除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
少なくとも前記第３の工程及び第４の工程を同一装置内で連続して処理することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ハードマスクとして形成するシリコン膜は、非晶質ポリシリコンであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
形成すべきトレンチの深さが１００〜１５０ｎｍであり、前記マスクとして使用するパッドシリコン酸化膜、シリコン膜及びシリコン窒化膜の、トレンチを形成する活性領域上での膜厚が、それぞれ、５〜１５ｎｍ、５０〜８０ｎｍ、５０〜８０ｎｍであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
ＳＴＩ法で形成されたライナー窒化膜を含む素子分離領域に囲まれた半導体活性領域にトレンチゲート型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記活性領域上にパッドシリコン酸化膜を形成する第１の工程、
全面にシリコン膜と該シリコン膜上にシリコン窒化膜を形成する第２の工程、
シリコン窒化膜を前記活性領域にトレンチを形成するようにパターン化した後、該パターン化されたシリコン窒化膜をマスクに、前記シリコン膜及び前記パッドシリコン酸化膜をエッチングする第３の工程、
前記シリコン窒化膜を除去した後、前記シリコン膜及びパッドシリコン酸化膜をマスクに、前記凸型活性領域の半導体基板をエッチングし、前記活性領域にトレンチを形成する第４の工程、
前記シリコン膜及びパッドシリコン酸化膜を除去し、凸型活性領域の表面及び前記トレンチ内壁にゲート絶縁膜を形成する第５の工程、
ゲート電極材料を前記トレンチ内を埋めて成膜し、ゲート電極を形成する第６の工程
とを有することを特徴とする製造方法。
【請求項２】
前記第３の工程において、前記シリコン窒化膜をパターン化した後、前記シリコン窒化膜のパターンの側壁にシリコン窒化膜のサイドウォールを形成する工程をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の工程においてマスクとして用いたシリコン窒化膜も同時にエッチング除去し、前記第４の工程においてマスクとして用いたシリコン膜も同時にエッチング除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
少なくとも前記第３の工程及び第４の工程を同一装置内で連続して処理することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ハードマスクとして形成するシリコン膜は、非晶質ポリシリコンであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
形成すべきトレンチの深さが１００〜１５０ｎｍであり、前記マスクとして使用するパッドシリコン酸化膜、シリコン膜及びシリコン窒化膜の、トレンチを形成する活性領域上での膜厚が、それぞれ、５〜１５ｎｍ、５０〜８０ｎｍ、５０〜８０ｎｍであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−１８２０３２（Ｐ２００９−１８２０３２Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−１７７７７（Ｐ２００８−１７７７７）
【出願日】平成２０年１月２９日（２００８．１．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月２９日（２００８．１．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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