トレンチDMOSトランジスタの製造方法
トレンチDMOSトランジスタの製造方法であって、半導体基板上に酸化物層及びバリア層を形成するステップと、トレンチを形成するために、酸化物層及び半導体基板をエッチングするステップと、トレンチの内壁にゲート酸化物層を形成するステップと、バリア層上にポリシリコン層を形成し、トレンチを充填するステップと、トレンチゲートを形成するために、ポリシリコン層をエッチバックするステップと、バリア層及び酸化物層を除去するステップと、拡散層を形成するために、トレンチゲートの両側の半導体基板内にイオンを注入するステップと、拡散層上をフォトレジスト層で覆い、ソース/ドレイン配置を定義するステップと、拡散層内にイオンを注入するステップと、トレンチゲートの両側に側壁を形成するステップと、拡散層及びトレンチゲート上に金属シリサイド層を形成するステップとを含む。低コスト及び改善された製造効率を伴う効果的な結果が達成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体部品を製造する分野に関し、特に、トレンチDMOSトランジスタの製造方法に関する。
【背景技術】
【0002】
DMOS(二重拡散MOS)トランジスタは、トランジスタ領域が拡散を通して形成されるMOSFET(金属−酸化物−半導体電界効果トランジスタ)型である。典型的には、DMOSトランジスタが、パワー集積回路用途に高−電圧回路を提供するためのパワートランジスタとして機能する。低い順電圧降下が要求される場合、DMOSトランジスタが、単位面積あたりの大きな電流を提供する。
【0003】
特定のタイプのDMOSトランジスタが、トレンチDMOSトランジスタであり、チャンネルが、ソースからドレインに延在するトレンチの内壁上に現れ、ゲートが、トレンチ内に形成される。トレンチDMOSが、アナログ回路及びドライバに広く適用されており、特に、高−電圧及び大−電流駆動のその特性のため、高−電圧電力部に適用されている(ドレイン端部が高電圧を受けることを可能にするように、デバイスが、構造化され、特大のW/L(デバイスチャンネルの長さに対する幅の比)を小さな領域内で達成するように高度に集積される)。
【0004】
例えば、特許文献1においてDMOSトランジスタを形成する典型的な方法が開示されているように、図1を参照すると、高−濃度n+−型シリコン基板10上に、被覆層12が、低−濃度n−−型半導体材料から形成され、これによって、半導体基板を形成する。。すなわち、同じ導電型の不純物イオンが、高−濃度基板10及び低−濃度被覆層12内に拡散され、その両方で、半導体基板が構成される。シリコン基板10と異なる導電型の不純物イオンが、半導体基板の被覆層12内に注入され、後続のプロセスにおいて製造されるトレンチDMOSトランジスタの本体層に必要であるP−型拡散層14を形成する。
【0005】
図2に図示されているように、定義された配置(layout)において誘電膜である酸化シリコン膜(図示しない)が、拡散層14上に形成され、高−濃度ソース不純物注入層16を形成するために、イオン注入プロセスが、ソースの形成に必要なマスクとしての酸化シリコン膜の配置を使用して実施される。
【0006】
次に、図3に図示されているように、酸化シリコンの格子が除去され、次に、定義された配置の酸化シリコン膜(図示しない)が、拡散膜14上に形成され、これによって、2つの対称なトレンチ領域を形成する。垂直な側壁を有する2つのトレンチ15a及び15bが、反応性イオンビームエッチングまたは他の種のエッチングによって定義される。2つのトレンチ15a及び15bが、下部層12の部分までエッチングされた半導体基板と同じ深さであり、2つのトレンチ15a及び15bの間に形成された不純物注入層16が、ソースと直接的に接続される。酸化プロセスにおいて、2つのトレンチ15a及び15bの底部及び側壁の表面上に、ゲート酸化膜18が、各々、形成される。
【0007】
図4に図示されているように、ポリシリコンが、ゲート酸化膜18上に形成されつつ、トレンチ15a及び15bが、ポリシリコンで充填され、これによって、ゲートポリシリコン膜20を形成する。後続の金属配線プロセスにおいて、各トレンチ15a及び15b内に形成されたポリシリコン膜20a及び20bが、ゲートと接続され、ソース不純物注入層16が、ソースと接続され、半導体基板が、コレクターと接続される。
【0008】
フォトリソグラフィまたはエッチングプロセスが約5回実施されなければならないDMOSトランジスタの従来の形成方法は、複雑であり、コストが高く、効率が低く、製造に時間を要する。さらに、デバイスが、自己整合プロセスを伴わず、かなりのエラーを含みつつオーバーレイされうる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】中国特許出願公開第96108636号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の一つの目的は、低コストで、効率的に、トレンチDMOSトランジスタを製造する方法を提供することである。
【課題を解決するための手段】
【0011】
この課題に対処するために、本発明が、トレンチDMOSトランジスタの製造方法を提供し、:半導体基板上に連続してフォトリソグラフィの配置で、酸化物層及びバリア層を形成するステップと、;トレンチを定義するために、バリア層をマスクとして用いて、酸化物層及び半導体基板をエッチングするステップと、;トレンチの内側にゲート酸化物層を形成するステップと、;バリア層上にポリシリコン層を形成し、ポリシリコン層でトレンチを充填するステップと、;トレンチゲートを形成するようにポリシリコン層を除去するために、バリア層マスクを用いてポリシリコン層をエッチングバックするステップと、;バリア層及び酸化物層を除去するステップと、;拡散層を形成するために、トレンチゲートの両側の半導体基板内にイオンを注入するステップと、;拡散層上をフォトレジスト層で覆い、それ上にソース/ドレイン配置を定義するステップと、;ソース/ドレインを形成するために、フォトレジスト層マスクを用いて、ソース/ドレイン配置に基づき、拡散層内にイオンを注入するステップと、;フォトレジスト層を除去した後で、トレンチゲートの両側に側壁を形成するステップと、;拡散層及びトレンチゲート上に金属シリサイド層を形成するステップと、を含む。
【0012】
実施形態において、半導体基板が、N−型シリコン基板及びそれ上に配置されたN−型エピタキシャル層を備える。トレンチが、N−型エピタキシャル層内に位置する。
【0013】
任意に、熱酸化または化学的気相成長法または物理的気相成長法によって、酸化物層が形成される。酸化物層が、250Å〜350Åの厚さを有する二酸化シリコンから構成される。
【0014】
任意に、化学的気相成長法または物理的気相成長法によって、バリア層が形成される。バリア層が、2500Å〜3500Åの厚さを有する窒化シリコンから構成される。
【0015】
任意に、熱酸化または高速アニーリング酸化により、ゲート酸化物層が形成される。ゲート酸化物層が、300Å〜1000Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンから構成される。
【0016】
任意に、拡散層の形成の間、P−型イオンが、半導体基板内に注入される。P−型イオンが、70KeV〜100KeVのエネルギーを有し、1E13/cm2〜3E13/cm2の量で注入されたホウ素イオンである。
【0017】
任意に、ソース/ドレインの形成の間、N−型イオンが、拡散層内に注入される。N−型イオンが、70KeV〜130KeVのエネルギーを有し、1E16/cm2〜5E16/cm2の量で注入されたヒ素イオンである。
【発明の効果】
【0018】
本発明は、従来技術よりも優れた次の利点を提供する:フォトリソグラフィプロセスが2回のみ実施されるため、本トランジスタの製造ステップが、低減されることが可能であり、従って、結果として、低コスト及び改善された製造効率をもたらす。
【図面の簡単な説明】
【0019】
【図1】従来のDMOSトランジスタの製造方法の略図を示す。
【図2】従来のDMOSトランジスタの製造方法の略図を示す。
【図3】従来のDMOSトランジスタの製造方法の略図を示す。
【図4】従来のDMOSトランジスタの製造方法の略図を示す。
【図5】本発明によるDMOSトランジスタの製造方法の実施形態のフローチャートを示す。
【図6】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図7】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図8】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図9】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図10】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図11】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図12】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図13】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図14】本発明によるDMOSトランジスタの製造方法の略図を示す。
【発明を実施するための形態】
【0020】
図5は、本発明によるDMOSトランジスタの製造方法の実施形態のフローチャートを示し、ステップS11が、半導体基板上に連続してフォトリソグラフィの配置でバリア層及び酸化物層を形成するように実施され、;ステップS12が、トレンチを形成するためにマスクとしてのバリア層を使用し、半導体基板及び酸化物層をエッチングするように実施され、;ステップS13が、トレンチの内壁上にゲート酸化物層を形成するように実施され、;ステップS14が、ポリシリコン層でトレンチを充填するためにバリア層上にポリシリコン層を形成するように実施され、;ステップS15が、バリア層上のポリシリコン層を除去し、トレンチゲートを形成するために、マスクとしてバリア層を使用してポリシリコン層をエッチバックするように実施され、;ステップS16が、バリア層及び酸化物層を除去するように実施され、;ステップS17が、拡散層を形成するためにトレンチゲートの両側の半導体基板内にイオンを注入するように実施され、;ステップS18が、拡散層上にフォトレジスト層を形成し、ソース/ドレインパターンを定義するように実施され、;ステップS19が、ソース/ドレインを形成するために、マスクとしてフォトレジスト層を使用し、ソース/ドレインパターン内の拡散層内にイオンを注入するように実施され、;ステップS20が、フォトレジスト層を除去した後、トレンチゲートの両側に側壁を形成するように実施され、;及び、ステップS21が、拡散層及びトレンチゲート上に金属シリサイド層を形成するように実施される。
【0021】
本発明によると、フォトリソグラフィプロセスが2回のみ実施されるため、デバイスを製造するプロセスステップ数が低減されることが可能であり、従って、結果として、低コスト及び改善された製造効率がもたらされる。
【0022】
本発明の実施形態が、図面を参照しつつ、以下において詳述される。
【0023】
図6から図14は、本発明によるDMOSトランジスタの製造方法の略図を示す。図6に図示されているように、高−濃度n+−型シリコン基板101が、準備され、;シリコン基板101のそれと同じ導電型のエピタキシャル層102が、高−濃度n+−型シリコン基板101上に形成され、ここで、エピタキシャル層102内に、低−濃度n−−型イオンがドープされる。同じ導電型の不純物イオンが、n+−型シリコン基板101及びn−−型エピタキシャル層102内に拡散され、半導体基板100を構成する。
【0024】
さらに図6を参照すると、熱酸化法または化学的気相成長法または物理的気相成長法によって、250Å〜350Åの厚さを有する二酸化シリコンの酸化物層104が、n−−型エピタキシャル層102上に形成され、;化学的気相成長法または物理的気相成長法によって、2500Å〜3500Åの厚さを有する窒化シリコンのバリア層106が、酸化物層104上に形成され、下部膜層を、後続のエッチングプロセスにおける損傷から保護する。スピン−コーティング法により、第一フォトレジスト層108が、バリア層106上に形成され、それ上にトレンチフォトリソグラフィの配置を定義するように露出及び現像プロセスに晒される。次に、酸化物層104が露出され、トレンチ開口を形成するまで、マスクとして第一フォトレジスト層108を使用し、バリア層106が、トレンチの配置にエッチングされ、ここで、1:15の流量比のC4F8及びCOのガスを使用し、バリア層106が、ドライエッチング法によってエッチングされる。
【0025】
図7に図示されているように、アッシング法またはウェットエッチング法により、第一フォトレジスト層が除去され、;トレンチ110を形成するために、マスクとしてのバリア106を使用し、トレンチ開口内で、酸化物層104及びn−−型エピタキシャル層102がエッチングされ、ここで、1:10:1.5の流量比のCl2、HBr及びCF4のガスを使用し、ドライエッチング法により、酸化物層104及びn−−型エピタキシャル層102がエッチングされる。
【0026】
図8を参照すると、熱酸化法または高速アニーリング酸化法により、300Å〜1000Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンのゲート酸化物層112が、トレンチ100の内壁上に成長される。
【0027】
図9に図示されているように、トレンチゲート114を形成するために、トレンチが、ポリシリコン層で充填される。具体的には、第一に、ポリシリコン層でトレンチを充填するために、化学的気相成長法によりバリア層106上にポリシリコン層が形成され、;次に、トレンチ内にのみポリシリコン層を残すようにバリア層106が露出されるまで、バック−エッチングプロセスにおいて、マスクとしてのバリア層106を使用し、ポリシリコン層がエッチングされる。
【0028】
本実施形態において、バック−エッチングプロセスが、Cl2のガスを使用するドライエッチングである。
【0029】
図10を参照すると、トレンチゲート114の一部を露出させるために、すなわち、トレンチゲート114の表面が、n−−型エピタキシャル層102の表面よりも、高くなるように、バリア層106及び酸化物層104が除去され、ここで、バリア層106及び酸化物層104が、ウェットエッチング法により除去される。
【0030】
図11に図示されているように、拡散層115を形成するために、トレンチゲート114をマスクとして使用し、P−型イオンが、n−−型エピタキシャル層102内に注入される。拡散層115が、チャンネル領域を形成するために使用される。
【0031】
本実施形態において、P−型イオンが、ホウ素イオンまたはフッ化ホウ素イオンであることが可能であり、拡散層115の形成の間に、ホウ素イオンが注入される場合、1μm〜2μmの厚さを有する拡散層115を形成するために、ホウ素イオンの量が、1E13/cm2〜3E13/cm2の範囲であり、ホウ素イオンのエネルギーが、70KeV〜100KeVの範囲である。
【0032】
図12を参照すると、スピン−コーティング法により、拡散層115上に、第二フォトレジスト層116が形成され、それ上にソース/ドレインの配置を定義するために、露出及び現像プロセスに晒され、;次に、ソース/ドレイン118を形成するために、第二フォトレジスト層116をマスクとして使用し、ソース/ドレインの配置に基づき、トレンチゲート114の両側の拡散層115内に、N−型イオン117が注入される。
【0033】
本実施形態において、N−型イオンが、ヒ素イオンまたはリンイオンであることが可能であり、ソース/ドレイン118の形成において、ヒ素イオンが注入される場合、0.3μmの厚さを有するソース/ドレイン118を形成するために、ヒ素イオンの量が、1E16/cm2〜5E16/cm2の範囲であり、ヒ素イオンのエネルギーが、70KeV〜130KeVの範囲である。
【0034】
次に、イオンを均一に拡散させるために、アニーリングプロセスが実施される。
【0035】
図13に図示されているように、アッシング法またはウェットエッチング法により、第二フォトレジスト層が、除去される。
【0036】
さらに図13を参照すると、拡散層115の表面よりも高いトレンチゲート114の部分の両側に、側壁120が形成される。具体的には、低−圧化学的気相成長法により、拡散層115の表面よりも高いトレンチゲート114の部分の周囲であって、拡散層115上に、酸化物層が形成され、該酸化物層が、二酸化シリサイド、酸化シリコン及び窒化シリコンの組み合わせ、または酸化シリコン−窒化シリコン−酸化シリコン(ONO)により構成され、;反応性イオン異方性エッチング法により、酸化物層がエッチングされる。
【0037】
図14に図示されているように、拡散層115及びトレンチゲート114上に、80Å〜350Åの厚さを有するチタンシリサイドの金属シリサイド層が、形成される。具体的には、化学的気相成長法により、拡散層115、側壁120及びトレンチゲート114上に、チタンの金属層が形成され、次に、拡散層115、側壁120及びトレンチゲート114において、シリコンと結合されるように熱処理に晒され、金属シリサイド層、すなわち、チタンシリサイド層を形成し;ウェットエッチング法によって、側壁120上の金属シリサイド層が除去され、ゲートとソース/ドレインとの間の接続を自動的に断ち、これによって、オーミック接触プロセスを形成する。
【0038】
本発明は、その好ましい実施形態において、上記において開示されたが、本発明は、それに制限されない。本発明の精神及び範囲から逸脱することなく、当業者は、様々な変更及び修正を行うことが可能であり、従って、本発明の範囲は、添付の特許請求の範囲の請求項のように定義されるべきである。
【符号の説明】
【0039】
100 半導体基板
101 シリコン基板
102 エピタキシャル層
112 ゲート酸化物層
114 トレンチゲート
115 拡散層
118 ソース/ドレイン
120 側壁
【技術分野】
【0001】
本発明は、半導体部品を製造する分野に関し、特に、トレンチDMOSトランジスタの製造方法に関する。
【背景技術】
【0002】
DMOS(二重拡散MOS)トランジスタは、トランジスタ領域が拡散を通して形成されるMOSFET(金属−酸化物−半導体電界効果トランジスタ)型である。典型的には、DMOSトランジスタが、パワー集積回路用途に高−電圧回路を提供するためのパワートランジスタとして機能する。低い順電圧降下が要求される場合、DMOSトランジスタが、単位面積あたりの大きな電流を提供する。
【0003】
特定のタイプのDMOSトランジスタが、トレンチDMOSトランジスタであり、チャンネルが、ソースからドレインに延在するトレンチの内壁上に現れ、ゲートが、トレンチ内に形成される。トレンチDMOSが、アナログ回路及びドライバに広く適用されており、特に、高−電圧及び大−電流駆動のその特性のため、高−電圧電力部に適用されている(ドレイン端部が高電圧を受けることを可能にするように、デバイスが、構造化され、特大のW/L(デバイスチャンネルの長さに対する幅の比)を小さな領域内で達成するように高度に集積される)。
【0004】
例えば、特許文献1においてDMOSトランジスタを形成する典型的な方法が開示されているように、図1を参照すると、高−濃度n+−型シリコン基板10上に、被覆層12が、低−濃度n−−型半導体材料から形成され、これによって、半導体基板を形成する。。すなわち、同じ導電型の不純物イオンが、高−濃度基板10及び低−濃度被覆層12内に拡散され、その両方で、半導体基板が構成される。シリコン基板10と異なる導電型の不純物イオンが、半導体基板の被覆層12内に注入され、後続のプロセスにおいて製造されるトレンチDMOSトランジスタの本体層に必要であるP−型拡散層14を形成する。
【0005】
図2に図示されているように、定義された配置(layout)において誘電膜である酸化シリコン膜(図示しない)が、拡散層14上に形成され、高−濃度ソース不純物注入層16を形成するために、イオン注入プロセスが、ソースの形成に必要なマスクとしての酸化シリコン膜の配置を使用して実施される。
【0006】
次に、図3に図示されているように、酸化シリコンの格子が除去され、次に、定義された配置の酸化シリコン膜(図示しない)が、拡散膜14上に形成され、これによって、2つの対称なトレンチ領域を形成する。垂直な側壁を有する2つのトレンチ15a及び15bが、反応性イオンビームエッチングまたは他の種のエッチングによって定義される。2つのトレンチ15a及び15bが、下部層12の部分までエッチングされた半導体基板と同じ深さであり、2つのトレンチ15a及び15bの間に形成された不純物注入層16が、ソースと直接的に接続される。酸化プロセスにおいて、2つのトレンチ15a及び15bの底部及び側壁の表面上に、ゲート酸化膜18が、各々、形成される。
【0007】
図4に図示されているように、ポリシリコンが、ゲート酸化膜18上に形成されつつ、トレンチ15a及び15bが、ポリシリコンで充填され、これによって、ゲートポリシリコン膜20を形成する。後続の金属配線プロセスにおいて、各トレンチ15a及び15b内に形成されたポリシリコン膜20a及び20bが、ゲートと接続され、ソース不純物注入層16が、ソースと接続され、半導体基板が、コレクターと接続される。
【0008】
フォトリソグラフィまたはエッチングプロセスが約5回実施されなければならないDMOSトランジスタの従来の形成方法は、複雑であり、コストが高く、効率が低く、製造に時間を要する。さらに、デバイスが、自己整合プロセスを伴わず、かなりのエラーを含みつつオーバーレイされうる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】中国特許出願公開第96108636号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の一つの目的は、低コストで、効率的に、トレンチDMOSトランジスタを製造する方法を提供することである。
【課題を解決するための手段】
【0011】
この課題に対処するために、本発明が、トレンチDMOSトランジスタの製造方法を提供し、:半導体基板上に連続してフォトリソグラフィの配置で、酸化物層及びバリア層を形成するステップと、;トレンチを定義するために、バリア層をマスクとして用いて、酸化物層及び半導体基板をエッチングするステップと、;トレンチの内側にゲート酸化物層を形成するステップと、;バリア層上にポリシリコン層を形成し、ポリシリコン層でトレンチを充填するステップと、;トレンチゲートを形成するようにポリシリコン層を除去するために、バリア層マスクを用いてポリシリコン層をエッチングバックするステップと、;バリア層及び酸化物層を除去するステップと、;拡散層を形成するために、トレンチゲートの両側の半導体基板内にイオンを注入するステップと、;拡散層上をフォトレジスト層で覆い、それ上にソース/ドレイン配置を定義するステップと、;ソース/ドレインを形成するために、フォトレジスト層マスクを用いて、ソース/ドレイン配置に基づき、拡散層内にイオンを注入するステップと、;フォトレジスト層を除去した後で、トレンチゲートの両側に側壁を形成するステップと、;拡散層及びトレンチゲート上に金属シリサイド層を形成するステップと、を含む。
【0012】
実施形態において、半導体基板が、N−型シリコン基板及びそれ上に配置されたN−型エピタキシャル層を備える。トレンチが、N−型エピタキシャル層内に位置する。
【0013】
任意に、熱酸化または化学的気相成長法または物理的気相成長法によって、酸化物層が形成される。酸化物層が、250Å〜350Åの厚さを有する二酸化シリコンから構成される。
【0014】
任意に、化学的気相成長法または物理的気相成長法によって、バリア層が形成される。バリア層が、2500Å〜3500Åの厚さを有する窒化シリコンから構成される。
【0015】
任意に、熱酸化または高速アニーリング酸化により、ゲート酸化物層が形成される。ゲート酸化物層が、300Å〜1000Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンから構成される。
【0016】
任意に、拡散層の形成の間、P−型イオンが、半導体基板内に注入される。P−型イオンが、70KeV〜100KeVのエネルギーを有し、1E13/cm2〜3E13/cm2の量で注入されたホウ素イオンである。
【0017】
任意に、ソース/ドレインの形成の間、N−型イオンが、拡散層内に注入される。N−型イオンが、70KeV〜130KeVのエネルギーを有し、1E16/cm2〜5E16/cm2の量で注入されたヒ素イオンである。
【発明の効果】
【0018】
本発明は、従来技術よりも優れた次の利点を提供する:フォトリソグラフィプロセスが2回のみ実施されるため、本トランジスタの製造ステップが、低減されることが可能であり、従って、結果として、低コスト及び改善された製造効率をもたらす。
【図面の簡単な説明】
【0019】
【図1】従来のDMOSトランジスタの製造方法の略図を示す。
【図2】従来のDMOSトランジスタの製造方法の略図を示す。
【図3】従来のDMOSトランジスタの製造方法の略図を示す。
【図4】従来のDMOSトランジスタの製造方法の略図を示す。
【図5】本発明によるDMOSトランジスタの製造方法の実施形態のフローチャートを示す。
【図6】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図7】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図8】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図9】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図10】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図11】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図12】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図13】本発明によるDMOSトランジスタの製造方法の略図を示す。
【図14】本発明によるDMOSトランジスタの製造方法の略図を示す。
【発明を実施するための形態】
【0020】
図5は、本発明によるDMOSトランジスタの製造方法の実施形態のフローチャートを示し、ステップS11が、半導体基板上に連続してフォトリソグラフィの配置でバリア層及び酸化物層を形成するように実施され、;ステップS12が、トレンチを形成するためにマスクとしてのバリア層を使用し、半導体基板及び酸化物層をエッチングするように実施され、;ステップS13が、トレンチの内壁上にゲート酸化物層を形成するように実施され、;ステップS14が、ポリシリコン層でトレンチを充填するためにバリア層上にポリシリコン層を形成するように実施され、;ステップS15が、バリア層上のポリシリコン層を除去し、トレンチゲートを形成するために、マスクとしてバリア層を使用してポリシリコン層をエッチバックするように実施され、;ステップS16が、バリア層及び酸化物層を除去するように実施され、;ステップS17が、拡散層を形成するためにトレンチゲートの両側の半導体基板内にイオンを注入するように実施され、;ステップS18が、拡散層上にフォトレジスト層を形成し、ソース/ドレインパターンを定義するように実施され、;ステップS19が、ソース/ドレインを形成するために、マスクとしてフォトレジスト層を使用し、ソース/ドレインパターン内の拡散層内にイオンを注入するように実施され、;ステップS20が、フォトレジスト層を除去した後、トレンチゲートの両側に側壁を形成するように実施され、;及び、ステップS21が、拡散層及びトレンチゲート上に金属シリサイド層を形成するように実施される。
【0021】
本発明によると、フォトリソグラフィプロセスが2回のみ実施されるため、デバイスを製造するプロセスステップ数が低減されることが可能であり、従って、結果として、低コスト及び改善された製造効率がもたらされる。
【0022】
本発明の実施形態が、図面を参照しつつ、以下において詳述される。
【0023】
図6から図14は、本発明によるDMOSトランジスタの製造方法の略図を示す。図6に図示されているように、高−濃度n+−型シリコン基板101が、準備され、;シリコン基板101のそれと同じ導電型のエピタキシャル層102が、高−濃度n+−型シリコン基板101上に形成され、ここで、エピタキシャル層102内に、低−濃度n−−型イオンがドープされる。同じ導電型の不純物イオンが、n+−型シリコン基板101及びn−−型エピタキシャル層102内に拡散され、半導体基板100を構成する。
【0024】
さらに図6を参照すると、熱酸化法または化学的気相成長法または物理的気相成長法によって、250Å〜350Åの厚さを有する二酸化シリコンの酸化物層104が、n−−型エピタキシャル層102上に形成され、;化学的気相成長法または物理的気相成長法によって、2500Å〜3500Åの厚さを有する窒化シリコンのバリア層106が、酸化物層104上に形成され、下部膜層を、後続のエッチングプロセスにおける損傷から保護する。スピン−コーティング法により、第一フォトレジスト層108が、バリア層106上に形成され、それ上にトレンチフォトリソグラフィの配置を定義するように露出及び現像プロセスに晒される。次に、酸化物層104が露出され、トレンチ開口を形成するまで、マスクとして第一フォトレジスト層108を使用し、バリア層106が、トレンチの配置にエッチングされ、ここで、1:15の流量比のC4F8及びCOのガスを使用し、バリア層106が、ドライエッチング法によってエッチングされる。
【0025】
図7に図示されているように、アッシング法またはウェットエッチング法により、第一フォトレジスト層が除去され、;トレンチ110を形成するために、マスクとしてのバリア106を使用し、トレンチ開口内で、酸化物層104及びn−−型エピタキシャル層102がエッチングされ、ここで、1:10:1.5の流量比のCl2、HBr及びCF4のガスを使用し、ドライエッチング法により、酸化物層104及びn−−型エピタキシャル層102がエッチングされる。
【0026】
図8を参照すると、熱酸化法または高速アニーリング酸化法により、300Å〜1000Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンのゲート酸化物層112が、トレンチ100の内壁上に成長される。
【0027】
図9に図示されているように、トレンチゲート114を形成するために、トレンチが、ポリシリコン層で充填される。具体的には、第一に、ポリシリコン層でトレンチを充填するために、化学的気相成長法によりバリア層106上にポリシリコン層が形成され、;次に、トレンチ内にのみポリシリコン層を残すようにバリア層106が露出されるまで、バック−エッチングプロセスにおいて、マスクとしてのバリア層106を使用し、ポリシリコン層がエッチングされる。
【0028】
本実施形態において、バック−エッチングプロセスが、Cl2のガスを使用するドライエッチングである。
【0029】
図10を参照すると、トレンチゲート114の一部を露出させるために、すなわち、トレンチゲート114の表面が、n−−型エピタキシャル層102の表面よりも、高くなるように、バリア層106及び酸化物層104が除去され、ここで、バリア層106及び酸化物層104が、ウェットエッチング法により除去される。
【0030】
図11に図示されているように、拡散層115を形成するために、トレンチゲート114をマスクとして使用し、P−型イオンが、n−−型エピタキシャル層102内に注入される。拡散層115が、チャンネル領域を形成するために使用される。
【0031】
本実施形態において、P−型イオンが、ホウ素イオンまたはフッ化ホウ素イオンであることが可能であり、拡散層115の形成の間に、ホウ素イオンが注入される場合、1μm〜2μmの厚さを有する拡散層115を形成するために、ホウ素イオンの量が、1E13/cm2〜3E13/cm2の範囲であり、ホウ素イオンのエネルギーが、70KeV〜100KeVの範囲である。
【0032】
図12を参照すると、スピン−コーティング法により、拡散層115上に、第二フォトレジスト層116が形成され、それ上にソース/ドレインの配置を定義するために、露出及び現像プロセスに晒され、;次に、ソース/ドレイン118を形成するために、第二フォトレジスト層116をマスクとして使用し、ソース/ドレインの配置に基づき、トレンチゲート114の両側の拡散層115内に、N−型イオン117が注入される。
【0033】
本実施形態において、N−型イオンが、ヒ素イオンまたはリンイオンであることが可能であり、ソース/ドレイン118の形成において、ヒ素イオンが注入される場合、0.3μmの厚さを有するソース/ドレイン118を形成するために、ヒ素イオンの量が、1E16/cm2〜5E16/cm2の範囲であり、ヒ素イオンのエネルギーが、70KeV〜130KeVの範囲である。
【0034】
次に、イオンを均一に拡散させるために、アニーリングプロセスが実施される。
【0035】
図13に図示されているように、アッシング法またはウェットエッチング法により、第二フォトレジスト層が、除去される。
【0036】
さらに図13を参照すると、拡散層115の表面よりも高いトレンチゲート114の部分の両側に、側壁120が形成される。具体的には、低−圧化学的気相成長法により、拡散層115の表面よりも高いトレンチゲート114の部分の周囲であって、拡散層115上に、酸化物層が形成され、該酸化物層が、二酸化シリサイド、酸化シリコン及び窒化シリコンの組み合わせ、または酸化シリコン−窒化シリコン−酸化シリコン(ONO)により構成され、;反応性イオン異方性エッチング法により、酸化物層がエッチングされる。
【0037】
図14に図示されているように、拡散層115及びトレンチゲート114上に、80Å〜350Åの厚さを有するチタンシリサイドの金属シリサイド層が、形成される。具体的には、化学的気相成長法により、拡散層115、側壁120及びトレンチゲート114上に、チタンの金属層が形成され、次に、拡散層115、側壁120及びトレンチゲート114において、シリコンと結合されるように熱処理に晒され、金属シリサイド層、すなわち、チタンシリサイド層を形成し;ウェットエッチング法によって、側壁120上の金属シリサイド層が除去され、ゲートとソース/ドレインとの間の接続を自動的に断ち、これによって、オーミック接触プロセスを形成する。
【0038】
本発明は、その好ましい実施形態において、上記において開示されたが、本発明は、それに制限されない。本発明の精神及び範囲から逸脱することなく、当業者は、様々な変更及び修正を行うことが可能であり、従って、本発明の範囲は、添付の特許請求の範囲の請求項のように定義されるべきである。
【符号の説明】
【0039】
100 半導体基板
101 シリコン基板
102 エピタキシャル層
112 ゲート酸化物層
114 トレンチゲート
115 拡散層
118 ソース/ドレイン
120 側壁
【特許請求の範囲】
【請求項1】
半導体基板上に連続してフォトリソグラフィの配置で、酸化物層及びバリア層を形成するステップと、
トレンチを定義するために、前記バリア層をマスクとして用いて、前記酸化物層及び前記半導体基板をエッチングするステップと、
前記トレンチの内壁にゲート酸化物層を形成するステップと、
トレンチゲートを形成するために、ポリシリコンで前記トレンチを充填するステップと、
前記バリア層及び前記酸化物層を除去するステップと、
拡散層を形成するために、前記トレンチゲートの両側の前記半導体基板内にイオンを注入するステップと、
前記拡散層上をフォトレジスト層で覆い、その上にソース/ドレイン配置を定義するステップと、
ソース/ドレインを形成するために、前記フォトレジスト層マスクを用いて、前記ソース/ドレイン配置に基づき、前記拡散層内にイオンを注入するステップと、
前記フォトレジスト層を除去した後で、前記トレンチゲートの両側に側壁を形成するステップと、
前記拡散層及び前記トレンチゲート上に金属シリサイド層を形成するステップと、
を含むことを特徴とするトレンチDMOSトランジスタの製造方法。
【請求項2】
前記半導体基板が、N−型シリコン基板と、その上に配置されるN−型エピタキシャル層と、を備え、
前記トレンチゲートを形成するステップにおいて、第一に、前記バリア層上にポリシリコン層を形成し、前記バリア層マスクを用いて前記ポリシリコン層をエッチバックし、前記バリア層上の前記ポリシリコン層を除去することを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項3】
前記トレンチが、前記N−型エピタキシャル層内に位置することを特徴とする請求項2に記載のトレンチDMOSトランジスタの製造方法。
【請求項4】
熱酸化または化学的気相成長法または物理的気相成長法によって、前記酸化物層が形成されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項5】
前記酸化物層が、250Å〜350Åの厚さを有する二酸化シリコンから構成されることを特徴とする請求項4に記載のトレンチDMOSトランジスタの製造方法。
【請求項6】
化学的気相成長法または物理的気相成長法によって、前記バリア層が形成されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項7】
前記バリア層が、2500Å〜3500Åの厚さを有する窒化シリコンから構成されることを特徴とする請求項6に記載のトレンチDMOSトランジスタの製造方法。
【請求項8】
熱酸化または高速アニーリング酸化によって、前記ゲート酸化物層が形成されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項9】
前記ゲート酸化物層が、300Å〜1000Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンから構成されることを特徴とする請求項8に記載のトレンチDMOSトランジスタの製造方法。
【請求項10】
前記拡散層の形成の間、P−型イオンが、前記半導体基板内に注入されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項11】
P−型イオンが、70KeV〜100KeVのエネルギーを有し、1E13/cm2〜3E13/cm2の量で注入されるホウ素イオンであることを特徴とする請求項10に記載のトレンチDMOSトランジスタの製造方法。
【請求項12】
前記ソース/ドレインの形成の間、N−型イオンが、前記拡散層内に注入されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項13】
N−型イオンが、70KeV〜130KeVのエネルギーを有し、1E16/cm2〜5E16/cm2の量で注入されるヒ素イオンであることを特徴とする請求項12に記載のトレンチDMOSトランジスタの製造方法。
【請求項1】
半導体基板上に連続してフォトリソグラフィの配置で、酸化物層及びバリア層を形成するステップと、
トレンチを定義するために、前記バリア層をマスクとして用いて、前記酸化物層及び前記半導体基板をエッチングするステップと、
前記トレンチの内壁にゲート酸化物層を形成するステップと、
トレンチゲートを形成するために、ポリシリコンで前記トレンチを充填するステップと、
前記バリア層及び前記酸化物層を除去するステップと、
拡散層を形成するために、前記トレンチゲートの両側の前記半導体基板内にイオンを注入するステップと、
前記拡散層上をフォトレジスト層で覆い、その上にソース/ドレイン配置を定義するステップと、
ソース/ドレインを形成するために、前記フォトレジスト層マスクを用いて、前記ソース/ドレイン配置に基づき、前記拡散層内にイオンを注入するステップと、
前記フォトレジスト層を除去した後で、前記トレンチゲートの両側に側壁を形成するステップと、
前記拡散層及び前記トレンチゲート上に金属シリサイド層を形成するステップと、
を含むことを特徴とするトレンチDMOSトランジスタの製造方法。
【請求項2】
前記半導体基板が、N−型シリコン基板と、その上に配置されるN−型エピタキシャル層と、を備え、
前記トレンチゲートを形成するステップにおいて、第一に、前記バリア層上にポリシリコン層を形成し、前記バリア層マスクを用いて前記ポリシリコン層をエッチバックし、前記バリア層上の前記ポリシリコン層を除去することを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項3】
前記トレンチが、前記N−型エピタキシャル層内に位置することを特徴とする請求項2に記載のトレンチDMOSトランジスタの製造方法。
【請求項4】
熱酸化または化学的気相成長法または物理的気相成長法によって、前記酸化物層が形成されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項5】
前記酸化物層が、250Å〜350Åの厚さを有する二酸化シリコンから構成されることを特徴とする請求項4に記載のトレンチDMOSトランジスタの製造方法。
【請求項6】
化学的気相成長法または物理的気相成長法によって、前記バリア層が形成されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項7】
前記バリア層が、2500Å〜3500Åの厚さを有する窒化シリコンから構成されることを特徴とする請求項6に記載のトレンチDMOSトランジスタの製造方法。
【請求項8】
熱酸化または高速アニーリング酸化によって、前記ゲート酸化物層が形成されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項9】
前記ゲート酸化物層が、300Å〜1000Åの厚さを有する二酸化シリコンまたは窒素−含有二酸化シリコンから構成されることを特徴とする請求項8に記載のトレンチDMOSトランジスタの製造方法。
【請求項10】
前記拡散層の形成の間、P−型イオンが、前記半導体基板内に注入されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項11】
P−型イオンが、70KeV〜100KeVのエネルギーを有し、1E13/cm2〜3E13/cm2の量で注入されるホウ素イオンであることを特徴とする請求項10に記載のトレンチDMOSトランジスタの製造方法。
【請求項12】
前記ソース/ドレインの形成の間、N−型イオンが、前記拡散層内に注入されることを特徴とする請求項1に記載のトレンチDMOSトランジスタの製造方法。
【請求項13】
N−型イオンが、70KeV〜130KeVのエネルギーを有し、1E16/cm2〜5E16/cm2の量で注入されるヒ素イオンであることを特徴とする請求項12に記載のトレンチDMOSトランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公表番号】特表2013−505589(P2013−505589A)
【公表日】平成25年2月14日(2013.2.14)
【国際特許分類】
【出願番号】特願2012−530119(P2012−530119)
【出願日】平成22年9月26日(2010.9.26)
【国際出願番号】PCT/CN2010/077318
【国際公開番号】WO2011/035727
【国際公開日】平成23年3月31日(2011.3.31)
【出願人】(512073806)シーエスエムシー・テクノロジーズ・エフエービー1・カンパニー・リミテッド (1)
【出願人】(512073817)シーエスエムシー・テクノロジーズ・エフエービー2・カンパニー・リミテッド (1)
【Fターム(参考)】
【公表日】平成25年2月14日(2013.2.14)
【国際特許分類】
【出願日】平成22年9月26日(2010.9.26)
【国際出願番号】PCT/CN2010/077318
【国際公開番号】WO2011/035727
【国際公開日】平成23年3月31日(2011.3.31)
【出願人】(512073806)シーエスエムシー・テクノロジーズ・エフエービー1・カンパニー・リミテッド (1)
【出願人】(512073817)シーエスエムシー・テクノロジーズ・エフエービー2・カンパニー・リミテッド (1)
【Fターム(参考)】
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