【課題】低いオン抵抗を有するドリフト経路／ドリフト領域を有する、パワー半導体素子を提供する。
【解決手段】半導体基材内に第１の伝導型のドリフト領域２と、半導体基材内にドリフト領域２に隣接して配置され半導体材料からなるドリフト制御領域３と、ドリフト領域２とドリフト制御領域３の間に配置された蓄積誘電体４と、基材領域８と、基材領域８から分離され蓄積誘電体４に隣接するドレイン領域５と、基材領域８によりドリフト領域２から分離されるソース領域９と、ゲート誘電体１６により半導体基材から絶縁されソース領域９からドリフト領域２に到るまで基材領域８に隣接して伸びたゲート電極１５と、ドレイン領域５と接したドレイン電極１１と、ドレイン領域５と相補的にドープされた半導体領域２７とを含み、半導体領域２７はドレイン電極１１とドリフト領域２の間に配置されドレイン電極１１に隣接する。

【特許請求の範囲】
【請求項１】
半導体基材（１００）を有するＭＯＳトランジスタであって、
上記半導体基材（１００）内にて、第１の伝導型のドリフト領域（２）と、
上記半導体基材（１００）内にて、上記ドリフト領域（２）に対し、少なくとも部分的に隣り合って配置され、半導体材料からなるドリフト制御領域（３）と、
上記ドリフト領域（２）と上記ドリフト制御領域（３）との間に配置された蓄積誘電体（４）と、
基材領域（８）と、
上記基材領域（８）から分離され、上記蓄積誘電体（４）に隣り合うドレイン領域（５）と、
上記基材領域（８）によって上記ドリフト領域（２）から分離されるソース領域（９）と、
ゲート誘電体（１６）によって半導体基材（１００）から絶縁され、かつ、上記ソース領域（９）から上記ドリフト領域（２）に到るまで、上記基材領域（８；２１２）に隣り合って伸びているゲート電極（１５）と、
上記ドレイン領域（５）と接触しているドレイン電極（１１）と、
上記ドレイン領域（５）に対して相補的にドープされた半導体領域（２７）とを含み、 上記半導体領域（２７）は、上記ドレイン電極（１１）および上記ドリフト領域（２）の間に配置され、上記ドレイン電極（１１）に隣り合っていることを特徴とするＭＯＳトランジスタ。
【請求項２】
上記ドレイン領域（５）に対して相補的にドープされた半導体領域（２７）は、上記ドレイン領域（５）および上記ドリフト領域（２）の間に配置されている請求項１に記載のＭＯＳトランジスタ。
【請求項３】
上記ドリフト領域（２）と同じ伝導型の、上記ドリフト領域（２）よりも高濃度にドープされ、上記ドリフト領域（２）および上記半導体領域（２７）の間に配置されたフィールド停止領域（２８）を含み、
上記フィールド停止領域（２８）は、上記２つの各蓄積誘電体（４）の間にて、上記ドリフト領域（２）の幅の方向に伸びている請求項２に記載のＭＯＳトランジスタ。
【請求項４】
上記ドレイン領域（５）および上記半導体領域（２７）は、上記ドリフト領域（２）に隣り合っている請求項１に記載のＭＯＳトランジスタ。
【請求項５】
上記ドリフト領域（２）と同じ伝導型の、上記ドリフト領域（２）よりも高濃度にドープされ、上記ドリフト領域（２）および上記半導体領域（２７）の間に配置されたフィールド停止領域（２８）を含み、
上記フィールド停止領域（２８）は、上記２つの各蓄積誘電体（４）の間にて、上記ドリフト領域（２）の幅の方向に伸びている請求項４に記載のＭＯＳトランジスタ。
【請求項６】
上記ドリフト領域（２）と同じ伝導型の、上記ドリフト領域（２）よりも高濃度にドープされ、上記ドリフト領域（２）および上記半導体領域（２７）の間に配置されたフィールド停止領域（２８）を含み、
上記半導体領域（２７）は、上記２つの各蓄積誘電体（４）の間にて、上記ドリフト領域（２）の幅の方向に伸びている請求項１に記載のＭＯＳトランジスタ。
【請求項７】
上記ドリフト制御領域（３）および上記基材領域（８）の間に接続された容量性素子（５０）を含み、さらに、
上記ドリフト制御領域（３）を上記基材領域（８）に介在して接続する整流素子と、
および／または、上記ドリフト制御領域（３）を上記基材領域（８）に介在して接続する接続領域（３３，３４）とを含み、
上記接続領域（３３，３４）は、上記ドリフト制御領域（３）と同じ伝導型、または、上記ドリフト制御領域（３）に対して相補的な伝導型である請求項１ないし６の何れか１項に記載のＭＯＳトランジスタ。
【請求項８】
上記ドリフト制御領域（３）の接続電極（１９）を含み、
上記接続電極（１９）は、駆動電位の印加のためのものである請求項１ないし７の何れか１項に記載のＭＯＳトランジスタ。
【請求項９】
上記接続領域（３３，３４）は、上記ドリフト制御領域（３）および上記接続電極（１９）の間に配置されている請求項８に記載のＭＯＳトランジスタ。
【請求項１０】
上記ドリフト制御領域（３）は、上記ドリフト領域（２）と同一の伝導型である請求項１ないし９の何れか１項に記載のＭＯＳトランジスタ。
【請求項１１】
上記ドリフト制御領域（３）は、上記ドリフト領域（２）の伝導型に対し、相補的な伝導型である請求項１ないし９の何れか１項に記載のＭＯＳトランジスタ。
【請求項１２】
上記ドリフト制御領域（３）は、上記ドレイン領域（５）に対して、整流素子（４３）を介して接続されている請求項１ないし１１の何れか１項に記載のＭＯＳトランジスタ。
【請求項１３】
上記ドリフト制御領域（３）は、上記ドリフト制御領域（３）と同一の伝導型であり、かつ、上記ドリフト制御領域（３）より高い濃度にてドープされた接続領域を介して、上記整流素子（４３）に対し接続されている請求項１２に記載のＭＯＳトランジスタ。
【請求項１４】
上記基材領域（８）および上記ソース領域（９）を、互いに接続するソース電極（１３）と、
上記基材領域（８）と同一の伝導型であり、かつ、上記基材領域（８）より高いドープ濃度を有する半導体領域（１７）と、
上記ソース電極（１３）に接続されている容量性素子（５０）とを含む請求項７ないし１３の何れか１項に記載のＭＯＳトランジスタ。
【請求項１５】
上記ドリフト制御領域（３）を、上記ゲート電極（１５）に介在して接続する整流素子（４２）を含む請求項１ないし１４の何れか１項に記載のＭＯＳトランジスタ。
【請求項１６】
上記ソース領域（９）、上記ドリフト領域（２）および上記ドレイン領域（５）は、互いに同一の伝導型であり、かつ、上記基材領域（８）に対して相補的な伝導型である請求項１ないし１５の何れか１項に記載のＭＯＳトランジスタ。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７Ａ】

【図１７Ｂ】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３Ａ】

【図２３Ｂ】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８Ａ】

【図４８Ｂ】

【図４８Ｃ】

【図４８Ｄ】

【図４９Ａ】

【図４９Ｂ】

【図５０Ａ】

【図５０Ｂ】

【図５１】

【図５２】

【図５３Ａ】

【図５３Ｂ】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【図６６】

【図６７】

【図６８】

【図６９】

【図７０】

【図７１】

【図７２】

【図７３】

【図７４】

【図７５】

【図７６】

【図７７】

【図７８】

【図７９】

【図８０】

【図８１】

【図８２】

【図８３】

【図８４】

【図８５】

【図８６】

【図８７】

【図８８】

【図８９】

【図９０】

【図９１】

【図９２】

【図９３】

【図９４】

【図９５】

【図９６】

【図９７】

【図９８】

【図９９】

【図１００】

【図１０１】

【図１０２】

【図１０３】

【図１０４】

【図１０５】

【図１０６Ａ】

【図１０６Ｂ】

【図１０６Ｃ】

【図１０６Ｄ】

【図１０６Ｅ】

【図１０７Ａ】

【図１０７Ｂ】

【図１０７Ｃ】

【図１０７Ｄ】

【図１０８Ａ】

【図１０８Ｂ】

【図１０８Ｃ】

【図１０８Ｄ】

【図１０８Ｅ】

【図１０８Ｆ】

【図１０９】

【図１１０】

【図１１１Ａ】

【図１１１Ｂ】

【図１１１Ｃ】

【図１１１Ｄ】

【図１１２】

【図１１３】

【図１１４Ａ】

【図１１４Ｂ】

【図１１４Ｃ】

【図１１４Ｄ】

【図１１５】

【図１１６】

【図１１７】

【図１１８Ａ】

【図１１８Ｂ】

【図１１９】

【図１２０】

【図１２１】

【図１２２】

【図１２３】

【図１２４】

【図１２５】

【図１２６】

【図１２７Ａ】

【図１２７Ｂ】

【図１２７Ｃ】

【図１２８Ａ】

【図１２８Ｂ】

【図１２８Ｃ】

【図１２９Ａ】

【図１２９Ｂ】

【図１２９Ｃ】

【図１３０】

【図１３１】

【図１３２Ａ】

【図１３２Ｂ】

【図１３２Ｃ】

【図１３２Ｄ】

【図１３２Ｅ】

【図１３２Ｆ】

【図１３２Ｇ】

【図１３３】

【図１３４Ａ】

【図１３４Ｂ】

【図１３４Ｃ】

【図１３４Ｄ】

【図１３４Ｅ】

【図１３５Ａ】

【図１３５Ｂ】

【図１３５Ｃ】

【図１３６Ａ】

【図１３６Ｂ】

【図１３６Ｃ】

【図１３６Ｄ】

【図１３７Ａ】

【図１３７Ｂ】

【図１３７Ｃ】

【図１３７Ｄ】

【図１３７Ｅ】

【図１３７Ｆ】

【図１３８Ａ】

【図１３８Ｂ】

【図１３９】

【図１４０】

【図１４１】

【図１４２Ａ】

【図１４２Ｂ】

【図１４３Ａ】

【図１４３Ｂ】

【図１４４】

【図１４５】

【公開番号】特開２０１２−１８２４６３（Ｐ２０１２−１８２４６３Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１２−８５８４６（Ｐ２０１２−８５８４６）
【出願日】平成２４年４月４日（２０１２．４．４）
【分割の表示】特願２００８−５２３２４５（Ｐ２００８−５２３２４５）の分割
【原出願日】平成１８年７月２７日（２００６．７．２７）
【出願人】（５０６２３６３５８）インフィネオン　テクノロジーズ　オーストリア　アクチエンゲゼルシャフト (27)
【Ｆターム（参考）】