レベルシフト回路、スイッチング素子駆動回路及びインバータ装置
【課題】レベルシフト回路のｄｖ／ｄｔ等に起因するコモンモードノイズによる誤判定を抑制し、ロバスト性の高いスイッチング素子駆動回路及びインバータ装置を提供する。
【解決手段】レベルシフト回路のオフセットが設けられたセット用負荷の信号レベルとリセット用負荷との信号レベルとを比較し、セット用負荷のレベルがリセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出する
【解決手段】レベルシフト回路のオフセットが設けられたセット用負荷の信号レベルとリセット用負荷との信号レベルとを比較し、セット用負荷のレベルがリセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出する
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に用いられるレベルシフト回路、半導体スイッチング素子の駆動回路及びインバータ装置などの電力変換装置に関する。
【背景技術】
【０００２】
インバータなどの電力変換装置において、負荷を駆動するための電力用スイッチング素子は、主電源端子間に直列に接続されている。低い側の電力用スイッチング素子（以下、下アームスイッチング素子と称す）と、高い側の電力用スイッチング素子（以下、上アームスイッチング素子と称す）との中点が負荷に接続されている。このような装置においては、上アームスイッチング素子の基準電位は、電位的に浮動の状態で駆動される。このため、上アームスイッチング素子の駆動制御は、下アームスイッチング素子の基準電位側からレベルシフトと呼ばれる回路により伝達される。
【０００３】
図７に、特許文献１で示された従来技術のスイッチング素子駆動回路のレベルシフト部を示す。下アームから電流変換され伝達された、セットパルス信号及びリセットパルス信号は、セット抵抗９Ｒ１及びリセット抵抗９Ｒ２で電圧変換され、インバータゲート９３７、９３８を介してＲＳフリップフロップ９３１に伝達される。また、上アーム基準電位の電圧変動（ｄｖ／ｄｔ）などにより、前記インバータゲート９３７，９３８が同相モードで誤動作した場合に後段のＲＳフリップフロップ９３１に誤信号の伝達を阻止するためにマスク信号回路９４０の出力との論理をとることで実現している。
【０００４】
特許文献１によれば、同相モードによる誤動作を回避するために、マスク信号回路９４０の入力信号レベルをセット抵抗９Ｒ１及びリセット抵抗９Ｒ２より電位差ΔＶ低くすることにより、マスク信号回路側のインバータゲートのしきい値など高くなってもマスク信号がパルス信号より狭くならないようにしている。
【０００５】
更に、特許文献２によれば、マスク信号との論理でも除去できない狭いパルスをＲＳフリップフロップの前段に設けたアナログのローパスフィルタで除去して誤動作を防止している。
【０００６】
また、特許文献３によれば、セット信号とリセット信号との差を出力する比較回路を備え、その差が設定値以上のときに正規の信号とみなす技術が開示されている。
【特許文献１】特開２００３−２７３７１５号公報
【特許文献２】特開２００７−２３５２４５号公報
【特許文献３】特開２００５−３０４１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献３に開示された実施例によれば、セットパルス信号とリセットパルス信号との差を出力するオペアンプを設けて、前記オペアンプの出力を比較回路で比較する構成になっているために回路構成が複雑になってしまう。
【０００８】
本発明では、ｄｖ／ｄｔによる誤動作の排除と、これを実現する回路を簡素化したレベルシフト回路、また、これを備えるスイッチング素子駆動回路、更には、これを用いたインバータ装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明のレベルシフト回路は、第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、前記第１および第２の負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えており、前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷と前記リセット用負荷との信号レベルを比較し、前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ｄｖ／ｄｔなどによるコモンモードによる誤作動を防止できるため、レベルシフト回路動作のロバスト性を本質的に向上できる。また、回路構成を簡素化できるため、コストを低減できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を使用して詳細に説明する。
【実施例１】
【００１２】
図１に本実施例の３相インバータ装置の１相分を示す。他の２相分も同様である。主電源ＨＶ間に上アーム用電力用スイッチング素子（以下、「上アーム素子」と称す。）３０２と、下アーム用電力用スイッチング素子（以下、「下アーム素子」と称す。）３０１と、がトーテムポール接続（直列接続）され、ハーフブリッジを構成している。上アーム素子３０２と下アーム素子３０１の接続点５は、負荷６に接続されると共に、上アーム素子３０２を駆動する基準電位となる。
【００１３】
上アーム素子３０２、および下アーム素子３０１は、それぞれ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）２とＦＷＤ（フリーホイールダイオード）４およびＩＧＢＴ１とＦＷＤ３で構成される。本実施例では、１相分の上下アーム素子３０１，３０２はパワーモジュール３００に収められている。
【００１４】
１相分の上下アームのスイッチング素子駆動回路１００は、下アーム制御回路２００、上アーム制御回路２０１、およびレベルシフト用ＩＧＢＴ１０，１１で構成される。ＶＤ１は下アーム制御回路２００用の電源である。ＶＤ２は上アーム制御回路２０１の電源であり、ＶＤ１とはトランスにより絶縁されている。
【００１５】
次に、駆動制御の流れを説明する。入力信号Ｐ_ＩＮは上位コントローラ（図示しない）から与えられる。本実施例では、入力信号Ｐ_ＩＮは下アーム駆動制御信号のみで、上下アームパルス発生回路３０により上アーム用駆動制御信号を生成する。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３０で生成する。
【００１６】
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＩＧＢＴ１０，１１を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷２０〜２３により電圧変換される。また、レベルシフト用負荷にはクランプ回路２４，２５が並列に接続される。
【００１７】
セットパルス検出用コンパレータ５０の非反転入力側には、セットパルス用負荷抵抗の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、リセットパルス用負荷抵抗の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。同様に、リセットパルス検出用コンパレータ５１の非反転入力側には、リセットパルス用負荷抵抗の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、セットパルス用負荷抵抗の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。
【００１８】
コンパレータ５０，５１の出力は、ＬＰＦ（ローパスフィルタ）６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００１９】
従来のレベルシフト回路は、セットパルス信号及びリセットパルス信号の何れにおいても、パルス信号をシングルエンドで検出するのが一般的であった。ここからは、本発明のポイントであるパルス信号検出の差動化について説明する。
【００２０】
図２は、本実施例のコンパレータ５０の一例を示す回路図である。セットパルス検出用コンパレータ５０は、インタフェイス部９２、スタンバイバイアス部９１、差動対９０、及びレベル変換部９３から構成される。ＶＤ２は上アーム駆動用電源、ＶＤ３は上アーム制御回路用電源であり、ＶＤ２＞ＶＤ３の関係にある。７４と７５及び８０は定電流源である。
【００２１】
差動対は、ＰＭＯＳＦＥＴ７０，７１と定電流源８０及び負荷ＭＯＳ７２，７３とで構成される。差動対入力レベルは、通常、抵抗７６，７７及び定電流源７４，７５とから成るバイアス回路により、所望のレベルにバイアスされている。差動対の入力レベルが同一の場合は、差動対の出力が”Ｌｏ”になるように負荷ＭＯＳ７２，７３の定数などで不感帯を設定する。
【００２２】
レベルシフト回路動作時の動作を説明する。レベルシフト駆動パルスＰ_Ｓにより、レベルシフト用ＩＧＢＴ１０がオンすると、Ｖ_Ｓ（Ｈ）レベルが低下する。Ｖ_Ｓ（Ｈ）のレベルが、バイアスレベルからダイオード７８のＶＦ（順電圧降下）を差し引いたレベルより低くなるとＰＭＯＳＦＥＴ７０のＶｇｓが増大し、負荷ＭＯＳ７２のドレイン電圧が上昇し、次段のレベル変換回路のＮＭＯＳＦＥＴ８１がオンして、更に次段のＬＰＦ６０に”Ｌｏ”パルスが伝達される。
【００２３】
インタフェイス部９２をダイオードで構成することにより、コンパレータの入力レベルの範囲を適切に制限し、コンパレータの安定動作に寄与している。
入力レベルは、負荷抵抗の電圧レベルが、スタンバイバイアスレベルよりダイオードのＶＦ分下がったレベルからクランプ回路２４，２５のクランプ電圧までの範囲に制限される。このため、上下アーム間逆サージ発生時の電流の逆流を阻止する効果もある。
【００２４】
次にｄｖ／ｄｔなどのコモンモードノイズによる誤信号発生時の動作を説明する。上下アーム間基準電位が変動する時に、ｄｖ／ｄｔと、レベルシフト用ＩＧＢＴなどの寄生容量との積の電流がレベルシフト部に流れる。これにより、レベルシフト負荷には、セット側及びリセット側の何れにも電圧が生じる。
【００２５】
本発明では、セットパルス検出用コンパレータ５０では、非反転側の入力に反転側の入力より高い側のタップから入力しているため、同相モードでは、差動対の非反転入力のレベルが反転入力のレベルより低くならないため、誤検知を抑制できる。
【００２６】
図６に差動化したレベルシフト回路動作を示す波形のイメージ図を示す。上アーム制御パルス信号の遷移タイミングからレベルシフトＩＧＢＴ１０，１１駆動用のワンショットパルス信号を生成する。セットパルスはライズエッジから、また、リセットパルスはフォールから生成される。レベルシフト受信信号の高レベル側（Ｖ_Ｓ（Ｈ）及びＶ_Ｒ（Ｈ））を実線で、また低レベル側（Ｖ_Ｓ（Ｌ）及びＶ_Ｒ（Ｌ））を点線で示す。セットパルス検出用コンパレータ５０の入力電位差は、Ｖ_（Ｈ）−Ｖ_Ｒ（Ｌ）となる。同様に、リセットパルス検出用コンパレータ５１の入力電位差は、Ｖ_Ｒ（Ｈ）−Ｖ_Ｓ（Ｌ）となる。
【００２７】
通常のレベルシフト駆動パルス発生時には、レベルシフト用負荷のセット側、もしくは、リセット側のいずれかにのみ信号が発生すため、コンパレータの非反転入力レベルが反転入力レベルより低くなりコンパレータ出力が反転する。
【００２８】
一方、ｄｖ／ｄｔ発生時にはコモンモードで、セット側及びリセット側の双方のレベルシフト用負荷に信号が発生する。しかしながら、コンパレータの入力差分がしきい値側には振れないため、誤判定を防止できる。
【００２９】
本波形イメージ図では、レベルシフト負荷のバラツキを考慮して、セット側に誤判定し易い場合（セット側負荷＞リセット側負荷）を示している。このため、同相モード発生時のコンパレータ入力差分が、セット側とリセット側とで異なっている。
【００３０】
このように、レベルシフト用負荷に設ける２つのタップのレベル比を抵抗や寄生容量のバラツキで発生する振幅バラツキの比より大きく設定することでコモンモード発生時の誤動作を防止できる。
【００３１】
本発明の実施例１では、同相モードにおいて、従来のシングルエンドの検出では、セット側及びリセット側の双方とも誤って信号と判定していた問題を解決できる。
【実施例２】
【００３２】
図３に、本実施例の３相インバータ装置の１相分を示す。概要は実施例１に類似するため、異なる部分について説明する。１相分上下アームのスイッチング素子駆動回路１０１は、１チップ化されている。
【００３３】
駆動制御の流れを説明する。入力信号Ｐ_ＰＩＮ，Ｐ_ＮＩＮは、上位コントローラ（図示しない）から与えられる。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３１で生成する。
【００３４】
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＭＯＳＦＥＴ１２，１３を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷１８，１９により電圧変換される。セットパルス検出用コンパレータ５２の非反転入力側には、セットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、リセットパルス用負荷抵抗のＶ_Ｒ信号を入力する。
【００３５】
同様に、リセットパルス検出用コンパレータ５３の非反転入力側には、リセットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、セットパルス用負荷抵抗のＶ_Ｒ信号を入力する。コンパレータ５２，５３の出力は、ＬＰＦ６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００３６】
本実施例では、レベルシフト駆動素子にＭＯＳＦＥＴを用いているため、上下アーム間に逆サージが発生に伴う電流の逆流を阻止する目的から、ダイオード１４，１５を設けている、
【００３７】
図４は、本実施例のコンパレータ５２の一例を示す回路図である。本実施例では、レベルシフト用負荷抵抗からの入力信号レベルは１レベルのみで、セットパルス側Ｖ_Ｓ、リセットパルス側Ｖ_Ｒである。コンパレータ５２はインタフェイス部の非反転入力側のダイオード７８’の段数が反転入力側のダイオード７９の段数より多いという点が特徴である。コモンモードノイズによる誤信号発生時には、ダイオード段数差のＶＦ分だけ、非反転入力のレベルが高くなるため、負荷抵抗に発生するバラツキ等による差電圧が前記ＶＦ分より小さければ誤判定を抑制できる。
【実施例３】
【００３８】
図５は、本発明の実施例３のレベルシフト動作を示す回路構成図である。図５のコンパレータでは、定電流源７５’を並列に構成し、スタンバイバイアスの設定値を、反転入力側が非反転入力側より低くなるように設定することで同相モード時の誤判定を抑制できる。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の実施例１のインバータ装置１相分のブロック図である。
【図２】図２は、本発明の実施例１のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図３】図３は、本発明の実施例２のインバータ装置１相分のブロック図である。
【図４】図４は、本発明の実施例２のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図５】図５は、本発明の実施例３のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図６】図６は、本発明のレベルシフト回路動作を示す波形のイメージ図である。
【図７】図７は、従来例のレベルシフト回路の説明図である。
【符号の説明】
【００４０】
１ 下アームＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）
２ 上アームＩＧＢＴ
３ ＦＷＤ（フリーホイールダイオード）
４ ＦＷＤ
５ 接続点
６ 負荷
１０ レベルシフト用ＩＧＢＴ
１１ レベルシフト用ＩＧＢＴ
１２ レベルシフト用ＭＯＳＦＥＴ
１３ レベルシフト用ＭＯＳＦＥＴ
１８ 上アーム側のレベルシフト用負荷
１９ 上アーム側のレベルシフト用負荷
２０ 上アーム側のレベルシフト用負荷
２１ 上アーム側のレベルシフト用負荷
２２ 上アーム側のレベルシフト用負荷
２３ 上アーム側のレベルシフト用負荷
２４ クランプ回路
２５ クランプ回路
３０ パルス発生回路
３１ パルス発生回路
５０ セットパルス検出用コンパレータ
５１ リセットパルス検出用コンパレータ
５２ セットパルス検出用コンパレータ
５３ リセットパルス検出用コンパレータ
６０ ＬＰＦ（ローパスフィルタ）
６１ ＬＰＦ（ローパスフィルタ）
６２ ＲＳフリップフロップ
６３ バッファ回路（ＤＲＶ）
６４ バッファ回路（ＤＲＶ）
７０ ＰＭＯＳＦＥＴ
７１ ＰＭＯＳＦＥＴ
７２ 負荷ＭＯＳ
７３ 負荷ＭＯＳ
７４ 定電流源
７５ 定電流源
７６ 抵抗
７７ 抵抗
７８ ダイオード
７９ ダイオード
８０ 定電流源
８１ ＮＭＯＳＦＥＴ
８２ 定電流源
９０ 差電対
９１ スタンバイバイアス部
９２ インタフェイス部
９３ レベル変換部
１００ スイッチング素子駆動回路
１０１ スイッチング素子駆動回路
２００ 下アーム制御回路
２０１ 上アーム制御回路
３００ パワーモジュール
３０１ 下アーム用電力用スイッチング素子（下アーム素子）
３０２ 上アーム用電力用スイッチング素子（上アーム素子）
９１０ レベルシフト回路
９１１ 電位差付加回路
９１２ 電位差付加回路
９３０ 伝達回路
９３１ ＲＳフリップフロップ
９３３ ＮＯＲゲート
９３４ ＮＯＲゲート
９３５ ＮＡＮＤゲート
９３６ ＮＡＮＤゲート
９３７ インバータゲート
９３８ インバータゲート
９Ｒ１ セット抵抗
９Ｒ２ リセット抵抗
９Ｔ１ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
９Ｔ２ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
【技術分野】
【０００１】
本発明は、電力変換装置に用いられるレベルシフト回路、半導体スイッチング素子の駆動回路及びインバータ装置などの電力変換装置に関する。
【背景技術】
【０００２】
インバータなどの電力変換装置において、負荷を駆動するための電力用スイッチング素子は、主電源端子間に直列に接続されている。低い側の電力用スイッチング素子（以下、下アームスイッチング素子と称す）と、高い側の電力用スイッチング素子（以下、上アームスイッチング素子と称す）との中点が負荷に接続されている。このような装置においては、上アームスイッチング素子の基準電位は、電位的に浮動の状態で駆動される。このため、上アームスイッチング素子の駆動制御は、下アームスイッチング素子の基準電位側からレベルシフトと呼ばれる回路により伝達される。
【０００３】
図７に、特許文献１で示された従来技術のスイッチング素子駆動回路のレベルシフト部を示す。下アームから電流変換され伝達された、セットパルス信号及びリセットパルス信号は、セット抵抗９Ｒ１及びリセット抵抗９Ｒ２で電圧変換され、インバータゲート９３７、９３８を介してＲＳフリップフロップ９３１に伝達される。また、上アーム基準電位の電圧変動（ｄｖ／ｄｔ）などにより、前記インバータゲート９３７，９３８が同相モードで誤動作した場合に後段のＲＳフリップフロップ９３１に誤信号の伝達を阻止するためにマスク信号回路９４０の出力との論理をとることで実現している。
【０００４】
特許文献１によれば、同相モードによる誤動作を回避するために、マスク信号回路９４０の入力信号レベルをセット抵抗９Ｒ１及びリセット抵抗９Ｒ２より電位差ΔＶ低くすることにより、マスク信号回路側のインバータゲートのしきい値など高くなってもマスク信号がパルス信号より狭くならないようにしている。
【０００５】
更に、特許文献２によれば、マスク信号との論理でも除去できない狭いパルスをＲＳフリップフロップの前段に設けたアナログのローパスフィルタで除去して誤動作を防止している。
【０００６】
また、特許文献３によれば、セット信号とリセット信号との差を出力する比較回路を備え、その差が設定値以上のときに正規の信号とみなす技術が開示されている。
【特許文献１】特開２００３−２７３７１５号公報
【特許文献２】特開２００７−２３５２４５号公報
【特許文献３】特開２００５−３０４１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献３に開示された実施例によれば、セットパルス信号とリセットパルス信号との差を出力するオペアンプを設けて、前記オペアンプの出力を比較回路で比較する構成になっているために回路構成が複雑になってしまう。
【０００８】
本発明では、ｄｖ／ｄｔによる誤動作の排除と、これを実現する回路を簡素化したレベルシフト回路、また、これを備えるスイッチング素子駆動回路、更には、これを用いたインバータ装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明のレベルシフト回路は、第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、前記第１および第２の負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えており、前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷と前記リセット用負荷との信号レベルを比較し、前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ｄｖ／ｄｔなどによるコモンモードによる誤作動を防止できるため、レベルシフト回路動作のロバスト性を本質的に向上できる。また、回路構成を簡素化できるため、コストを低減できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を使用して詳細に説明する。
【実施例１】
【００１２】
図１に本実施例の３相インバータ装置の１相分を示す。他の２相分も同様である。主電源ＨＶ間に上アーム用電力用スイッチング素子（以下、「上アーム素子」と称す。）３０２と、下アーム用電力用スイッチング素子（以下、「下アーム素子」と称す。）３０１と、がトーテムポール接続（直列接続）され、ハーフブリッジを構成している。上アーム素子３０２と下アーム素子３０１の接続点５は、負荷６に接続されると共に、上アーム素子３０２を駆動する基準電位となる。
【００１３】
上アーム素子３０２、および下アーム素子３０１は、それぞれ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）２とＦＷＤ（フリーホイールダイオード）４およびＩＧＢＴ１とＦＷＤ３で構成される。本実施例では、１相分の上下アーム素子３０１，３０２はパワーモジュール３００に収められている。
【００１４】
１相分の上下アームのスイッチング素子駆動回路１００は、下アーム制御回路２００、上アーム制御回路２０１、およびレベルシフト用ＩＧＢＴ１０，１１で構成される。ＶＤ１は下アーム制御回路２００用の電源である。ＶＤ２は上アーム制御回路２０１の電源であり、ＶＤ１とはトランスにより絶縁されている。
【００１５】
次に、駆動制御の流れを説明する。入力信号Ｐ_ＩＮは上位コントローラ（図示しない）から与えられる。本実施例では、入力信号Ｐ_ＩＮは下アーム駆動制御信号のみで、上下アームパルス発生回路３０により上アーム用駆動制御信号を生成する。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３０で生成する。
【００１６】
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＩＧＢＴ１０，１１を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷２０〜２３により電圧変換される。また、レベルシフト用負荷にはクランプ回路２４，２５が並列に接続される。
【００１７】
セットパルス検出用コンパレータ５０の非反転入力側には、セットパルス用負荷抵抗の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、リセットパルス用負荷抵抗の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。同様に、リセットパルス検出用コンパレータ５１の非反転入力側には、リセットパルス用負荷抵抗の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、セットパルス用負荷抵抗の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。
【００１８】
コンパレータ５０，５１の出力は、ＬＰＦ（ローパスフィルタ）６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００１９】
従来のレベルシフト回路は、セットパルス信号及びリセットパルス信号の何れにおいても、パルス信号をシングルエンドで検出するのが一般的であった。ここからは、本発明のポイントであるパルス信号検出の差動化について説明する。
【００２０】
図２は、本実施例のコンパレータ５０の一例を示す回路図である。セットパルス検出用コンパレータ５０は、インタフェイス部９２、スタンバイバイアス部９１、差動対９０、及びレベル変換部９３から構成される。ＶＤ２は上アーム駆動用電源、ＶＤ３は上アーム制御回路用電源であり、ＶＤ２＞ＶＤ３の関係にある。７４と７５及び８０は定電流源である。
【００２１】
差動対は、ＰＭＯＳＦＥＴ７０，７１と定電流源８０及び負荷ＭＯＳ７２，７３とで構成される。差動対入力レベルは、通常、抵抗７６，７７及び定電流源７４，７５とから成るバイアス回路により、所望のレベルにバイアスされている。差動対の入力レベルが同一の場合は、差動対の出力が”Ｌｏ”になるように負荷ＭＯＳ７２，７３の定数などで不感帯を設定する。
【００２２】
レベルシフト回路動作時の動作を説明する。レベルシフト駆動パルスＰ_Ｓにより、レベルシフト用ＩＧＢＴ１０がオンすると、Ｖ_Ｓ（Ｈ）レベルが低下する。Ｖ_Ｓ（Ｈ）のレベルが、バイアスレベルからダイオード７８のＶＦ（順電圧降下）を差し引いたレベルより低くなるとＰＭＯＳＦＥＴ７０のＶｇｓが増大し、負荷ＭＯＳ７２のドレイン電圧が上昇し、次段のレベル変換回路のＮＭＯＳＦＥＴ８１がオンして、更に次段のＬＰＦ６０に”Ｌｏ”パルスが伝達される。
【００２３】
インタフェイス部９２をダイオードで構成することにより、コンパレータの入力レベルの範囲を適切に制限し、コンパレータの安定動作に寄与している。
入力レベルは、負荷抵抗の電圧レベルが、スタンバイバイアスレベルよりダイオードのＶＦ分下がったレベルからクランプ回路２４，２５のクランプ電圧までの範囲に制限される。このため、上下アーム間逆サージ発生時の電流の逆流を阻止する効果もある。
【００２４】
次にｄｖ／ｄｔなどのコモンモードノイズによる誤信号発生時の動作を説明する。上下アーム間基準電位が変動する時に、ｄｖ／ｄｔと、レベルシフト用ＩＧＢＴなどの寄生容量との積の電流がレベルシフト部に流れる。これにより、レベルシフト負荷には、セット側及びリセット側の何れにも電圧が生じる。
【００２５】
本発明では、セットパルス検出用コンパレータ５０では、非反転側の入力に反転側の入力より高い側のタップから入力しているため、同相モードでは、差動対の非反転入力のレベルが反転入力のレベルより低くならないため、誤検知を抑制できる。
【００２６】
図６に差動化したレベルシフト回路動作を示す波形のイメージ図を示す。上アーム制御パルス信号の遷移タイミングからレベルシフトＩＧＢＴ１０，１１駆動用のワンショットパルス信号を生成する。セットパルスはライズエッジから、また、リセットパルスはフォールから生成される。レベルシフト受信信号の高レベル側（Ｖ_Ｓ（Ｈ）及びＶ_Ｒ（Ｈ））を実線で、また低レベル側（Ｖ_Ｓ（Ｌ）及びＶ_Ｒ（Ｌ））を点線で示す。セットパルス検出用コンパレータ５０の入力電位差は、Ｖ_（Ｈ）−Ｖ_Ｒ（Ｌ）となる。同様に、リセットパルス検出用コンパレータ５１の入力電位差は、Ｖ_Ｒ（Ｈ）−Ｖ_Ｓ（Ｌ）となる。
【００２７】
通常のレベルシフト駆動パルス発生時には、レベルシフト用負荷のセット側、もしくは、リセット側のいずれかにのみ信号が発生すため、コンパレータの非反転入力レベルが反転入力レベルより低くなりコンパレータ出力が反転する。
【００２８】
一方、ｄｖ／ｄｔ発生時にはコモンモードで、セット側及びリセット側の双方のレベルシフト用負荷に信号が発生する。しかしながら、コンパレータの入力差分がしきい値側には振れないため、誤判定を防止できる。
【００２９】
本波形イメージ図では、レベルシフト負荷のバラツキを考慮して、セット側に誤判定し易い場合（セット側負荷＞リセット側負荷）を示している。このため、同相モード発生時のコンパレータ入力差分が、セット側とリセット側とで異なっている。
【００３０】
このように、レベルシフト用負荷に設ける２つのタップのレベル比を抵抗や寄生容量のバラツキで発生する振幅バラツキの比より大きく設定することでコモンモード発生時の誤動作を防止できる。
【００３１】
本発明の実施例１では、同相モードにおいて、従来のシングルエンドの検出では、セット側及びリセット側の双方とも誤って信号と判定していた問題を解決できる。
【実施例２】
【００３２】
図３に、本実施例の３相インバータ装置の１相分を示す。概要は実施例１に類似するため、異なる部分について説明する。１相分上下アームのスイッチング素子駆動回路１０１は、１チップ化されている。
【００３３】
駆動制御の流れを説明する。入力信号Ｐ_ＰＩＮ，Ｐ_ＮＩＮは、上位コントローラ（図示しない）から与えられる。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３１で生成する。
【００３４】
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＭＯＳＦＥＴ１２，１３を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷１８，１９により電圧変換される。セットパルス検出用コンパレータ５２の非反転入力側には、セットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、リセットパルス用負荷抵抗のＶ_Ｒ信号を入力する。
【００３５】
同様に、リセットパルス検出用コンパレータ５３の非反転入力側には、リセットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、セットパルス用負荷抵抗のＶ_Ｒ信号を入力する。コンパレータ５２，５３の出力は、ＬＰＦ６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
【００３６】
本実施例では、レベルシフト駆動素子にＭＯＳＦＥＴを用いているため、上下アーム間に逆サージが発生に伴う電流の逆流を阻止する目的から、ダイオード１４，１５を設けている、
【００３７】
図４は、本実施例のコンパレータ５２の一例を示す回路図である。本実施例では、レベルシフト用負荷抵抗からの入力信号レベルは１レベルのみで、セットパルス側Ｖ_Ｓ、リセットパルス側Ｖ_Ｒである。コンパレータ５２はインタフェイス部の非反転入力側のダイオード７８’の段数が反転入力側のダイオード７９の段数より多いという点が特徴である。コモンモードノイズによる誤信号発生時には、ダイオード段数差のＶＦ分だけ、非反転入力のレベルが高くなるため、負荷抵抗に発生するバラツキ等による差電圧が前記ＶＦ分より小さければ誤判定を抑制できる。
【実施例３】
【００３８】
図５は、本発明の実施例３のレベルシフト動作を示す回路構成図である。図５のコンパレータでは、定電流源７５’を並列に構成し、スタンバイバイアスの設定値を、反転入力側が非反転入力側より低くなるように設定することで同相モード時の誤判定を抑制できる。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の実施例１のインバータ装置１相分のブロック図である。
【図２】図２は、本発明の実施例１のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図３】図３は、本発明の実施例２のインバータ装置１相分のブロック図である。
【図４】図４は、本発明の実施例２のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図５】図５は、本発明の実施例３のセットパルス検出用コンパレータのレベルシフト動作を示す回路構成図である。
【図６】図６は、本発明のレベルシフト回路動作を示す波形のイメージ図である。
【図７】図７は、従来例のレベルシフト回路の説明図である。
【符号の説明】
【００４０】
１ 下アームＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）
２ 上アームＩＧＢＴ
３ ＦＷＤ（フリーホイールダイオード）
４ ＦＷＤ
５ 接続点
６ 負荷
１０ レベルシフト用ＩＧＢＴ
１１ レベルシフト用ＩＧＢＴ
１２ レベルシフト用ＭＯＳＦＥＴ
１３ レベルシフト用ＭＯＳＦＥＴ
１８ 上アーム側のレベルシフト用負荷
１９ 上アーム側のレベルシフト用負荷
２０ 上アーム側のレベルシフト用負荷
２１ 上アーム側のレベルシフト用負荷
２２ 上アーム側のレベルシフト用負荷
２３ 上アーム側のレベルシフト用負荷
２４ クランプ回路
２５ クランプ回路
３０ パルス発生回路
３１ パルス発生回路
５０ セットパルス検出用コンパレータ
５１ リセットパルス検出用コンパレータ
５２ セットパルス検出用コンパレータ
５３ リセットパルス検出用コンパレータ
６０ ＬＰＦ（ローパスフィルタ）
６１ ＬＰＦ（ローパスフィルタ）
６２ ＲＳフリップフロップ
６３ バッファ回路（ＤＲＶ）
６４ バッファ回路（ＤＲＶ）
７０ ＰＭＯＳＦＥＴ
７１ ＰＭＯＳＦＥＴ
７２ 負荷ＭＯＳ
７３ 負荷ＭＯＳ
７４ 定電流源
７５ 定電流源
７６ 抵抗
７７ 抵抗
７８ ダイオード
７９ ダイオード
８０ 定電流源
８１ ＮＭＯＳＦＥＴ
８２ 定電流源
９０ 差電対
９１ スタンバイバイアス部
９２ インタフェイス部
９３ レベル変換部
１００ スイッチング素子駆動回路
１０１ スイッチング素子駆動回路
２００ 下アーム制御回路
２０１ 上アーム制御回路
３００ パワーモジュール
３０１ 下アーム用電力用スイッチング素子（下アーム素子）
３０２ 上アーム用電力用スイッチング素子（上アーム素子）
９１０ レベルシフト回路
９１１ 電位差付加回路
９１２ 電位差付加回路
９３０ 伝達回路
９３１ ＲＳフリップフロップ
９３３ ＮＯＲゲート
９３４ ＮＯＲゲート
９３５ ＮＡＮＤゲート
９３６ ＮＡＮＤゲート
９３７ インバータゲート
９３８ インバータゲート
９Ｒ１ セット抵抗
９Ｒ２ リセット抵抗
９Ｔ１ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
９Ｔ２ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
【特許請求の範囲】
【請求項１】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記第１および第２の負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較し、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項２】
請求項１に記載のレベルシフト回路において、
前記オフセットは、前記セット用負荷及び前記リセット用負荷のそれぞれのレベルが異なる２箇所以上のタップにより形成され、
前記セットパルス検出回路は、前記セット用負荷のレベルが高い側のタップと前記リセット用負荷のレベルが低い側のタップとの信号レベルを比較して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項３】
請求項１に記載のレベルシフト回路において、
前記オフセットは、前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較するコンパレータ内に設けられたオフセットにより形成され、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを前記オフセットが設けられたコンパレータが判定して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項４】
請求項３に記載のレベルシフト回路において、
前記コンパレータに設けられたオフセットは、前記コンパレータの前記セット用負荷側と前記リセット用負荷側の入力端にそれぞれ設けられた異なる段数のダイオードにより形成されることを特徴とするレベルシフト回路。
【請求項５】
請求項３に記載のレベルシフト回路において、
前記コンパレータに設けられたオフセットは、前記コンパレータの前記セット用負荷側と前記リセット用負荷側の入力端にそれぞれ接続された異なるバイアス値により形成されることを特徴とするレベルシフト回路。
【請求項６】
主電源端子間に直列に接続された第１及び第２の電力用スイッチング素子を駆動制御するスイッチング素子駆動回路であり、
前記第１の電力用スイッチング素子の接地側電位を基準とする第１の基準電位側から前記第１及び第２の電力用スイッチング素子の接続点を基準とする第２の基準電位側へ制御パルス信号を伝達するレベルシフト回路を備えるスイッチング素子駆動回路において、
前記レベルシフト回路が請求項１に記載のレベルシフト回路であることを特徴とするスイッチング素子駆動回路。
【請求項７】
請求項６に記載のスイッチング素子駆動回路において、
前記レベルシフト回路の前記セットパルス検出用回路と、前記セット用負荷及びリセット用負荷との間にダイオードを設けたことを特徴とするスイッチング素子駆動回路。
【請求項８】
請求項６に記載のスイッチング素子駆動回路において、
前記レベルシフト回路の前記セットパルス検出用回路と、前記セット用負荷及びリセット用負荷との間にダイオードとバイアス回路を設けたことを特徴とするスイッチング素子駆動回路。
【請求項９】
請求項６に記載のスイッチング素子駆動回路において、
前記レベルシフト用スイッチング素子がＩＧＢＴまたはＭＯＳＦＥＴであることを特徴とするスイッチング素子駆動回路。
【請求項１０】
主電源端子間に直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子の接地側電位を基準とする第１の制御電源と、前記第１及び第２のスイッチング素子の接続点電位を基準電位とする第２の制御電源と、前記第２のスイッチング素子駆動制御信号を前記第１のスイッチング素子の接地電位を基準電位から、前記第１及び第２の電力用スイッチング素子の接続点電位を基準とする電位側へ伝達するレベルシフト回路と、前記第１及び第２のスイッチング素子を駆動するバッファ回路を備えるインバータ装置において、請求項１に記載のレベルシフト回路を用いたことを特徴とするインバータ装置。
【請求項１】
第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記第１および第２の負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較し、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項２】
請求項１に記載のレベルシフト回路において、
前記オフセットは、前記セット用負荷及び前記リセット用負荷のそれぞれのレベルが異なる２箇所以上のタップにより形成され、
前記セットパルス検出回路は、前記セット用負荷のレベルが高い側のタップと前記リセット用負荷のレベルが低い側のタップとの信号レベルを比較して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項３】
請求項１に記載のレベルシフト回路において、
前記オフセットは、前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較するコンパレータ内に設けられたオフセットにより形成され、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを前記オフセットが設けられたコンパレータが判定して前記セットパルスを検出することを特徴とするレベルシフト回路。
【請求項４】
請求項３に記載のレベルシフト回路において、
前記コンパレータに設けられたオフセットは、前記コンパレータの前記セット用負荷側と前記リセット用負荷側の入力端にそれぞれ設けられた異なる段数のダイオードにより形成されることを特徴とするレベルシフト回路。
【請求項５】
請求項３に記載のレベルシフト回路において、
前記コンパレータに設けられたオフセットは、前記コンパレータの前記セット用負荷側と前記リセット用負荷側の入力端にそれぞれ接続された異なるバイアス値により形成されることを特徴とするレベルシフト回路。
【請求項６】
主電源端子間に直列に接続された第１及び第２の電力用スイッチング素子を駆動制御するスイッチング素子駆動回路であり、
前記第１の電力用スイッチング素子の接地側電位を基準とする第１の基準電位側から前記第１及び第２の電力用スイッチング素子の接続点を基準とする第２の基準電位側へ制御パルス信号を伝達するレベルシフト回路を備えるスイッチング素子駆動回路において、
前記レベルシフト回路が請求項１に記載のレベルシフト回路であることを特徴とするスイッチング素子駆動回路。
【請求項７】
請求項６に記載のスイッチング素子駆動回路において、
前記レベルシフト回路の前記セットパルス検出用回路と、前記セット用負荷及びリセット用負荷との間にダイオードを設けたことを特徴とするスイッチング素子駆動回路。
【請求項８】
請求項６に記載のスイッチング素子駆動回路において、
前記レベルシフト回路の前記セットパルス検出用回路と、前記セット用負荷及びリセット用負荷との間にダイオードとバイアス回路を設けたことを特徴とするスイッチング素子駆動回路。
【請求項９】
請求項６に記載のスイッチング素子駆動回路において、
前記レベルシフト用スイッチング素子がＩＧＢＴまたはＭＯＳＦＥＴであることを特徴とするスイッチング素子駆動回路。
【請求項１０】
主電源端子間に直列に接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子の接地側電位を基準とする第１の制御電源と、前記第１及び第２のスイッチング素子の接続点電位を基準電位とする第２の制御電源と、前記第２のスイッチング素子駆動制御信号を前記第１のスイッチング素子の接地電位を基準電位から、前記第１及び第２の電力用スイッチング素子の接続点電位を基準とする電位側へ伝達するレベルシフト回路と、前記第１及び第２のスイッチング素子を駆動するバッファ回路を備えるインバータ装置において、請求項１に記載のレベルシフト回路を用いたことを特徴とするインバータ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−４１８１８（Ｐ２０１０−４１８１８Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０１８０９（Ｐ２００８−２０１８０９）
【出願日】平成２０年８月５日（２００８．８．５）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月５日（２００８．８．５）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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