不揮発性メモリ装置
【課題】不揮発性メモリ装置を提供する。
【解決手段】一本のワードラインと一本のビットラインが交差する領域に第1及び第2メモリセルを具備する。これにより、一本のワードラインで2個のメモリセルの動作が制御できる。
【解決手段】一本のワードラインと一本のビットラインが交差する領域に第1及び第2メモリセルを具備する。これにより、一本のワードラインで2個のメモリセルの動作が制御できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に係り、特に不揮発性メモリ装置に関する。
【背景技術】
【0002】
不揮発性メモリ装置が高集積化することによってメモリセルを動作させる駆動回路素子などが占める面積の減少が要求されている。また、コントロールゲートにはできるだけ低い電圧を印加し、フローティングゲートに誘起される電圧は動作特性に適した水準で維持されるために、フローティングゲートとコントロールゲートとの間に中間膜で形成されるゲート間絶縁膜の改善が要求されている。その理由は、プログラム動作時コントロールゲートに高電圧が印加されれば、高電圧によって前記フローティングゲートに電圧が誘起されるが、前記フローティングゲートに電圧が誘起される程度は前記ゲート間絶縁膜のカップリング率により大きく影響を受けるからである。これにより、前記ゲート間絶縁膜のカップリング率の向上が要求されている。
【0003】
さらに、従来の不揮発性メモリ装置の消去動作時、電子の移動経路がソース電極方向になされている。これにより、電子が通過する面積が小さいことによって電流密度が集中する現象が発生し、トンネリング酸化膜、即ち、トンネルの絶縁膜が劣化する。従って、トンネリング絶縁膜の劣化を防止し信頼性を向上できる新しい不揮発性メモリ装置が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする技術的課題は素子が占める面積の減少を具現でき、ゲート間絶縁膜のカップリング率を増加させてフローティングゲートに誘起される電圧を上げて信頼性が向上した不揮発性メモリ装置を提供することにある。
【0005】
本発明が解決しようとする他の技術的課題は前記のような不揮発性メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記の技術的課題を達成するために本発明の一観点は、半導体基板上に形成された一本のワードラインと一対のビットラインとが交差する領域に二つのメモリセルを具備する不揮発性メモリ装置であって、半導体基板上に第1トンネリング絶縁膜を介在して形成された第1フローティングゲート及び前記第1フローティングゲートの片側末端に隣接した半導体基板領域に第1ドレイン領域を具備する前記第1メモリセルと、半導体基板上に第2トンネリング絶縁膜を介在して形成された第2フローティングゲート及び前記第2フローティングゲートの片側末端に隣接した半導体基板に第2ドレイン領域を具備する前記第2メモリセルと、前記第1フローティングゲート及び前記第2フローティングゲート間の前記半導体基板に形成され、前記第1メモリセル及び前記第2メモリセルのソース領域として共有する共通ソース領域と、ゲート間絶縁膜を介在して前記第1フローティングゲート及び第2フローティングゲートに同時に重畳され、ワードラインとして機能するコントロールゲートとを含み、前記ゲート間絶縁膜は、前記第1フローティングゲート及び前記第2フローティングゲートの側壁を覆うように延びることを特徴とする不揮発性メモリ装置を提供する。
【0007】
この時、前記ゲート間絶縁膜は前記第1フローティングゲート及び前記第2フローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【0008】
前記の技術的課題を達成するために本発明の他の観点は、半導体基板上にトンネリング絶縁膜を介在して形成された二つのフローティングゲートと、前記フローティングゲート間の半導体基板に形成されて前記二つのフローティングゲートに共有される共通ソース領域と、前記半導体基板に前記共通ソース領域と各々離隔して形成され、前記二つのフローティングゲートの末端に各々隣接して形成された二つのドレイン領域と、前記二つのフローティングゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成されて前記二つのフローティングゲート及び前記共通ソース領域に重畳されワードラインとして機能するコントロールゲートを含み、前記ゲート間絶縁膜は、前記二つのフローティングゲート等の側壁を覆うように延びる不揮発性メモリ装置を提供する。
【0009】
前記ゲート間絶縁膜は前記二つのフローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【0010】
前記の技術的課題を達成するために本発明の他の観点は、半導体基板上に形成されて活性領域を限定する複数個の素子分離領域と、前記活性領域に形成され列方向に延びた複数個の共通ソース領域と、前記活性領域に前記共通ソース領域と所定距離離隔して前記共通ソース領域と交代して形成された複数個のドレイン領域と、前記共通ソースライン及びドレイン領域が形成されている前記活性領域上に形成されたトンネリング絶縁膜と、前記トンネリング絶縁膜上に前記列方向に形成された複数個のフローティングゲートであって、各対のフローティングゲートは各共通ソース領域を中心とする複数対のフローティングゲートと、前記フローティングゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に前記共通ソース領域と平行して形成された複数個のコントロールゲートであって、各コントロールゲートは各共通ソース領域を中心とする複数対のフローティングゲートと重畳する複数個のコントロールゲートと、前記複数個のコントロールゲートと垂直方向に形成された複数個のビットラインであって、各ビットラインは行方向に隣接した複数個のドレイン領域を連結させる複数個のビットラインを含み、前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びる不揮発性メモリ装置を提供する。
【0011】
前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【0012】
本発明によれば、素子が占める面積を縮められ、ゲート間絶縁膜のカップリング率を増加させてコントロールゲートに印加される電圧を低めてもフローティングゲートに誘起される電圧を素子の動作に必要な水準で維持できる。
【発明の効果】
【0013】
前述した本発明の実施例によれば、一つのコントロールゲートで少なくとも二つのフローティングゲートに電子の注入及び消去動作ができる。これにより、前記コントロールゲート、即ち、ワードラインを制御するための周辺回路素子を構成する時、周辺回路素子が占める面積の減少が具現できる。
【0014】
また、消去動作する電子の経路を半導体基板方向に変更できて電流密度の集中を防止できる。これにより、トンネル酸化膜の劣化が防止できて不揮発性メモリ装置の信頼性を向上させうる。
【0015】
さらに、ゲート間絶縁膜がフローティングゲートの側壁を覆うことができてゲート間絶縁膜が占める面積を増加させうる。一方、コントロールゲートに印加される電圧によりフローティングゲートに誘起される電圧の大きさを決定するゲート間絶縁膜のカップリング率はゲート間絶縁膜の厚さまたは面積に比例する。従って、本発明による不揮発性メモリ装置はゲート間絶縁膜の面積を増加させることができてこれに比例してカップリング率の増加を具現できる。従って、コントロールゲートに低い電圧を印加してもフローティングゲートに誘起される電圧は動作に適した水準で維持されうる。
【発明を実施するための最良の形態】
【0016】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態で変形でき、本発明の範囲が後述する実施例によって限られることと解釈されてはならない。本発明の実施例は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面の膜の厚さはさらに明確な説明を強調するために誇張されたことであり、図面上で同じ符号で表示された要素は同じ要素を意味する。またある膜が他の膜または半導体基板の「上」にあると記載される場合に、前記ある膜は前記他の膜または半導体基板に直接接触して存在でき、またはその間に第3の膜が介在される場合もある。
【0017】
本発明による不揮発性メモリ装置のレイアウト図である図1を参照すれば、参照番号155は素子分離膜を、255はフローティングゲートを、400は共通ソース領域を、600はコントロールゲートを、800はビットラインを各々示す。本発明の実施例による不揮発性メモリ装置は半導体基板100上に一本のワードライン600と一本のビットライン800が交差する領域に第1及び第2メモリセルの二つを具備する。より詳細には図1の断面図の図2乃至図4を参照して本発明に係る不揮発性メモリ装置の構造を説明する。
【0018】
図2乃至図4を参照すれば、本発明の実施例による不揮発性メモリ装置は、半導体基板100上に素子分離膜155によって限定される活性領域に共通ソース領域400などを具備する。前記活性領域の半導体基板100上には酸化膜よりなるトンネリング絶縁膜130がさらに備わる。
【0019】
前記共通ソース領域400に隣接して前記共通ソース領域400を中心として図1に示したように共通ソースライン400に沿って列方向に配列された複数個のフローティングゲート255が形成される。これにより、一対のフローティングゲート255は各々共通ソース領域400を共有している。
【0020】
また、前記フローティングゲート255に重なって形成されるコントロールゲート600は対向する一対のフローティングゲート255の二つを同時に覆っている。即ち、コントロールゲート600は二つ以上のフローティングゲート255を同時に覆っていて複数個のフローティングゲート255を制御できる。また、コントロールゲート600は対向するように配列されたフローティングゲート255間の共通ソースライン400に重なって形成される。
【0021】
これにより、一つのコントロールゲート600、即ち、ワードラインで二つまたはそれ以上のフローティングゲート255の電子注入、即ち、プログラム動作または消去動作を制御できる。従って、前記ワードラインを制御するための周辺回路素子が占める面積の減少を大きく具現できる。
【0022】
一方、コントロールゲート600は不純物がドーピングされた多結晶質シリコン膜パターン610及びタングステンシリサイド膜パターン650よりなる。
【0023】
コントロールゲート600とフローティングゲート255の界面には、ゲート間絶縁膜500が形成される。例えば、酸化膜/窒化膜/酸化膜の三重膜(ONO layer)で前記ゲート間絶縁膜500が形成される。前記ゲート間絶縁膜500はコントロールゲート600と前記共通ソースライン400の半導体基板100の界面にも延びて前記コントロールゲート600と前記共通ソースライン400を絶縁させる。
【0024】
また、前記ゲート間絶縁膜500は前記フローティングゲート255の上部だけでなく前記フローティングゲート255の側壁に延びて前記側壁をさらに覆う。これにより、コントロールゲート600に印加される電圧によりフローティングゲート255に誘起される電圧の比率、即ち、カップリング率の増加を具現できる。従って、コントロールゲート600にさらに低い電圧が印加されるとしてもフローティングゲート255に誘起される電圧を上げられる。
【0025】
さらに、前記フローティングゲート255の各々に隣接する前記活性領域の一部には接触接合領域450が備わる。前記接触接合領域450はドレイン領域とビットライン800を電気的に連結させる役割ができる。これにより、前記接触接合領域450はドレイン領域として利用できる。このように形成された接触接合領域450にコンタクトホール850を通じてビットライン800が備わって電気的に連結される。
【0026】
このように構成される本発明の実施例によるトランジスタ構造は次のような方法で動作できる。例えば、一側のビットライン800に概略5V程度の電圧を印加した後コントロールゲート600に概略10V程度の電圧を印加すれば、トランジスタのチャンネルピンチオフ領域(図示せず)から接触接合領域450方向に熱電子が生成される。前記生成される熱電子はフローティングゲート255に注入されてプログラム動作される。この時、半導体基板100と共通ソース領域400は接地される。
【0027】
また、図2に示したような両側のビットライン800に同時に概略5Vの電圧を印加し、前記のようにコントロールゲート600に約10Vの電圧を印加することによって二つまたはそれ以上のフローティングゲート255に同時に熱電子を注入できる。即ち、一つのコントロールゲート600によって二つまたはそれ以上のフローティングゲート255がプログラムされうる。
【0028】
一方、二本のビットライン800の中で選択されたビットライン800に概略5Vの電圧を印加し、非選択されたビットライン800に概略0Vを印加した後コントロールゲート600に概略5V程度の電圧を印加して、フローティングゲート255内の電子注入有無によりチャンネルに流れる電流量でプログラム可否を確認する読出し動作が遂行できる。
【0029】
そして、両側ビットライン800を励起状態にしコントロールゲート600を接地状態にした後、概略12Vの電圧を半導体基板100に印加することによって、チャンネル全地域を通じて電子を消去できる。また、共通ソース領域400に概略12V程度の電圧を印加することによってフローティングゲート255から電子を消去する消去動作を遂行できる。
【0030】
このように消去動作時電子が通過する経路を半導体基板100方向に変更できてフローティングゲート255から消去される電子による電流密度を拡散または分散させうる。従って、電流密度の集中によるトンネリング絶縁膜130の劣化問題を克服でき信頼性の向上を具現できる。
【0031】
図5、図6、図7及び図8を参照すれば、半導体基板100、例えば、P型基板上に活性領域及び素子分離領域を設定する複数個の素子分離膜150をマトリックス形態で形成する。例えば、LOCOS(Local Oxidation of Silicon)あるいはPBL(Poly Buffered Locos)工程を利用して行方向、例えば、ビットライン(図1の800)方向に長く形成する。以後に、素子分離膜150によって設定される活性領域の半導体基板100上を覆う酸化膜を形成してトンネリング絶縁膜130として利用する。
【0032】
図9、図10、図11及び図12を参照すれば、トンネリング絶縁膜130及び素子分離膜150を覆う導電膜、例えば、多結晶質シリコン膜を概略1000Å程度の厚さで形成する。
【0033】
この時、前記多結晶質シリコン膜を形成する時不純物がドーピングされない状態で形成できる。このようにすれば、後続工程で前記多結晶質シリコン膜に不純物を注入する工程が要求される。しかし、前記多結晶質シリコン膜に不純物がドーピングされるように多結晶質シリコン膜を形成する工程を制御して導電性を有するようにすることもできる。例えば、前記多結晶質シリコン膜を形成した後拡散方法で前記不純物を前記多結晶質シリコン膜に注入できる。
【0034】
このように形成された導電膜を写真蝕刻工程でパターニングして分離させてフローティングゲート膜200を形成する。この時、前記パターニング工程によって前記導電膜は行方向、例えば、前記素子分離膜150の長さ方向に延びた形態でパターニングできる。即ち、ビットライン(図1の800)方向にパターニングされて分離できる。そして、図11に示したように素子分離膜150にその一部がまたがるようにパターニングされる。
【0035】
図13、図14、図15及び図16を参照すれば、素子分離膜150及びフローティングゲート膜200をパターニングして半導体基板100を露出させながら分離されたフローティングゲート膜250を形成する。具体的に、素子分離膜150またはフローティングゲート膜200を列方向に露出させる第1フォトレジストパターン310を形成する。例えば、前記素子分離膜150及び前記フローティングゲート膜200を横切る方向に前記素子分離膜150及びフローティングゲート膜200の一部、例えば、フローティングゲート膜200の中心部を露出する第1フォトレジストパターン310を露光及び現像工程で形成する。
【0036】
次に、前記第1フォトレジストパターン310を蝕刻マスクとして利用して露出される素子分離膜150の一部、フローティングゲート膜200及びトンネリング絶縁膜130を蝕刻して除去することによって下部の半導体基板100を露出する。これにより露出される半導体基板100の一部は素子分離膜150及びフローティングゲート膜200の各々を二つに分割する。即ち、分離された素子分離膜155及び分離されたフローティングゲート膜250が形成される。
【0037】
図17、図18、図19及び図20を参照すれば、まず第1フォトレジストパターン310を除去する。以後に、前記分離された素子分離膜155及び分離されたフローティングゲート膜250により露出される半導体基板100に不純物を注入して共通ソース領域400を形成する。この時、前記不純物は前記フローティングゲート膜250及び前記露出される半導体基板100に同時に注入される。
【0038】
言い換えれば、イオン注入方法または不純物拡散方法等で前記分離されたフローティングゲート膜250を成す多結晶質シリコン膜に不純物を注入して導電性を有させる。同時に、前記イオン注入方法または不純物拡散方法で前記露出される半導体基板100に不純物を注入して共通ソース領域400を形成する。
【0039】
この時、前記不純物の注入工程は前記共通ソースライン400に深い接合が形成されるように遂行される。例えば、連続的にイオン注入を進行する等方性方式でn−及びn+不純物層構造を形成する。即ち、前記共通ソース領域400がLDD構造を有させる。
【0040】
または、前記共通ソース領域400に不純物を注入する工程を遂行する以前に前記分離されたフローティングゲート膜250に不純物をドーピングする工程を遂行する。例えば、前記多結晶質シリコン膜が形成される時または形成された以後に不純物を前記多結晶質シリコン膜に拡散させる方法で前記多結晶質シリコン膜に導電性を有させ、前記分離されたフローティングゲート膜250に導電性を有させる。以後に、前記露出される半導体基板100に不純物をイオン注入して共通ソース領域400を形成する。
【0041】
さらに、前記不純物注入工程で前記共通ソース領域400として利用される部分の半導体基板100だけでなく、他の活性領域の半導体基板100も露出される。即ち、第1フォトレジストパターン310を除去した後イオン注入マスクを介在しなければ、共通ソース領域400が形成される半導体基板100の一部外の露出される半導体基板100の他部にも図20に示したように不純物層405が形成できる。このような不純物層405はドレイン領域として利用できる。
【0042】
図21、図22、図23及び図24を参照すれば、分離されたフローティングゲート膜250を覆うゲート間絶縁膜500を形成する。例えば、酸化膜/窒化膜/酸化膜のような三重膜を形成する。
【0043】
以後、前記ゲート間絶縁膜500上に導電膜を形成してコントロールゲート膜として利用する。例えば、多結晶質シリコン膜を概略1000Å程度の厚さで形成する。前記多結晶質シリコン膜上にタングステン膜を形成した後熱処理してタングステンシリサイド膜を概略1000Å程度の厚さで形成する。以後、前記多結晶質シリコン膜及びタングステンシリサイド膜をパターニングして多結晶質シリコン膜パターン610及びタングステンシリサイド膜パターン650よりなるコントロールゲート600を形成する。
【0044】
前記コントロールゲート600が形成された以後に前記パターニング工程を続けて進行する。即ち、自己整列蝕刻工程を遂行して下部のゲート間絶縁膜500及び分離されたフローティングゲート膜250を蝕刻する。これにより、少なくとも2個のフローティングゲート255が一つのコントロールゲート600下に存在するセルトランジスタの構造が形成される。
【0045】
この時、前記ゲート間絶縁膜500は共通ソース領域400と前記コントロールゲート600を絶縁させる。前記ゲート間絶縁膜500はさらに、前記フローティングゲート255の側壁を覆うように延びる。
【0046】
以後に、図1、図2、図3及び図4に示したようにコントロールゲート600が形成された結果物上を覆う第1絶縁膜710を形成する。以後、前記フローティングゲート255に隣接した活性領域を露出させるコンタクトホール850を形成する。次に、前記コンタクトホール850により露出される半導体基板100に不純物を注入して接触接合領域450を形成する。
【0047】
例えば、前記露出される半導体基板100に不純物を注入して低濃度不純物層を形成する。以後に、前記低濃度不純物層が形成された半導体基板に不純物を注入して低濃度不純物層に重なるように高濃度不純物層を形成する。即ち、低濃度不純物層及び高濃度不純物層で備わるLDD構造で前記接触接合領域450を形成する。前記接触接合領域450は図24に示したドレイン領域として用いられる不純物層405に連結されたりその自体がドレイン領域として利用されうる。
【0048】
以後、前記接触接合領域450に連結される金属膜を形成した後パターニングしてビットライン800で利用する。次に、前記ビットライン800を絶縁させる第2絶縁膜730を形成する。
【産業上の利用可能性】
【0049】
本発明は、ディジタルカメラ、ディジタルビデオカメラ、MP3プレーヤー、携帯電話、PDA、USBメモリ用不揮発性メモリとして利用可能であり、将来的にはパソコンに内臓される補助記憶装置としての用途が考えられる他、記憶装置が必要とされる様々な分野において応用され得る。
【図面の簡単な説明】
【0050】
【図1】本発明の実施例による不揮発性メモリ装置の一部を示すレイアウト図である。
【図2】図1のB−B’線に沿って切った断面図である。
【図3】図1のC−C’線に沿って切った断面図である。
【図4】図1のD−D’線に沿って切った断面図である。
【図5】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図6】図5のB−B’線に沿って切った断面図である。
【図7】図5のC−C’線に沿って切った断面図である。
【図8】図5のD−D’線に沿って切った断面図である。
【図9】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図10】図9のB−B’線に沿って切った断面図である。
【図11】図9のC−C’線に沿って切った断面図である。
【図12】図9のD−D’線に沿って切った断面図である。
【図13】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図14】図13のB−B’線に沿って切った断面図である。
【図15】図13のC−C’線に沿って切った断面図である。
【図16】図13のD−D’線に沿って切った断面図である。
【図17】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図18】図17のB−B’線に沿って切った断面図である。
【図19】図17のC−C’線に沿って切った断面図である。
【図20】図17のD−D’線に沿って切った断面図である。
【図21】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図22】図21のB−B’線に沿って切った断面図である。
【図23】図21のC−C’線に沿って切った断面図である。
【図24】図21のD−D’線に沿って切った断面図である。
【符号の説明】
【0051】
100 半導体基板、
130 トンネリング絶縁膜、
155 素子分離膜、
255 フローティングゲート、
400 共通ソース領域、
450 接触接合領域、
500 ゲート間絶縁膜、
600 コントロールゲート、
610 多結晶質シリコン膜パターン、
650 タングステンシリサイド膜パターン、
800 ビットライン、
850 コンタクトホール。
【技術分野】
【0001】
本発明は半導体装置に係り、特に不揮発性メモリ装置に関する。
【背景技術】
【0002】
不揮発性メモリ装置が高集積化することによってメモリセルを動作させる駆動回路素子などが占める面積の減少が要求されている。また、コントロールゲートにはできるだけ低い電圧を印加し、フローティングゲートに誘起される電圧は動作特性に適した水準で維持されるために、フローティングゲートとコントロールゲートとの間に中間膜で形成されるゲート間絶縁膜の改善が要求されている。その理由は、プログラム動作時コントロールゲートに高電圧が印加されれば、高電圧によって前記フローティングゲートに電圧が誘起されるが、前記フローティングゲートに電圧が誘起される程度は前記ゲート間絶縁膜のカップリング率により大きく影響を受けるからである。これにより、前記ゲート間絶縁膜のカップリング率の向上が要求されている。
【0003】
さらに、従来の不揮発性メモリ装置の消去動作時、電子の移動経路がソース電極方向になされている。これにより、電子が通過する面積が小さいことによって電流密度が集中する現象が発生し、トンネリング酸化膜、即ち、トンネルの絶縁膜が劣化する。従って、トンネリング絶縁膜の劣化を防止し信頼性を向上できる新しい不揮発性メモリ装置が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする技術的課題は素子が占める面積の減少を具現でき、ゲート間絶縁膜のカップリング率を増加させてフローティングゲートに誘起される電圧を上げて信頼性が向上した不揮発性メモリ装置を提供することにある。
【0005】
本発明が解決しようとする他の技術的課題は前記のような不揮発性メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記の技術的課題を達成するために本発明の一観点は、半導体基板上に形成された一本のワードラインと一対のビットラインとが交差する領域に二つのメモリセルを具備する不揮発性メモリ装置であって、半導体基板上に第1トンネリング絶縁膜を介在して形成された第1フローティングゲート及び前記第1フローティングゲートの片側末端に隣接した半導体基板領域に第1ドレイン領域を具備する前記第1メモリセルと、半導体基板上に第2トンネリング絶縁膜を介在して形成された第2フローティングゲート及び前記第2フローティングゲートの片側末端に隣接した半導体基板に第2ドレイン領域を具備する前記第2メモリセルと、前記第1フローティングゲート及び前記第2フローティングゲート間の前記半導体基板に形成され、前記第1メモリセル及び前記第2メモリセルのソース領域として共有する共通ソース領域と、ゲート間絶縁膜を介在して前記第1フローティングゲート及び第2フローティングゲートに同時に重畳され、ワードラインとして機能するコントロールゲートとを含み、前記ゲート間絶縁膜は、前記第1フローティングゲート及び前記第2フローティングゲートの側壁を覆うように延びることを特徴とする不揮発性メモリ装置を提供する。
【0007】
この時、前記ゲート間絶縁膜は前記第1フローティングゲート及び前記第2フローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【0008】
前記の技術的課題を達成するために本発明の他の観点は、半導体基板上にトンネリング絶縁膜を介在して形成された二つのフローティングゲートと、前記フローティングゲート間の半導体基板に形成されて前記二つのフローティングゲートに共有される共通ソース領域と、前記半導体基板に前記共通ソース領域と各々離隔して形成され、前記二つのフローティングゲートの末端に各々隣接して形成された二つのドレイン領域と、前記二つのフローティングゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成されて前記二つのフローティングゲート及び前記共通ソース領域に重畳されワードラインとして機能するコントロールゲートを含み、前記ゲート間絶縁膜は、前記二つのフローティングゲート等の側壁を覆うように延びる不揮発性メモリ装置を提供する。
【0009】
前記ゲート間絶縁膜は前記二つのフローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【0010】
前記の技術的課題を達成するために本発明の他の観点は、半導体基板上に形成されて活性領域を限定する複数個の素子分離領域と、前記活性領域に形成され列方向に延びた複数個の共通ソース領域と、前記活性領域に前記共通ソース領域と所定距離離隔して前記共通ソース領域と交代して形成された複数個のドレイン領域と、前記共通ソースライン及びドレイン領域が形成されている前記活性領域上に形成されたトンネリング絶縁膜と、前記トンネリング絶縁膜上に前記列方向に形成された複数個のフローティングゲートであって、各対のフローティングゲートは各共通ソース領域を中心とする複数対のフローティングゲートと、前記フローティングゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に前記共通ソース領域と平行して形成された複数個のコントロールゲートであって、各コントロールゲートは各共通ソース領域を中心とする複数対のフローティングゲートと重畳する複数個のコントロールゲートと、前記複数個のコントロールゲートと垂直方向に形成された複数個のビットラインであって、各ビットラインは行方向に隣接した複数個のドレイン領域を連結させる複数個のビットラインを含み、前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びる不揮発性メモリ装置を提供する。
【0011】
前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【0012】
本発明によれば、素子が占める面積を縮められ、ゲート間絶縁膜のカップリング率を増加させてコントロールゲートに印加される電圧を低めてもフローティングゲートに誘起される電圧を素子の動作に必要な水準で維持できる。
【発明の効果】
【0013】
前述した本発明の実施例によれば、一つのコントロールゲートで少なくとも二つのフローティングゲートに電子の注入及び消去動作ができる。これにより、前記コントロールゲート、即ち、ワードラインを制御するための周辺回路素子を構成する時、周辺回路素子が占める面積の減少が具現できる。
【0014】
また、消去動作する電子の経路を半導体基板方向に変更できて電流密度の集中を防止できる。これにより、トンネル酸化膜の劣化が防止できて不揮発性メモリ装置の信頼性を向上させうる。
【0015】
さらに、ゲート間絶縁膜がフローティングゲートの側壁を覆うことができてゲート間絶縁膜が占める面積を増加させうる。一方、コントロールゲートに印加される電圧によりフローティングゲートに誘起される電圧の大きさを決定するゲート間絶縁膜のカップリング率はゲート間絶縁膜の厚さまたは面積に比例する。従って、本発明による不揮発性メモリ装置はゲート間絶縁膜の面積を増加させることができてこれに比例してカップリング率の増加を具現できる。従って、コントロールゲートに低い電圧を印加してもフローティングゲートに誘起される電圧は動作に適した水準で維持されうる。
【発明を実施するための最良の形態】
【0016】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態で変形でき、本発明の範囲が後述する実施例によって限られることと解釈されてはならない。本発明の実施例は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面の膜の厚さはさらに明確な説明を強調するために誇張されたことであり、図面上で同じ符号で表示された要素は同じ要素を意味する。またある膜が他の膜または半導体基板の「上」にあると記載される場合に、前記ある膜は前記他の膜または半導体基板に直接接触して存在でき、またはその間に第3の膜が介在される場合もある。
【0017】
本発明による不揮発性メモリ装置のレイアウト図である図1を参照すれば、参照番号155は素子分離膜を、255はフローティングゲートを、400は共通ソース領域を、600はコントロールゲートを、800はビットラインを各々示す。本発明の実施例による不揮発性メモリ装置は半導体基板100上に一本のワードライン600と一本のビットライン800が交差する領域に第1及び第2メモリセルの二つを具備する。より詳細には図1の断面図の図2乃至図4を参照して本発明に係る不揮発性メモリ装置の構造を説明する。
【0018】
図2乃至図4を参照すれば、本発明の実施例による不揮発性メモリ装置は、半導体基板100上に素子分離膜155によって限定される活性領域に共通ソース領域400などを具備する。前記活性領域の半導体基板100上には酸化膜よりなるトンネリング絶縁膜130がさらに備わる。
【0019】
前記共通ソース領域400に隣接して前記共通ソース領域400を中心として図1に示したように共通ソースライン400に沿って列方向に配列された複数個のフローティングゲート255が形成される。これにより、一対のフローティングゲート255は各々共通ソース領域400を共有している。
【0020】
また、前記フローティングゲート255に重なって形成されるコントロールゲート600は対向する一対のフローティングゲート255の二つを同時に覆っている。即ち、コントロールゲート600は二つ以上のフローティングゲート255を同時に覆っていて複数個のフローティングゲート255を制御できる。また、コントロールゲート600は対向するように配列されたフローティングゲート255間の共通ソースライン400に重なって形成される。
【0021】
これにより、一つのコントロールゲート600、即ち、ワードラインで二つまたはそれ以上のフローティングゲート255の電子注入、即ち、プログラム動作または消去動作を制御できる。従って、前記ワードラインを制御するための周辺回路素子が占める面積の減少を大きく具現できる。
【0022】
一方、コントロールゲート600は不純物がドーピングされた多結晶質シリコン膜パターン610及びタングステンシリサイド膜パターン650よりなる。
【0023】
コントロールゲート600とフローティングゲート255の界面には、ゲート間絶縁膜500が形成される。例えば、酸化膜/窒化膜/酸化膜の三重膜(ONO layer)で前記ゲート間絶縁膜500が形成される。前記ゲート間絶縁膜500はコントロールゲート600と前記共通ソースライン400の半導体基板100の界面にも延びて前記コントロールゲート600と前記共通ソースライン400を絶縁させる。
【0024】
また、前記ゲート間絶縁膜500は前記フローティングゲート255の上部だけでなく前記フローティングゲート255の側壁に延びて前記側壁をさらに覆う。これにより、コントロールゲート600に印加される電圧によりフローティングゲート255に誘起される電圧の比率、即ち、カップリング率の増加を具現できる。従って、コントロールゲート600にさらに低い電圧が印加されるとしてもフローティングゲート255に誘起される電圧を上げられる。
【0025】
さらに、前記フローティングゲート255の各々に隣接する前記活性領域の一部には接触接合領域450が備わる。前記接触接合領域450はドレイン領域とビットライン800を電気的に連結させる役割ができる。これにより、前記接触接合領域450はドレイン領域として利用できる。このように形成された接触接合領域450にコンタクトホール850を通じてビットライン800が備わって電気的に連結される。
【0026】
このように構成される本発明の実施例によるトランジスタ構造は次のような方法で動作できる。例えば、一側のビットライン800に概略5V程度の電圧を印加した後コントロールゲート600に概略10V程度の電圧を印加すれば、トランジスタのチャンネルピンチオフ領域(図示せず)から接触接合領域450方向に熱電子が生成される。前記生成される熱電子はフローティングゲート255に注入されてプログラム動作される。この時、半導体基板100と共通ソース領域400は接地される。
【0027】
また、図2に示したような両側のビットライン800に同時に概略5Vの電圧を印加し、前記のようにコントロールゲート600に約10Vの電圧を印加することによって二つまたはそれ以上のフローティングゲート255に同時に熱電子を注入できる。即ち、一つのコントロールゲート600によって二つまたはそれ以上のフローティングゲート255がプログラムされうる。
【0028】
一方、二本のビットライン800の中で選択されたビットライン800に概略5Vの電圧を印加し、非選択されたビットライン800に概略0Vを印加した後コントロールゲート600に概略5V程度の電圧を印加して、フローティングゲート255内の電子注入有無によりチャンネルに流れる電流量でプログラム可否を確認する読出し動作が遂行できる。
【0029】
そして、両側ビットライン800を励起状態にしコントロールゲート600を接地状態にした後、概略12Vの電圧を半導体基板100に印加することによって、チャンネル全地域を通じて電子を消去できる。また、共通ソース領域400に概略12V程度の電圧を印加することによってフローティングゲート255から電子を消去する消去動作を遂行できる。
【0030】
このように消去動作時電子が通過する経路を半導体基板100方向に変更できてフローティングゲート255から消去される電子による電流密度を拡散または分散させうる。従って、電流密度の集中によるトンネリング絶縁膜130の劣化問題を克服でき信頼性の向上を具現できる。
【0031】
図5、図6、図7及び図8を参照すれば、半導体基板100、例えば、P型基板上に活性領域及び素子分離領域を設定する複数個の素子分離膜150をマトリックス形態で形成する。例えば、LOCOS(Local Oxidation of Silicon)あるいはPBL(Poly Buffered Locos)工程を利用して行方向、例えば、ビットライン(図1の800)方向に長く形成する。以後に、素子分離膜150によって設定される活性領域の半導体基板100上を覆う酸化膜を形成してトンネリング絶縁膜130として利用する。
【0032】
図9、図10、図11及び図12を参照すれば、トンネリング絶縁膜130及び素子分離膜150を覆う導電膜、例えば、多結晶質シリコン膜を概略1000Å程度の厚さで形成する。
【0033】
この時、前記多結晶質シリコン膜を形成する時不純物がドーピングされない状態で形成できる。このようにすれば、後続工程で前記多結晶質シリコン膜に不純物を注入する工程が要求される。しかし、前記多結晶質シリコン膜に不純物がドーピングされるように多結晶質シリコン膜を形成する工程を制御して導電性を有するようにすることもできる。例えば、前記多結晶質シリコン膜を形成した後拡散方法で前記不純物を前記多結晶質シリコン膜に注入できる。
【0034】
このように形成された導電膜を写真蝕刻工程でパターニングして分離させてフローティングゲート膜200を形成する。この時、前記パターニング工程によって前記導電膜は行方向、例えば、前記素子分離膜150の長さ方向に延びた形態でパターニングできる。即ち、ビットライン(図1の800)方向にパターニングされて分離できる。そして、図11に示したように素子分離膜150にその一部がまたがるようにパターニングされる。
【0035】
図13、図14、図15及び図16を参照すれば、素子分離膜150及びフローティングゲート膜200をパターニングして半導体基板100を露出させながら分離されたフローティングゲート膜250を形成する。具体的に、素子分離膜150またはフローティングゲート膜200を列方向に露出させる第1フォトレジストパターン310を形成する。例えば、前記素子分離膜150及び前記フローティングゲート膜200を横切る方向に前記素子分離膜150及びフローティングゲート膜200の一部、例えば、フローティングゲート膜200の中心部を露出する第1フォトレジストパターン310を露光及び現像工程で形成する。
【0036】
次に、前記第1フォトレジストパターン310を蝕刻マスクとして利用して露出される素子分離膜150の一部、フローティングゲート膜200及びトンネリング絶縁膜130を蝕刻して除去することによって下部の半導体基板100を露出する。これにより露出される半導体基板100の一部は素子分離膜150及びフローティングゲート膜200の各々を二つに分割する。即ち、分離された素子分離膜155及び分離されたフローティングゲート膜250が形成される。
【0037】
図17、図18、図19及び図20を参照すれば、まず第1フォトレジストパターン310を除去する。以後に、前記分離された素子分離膜155及び分離されたフローティングゲート膜250により露出される半導体基板100に不純物を注入して共通ソース領域400を形成する。この時、前記不純物は前記フローティングゲート膜250及び前記露出される半導体基板100に同時に注入される。
【0038】
言い換えれば、イオン注入方法または不純物拡散方法等で前記分離されたフローティングゲート膜250を成す多結晶質シリコン膜に不純物を注入して導電性を有させる。同時に、前記イオン注入方法または不純物拡散方法で前記露出される半導体基板100に不純物を注入して共通ソース領域400を形成する。
【0039】
この時、前記不純物の注入工程は前記共通ソースライン400に深い接合が形成されるように遂行される。例えば、連続的にイオン注入を進行する等方性方式でn−及びn+不純物層構造を形成する。即ち、前記共通ソース領域400がLDD構造を有させる。
【0040】
または、前記共通ソース領域400に不純物を注入する工程を遂行する以前に前記分離されたフローティングゲート膜250に不純物をドーピングする工程を遂行する。例えば、前記多結晶質シリコン膜が形成される時または形成された以後に不純物を前記多結晶質シリコン膜に拡散させる方法で前記多結晶質シリコン膜に導電性を有させ、前記分離されたフローティングゲート膜250に導電性を有させる。以後に、前記露出される半導体基板100に不純物をイオン注入して共通ソース領域400を形成する。
【0041】
さらに、前記不純物注入工程で前記共通ソース領域400として利用される部分の半導体基板100だけでなく、他の活性領域の半導体基板100も露出される。即ち、第1フォトレジストパターン310を除去した後イオン注入マスクを介在しなければ、共通ソース領域400が形成される半導体基板100の一部外の露出される半導体基板100の他部にも図20に示したように不純物層405が形成できる。このような不純物層405はドレイン領域として利用できる。
【0042】
図21、図22、図23及び図24を参照すれば、分離されたフローティングゲート膜250を覆うゲート間絶縁膜500を形成する。例えば、酸化膜/窒化膜/酸化膜のような三重膜を形成する。
【0043】
以後、前記ゲート間絶縁膜500上に導電膜を形成してコントロールゲート膜として利用する。例えば、多結晶質シリコン膜を概略1000Å程度の厚さで形成する。前記多結晶質シリコン膜上にタングステン膜を形成した後熱処理してタングステンシリサイド膜を概略1000Å程度の厚さで形成する。以後、前記多結晶質シリコン膜及びタングステンシリサイド膜をパターニングして多結晶質シリコン膜パターン610及びタングステンシリサイド膜パターン650よりなるコントロールゲート600を形成する。
【0044】
前記コントロールゲート600が形成された以後に前記パターニング工程を続けて進行する。即ち、自己整列蝕刻工程を遂行して下部のゲート間絶縁膜500及び分離されたフローティングゲート膜250を蝕刻する。これにより、少なくとも2個のフローティングゲート255が一つのコントロールゲート600下に存在するセルトランジスタの構造が形成される。
【0045】
この時、前記ゲート間絶縁膜500は共通ソース領域400と前記コントロールゲート600を絶縁させる。前記ゲート間絶縁膜500はさらに、前記フローティングゲート255の側壁を覆うように延びる。
【0046】
以後に、図1、図2、図3及び図4に示したようにコントロールゲート600が形成された結果物上を覆う第1絶縁膜710を形成する。以後、前記フローティングゲート255に隣接した活性領域を露出させるコンタクトホール850を形成する。次に、前記コンタクトホール850により露出される半導体基板100に不純物を注入して接触接合領域450を形成する。
【0047】
例えば、前記露出される半導体基板100に不純物を注入して低濃度不純物層を形成する。以後に、前記低濃度不純物層が形成された半導体基板に不純物を注入して低濃度不純物層に重なるように高濃度不純物層を形成する。即ち、低濃度不純物層及び高濃度不純物層で備わるLDD構造で前記接触接合領域450を形成する。前記接触接合領域450は図24に示したドレイン領域として用いられる不純物層405に連結されたりその自体がドレイン領域として利用されうる。
【0048】
以後、前記接触接合領域450に連結される金属膜を形成した後パターニングしてビットライン800で利用する。次に、前記ビットライン800を絶縁させる第2絶縁膜730を形成する。
【産業上の利用可能性】
【0049】
本発明は、ディジタルカメラ、ディジタルビデオカメラ、MP3プレーヤー、携帯電話、PDA、USBメモリ用不揮発性メモリとして利用可能であり、将来的にはパソコンに内臓される補助記憶装置としての用途が考えられる他、記憶装置が必要とされる様々な分野において応用され得る。
【図面の簡単な説明】
【0050】
【図1】本発明の実施例による不揮発性メモリ装置の一部を示すレイアウト図である。
【図2】図1のB−B’線に沿って切った断面図である。
【図3】図1のC−C’線に沿って切った断面図である。
【図4】図1のD−D’線に沿って切った断面図である。
【図5】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図6】図5のB−B’線に沿って切った断面図である。
【図7】図5のC−C’線に沿って切った断面図である。
【図8】図5のD−D’線に沿って切った断面図である。
【図9】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図10】図9のB−B’線に沿って切った断面図である。
【図11】図9のC−C’線に沿って切った断面図である。
【図12】図9のD−D’線に沿って切った断面図である。
【図13】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図14】図13のB−B’線に沿って切った断面図である。
【図15】図13のC−C’線に沿って切った断面図である。
【図16】図13のD−D’線に沿って切った断面図である。
【図17】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図18】図17のB−B’線に沿って切った断面図である。
【図19】図17のC−C’線に沿って切った断面図である。
【図20】図17のD−D’線に沿って切った断面図である。
【図21】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図22】図21のB−B’線に沿って切った断面図である。
【図23】図21のC−C’線に沿って切った断面図である。
【図24】図21のD−D’線に沿って切った断面図である。
【符号の説明】
【0051】
100 半導体基板、
130 トンネリング絶縁膜、
155 素子分離膜、
255 フローティングゲート、
400 共通ソース領域、
450 接触接合領域、
500 ゲート間絶縁膜、
600 コントロールゲート、
610 多結晶質シリコン膜パターン、
650 タングステンシリサイド膜パターン、
800 ビットライン、
850 コンタクトホール。
【特許請求の範囲】
【請求項1】
半導体基板上に形成された一本のワードラインと一対のビットラインとが交差する領域に二つのメモリセルを具備する不揮発性メモリ装置であって、
半導体基板上に第1トンネリング絶縁膜を介在して形成された第1フローティングゲート及び前記第1フローティングゲートの片側末端に隣接した半導体基板領域に第1ドレイン領域を具備する前記第1メモリセルと、
半導体基板上に第2トンネリング絶縁膜を介在して形成された第2フローティングゲート及び前記第2フローティングゲートの片側末端に隣接した半導体基板領域に第2ドレイン領域を具備する前記第2メモリセルと、
前記第1フローティングゲート及び前記第2フローティングゲート間の前記半導体基板に形成され、前記第1メモリセル及び前記第2メモリセルのソース領域として共有する共通ソース領域と、
ゲート間絶縁膜を介在して前記第1フローティングゲート及び第2フローティングゲートに同時に重畳され、ワードラインとして機能するコントロールゲートとを含み、
前記ゲート間絶縁膜は、前記第1フローティングゲート及び前記第2フローティングゲートの側壁を覆うように延びることを特徴とする不揮発性メモリ装置。
【請求項2】
前記ゲート間絶縁膜は、前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項3】
半導体基板上にトンネリング絶縁膜を介在して形成された二つのフローティングゲートと、
前記フローティングゲート間の半導体基板に形成されて前記二つのフローティングゲートに共有される共通ソース領域と、
前記半導体基板に前記共通ソース領域と各々離隔して形成され、前記二つのフローティングゲートの末端に各々隣接して形成された二つのドレイン領域と、
前記二つのフローティングゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成されて前記二つのフローティングゲート及び前記共通ソース領域に重畳されワードラインとして機能するコントロールゲートを含み、
前記ゲート間絶縁膜は、前記二つのフローティングゲート等の側壁を覆うように延びることを特徴とする不揮発性メモリ装置。
【請求項4】
前記ゲート間絶縁膜は、前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させることを特徴とする請求項3に記載の不揮発性メモリ装置。
【請求項5】
半導体基板上に形成されて活性領域を限定する複数個の素子分離領域と、
前記活性領域に形成され列方向に延びた複数個の共通ソース領域と、
前記活性領域に前記共通ソース領域と所定距離離隔して前記共通ソース領域と交代して形成された複数個のドレイン領域と、
前記共通ソースライン及びドレイン領域が形成されている前記活性領域上に形成されたトンネリング絶縁膜と、
前記トンネリング絶縁膜上に前記列方向に形成された複数個のフローティングゲートであって、各対のフローティングゲートは各共通ソース領域を中心とする複数対のフローティングゲートと、
前記フローティングゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に前記共通ソース領域と平行して形成された複数個のコントロールゲートであって、各コントロールゲートは各共通ソース領域を中心とする複数対のフローティングゲートと重畳する複数個のコントロールゲートと、
前記複数個のコントロールゲートと垂直方向に形成された複数個のビットラインであって、各ビットラインは行方向に隣接した複数個のドレイン領域を連結させる複数個のビットラインを含み、
前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びることを特徴とする不揮発性メモリ装置。
【請求項6】
前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させることを特徴とする請求項5に記載の不揮発性メモリ装置。
【請求項1】
半導体基板上に形成された一本のワードラインと一対のビットラインとが交差する領域に二つのメモリセルを具備する不揮発性メモリ装置であって、
半導体基板上に第1トンネリング絶縁膜を介在して形成された第1フローティングゲート及び前記第1フローティングゲートの片側末端に隣接した半導体基板領域に第1ドレイン領域を具備する前記第1メモリセルと、
半導体基板上に第2トンネリング絶縁膜を介在して形成された第2フローティングゲート及び前記第2フローティングゲートの片側末端に隣接した半導体基板領域に第2ドレイン領域を具備する前記第2メモリセルと、
前記第1フローティングゲート及び前記第2フローティングゲート間の前記半導体基板に形成され、前記第1メモリセル及び前記第2メモリセルのソース領域として共有する共通ソース領域と、
ゲート間絶縁膜を介在して前記第1フローティングゲート及び第2フローティングゲートに同時に重畳され、ワードラインとして機能するコントロールゲートとを含み、
前記ゲート間絶縁膜は、前記第1フローティングゲート及び前記第2フローティングゲートの側壁を覆うように延びることを特徴とする不揮発性メモリ装置。
【請求項2】
前記ゲート間絶縁膜は、前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させることを特徴とする請求項1に記載の不揮発性メモリ装置。
【請求項3】
半導体基板上にトンネリング絶縁膜を介在して形成された二つのフローティングゲートと、
前記フローティングゲート間の半導体基板に形成されて前記二つのフローティングゲートに共有される共通ソース領域と、
前記半導体基板に前記共通ソース領域と各々離隔して形成され、前記二つのフローティングゲートの末端に各々隣接して形成された二つのドレイン領域と、
前記二つのフローティングゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成されて前記二つのフローティングゲート及び前記共通ソース領域に重畳されワードラインとして機能するコントロールゲートを含み、
前記ゲート間絶縁膜は、前記二つのフローティングゲート等の側壁を覆うように延びることを特徴とする不揮発性メモリ装置。
【請求項4】
前記ゲート間絶縁膜は、前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させることを特徴とする請求項3に記載の不揮発性メモリ装置。
【請求項5】
半導体基板上に形成されて活性領域を限定する複数個の素子分離領域と、
前記活性領域に形成され列方向に延びた複数個の共通ソース領域と、
前記活性領域に前記共通ソース領域と所定距離離隔して前記共通ソース領域と交代して形成された複数個のドレイン領域と、
前記共通ソースライン及びドレイン領域が形成されている前記活性領域上に形成されたトンネリング絶縁膜と、
前記トンネリング絶縁膜上に前記列方向に形成された複数個のフローティングゲートであって、各対のフローティングゲートは各共通ソース領域を中心とする複数対のフローティングゲートと、
前記フローティングゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に前記共通ソース領域と平行して形成された複数個のコントロールゲートであって、各コントロールゲートは各共通ソース領域を中心とする複数対のフローティングゲートと重畳する複数個のコントロールゲートと、
前記複数個のコントロールゲートと垂直方向に形成された複数個のビットラインであって、各ビットラインは行方向に隣接した複数個のドレイン領域を連結させる複数個のビットラインを含み、
前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びることを特徴とする不揮発性メモリ装置。
【請求項6】
前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させることを特徴とする請求項5に記載の不揮発性メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
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【図11】
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【図15】
【図16】
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【図18】
【図19】
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【図21】
【図22】
【図23】
【図24】
【公開番号】特開2007−96342(P2007−96342A)
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願番号】特願2006−324815(P2006−324815)
【出願日】平成18年11月30日(2006.11.30)
【分割の表示】特願平11−27397の分割
【原出願日】平成11年2月4日(1999.2.4)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願日】平成18年11月30日(2006.11.30)
【分割の表示】特願平11−27397の分割
【原出願日】平成11年2月4日(1999.2.4)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
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