不揮発性半導体記憶装置およびその製造方法
【課題】セル電流の減少を抑制することが可能な不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能であり、直列に接続され、半導体基板１上にトンネル酸化膜２を介して形成されたゲート電極を有するメモリセルトランジスタＭＴと、直列に接続された前記メモリセルトランジスタＭＴの端部と、ビット線またはソース線と、の間に接続され、前記半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極を有する選択ゲートトランジスタＳＴ１と、を備える。
【解決手段】不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能であり、直列に接続され、半導体基板１上にトンネル酸化膜２を介して形成されたゲート電極を有するメモリセルトランジスタＭＴと、直列に接続された前記メモリセルトランジスタＭＴの端部と、ビット線またはソース線と、の間に接続され、前記半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極を有する選択ゲートトランジスタＳＴ１と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型不揮発性メモリ等の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型不揮発性メモリ（ＮＡＮＤ型フラッシュＥＥＰＲＯＭ）が知られている。
【０００３】
ＮＡＮＤ型不揮発性メモリのメモリセルトランジスタ（メモリセル）は、半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたスタックゲート構造を有している（例えば、特許文献１参照。）。
【０００４】
このメモリセルトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に複数直列に接続させ、その両端に選択ゲートトランジスタを配置する。これにより、ＮＡＮＤセルユニット（メモリセルユニット）が構成される。
【０００５】
このＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロック（メモリブロック）と呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一の制御ゲート線に接続される。ＮＡＮＤセルユニット内にN個のメモリセルトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれる制御ゲート線はN本となる。
【０００６】
また、メモリセルトランジスタは、浮遊ゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的には、浮遊ゲートにチャネルから電子を注入したしきい値電圧の高い状態を例えば“０”データ、浮遊ゲートの電子をチャネルに放出させたしきい値電圧の低い状態を“１”データとして、２値データ記憶を行う。
【０００７】
最近では、しきい値電圧分布の制御をより細分化することにより、４値記憶等の多値記憶方式も行われている。
【０００８】
データの読み出しを行う際には、読み出したいメモリセルトランジスタの制御ゲート電圧Ｖｇを読み出したいメモリセルトランジスタのしきい値電圧、その他のメモリセルトランジスタをデータがどの状態に書き込まれていても十分に電流を流すことのできる電圧Ｖｒｅａｄを与える。そして、ＮＡＮＤ列にセル電流が流れるか否かでデータの有無を判断する。
【０００９】
例えば、セル電流が流れれば、選択されたメモリセルトランジスタは、しきい値電圧以下になっているのでデータは書き込まれてないと判断される。一方、電流が流れなければデータが書き込まれていると判断される。
【００１０】
特に、読み出しを行うセルが接続されたＮＡＮＤ列において共通接続されている他のセルが書き込まれている場合には、書き込まれた電子の影響でセル電流が減少する。そのため、飽和セル電流を、しきい値電圧をセンスしている電流値と比較して十分に高くする。これにより、データを読み出すために、書き込まれたセルによるセル電流の減少分に対して、マージンを確保する。
【００１１】
ＮＡＮＤ型不揮発性メモリの選択ゲートトランジスタおよび周辺回路のトランジスタでは、側壁スペーサが形成されるのが常である。この際、側壁スペーサを形成する絶縁膜を堆積する際には、メモリセルトランジスタ間は完全に絶縁膜で埋まる。これにより、メモリセルトランジスタ間は側壁スペーサ形成時のエッチング時にもシリコン基板まで開口されない。
【００１２】
一方で、選択ゲート−選択ゲート間は、側壁スペーサ形成のエッチング時に面内均一性を確保するために、オーバーエッチングするため、シリコン基板がエッチングされてしまう。ここで、選択ゲートとメモリセルトランジスタ間の距離が選択ゲートの側壁スペーサで埋まりきらない場合には、シリコン基板がエッチングされ、いわゆるガウジングが発生する。
【００１３】
このガウジングは、電子の移動パスを阻害し、セル電流を低下させる。近年、ＮＡＮＤ型不揮発性メモリは、微細化が進むことにより一列に並んでいるセル数が多くなり、セル電流の確保が難しくなっている。このため、このようなＮＡＮＤ型不揮発性メモリにおいて、非常に問題になる。
【特許文献１】特開２００４−６４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、セル電流の減少を抑制することが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置の製造方法は、
電気的なデータの書き込み及び消去が可能であり直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成されるメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記レジスト膜を除去した後、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短いことを特徴とする。
【００１６】
本発明の他の態様に係る実施例に従った不揮発性半導体記憶装置の製造方法は、
電気的なデータの書き込み及び消去が可能な直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成されるメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記第１の絶縁膜を選択的に除去した後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短いことを特徴とする。
【００１７】
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、
電気的なデータの書き込み及び消去が可能であり、直列に接続され、半導体基板上にトンネル酸化膜を介して形成されたゲート電極を有するメモリセルトランジスタと、
直列に接続された前記メモリセルトランジスタの端部と、ビット線コンタクトまたはソース線コンタクトと、の間に接続され、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する選択ゲートトランジスタと、を備え、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の第３の距離よりも、短く、
前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の半導体基板の上面の位置が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面の位置よりも、高いことを特徴とする。
【発明の効果】
【００１８】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る実施形態は、選択ゲートトランジスタ−メモリセルトランジスタ間の間がメモリセルトランジスタ−メモリセルトランジスタ間よりも長いＮＡＮＤ型不揮発性メモリにおいて、選択ゲートトランジスタ−メモリセルトランジスタ間の基板のガウジングを抑制して、セル電流を確保する。
【００２０】
例えば、側壁スペーサ形成のための絶縁膜のエッチングと同時に処理される周辺回路の絶縁膜、選択ゲートトランジスタ間の絶縁膜、および選択ゲートトランジスタとメモリセルトランジスタとの間の絶縁膜の堆積量の差を、意図的に作る。
【００２１】
これにより、該絶縁膜のエッチングの終点検出を早め、半導体基板のガウジングを抑制するものである。
【００２２】
以下、本発明に係る各実施例について図面に基づいて説明する。以下では、一例として、不揮発性半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合について説明する。なお、本発明は、他の同様な構成を有する不揮発性半導体記憶装置にも適用可能である。
【実施例１】
【００２３】
図１は、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の平面の模式的な構成を示す概略図である。
【００２４】
図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ領域１０１と、ダミーセル領域１０２と、周辺回路領域１０３と、を備える。これら領域１０１、１０２、１０３は、同一基板上に設けられている。
【００２５】
メモリセルアレイ領域１０１内には、複数のメモリセルトランジスタ及び複数の選択ゲートトランジスタが設けられている。このメモリセルアレイ領域１０１はＮＡＮＤ型フラッシュメモリのチップ面積を小さくするため、メモリセルトランジスタ及び選択ゲートトランジスタは小さい間隔で配置されている。
【００２６】
ダミーセル領域１０２内には、複数のダミートランジスタ、ダミーメモリセルトランジスタ、複数のダミー選択ゲートトランジスタ及びダミーゲート電極が設けられている。
【００２７】
周辺回路領域１０３内には、例えば、カラムデコーダ、ロウデコーダ、電圧発生回路、制御回路等が設けられている。この周辺回路領域１０３はメモリセルアレイ領域１０１に比べ各素子が大きな間隔で配置されている。
【００２８】
ここで素子間隔が狭いメモリセルアレイ領域１０１に素子間隔が広い周辺回路領域１０３を隣接させると粗密差によりパターン崩れが発生する。そのため、回路素子として用いないダミートランジスタ等が配置されたダミーセル領域１０２がメモリセルアレイ領域１０１と周辺回路領域１０３間に形成される。
【００２９】
ここで、図２は、図１に示す不揮発性半導体記憶装置１００のＡ−Ａ線に沿った断面の模式的な断面図である。
【００３０】
図２に示すように、メモリセルアレイ領域１０１においては、半導体基板であるシリコン基板１上に、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴの選択ゲート電極ＳＧが形成されている。また、ダミーセル領域１０２においては、シリコン基板１上に、ダミートランジスタＤＴのダミーゲート電極ＤＧ、ダミーメモリセルＤＭＴのダミーゲート電極ＤＭＧ、およびダミー選択ゲートトランジスタＤＳＴのダミー選択ゲート電極ＤＳＧが形成されている。また、メモリセルアレイ領域１０１とダミーセル領域１０２との境界で、選択ゲート電極ＳＧとダミー選択ゲート電極ＤＳＧとが隣接するように、シリコン基板１上に配置されている。
【００３１】
なお、メモリセルトランジスタＭＴとダミーメモリセルＤＭＴとは、例えば、同様の工程で同時に形成されるものであり、同様の構成を有する。また、選択ゲートトランジスタＳＴとダミー選択ゲートトランジスタＤＳＴとは、例えば、同様の工程で同時に形成されるものであり、同様の構成を有する。
【００３２】
また、メモリセルアレイ領域１０１とダミーセル領域１０２の境界付近では、ダミーメモリセルＤＭＴ及びダミー選択ゲートトランジスタＤＳＴの配置はメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴと同じであるが、ダミーセル領域１０２と周辺回路領域１０３の境界付近では素子間隔の比較的広いダミーゲート電極ＤＧが形成されている。
【００３３】
ここで、図３は、図１に示す不揮発性半導体記憶装置１００のＢ領域を拡大した模式的な平面図である。
【００３４】
図３に示すように、シリコン基板１上面には、Ｙ方向（ビット線方向）に沿ったストライプ形状の素子領域ＡＡが、Ｙ方向に直交するＸ方向に沿って複数設けられている。
【００３５】
隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００３６】
該シリコン膜上には、複数の素子領域ＡＡを跨ぐようにして、Ｘ方向（ワード線方向）に延びるワード線ＷＬ及び選択ゲート線（図示せず）が形成されている。
【００３７】
また、ダミーセル領域１０２の周辺部では、素子領域ＡＡと素子分離領域ＳＴＩとの間隔が広くなっている。前述したようにメモリセルアレイ領域１０１と周辺回路領域１０３との粗密差によるパターン崩れを防止するためである。
【００３８】
図４Ａは、図１の不揮発性半導体記憶装置１００のメモリセルアレイ領域１０１の回路構成を含むブロック図である。
【００３９】
図４Ａに示すように、不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１００は、メモリセルアレイ１０１ａ、電圧発生回路１０３ａ２、ロウデコーダ１０３ａ３、及びカラムデコーダ１０３ａ４を備えている。
【００４０】
なお、既述のように、メモリセルアレイ１０１ａは、図１のメモリセルアレイ領域１０１に配置されている。また、既述のように、圧発生回路１０３ａ２、ロウデコーダ１０３ａ３、及びカラムデコーダ１０３ａ４は、図１の周辺回路領域１０３に配置されている。
【００４１】
また、図４Ａに示すように、メモリセルアレイ１０１ａは、電気的なデータの書き込み及び消去が可能な複数のメモリセルユニット１０１ａ５を備えている。
【００４２】
メモリセルユニット１０１ａ５の各々は、例えば１６個の不揮発性のメモリセルトランジスタＭＴと、選択ゲートトランジスタＳＴ１、ＳＴ２とを含んでいる。この選択ゲートトランジスタＳＴ１を介して、直列接続されたメモリセルトランジスタＭＴの一端部が、ビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２を介して、直列接続されたメモリセルトランジスタＭＴの他端部が、ソース線ＳＬに接続されている。
【００４３】
メモリセルトランジスタＭＴは、浮遊ゲート構造の場合、シリコン基板１上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極、例えば、ポリシリコン膜）と、電荷蓄積層上に形成された絶縁膜と、この絶縁膜上に形成された制御ゲート電極とを有する。
【００４４】
また、メモリセルトランジスタＭＴは、ＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−シリコン）構造の場合、シリコン基板１上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、さらにブロック層上に形成された制御ゲート電極とを有する。
【００４５】
なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。
【００４６】
また、メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択ゲートトランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は、選択ゲートトランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択ゲートトランジスタＳＴ２のドレイン領域に接続されている。
【００４７】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、ワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続されている。同一行にある選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれ選択ゲート線ＳＧＤ、ＳＧＳに共通接続されている。
【００４８】
なお、説明の簡単化のため、ワード線ＷＬ０〜ＷＬ１５を区別しない場合には、既述のように単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０１ａにおいて同一列にある選択ゲートトランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括して既述のようにビット線ＢＬと呼ぶ。選択ゲートトランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００４９】
なお、選択ゲートトランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１０１ａ５を選択できるのであれば、いずれか一方のみが設けられていてもよい。
【００５０】
また、図４Ａでは、１行のメモリセルユニット１０１ａ５のみを図示している。しかし、メモリセルアレイ１０１ａ内には複数行のメモリセルユニット１０１ａ５が設けられてもよい。この場合、同一列にあるメモリセルユニット１０１ａ５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。さらに、同一行にある複数のメモリセルユニット１０１ａ５は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００５１】
ロウデコーダ１０３ａ３は、メモリセルアレイ１０１ａのロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。
【００５２】
カラムデコーダ１０３ａ４は、メモリセルアレイ１０１ａのカラム方向を選択する。すなわち、ビット線ＢＬを選択する。
【００５３】
電圧発生回路２は、電圧を発生し、発生した電圧をロウデコーダ１０３ａ３に供給する。
【００５４】
電圧発生回路２、ロウデコーダ１０３ａ３、及びカラムデコーダ１０３ａ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を電源電圧として用いる低耐圧ＭＯＳトランジスタ（周辺トランジスタ）と、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を電源電圧として用いる高耐圧ＭＯＳトランジスタ（周辺トランジスタ）と、を含んでいる。
【００５５】
次に、上記構成のメモリセルアレイ１０１ａの平面図について説明する。図４Ｂは、図４Ａに示すメモリセルアレイ１０１ａの平面図である。
【００５６】
図４Ｂに示すように、既述の図３で説明したように、シリコン基板１中にはＹ方向に沿ったストライプ形状の素子領域ＡＡが、Ｙ方向に直交するＸ方向に並んで複数設けられている。隣接する素子領域ＡＡ間には、素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００５７】
シリコン基板１上には、複数の素子領域ＡＡを跨ぐようにして、Ｘ方向に沿ったストライプ形状のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層１５を有するメモリセルトランジスタＭＴが設けられ、選択ゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択ゲートトランジスタＳＴ１、ＳＴ２が設けられている。Ｙ方向で隣接するワード線ＷＬ間、選択ゲート線間、及びワード線ＷＬと選択ゲート線ＳＧＤ、ＳＧＳとの間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００５８】
Ｙ方向で隣接する選択ゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択ゲートトランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、Ｙ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
【００５９】
また、Ｙ方向で隣接する選択ゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択ゲートトランジスタＳＴ２のソース領域として機能する。そして、このソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００６０】
ここで、メモリセルトランジスタＭＴ間の距離ｄ１は、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１、ＳＴ２間の距離ｄ２よりも短くなっている。また、距離ｄ１は、隣接する選択ゲートトランジスタＳＴ１間またはＳＴ２間の距離ｄ３よりも短い。なお、距離ｄ２と距離ｄ３の関係は特に規定されないが、選択ゲートトランジスタＳＴ１間にコンタクトプラグＣＰ１が形成されるため距離ｄ３は距離ｄ２よりも長くなる場合が多い。
【００６１】
次に、以上のような構成・機能を有する不揮発性半導体記憶装置１００の製造方法の一例について説明する。
【００６２】
ここでは、一例として、メモリセルトランジスタが、浮遊ゲート型メモリセルトランジスタである場合について説明する。なお、メモリセルトランジスタがＭＯＮＯＳ型メモリセルトランジスタの場合も、同様である。また、ここでは、一例として、選択ゲートトランジスタＳＴ１の周辺について説明するが、選択ゲートトランジスタＳＴ２の周辺も同様である。
【００６３】
図５Ａないし図５Ｇは、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図５Ａないし図５Ｇは、図４ＢのＡ−Ａ線に沿った断面の断面を表している。
【００６４】
先ず、シリコン基板１上に、トンネル絶縁膜（ゲート絶縁膜）２、ポリシリコン膜３、絶縁膜４、ポリシリコン膜５、窒化膜６を積層する。なお、絶縁膜４には、選択ゲートトランジスタが形成される領域で、開口部４ａが形成されている。そして、窒化膜６をマスクとして、トンネル酸化膜（ゲート絶縁膜）２、ポリシリコン膜３、絶縁膜（ゲート絶縁膜）４、ポリシリコン膜５を選択的にエッチング除去する。
【００６５】
これにより、メモリセルトランジスタＭＴが形成される領域に、ゲート電極ＭＧ（浮遊ゲート電極ＦＧ（３）、制御ゲート電極ＣＧ（５））を形成するとともに、選択ゲートトランジスタＳＴ１が形成される領域に、選択ゲート電極ＳＧを形成する。なお、ゲート電極ＭＧ、選択ゲート電極ＳＧをマスクとしてイオンインプランテーション法によりゲート電極ＭＧ間、選択ゲート電極ＳＧ間及びゲート電極ＭＴと選択ゲート電極ＳＧ間に拡散層を形成しても良い。
【００６６】
そして、ゲート加工終了後、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧが形成されたシリコン基板１上に、側壁保護のための、例えば、シリコン酸化膜またはＨＴＯ（High Temperature Oxidation）からなる絶縁膜７を形成する（図５Ａ）。この絶縁膜７はゲート電極MG及び選択ゲート電極SGの表面に沿って形成され、ゲート電極MG間、選択ゲートSG間及びゲート電極ＭＧと選択ゲートＳＧ間は埋まらない。
【００６７】
次に、絶縁膜７を形成した後、レジスト膜８をシリコン基板１上に形成する。さらに、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間の領域を露光する。これにより、レジスト膜８に、選択ゲート電極ＳＧ間で開口する開口部８ａを形成する。すなわち、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間の領域上で開口するようにレジスト８を形成する（図５Ｂ）。
【００６８】
次に、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層１８を形成するためのイオンをイオンインプランテーション法により注入する。
【００６９】
ここで、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間にはイオンが注入されず、選択ゲート電極ＳＧ間のみにイオンが注入される。
【００７０】
その結果、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間よりも、選択ゲート電極ＳＧ間の拡散層の不純物濃度を濃くすることができ、コンタクト抵抗を下げると共にメモリセルトランジスタＭＴ間及びメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ間のショートチャネルを防止することができる。
【００７１】
このイオン注入の後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７を選択的に除去する。これにより、シリコン基板１の上面を露出させる（図５Ｃ）。
【００７２】
次に、レジスト膜８を除去した後、側壁スペーサ形成のための、例えば、シリコン酸化膜またはＴＥＯＳ膜からなる絶縁膜９を堆積する。
【００７３】
すなわち、レジスト膜８を除去した後、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭＴの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する（図５Ｄ）。
【００７４】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも、絶縁膜７の膜厚分薄くなる。
【００７５】
なお、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。
【００７６】
これにより、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【００７７】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１の選択ゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。
【００７８】
これにより、隣接する選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【００７９】
次に、側壁スペーサ形成のため絶縁膜９をエッチングする。すなわち、絶縁膜９を形成した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、隣接する選択ゲートトランジスタの選択ゲート電極（ＳＧ）間（終点検知使用領域）のシリコン基板１の上面が露出するまで、絶縁膜９をエッチングする（図５Ｅ）。
【００８０】
これにより、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧの側壁スペーサ９ａ、および選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴの側壁スペーサ９ａを形成する。
【００８１】
該エッチングの際、選択ゲート電極ＳＧ−ゲート電極MＧ間は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間と比較して、シリコン基板１上を被覆している絶縁膜７の分だけ該エッチングの終了が遅くなる。
【００８２】
このエッチングの終点検知は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間のシリコン基板１の上面が露出したか否かで行っている。例えば、エッチングの終点は、エッチングの排気（該エッチングにより分解されたガス）の組成を分析することにより、検知することができる。すなわち、絶縁膜７及び９がエッチングにより分解されたガスと、シリコン基板１がエッチングにより分解されたガスと組成がことなるため、エッチングの排気の組成が大きく変化した時点で選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間のシリコン基板１の上面が露出したことが検知できる。
【００８３】
よって、絶縁膜９のエッチングの際は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間（終点検知使用領域）の方が、選択ゲート電極ＳＧ−ゲート電極ＭＧ間と比較して、先にシリコン基板１の上面が露出する。これにより、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面をエッチングすることなく、該エッチングの終点検知を行うことができる。結果として、選択ゲートトランジスタＳＴ１−メモリセルトランジスタＭＴ間のシリコン基板１のガウジングを防止することが可能である。
【００８４】
また、エッチングの時間・条件により、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面が削られる場合もあるが、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間でエッチングの終点検知を行っているため、シリコン基板１の上面は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間よりも選択ゲート電極ＳＧ−ゲート電極ＭＧ間の方が高くできる。すなわち、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面のエッチング量はセル電流の減少を生じない程小さくできる。
【００８５】
なお、ダミー選択ゲート電極ＤＳＧと選択ゲート電極ＳＤは同じ構造を有しているので、終点検知の能力を上げるために、図１のダミーセル領域１０２の隣接するダミー選択ゲート電極ＤＳＧ間を、追加の終点検知使用領域として利用することも可能である。また、メモリセルアレイ領域１０１とダミーセル領域１０２の境界付近のレイアウトは、ダミー選択ゲート電極ＤＳＧ間がメモリセルアレイ領域１０１と同様のレイアウトを有しているので、繰り返しパターンを崩すことなく終点検知使用領域として使用できる。
【００８６】
なお、上述のように、絶縁膜９のエッチングの終点検知は、シリコン基板１の上面が露出した際に行っている。したがって、隣接する選択ゲートトランジスタのゲート電極ＳＧ間（終点検知使用領域）のシリコン基板１の上面が、該エッチングにより少し削られることになる。
【００８７】
すなわち、絶縁膜９をエッチングした後において、選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧと選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとの間のシリコン基板１の上面１ａの位置が、隣接する選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧ間のシリコン基板１の上面１ｂの位置よりも、高くなっている。
【００８８】
また、側壁スペーサ９の膜厚と絶縁膜７の膜厚の和である膜厚Ｓの２倍の距離は、第２の距離ｄ２よりも、短くなっている。
【００８９】
上述のようにして側壁スペーサ９ａを形成した後、酸化膜１０と窒化膜等からなる保護膜１１とを順次堆積させる。なお、側壁スペーサ９ａの形成後にイオンをイオンインプランテーション法により注入することにより、選択ゲートトランジスタＳＴをいわゆるＬＤＤ構造にすることができる。その後、さらに、選択ゲート電極ＳＧ間、選択ゲート電極ＳＧ−ゲート電極ＭＧ間、および選択ゲートＳＧ間まで埋まるように絶縁膜１２を堆積させる（図５Ｆ）。
【００９０】
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、保護膜１１をストッパとして、この保護膜１１の上面まで平坦化する。
【００９１】
その後、ＲＩＥにより、窒化膜６、酸化膜１０、保護膜１１、および絶縁膜１２をエッチバックし、ポリシリコン５の上部を露出させる。
【００９２】
その後、露出したポリシリコン５の上部をシリサイド化させて、シリサイド膜１３を形成する。
【００９３】
その後、シリコン基板１上に、酸化膜１４、水素拡散防止用の窒化膜１５、および層間絶縁膜１６を形成する。さらに、ビット線ＢＬに接続されるコンタクトプラグ１７ａ、および選択ゲート線ＳＧＤに接続されるコンタクトプラグ１７ｂ（ＣＰ１）を形成する（図５Ｇ）。
【００９４】
以上により、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１を備える不揮発性半導体記憶装置１００が完成する。
【００９５】
なお、既述のように、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間（終端検知使用領域）と選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の掘れ量が異なる。このため、シリコン基板１の上方に堆積される膜（酸化膜１４、窒化膜１５、層間絶縁膜１６）の高さが異なる。
【００９６】
また、本実施例１においては、既述のように、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層を形成するためのイオンを注入し（図５Ｂ）、このイオン注入の後、レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７を選択的に除去した（図５Ｃ）。さらに、レジスト膜８を除去した後、メモリセルトランジスタのゲート電極の両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタのゲート電極間に絶縁膜９を充填するとともに、選択ゲートトランジスタのゲート電極の両側面、選択ゲートトランジスタのゲート電極とメモリセルトランジスタのゲート電極との間の絶縁膜７上、および隣接する選択ゲートトランジスタのゲート電極ＳＧ間のシリコン基板１上に、絶縁膜９を形成した。
【００９７】
しかし、該イオン注入の工程と、該絶縁膜７を選択的に除去する工程とは、順番を逆にしてもよい。この場合も、既述の場合と同様の作用効果を奏することができることに加え、選択ゲートトランジスタＳＴのゲート電極の近傍まで拡散層を伸ばすことができ、トランジスタのオフセットを効果的に防止することができる。
【００９８】
すなわち、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７を選択的に除去し（図５Ｂ）、絶縁膜７を選択的に除去した後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタの選択ゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層を形成するためのイオンを注入する。さらに、このイオン注入の後、メメモリセルトランジスタのゲート電極の両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタのゲート電極ＭＧ間に絶縁膜９を充填するとともに、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタのゲート電極ＳＧ間のシリコン基板１上に、絶縁膜９を形成してもよい。
【００９９】
以上のように、絶縁膜のエッチングの終点検出を早め、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少を抑制することができる。
【０１００】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【０１０１】
［実施例１の変形例］
図５Ｈないし図５Ｊは、本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図５Ｈないし図５Ｊは、図４ＢのＡ−Ａ線に沿った断面の断面を表している。この変形例では、実施例１と異なりトンネル絶縁膜（ゲート絶縁膜）２を半導体基板１の全面に残存させた例である。
【０１０２】
図５Ｈに示すように、ゲート電極ＭＧ、選択ゲート電極ＳＧを形成する際に、トンネル絶縁膜（ゲート絶縁膜）２をエッチングせず半導体基板１上に残存させる。
【０１０３】
次に、図５Ｂと同様の工程を経て図５Ｉのように、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層１８を形成するためのイオンをイオンインプランテーション法により注入する。さらに、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７及びゲート絶縁膜２を選択的に除去する（図５Ｉ）。
【０１０４】
次に、図５Ｊに示すように、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭＴの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する（図５Ｊ）。
【０１０５】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも絶縁膜７とトンネル絶縁膜（ゲート絶縁膜）２の膜厚を合わせた分だけ、薄くなる。
【０１０６】
次に、図５Ｅと同様の工程により、選択ゲート電極ＳＧ−ゲート電極ＭＧ間と比較して、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間は、シリコン基板１上を被覆している絶縁膜７とトンネル絶縁膜（ゲート絶縁膜）２の膜厚を合わせた分だけ該エッチングの終了が遅くなる。よって、実施例１と比べて選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面がエッチングされにくくなる。
【０１０７】
また、トンネル絶縁膜２がＯＮＯ膜のように３層構造を有している場合は、例えば、シリコン酸化膜からなる絶縁膜９に対してエッチング比を取ることができ、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面がさらにエッチングされにくくなる。
【０１０８】
その後の工程は実施例１と同様であるので省略する。
【実施例２】
【０１０９】
本実施例２では、実施例１に加えて周辺回路領域１０３に位置する周辺トランジスタ（特にゲート酸化膜の厚さがメモリセルアレイ領域と同じの低耐圧のトランジスタに限定）を利用して、図５Ｅの工程における絶縁膜のエッチングの終点検知の能力をアップさせるものである。
【０１１０】
すなわち、周辺トランジスタにおいてもゲート電極の側壁スペーサは絶縁膜９と一括で堆積される。このため、選択ゲートトランジスタ間と同様に、シリコン基板１の上面を露出させることができる。したがって、周辺トランジスタのゲート電極周辺に追加の終点検知使用領域を設けることができる。これにより、終点検知の精度を向上させることができる。
【０１１１】
図６は、実施例１の図１の周辺回路領域１０３に配置される周辺トランジスタＰＴ１、ＰＴ２の平面図である。また、図７は、図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。また、図８は、図６のＢ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【０１１２】
図６に示すように、素子分離領域（ＳＴＩ）３５に囲まれるように２つの素子領域ＡＡが形成されている。これらの素子領域ＡＡを横切るように素子分離領域３５まで延びるゲート電極３６が形成されている。このゲート電極３６を挟みｎ＋型不純物拡散層３７、３８が形成されている。ゲート電極３６と素子領域ＡＡの交点部には開口部５８が形成されている。
【０１１３】
図７及び図８に示すように、素子分離領域３５によって隣接する素子領域ＡＡは電気的に分離されている。この素子分離領域３５によって電気的に分離された素子領域ＡＡの内には、それぞれｐ型ウェル領域３０、３１が形成されている。そして、ｐ型ウェル領域３０、３１上に、それぞれ周辺トランジスタＰＴ１、ＰＴ２が形成されている。
【０１１４】
まず、周辺トランジスタＰＴ１について説明する。図示するように、ｐ型ウェル領域３０上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上には周辺トランジスタＰＴ１のゲート電極３６が形成されている。ゲート電極３６は、ゲート絶縁膜３３上に形成された導電層３９と、この導電層３９上にゲート間絶縁膜４０を介在して形成された導電層４１とを含む積層ゲート構造を備えている。また、導電層４１上にはゲート電極ＭＧと同様に窒化膜６が形成されていても良い。また、ゲート電極３６の側面には側壁スペーサ３６ａが形成されている。なお、ゲート間絶縁膜４０は開口部５８において除去され、導電層３９、４１は電気的に接続されている。
【０１１５】
次に、周辺トランジスタＰＴ２について説明する。図示するように、ｐ型ウェル領域３１上にはゲート絶縁膜３４が形成され、ゲート絶縁膜３４上には周辺トランジスタＰＴ２のゲート電極３６が形成されている。
【０１１６】
ここで、ゲート絶縁膜３４はゲート電極３６及び側壁スペーサ３６ａに覆われた部分のみに形成されている。さらに、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１の上面はゲート電極３６及び側壁スペーサ３６ａで覆われたシリコン基板の上面よりも低くなっている。すなわち、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１は、側壁スペーサ３６ａ形成時の終点検知に使用されるため上面が削られている。
【０１１７】
周辺トランジスタＰＴ２のゲート電極３６は、周辺トランジスタＰＴ１のゲート電極３６と同様の構造を有しており、積層ゲート構造を備えている。そして、ウェル領域３１の表面内には、ソースまたはドレインとして機能するｎ＋型不純物拡散層３８が形成されている。ソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。
【０１１８】
以上の構成により、周辺トランジスタＰＴ２が形成されている。なお、ゲート絶縁膜３４の膜厚は、トンネル絶縁膜（ゲート絶縁膜）２とほぼ同等の膜厚を有し、ゲート絶縁膜３３よりも薄くされている。これは、周辺トランジスタＰＴ１の方が周辺トランジスタＰＴ２よりも高い電圧を印加されるからである。
【０１１９】
ここで、図７に示す周辺トランジスタＰＴ１、ＰＴ２の製造方法の一例について、説明する。
【０１２０】
図９Ａないし図９Ｃは、本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図９Ａないし図９Ｃは、実施例１の図４ＢのＡ−Ａ線に沿った断面の断面と、図７に示す周辺トランジスタの断面とを表している。
【０１２１】
先ず、実施例１の図５Ａに示す工程と同様の工程により、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧが形成されたシリコン基板１上に、側壁保護のための、例えば、シリコン酸化膜またはＨＴＯ膜からなる絶縁膜７を形成する。このとき、周辺トランジスタＰＴ１のゲート電極３６上、ゲート絶縁膜３３上、および、周辺トランジスタＰＴ２のゲート電極３６上、Ｐウェル３１上にも、絶縁膜７が形成される。また、絶縁膜７はゲート電極MG、SG及び３６の表面に沿って形成され、ゲート電極MG、選択ゲート電極SG及びゲート電極３６間は埋まらない。
【０１２２】
次に、絶縁膜７を形成した後、レジスト膜８をシリコン基板１上に形成する。さらに、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間の領域、および、周辺トランジスタＰＴ１、ＰＴ２上を露光する。これにより、レジスト膜８に、選択ゲート電極ＳＧ間で開口する開口部８ａを形成するとともに、周辺トランジスタＰＴ１、ＰＴ２上のレジスト膜８を除去する（図９Ａ）。
【０１２３】
次に、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタの選択ゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層を形成するためのイオンをイオンインプランテーション法により注入する。このとき、周辺トランジスタＰＴ１、ＰＴ２のゲート電極３６周辺にもイオン注入され、拡散層３７、３８が形成される。
【０１２４】
ここで、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間にはイオンが注入されず、選択ゲート電極ＳＧ間のみにイオンが注入される。
【０１２５】
その結果、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間よりも、選択ゲート電極ＳＧ間の拡散層の不純物濃度を濃くすることができ、コンタクト抵抗を下げると共にメモリセルトランジスタＭＴ間及びメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ間のショートチャネルを防止することができる。
【０１２６】
このイオン注入の後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上及び周辺トランジスタＰＴ２の拡散層上の絶縁膜７を選択的に除去する。これにより、シリコン基板１及びＰウェル３１の上面を露出させる（図９Ｂ）。
【０１２７】
次に、レジスト膜８を除去した後、側壁スペーサ形成のための、例えば、シリコン酸化膜またはＴＥＯＳ膜からなる絶縁膜９を堆積する。
【０１２８】
すなわち、レジスト膜８を除去した後、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭＴの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する。このとき、周辺トランジスタＰＴ１、ＰＴ２上にも絶縁膜９が形成される（図９Ｃ）。
【０１２９】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも、絶縁膜７の膜厚分薄くなる。
【０１３０】
なお、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。
【０１３１】
これにより、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１３２】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１の選択ゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。
【０１３３】
これにより、隣接する選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１３４】
次に、実施例１の図５Ｅに示す工程と同様の工程が実施される。該エッチングの際、選択ゲート電極ＳＧ−ゲート電極MＧ間及び周辺トランジスタＰＴ２のゲート電極３６に隣接する領域は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間と比較して、シリコン基板１上を被覆している絶縁膜７の分だけ該エッチングの終了が遅くなる。
【０１３５】
以降は、実施例１の図５Ｆ以降の工程と同様の工程が実施される。これにより、図７に示す周辺トランジスタＰＴ１、ＰＴ２が形成される。
【０１３６】
以上のように、上記態様によれば、実施例１に加えて、周辺トランジスタＰＴ２の拡散層も終点検出領域として使用できるので絶縁膜のエッチングの終点検出の制度を高めることができ、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少をさらに抑制することができる。また、ゲート絶縁膜３４がトンネル絶縁膜（ゲート絶縁膜）２と同様の材質であれば、絶縁膜のエッチングの終点検出制度は高くなる。また、実施例１の変形例のように、トンネル絶縁膜（ゲート絶縁膜）２を半導体基板１の全面に残存させてもよい。
【０１３７】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【実施例３】
【０１３８】
本実施例３では、周辺回路領域１０３に位置する周辺トランジスタ（この実施例では低耐圧トランジスタの開口時だけでなくゲート酸化膜の厚い高耐圧のトランジスタも含める）を利用して、終点検知の能力をアップさせるものである。
【０１３９】
すなわち、周辺トランジスタにおいてもゲート電極の側壁スペーサ３６ａは絶縁膜９と一括で堆積される。このため、選択ゲートトランジスタ間と同様に、シリコン基板１の上面を露出させることができる。したがって、周辺トランジスタのゲート電極周辺に追加の終点検知使用領域を設けることができる。これにより、終点検知の精度を向上させることができる。
【０１４０】
以下、本実施例３に係る周辺トランジスタの構成について説明する。平面図は、実施例２の図６と同様のため省略するる。
【０１４１】
図１０は、図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【０１４２】
図１０に示すように、周辺トランジスタＰＴ１は、実施例２の周辺トランジスタＰＴ２と同様に、ゲート絶縁膜３４は、ゲート電極３６で覆われた部分のみに形成されている。さらに、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１の上面が削られている。すなわち、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１は、側壁スペーサ３６ａ形成時の終点検知に使用される上面が削られている。
【０１４３】
ここで、ゲート絶縁膜３４が側壁スペーサ３６ａで覆われていないのは、ゲート電極３６をマスクとしてゲート絶縁膜３４を例えば、ＲＩＥ等によりエッチングする（基板露出工程）を行なうためである。なお、この基板露出工程は、イオン注入を低加速度でｎ型またはｐ型不純物拡散層３７を形成するために行なう。なお、ゲート電極３６で覆われていない部分にゲート絶縁膜３４の一部が残っていても低加速度で不純物拡散層３７が形成されれば問題ない。
【０１４４】
図１１Ａないし図１１Ｄは、本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図１１Ａないし図１１Ｄは、実施例１の図４ＢのＡ−Ａ線に沿った断面の断面と、図９に示す周辺トランジスタの断面とを表している。
【０１４５】
ここで、図９に示す周辺トランジスタＰＴ１、ＰＴ２の製造方法の一例について、説明する。
【０１４６】
先ず、図１１Ａに示すように、周辺トランジスタ（高耐圧トランジスタ）ＰＴ１以外の領域をレジストマスク１８で覆う。その後、レジストマスク１８及び高耐圧トランジスタＰＴ１のゲート電極をマスクとして、ゲート絶縁膜３３を例えば、ＲＩＥによる異方性エッチングし、高耐圧トランジスタＰＴ１のゲート電極に隣接する半導体基板１の表面を露出させる。その後、レジストマスク１８を剥離する。
【０１４７】
次に、実施例１の図５Ａに示す工程と同様の工程により、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧが形成されたシリコン基板１上に、側壁保護のための、例えば、シリコン酸化膜またはＨＴＯ膜からなる絶縁膜７を形成する。このとき、周辺トランジスタＰＴ１のゲート電極３６上、Ｐウェル３０、および、周辺トランジスタＰＴ２のゲート電極３６上、Ｐウェル３１上にも、絶縁膜７が形成される。また、絶縁膜７はゲート電極MG、選択ゲート電極SG及びゲート電極３６の表面に沿って形成され、ゲート電極MG、選択ゲート電極SG及びゲート電極３６間は埋まらない。
【０１４８】
次に、絶縁膜７を形成した後、レジスト膜８をシリコン基板１上に形成する。さらに、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間の領域、および、周辺トランジスタＰＴ１、ＰＴ２上を露光する。これにより、レジスト膜８に、選択ゲート電極ＳＧ間で開口する開口部８ａを形成するとともに、周辺トランジスタＰＴ１、ＰＴ２上のレジスト膜８を除去する（図１１Ｂ）。
【０１４９】
次に、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層１８を形成するためのイオンをイオンインプランテーション法により注入する。このとき、周辺トランジスタＰＴ１、ＰＴ２のゲート電極３６周辺にもイオン注入され、拡散層３７、３８が形成される（図１１Ｃ）。
【０１５０】
ここで、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間にはイオンが注入されず、選択ゲート電極ＳＧ間のみにイオンが注入される。
【０１５１】
その結果、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間よりも、選択ゲート電極ＳＧ間の拡散層の不純物濃度を濃くすることができ、コンタクト抵抗を下げると共にメモリセルトランジスタＭＴ間及びメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ間のショートチャネルを防止することができる。
【０１５２】
このイオン注入の後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１及び周辺トランジスタＰＴ１、ＰＴ２上の絶縁膜７を選択的に除去する。これにより、シリコン基板１及びゲート電極３６に隣接するシリコン基板１の上面を露出させる（図１１Ｃ）。
【０１５３】
次に、レジスト膜８を除去した後、側壁スペーサ形成のための、例えば、シリコン酸化膜またはＴＥＯＳ膜からなる絶縁膜９を堆積する。
【０１５４】
すなわち、レジスト膜８を除去した後、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタのゲート電極ＳＧの両側面、選択ゲートトランジスタのゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する。このとき、周辺トランジスタＰＴ１、ＰＴ２上にも絶縁膜９が形成される（図１１Ｄ）。
【０１５５】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも、絶縁膜７の膜厚分薄くなる。
【０１５６】
なお、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。
【０１５７】
これにより、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１５８】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１のゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。
【０１５９】
これにより、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１６０】
次に、実施例１の図５Ｅに示す工程と同様の工程が実施される。該エッチングの際、選択ゲート電極ＳＧ−ゲート電極MＧ間及び周辺トランジスタＰＴ１、ＰＴ２に隣接する流域は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間と比較して、シリコン基板１上を被覆している絶縁膜７の分だけ該エッチングの終了が遅くなる。以降は、実施例１の図５Ｆ以降の工程と同様の工程が実施される。これにより、図９に示す周辺トランジスタＰＴ１、ＰＴ２が形成される。以上のように、上記態様によれば、実施例１と同様に、絶縁膜のエッチングの終点検出を早め、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少をさらに抑制することができる。
【０１６１】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【実施例４】
【０１６２】
実施例１においては、メモリセルトランジスタＭＴが浮遊ゲート構造を有する場合について説明した。
【０１６３】
しかし、既述のように、本発明は、メモリセルトランジスタＭＴがいわゆるＭＯＮＯＳ構造を有する場合についても同様に適用することができる。
【０１６４】
そこで、本実施例では、メモリセルトランジスタＭＴがＭＯＮＯＳ構造を有する場合の不揮発性半導体記憶装置１００の構成について説明する。
【０１６５】
図１２は、図４ＢにおいてＡ−Ａ線に沿った不揮発性半導体記憶装置１００のメモリセルユニット１０１ａ５の断面を示す断面図である。
【０１６６】
図１２に示すように、メモリセルトランジスタＭＴは、シリコン基板１上にゲート絶縁膜２を介在して形成された電荷蓄積層（例えば絶縁膜）４０３と、この電荷蓄積層４０３上に形成され、電荷蓄積層４０３より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）４０４と、さらにブロック層４０４上に形成された制御ゲート電極４０５（ＭＧ）とを有する。この制御ゲート電極４０５の上部は、シリサイド膜１３で構成されている。
【０１６７】
また、選択ゲートトランジスタＳＴ１は、シリコン基板１上にゲート絶縁膜２を介在して形成された選択ゲート電極４０１（ＳＧ）を有する。
【０１６８】
なお、実施例４のメモリセルユニット１０１ａ５のその他の構成は、実施例１のメモリセルユニットと同様である。
【０１６９】
すなわち、実施例１と同様に、絶縁膜９のエッチングの終点検知は、シリコン基板１の上面が露出した際に行っている。したがって、隣接する選択ゲートトランジスタのゲート電極ＳＧ間（終点検知使用領域）のシリコン基板１の上面が、該エッチングにより少し削られることになる。
【０１７０】
したがって、選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧと選択ゲートトランジスタＳＴ１のゲート電極ＳＧとの間のシリコン基板１の上面１ａの位置が、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間のシリコン基板１の上面１ｂの位置よりも、高くなっている。
【０１７１】
また、実施例１と同様に、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。これにより、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１７２】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１のゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。これにより、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１７３】
以上のように、上記態様によれば、実施例１と同様に、絶縁膜のエッチングの終点検出を早め、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少を抑制することができる。
【０１７４】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【図面の簡単な説明】
【０１７５】
【図１】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の平面の模式的な構成を示す概略図である。
【図２】図１に示す不揮発性半導体記憶装置１００のＡ−Ａ線に沿った断面の模式的な断面図である。
【図３】図１に示す不揮発性半導体記憶装置１００のＢ領域を拡大した模式的な平面図である。
【図４Ａ】図１の不揮発性半導体記憶装置１００のメモリセルアレイ領域１０１の回路構成を含むブロック図である。
【図４Ｂ】図４Ａに示すメモリセルアレイ１０１ａの平面図である。
【図５Ａ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図５Ｂ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ａに続く工程の断面図である。
【図５Ｃ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｂに続く工程の断面図である。
【図５Ｄ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｃに続く工程の断面図である。
【図５Ｅ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｄに続く工程の断面図である。
【図５Ｆ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｅに続く工程の断面図である。
【図５Ｇ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｆに続く工程の断面図である。
【図５Ｈ】本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図５Ｉ】本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の図５Ｈに続く工程の断面図である。
【図５Ｊ】本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の図５Ｉに続く工程の断面図である。
【図６】実施例１の図１の周辺回路領域１０３に配置される周辺トランジスタＰＴ１、ＰＴ２の平面図である。
【図７】図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【図８】図６のＢ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【図９Ａ】本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図９Ｂ】本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の図９Ａに続く工程の断面図である。
【図９Ｃ】本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の図９Ｂに続く工程の断面図である。
【図１０】図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【図１１Ａ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図１１Ｂ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の図１１Ａに続く工程の断面図である。
【図１１Ｃ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の図１１Ｂに続く工程の断面図である。
【図１１Ｄ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の図１１Ｃに続く工程の断面図である。
【図１２】図４ＢにおいてＡ−Ａ線に沿った不揮発性半導体記憶装置１００のメモリセルユニット１０１ａ５の断面を示す断面図である。
【符号の説明】
【０１７６】
１ シリコン基板（半導体基板）
１ａ、１ｂ 上面
２ ゲート絶縁膜（トンネル絶縁膜）
３ ポリシリコン膜（ＦＧ）
４ ゲート絶縁膜
４ａ 開口部
５ ポリシリコン膜（ＣＧ）
６ 窒化膜
７ 絶縁膜
８ レジスト膜
８ａ 開口部
９ 絶縁膜
９ａ 側壁スペーサ
１０ 酸化膜
１１ 保護膜
１２ 絶縁膜
１３ シリサイド膜
１４ 酸化膜
１５ 窒化膜
１６ 層間絶縁膜
１７ａ、１７ｂ コンタクトプラグ
１８ 拡散層
３０、３１ ｐ型ウェル領域
３３ ゲート絶縁膜
３５ 素子分離領域（ＳＴＩ）
３６ ゲート電極
３７、３８ ｎ＋型不純物拡散層
３９ 導電層
４０ ゲート間絶縁膜
４１ 導電層
５８ 開口部
１００、２００、３００、４００ ＮＡＮＤ型フラッシュメモリ
１０１ メモリセルアレイ領域
１０１ａ メモリセルアレイ
１０１ａ５ メモリセルユニット
１０２ ダミーセル領域
１０３ 周辺回路領域
１０３ａ２ 電圧発生回路
１０３ａ３ ロウデコーダ
１０３ａ４ カラムデコーダ
ＢＬ ビット線
ＤＧ ダミーゲート電極
ＤＳＧ ダミー選択ゲート電極
ＭＧ ゲート電極
ＭＴ メモリセルトランジスタ
ＰＴ１、ＰＴ２ 周辺トランジスタ
ＳＴ、ＳＴ１、ＳＴ２ 選択ゲートトランジスタ
ＳＧ 選択ゲート電極
ＳＧＤ、ＳＧＳ 選択ゲート線
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型不揮発性メモリ等の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型不揮発性メモリ（ＮＡＮＤ型フラッシュＥＥＰＲＯＭ）が知られている。
【０００３】
ＮＡＮＤ型不揮発性メモリのメモリセルトランジスタ（メモリセル）は、半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたスタックゲート構造を有している（例えば、特許文献１参照。）。
【０００４】
このメモリセルトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に複数直列に接続させ、その両端に選択ゲートトランジスタを配置する。これにより、ＮＡＮＤセルユニット（メモリセルユニット）が構成される。
【０００５】
このＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロック（メモリブロック）と呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一の制御ゲート線に接続される。ＮＡＮＤセルユニット内にN個のメモリセルトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれる制御ゲート線はN本となる。
【０００６】
また、メモリセルトランジスタは、浮遊ゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的には、浮遊ゲートにチャネルから電子を注入したしきい値電圧の高い状態を例えば“０”データ、浮遊ゲートの電子をチャネルに放出させたしきい値電圧の低い状態を“１”データとして、２値データ記憶を行う。
【０００７】
最近では、しきい値電圧分布の制御をより細分化することにより、４値記憶等の多値記憶方式も行われている。
【０００８】
データの読み出しを行う際には、読み出したいメモリセルトランジスタの制御ゲート電圧Ｖｇを読み出したいメモリセルトランジスタのしきい値電圧、その他のメモリセルトランジスタをデータがどの状態に書き込まれていても十分に電流を流すことのできる電圧Ｖｒｅａｄを与える。そして、ＮＡＮＤ列にセル電流が流れるか否かでデータの有無を判断する。
【０００９】
例えば、セル電流が流れれば、選択されたメモリセルトランジスタは、しきい値電圧以下になっているのでデータは書き込まれてないと判断される。一方、電流が流れなければデータが書き込まれていると判断される。
【００１０】
特に、読み出しを行うセルが接続されたＮＡＮＤ列において共通接続されている他のセルが書き込まれている場合には、書き込まれた電子の影響でセル電流が減少する。そのため、飽和セル電流を、しきい値電圧をセンスしている電流値と比較して十分に高くする。これにより、データを読み出すために、書き込まれたセルによるセル電流の減少分に対して、マージンを確保する。
【００１１】
ＮＡＮＤ型不揮発性メモリの選択ゲートトランジスタおよび周辺回路のトランジスタでは、側壁スペーサが形成されるのが常である。この際、側壁スペーサを形成する絶縁膜を堆積する際には、メモリセルトランジスタ間は完全に絶縁膜で埋まる。これにより、メモリセルトランジスタ間は側壁スペーサ形成時のエッチング時にもシリコン基板まで開口されない。
【００１２】
一方で、選択ゲート−選択ゲート間は、側壁スペーサ形成のエッチング時に面内均一性を確保するために、オーバーエッチングするため、シリコン基板がエッチングされてしまう。ここで、選択ゲートとメモリセルトランジスタ間の距離が選択ゲートの側壁スペーサで埋まりきらない場合には、シリコン基板がエッチングされ、いわゆるガウジングが発生する。
【００１３】
このガウジングは、電子の移動パスを阻害し、セル電流を低下させる。近年、ＮＡＮＤ型不揮発性メモリは、微細化が進むことにより一列に並んでいるセル数が多くなり、セル電流の確保が難しくなっている。このため、このようなＮＡＮＤ型不揮発性メモリにおいて、非常に問題になる。
【特許文献１】特開２００４−６４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、セル電流の減少を抑制することが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置の製造方法は、
電気的なデータの書き込み及び消去が可能であり直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成されるメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記レジスト膜を除去した後、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短いことを特徴とする。
【００１６】
本発明の他の態様に係る実施例に従った不揮発性半導体記憶装置の製造方法は、
電気的なデータの書き込み及び消去が可能な直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成されるメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記第１の絶縁膜を選択的に除去した後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短いことを特徴とする。
【００１７】
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、
電気的なデータの書き込み及び消去が可能であり、直列に接続され、半導体基板上にトンネル酸化膜を介して形成されたゲート電極を有するメモリセルトランジスタと、
直列に接続された前記メモリセルトランジスタの端部と、ビット線コンタクトまたはソース線コンタクトと、の間に接続され、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する選択ゲートトランジスタと、を備え、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の第３の距離よりも、短く、
前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の半導体基板の上面の位置が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面の位置よりも、高いことを特徴とする。
【発明の効果】
【００１８】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る実施形態は、選択ゲートトランジスタ−メモリセルトランジスタ間の間がメモリセルトランジスタ−メモリセルトランジスタ間よりも長いＮＡＮＤ型不揮発性メモリにおいて、選択ゲートトランジスタ−メモリセルトランジスタ間の基板のガウジングを抑制して、セル電流を確保する。
【００２０】
例えば、側壁スペーサ形成のための絶縁膜のエッチングと同時に処理される周辺回路の絶縁膜、選択ゲートトランジスタ間の絶縁膜、および選択ゲートトランジスタとメモリセルトランジスタとの間の絶縁膜の堆積量の差を、意図的に作る。
【００２１】
これにより、該絶縁膜のエッチングの終点検出を早め、半導体基板のガウジングを抑制するものである。
【００２２】
以下、本発明に係る各実施例について図面に基づいて説明する。以下では、一例として、不揮発性半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合について説明する。なお、本発明は、他の同様な構成を有する不揮発性半導体記憶装置にも適用可能である。
【実施例１】
【００２３】
図１は、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の平面の模式的な構成を示す概略図である。
【００２４】
図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ領域１０１と、ダミーセル領域１０２と、周辺回路領域１０３と、を備える。これら領域１０１、１０２、１０３は、同一基板上に設けられている。
【００２５】
メモリセルアレイ領域１０１内には、複数のメモリセルトランジスタ及び複数の選択ゲートトランジスタが設けられている。このメモリセルアレイ領域１０１はＮＡＮＤ型フラッシュメモリのチップ面積を小さくするため、メモリセルトランジスタ及び選択ゲートトランジスタは小さい間隔で配置されている。
【００２６】
ダミーセル領域１０２内には、複数のダミートランジスタ、ダミーメモリセルトランジスタ、複数のダミー選択ゲートトランジスタ及びダミーゲート電極が設けられている。
【００２７】
周辺回路領域１０３内には、例えば、カラムデコーダ、ロウデコーダ、電圧発生回路、制御回路等が設けられている。この周辺回路領域１０３はメモリセルアレイ領域１０１に比べ各素子が大きな間隔で配置されている。
【００２８】
ここで素子間隔が狭いメモリセルアレイ領域１０１に素子間隔が広い周辺回路領域１０３を隣接させると粗密差によりパターン崩れが発生する。そのため、回路素子として用いないダミートランジスタ等が配置されたダミーセル領域１０２がメモリセルアレイ領域１０１と周辺回路領域１０３間に形成される。
【００２９】
ここで、図２は、図１に示す不揮発性半導体記憶装置１００のＡ−Ａ線に沿った断面の模式的な断面図である。
【００３０】
図２に示すように、メモリセルアレイ領域１０１においては、半導体基板であるシリコン基板１上に、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴの選択ゲート電極ＳＧが形成されている。また、ダミーセル領域１０２においては、シリコン基板１上に、ダミートランジスタＤＴのダミーゲート電極ＤＧ、ダミーメモリセルＤＭＴのダミーゲート電極ＤＭＧ、およびダミー選択ゲートトランジスタＤＳＴのダミー選択ゲート電極ＤＳＧが形成されている。また、メモリセルアレイ領域１０１とダミーセル領域１０２との境界で、選択ゲート電極ＳＧとダミー選択ゲート電極ＤＳＧとが隣接するように、シリコン基板１上に配置されている。
【００３１】
なお、メモリセルトランジスタＭＴとダミーメモリセルＤＭＴとは、例えば、同様の工程で同時に形成されるものであり、同様の構成を有する。また、選択ゲートトランジスタＳＴとダミー選択ゲートトランジスタＤＳＴとは、例えば、同様の工程で同時に形成されるものであり、同様の構成を有する。
【００３２】
また、メモリセルアレイ領域１０１とダミーセル領域１０２の境界付近では、ダミーメモリセルＤＭＴ及びダミー選択ゲートトランジスタＤＳＴの配置はメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴと同じであるが、ダミーセル領域１０２と周辺回路領域１０３の境界付近では素子間隔の比較的広いダミーゲート電極ＤＧが形成されている。
【００３３】
ここで、図３は、図１に示す不揮発性半導体記憶装置１００のＢ領域を拡大した模式的な平面図である。
【００３４】
図３に示すように、シリコン基板１上面には、Ｙ方向（ビット線方向）に沿ったストライプ形状の素子領域ＡＡが、Ｙ方向に直交するＸ方向に沿って複数設けられている。
【００３５】
隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００３６】
該シリコン膜上には、複数の素子領域ＡＡを跨ぐようにして、Ｘ方向（ワード線方向）に延びるワード線ＷＬ及び選択ゲート線（図示せず）が形成されている。
【００３７】
また、ダミーセル領域１０２の周辺部では、素子領域ＡＡと素子分離領域ＳＴＩとの間隔が広くなっている。前述したようにメモリセルアレイ領域１０１と周辺回路領域１０３との粗密差によるパターン崩れを防止するためである。
【００３８】
図４Ａは、図１の不揮発性半導体記憶装置１００のメモリセルアレイ領域１０１の回路構成を含むブロック図である。
【００３９】
図４Ａに示すように、不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１００は、メモリセルアレイ１０１ａ、電圧発生回路１０３ａ２、ロウデコーダ１０３ａ３、及びカラムデコーダ１０３ａ４を備えている。
【００４０】
なお、既述のように、メモリセルアレイ１０１ａは、図１のメモリセルアレイ領域１０１に配置されている。また、既述のように、圧発生回路１０３ａ２、ロウデコーダ１０３ａ３、及びカラムデコーダ１０３ａ４は、図１の周辺回路領域１０３に配置されている。
【００４１】
また、図４Ａに示すように、メモリセルアレイ１０１ａは、電気的なデータの書き込み及び消去が可能な複数のメモリセルユニット１０１ａ５を備えている。
【００４２】
メモリセルユニット１０１ａ５の各々は、例えば１６個の不揮発性のメモリセルトランジスタＭＴと、選択ゲートトランジスタＳＴ１、ＳＴ２とを含んでいる。この選択ゲートトランジスタＳＴ１を介して、直列接続されたメモリセルトランジスタＭＴの一端部が、ビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２を介して、直列接続されたメモリセルトランジスタＭＴの他端部が、ソース線ＳＬに接続されている。
【００４３】
メモリセルトランジスタＭＴは、浮遊ゲート構造の場合、シリコン基板１上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極、例えば、ポリシリコン膜）と、電荷蓄積層上に形成された絶縁膜と、この絶縁膜上に形成された制御ゲート電極とを有する。
【００４４】
また、メモリセルトランジスタＭＴは、ＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−シリコン）構造の場合、シリコン基板１上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、さらにブロック層上に形成された制御ゲート電極とを有する。
【００４５】
なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。
【００４６】
また、メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択ゲートトランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は、選択ゲートトランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択ゲートトランジスタＳＴ２のドレイン領域に接続されている。
【００４７】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、ワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続されている。同一行にある選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれ選択ゲート線ＳＧＤ、ＳＧＳに共通接続されている。
【００４８】
なお、説明の簡単化のため、ワード線ＷＬ０〜ＷＬ１５を区別しない場合には、既述のように単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０１ａにおいて同一列にある選択ゲートトランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括して既述のようにビット線ＢＬと呼ぶ。選択ゲートトランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００４９】
なお、選択ゲートトランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１０１ａ５を選択できるのであれば、いずれか一方のみが設けられていてもよい。
【００５０】
また、図４Ａでは、１行のメモリセルユニット１０１ａ５のみを図示している。しかし、メモリセルアレイ１０１ａ内には複数行のメモリセルユニット１０１ａ５が設けられてもよい。この場合、同一列にあるメモリセルユニット１０１ａ５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。さらに、同一行にある複数のメモリセルユニット１０１ａ５は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００５１】
ロウデコーダ１０３ａ３は、メモリセルアレイ１０１ａのロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。
【００５２】
カラムデコーダ１０３ａ４は、メモリセルアレイ１０１ａのカラム方向を選択する。すなわち、ビット線ＢＬを選択する。
【００５３】
電圧発生回路２は、電圧を発生し、発生した電圧をロウデコーダ１０３ａ３に供給する。
【００５４】
電圧発生回路２、ロウデコーダ１０３ａ３、及びカラムデコーダ１０３ａ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を電源電圧として用いる低耐圧ＭＯＳトランジスタ（周辺トランジスタ）と、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を電源電圧として用いる高耐圧ＭＯＳトランジスタ（周辺トランジスタ）と、を含んでいる。
【００５５】
次に、上記構成のメモリセルアレイ１０１ａの平面図について説明する。図４Ｂは、図４Ａに示すメモリセルアレイ１０１ａの平面図である。
【００５６】
図４Ｂに示すように、既述の図３で説明したように、シリコン基板１中にはＹ方向に沿ったストライプ形状の素子領域ＡＡが、Ｙ方向に直交するＸ方向に並んで複数設けられている。隣接する素子領域ＡＡ間には、素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００５７】
シリコン基板１上には、複数の素子領域ＡＡを跨ぐようにして、Ｘ方向に沿ったストライプ形状のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層１５を有するメモリセルトランジスタＭＴが設けられ、選択ゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択ゲートトランジスタＳＴ１、ＳＴ２が設けられている。Ｙ方向で隣接するワード線ＷＬ間、選択ゲート線間、及びワード線ＷＬと選択ゲート線ＳＧＤ、ＳＧＳとの間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００５８】
Ｙ方向で隣接する選択ゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択ゲートトランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、Ｙ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
【００５９】
また、Ｙ方向で隣接する選択ゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択ゲートトランジスタＳＴ２のソース領域として機能する。そして、このソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００６０】
ここで、メモリセルトランジスタＭＴ間の距離ｄ１は、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１、ＳＴ２間の距離ｄ２よりも短くなっている。また、距離ｄ１は、隣接する選択ゲートトランジスタＳＴ１間またはＳＴ２間の距離ｄ３よりも短い。なお、距離ｄ２と距離ｄ３の関係は特に規定されないが、選択ゲートトランジスタＳＴ１間にコンタクトプラグＣＰ１が形成されるため距離ｄ３は距離ｄ２よりも長くなる場合が多い。
【００６１】
次に、以上のような構成・機能を有する不揮発性半導体記憶装置１００の製造方法の一例について説明する。
【００６２】
ここでは、一例として、メモリセルトランジスタが、浮遊ゲート型メモリセルトランジスタである場合について説明する。なお、メモリセルトランジスタがＭＯＮＯＳ型メモリセルトランジスタの場合も、同様である。また、ここでは、一例として、選択ゲートトランジスタＳＴ１の周辺について説明するが、選択ゲートトランジスタＳＴ２の周辺も同様である。
【００６３】
図５Ａないし図５Ｇは、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図５Ａないし図５Ｇは、図４ＢのＡ−Ａ線に沿った断面の断面を表している。
【００６４】
先ず、シリコン基板１上に、トンネル絶縁膜（ゲート絶縁膜）２、ポリシリコン膜３、絶縁膜４、ポリシリコン膜５、窒化膜６を積層する。なお、絶縁膜４には、選択ゲートトランジスタが形成される領域で、開口部４ａが形成されている。そして、窒化膜６をマスクとして、トンネル酸化膜（ゲート絶縁膜）２、ポリシリコン膜３、絶縁膜（ゲート絶縁膜）４、ポリシリコン膜５を選択的にエッチング除去する。
【００６５】
これにより、メモリセルトランジスタＭＴが形成される領域に、ゲート電極ＭＧ（浮遊ゲート電極ＦＧ（３）、制御ゲート電極ＣＧ（５））を形成するとともに、選択ゲートトランジスタＳＴ１が形成される領域に、選択ゲート電極ＳＧを形成する。なお、ゲート電極ＭＧ、選択ゲート電極ＳＧをマスクとしてイオンインプランテーション法によりゲート電極ＭＧ間、選択ゲート電極ＳＧ間及びゲート電極ＭＴと選択ゲート電極ＳＧ間に拡散層を形成しても良い。
【００６６】
そして、ゲート加工終了後、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧが形成されたシリコン基板１上に、側壁保護のための、例えば、シリコン酸化膜またはＨＴＯ（High Temperature Oxidation）からなる絶縁膜７を形成する（図５Ａ）。この絶縁膜７はゲート電極MG及び選択ゲート電極SGの表面に沿って形成され、ゲート電極MG間、選択ゲートSG間及びゲート電極ＭＧと選択ゲートＳＧ間は埋まらない。
【００６７】
次に、絶縁膜７を形成した後、レジスト膜８をシリコン基板１上に形成する。さらに、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間の領域を露光する。これにより、レジスト膜８に、選択ゲート電極ＳＧ間で開口する開口部８ａを形成する。すなわち、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間の領域上で開口するようにレジスト８を形成する（図５Ｂ）。
【００６８】
次に、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層１８を形成するためのイオンをイオンインプランテーション法により注入する。
【００６９】
ここで、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間にはイオンが注入されず、選択ゲート電極ＳＧ間のみにイオンが注入される。
【００７０】
その結果、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間よりも、選択ゲート電極ＳＧ間の拡散層の不純物濃度を濃くすることができ、コンタクト抵抗を下げると共にメモリセルトランジスタＭＴ間及びメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ間のショートチャネルを防止することができる。
【００７１】
このイオン注入の後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７を選択的に除去する。これにより、シリコン基板１の上面を露出させる（図５Ｃ）。
【００７２】
次に、レジスト膜８を除去した後、側壁スペーサ形成のための、例えば、シリコン酸化膜またはＴＥＯＳ膜からなる絶縁膜９を堆積する。
【００７３】
すなわち、レジスト膜８を除去した後、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭＴの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する（図５Ｄ）。
【００７４】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも、絶縁膜７の膜厚分薄くなる。
【００７５】
なお、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。
【００７６】
これにより、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【００７７】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１の選択ゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。
【００７８】
これにより、隣接する選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【００７９】
次に、側壁スペーサ形成のため絶縁膜９をエッチングする。すなわち、絶縁膜９を形成した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、隣接する選択ゲートトランジスタの選択ゲート電極（ＳＧ）間（終点検知使用領域）のシリコン基板１の上面が露出するまで、絶縁膜９をエッチングする（図５Ｅ）。
【００８０】
これにより、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧの側壁スペーサ９ａ、および選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴの側壁スペーサ９ａを形成する。
【００８１】
該エッチングの際、選択ゲート電極ＳＧ−ゲート電極MＧ間は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間と比較して、シリコン基板１上を被覆している絶縁膜７の分だけ該エッチングの終了が遅くなる。
【００８２】
このエッチングの終点検知は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間のシリコン基板１の上面が露出したか否かで行っている。例えば、エッチングの終点は、エッチングの排気（該エッチングにより分解されたガス）の組成を分析することにより、検知することができる。すなわち、絶縁膜７及び９がエッチングにより分解されたガスと、シリコン基板１がエッチングにより分解されたガスと組成がことなるため、エッチングの排気の組成が大きく変化した時点で選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間のシリコン基板１の上面が露出したことが検知できる。
【００８３】
よって、絶縁膜９のエッチングの際は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間（終点検知使用領域）の方が、選択ゲート電極ＳＧ−ゲート電極ＭＧ間と比較して、先にシリコン基板１の上面が露出する。これにより、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面をエッチングすることなく、該エッチングの終点検知を行うことができる。結果として、選択ゲートトランジスタＳＴ１−メモリセルトランジスタＭＴ間のシリコン基板１のガウジングを防止することが可能である。
【００８４】
また、エッチングの時間・条件により、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面が削られる場合もあるが、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間でエッチングの終点検知を行っているため、シリコン基板１の上面は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間よりも選択ゲート電極ＳＧ−ゲート電極ＭＧ間の方が高くできる。すなわち、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面のエッチング量はセル電流の減少を生じない程小さくできる。
【００８５】
なお、ダミー選択ゲート電極ＤＳＧと選択ゲート電極ＳＤは同じ構造を有しているので、終点検知の能力を上げるために、図１のダミーセル領域１０２の隣接するダミー選択ゲート電極ＤＳＧ間を、追加の終点検知使用領域として利用することも可能である。また、メモリセルアレイ領域１０１とダミーセル領域１０２の境界付近のレイアウトは、ダミー選択ゲート電極ＤＳＧ間がメモリセルアレイ領域１０１と同様のレイアウトを有しているので、繰り返しパターンを崩すことなく終点検知使用領域として使用できる。
【００８６】
なお、上述のように、絶縁膜９のエッチングの終点検知は、シリコン基板１の上面が露出した際に行っている。したがって、隣接する選択ゲートトランジスタのゲート電極ＳＧ間（終点検知使用領域）のシリコン基板１の上面が、該エッチングにより少し削られることになる。
【００８７】
すなわち、絶縁膜９をエッチングした後において、選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧと選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとの間のシリコン基板１の上面１ａの位置が、隣接する選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧ間のシリコン基板１の上面１ｂの位置よりも、高くなっている。
【００８８】
また、側壁スペーサ９の膜厚と絶縁膜７の膜厚の和である膜厚Ｓの２倍の距離は、第２の距離ｄ２よりも、短くなっている。
【００８９】
上述のようにして側壁スペーサ９ａを形成した後、酸化膜１０と窒化膜等からなる保護膜１１とを順次堆積させる。なお、側壁スペーサ９ａの形成後にイオンをイオンインプランテーション法により注入することにより、選択ゲートトランジスタＳＴをいわゆるＬＤＤ構造にすることができる。その後、さらに、選択ゲート電極ＳＧ間、選択ゲート電極ＳＧ−ゲート電極ＭＧ間、および選択ゲートＳＧ間まで埋まるように絶縁膜１２を堆積させる（図５Ｆ）。
【００９０】
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、保護膜１１をストッパとして、この保護膜１１の上面まで平坦化する。
【００９１】
その後、ＲＩＥにより、窒化膜６、酸化膜１０、保護膜１１、および絶縁膜１２をエッチバックし、ポリシリコン５の上部を露出させる。
【００９２】
その後、露出したポリシリコン５の上部をシリサイド化させて、シリサイド膜１３を形成する。
【００９３】
その後、シリコン基板１上に、酸化膜１４、水素拡散防止用の窒化膜１５、および層間絶縁膜１６を形成する。さらに、ビット線ＢＬに接続されるコンタクトプラグ１７ａ、および選択ゲート線ＳＧＤに接続されるコンタクトプラグ１７ｂ（ＣＰ１）を形成する（図５Ｇ）。
【００９４】
以上により、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１を備える不揮発性半導体記憶装置１００が完成する。
【００９５】
なお、既述のように、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間（終端検知使用領域）と選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の掘れ量が異なる。このため、シリコン基板１の上方に堆積される膜（酸化膜１４、窒化膜１５、層間絶縁膜１６）の高さが異なる。
【００９６】
また、本実施例１においては、既述のように、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層を形成するためのイオンを注入し（図５Ｂ）、このイオン注入の後、レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７を選択的に除去した（図５Ｃ）。さらに、レジスト膜８を除去した後、メモリセルトランジスタのゲート電極の両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタのゲート電極間に絶縁膜９を充填するとともに、選択ゲートトランジスタのゲート電極の両側面、選択ゲートトランジスタのゲート電極とメモリセルトランジスタのゲート電極との間の絶縁膜７上、および隣接する選択ゲートトランジスタのゲート電極ＳＧ間のシリコン基板１上に、絶縁膜９を形成した。
【００９７】
しかし、該イオン注入の工程と、該絶縁膜７を選択的に除去する工程とは、順番を逆にしてもよい。この場合も、既述の場合と同様の作用効果を奏することができることに加え、選択ゲートトランジスタＳＴのゲート電極の近傍まで拡散層を伸ばすことができ、トランジスタのオフセットを効果的に防止することができる。
【００９８】
すなわち、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７を選択的に除去し（図５Ｂ）、絶縁膜７を選択的に除去した後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタの選択ゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層を形成するためのイオンを注入する。さらに、このイオン注入の後、メメモリセルトランジスタのゲート電極の両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタのゲート電極ＭＧ間に絶縁膜９を充填するとともに、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタのゲート電極ＳＧ間のシリコン基板１上に、絶縁膜９を形成してもよい。
【００９９】
以上のように、絶縁膜のエッチングの終点検出を早め、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少を抑制することができる。
【０１００】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【０１０１】
［実施例１の変形例］
図５Ｈないし図５Ｊは、本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図５Ｈないし図５Ｊは、図４ＢのＡ−Ａ線に沿った断面の断面を表している。この変形例では、実施例１と異なりトンネル絶縁膜（ゲート絶縁膜）２を半導体基板１の全面に残存させた例である。
【０１０２】
図５Ｈに示すように、ゲート電極ＭＧ、選択ゲート電極ＳＧを形成する際に、トンネル絶縁膜（ゲート絶縁膜）２をエッチングせず半導体基板１上に残存させる。
【０１０３】
次に、図５Ｂと同様の工程を経て図５Ｉのように、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層１８を形成するためのイオンをイオンインプランテーション法により注入する。さらに、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上の絶縁膜７及びゲート絶縁膜２を選択的に除去する（図５Ｉ）。
【０１０４】
次に、図５Ｊに示すように、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭＴの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する（図５Ｊ）。
【０１０５】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも絶縁膜７とトンネル絶縁膜（ゲート絶縁膜）２の膜厚を合わせた分だけ、薄くなる。
【０１０６】
次に、図５Ｅと同様の工程により、選択ゲート電極ＳＧ−ゲート電極ＭＧ間と比較して、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間は、シリコン基板１上を被覆している絶縁膜７とトンネル絶縁膜（ゲート絶縁膜）２の膜厚を合わせた分だけ該エッチングの終了が遅くなる。よって、実施例１と比べて選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面がエッチングされにくくなる。
【０１０７】
また、トンネル絶縁膜２がＯＮＯ膜のように３層構造を有している場合は、例えば、シリコン酸化膜からなる絶縁膜９に対してエッチング比を取ることができ、選択ゲート電極ＳＧ−ゲート電極ＭＧ間のシリコン基板１の上面がさらにエッチングされにくくなる。
【０１０８】
その後の工程は実施例１と同様であるので省略する。
【実施例２】
【０１０９】
本実施例２では、実施例１に加えて周辺回路領域１０３に位置する周辺トランジスタ（特にゲート酸化膜の厚さがメモリセルアレイ領域と同じの低耐圧のトランジスタに限定）を利用して、図５Ｅの工程における絶縁膜のエッチングの終点検知の能力をアップさせるものである。
【０１１０】
すなわち、周辺トランジスタにおいてもゲート電極の側壁スペーサは絶縁膜９と一括で堆積される。このため、選択ゲートトランジスタ間と同様に、シリコン基板１の上面を露出させることができる。したがって、周辺トランジスタのゲート電極周辺に追加の終点検知使用領域を設けることができる。これにより、終点検知の精度を向上させることができる。
【０１１１】
図６は、実施例１の図１の周辺回路領域１０３に配置される周辺トランジスタＰＴ１、ＰＴ２の平面図である。また、図７は、図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。また、図８は、図６のＢ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【０１１２】
図６に示すように、素子分離領域（ＳＴＩ）３５に囲まれるように２つの素子領域ＡＡが形成されている。これらの素子領域ＡＡを横切るように素子分離領域３５まで延びるゲート電極３６が形成されている。このゲート電極３６を挟みｎ＋型不純物拡散層３７、３８が形成されている。ゲート電極３６と素子領域ＡＡの交点部には開口部５８が形成されている。
【０１１３】
図７及び図８に示すように、素子分離領域３５によって隣接する素子領域ＡＡは電気的に分離されている。この素子分離領域３５によって電気的に分離された素子領域ＡＡの内には、それぞれｐ型ウェル領域３０、３１が形成されている。そして、ｐ型ウェル領域３０、３１上に、それぞれ周辺トランジスタＰＴ１、ＰＴ２が形成されている。
【０１１４】
まず、周辺トランジスタＰＴ１について説明する。図示するように、ｐ型ウェル領域３０上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上には周辺トランジスタＰＴ１のゲート電極３６が形成されている。ゲート電極３６は、ゲート絶縁膜３３上に形成された導電層３９と、この導電層３９上にゲート間絶縁膜４０を介在して形成された導電層４１とを含む積層ゲート構造を備えている。また、導電層４１上にはゲート電極ＭＧと同様に窒化膜６が形成されていても良い。また、ゲート電極３６の側面には側壁スペーサ３６ａが形成されている。なお、ゲート間絶縁膜４０は開口部５８において除去され、導電層３９、４１は電気的に接続されている。
【０１１５】
次に、周辺トランジスタＰＴ２について説明する。図示するように、ｐ型ウェル領域３１上にはゲート絶縁膜３４が形成され、ゲート絶縁膜３４上には周辺トランジスタＰＴ２のゲート電極３６が形成されている。
【０１１６】
ここで、ゲート絶縁膜３４はゲート電極３６及び側壁スペーサ３６ａに覆われた部分のみに形成されている。さらに、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１の上面はゲート電極３６及び側壁スペーサ３６ａで覆われたシリコン基板の上面よりも低くなっている。すなわち、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１は、側壁スペーサ３６ａ形成時の終点検知に使用されるため上面が削られている。
【０１１７】
周辺トランジスタＰＴ２のゲート電極３６は、周辺トランジスタＰＴ１のゲート電極３６と同様の構造を有しており、積層ゲート構造を備えている。そして、ウェル領域３１の表面内には、ソースまたはドレインとして機能するｎ＋型不純物拡散層３８が形成されている。ソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。
【０１１８】
以上の構成により、周辺トランジスタＰＴ２が形成されている。なお、ゲート絶縁膜３４の膜厚は、トンネル絶縁膜（ゲート絶縁膜）２とほぼ同等の膜厚を有し、ゲート絶縁膜３３よりも薄くされている。これは、周辺トランジスタＰＴ１の方が周辺トランジスタＰＴ２よりも高い電圧を印加されるからである。
【０１１９】
ここで、図７に示す周辺トランジスタＰＴ１、ＰＴ２の製造方法の一例について、説明する。
【０１２０】
図９Ａないし図９Ｃは、本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図９Ａないし図９Ｃは、実施例１の図４ＢのＡ−Ａ線に沿った断面の断面と、図７に示す周辺トランジスタの断面とを表している。
【０１２１】
先ず、実施例１の図５Ａに示す工程と同様の工程により、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧが形成されたシリコン基板１上に、側壁保護のための、例えば、シリコン酸化膜またはＨＴＯ膜からなる絶縁膜７を形成する。このとき、周辺トランジスタＰＴ１のゲート電極３６上、ゲート絶縁膜３３上、および、周辺トランジスタＰＴ２のゲート電極３６上、Ｐウェル３１上にも、絶縁膜７が形成される。また、絶縁膜７はゲート電極MG、SG及び３６の表面に沿って形成され、ゲート電極MG、選択ゲート電極SG及びゲート電極３６間は埋まらない。
【０１２２】
次に、絶縁膜７を形成した後、レジスト膜８をシリコン基板１上に形成する。さらに、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間の領域、および、周辺トランジスタＰＴ１、ＰＴ２上を露光する。これにより、レジスト膜８に、選択ゲート電極ＳＧ間で開口する開口部８ａを形成するとともに、周辺トランジスタＰＴ１、ＰＴ２上のレジスト膜８を除去する（図９Ａ）。
【０１２３】
次に、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタの選択ゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層を形成するためのイオンをイオンインプランテーション法により注入する。このとき、周辺トランジスタＰＴ１、ＰＴ２のゲート電極３６周辺にもイオン注入され、拡散層３７、３８が形成される。
【０１２４】
ここで、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間にはイオンが注入されず、選択ゲート電極ＳＧ間のみにイオンが注入される。
【０１２５】
その結果、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間よりも、選択ゲート電極ＳＧ間の拡散層の不純物濃度を濃くすることができ、コンタクト抵抗を下げると共にメモリセルトランジスタＭＴ間及びメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ間のショートチャネルを防止することができる。
【０１２６】
このイオン注入の後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１上及び周辺トランジスタＰＴ２の拡散層上の絶縁膜７を選択的に除去する。これにより、シリコン基板１及びＰウェル３１の上面を露出させる（図９Ｂ）。
【０１２７】
次に、レジスト膜８を除去した後、側壁スペーサ形成のための、例えば、シリコン酸化膜またはＴＥＯＳ膜からなる絶縁膜９を堆積する。
【０１２８】
すなわち、レジスト膜８を除去した後、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭＴの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタの選択ゲート電極ＳＧの両側面、選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する。このとき、周辺トランジスタＰＴ１、ＰＴ２上にも絶縁膜９が形成される（図９Ｃ）。
【０１２９】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも、絶縁膜７の膜厚分薄くなる。
【０１３０】
なお、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。
【０１３１】
これにより、選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１３２】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１の選択ゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。
【０１３３】
これにより、隣接する選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１３４】
次に、実施例１の図５Ｅに示す工程と同様の工程が実施される。該エッチングの際、選択ゲート電極ＳＧ−ゲート電極MＧ間及び周辺トランジスタＰＴ２のゲート電極３６に隣接する領域は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間と比較して、シリコン基板１上を被覆している絶縁膜７の分だけ該エッチングの終了が遅くなる。
【０１３５】
以降は、実施例１の図５Ｆ以降の工程と同様の工程が実施される。これにより、図７に示す周辺トランジスタＰＴ１、ＰＴ２が形成される。
【０１３６】
以上のように、上記態様によれば、実施例１に加えて、周辺トランジスタＰＴ２の拡散層も終点検出領域として使用できるので絶縁膜のエッチングの終点検出の制度を高めることができ、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少をさらに抑制することができる。また、ゲート絶縁膜３４がトンネル絶縁膜（ゲート絶縁膜）２と同様の材質であれば、絶縁膜のエッチングの終点検出制度は高くなる。また、実施例１の変形例のように、トンネル絶縁膜（ゲート絶縁膜）２を半導体基板１の全面に残存させてもよい。
【０１３７】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【実施例３】
【０１３８】
本実施例３では、周辺回路領域１０３に位置する周辺トランジスタ（この実施例では低耐圧トランジスタの開口時だけでなくゲート酸化膜の厚い高耐圧のトランジスタも含める）を利用して、終点検知の能力をアップさせるものである。
【０１３９】
すなわち、周辺トランジスタにおいてもゲート電極の側壁スペーサ３６ａは絶縁膜９と一括で堆積される。このため、選択ゲートトランジスタ間と同様に、シリコン基板１の上面を露出させることができる。したがって、周辺トランジスタのゲート電極周辺に追加の終点検知使用領域を設けることができる。これにより、終点検知の精度を向上させることができる。
【０１４０】
以下、本実施例３に係る周辺トランジスタの構成について説明する。平面図は、実施例２の図６と同様のため省略するる。
【０１４１】
図１０は、図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【０１４２】
図１０に示すように、周辺トランジスタＰＴ１は、実施例２の周辺トランジスタＰＴ２と同様に、ゲート絶縁膜３４は、ゲート電極３６で覆われた部分のみに形成されている。さらに、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１の上面が削られている。すなわち、ゲート電極３６及び側壁スペーサ３６ａで覆われていないシリコン基板１は、側壁スペーサ３６ａ形成時の終点検知に使用される上面が削られている。
【０１４３】
ここで、ゲート絶縁膜３４が側壁スペーサ３６ａで覆われていないのは、ゲート電極３６をマスクとしてゲート絶縁膜３４を例えば、ＲＩＥ等によりエッチングする（基板露出工程）を行なうためである。なお、この基板露出工程は、イオン注入を低加速度でｎ型またはｐ型不純物拡散層３７を形成するために行なう。なお、ゲート電極３６で覆われていない部分にゲート絶縁膜３４の一部が残っていても低加速度で不純物拡散層３７が形成されれば問題ない。
【０１４４】
図１１Ａないし図１１Ｄは、本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の各工程の断面図である。なお、図１１Ａないし図１１Ｄは、実施例１の図４ＢのＡ−Ａ線に沿った断面の断面と、図９に示す周辺トランジスタの断面とを表している。
【０１４５】
ここで、図９に示す周辺トランジスタＰＴ１、ＰＴ２の製造方法の一例について、説明する。
【０１４６】
先ず、図１１Ａに示すように、周辺トランジスタ（高耐圧トランジスタ）ＰＴ１以外の領域をレジストマスク１８で覆う。その後、レジストマスク１８及び高耐圧トランジスタＰＴ１のゲート電極をマスクとして、ゲート絶縁膜３３を例えば、ＲＩＥによる異方性エッチングし、高耐圧トランジスタＰＴ１のゲート電極に隣接する半導体基板１の表面を露出させる。その後、レジストマスク１８を剥離する。
【０１４７】
次に、実施例１の図５Ａに示す工程と同様の工程により、メモリセルトランジスタＭＴのゲート電極ＭＧおよび選択ゲートトランジスタＳＴ１の選択ゲート電極ＳＧが形成されたシリコン基板１上に、側壁保護のための、例えば、シリコン酸化膜またはＨＴＯ膜からなる絶縁膜７を形成する。このとき、周辺トランジスタＰＴ１のゲート電極３６上、Ｐウェル３０、および、周辺トランジスタＰＴ２のゲート電極３６上、Ｐウェル３１上にも、絶縁膜７が形成される。また、絶縁膜７はゲート電極MG、選択ゲート電極SG及びゲート電極３６の表面に沿って形成され、ゲート電極MG、選択ゲート電極SG及びゲート電極３６間は埋まらない。
【０１４８】
次に、絶縁膜７を形成した後、レジスト膜８をシリコン基板１上に形成する。さらに、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間の領域、および、周辺トランジスタＰＴ１、ＰＴ２上を露光する。これにより、レジスト膜８に、選択ゲート電極ＳＧ間で開口する開口部８ａを形成するとともに、周辺トランジスタＰＴ１、ＰＴ２上のレジスト膜８を除去する（図１１Ｂ）。
【０１４９】
次に、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタのゲート電極ＳＧ間に、選択ゲートトランジスタの拡散層１８を形成するためのイオンをイオンインプランテーション法により注入する。このとき、周辺トランジスタＰＴ１、ＰＴ２のゲート電極３６周辺にもイオン注入され、拡散層３７、３８が形成される（図１１Ｃ）。
【０１５０】
ここで、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間にはイオンが注入されず、選択ゲート電極ＳＧ間のみにイオンが注入される。
【０１５１】
その結果、ゲート電極ＭＧ間、選択ゲート電極ＳＧとゲート電極ＭＧ間よりも、選択ゲート電極ＳＧ間の拡散層の不純物濃度を濃くすることができ、コンタクト抵抗を下げると共にメモリセルトランジスタＭＴ間及びメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ間のショートチャネルを防止することができる。
【０１５２】
このイオン注入の後、レジスト膜８をマスクとして、隣接する選択ゲートトランジスタ間のシリコン基板１及び周辺トランジスタＰＴ１、ＰＴ２上の絶縁膜７を選択的に除去する。これにより、シリコン基板１及びゲート電極３６に隣接するシリコン基板１の上面を露出させる（図１１Ｃ）。
【０１５３】
次に、レジスト膜８を除去した後、側壁スペーサ形成のための、例えば、シリコン酸化膜またはＴＥＯＳ膜からなる絶縁膜９を堆積する。
【０１５４】
すなわち、レジスト膜８を除去した後、メモリセルトランジスタＭＴのゲート電極ＭＧの両側面に絶縁膜９を形成することにより、隣接するメモリセルトランジスタＭの絶縁膜７で被覆されたゲート電極ＭＧ間に第２の絶縁膜を充填する。同時に、選択ゲートトランジスタのゲート電極ＳＧの両側面、選択ゲートトランジスタのゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極ＭＧとの間の絶縁膜７上、および隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上に、絶縁膜９を形成する。このとき、周辺トランジスタＰＴ１、ＰＴ２上にも絶縁膜９が形成される（図１１Ｄ）。
【０１５５】
このとき、隣接する選択ゲートトランジスタＳＴ１間のシリコン基板１上の絶縁膜の膜厚は、メモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに隣接する選択ゲートトランジスタＳＴ１との間のシリコン基板１上の絶縁膜の膜厚よりも、絶縁膜７の膜厚分薄くなる。
【０１５６】
なお、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。
【０１５７】
これにより、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１５８】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１のゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。
【０１５９】
これにより、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１６０】
次に、実施例１の図５Ｅに示す工程と同様の工程が実施される。該エッチングの際、選択ゲート電極ＳＧ−ゲート電極MＧ間及び周辺トランジスタＰＴ１、ＰＴ２に隣接する流域は、選択ゲート電極ＳＧ−選択ゲート電極ＳＧ間と比較して、シリコン基板１上を被覆している絶縁膜７の分だけ該エッチングの終了が遅くなる。以降は、実施例１の図５Ｆ以降の工程と同様の工程が実施される。これにより、図９に示す周辺トランジスタＰＴ１、ＰＴ２が形成される。以上のように、上記態様によれば、実施例１と同様に、絶縁膜のエッチングの終点検出を早め、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少をさらに抑制することができる。
【０１６１】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【実施例４】
【０１６２】
実施例１においては、メモリセルトランジスタＭＴが浮遊ゲート構造を有する場合について説明した。
【０１６３】
しかし、既述のように、本発明は、メモリセルトランジスタＭＴがいわゆるＭＯＮＯＳ構造を有する場合についても同様に適用することができる。
【０１６４】
そこで、本実施例では、メモリセルトランジスタＭＴがＭＯＮＯＳ構造を有する場合の不揮発性半導体記憶装置１００の構成について説明する。
【０１６５】
図１２は、図４ＢにおいてＡ−Ａ線に沿った不揮発性半導体記憶装置１００のメモリセルユニット１０１ａ５の断面を示す断面図である。
【０１６６】
図１２に示すように、メモリセルトランジスタＭＴは、シリコン基板１上にゲート絶縁膜２を介在して形成された電荷蓄積層（例えば絶縁膜）４０３と、この電荷蓄積層４０３上に形成され、電荷蓄積層４０３より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）４０４と、さらにブロック層４０４上に形成された制御ゲート電極４０５（ＭＧ）とを有する。この制御ゲート電極４０５の上部は、シリサイド膜１３で構成されている。
【０１６７】
また、選択ゲートトランジスタＳＴ１は、シリコン基板１上にゲート絶縁膜２を介在して形成された選択ゲート電極４０１（ＳＧ）を有する。
【０１６８】
なお、実施例４のメモリセルユニット１０１ａ５のその他の構成は、実施例１のメモリセルユニットと同様である。
【０１６９】
すなわち、実施例１と同様に、絶縁膜９のエッチングの終点検知は、シリコン基板１の上面が露出した際に行っている。したがって、隣接する選択ゲートトランジスタのゲート電極ＳＧ間（終点検知使用領域）のシリコン基板１の上面が、該エッチングにより少し削られることになる。
【０１７０】
したがって、選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧと選択ゲートトランジスタＳＴ１のゲート電極ＳＧとの間のシリコン基板１の上面１ａの位置が、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間のシリコン基板１の上面１ｂの位置よりも、高くなっている。
【０１７１】
また、実施例１と同様に、隣接するメモリセルトランジスタＭＴのゲート電極ＭＧ間の第１の距離ｄ１が、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間の第２の距離ｄ２よりも、短くなっている。これにより、選択ゲートトランジスタＳＴ１のゲート電極ＳＧとこの選択ゲートトランジスタＳＴ１に隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１７２】
さらに、第１の距離ｄ１が、隣接する選択ゲートトランジスタＳＴ１のゲートＳＧ電極間の第３の距離ｄ３よりも、短くなっている。これにより、隣接する選択ゲートトランジスタＳＴ１のゲート電極ＳＧ間が絶縁膜９で充填される前に、メモリセルトランジスタＭＴのゲート電極ＭＧ間が絶縁膜９で完全に充填されることになる。
【０１７３】
以上のように、上記態様によれば、実施例１と同様に、絶縁膜のエッチングの終点検出を早め、シリコン基板のガウジングを抑制することができる。これにより、セル電流の減少を抑制することができる。
【０１７４】
以上のように、本実施例に係る不揮発性半導体記憶装置およびその製造方法によれば、セル電流の減少を抑制することができる。
【図面の簡単な説明】
【０１７５】
【図１】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の平面の模式的な構成を示す概略図である。
【図２】図１に示す不揮発性半導体記憶装置１００のＡ−Ａ線に沿った断面の模式的な断面図である。
【図３】図１に示す不揮発性半導体記憶装置１００のＢ領域を拡大した模式的な平面図である。
【図４Ａ】図１の不揮発性半導体記憶装置１００のメモリセルアレイ領域１０１の回路構成を含むブロック図である。
【図４Ｂ】図４Ａに示すメモリセルアレイ１０１ａの平面図である。
【図５Ａ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図５Ｂ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ａに続く工程の断面図である。
【図５Ｃ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｂに続く工程の断面図である。
【図５Ｄ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｃに続く工程の断面図である。
【図５Ｅ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｄに続く工程の断面図である。
【図５Ｆ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｅに続く工程の断面図である。
【図５Ｇ】本発明の一態様である実施例１に係る不揮発性半導体記憶装置１００の製造方法の図５Ｆに続く工程の断面図である。
【図５Ｈ】本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図５Ｉ】本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の図５Ｈに続く工程の断面図である。
【図５Ｊ】本発明の一態様である実施例１の変形例に係る不揮発性半導体記憶装置１００の製造方法の図５Ｉに続く工程の断面図である。
【図６】実施例１の図１の周辺回路領域１０３に配置される周辺トランジスタＰＴ１、ＰＴ２の平面図である。
【図７】図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【図８】図６のＢ−Ｂ線及びＣ−Ｃ線方向に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【図９Ａ】本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図９Ｂ】本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の図９Ａに続く工程の断面図である。
【図９Ｃ】本発明の一態様である実施例２に係る不揮発性半導体記憶装置１００の製造方法の図９Ｂに続く工程の断面図である。
【図１０】図６のＡ−Ａ線（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【図１１Ａ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の工程の断面図である。
【図１１Ｂ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の図１１Ａに続く工程の断面図である。
【図１１Ｃ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の図１１Ｂに続く工程の断面図である。
【図１１Ｄ】本発明の一態様である実施例３に係る不揮発性半導体記憶装置１００の製造方法の図１１Ｃに続く工程の断面図である。
【図１２】図４ＢにおいてＡ−Ａ線に沿った不揮発性半導体記憶装置１００のメモリセルユニット１０１ａ５の断面を示す断面図である。
【符号の説明】
【０１７６】
１ シリコン基板（半導体基板）
１ａ、１ｂ 上面
２ ゲート絶縁膜（トンネル絶縁膜）
３ ポリシリコン膜（ＦＧ）
４ ゲート絶縁膜
４ａ 開口部
５ ポリシリコン膜（ＣＧ）
６ 窒化膜
７ 絶縁膜
８ レジスト膜
８ａ 開口部
９ 絶縁膜
９ａ 側壁スペーサ
１０ 酸化膜
１１ 保護膜
１２ 絶縁膜
１３ シリサイド膜
１４ 酸化膜
１５ 窒化膜
１６ 層間絶縁膜
１７ａ、１７ｂ コンタクトプラグ
１８ 拡散層
３０、３１ ｐ型ウェル領域
３３ ゲート絶縁膜
３５ 素子分離領域（ＳＴＩ）
３６ ゲート電極
３７、３８ ｎ＋型不純物拡散層
３９ 導電層
４０ ゲート間絶縁膜
４１ 導電層
５８ 開口部
１００、２００、３００、４００ ＮＡＮＤ型フラッシュメモリ
１０１ メモリセルアレイ領域
１０１ａ メモリセルアレイ
１０１ａ５ メモリセルユニット
１０２ ダミーセル領域
１０３ 周辺回路領域
１０３ａ２ 電圧発生回路
１０３ａ３ ロウデコーダ
１０３ａ４ カラムデコーダ
ＢＬ ビット線
ＤＧ ダミーゲート電極
ＤＳＧ ダミー選択ゲート電極
ＭＧ ゲート電極
ＭＴ メモリセルトランジスタ
ＰＴ１、ＰＴ２ 周辺トランジスタ
ＳＴ、ＳＴ１、ＳＴ２ 選択ゲートトランジスタ
ＳＧ 選択ゲート電極
ＳＧＤ、ＳＧＳ 選択ゲート線
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
電気的なデータの書き込み及び消去が可能であり直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成される複数のメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記レジスト膜を除去した後、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短い
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
電気的なデータの書き込み及び消去が可能な直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成される複数のメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記第１の絶縁膜を選択的に除去した後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記レジスト膜を除去し、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短い
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２の絶縁膜を形成した後、ＲＩＥにより、異なるメモリセルユニットの隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングする
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２の絶縁膜をエッチングした後において、
前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の前記半導体基板の上面の位置が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面の位置よりも、高い
ことを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
電気的なデータの書き込み及び消去が可能であり、直列に接続され、半導体基板上にトンネル酸化膜を介して形成されたゲート電極を有するメモリセルトランジスタと、
直列に接続された前記メモリセルトランジスタの端部と、ビット線コンタクトまたはソース線コンタクトと、の間に接続され、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する選択ゲートトランジスタと、を備え、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の第３の距離よりも、短く、
前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の半導体基板の上面の位置が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面の位置よりも、高い
ことを特徴とする不揮発性半導体記憶装置。
【請求項１】
電気的なデータの書き込み及び消去が可能であり直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成される複数のメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記レジスト膜を除去した後、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短い
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
電気的なデータの書き込み及び消去が可能な直列接続されたメモリセルトランジスタの端部が選択ゲートトランジスタを介してビット線またはソース線に接続されて構成される複数のメモリセルユニットを備える、不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタのゲート電極および前記選択ゲートトランジスタのゲート電極が形成された半導体基板上に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後、隣接する前記選択ゲートトランジスタの前記ゲート電極間の領域上で開口するようにレジスト膜を形成し、
前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタ間の前記半導体基板上の前記第１の絶縁膜を選択的に除去し、
前記第１の絶縁膜を選択的に除去した後、前記レジスト膜をマスクとして、隣接する前記選択ゲートトランジスタの前記ゲート電極間に、前記選択ゲートトランジスタの拡散層を形成するためのイオンを注入し、
前記イオン注入の後、前記レジスト膜を除去し、前記メモリセルトランジスタの前記ゲート電極の両側面に第２の絶縁膜を形成することにより、隣接する前記メモリセルトランジスタの前記ゲート電極間に前記第２の絶縁膜を充填するとともに、前記選択ゲートトランジスタの前記ゲート電極の両側面、前記選択ゲートトランジスタの前記ゲート電極と前記メモリセルトランジスタの前記ゲート電極との間の第１の絶縁膜上、および隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板上に、前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成した後、ＲＩＥにより、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングするものであり、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタ間の第３の距離よりも、短い
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２の絶縁膜を形成した後、ＲＩＥにより、異なるメモリセルユニットの隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面が露出するまで、前記第２の絶縁膜をエッチングする
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２の絶縁膜をエッチングした後において、
前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の前記半導体基板の上面の位置が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面の位置よりも、高い
ことを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
電気的なデータの書き込み及び消去が可能であり、直列に接続され、半導体基板上にトンネル酸化膜を介して形成されたゲート電極を有するメモリセルトランジスタと、
直列に接続された前記メモリセルトランジスタの端部と、ビット線コンタクトまたはソース線コンタクトと、の間に接続され、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する選択ゲートトランジスタと、を備え、
隣接する前記メモリセルトランジスタの前記ゲート電極間の第１の距離が、前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の第２の距離よりも、短く、
前記第１の距離が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の第３の距離よりも、短く、
前記選択ゲートトランジスタに隣接する前記メモリセルトランジスタの前記ゲート電極と前記選択ゲートトランジスタの前記ゲート電極との間の半導体基板の上面の位置が、隣接する前記選択ゲートトランジスタの前記ゲート電極間の前記半導体基板の上面の位置よりも、高い
ことを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２】
【公開番号】特開２０１０−５０３５７（Ｐ２０１０−５０３５７Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１４５９３（Ｐ２００８−２１４５９３）
【出願日】平成２０年８月２２日（２００８．８．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月２２日（２００８．８．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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