不揮発性半導体記憶装置
【課題】 高集積化を実現することができる不揮発性半導体記憶装置を提供すること。
【解決手段】 本発明の不揮発性半導体記憶装置は，半導体基板にトレンチ領域を設け，
１つのトレンチ領域の側壁の両側に，それぞれ，ＮＡＮＤ型メモリセルユニットを三次元
的に有している。そしてこれらのＮＡＮＤメモリセルユニットは，１本のビット線に接続
されている。それぞれのＮＡＮＤ型メモリセルユニットは，複数のメモリセルトランジス
タと選択ゲートトランジスタが直列に接続されている。これらの複数のメモリセルトラン
ジスタ及び選択ゲートトランジスタは，同一のトレンチ領域に設けられている。さらに，
本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄積層には
，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の積層構造
，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。
【解決手段】 本発明の不揮発性半導体記憶装置は，半導体基板にトレンチ領域を設け，
１つのトレンチ領域の側壁の両側に，それぞれ，ＮＡＮＤ型メモリセルユニットを三次元
的に有している。そしてこれらのＮＡＮＤメモリセルユニットは，１本のビット線に接続
されている。それぞれのＮＡＮＤ型メモリセルユニットは，複数のメモリセルトランジス
タと選択ゲートトランジスタが直列に接続されている。これらの複数のメモリセルトラン
ジスタ及び選択ゲートトランジスタは，同一のトレンチ領域に設けられている。さらに，
本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄積層には
，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の積層構造
，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，不揮発性半導体記憶装置に関し，特にＮＡＮＤ型のメモリセルユニットを有す
る不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年，小型で大容量な不揮発性半導体記憶装置の需要が急増し，中でも従来のＮＯＲ型Ｅ
ＥＰＲＯＭと比較して，高集積化が期待できるＮＡＮＤ型ＥＥＰＲＯＭが注目されてきて
いる。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭにおいては，１本のビット線ＢＬに対して，シリコン活性領域の
拡散層で形成された１本のソース／ドレイン線が１本形成される。つまり，１本のビット
線ＢＬに対して１個のＮＡＮＤ型メモリセルユニットが構成される。ここで，デザインル
ールをＦ（Feature Size）とすると，ビット線ＢＬのライン／スペースは１Ｆ／１Ｆにな
り，ワード線ＷＬのライン／スペースも１Ｆ／１Ｆになる。このため，１つのメモリセル
トランジスタＭＴｒのセルサイズは，２Ｆ×２Ｆ＝４Ｆ２となる。また，１本のＮＡＮＤ
型メモリセルユニットには，２つの選択ゲートトランジスタが設けられているので，これ
ら選択ゲートトランジスタのサイズをオーバヘッドαとして加味すると，実質的な１セル
サイズは，４Ｆ２＋αになる。
【０００４】
一方，以下の特許文献１には，１セルサイズの縮小を図るため，半導体基板にトレンチを
形成し，トレンチ側壁部分に，縦型にＮＡＮＤメモリセルユニットを形成した不揮発性半
導体記憶装置が開示されている。
【０００５】
この特許文献に開示されている技術は，図５７に示すとおり，半導体基板にトレンチ領域
ＴＣを形成し，このトレンチ領域ＴＣの両側の側壁部分にそれぞれメモリセルトランジス
タＭＴｒを形成するものである。この場合，浮遊ゲートＦＧは，トレンチ領域内側におけ
る側壁に沿って形成され，ソース／ドレインＳＤは，半導体基板のトレンチ領域側壁に沿
って拡散層として形成される。すなわち，このＮＡＮＤ型メモリセルユニットにおいては
，トレンチ領域ＴＣの側壁に沿って複数のメモリセルトランジスタＭＴｒが形成され，こ
のため，トレンチ領域の側壁に沿ってソース／ドレイン電流が流れることになる。ビット
線ＢＬは，層間絶縁膜を介して各ＮＡＮＤ型メモリセルユニット毎に形成される。このビ
ット線ＢＬにおけるライン／スペースは，１Ｆ／１Ｆである。
【特許文献１】特開平７−４５７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら，上記特許文献１に開示されている技術では，２Ｆのビット線ピッチに１本
のシリコン活性化領域しか配設できず，実効的にメモリセルサイズを半減することができ
ず，さらなる高集積化が求められていた。
【０００７】
そこで，本発明は，前記課題に鑑みてなされたものであり，ＮＡＮＤ型ＥＥＰＲＯＭを３
次元的に作り込み，２Ｆのビット線ピッチに２本のシリコン活性化領域でソース／ドレイ
ン線を配設することを目的とする。すなわち，１本のビット線に対して，２個のＮＡＮＤ
型メモリセルユニットを配設することを目的とする。そして，これにより，メモリセルサ
イズを半減させて，結果的に低ビットコストを実現し得る不揮発性半導体記憶装置を提供
することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置は，半導体基板にトレンチ領域を設け，１つのトレンチ
領域の側壁の両側に，それぞれ，ＮＡＮＤ型メモリセルユニットを三次元的に有している
。そしてこれらのＮＡＮＤメモリセルユニットは，１本のビット線に接続されている。そ
れぞれのＮＡＮＤ型メモリセルユニットは，複数のメモリセルトランジスタと選択ゲート
トランジスタが直列に接続されている。これらの複数のメモリセルトランジスタ及び選択
ゲートトランジスタは，同一のトレンチ領域に設けられている。
【０００９】
さらに，本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄
積層には，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の
積層構造，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いて
いる。
【００１０】
本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層された第１
のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセルユニッ
トと，第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタ
を複数個直列的に接続した第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリセルト
ランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形成され
たトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延び
て形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，前記第１のメモ
リセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトランジスタの前記
第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気的に接続してお
り，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪
素膜及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされ
たポリシリコン又は金属でなることを特徴とする。
【００１１】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００１２】
また，前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユ
ニットは，同一のビット線に接続されているようにしてもよい。
【００１３】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に接続された第１のビット線側スイッチ部
，及び前記第１のメモリセル列と共通ソース線との間に接続された第１のソース線側スイ
ッチ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された第２の
ビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との間に接続さ
れた第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレ
イ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１
のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体
基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの
深さ方向に延びて形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，
前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトラ
ンジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気
的に接続しており，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化
珪素膜，窒化珪素膜及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純
物がドープされたポリシリコン又は金属でなることを特徴とする。
【００１４】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００１５】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に直列的に接続された第１及び第３の選択
トランジスタでなる第１のビット線側スイッチ部，並びに前記第１のメモリセル列と共通
ソース線との間に接続された第５の選択トランジスタでなる第１のソース線側スイッチ部
を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲートと
が積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡＮＤ型
メモリセル列，前記第２のメモリセル列と前記ビット線との間に直列的に接続された第２
及び第４の選択トランジスタでなる第２のビット線側スイッチ部，並びに前記第２のメモ
リセル列と前記共通ソース線との間に接続された第６の選択トランジスタでなる第２のソ
ース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリセル
トランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された１つの前記制御ゲートを共有しており，前記第１の選択トランジスタ及び
前記第２の選択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの
両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された
１つの第１のゲート電極を共有しており，前記第３の選択トランジスタ及び前記第４の選
択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に
沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された１つの第２の
ゲート電極を共有しており，前記第５の選択トランジスタ及び前記第６の選択トランジス
タは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に沿って向かい
合って形成され，前記トレンチの深さ方向に延びて形成された１つの第３のゲート電極を
共有しており，前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷
蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，
且つ連続的に延びるワード線に電気的に接続しており，前記第１の電荷蓄積層及び前記第
２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜及び酸化珪素膜が順に積層されて
なり，且つ前記制御ゲートは，不純物がドープされたポリシリコン又は金属でなることを
特徴とする。
【００１６】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００１７】
また，前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッショ
ン型のトランジスタであるようにしてもよい。
【００１８】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
ユニットと，第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトラン
ジスタを複数個直列的に接続した第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配
列されたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリ
セルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形
成されたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向
に延びて形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，前記第１
のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトランジスタ
の前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気的に接続
しており，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金
属又は導電性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドー
プされたポリシリコン又は金属でなることを特徴とする。
【００１９】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２０】
また，前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユ
ニットは，同一のビット線に接続されるようにしてもよい。
【００２１】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に接続された第１のビット線側スイッチ部
，及び前記第１のメモリセル列と共通ソース線との間に接続された第１のソース線側スイ
ッチ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された第２の
ビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との間に接続さ
れた第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレ
イ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１
のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体
基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの
深さ方向に延びて形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，
前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトラ
ンジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気
的に接続しており，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリ
コン，金属又は導電性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純
物がドープされたポリシリコン又は金属でなることを特徴とする。
【００２２】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２３】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に直列的に接続された第１及び第３の選択
トランジスタでなる第１のビット線側スイッチ部，並びに前記第１のメモリセル列と共通
ソース線との間に接続された第５の選択トランジスタでなる第１のソース線側スイッチ部
を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲートと
が積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡＮＤ型
メモリセル列，前記第２のメモリセル列と前記ビット線との間に直列的に接続された第２
及び第４の選択トランジスタでなる第２のビット線側スイッチ部，並びに前記第２のメモ
リセル列と前記共通ソース線との間に接続された第６の選択トランジスタでなる第２のソ
ース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリセル
トランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された１つの前記制御ゲートを共有しており，前記第１の選択トランジスタ及び
前記第２の選択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの
両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された
１つの第１のゲート電極を共有しており，前記第３の選択トランジスタ及び前記第４の選
択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に
沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された１つの第２の
ゲート電極を共有しており，前記第５の選択トランジスタ及び前記第６の選択トランジス
タは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に沿って向かい
合って形成され，前記トレンチの深さ方向に延びて形成された１つの第３のゲート電極を
共有しており，前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷
蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，
且つ連続的に延びるワード線に電気的に接続しており，前記第１の電荷蓄積層及び前記第
２の電荷蓄積層は，それぞれ，シリコン，金属又は導電性物質のナノ結晶を含む絶縁層を
有し，且つ前記制御ゲートは，不純物がドープされたポリシリコン又は金属でなることを
特徴とする。
【００２４】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２５】
また，前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッショ
ン型のトランジスタであるようにしてもよい。
【００２６】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と第１の制御ゲートとが積
層された第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモ
リセル列，前記第１のメモリセル列とビット線との間に接続された前記第１のメモリセル
トランジスタと実質的に同一構造でなるトランジスタを有する第１のビット線側スイッチ
部，及び前記第１のメモリセル列と共通ソース線との間に接続された前記第１のメモリセ
ルトランジスタと実質的に同一構造でなるトランジスタを有する第１のソース線側スイッ
チ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記第１の制
御ゲートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２の
ＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された前
記第２のメモリセルトランジスタと実質的に同一構造でなる第２のビット線側スイッチ部
，及び前記第２のメモリセル列と前記共通ソース線との間に接続された前記第２のメモリ
セルトランジスタと実質的に同一構造でなる第２のソース線側スイッチ部を有する第２の
ＮＡＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮
発性半導体記憶装置であって，前記第１のメモリセルトランジスタ及び前記第２のメモリ
セルトランジスタは，それぞれ，半導体基板に形成されたトレンチの両側壁部分に沿って
向かい合って形成され，前記トレンチの深さ方向に延びて形成された前記第１の制御ゲー
トを共有しており，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線
側スイッチ部のトランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側
壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第２
の制御ゲートを共有しており，前記第１のソース線側スイッチ部の前記トランジスタ及び
第２のソース線側スイッチ部の前記トランジスタは，それぞれ，前記半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された第３の制御ゲートを共有しており，前記第１，前記第２及び前記第３の制
御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメ
モリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワ
ード線，選択ゲート線にそれぞれ電気的に接続しており，前記第１の電荷蓄積層及び前記
第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜及び酸化珪素膜が順に積層され
てなり，且つ前記第１，前記第２及び前記第３の制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする。
【００２７】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２８】
また，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部
のトランジスタのいずれか一方のチャネル形成領域には，不純物がドープされているよう
にしてもよい。
【００２９】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と第１の制御ゲートとが積
層された第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモ
リセル列，前記第１のメモリセル列とビット線との間に接続された前記第１のメモリセル
トランジスタと実質的に同一構造でなるトランジスタを有する第１のビット線側スイッチ
部，及び前記第１のメモリセル列と共通ソース線との間に接続された前記第１のメモリセ
ルトランジスタと実質的に同一構造でなるトランジスタを有する第１のソース線側スイッ
チ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記第１の制
御ゲートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２の
ＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された前
記第２のメモリセルトランジスタと実質的に同一構造でなる第２のビット線側スイッチ部
，及び前記第２のメモリセル列と前記共通ソース線との間に接続された前記第２のメモリ
セルトランジスタと実質的に同一構造でなる第２のソース線側スイッチ部を有する第２の
ＮＡＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮
発性半導体記憶装置であって，前記第１のメモリセルトランジスタ及び前記第２のメモリ
セルトランジスタは，それぞれ，半導体基板に形成されたトレンチの両側壁部分に沿って
向かい合って形成され，前記トレンチの深さ方向に延びて形成された前記第１の制御ゲー
トを共有しており，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線
側スイッチ部のトランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側
壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第２
の制御ゲートを共有しており，前記第１のソース線側スイッチ部の前記トランジスタ及び
第２のソース線側スイッチ部の前記トランジスタは，それぞれ，前記半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された第３の制御ゲートを共有しており，前記第１，前記第２及び前記第３の制
御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメ
モリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワ
ード線，選択ゲート線にそれぞれ電気的に接続しており，前記第１の電荷蓄積層及び前記
第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電性物質のナノ結晶を含む絶縁層
を有し，且つ前記第１，前記第２及び前記第３の制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなるようにしてもよい。
【００３０】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００３１】
また，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部
のトランジスタのいずれか一方のチャネル形成領域には，不純物がドープされているよう
にしてもよい。
【発明の効果】
【００３２】
本発明の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つの
メモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線ピ
ッチ２Ｆに２つのＮＡＮＤ型メモリセルユニットを形成することができ，不揮発性半導体
記憶装置のサイズの縮小化を実現できる。また，本発明の不揮発性半導体記憶装置による
と，従来の不揮発性半導体記憶装置のような浮遊ゲート（Floating Gate）を有していな
いので，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題
であった浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（
ＣＧ）のアスペクト比を小さくできる。また，本発明の不揮発性半導体記憶装置は，従来
のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であっ
たプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
さらに，本発明の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有して
いないので，不揮発性半導体記憶素子を劣化させる主要な原因である「ストレス誘起リー
ク電流（Stress-Induced Leakage Current : SILC）」を抑制することができ，またDrain
−Turn−Onを抑制することができる。
【００３３】
なお，トレンチにメモリトランジスタを設けたタイプのＮＡＮＤ型メモリセルは，隣接す
るトレンチ間で対向するメモリセルによる干渉が起きやすい。しかし，本発明の不揮発性
半導体記憶装置のＮＡＮＤメモリセルアレイにおいては，選択ゲートトランジスタを用い
，トレンチの右又は左のみのＮＡＮＤメモリセルユニットのセルアレイを選択し，溝の左
右のセルアレイを同時に選択しないので干渉が起こりにくい。そのためには，ＮＡＮＤメ
モリセルユニットのセルアレイのＮＡＮＤメモリセルを，左右で，千鳥状にＥ／Ｄ化する
必要がある。つまり，隣接する溝の右と左が同時に選択されないように，選択ゲートトラ
ンジスタをＥ化する（ＥＤＥＤＥＤＥＤと並ぶのであってＥＤＤＥＥＤＤＥとは並ばない
。）
さらに，ビット線シールドの読み出し（ビット線１本おき）をすれば，メモリセル間の干
渉は隣接するトレンチによって抑制される。この場合，選択ゲートトランジスタはＥＤＤ
ＥＥＤＤＥと並んでも構わない。
【発明を実施するための最良の形態】
【００３４】
図１を参照する。図１は，本発明の一実施形態に係る不揮発性半導体記憶装置の等価回路
が示されている。以下，図１に基づいて，本実施形態に係る不揮発性半導体記憶装置のメ
モリセルアレイの接続関係について説明する。
【００３５】
図１に示すように，本実施形態に係る不揮発性半導体記憶装置においては，１本のビット
線ＢＬに対して，２つのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２が設けられてい
る。ＮＡＮＤ型メモリセルユニットＮＤ１は，選択ゲートトランジスタＳＴｒ１及びＳＴ
ｒ３と，１６個のメモリセルトランジスタＭＴｒ１と，選択ゲートトランジスタＳＴｒ５
とを直列的に接続することにより構成されている。同様に，ＮＡＮＤ型メモリセルユニッ
トＮＤ２は，選択ゲートトランジスタＳＴｒ２及びＳＴｒ４と，１６個のメモリセルトラ
ンジスタＭＴｒ１と，選択ゲートトランジスタＳＴｒ６とを直列的に接続することにより
構成されている。なお，本実施形態においては，ＮＡＮＤ型メモリセルユニットＮＤ１を
構成するメモリセルトランジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構
成するメモリセルトランジスタＭＴｒ２の数は，それぞれ１６個としたが，３２個又は６
４個等としてもよく，これに限定されるわけではない。
【００３６】
選択ゲートトランジスタＳＴｒ１及びＳＴｒ２のドレイン側は，ビット線ＢＬに共通に接
続されている。ここで，選択ゲートトランジスタＳＴｒ１及びＳＴｒ４は，ディプレッシ
ョン型（ノーマリー・オン型，図１においては“Ｄ”と表記）のＭＯＳトランジスタであ
り，それ以外の選択ゲートトランジスタＳＴｒ２，ＳＴｒ３，ＳＴｒ５及びＳＴｒ６は，
エンハンスメント型（ノーマリー・オフ型，図１においては“Ｅ”と表記）のＭＯＳトラ
ンジスタである。また，選択ゲートトランジスタＳＴｒ５及びＳＴｒ６のソース側は，共
通ソース線ＳＬに接続されている。
【００３７】
各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートトランジスタＳＴｒ１及び
ＳＴｒ２のゲート電極は共通に接続され，選択ゲート線ＳＳＬ１に接続されている。各Ｎ
ＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートトランジスタＳＴｒ３及びＳＴ
ｒ４のゲート電極は共通に接続され，選択ゲート線ＳＳＬ２に接続されている。各ＮＡＮ
Ｄ型メモリセルユニットＮＤ１，ＮＤ２におけるメモリセルトランジスタＭＴｒ１及びＭ
Ｔｒ２の制御ゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ；ＣＧ）は，それぞれ共通に接続され，
それぞれ対応するワード線ＷＬ０〜ＷＬ１５に接続されている。各ＮＡＮＤ型メモリセル
ユニットＮＤ１，ＮＤ２の選択ゲートトランジスタＳＴｒ５及びＳＴｒ６のゲート電極は
共通に接続され，選択ゲート線ＧＳＬに接続されている。
【００３８】
選択ゲートトランジスタＳＴｒ１，ＳＴｒ２，ＳＴｒ３，ＳＴｒ４により本実施形態にお
けるビット線側スイッチ部が構成され，このビット線側スイッチ部により２個１組のＮＡ
ＮＤ型メモリセルユニットＮＤ１，ＮＤ２のうちの一方のＮＡＮＤ型メモリセルユニット
が選択される。また，選択ゲートトランジスタＳＴｒ５及びＳＴｒ６により本実施形態に
おけるソース線側スイッチ部が構成される。
【００３９】
本実施形態の不揮発性半導体記憶装置においては，図１に示すようなＮＡＮＤ型メモリセ
ルユニットＮＤ１，ＮＤ２が複数アレイ状に配列されて１つのメモリセルアレイを構成し
ている。本実施形態においては，このメモリセルアレイを「ＮＡＮＤ型メモリセルアレイ
」と言う。
【００４０】
次に，図２乃至図６に基づいて，本実施形態に係る不揮発性半導体記憶装置のＮＡＮＤ型
メモリセルアレイの構造を説明する。
【００４１】
図２は，本実施形態に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図２においては，説明の便宜上，不透明な構成要素についても，下部の構成要素を説明
するために一部透明にして示している。図３（ａ）は，図２におけるワード線部分の上面
を模式的に示す図であり，図３（ｂ）はそのＡ−Ａ’線の断面図である。図４（ａ）は，
図２における選択ワード線部分の上面を模式的に示す図であり，図４（ｂ）はそのＢ−Ｂ
’線の断面図である。図５（ａ）は，図２におけるビット線コンタクト部分の上面を模式
的に示す図であり，図５（ｂ）はそのＣ−Ｃ’線の断面図である。図６（ａ）は，図２に
おける共通ソース線ＳＬンタクト部分の上面を模式的に示す図であり，図６（ｂ）はその
Ｄ−Ｄ’線の断面図である。
【００４２】
図２乃至図６に示すように，１つのトレンチ領域１４の側壁の両側には，ＮＡＮＤ型メモ
リセルユニットＮＤ１及びＮＤ２がそれぞれ形成されている。特に図２，図３及び図４に
示すように，このＮＡＮＤ型メモリセルユニットＮＤ１のメモリセルトランジスタＭＴｒ
１と，ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴｒ２とは，１
つのトレンチ領域１４において向かい合う形で形成されている。また，ＮＡＮＤ型メモリ
セルユニットＮＤ１の選択ゲートトランジスタＳＴｒ１と，ＮＡＮＤ型メモリセルユニッ
トＮＤ２の選択ゲートトランジスタＳＴｒ２とは，１つのトレンチ領域１４において向か
い合う形で形成されている。また，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートト
ランジスタＳＴｒ３と，ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタ
ＳＴｒ４とは，１つのトレンチ領域１４において向かい合う形で形成されている。さらに
，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴｒ５と，ＮＡＮＤ
型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴｒ６とは，１つのトレンチ領
域１４において向かい合う形で形成されている。
【００４３】
対向して形成された２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は，それぞれ，
Ｐ型ウェル１３に形成したトレンチ領域１４の側壁に形成された酸化珪素膜１７と，窒化
珪素膜１８と及び酸化珪素膜１９を有している。また，これら対向して形成された２つの
メモリセルトランジスタＭＴｒ１及びＭＴｒ２は，共通の制御ゲート（ＣＧ）を１つ有し
ている。本実施形態においては，制御ゲート（ＣＧ）は，不純物をドープしたポリシリコ
ン２０によって形成されている。本実施形態の不揮発性半導体記憶装置においては，制御
ゲート（ＣＧ）２０にポリシリコンのような高抵抗材料を用いても，制御ゲート（ＣＧ）
２０と接続するワード線ＷＬに金属系の低抵抗材料（アルミニウム（Ａｌ），銅（Ｃｕ）
，タングステン・シリサイド（ＷＳｉ）等）を用いればよく，制御ゲート（ＣＧ）とワー
ド線ＷＬとを別々に形成することができる。なお，制御ゲート（ＣＧ）２０とワード線Ｗ
Ｌとのコンタクト抵抗を小さくするために，制御ゲート（ＣＧ）２０の上部は，不純物を
ドープして低抵抗化させておくとよい。
【００４４】
以上説明したとおり，本実施形態においては，対向して形成された２つのメモリセルトラ
ンジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜
１８，酸化珪素膜１９及びポリシリコン２０によって構成されており，電荷蓄積層が酸化
珪素膜１７，窒化珪素膜１８及び酸化珪素膜１９の積層構造によって形成された所謂「Ｓ
ＯＮＯＳ」構造を有している。本実施形態のメモリセルトランジスタＭＴｒ１及びＭＴｒ
２においては，窒化珪素膜１８中に離散分布したＳｉＮトラップに電荷が保持される。
【００４５】
このポリシリコンでなる制御ゲート（ＣＧ）２０は，トレンチ領域１４の深さ方向に略垂
直に延び，且つトレンチ領域１４の水平方向に延びて形成されている。また，制御ゲート
（ＣＧ）２０は，連続的に形成されたワード線ＷＬ０〜ＷＬ１５（図３（ｂ）においては
，ワード線ＷＬ０）に電気的に接続されている。なお，制御ゲート（ＣＧ）２０とワード
線ＷＬ０〜ＷＬ１５（この図３の場合，ワード線ＷＬ０）とのコンタクト抵抗を小さくす
るために，制御ゲート（ＣＧ）２０の上部は，不純物をドープして低抵抗化させておくと
よい。また，制御ゲート（ＣＧ）２０とワード線ＷＬ０〜ＷＬ１５との間に更に別の膜（
例えば，不純物がドープされたポリシリコン等）を介して，制御ゲート（ＣＧ）２０とワ
ード線ＷＬ０〜ＷＬ１５とを電気的に接続するようにしてもよい。
【００４６】
また，図２及び図４に示すように，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートト
ランジスタＳＴｒ１と，ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタ
ＳＴｒ２は，１つのトレンチ領域１４で向かい合う形で形成されている。対向して形成さ
れた２つの選択ゲートトランジスタＳＴｒ１及びＳＴｒ２は，それぞれ，側壁に形成され
た酸化珪素膜１７と，共通のゲート電極（ＧＥ）とを有している。本実施形態においては
，この共通のゲート電極（ＧＥ）は，ポリシリコン２２によって形成されている。選択ト
ランジスタゲートＳＴｒ１は，ディプレッション型のＭＯＳトランジスタであるので，ト
レンチ領域１４の側壁部分のＰ型ウェル１３，つまり，チャネルが形成される領域にＮ型
不純物領域１６が形成されている。
【００４７】
このポリシリコン２２でなるゲート電極（ＧＥ）は，トレンチ領域１４の深さ方向に略垂
直に延び，且つトレンチ領域１４の水平方向に延びて形成されている。また，共通のゲー
ト電極（ＧＥ）は，連続的に形成された選択ゲート線ＳＳＬ１に電気的に接続されている
。本実施形態の不揮発性半導体記憶装置においては，ゲート電極（ＧＥ）２２にはポリシ
リコンのような高抵抗材料を用いても，ゲート電極（ＧＥ）２２と接続する選択ゲート線
ＳＳＬ１に金属系の低抵抗材料（アルミニウム（Ａｌ），銅（Ｃｕ），タングステン・シ
リサイド（ＷＳｉ）等）を用いればよく，ゲート電極（ＧＥ）２２と選択ゲート線ＳＳＬ
１とを別々に形成することができる。なお，ゲート電極（ＧＥ）２２と選択ゲート線ＳＳ
Ｌ１とのコンタクト抵抗を小さくするために，ゲート電極（ＧＥ）２２の上部は，不純物
をドープして低抵抗化させておくとよい。
【００４８】
なお，本実施形態においては，同様に，選択ゲートトランジスタＳＴｒ３及びＳＴｒ４の
ゲート電極（ＧＥ）２２は選択ゲート線ＳＳＬ２に電気的に接続されており，選択ゲート
トランジスタＳＴｒ５及びＳＴｒ６のゲート電極（ＧＥ）２２は選択ゲート線ＧＳＬに電
気的に接続されている。
【００４９】
また，図２及び図５に示すように，選択ゲートトランジスタＳＴｒ１及びＳＴｒ２は，そ
れぞれ，コンタクト領域２８を介して，１つのプラグ状の金属層２９に接続されており，
このプラグ状の金属層２９はビット線ＢＬに接続されている。
【００５０】
選択ゲートトランジスタＳＴｒ１及びＳＴｒ２と同様に，図２及び図４に示すように，Ｎ
ＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴｒ３及びＮＡＮＤ型メ
モリセルユニットＮＤ２の選択ゲートトランジスタＳＴｒ４は，１つのトレンチ領域１４
で向かい合う形で形成されている。選択ゲートトランジスタＳＴｒ３及びＳＴｒ４につい
ては，選択ゲートトランジスタＳＴｒ４が，ディプレッション型のＭＯＳトランジスタで
あるので，チャネルが形成される領域にＮ型不純物領域１６が形成されている。この点を
除けば，選択ゲートトランジスタＳＴｒ３，ＳＴｒ４の構造は，上述した選択ゲートトラ
ンジスタＳＴｒ３，ＳＴｒ４と同様である。
【００５１】
選択ゲートトランジスタＳＴｒ１，ＳＴｒ２，ＳＴｒ３及びＳＴｒ４と同様に，図２及び
図６に示すように，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ
ｒ５と，ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴｒ６は，１
つのトレンチ領域１４で向かい合う形で形成されている。選択ゲートトランジスタＳＴｒ
５及びＳＴｒ６の構成は，上述したエンハンスメント型の選択ゲートトランジスタＳＴｒ
２及びＳＴｒ３と同様である。
【００５２】
図２及び図６に示すように，選択ゲートトランジスタＳＴｒ５及びＳＴｒ６は，それぞれ
，コンタクト領域２８を介して，連続的に形成された共通ソース線ＳＬに接続されている
。
【００５３】
次に，図７乃至図３４を参照しながら本実施形態に係る不揮発性半導体記憶装置の製造プ
ロセスについて説明する。なお，図７乃至図１０，図１１乃至図１４，図１５乃至図１８
，図１９乃至図２２，図２３乃至図２６，図２７乃至図３０，及び図３１乃至図３４は，
それぞれ，本実施形態の不揮発性半導体記憶装置における製造プロセスの過程を４つの部
分に分けて説明する図である。これら４つの部分に分けた図は，それぞれ，上述した図３
乃至図６に示す部分に相当する。即ち，図７，１１，１５，１９，２３，２７，３１は，
図３で示した部分に相当し，図８，１２，１６，２０，２４，２８，３２は，図４で示し
た部分に相当し，図９，１３，１７，２１，２５，２９，３３は，図５で示した部分に相
当し，また図１０，１４，１８，２２，２６，３０，３４は，図６で示した部分に相当す
る。
【００５４】
まず，図７乃至図１０に示すように，Ｐ型のシリコン基板である半導体基板１１上に，メ
モリセルＮ型ウェル１２を形成する。続いて，このメモリセルＮ型ウェル１２内に，メモ
リセルＰ型ウェル１３を形成する。続いて，このメモリセルＰ型ウェル１３の表面に，酸
化珪素膜１５−１を３０nmの厚さで形成する。この酸化珪素膜１５−１は，例えば，ＣＶ
Ｄ（Chemical Vapor Deposition）法により形成する。その後，メモリセルＰ型ウェル１
３内に，トレンチ領域１４を形成する。このトレンチ領域１４は，例えば，フォトレジス
トをパターニングして，ＲＩＥ（Reactive Ion Etching）をすることにより形成する。こ
のため，デザインルールをＦとすると，トレンチ領域１４の幅は１Ｆであり，トレンチ領
域１４同士の間隔も１Ｆとなる。また，本実施形態においては，トレンチ領域１４の深さ
を１６０nmとした。
【００５５】
次に，トレンチ領域１４の底面に酸化珪素膜１５−２を３０nmの厚さで形成する。本実施
形態においては，トレンチ領域１４を形成する際に用いたフォトレジストを残存させたま
ま，ＣＶＤ法により酸化珪素膜を堆積した後，このフォトレジストを剥離することにより
，トレンチ領域１４底面に酸化珪素膜１５−２を形成する。但し，酸化珪素膜１５−１と
酸化珪素膜１５−２とを同一工程で形成してもよい。この場合，上述した酸化珪素膜１５
−１を形成する工程を省略し，トレンチ領域１４を形成したフォトレジストを剥離した後
に，ＣＶＤ法により酸化珪素膜を堆積することにより，酸化珪素膜１５−１と酸化珪素膜
１５−２を同時に形成すればよい。
【００５６】
次に，図８及び図９に示すように，選択ゲートトランジスタＳＴｒ１及びＳＴｒ４のチャ
ネル形成領域に，選択的に砒素（Ａｓ）や燐（Ｐ）をイオン注入して，Ｎ型不純物領域１
６を形成する。本実施形態では，イオン注入する前にフォトレジストを全面的に塗布し，
選択ゲートトランジスタＳＴｒ１及びＳＴｒ４のゲート領域部分にフォトレジスト開口を
形成する。続いて，このフォトレジスト開口を通して，Ｐ型半導体基板１１に対して垂直
方向＋７°に傾きをつけて，イオン注入を斜めに行うことにより，トレンチ領域１４の側
壁の片面のみに選択的にイオン注入を行うことができる。同様に，フォトレジスト開口を
通して，半導体基板１１の垂直方向−７°に傾きをつけて，イオン注入を斜めに行うこと
により，トレンチ領域１４の側壁のもう一方に選択的にイオン注入を行うことができる。
このようにＮ型不純物領域１６を形成することにより，選択ゲートトランジスタＳＴ１及
びＳＴ４のしきい値電圧を負にすることができ，ディプレッション・モード化することが
できる。なお，このＮ型不純物領域１６は，トレンチ領域を形成する前にイオン注入又は
熱拡散によって形成しておいてもよい。
【００５７】
次に，図１１乃至図１４に示すように，トレンチ領域１４の側壁を覆うように全面に酸化
珪素膜１７を２．５nmの厚さで形成する。続いて，図１１乃至図１４に示すように，酸化
珪素膜１７上に窒化珪素膜１８を５．５nmの厚さで形成する。次に，図１１乃至図１４に
示すように，窒化珪素膜１８上に酸化珪素膜１９を４．０nmの厚さで形成する。これらの
酸化珪素膜１７，酸窒化珪素膜１８及び酸化珪素膜１９は，例えば，ＣＶＤ法や熱酸化法
によって形成すればよい。このようにして，Ｐ型ウェルに形成されたトレンチ領域１４に
，酸化珪素膜１７，窒化珪素膜１８及び酸化珪素膜１９を順に形成する。
【００５８】
次に，図１５乃至図１８に示すように，不純物をドープしたポリシリコン２０を全面的に
１６nmの厚さで堆積する。このポリシリコン２０は，後にメモリトランジスタＭＴｒ１及
びＭＴｒ２の制御ゲート（ＣＧ）となる。なお，このポリシリコン２０の上部に不純物を
ドープしたり，不純物をドープしたポリシリコンを堆積したりして，後に，ポリシリコン
２０と電気的に接続する金属層（ワード線ＷＬ）とのコンタクト抵抗を小さくするように
してもよい。
【００５９】
次に，図１９乃至図２２に示すように，ポリシリコン２０をパターニングして，ビット線
ＢＬ方向に分離し，メモリトランジスタＭＴｒ１及びＭＴｒ２の制御ゲート（ＣＧ）を形
成する。この際，メモリトランジスタＭＴｒ１及びＭＴｒ２の制御ゲート（ＣＧ）となる
部分以外においては，酸化珪素膜１７，窒化珪素膜１８，酸化珪素膜１９及びポリシリコ
ン２０を除去する。具体的には，メモリトランジスタ領域の酸化珪素膜１５−１の上の部
分に，ビット線ＢＬ方向にスリットを有するフォトレジストを形成し，このフォトレジス
トをマスクとして用いてＲＩＥを行う。これにより，メモリトランジスタＭＴｒ１及びＭ
Ｔｒ２の制御ゲート（ＣＧ）を形成する。
【００６０】
次に，図１９乃至図２２に示すように，全面に酸化珪素膜２１を２．５nmの厚さで形成す
る。この酸化珪素膜２１は，例えば，ＣＶＤ法により形成する。この酸化珪素膜は，メモ
リトランジスタ領域以外のトレンチ領域１４の側壁を覆うように形成する。なお，この酸
化珪素膜２１は熱酸化法によって形成してもよい。
【００６１】
次に，図２３乃至図２６に示すように不純物をドープしたポリシリコン２２を全面的に３
５nmの厚さで堆積する。このポリシリコン２２は，後に選択ゲートトランジスタＳＴｒ１
乃至ＳＴｒ６のゲート電極（ＧＥ）となる。なお，このポリシリコン２２の上部に不純物
をドープしたり，不純物をドープしたポリシリコンを堆積したりして，後に，ポリシリコ
ン２２と電気的に接続する金属層（選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬ）とのコン
タクト抵抗を小さくするようにしてもよい。
【００６２】
次に，図２７乃至図３０に示すように，ポリシリコン２２をパターニングし，ビット線Ｂ
Ｌ方向に分離し，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極（ＧＥ）を
形成する。この際，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極（ＧＥ）
となる部分以外においては，ポリシリコン２２及び酸化珪素膜２１を除去する。具体的に
は，選択ゲートトランジスタ領域の酸化珪素膜１５−１の上の部分に，ビット線ＢＬ方向
にスリットを有するフォトレジストを形成し，このフォトレジストをマスクとして用いて
ＲＩＥを行う。これにより，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極
（ＧＥ）を形成する。なお，このポリシリコン２２に代えて，タングステン等の金属を堆
積して，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極（ＧＥ）を形成する
ようにしてもよい。
【００６３】
次に，図２７乃至図３０に示すように，層間絶縁膜２３をポリシリコン２０及びポリシリ
コン２２の間に埋め込むように３０nmの厚さで全体的に形成する。続いて，金属層を堆積
し，パターニングすることにより，ワード線ＷＬ０〜ＷＬ１５及び選択ゲート線ＳＳＬ１
，ＳＳＬ２，ＧＳＬを形成する。このパターニングの前に金属層をＣＭＰ（Chemical Mec
hanical Polishing）で平坦化してもよい。また，金属層としては，タングステン・シリ
サイド（ＷＳｉ），アルミニウム（Ａｌ），銅（Ｃｕ）等が用いられ，金属ではなく不純
物をドープしたポリシリコンを用いてもよい。具体的には，金属層をパターニングする際
には，ワード線ＷＬ０〜ＷＬ１５方向にスリットを有するフォトレジストを形成する。こ
のフォトレジストをマスクとして用いて，金属層をＲＩＥによりエッチングすることによ
り，ワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬを形成する。
さらに，このフォトレジストをマスクとして用いて，層間絶縁膜２３，酸化珪素膜１９，
窒化珪素膜１８及び酸化珪素膜１７を順に，ＲＩＥによりエッチングする。これにより，
これらの膜がワード線ＷＬ０〜ＷＬ１５方向に分離され，特に図２７に示すように，Ｐ型
ウェル１３とポリシリコン２０でなる制御ゲート（ＣＧ）との間に，酸化珪素膜１７，窒
化珪素膜１８及び酸化珪素膜１９が順に積層されてなるメモリトランジスタＭＴｒ１及び
ＭＴｒ２が形成される。また，特に図２８で示すように，Ｎ型不純物領域１６とポリシリ
コン２２でなるゲート電極（ＧＥ）との間に酸化珪素膜２１が形成されてなる選択ゲート
トランジスタＳＴｒ１乃至ＳＴｒ６が形成される。
【００６４】
次に，図３１乃至図３４に示すように，Ｐ型ウェル１３のトレンチ領域１４の側壁部分に
，メモリセルトランジスタＭＴｒ１及びＭＴｒ２と選択ゲートトランジスタＳＴｒ１〜Ｓ
Ｔｒ６のソース／ドレイン領域２５を形成する。具体的には，フォトレジストを全面的に
塗布し，メモリトランジスタＭＴｒ１及びＭＴｒ２と選択ゲートトランジスタＳＴｒ１〜
ＳＴｒ６の側壁部分にフォトレジスト開口を形成する。続いて，このフォトレジストとワ
ード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１，ＳＳＬ２及びＧＳＬとをマスクとして
用いて，半導体基板１１の垂直方向＋７°に傾きをつけて，イオン注入を斜めに行うこと
により，トレンチ領域１４の図左側部分にソース／ドレイン領域２５を形成する。次に，
半導体基板１１の垂直方向−７°に傾きをつけて，イオン注入を斜めに行うことにより，
トレンチ領域１４の図右側部分にソース／ドレイン領域２５を形成する。これらの工程に
おいては，例えば，砒素（Ａｓ）や燐（Ｐ）のＮ型不純物をイオン注入する。
【００６５】
続いて，図３１乃至図３４に示すように，層間絶縁膜２６を全面的に２００nmの厚さで堆
積した後，ビット線ＢＬ及びソース線ＳＬのコンタクト領域における層間絶縁膜２６に開
口２７を形成する。そして，ビット線ＢＬ及び共通ソース線ＳＬのコンタクト領域２８を
低抵抗化するために，図３３及び図３４に示すように，開口２７を通して，トレンチ領域
１４側壁部の両側に砒素（Ａｓ）や燐（Ｐ）のＮ型不純物を再拡散させる。
【００６６】
次に，図３乃至図６を参照する。金属層を８０nm(例えばCu)の厚さで堆積しエッチングす
ることにより，ビット線ＢＬ及びソース線ＳＬのコンタクト領域部分に形成された開口２
７に金属層をプラグ状に埋め込み，図５に示す金属層２９を形成し，且つ同金属層により
図６に示す共通ソース線ＳＬを形成する。この金属層としては，例えば，タングステン（
Ｗ）が用いられる。続いて，層間絶縁膜３０を全面的に堆積し，この層間絶縁膜３０に開
口３１を形成する。この開口３１は，ビット線のコンタクト領域２８と，ソース線のコン
タクト領域（図示せず）とに形成する。
【００６７】
次に，この層間絶縁膜３０上に，金属層を形成しパターニングすることにより，ビット線
ＢＬとソース線ＳＬ（図示省略）とを形成する。ソース線は，図示していないが，複数カ
ラム毎，例えば，６４カラム毎にビット線ＢＬと平行に形成する。最後に，全体的に保護
膜３３で覆うことにより，不揮発性半導体記憶装置を得ることができる。
【００６８】
次に，本実施形態に係る不揮発性半導体記憶装置の動作について，消去動作，読み出し動
作，書き込み動作に分けて説明する。本実施形態の不揮発性半導体記憶装置は，１本のビ
ット線ＢＬを２つのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２で共通に用いている
ので，読み出しの際と書き込みの際に，選択ゲートトランジスタＳＴ１〜ＳＴ４を用いて
ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２のいずれか一方を選択する必要がある。
【００６９】
（消去動作） 本実施形態の不揮発性半導体記憶装置は，ＮＡＮＤ型のメモリセルアレイ
を有しているので，消去動作はブロック単位で行う。１つのブロックは，ワード線ＷＬ０
〜ＷＬ１５が共通接続されたメモリセルトランジスタＭＴｒ１及びＭＴｒ２により構成さ
れる。つまり，消去動作は，１つのブロック内の複数のＮＡＮＤ型メモリセルユニットの
メモリセルトランジスタＭＴｒ１及びＭＴｒ２に対して一括に行われる。
【００７０】
消去動作においては，図３５に示すように，選択ブロックのワード線ＷＬ０〜ＷＬ１５を
接地電位にする。このとき，非選択ブロックのワード線ＷＬ０〜ＷＬ１５は，フローティ
ング状態にする。次に，２１Ｖ，３ｍｓの消去パルスをＰ型ウェル１３（バルク）に印加
する。その結果，選択ブロックでは，バルクとワード線ＷＬ０〜ＷＬ１５との間に消去電
圧２１Ｖが印加され，メモリトランジスタＭＴｒ１及びＭＴｒ２の窒化珪素膜１８中に蓄
えられていた電子がFowler-Nordheim(ＦＮ)トンネル電流により，Ｐ型ウェル１３側に抜
ける。このため，メモリセルトランジスタＭＴｒ１及びＭＴｒ２のしきい値電圧は，−３
Ｖ程度となる。
【００７１】
ＮＡＮＤ型の不揮発性半導体記憶装置では，過消去が問題とならないため，メモリセルト
ランジスタＭＴｒ１及びＭｔｒ２は，１回の消去パルスで−３Ｖ程度に深く消去される。
一方，非選択ブロックにおいては，フローティング状態のワード線ＷＬ０〜ＷＬ１５と，
２１Ｖの消去電圧が印加されるＰ型ウェル１３との容量カップリングにより，この消去パ
ルスの影響を受けない。フローティング状態のワード線ＷＬ０〜ＷＬ１５には，種々の接
合容量，配線容量があるが，ワード線ＷＬ０〜ＷＬ１５とＰ型ウェル１３との間の容量が
全容量に対して支配的に大きい。このため，非選択ブロックにおいてＦＮトンネル電流が
流れるのを防止することができる。消去ベリファイでは，選択ブロック内のすべてのメモ
リセルトランジスタＭＴｒ１及びＭＴｒ２のしきい値電圧が−１Ｖ以下になったかどうか
が，判定される。
【００７２】
（読み出し動作） 読み出し動作は，ページ単位で行われる。１ページは，１つのブロッ
クにおける１本のワード線ＷＬ０〜ＷＬ１５に接続されている範囲である。このため，読
み出し動作では，１ページ分のメモリセルトランジスタＭＴｒ１及びＭＴｒ２のうち選択
されたメモリトランジスタのセルデータが同時にページバッファのラッチ回路に転送され
，連続的に読み出される。
【００７３】
なお，ビット線ＢＬ側に選択ゲートトランジスタＳＴｒ１〜ＳＴｒ４を設けたＥＰＲＯＭ
の動作は，R. Stewartらの“A High Density EPROM Cell and Array” in Symp. VLSI Ci
rcuits Dig. Tech. Papers， pp.89-90， June 1987“に記載されている。
【００７４】
ここでは，ＮＡＮＤ型メモリセルユニットＮＤ１側を選択する例について説明すると，一
旦，ビット線ＢＬを０Ｖに設定し，選択ゲート線ＳＳＬ１を０Ｖにし，選択ゲート線ＳＳ
Ｌ２を４．５Ｖにし，選択ゲート線ＧＳＬを４．５Ｖにする。これにより，図１における
選択ゲートトランジスタＳＴｒ３がオン状態となり，選択ゲートトランジスタＳＴｒ２が
オフ状態となる。このため，ＮＡＮＤ型メモリセルユニットＮＤ１側が選択され，ＮＡＮ
Ｄ型メモリセルユニットＮＤ２側が非選択になる。これとは逆にＮＡＮＤ型メモリセルユ
ニットＮＤ２側を選択する場合には，選択ゲート線ＳＳＬ１を４．５Ｖにし，選択ゲート
線ＳＳＬ２を０Ｖにすればよい。
【００７５】
次に，選択ブロック内の選択ワード線であるＷＬｉを０Ｖにし，非選択ワード線ＷＬ０〜
ＷＬ１５（ＷＬｉを除く）をパス電圧である４．５Ｖにする。本実施形態におけるメモリ
セルトランジスタＭＴｒ１（ＭＴｒ２）の書き込み後（電荷蓄積後）のしきい値電圧は，
＋２Ｖ程度であるので，ＮＡＮＤ型メモリセルユニットＮＤ１内の非選択のメモリセルト
ランジスタＭＴｒ１は，パス・トランジスタとして働く。一方，０Ｖが印加されて選択さ
れたメモリセルトランジスタＭＴｒ１は，消去後（電荷未蓄積）の場合にのみ導通し，書
き込み後（電荷蓄積後）の場合は導通しない。このため，消去後（電荷未蓄積）の場合，
ビット線ＢＬは選択されたメモリセルトランジスタＭＴｒ１を介して共通ソース線ＳＬに
接地するパスを形成する。一方，書き込み後（電荷蓄積後）の場合，ビット線ＢＬが接地
することなく，開放状態（オープン状態）のパスを形成する。
【００７６】
なお，本実施形態においては，メモリセルトランジスタＭＴｒ１（ＭＴｒ２）における消
去後（電荷未蓄積）の状態を“１”とし，書き込み後（電荷蓄積後）の状態を“０”とす
る。但し，この“１”と“０”の関係は，逆であってもよい。
【００７７】
続いて，ビット線ＢＬに２μＡの負荷電流を印加する。消去後（電荷未蓄積）のＮＡＮＤ
型メモリセルユニットＮＤ１を読み出しているビット線ＢＬにおいては，負荷電流が共通
ソース線ＳＬに垂れ流されるので，このビット線ＢＬの電位は０．７Ｖ程度のローレベル
になる。一方，書き込み後（電荷蓄積後）のＮＡＮＤ型メモリセルユニットＮＤ１を読み
出しているビット線ＢＬにおいては，負荷電流が共通ソース線ＳＬに垂れ流されないので
，このビット線ＢＬの電位は１．８Ｖ程度のハイレベルになる。このビット線ＢＬの電位
をラッチ回路でセンスして保持する。なお，ここでは，ＮＡＮＤ型メモリセルユニットＮ
Ｄ１側を選択した際の読み出し動作の例について説明したが，ＮＡＮＤ型メモリセルユニ
ットＮＤ２側を選択した際の読み出し動作においても同様である。
【００７８】
（書き込み動作） 書き込み動作では，最初，連続的にページバッファに書き込みデータ
がロードされる。“０”は書き込みを行うセルデータであり，メモリセルトランジスタＭ
Ｔｒ１，ＭＴｒ２が電荷を蓄積することを意味する。“１”は書き込み禁止のセルデータ
であり，メモリセルトランジスタＭＴｒ１，ＭＴｒ２が電荷を蓄積しないことを意味する
。書き込み動作は，すべての“０”のセルデータが書き込まれるまで繰り返される。
【００７９】
この書き込み動作は，書き込み期間とベリファイ期間とに，大きく区分される。まず，書
き込み期間の動作を図３６に基づいて説明する。この図３６は，この書き込み動作の書き
込み期間における各信号線の電圧関係を示すタイミングチャートである。
【００８０】
ここでは，ＮＡＮＤ型メモリセルユニットＮＤ１が選択される例について説明する。図３
６に示すように，まず，時刻Ｔ１で選択ゲート線ＳＳＬ１及びＳＳＬ２を，Ｖｃｃ（＝３
．５Ｖ）にし，“０”書き込みを行うビット線ＢＬ０と，“１”書き込みを行うビット線
ＢＬ１とを，Ｖｃｃ（＝３．５Ｖ）にする。これにより，選択ゲートトランジスタＳＴｒ
１〜ＳＴｒ４がオン状態になり，すべてのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ
２のチャネル領域を予備電圧に充電する。
【００８１】
次に，時刻Ｔ２で選択ゲート線ＳＳＬ１及びＳＳＬ２をＶｓｓ（＝０Ｖ）にし，選択ゲー
トトランジスタＳＴｒ２及びＳＴｒ３をオフ状態にする。続いて，時刻Ｔ３で“０”書き
込みを行うビット線ＢＬ０を，Ｖｓｓ（＝０Ｖ）にする。次に，時刻Ｔ４で選択ゲート線
ＳＳＬ２をＶｃｃ（＝３．５Ｖ）にする。これにより，選択ゲートトランジスタＳＴｒ３
がオン状態になり，選択ゲートトランジスタＳＴ１がディプレッション型であるので，Ｎ
ＡＮＤ型メモリセルユニットＮＤ１のみが選択される。
【００８２】
次に，時刻Ｔ５で選択ワード線ＷＬｉをＶｐｇｍ（＝１８Ｖ）にし，非選択ワード線ＷＬ
０〜ＷＬ１５（ＷＬｉを除く）をＶｐａｓｓ（＝１０Ｖ）にする。これにより，“０”を
書き込むべきメモリセルトランジスタＭＴｒ１のチャネル形成領域は，ビット線ＢＬ０の
電圧（Ｖｓｓ）で接地され，メモリセルトランジスタＭＴｒ１に電荷が蓄積される。一方
，“１”を書き込むべきメモリセルトランジスタＭＴｒ１のチャネル形成領域は，ビット
線ＢＬ１の電圧（Ｖｃｃ）によりフローティングハイになり，メモリセルトランジスタＭ
Ｔｒ１には電荷は蓄積されない。つまり，消去状態が保たれる。また，選択されなかった
ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴｒ２のチャネル形成
領域もフローティングハイになり，既存の状態が保たれる。
【００８３】
この時刻Ｔ５の状態は，時刻Ｔ６まで継続し，この時刻Ｔ６で，選択ゲート線ＳＳＬ２が
Ｖｓｓ（＝０Ｖ）になり，ワード線ＷＬ０〜ＷＬ１５がＶｓｓ（＝Ｖ）になる。
【００８４】
上述した動作のうち，時刻Ｔ１〜時刻Ｔ３が（１）ビット線セットアップ時間であり，お
よそ８μｓｅｃ程度である。また，時刻Ｔ４〜時刻Ｔ６が（２）実際の書き込み時間であ
り，およそ２０μｓｅｃ程度である。
【００８５】
次に，書き込み後のベリファイ期間について説明する。この書き込みベリファイ期間は，
ワード線放電時間と実際のベリファイ時間とで構成される。ワード線放電時間は，選択さ
れたワード線ＷＬｉの高電位が放電され，次の低いベリファイ電位の入力に備えるための
時間であり，およそ４μｓｅｃ程度である。実際のベリファイ時間は，書き込みをしたメ
モリセルトランジスタＭＴｒ１又はＭＴｒ２のしきい値電圧が目標値以上に書き込まれた
か，つまり，窒化珪素膜１８に電荷が蓄積されたかどうかをチェックする時間である。
【００８６】
この書き込み後のベリファイ期間においては，必要十分に書き込みが行われたメモリセル
トランジスタＭＴｒ１又はＭＴｒ２，つまり，必要十分なまでに窒化珪素膜１８に電荷が
蓄積されたメモリセルトランジスタＭＴｒ１又はＭＴｒ２については，過書き込みを防止
する必要がある。このため，ページバッファにあるセルデータのラッチ回路が保持するデ
ータを，必要十分に書き込まれたメモリセルトランジスタＭＴｒ１又はＭＴｒ２について
は，“０”から“１”に変更する。これにより，書き込みが不十分なメモリセルトランジ
スタＭＴｒ１又はＭＴｒ２について再度書き込みを行うことになった場合に，すでに必要
十分な値になっているメモリセルトランジスタＭＴｒ１又はＭＴｒ２のしきい値電圧が，
さらに上昇してしまうのを防止する。
【００８７】
ベリファイ動作時のバイアス条件は，上述した読み出し動作とほぼ同等であるが，ページ
バッファのラッチ回路にはセルデータが保持され，選択したワード線ＷＬｉに０．７Ｖが
印加されることが異なる。この条件の下で，書き込みしたメモリセルトランジスタＭＴｒ
１又はＭＴｒ２のしきい値電圧が０．７Ｖを越えた時，すなわち，必要十分に書き込まれ
た時に，ページバッファのラッチ回路のデータを“０”から“１”に切り替える。書き込
み用のセルデータとして“１”がロードされたラッチ回路については，ベリファイ動作で
はラッチ回路のデータは“０”から“１”に変化するのみであるので，影響を受けない。
【００８８】
上述した書き込み期間とベリファイ期間とからなる書き込み動作は，ページバッファのラ
ッチ回路のデータがすべて“１”になるまで，又は，１０サイクルの最大書き込み時間に
達するまで繰り返される。
【００８９】
なお，上述した図３６の書き込み動作では，ビット線ＢＬ側からＮＡＮＤ型メモリセルユ
ニットＮＤ１又はＮＤ２のチャネル形成領域に予備電圧を充電したが，図３７に示すよう
に共通ソース線ＳＬ側から予備電圧を充電するようにしてもよい。この場合，時刻Ｔ１１
〜Ｔ１２の間，選択ゲート線ＧＳＬがＶｃｃ（＝３．５Ｖ）になり，選択ゲートトランジ
スタＳＴｒ５及びＳＴｒ６がオン状態となる。また，この間，選択ゲート線ＳＳＬ１及び
ＳＳＬ２はＶｓｓ（＝０Ｖ）を維持するので，選択ゲートトランジスタＳＴｒ１〜ＳＴｒ
４はオフ状態となる。このため，メモリセルトランジスタＭＴｒ１又はＭＴｒ２のチャネ
ル形成領域に共通ソース線ＳＬから予備電圧が供給され，充電される。
【００９０】
次に，書き込み動作における選択セルのチャネルに供給する書き込み禁止電圧のバイアス
条件について説明する。上述したように，図１におけるＮＡＮＤ型メモリセルユニットＮ
Ｄ１が選択されたとすると，ビット線ＢＬ側の選択ゲートトランジスタＳＴｒ１及びＳＴ
ｒ３は導通状態となり，ソース線ＳＬ側の選択ゲートトランジスタＳＴｒ５は非導通状態
となり，データを書き込むメモリセルトランジスタＭＴｒ１を有するビット線ＢＬ０は０
Ｖとなり，データの書き込み禁止のメモリセルトランジスタＭＴｒ１を有するビット線Ｂ
Ｌ１はＶｃｃ（＝３．５V）となる。
【００９１】
データを書き込むメモリセルトランジスタＭＴｒ１を有するビット線ＢＬ０は０Ｖとなる
ので，そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは接地電位となる。データの
書き込み禁止のメモリセルトランジスタＭＴｒ１を有するビット線ＢＬ１はＶｃｃ（＝３
．５V）となるので，そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは予備充電さ
れる。選択されたワード線ＷＬｉに書き込み電圧Ｖｐｇｍが入力され，選択されなかった
ワード線ＷＬ０〜ＷＬ１５（ＷＬｉを除く）にパス電圧Ｖｐａｓｓ（＝１０Ｖ）が入力さ
れると，ワード線ＷＬ０〜ＷＬ１５，酸化珪素膜／窒化珪素膜／酸化珪素膜，チャネル，
Ｐ型ウェル，それぞれを介した直列容量の結合により，チャネル容量は自動的に昇圧され
る。このように，選択されたブロック内の書き込み禁止のＮＡＮＤ型メモリセルユニット
ＮＤ１のチャネル電位は，ワード線とチャネルとの容量結合によって決定される。したが
って，書き込み禁止電位を十分に高くするためには，チャネルの初期充電を十分に行うこ
と，及びワード線ＷＬ０〜ＷＬ１５のチャネル間の容量カップリング比を大きくすること
が重要となる。
【００９２】
ワード線ＷＬ０〜ＷＬ１５間のカップリング比Ｂは，以下のように算出される。
【００９３】
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで，Ｃｏｘはワード線ＷＬ０〜ＷＬ１５とチャネルとの間のゲート容量の総和であり
，ＣｊはメモリセルトランジスタＭＴｒ１のソースとドレインの接合容量の総和である。
また，ＮＡＮＤ型メモリセルユニットＮＤ１のチャネル容量とは，これらゲート容量の総
和Ｃｏｘと，接合容量の総和Ｃｊの合計となる。さらに，その他の容量である，選択ゲー
トトランジスタＳＴｒ１，ＳＴｒ３，ＳＴｒ５におけるソースのオーバラップ容量や，ビ
ット線ＢＬとソース線ＳＬ及びドレインとの容量等は，全チャネル容量に比べて非常に小
さいため，ここでは無視している。
【００９４】
以上説明したとおり，本実施形態の不揮発性半導体記憶装置によると，半導体基板に形成
したトレンチ領域に２つのメモリトランジスタ及び選択ゲートトランジスタを三次元的に
形成し，１本のビット線ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を
形成することができ，不揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本
実施形態の不揮発性半導体記憶装置によると，従来の不揮発性半導体記憶装置のような浮
遊ゲート（Floating Gate）を有していないので，不揮発性半導体記憶装置のサイズの縮
小化を実現できるだけでは無く，従来問題であった浮遊ゲート同士間のカップリングの影
響を受けることが無く，また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，
本実施形態の不揮発性半導体記憶装置は，従来のＣＭＯＳプロセスを適用することができ
，従来の不揮発性半導体記憶装置で必要であったプロセスよりも簡易なプロセスで高性能
な不揮発性記憶装置を実現することができる。さらに，本実施形態の不揮発性半導体記憶
装置は，メモリトランジスタが浮遊ゲートを有していないので，不揮発性半導体記憶素子
を劣化させる主要な原因である「ストレス誘起リーク電流（Stress-Induced Leakage Cur
rent : SILC）」を抑制することができ，またDrain−Turn−Onを抑制することができる。
【実施例１】
【００９５】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，メモリトランジスタだけではなく，選択ゲートトラン
ジスタにおいてもＳＯＮＯＳ構造を有するトランジスタを採用している。なお，上述の実
施形態で説明した本発明の不揮発性半導体記憶装置と同様の構成要素については，同じ符
号を付しており，ここでは改めて説明しない場合がある。
【００９６】
図３８を参照する。図３８には，本実施例に係る不揮発性半導体記憶装置の等価回路が示
されている。以下，図３８に基づいて，本実施例に係る不揮発性半導体記憶装置のメモリ
セルアレイの接続関係について説明する。
【００９７】
図３８に示すように，本実施例に係る不揮発性半導体記憶装置においては，１本のビット
線ＢＬに対して，２つのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２が設けられてい
る。ＮＡＮＤ型メモリセルユニットＮＤ１は，選択ゲートメモリトランジスタＳＭＴｒ１
及びＳＭＴｒ３と，３２個のメモリセルトランジスタＭＴｒ１と，選択ゲートメモリトラ
ンジスタＳＭＴｒ５とを直列的に接続することにより構成されている。同様に，ＮＡＮＤ
型メモリセルユニットＮＤ２は，選択ゲートメモリトランジスタＳＴｒ２及びＳＴｒ４と
，３２個のメモリセルトランジスタＭＴｒ１と，選択ゲートメモリトランジスタＳＭＴｒ
６とを直列的に接続することにより構成されている。選択ゲートメモリトランジスタのう
ち，ＮＡＮＤ型メモリセルユニットＮＤ１に接続されている選択ゲートメモリトランジス
タＳＭＴｒ１のチャネル形成領域には，Ｎ型不純物が注入されている。
【００９８】
このように，本実施例に係る不揮発性半導体記憶装置は，メモリセルトランジスタだけで
はなく，選択ゲートトランジスタもメモリトランジスタによって構成されている。なお，
本実施例においては，ＮＡＮＤ型メモリセルユニットＮＤ１を構成するメモリセルトラン
ジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構成するメモリセルトランジ
スタＭＴｒ２の数は，それぞれ３２個としたが，１６個又は６４個等としてもよく，これ
に限定されるわけではない。
【００９９】
選択ゲートメモリトランジスタＳＭＴｒ１及びＳＭＴｒ２のドレイン側は，ビット線ＢＬ
に共通に接続されている。また，選択ゲートメモリトランジスタＳＭＴｒ５及びＳＭＴｒ
６のソース側は，共通ソース線ＳＬに接続されている。
【０１００】
各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートメモリトランジスタＳＭＴ
ｒ１及びＳＭＴｒ２のゲート電極は共通に接続され，選択ゲート線ＳＳＬ１に接続されて
いる。各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートメモリトランジスタ
ＳＭＴｒ３及びＳＭＴｒ４のゲート電極は共通に接続され，選択ゲート線ＳＳＬ２に接続
されている。各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２におけるメモリセルトラン
ジスタＭＴｒ１及びＭＴｒ２の制御ゲート（ＣＧ）は，それぞれ共通に接続され，それぞ
れ対応するワード線ＷＬ０〜ＷＬ３１に接続されている。各ＮＡＮＤ型メモリセルユニッ
トＮＤ１，ＮＤ２の選択ゲートメモリトランジスタＳＭＴｒ５及びＳＭＴｒ６のゲート電
極は共通に接続され，選択ゲート線ＧＳＬに接続されている。
【０１０１】
選択ゲートメモリトランジスタＳＭＴｒ１，ＳＭＴｒ２，ＳＭＴｒ３及びＳＭＴｒ４によ
り本実施例におけるビット線側スイッチ部が構成され，このビット線側スイッチ部により
２個１組のＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２のうちの一方のＮＡＮＤ型メモ
リセルユニットが選択される。また，選択ゲートメモリトランジスタＳＭＴｒ５及びＳＭ
Ｔｒ６により本実施例におけるソース線側スイッチ部が構成される。
【０１０２】
本実施例の不揮発性半導体記憶装置においては，図３８に示すようなＮＡＮＤ型メモリセ
ルユニットＮＤ１及びＮＤ２が複数アレイ状に配列されて１つのメモリセルアレイを構成
している。
【０１０３】
次に，図３９乃至図４３に基づいて，本実施例に係る不揮発性半導体記憶装置のＮＡＮＤ
型メモリセルアレイの構造を説明する。
【０１０４】
図３９は，本実施例に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図３９においては，図２と同様，説明の便宜上，不透明な構成要素についても，下部の
構成要素を説明するために一部透明にして示している。図４０（ａ）は，図３９における
ワード線部分の上面を模式的に示す図であり，図４０（ｂ）はそのＡ−Ａ’線の断面図で
ある。図４１（ａ）は，図３９における選択ワード線部分の上面を模式的に示す図であり
，図４１（ｂ）はそのＢ−Ｂ’線の断面図である。図４２（ａ）は，図３９におけるビッ
ト線コンタクト部分の上面を模式的に示す図であり，図４２（ｂ）はそのＣ−Ｃ’線の断
面図である。図４３（ａ）は，図３９における共通ソース線ＳＬンタクト部分の上面を模
式的に示す図であり，図４３（ｂ）はそのＤ−Ｄ’線の断面図である。
【０１０５】
図３９乃至図４３に示すように，１つのトレンチ領域１４の側壁の両側には，ＮＡＮＤ型
メモリセルユニットＮＤ１及びＮＤ２がそれぞれ形成されている。特に図３９，図４０及
び図４１に示すように，このＮＡＮＤ型メモリセルユニットＮＤ１のメモリセルトランジ
スタＭＴｒ１と，ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴｒ
２とは，１つのトレンチ領域１４において向かい合う形で形成されている。また，ＮＡＮ
Ｄ型メモリセルユニットＮＤ１の選択ゲートメモリトランジスタＳＭＴｒ１と，ＮＡＮＤ
型メモリセルユニットＮＤ２の選択ゲートメモリトランジスタＳＭＴｒ２とは，１つのト
レンチ領域１４において向かい合う形で形成されている。また，ＮＡＮＤ型メモリセルユ
ニットＮＤ１の選択ゲートメモリトランジスタＳＭＴｒ３と，ＮＡＮＤ型メモリセルユニ
ットＮＤ２の選択ゲートメモリトランジスタＳＭＴｒ４とは，１つのトレンチ領域１４に
おいて向かい合う形で形成されている。さらに，ＮＡＮＤ型メモリセルユニットＮＤ１の
選択ゲートメモリトランジスタＳＭＴｒ５と，ＮＡＮＤ型メモリセルユニットＮＤ２の選
択ゲートメモリトランジスタＳＭＴｒ６とは，１つのトレンチ領域１４において向かい合
う形で形成されている。選択ゲートメモリトランジスタのうち，ＮＡＮＤ型メモリセルユ
ニットＮＤ１に接続されている選択ゲートメモリトランジスタＳＭＴｒ１のチャネル形成
領域には，Ｎ型不純物が注入されており，Ｎ型不純物領域１６が形成されている。このＮ
型不純物領域１６は，上述の実施形態の不揮発性半導体記憶装置の製造と同様，トレンチ
領域１４を形成した後，不純物を斜めイオン注入することにより形成してもよいし，トレ
ンチ領域１４を形成する前にイオン注入又は熱拡散によって形成しておいてもよい。
【０１０６】
対向して形成されたメモリセルトランジスタＭＴｒ１及びＭＴｒ２並びに選択ゲートメモ
リトランジスタＳＭＴｒ１〜ＳＭＴｒ６は，それぞれ，Ｐ型ウェル１３に形成したトレン
チ領域１４の側壁に形成された酸化珪素膜１７と，窒化珪素膜１８と及び酸化珪素膜１９
を有している。また，メモリセルトランジスタＭＴｒ１及びＭＴｒ２，ゲートメモリトラ
ンジスタＳＭＴｒ１及びＳＭＴｒ２，ゲートメモリトランジスタＳＭＴｒ３及びＳＭＴｒ
４，並びにゲートメモリトランジスタＳＭＴｒ５及びＳＭＴｒ６は，それぞれ，共通の制
御ゲート（ＣＧ）を１つ有している。本実施例においては，制御ゲート（ＣＧ）は，ポリ
シリコン２０によって形成されている。本実施例の不揮発性半導体記憶装置においては，
制御ゲート（ＣＧ）２０にポリシリコンのような高抵抗材料を用いても，制御ゲート（Ｃ
Ｇ）２０と接続するワード線ＷＬ及び選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬに金属系
の低抵抗材料（アルミニウム（Ａｌ），銅（Ｃｕ），タングステン・シリサイド（ＷＳｉ
）等）を用いればよく，制御ゲート（ＣＧ）とワード線ＷＬと選択ゲート線ＳＳＬ１，Ｓ
ＳＬ２，ＧＳＬとを別々に形成することができる。なお，制御ゲート（ＣＧ）２０とワー
ド線ＷＬ及び選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬとのコンタクト抵抗を小さくする
ために，制御ゲート（ＣＧ）２０の上部は，不純物をドープして低抵抗化させておくとよ
い。
【０１０７】
以上説明したとおり，本実施例においては，対向して形成された２つのメモリセルトラン
ジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜１
８，酸化珪素膜１９及びポリシリコン２０によって構成されており，電荷蓄積層が酸化珪
素膜１７，窒化珪素膜１８及び酸化珪素膜１９の積層構造によって形成された「ＳＯＮＯ
Ｓ」構造を有している。本実施例のメモリセルトランジスタＭＴｒ１及びＭＴｒ２におい
ては，窒化珪素膜１８中に離散分布したＳｉＮトラップに電荷が保持される。
【０１０８】
なお，その他の構成及び製造プロセスについては，上述の実施形態及び図１乃至図３４で
説明した本発明の不揮発性半導体記憶装置と同様であるので，ここでは説明を省略する。
【０１０９】
次に，本実施例に係る不揮発性半導体記憶装置の動作については，図４４を参照する。本
実施例の不揮発性半導体記憶装置は，書き込み動作を行う際，メモリセルトランジスタＭ
Ｔｒ１及びＭＴｒ２並びに選択ゲートメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ６の全て
を一旦消去状態とする。メモリセルトランジスタＭＴｒ１及びＭＴｒ２並びに選択ゲート
メモリトランジスタＳＭＴｒ１〜ＳＭＴｒ６の全てを一旦消去状態とすると，それらのし
きい値電圧はそれぞれ負の値となり，選択ゲートメモリトランジスタＳＭＴｒ１を除いた
全てのメモリトランジスタのしきい値は−３Ｖ程度となり，チャネル形成領域にＮ型不純
物領域が形成されている選択ゲートメモリトランジスタＳＭＴｒ１のしきい値は−５Ｖ程
度となる。このように，選択ゲートメモリトランジスタＳＭＴｒ１のしきい値だけが他の
メモリトランジスタよりも小さい状態とする。
【０１１０】
なお，本実施例の不揮発性半導体記憶装置においては，データの書き込み後にビット毎ベ
リファイ動作を行う必要がない。
【０１１１】
このように選択ゲートトランジスタ（ＳＭＴｒ１〜ＳＭＴｒ６）もメモリトランジスタに
よって構成する場合には，予め，選択ゲートトランジスタに所定のデータ書き込みを行わ
なければならない。その方法は以下のとおり行う。すなわち，予め，ＳＭＴｒ１に相当す
る部分には十分な量の不純物を注入しておき，しきい値を下げておく。
【０１１２】
まず，ビット線ＢＬとソース線ＳＬに０Ｖを印加し，ＧＳＬ線に高電圧を印加すると，Ｓ
ＭＴｒ５及びＳＭＴｒ６が同時にＥ型となる。しきい値の調整にはベリファイ動作が必要
であることは前述したとおりである。
【０１１３】
続いて，選択ゲートトランジスタＳＭＴｒ１，ＳＭＴｒ２に対して同時に書き込み動作を
行う。その方法は，ビット線に０Ｖを印加し，ＳＳＬ１に一定の高電圧を印加することに
より行う。ＳＭＴｒ１とＳＭＴｒ２のしきい値が同時に上昇するが，ｄｅｆａｕｌｔの状
態でしきい値に大きな差があるため，ＳＭＴｒ２がＥ型化してもＳＭＴｒ１はＤ型のまま
である。
【０１１４】
次いで，ビット線ＢＬとＧＳＬとＳＳＬ１にそれぞれ０Ｖを印加した状態で，ＳＳＬ２に
高電圧パルスを印加する。すると，ＳＭＴｒ４のチャネル領域はＳＳＬ２線との容量カッ
プリングにより高電圧になり，したがってＳＭＴｒ４のセルに対する書き込みは禁止され
る。一方で，ＳＭＴｒ３のチャネル領域はビット線ＢＬと同じ０Ｖとされるので，ＳＭＴ
ｒ３には書き込みがなされる。この結果，ＳＭＴｒ３はＥ型化し，ＳＭＴｒ４はＤ型のま
まである。このようにして，図１と同様のしきい値を持った選択ゲートトランジスタを得
ることができる。
【０１１５】
なお，ブロック消去動作が行われると，これらデータは全て消去されてしまい，選択ゲー
トトランジスタ（ＳＭＴｒ１〜ＳＭＴｒ６）はすべてＤ型（ＳＭＴｒ１はより深いＤ型）
になってしまうので，当該ブロックに対する書き込みの前に上記の動作を繰り返す必要が
ある。
【０１１６】
以上説明したとおり，本実施例の不揮発性半導体記憶装置によると，半導体基板に形成し
たトレンチ領域に２つのメモリトランジスタ及び選択ゲートトランジスタを三次元的に形
成し，１本のビット線ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形
成することができ，不揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実
施例の不揮発性半導体記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲ
ートを有していないので，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけで
は無く，従来問題であった浮遊ゲート同士間のカップリングの影響を受けることが無く，
また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，本実施例の不揮発性半導
体記憶装置は，従来のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記
憶装置で必要であったプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現
することができる。さらに，本実施例の不揮発性半導体記憶装置は，メモリトランジスタ
が浮遊ゲートを有していないので，不揮発性半導体記憶素子を劣化させる主要な原因であ
るストレス誘起リーク電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制
することができる。さらに，本実施例の不揮発性半導体記憶装置は，メモリセルトランジ
スタだけではなく，選択ゲートトランジスタにもメモリトランジスタを用いることによっ
て，メモリセルトランジスタと選択ゲートトランジスタとを同一プロセスで作製すること
ができ，またデータ書き込み後のビット毎ベリファイ動作を無くすことができる。
【実施例２】
【０１１７】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，上述の実施形態及び図１乃至３７で説明した本発明の
不揮発性半導体記憶装置において，メモリトランジスタの制御ゲート（ＣＧ）が金属であ
る，所謂「ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）」構造を有している。な
お，上述の実施例１で説明した本発明の不揮発性半導体記憶装置と同様の構成要素につい
ては，同じ符号を付しており，ここでは改めて説明しない場合がある。
【０１１８】
なお，本実施例においては，本実施例の不揮発性半導体記憶装置の等価回路は，上述の実
施形態の図１に示す本発明の不揮発性半導体記憶装置と同様であるので，ここでは説明を
省略する。本実施例の不揮発性半導体記憶装置は，図１に示すとおり，ＮＡＮＤ型メモリ
セルユニットＮＤ１及びＮＡＮＤ型メモリセルユニットＮＤ２を有している。本実施例の
不揮発性半導体記憶装置は，図１に示すようなＮＡＮＤ型メモリセルユニットＮＤ１，Ｎ
Ｄ２が複数アレイ状に配列されて１つのメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ
）を構成している。なお，本実施例においては，ＮＡＮＤ型メモリセルユニットＮＤ１を
構成するメモリセルトランジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構
成するメモリセルトランジスタＭＴｒ２の数は，図３８に示すとおり，それぞれ１６個と
したが，これに限定されるわけではない。例えば，ＮＡＮＤ型メモリセルユニットＮＤ１
を構成するメモリセルトランジスタＭＴｒ１及びメモリセルトランジスタＭＴｒ２の数を
，それぞれ３２個又は６４個等としてもよい。
【０１１９】
次に，図４５乃至図４６に基づいて，本実施例に係る不揮発性半導体記憶装置のＮＡＮＤ
型メモリセルアレイの構造を説明する。
【０１２０】
図４５は，本実施例に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図４５においては，説明の便宜上，不透明な構成要素についても，下部の構成要素を説
明するために一部透明にして示している。図４６（ａ）は，本実施例の不揮発性半導体記
憶装置におけるワード線部分の上面を模式的に示す図であり，図４６（ｂ）はそのＡ−Ａ
’線の断面図である。なお，本実施例の不揮発性半導体記憶装置は，メモリセルトランジ
スタＭＴｒ１及びＭＴｒ２以外の部分については，上述の実施形態及び図１乃至３７で説
明したものと同様の構成を有しているので，ここでは説明を省略する。
【０１２１】
図４５及び図４６に示すように，本実施例の不揮発性半導体記憶装置のＮＡＮＤ型メモリ
セルアレイは，１つのトレンチ領域１４の側壁の両側にＮＡＮＤ型メモリセルユニットＮ
Ｄ１及びＮＤ２がそれぞれ形成されている。
【０１２２】
図４５及び図４６に示すように，本実施例の不揮発性半導体記憶装置においては，対向し
て形成された２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウ
ェル１３に形成したトレンチ領域１４の側壁に形成された酸化珪素膜１７と，窒化珪素膜
１８と及び酸化珪素膜１９を有している。また，これら対向して形成された２つのメモリ
セルトランジスタＭＴｒ１及びＭＴｒ２は，金属層からなる共通の制御ゲート（ＣＧ）４
０を１つ有している。本実施例においては，制御ゲート（ＣＧ）４０には，タングステン
（W）を用いたが，他の金属（アルミニウム（Ａｌ），銅（Ｃｕ）等）を用いてもよい。
なお，本実施例においては，金属層でなる制御ゲート（ＣＧ）４０がワード線（ＷＬ０〜
ＷＬ１５）と直接接触するようにしたが，金属層でなる制御ゲート（ＣＧ）４０とワード
線（ＷＬ０〜ＷＬ１５）との間に，別の膜（例えば，不純物がドープされたポリシリコン
等）を介して，制御ゲート（ＣＧ）４０とワード線ＷＬ０〜ＷＬ１５とを電気的に接続す
るようにしてもよい。
【０１２３】
このように，本実施例においては，対向して形成された２つのメモリセルトランジスタＭ
Ｔｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜１８，酸化
珪素膜１９及び金属層４０によって構成されており，電荷蓄積層が酸化珪素膜１７，窒化
珪素膜１８及び酸化珪素膜の積層構造によって形成された「ＭＯＮＯＳ」構造を有してい
る。本実施例のメモリセルトランジスタＭＴｒ１及びＭＴｒ２においては，窒化珪素膜１
８中に離散分布したＳｉＮトラップに電荷が保持される。
【０１２４】
なお，その他の構成については，上述の実施形態で説明した本発明の不揮発性半導体記憶
装置と同様であるので，ここでは説明を省略する。
【０１２５】
本実施例の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つ
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線
ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形成することができ，不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実施例の不揮発性半導体
記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（ＣＧ
）のアスペクト比を小さくできる。また，本実施例の不揮発性半導体記憶装置は，従来の
ＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であった
プロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。さ
らに，本実施例の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有して
いないので，不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リーク
電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制することができる。
【実施例３】
【０１２６】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，上述の実施例１で説明した本発明の不揮発性半導体記
憶装置において，メモリトランジスタの制御ゲート（ＣＧ）が金属であるＭＯＮＯＳ構造
を有している。なお，上述の実施例１及び図３８乃至図４３で説明した本発明の不揮発性
半導体記憶装置と同様の構成要素については，同じ符号を付しており，ここでは改めて説
明しない場合がある。
【０１２７】
なお，本実施例においては，本実施例の不揮発性半導体記憶装置の等価回路は，実施例１
の図３８に示す本発明の不揮発性半導体記憶装置と同様であるので，ここでは説明を省略
する。本実施例の不揮発性半導体記憶装置は，図３８に示すとおり，ＮＡＮＤ型メモリセ
ルユニットＮＤ１及びＮＡＮＤ型メモリセルユニットＮＤ２を有している。本実施例の不
揮発性半導体記憶装置は，図３８に示すようなＮＡＮＤ型メモリセルユニットＮＤ１，Ｎ
Ｄ２が複数アレイ状に配列されて１つのメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ
）を構成している。なお，本実施例においては，ＮＡＮＤ型メモリセルユニットＮＤ１を
構成するメモリセルトランジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構
成するメモリセルトランジスタＭＴｒ２の数は，図３８に示すとおり，それぞれ３２個と
したが，これに限定されるわけではない。例えば，ＮＡＮＤ型メモリセルユニットＮＤ１
を構成するメモリセルトランジスタＭＴｒ１及びメモリセルトランジスタＭＴｒ２の数を
，それぞれ１６個又は６４個等としてもよい。
【０１２８】
次に，図４７乃至図４９に基づいて，本実施例に係る不揮発性半導体記憶装置のＮＡＮＤ
型メモリセルアレイの構造を説明する。
【０１２９】
図４７は，本実施例に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図４７においては，説明の便宜上，不透明な構成要素についても，下部の構成要素を説
明するために一部透明にして示している。図４８（ａ）は，本実施例の不揮発性半導体記
憶装置におけるワード線部分の上面を模式的に示す図であり，図４８（ｂ）はそのＡ−Ａ
’線の断面図である。図４９（ａ）は，本実施例の不揮発性半導体記憶装置における選択
ワード線部分の上面を模式的に示す図であり，図４９（ｂ）はそのＢ−Ｂ’線の断面図で
ある。なお，その他の構成は，実施例１及び図３８乃至図４３で説明した構成と同様であ
るので，ここでは説明を省略する。
【０１３０】
図４７乃至図４９に示すように，本実施例の不揮発性半導体記憶装置のＮＡＮＤ型メモリ
セルアレイは，上述の実施例１で説明した本発明の不揮発性半導体記憶装置と同様，１つ
のトレンチ領域１４の側壁の両側には，ＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２
がそれぞれ形成されている。
【０１３１】
図４７乃至図４９に示すように，本実施例の不揮発性半導体記憶装置においては，メモリ
セルトランジスタ（ＭＴｒ１及びＭＴｒ２）だけではなく，選択ゲートトランジスタ（Ｓ
ＭＴｒ１〜ＳＭＴｒ６）もメモリトランジスタによって構成されている。対向して形成さ
れた２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル１３
に形成したトレンチ領域１４の側壁に形成された酸化珪素膜１７と，窒化珪素膜１８と及
び酸化珪素膜１９を有している。また，これら対向して形成された２つのメモリセルトラ
ンジスタＭＴｒ１及びＭＴｒ２並びに選択ゲートメモリトランジスタＳＭＴｒ１〜ＳＭＴ
ｒ６は，金属層からなる共通の制御ゲート（ＣＧ）４０を１つ有している。おり，本実施
例においては，制御ゲート（ＣＧ）４０には，タングステン（W）を用いたが，他の金属
（アルミニウム（Ａｌ），銅（Ｃｕ）等を用いてもよい。なお，本実施例においては，金
属層４０でなる制御ゲート（ＣＧ）がワード線（ＷＬ０〜ＷＬ１５）又は選択ゲート線Ｓ
ＳＬ１，ＳＳＬ２と直接接触するようにしたが，金属層でなる制御ゲート（ＣＧ）４０と
ワード線（ＷＬ０〜ＷＬ１５）又は選択ゲート線ＳＳＬ１，ＳＳＬ２との間に，別の膜（
例えば，不純物がドープされたポリシリコン等）を介して，制御ゲート（ＣＧ）４０とワ
ード線ＷＬ０〜ＷＬ１５又は選択ゲート線ＳＳＬ１，ＳＳＬ２とを電気的に接続するよう
にしてもよい。
【０１３２】
以上説明したとおり，本実施例においては，対向して形成された２つのメモリセルトラン
ジスタＭＴｒ１及びＭＴｒ２並びに選択ゲートメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ
６は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜１８，酸化珪素膜１９及び金
属層４０によって構成されており，電荷蓄積層が酸化珪素膜１７，窒化珪素膜１８及び酸
化珪素膜１９の積層構造によって形成されたＭＯＮＯＳ構造を有している。本実施例のメ
モリセルトランジスタＭＴｒ１及びＭＴｒ２においては，窒化珪素膜１８中に離散分布し
たＳｉＮトラップに電荷が保持される。
【０１３３】
なお，その他の構成については，上述の実施例１で説明した本発明の不揮発性半導体記憶
装置と同様であるので，ここでは説明を省略する。
【０１３４】
本実施例の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つ
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線
ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形成することができ，不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実施例の不揮発性半導体
記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（ＣＧ
）のアスペクト比を小さくできる。また，本実施例の不揮発性半導体記憶装置は，従来の
ＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であった
プロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。さ
らに，本実施例の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有して
いないので，不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リーク
電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制することができる。
【実施例４】
【０１３５】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，上述の実施形態及び図１乃至３７で説明した本発明の
不揮発性半導体記憶装置において，メモリトランジスタＭＴｒ１及びＭＴｒ２の窒化珪素
膜１８の替わりに，金属，シリコン，その他の導電性物質のナノ結晶を含む絶縁層を用い
ている。なお，上述の実施形態及び図１乃至３７で説明した本発明の不揮発性半導体記憶
装置と同様の構成要素については，同じ符号を付しており，ここでは改めて説明しない場
合がある。
【０１３６】
図５０及び図５１を参照する。図５０（ａ）は，本実施例の不揮発性半導体記憶装置にお
けるワード線部分の上面を模式的に示す図であり，図５０（ｂ）はそのＡ−Ａ’線の断面
図である。また図５１は，図５０のメモリセルトランジスタＭＴｒ１及びＭＴｒ２の部分
を拡大して示した図である。図５０及び図５１に示すように，本実施例においては，１つ
のトレンチに対向して形成された２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は
，それぞれ，Ｐ型ウェル，酸化珪素膜１７，ナノ結晶膜５０，酸化珪素膜１９及びポリシ
リコン２０によって構成されている。本実施例においては，ナノ結晶膜５０には，シリコ
ンのナノ結晶５０−１を含む酸化珪素膜を用いた。本実施例のメモリセルトランジスタＭ
Ｔｒ１及びＭＴｒ２においては，このナノ結晶膜５０−１中に離散分布したシリコンのナ
ノ結晶に電荷が保持される。
【０１３７】
なお，本実施例においては，シリコンのナノ結晶５０−１を含む酸化珪素膜でなるナノ結
晶膜５０を用いたが，コバルト（Ｃｏ），タングステン（W），銀（Ag），金（Au），白
金（Pt）等の金属のナノ結晶又はその他の導電性物質のナノ結晶を用いてもよい。なお，
ナノ結晶は，「メタル・ナノ・ドット」や「ナノクリスタル」とも言う。
【０１３８】
また，本実施例においては，メモリセルトランジスタＭＴｒ１及びＭＴｒ２おいては，酸
化珪素膜１７，ナノ結晶膜５０及び酸化珪素膜１９の三層構造を採用したが，これらの三
層を連続的に形成し，シリコン，金属その他導電性物質のナノ結晶を含有する酸化珪素膜
等の絶縁膜の一層構造としてもよい。
【０１３９】
また，制御ゲート（ＣＧ）をタングステン等の金属で形成する場合は，酸化珪素膜１９と
制御ゲートの間に，窒化タングステン（ＷＮｘ）のような膜を形成しても良い。
【０１４０】
また，本実施例のナノ結晶膜５０を選択ゲートトランジスタにも採用するようにしてもよ
い。つまり，実施例１及び図３９乃至図４３で説明した本発明の不揮発性半導体記憶装置
において，窒化珪素膜１８を本実施例のナノ結晶膜５０に置き換えてもよい。
【０１４１】
本実施例の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つ
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線
ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形成することができ，不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実施例の不揮発性半導体
記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（ＣＧ
）のアスペクト比を小さくできる。また，本実施形態の不揮発性半導体記憶装置は，従来
のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であっ
たプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
さらに，本実施形態の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有
していないので，不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リ
ーク電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制することができる
。
【０１４２】
また，以上の実施形態及び実施例１ないし４に共通して，周辺回路におけるヒューズ等を
不揮発性半導体素子で作製する場合は，そのヒューズをトレンチ内に形成した上記ＮＡＮ
Ｄセルと同様の構造とすることができる。溝の長さは，ＮＡＮＤセルと比較して短くし，
場合によっては１ビット分の幅の溝内に１ビットのＭＯＮＯＳ構造のセルを形成してもか
まわない。特に周辺回路が複雑化し，ヒューズが多数必要になる場合には，上記した構造
は周辺回路の小面積化に寄与する。
【実施例５】
【０１４３】
本実施例においては，図５２及び図５３を参照しながら，本発明の不揮発性半導体記憶装
置の別の例について説明する。
【０１４４】
図５２には，本実施例の不揮発性半導体記憶装置の等価回路が示されている。本実施例に
係る不揮発性半導体記憶装置においては，１本のビット線ＢＬに対して，選択ゲートトラ
ンジスタＳＴｒ７と，２個のメモリセルトランジスタＭＴｒ３と，選択ゲートトランジス
タＳＴｒ８とを直列的に接続することにより構成されている。なお，本実施例では，１本
のビット線に接続されているメモリセルトランジスタＭＴｒ３の数は２個としたが，これ
に限定されるわけではない。
【０１４５】
次に，図５３を参照する。図５３（ａ）は，本実施例の不揮発性半導体記憶装置における
ワード線部分の上面を模式的に示す図であり，図５３（ｂ）はそのＡ−Ａ’線の断面図で
ある。
【０１４６】
本実施例の不揮発性半導体記憶装置は，Ｐ型半導体基板（シリコン基板）をエッチングし
て階段状に形成された（円）柱状のシリコンを取り囲むように酸化珪素膜１７，窒化珪素
膜１８，酸化珪素膜１９及びポリシリコン２０が形成されているＳＧＴ（Surrounding Ga
te Transistor）型の不揮発性半導体記憶装置である。本実施例の不揮発性半導体記憶装
置においても，メモリセルトランジスタＭＴｒ３は，Ｐ型シリコン１１，酸化珪素膜１７
，窒化珪素膜１８，酸化珪素膜１９，ポリシリコン２０が順に積層されたＳＯＮＯＳ構造
を採る。
【０１４７】
なお，本実施例の不揮発性半導体記憶装置のポリシリコン２０をタングステン（W）等の
金属として，実施例１のようにＭＯＮＯＳ構造を採用するようにしてもよい。また，本実
施例の不揮発性半導体記憶装置の窒化珪素膜１８の替わりに，上述の実施例４で説明した
ナノ結晶膜５０を用いてもよい。
【０１４８】
本実施例の不揮発性半導体記憶装置によると，従来の不揮発性半導体記憶装置のような浮
遊ゲートを有していないので，不揮発性半導体記憶装置のサイズの縮小化を実現できるだ
けでは無く，従来問題であった浮遊ゲート同士間のカップリングの影響を受けることが無
く，また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，本実施例の不揮発性
半導体記憶装置は，従来のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導
体記憶装置で必要であったプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を
実現することができる。さらに，本実施形態の不揮発性半導体記憶装置は，メモリトラン
ジスタが浮遊ゲートを有していないので，不揮発性半導体記憶素子を劣化させる主要な原
因であるストレス誘起リーク電流（SILC）を抑制することができ，またDrain−Turn−On
を抑制することができる。
【実施例６】
【０１４９】
本発明の不揮発性半導体記憶装置は上記実施形態及び実施例に限定されず種々に変形可能
である。例えば，上述した実施形態及び実施例においては，図１に示すように，ＮＡＮＤ
型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部として
選択ゲートトランジスタＳＴｒ１及びＳＴｒ３，（ＳＴｒ２，ＳＴｒ４）を２個設けて，
共通ソース線ＳＬ側にソース線側スイッチ部として選択ゲートトランジスタＳＴｒ５（Ｓ
Ｔｒ６）を１個設けたが，これらビット線側スイッチ部とソース線側スイッチ部とにおけ
る選択ゲートトランジスタの数を逆にしてもよい。すなわち，図５６に示すように，ＮＡ
ＮＤ型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部と
して選択ゲートトランジスタＳＴｒ１０（ＳＴｒ１１）を１個設けて，ソース線ＳＬ側に
ソース線側スイッチ部として選択ゲートトランジスタＳＴｒ１２及びＳＴｒ１４（ＳＴｒ
１３及びＳＴｒ１５）を２個設けてもよい。この場合，選択ゲートトランジスタＳＴｒ１
２（ＳＴｒ１５）をディプレッション型とし，選択ゲートトランジスタＳＴｒ１３（ＳＴ
ｒ１４）をエンハンスメント型とすればよい。さらに，図１１に示すように，ビット線側
スイッチ部として２個の選択ゲートトランジスタＳＴｒ１及びＳＴｒ３（ＳＴｒ２及びＳ
Ｔｒ４）を設け，かつ，ソース線側スイッチ部として２個の選択ゲートトランジスタＳＴ
ｒ１２及びＳＴｒ１４（ＳＴｒ１３及びＳＴｒ１５）を設けてもよい。
【０１５０】
また，図５６に示すように，ビット線ＢＬの配設が許せば，上記のように選択ゲートトラ
ンジスタにディプレッション型を用いることなく，ＮＡＮＤ型メモリセルユニットＮＤ１
及びＮＤ２においてもビット線側スイッチ部とソース線側スイッチ部とのそれぞれに，エ
ンハンスメント型の選択ゲートトランジスタＳＴｒ２０（ＳＴｒ２１），ＳＴｒ５（ＳＴ
ｒ６）をそれぞれ１個ずつ設けるようにすることも可能である。
【産業上の利用可能性】
【０１５１】
以上説明したとおり，本発明の不揮発性半導体記憶装置は，従来の不揮発性半導体記憶装
置と比較して，サイズの縮小化を実現できる。また，従来の不揮発性半導体記憶装置のよ
うな浮遊ゲートを有していないので，不揮発性半導体記憶装置のサイズの縮小化を実現で
きるだけでは無く，従来問題であった浮遊ゲート同士間のカップリングの影響を受けるこ
とが無く，また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，従来のＣＭＯ
Ｓプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であったプロセ
スよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
【０１５２】
このように，本発明の不揮発性半導体記憶装置は，サイズの縮小化，プロセスの簡略化等
を実現することができるので，より安価で，小型且つ大容量の不揮発性半導体記憶装置が
実現できる。よって，本発明の不揮発性半導体記憶装置は，コンピュータを始めとし，デ
ィジタルカメラ，携帯電話，家電製品等の電子機器の記憶装置として用いることができる
。
【図面の簡単な説明】
【０１５３】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図３】（ａ）は図２におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４】（ａ）は図２における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図５】（ａ）は図２におけるビット線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図６】（ａ）は図２におけるソース線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図７】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図８】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図９】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図１０】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図１１】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図１２】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図１３】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図１４】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図１５】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図１６】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図１７】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図１８】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図１９】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図２０】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図２１】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図２２】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図２３】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図２４】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図２５】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図２６】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図２７】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図２８】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図２９】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図３０】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図３１】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図３２】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図３３】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図３４】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図３５】本発明の実施形態に係る不揮発性半導体記憶装置の動作を説明する図である。
【図３６】本発明の実施形態に係る不揮発性半導体記憶装置の書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである。
【図３７】本発明の実施形態に係る不揮発性半導体記憶装置の書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである。
【図３８】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図３９】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図４０】（ａ）は図３９におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４１】（ａ）は図３９における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図４２】（ａ）は図３９におけるビット線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図４３】（ａ）は図３９におけるソース線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図４４】本発明の実施例に係る不揮発性半導体記憶装置の動作を説明する図である。
【図４５】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図４６】（ａ）は図４５におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４７】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図４８】（ａ）は図４７におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４９】（ａ）は図４７における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図５０】（ａ）は本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットにおけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図５１】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットにおけるメモリセルトランジスタ部分の拡大図である。
【図５２】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５３】（ａ）は本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットにおけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図５４】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５５】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５６】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５７】従来の不揮発性半導体記憶装置の断面図である。
【符号の説明】
【０１５４】
１１ Ｐ型半導体基板
１２ Ｎ型ウェル
１３ Ｐ型ウェル
１５−１ 酸化珪素膜
１５−２ 酸化珪素膜
１７ 酸化珪素膜
１８ 窒化珪素膜
１９ 酸化珪素膜
２０ ポリシリコン
２３ 層間絶縁膜
２６ 層間絶縁膜
３０ 層間絶縁膜
３３ 保護膜
ＷＬ ワード線
ＢＬ ビット線
【技術分野】
【０００１】
本発明は，不揮発性半導体記憶装置に関し，特にＮＡＮＤ型のメモリセルユニットを有す
る不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年，小型で大容量な不揮発性半導体記憶装置の需要が急増し，中でも従来のＮＯＲ型Ｅ
ＥＰＲＯＭと比較して，高集積化が期待できるＮＡＮＤ型ＥＥＰＲＯＭが注目されてきて
いる。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭにおいては，１本のビット線ＢＬに対して，シリコン活性領域の
拡散層で形成された１本のソース／ドレイン線が１本形成される。つまり，１本のビット
線ＢＬに対して１個のＮＡＮＤ型メモリセルユニットが構成される。ここで，デザインル
ールをＦ（Feature Size）とすると，ビット線ＢＬのライン／スペースは１Ｆ／１Ｆにな
り，ワード線ＷＬのライン／スペースも１Ｆ／１Ｆになる。このため，１つのメモリセル
トランジスタＭＴｒのセルサイズは，２Ｆ×２Ｆ＝４Ｆ２となる。また，１本のＮＡＮＤ
型メモリセルユニットには，２つの選択ゲートトランジスタが設けられているので，これ
ら選択ゲートトランジスタのサイズをオーバヘッドαとして加味すると，実質的な１セル
サイズは，４Ｆ２＋αになる。
【０００４】
一方，以下の特許文献１には，１セルサイズの縮小を図るため，半導体基板にトレンチを
形成し，トレンチ側壁部分に，縦型にＮＡＮＤメモリセルユニットを形成した不揮発性半
導体記憶装置が開示されている。
【０００５】
この特許文献に開示されている技術は，図５７に示すとおり，半導体基板にトレンチ領域
ＴＣを形成し，このトレンチ領域ＴＣの両側の側壁部分にそれぞれメモリセルトランジス
タＭＴｒを形成するものである。この場合，浮遊ゲートＦＧは，トレンチ領域内側におけ
る側壁に沿って形成され，ソース／ドレインＳＤは，半導体基板のトレンチ領域側壁に沿
って拡散層として形成される。すなわち，このＮＡＮＤ型メモリセルユニットにおいては
，トレンチ領域ＴＣの側壁に沿って複数のメモリセルトランジスタＭＴｒが形成され，こ
のため，トレンチ領域の側壁に沿ってソース／ドレイン電流が流れることになる。ビット
線ＢＬは，層間絶縁膜を介して各ＮＡＮＤ型メモリセルユニット毎に形成される。このビ
ット線ＢＬにおけるライン／スペースは，１Ｆ／１Ｆである。
【特許文献１】特開平７−４５７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら，上記特許文献１に開示されている技術では，２Ｆのビット線ピッチに１本
のシリコン活性化領域しか配設できず，実効的にメモリセルサイズを半減することができ
ず，さらなる高集積化が求められていた。
【０００７】
そこで，本発明は，前記課題に鑑みてなされたものであり，ＮＡＮＤ型ＥＥＰＲＯＭを３
次元的に作り込み，２Ｆのビット線ピッチに２本のシリコン活性化領域でソース／ドレイ
ン線を配設することを目的とする。すなわち，１本のビット線に対して，２個のＮＡＮＤ
型メモリセルユニットを配設することを目的とする。そして，これにより，メモリセルサ
イズを半減させて，結果的に低ビットコストを実現し得る不揮発性半導体記憶装置を提供
することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置は，半導体基板にトレンチ領域を設け，１つのトレンチ
領域の側壁の両側に，それぞれ，ＮＡＮＤ型メモリセルユニットを三次元的に有している
。そしてこれらのＮＡＮＤメモリセルユニットは，１本のビット線に接続されている。そ
れぞれのＮＡＮＤ型メモリセルユニットは，複数のメモリセルトランジスタと選択ゲート
トランジスタが直列に接続されている。これらの複数のメモリセルトランジスタ及び選択
ゲートトランジスタは，同一のトレンチ領域に設けられている。
【０００９】
さらに，本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄
積層には，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の
積層構造，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いて
いる。
【００１０】
本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層された第１
のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセルユニッ
トと，第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタ
を複数個直列的に接続した第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリセルト
ランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形成され
たトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延び
て形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，前記第１のメモ
リセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトランジスタの前記
第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気的に接続してお
り，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪
素膜及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされ
たポリシリコン又は金属でなることを特徴とする。
【００１１】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００１２】
また，前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユ
ニットは，同一のビット線に接続されているようにしてもよい。
【００１３】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に接続された第１のビット線側スイッチ部
，及び前記第１のメモリセル列と共通ソース線との間に接続された第１のソース線側スイ
ッチ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された第２の
ビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との間に接続さ
れた第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレ
イ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１
のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体
基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの
深さ方向に延びて形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，
前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトラ
ンジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気
的に接続しており，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化
珪素膜，窒化珪素膜及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純
物がドープされたポリシリコン又は金属でなることを特徴とする。
【００１４】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００１５】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に直列的に接続された第１及び第３の選択
トランジスタでなる第１のビット線側スイッチ部，並びに前記第１のメモリセル列と共通
ソース線との間に接続された第５の選択トランジスタでなる第１のソース線側スイッチ部
を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲートと
が積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡＮＤ型
メモリセル列，前記第２のメモリセル列と前記ビット線との間に直列的に接続された第２
及び第４の選択トランジスタでなる第２のビット線側スイッチ部，並びに前記第２のメモ
リセル列と前記共通ソース線との間に接続された第６の選択トランジスタでなる第２のソ
ース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリセル
トランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された１つの前記制御ゲートを共有しており，前記第１の選択トランジスタ及び
前記第２の選択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの
両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された
１つの第１のゲート電極を共有しており，前記第３の選択トランジスタ及び前記第４の選
択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に
沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された１つの第２の
ゲート電極を共有しており，前記第５の選択トランジスタ及び前記第６の選択トランジス
タは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に沿って向かい
合って形成され，前記トレンチの深さ方向に延びて形成された１つの第３のゲート電極を
共有しており，前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷
蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，
且つ連続的に延びるワード線に電気的に接続しており，前記第１の電荷蓄積層及び前記第
２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜及び酸化珪素膜が順に積層されて
なり，且つ前記制御ゲートは，不純物がドープされたポリシリコン又は金属でなることを
特徴とする。
【００１６】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００１７】
また，前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッショ
ン型のトランジスタであるようにしてもよい。
【００１８】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
ユニットと，第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトラン
ジスタを複数個直列的に接続した第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配
列されたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリ
セルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形
成されたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向
に延びて形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，前記第１
のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトランジスタ
の前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気的に接続
しており，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金
属又は導電性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドー
プされたポリシリコン又は金属でなることを特徴とする。
【００１９】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２０】
また，前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユ
ニットは，同一のビット線に接続されるようにしてもよい。
【００２１】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に接続された第１のビット線側スイッチ部
，及び前記第１のメモリセル列と共通ソース線との間に接続された第１のソース線側スイ
ッチ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された第２の
ビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との間に接続さ
れた第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレ
イ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１
のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体
基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの
深さ方向に延びて形成された１つの前記制御ゲートを共有しており，前記制御ゲートは，
前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメモリセルトラ
ンジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワード線に電気
的に接続しており，前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリ
コン，金属又は導電性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純
物がドープされたポリシリコン又は金属でなることを特徴とする。
【００２２】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２３】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と制御ゲートとが積層され
た第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモリセル
列，前記第１のメモリセル列とビット線との間に直列的に接続された第１及び第３の選択
トランジスタでなる第１のビット線側スイッチ部，並びに前記第１のメモリセル列と共通
ソース線との間に接続された第５の選択トランジスタでなる第１のソース線側スイッチ部
を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲートと
が積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡＮＤ型
メモリセル列，前記第２のメモリセル列と前記ビット線との間に直列的に接続された第２
及び第４の選択トランジスタでなる第２のビット線側スイッチ部，並びに前記第２のメモ
リセル列と前記共通ソース線との間に接続された第６の選択トランジスタでなる第２のソ
ース線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置であって，前記第１のメモリセル
トランジスタ及び前記第２のメモリセルトランジスタは，それぞれ，半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された１つの前記制御ゲートを共有しており，前記第１の選択トランジスタ及び
前記第２の選択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの
両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された
１つの第１のゲート電極を共有しており，前記第３の選択トランジスタ及び前記第４の選
択トランジスタは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に
沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された１つの第２の
ゲート電極を共有しており，前記第５の選択トランジスタ及び前記第６の選択トランジス
タは，それぞれ，前記半導体基板に形成された前記トレンチの両側壁部分に沿って向かい
合って形成され，前記トレンチの深さ方向に延びて形成された１つの第３のゲート電極を
共有しており，前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷
蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，
且つ連続的に延びるワード線に電気的に接続しており，前記第１の電荷蓄積層及び前記第
２の電荷蓄積層は，それぞれ，シリコン，金属又は導電性物質のナノ結晶を含む絶縁層を
有し，且つ前記制御ゲートは，不純物がドープされたポリシリコン又は金属でなることを
特徴とする。
【００２４】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２５】
また，前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッショ
ン型のトランジスタであるようにしてもよい。
【００２６】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と第１の制御ゲートとが積
層された第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモ
リセル列，前記第１のメモリセル列とビット線との間に接続された前記第１のメモリセル
トランジスタと実質的に同一構造でなるトランジスタを有する第１のビット線側スイッチ
部，及び前記第１のメモリセル列と共通ソース線との間に接続された前記第１のメモリセ
ルトランジスタと実質的に同一構造でなるトランジスタを有する第１のソース線側スイッ
チ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記第１の制
御ゲートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２の
ＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された前
記第２のメモリセルトランジスタと実質的に同一構造でなる第２のビット線側スイッチ部
，及び前記第２のメモリセル列と前記共通ソース線との間に接続された前記第２のメモリ
セルトランジスタと実質的に同一構造でなる第２のソース線側スイッチ部を有する第２の
ＮＡＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮
発性半導体記憶装置であって，前記第１のメモリセルトランジスタ及び前記第２のメモリ
セルトランジスタは，それぞれ，半導体基板に形成されたトレンチの両側壁部分に沿って
向かい合って形成され，前記トレンチの深さ方向に延びて形成された前記第１の制御ゲー
トを共有しており，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線
側スイッチ部のトランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側
壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第２
の制御ゲートを共有しており，前記第１のソース線側スイッチ部の前記トランジスタ及び
第２のソース線側スイッチ部の前記トランジスタは，それぞれ，前記半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された第３の制御ゲートを共有しており，前記第１，前記第２及び前記第３の制
御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメ
モリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワ
ード線，選択ゲート線にそれぞれ電気的に接続しており，前記第１の電荷蓄積層及び前記
第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜及び酸化珪素膜が順に積層され
てなり，且つ前記第１，前記第２及び前記第３の制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする。
【００２７】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００２８】
また，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部
のトランジスタのいずれか一方のチャネル形成領域には，不純物がドープされているよう
にしてもよい。
【００２９】
また，本発明の不揮発性半導体記憶装置は，第１の電荷蓄積層と第１の制御ゲートとが積
層された第１のメモリセルトランジスタを複数個直列的に接続した第１のＮＡＮＤ型メモ
リセル列，前記第１のメモリセル列とビット線との間に接続された前記第１のメモリセル
トランジスタと実質的に同一構造でなるトランジスタを有する第１のビット線側スイッチ
部，及び前記第１のメモリセル列と共通ソース線との間に接続された前記第１のメモリセ
ルトランジスタと実質的に同一構造でなるトランジスタを有する第１のソース線側スイッ
チ部を有する第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記第１の制
御ゲートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２の
ＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビット線との間に接続された前
記第２のメモリセルトランジスタと実質的に同一構造でなる第２のビット線側スイッチ部
，及び前記第２のメモリセル列と前記共通ソース線との間に接続された前記第２のメモリ
セルトランジスタと実質的に同一構造でなる第２のソース線側スイッチ部を有する第２の
ＮＡＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮
発性半導体記憶装置であって，前記第１のメモリセルトランジスタ及び前記第２のメモリ
セルトランジスタは，それぞれ，半導体基板に形成されたトレンチの両側壁部分に沿って
向かい合って形成され，前記トレンチの深さ方向に延びて形成された前記第１の制御ゲー
トを共有しており，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線
側スイッチ部のトランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側
壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第２
の制御ゲートを共有しており，前記第１のソース線側スイッチ部の前記トランジスタ及び
第２のソース線側スイッチ部の前記トランジスタは，それぞれ，前記半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され，前記トレンチの深さ方向に延
びて形成された第３の制御ゲートを共有しており，前記第１，前記第２及び前記第３の制
御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第２のメ
モリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延びるワ
ード線，選択ゲート線にそれぞれ電気的に接続しており，前記第１の電荷蓄積層及び前記
第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電性物質のナノ結晶を含む絶縁層
を有し，且つ前記第１，前記第２及び前記第３の制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなるようにしてもよい。
【００３０】
また，前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなるよ
うにしてもよい。
【００３１】
また，前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部
のトランジスタのいずれか一方のチャネル形成領域には，不純物がドープされているよう
にしてもよい。
【発明の効果】
【００３２】
本発明の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つの
メモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線ピ
ッチ２Ｆに２つのＮＡＮＤ型メモリセルユニットを形成することができ，不揮発性半導体
記憶装置のサイズの縮小化を実現できる。また，本発明の不揮発性半導体記憶装置による
と，従来の不揮発性半導体記憶装置のような浮遊ゲート（Floating Gate）を有していな
いので，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題
であった浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（
ＣＧ）のアスペクト比を小さくできる。また，本発明の不揮発性半導体記憶装置は，従来
のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であっ
たプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
さらに，本発明の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有して
いないので，不揮発性半導体記憶素子を劣化させる主要な原因である「ストレス誘起リー
ク電流（Stress-Induced Leakage Current : SILC）」を抑制することができ，またDrain
−Turn−Onを抑制することができる。
【００３３】
なお，トレンチにメモリトランジスタを設けたタイプのＮＡＮＤ型メモリセルは，隣接す
るトレンチ間で対向するメモリセルによる干渉が起きやすい。しかし，本発明の不揮発性
半導体記憶装置のＮＡＮＤメモリセルアレイにおいては，選択ゲートトランジスタを用い
，トレンチの右又は左のみのＮＡＮＤメモリセルユニットのセルアレイを選択し，溝の左
右のセルアレイを同時に選択しないので干渉が起こりにくい。そのためには，ＮＡＮＤメ
モリセルユニットのセルアレイのＮＡＮＤメモリセルを，左右で，千鳥状にＥ／Ｄ化する
必要がある。つまり，隣接する溝の右と左が同時に選択されないように，選択ゲートトラ
ンジスタをＥ化する（ＥＤＥＤＥＤＥＤと並ぶのであってＥＤＤＥＥＤＤＥとは並ばない
。）
さらに，ビット線シールドの読み出し（ビット線１本おき）をすれば，メモリセル間の干
渉は隣接するトレンチによって抑制される。この場合，選択ゲートトランジスタはＥＤＤ
ＥＥＤＤＥと並んでも構わない。
【発明を実施するための最良の形態】
【００３４】
図１を参照する。図１は，本発明の一実施形態に係る不揮発性半導体記憶装置の等価回路
が示されている。以下，図１に基づいて，本実施形態に係る不揮発性半導体記憶装置のメ
モリセルアレイの接続関係について説明する。
【００３５】
図１に示すように，本実施形態に係る不揮発性半導体記憶装置においては，１本のビット
線ＢＬに対して，２つのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２が設けられてい
る。ＮＡＮＤ型メモリセルユニットＮＤ１は，選択ゲートトランジスタＳＴｒ１及びＳＴ
ｒ３と，１６個のメモリセルトランジスタＭＴｒ１と，選択ゲートトランジスタＳＴｒ５
とを直列的に接続することにより構成されている。同様に，ＮＡＮＤ型メモリセルユニッ
トＮＤ２は，選択ゲートトランジスタＳＴｒ２及びＳＴｒ４と，１６個のメモリセルトラ
ンジスタＭＴｒ１と，選択ゲートトランジスタＳＴｒ６とを直列的に接続することにより
構成されている。なお，本実施形態においては，ＮＡＮＤ型メモリセルユニットＮＤ１を
構成するメモリセルトランジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構
成するメモリセルトランジスタＭＴｒ２の数は，それぞれ１６個としたが，３２個又は６
４個等としてもよく，これに限定されるわけではない。
【００３６】
選択ゲートトランジスタＳＴｒ１及びＳＴｒ２のドレイン側は，ビット線ＢＬに共通に接
続されている。ここで，選択ゲートトランジスタＳＴｒ１及びＳＴｒ４は，ディプレッシ
ョン型（ノーマリー・オン型，図１においては“Ｄ”と表記）のＭＯＳトランジスタであ
り，それ以外の選択ゲートトランジスタＳＴｒ２，ＳＴｒ３，ＳＴｒ５及びＳＴｒ６は，
エンハンスメント型（ノーマリー・オフ型，図１においては“Ｅ”と表記）のＭＯＳトラ
ンジスタである。また，選択ゲートトランジスタＳＴｒ５及びＳＴｒ６のソース側は，共
通ソース線ＳＬに接続されている。
【００３７】
各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートトランジスタＳＴｒ１及び
ＳＴｒ２のゲート電極は共通に接続され，選択ゲート線ＳＳＬ１に接続されている。各Ｎ
ＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートトランジスタＳＴｒ３及びＳＴ
ｒ４のゲート電極は共通に接続され，選択ゲート線ＳＳＬ２に接続されている。各ＮＡＮ
Ｄ型メモリセルユニットＮＤ１，ＮＤ２におけるメモリセルトランジスタＭＴｒ１及びＭ
Ｔｒ２の制御ゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ；ＣＧ）は，それぞれ共通に接続され，
それぞれ対応するワード線ＷＬ０〜ＷＬ１５に接続されている。各ＮＡＮＤ型メモリセル
ユニットＮＤ１，ＮＤ２の選択ゲートトランジスタＳＴｒ５及びＳＴｒ６のゲート電極は
共通に接続され，選択ゲート線ＧＳＬに接続されている。
【００３８】
選択ゲートトランジスタＳＴｒ１，ＳＴｒ２，ＳＴｒ３，ＳＴｒ４により本実施形態にお
けるビット線側スイッチ部が構成され，このビット線側スイッチ部により２個１組のＮＡ
ＮＤ型メモリセルユニットＮＤ１，ＮＤ２のうちの一方のＮＡＮＤ型メモリセルユニット
が選択される。また，選択ゲートトランジスタＳＴｒ５及びＳＴｒ６により本実施形態に
おけるソース線側スイッチ部が構成される。
【００３９】
本実施形態の不揮発性半導体記憶装置においては，図１に示すようなＮＡＮＤ型メモリセ
ルユニットＮＤ１，ＮＤ２が複数アレイ状に配列されて１つのメモリセルアレイを構成し
ている。本実施形態においては，このメモリセルアレイを「ＮＡＮＤ型メモリセルアレイ
」と言う。
【００４０】
次に，図２乃至図６に基づいて，本実施形態に係る不揮発性半導体記憶装置のＮＡＮＤ型
メモリセルアレイの構造を説明する。
【００４１】
図２は，本実施形態に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図２においては，説明の便宜上，不透明な構成要素についても，下部の構成要素を説明
するために一部透明にして示している。図３（ａ）は，図２におけるワード線部分の上面
を模式的に示す図であり，図３（ｂ）はそのＡ−Ａ’線の断面図である。図４（ａ）は，
図２における選択ワード線部分の上面を模式的に示す図であり，図４（ｂ）はそのＢ−Ｂ
’線の断面図である。図５（ａ）は，図２におけるビット線コンタクト部分の上面を模式
的に示す図であり，図５（ｂ）はそのＣ−Ｃ’線の断面図である。図６（ａ）は，図２に
おける共通ソース線ＳＬンタクト部分の上面を模式的に示す図であり，図６（ｂ）はその
Ｄ−Ｄ’線の断面図である。
【００４２】
図２乃至図６に示すように，１つのトレンチ領域１４の側壁の両側には，ＮＡＮＤ型メモ
リセルユニットＮＤ１及びＮＤ２がそれぞれ形成されている。特に図２，図３及び図４に
示すように，このＮＡＮＤ型メモリセルユニットＮＤ１のメモリセルトランジスタＭＴｒ
１と，ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴｒ２とは，１
つのトレンチ領域１４において向かい合う形で形成されている。また，ＮＡＮＤ型メモリ
セルユニットＮＤ１の選択ゲートトランジスタＳＴｒ１と，ＮＡＮＤ型メモリセルユニッ
トＮＤ２の選択ゲートトランジスタＳＴｒ２とは，１つのトレンチ領域１４において向か
い合う形で形成されている。また，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートト
ランジスタＳＴｒ３と，ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタ
ＳＴｒ４とは，１つのトレンチ領域１４において向かい合う形で形成されている。さらに
，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴｒ５と，ＮＡＮＤ
型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴｒ６とは，１つのトレンチ領
域１４において向かい合う形で形成されている。
【００４３】
対向して形成された２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は，それぞれ，
Ｐ型ウェル１３に形成したトレンチ領域１４の側壁に形成された酸化珪素膜１７と，窒化
珪素膜１８と及び酸化珪素膜１９を有している。また，これら対向して形成された２つの
メモリセルトランジスタＭＴｒ１及びＭＴｒ２は，共通の制御ゲート（ＣＧ）を１つ有し
ている。本実施形態においては，制御ゲート（ＣＧ）は，不純物をドープしたポリシリコ
ン２０によって形成されている。本実施形態の不揮発性半導体記憶装置においては，制御
ゲート（ＣＧ）２０にポリシリコンのような高抵抗材料を用いても，制御ゲート（ＣＧ）
２０と接続するワード線ＷＬに金属系の低抵抗材料（アルミニウム（Ａｌ），銅（Ｃｕ）
，タングステン・シリサイド（ＷＳｉ）等）を用いればよく，制御ゲート（ＣＧ）とワー
ド線ＷＬとを別々に形成することができる。なお，制御ゲート（ＣＧ）２０とワード線Ｗ
Ｌとのコンタクト抵抗を小さくするために，制御ゲート（ＣＧ）２０の上部は，不純物を
ドープして低抵抗化させておくとよい。
【００４４】
以上説明したとおり，本実施形態においては，対向して形成された２つのメモリセルトラ
ンジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜
１８，酸化珪素膜１９及びポリシリコン２０によって構成されており，電荷蓄積層が酸化
珪素膜１７，窒化珪素膜１８及び酸化珪素膜１９の積層構造によって形成された所謂「Ｓ
ＯＮＯＳ」構造を有している。本実施形態のメモリセルトランジスタＭＴｒ１及びＭＴｒ
２においては，窒化珪素膜１８中に離散分布したＳｉＮトラップに電荷が保持される。
【００４５】
このポリシリコンでなる制御ゲート（ＣＧ）２０は，トレンチ領域１４の深さ方向に略垂
直に延び，且つトレンチ領域１４の水平方向に延びて形成されている。また，制御ゲート
（ＣＧ）２０は，連続的に形成されたワード線ＷＬ０〜ＷＬ１５（図３（ｂ）においては
，ワード線ＷＬ０）に電気的に接続されている。なお，制御ゲート（ＣＧ）２０とワード
線ＷＬ０〜ＷＬ１５（この図３の場合，ワード線ＷＬ０）とのコンタクト抵抗を小さくす
るために，制御ゲート（ＣＧ）２０の上部は，不純物をドープして低抵抗化させておくと
よい。また，制御ゲート（ＣＧ）２０とワード線ＷＬ０〜ＷＬ１５との間に更に別の膜（
例えば，不純物がドープされたポリシリコン等）を介して，制御ゲート（ＣＧ）２０とワ
ード線ＷＬ０〜ＷＬ１５とを電気的に接続するようにしてもよい。
【００４６】
また，図２及び図４に示すように，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートト
ランジスタＳＴｒ１と，ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタ
ＳＴｒ２は，１つのトレンチ領域１４で向かい合う形で形成されている。対向して形成さ
れた２つの選択ゲートトランジスタＳＴｒ１及びＳＴｒ２は，それぞれ，側壁に形成され
た酸化珪素膜１７と，共通のゲート電極（ＧＥ）とを有している。本実施形態においては
，この共通のゲート電極（ＧＥ）は，ポリシリコン２２によって形成されている。選択ト
ランジスタゲートＳＴｒ１は，ディプレッション型のＭＯＳトランジスタであるので，ト
レンチ領域１４の側壁部分のＰ型ウェル１３，つまり，チャネルが形成される領域にＮ型
不純物領域１６が形成されている。
【００４７】
このポリシリコン２２でなるゲート電極（ＧＥ）は，トレンチ領域１４の深さ方向に略垂
直に延び，且つトレンチ領域１４の水平方向に延びて形成されている。また，共通のゲー
ト電極（ＧＥ）は，連続的に形成された選択ゲート線ＳＳＬ１に電気的に接続されている
。本実施形態の不揮発性半導体記憶装置においては，ゲート電極（ＧＥ）２２にはポリシ
リコンのような高抵抗材料を用いても，ゲート電極（ＧＥ）２２と接続する選択ゲート線
ＳＳＬ１に金属系の低抵抗材料（アルミニウム（Ａｌ），銅（Ｃｕ），タングステン・シ
リサイド（ＷＳｉ）等）を用いればよく，ゲート電極（ＧＥ）２２と選択ゲート線ＳＳＬ
１とを別々に形成することができる。なお，ゲート電極（ＧＥ）２２と選択ゲート線ＳＳ
Ｌ１とのコンタクト抵抗を小さくするために，ゲート電極（ＧＥ）２２の上部は，不純物
をドープして低抵抗化させておくとよい。
【００４８】
なお，本実施形態においては，同様に，選択ゲートトランジスタＳＴｒ３及びＳＴｒ４の
ゲート電極（ＧＥ）２２は選択ゲート線ＳＳＬ２に電気的に接続されており，選択ゲート
トランジスタＳＴｒ５及びＳＴｒ６のゲート電極（ＧＥ）２２は選択ゲート線ＧＳＬに電
気的に接続されている。
【００４９】
また，図２及び図５に示すように，選択ゲートトランジスタＳＴｒ１及びＳＴｒ２は，そ
れぞれ，コンタクト領域２８を介して，１つのプラグ状の金属層２９に接続されており，
このプラグ状の金属層２９はビット線ＢＬに接続されている。
【００５０】
選択ゲートトランジスタＳＴｒ１及びＳＴｒ２と同様に，図２及び図４に示すように，Ｎ
ＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴｒ３及びＮＡＮＤ型メ
モリセルユニットＮＤ２の選択ゲートトランジスタＳＴｒ４は，１つのトレンチ領域１４
で向かい合う形で形成されている。選択ゲートトランジスタＳＴｒ３及びＳＴｒ４につい
ては，選択ゲートトランジスタＳＴｒ４が，ディプレッション型のＭＯＳトランジスタで
あるので，チャネルが形成される領域にＮ型不純物領域１６が形成されている。この点を
除けば，選択ゲートトランジスタＳＴｒ３，ＳＴｒ４の構造は，上述した選択ゲートトラ
ンジスタＳＴｒ３，ＳＴｒ４と同様である。
【００５１】
選択ゲートトランジスタＳＴｒ１，ＳＴｒ２，ＳＴｒ３及びＳＴｒ４と同様に，図２及び
図６に示すように，ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ
ｒ５と，ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴｒ６は，１
つのトレンチ領域１４で向かい合う形で形成されている。選択ゲートトランジスタＳＴｒ
５及びＳＴｒ６の構成は，上述したエンハンスメント型の選択ゲートトランジスタＳＴｒ
２及びＳＴｒ３と同様である。
【００５２】
図２及び図６に示すように，選択ゲートトランジスタＳＴｒ５及びＳＴｒ６は，それぞれ
，コンタクト領域２８を介して，連続的に形成された共通ソース線ＳＬに接続されている
。
【００５３】
次に，図７乃至図３４を参照しながら本実施形態に係る不揮発性半導体記憶装置の製造プ
ロセスについて説明する。なお，図７乃至図１０，図１１乃至図１４，図１５乃至図１８
，図１９乃至図２２，図２３乃至図２６，図２７乃至図３０，及び図３１乃至図３４は，
それぞれ，本実施形態の不揮発性半導体記憶装置における製造プロセスの過程を４つの部
分に分けて説明する図である。これら４つの部分に分けた図は，それぞれ，上述した図３
乃至図６に示す部分に相当する。即ち，図７，１１，１５，１９，２３，２７，３１は，
図３で示した部分に相当し，図８，１２，１６，２０，２４，２８，３２は，図４で示し
た部分に相当し，図９，１３，１７，２１，２５，２９，３３は，図５で示した部分に相
当し，また図１０，１４，１８，２２，２６，３０，３４は，図６で示した部分に相当す
る。
【００５４】
まず，図７乃至図１０に示すように，Ｐ型のシリコン基板である半導体基板１１上に，メ
モリセルＮ型ウェル１２を形成する。続いて，このメモリセルＮ型ウェル１２内に，メモ
リセルＰ型ウェル１３を形成する。続いて，このメモリセルＰ型ウェル１３の表面に，酸
化珪素膜１５−１を３０nmの厚さで形成する。この酸化珪素膜１５−１は，例えば，ＣＶ
Ｄ（Chemical Vapor Deposition）法により形成する。その後，メモリセルＰ型ウェル１
３内に，トレンチ領域１４を形成する。このトレンチ領域１４は，例えば，フォトレジス
トをパターニングして，ＲＩＥ（Reactive Ion Etching）をすることにより形成する。こ
のため，デザインルールをＦとすると，トレンチ領域１４の幅は１Ｆであり，トレンチ領
域１４同士の間隔も１Ｆとなる。また，本実施形態においては，トレンチ領域１４の深さ
を１６０nmとした。
【００５５】
次に，トレンチ領域１４の底面に酸化珪素膜１５−２を３０nmの厚さで形成する。本実施
形態においては，トレンチ領域１４を形成する際に用いたフォトレジストを残存させたま
ま，ＣＶＤ法により酸化珪素膜を堆積した後，このフォトレジストを剥離することにより
，トレンチ領域１４底面に酸化珪素膜１５−２を形成する。但し，酸化珪素膜１５−１と
酸化珪素膜１５−２とを同一工程で形成してもよい。この場合，上述した酸化珪素膜１５
−１を形成する工程を省略し，トレンチ領域１４を形成したフォトレジストを剥離した後
に，ＣＶＤ法により酸化珪素膜を堆積することにより，酸化珪素膜１５−１と酸化珪素膜
１５−２を同時に形成すればよい。
【００５６】
次に，図８及び図９に示すように，選択ゲートトランジスタＳＴｒ１及びＳＴｒ４のチャ
ネル形成領域に，選択的に砒素（Ａｓ）や燐（Ｐ）をイオン注入して，Ｎ型不純物領域１
６を形成する。本実施形態では，イオン注入する前にフォトレジストを全面的に塗布し，
選択ゲートトランジスタＳＴｒ１及びＳＴｒ４のゲート領域部分にフォトレジスト開口を
形成する。続いて，このフォトレジスト開口を通して，Ｐ型半導体基板１１に対して垂直
方向＋７°に傾きをつけて，イオン注入を斜めに行うことにより，トレンチ領域１４の側
壁の片面のみに選択的にイオン注入を行うことができる。同様に，フォトレジスト開口を
通して，半導体基板１１の垂直方向−７°に傾きをつけて，イオン注入を斜めに行うこと
により，トレンチ領域１４の側壁のもう一方に選択的にイオン注入を行うことができる。
このようにＮ型不純物領域１６を形成することにより，選択ゲートトランジスタＳＴ１及
びＳＴ４のしきい値電圧を負にすることができ，ディプレッション・モード化することが
できる。なお，このＮ型不純物領域１６は，トレンチ領域を形成する前にイオン注入又は
熱拡散によって形成しておいてもよい。
【００５７】
次に，図１１乃至図１４に示すように，トレンチ領域１４の側壁を覆うように全面に酸化
珪素膜１７を２．５nmの厚さで形成する。続いて，図１１乃至図１４に示すように，酸化
珪素膜１７上に窒化珪素膜１８を５．５nmの厚さで形成する。次に，図１１乃至図１４に
示すように，窒化珪素膜１８上に酸化珪素膜１９を４．０nmの厚さで形成する。これらの
酸化珪素膜１７，酸窒化珪素膜１８及び酸化珪素膜１９は，例えば，ＣＶＤ法や熱酸化法
によって形成すればよい。このようにして，Ｐ型ウェルに形成されたトレンチ領域１４に
，酸化珪素膜１７，窒化珪素膜１８及び酸化珪素膜１９を順に形成する。
【００５８】
次に，図１５乃至図１８に示すように，不純物をドープしたポリシリコン２０を全面的に
１６nmの厚さで堆積する。このポリシリコン２０は，後にメモリトランジスタＭＴｒ１及
びＭＴｒ２の制御ゲート（ＣＧ）となる。なお，このポリシリコン２０の上部に不純物を
ドープしたり，不純物をドープしたポリシリコンを堆積したりして，後に，ポリシリコン
２０と電気的に接続する金属層（ワード線ＷＬ）とのコンタクト抵抗を小さくするように
してもよい。
【００５９】
次に，図１９乃至図２２に示すように，ポリシリコン２０をパターニングして，ビット線
ＢＬ方向に分離し，メモリトランジスタＭＴｒ１及びＭＴｒ２の制御ゲート（ＣＧ）を形
成する。この際，メモリトランジスタＭＴｒ１及びＭＴｒ２の制御ゲート（ＣＧ）となる
部分以外においては，酸化珪素膜１７，窒化珪素膜１８，酸化珪素膜１９及びポリシリコ
ン２０を除去する。具体的には，メモリトランジスタ領域の酸化珪素膜１５−１の上の部
分に，ビット線ＢＬ方向にスリットを有するフォトレジストを形成し，このフォトレジス
トをマスクとして用いてＲＩＥを行う。これにより，メモリトランジスタＭＴｒ１及びＭ
Ｔｒ２の制御ゲート（ＣＧ）を形成する。
【００６０】
次に，図１９乃至図２２に示すように，全面に酸化珪素膜２１を２．５nmの厚さで形成す
る。この酸化珪素膜２１は，例えば，ＣＶＤ法により形成する。この酸化珪素膜は，メモ
リトランジスタ領域以外のトレンチ領域１４の側壁を覆うように形成する。なお，この酸
化珪素膜２１は熱酸化法によって形成してもよい。
【００６１】
次に，図２３乃至図２６に示すように不純物をドープしたポリシリコン２２を全面的に３
５nmの厚さで堆積する。このポリシリコン２２は，後に選択ゲートトランジスタＳＴｒ１
乃至ＳＴｒ６のゲート電極（ＧＥ）となる。なお，このポリシリコン２２の上部に不純物
をドープしたり，不純物をドープしたポリシリコンを堆積したりして，後に，ポリシリコ
ン２２と電気的に接続する金属層（選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬ）とのコン
タクト抵抗を小さくするようにしてもよい。
【００６２】
次に，図２７乃至図３０に示すように，ポリシリコン２２をパターニングし，ビット線Ｂ
Ｌ方向に分離し，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極（ＧＥ）を
形成する。この際，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極（ＧＥ）
となる部分以外においては，ポリシリコン２２及び酸化珪素膜２１を除去する。具体的に
は，選択ゲートトランジスタ領域の酸化珪素膜１５−１の上の部分に，ビット線ＢＬ方向
にスリットを有するフォトレジストを形成し，このフォトレジストをマスクとして用いて
ＲＩＥを行う。これにより，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極
（ＧＥ）を形成する。なお，このポリシリコン２２に代えて，タングステン等の金属を堆
積して，選択ゲートトランジスタＳＴｒ１乃至ＳＴｒ６のゲート電極（ＧＥ）を形成する
ようにしてもよい。
【００６３】
次に，図２７乃至図３０に示すように，層間絶縁膜２３をポリシリコン２０及びポリシリ
コン２２の間に埋め込むように３０nmの厚さで全体的に形成する。続いて，金属層を堆積
し，パターニングすることにより，ワード線ＷＬ０〜ＷＬ１５及び選択ゲート線ＳＳＬ１
，ＳＳＬ２，ＧＳＬを形成する。このパターニングの前に金属層をＣＭＰ（Chemical Mec
hanical Polishing）で平坦化してもよい。また，金属層としては，タングステン・シリ
サイド（ＷＳｉ），アルミニウム（Ａｌ），銅（Ｃｕ）等が用いられ，金属ではなく不純
物をドープしたポリシリコンを用いてもよい。具体的には，金属層をパターニングする際
には，ワード線ＷＬ０〜ＷＬ１５方向にスリットを有するフォトレジストを形成する。こ
のフォトレジストをマスクとして用いて，金属層をＲＩＥによりエッチングすることによ
り，ワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬを形成する。
さらに，このフォトレジストをマスクとして用いて，層間絶縁膜２３，酸化珪素膜１９，
窒化珪素膜１８及び酸化珪素膜１７を順に，ＲＩＥによりエッチングする。これにより，
これらの膜がワード線ＷＬ０〜ＷＬ１５方向に分離され，特に図２７に示すように，Ｐ型
ウェル１３とポリシリコン２０でなる制御ゲート（ＣＧ）との間に，酸化珪素膜１７，窒
化珪素膜１８及び酸化珪素膜１９が順に積層されてなるメモリトランジスタＭＴｒ１及び
ＭＴｒ２が形成される。また，特に図２８で示すように，Ｎ型不純物領域１６とポリシリ
コン２２でなるゲート電極（ＧＥ）との間に酸化珪素膜２１が形成されてなる選択ゲート
トランジスタＳＴｒ１乃至ＳＴｒ６が形成される。
【００６４】
次に，図３１乃至図３４に示すように，Ｐ型ウェル１３のトレンチ領域１４の側壁部分に
，メモリセルトランジスタＭＴｒ１及びＭＴｒ２と選択ゲートトランジスタＳＴｒ１〜Ｓ
Ｔｒ６のソース／ドレイン領域２５を形成する。具体的には，フォトレジストを全面的に
塗布し，メモリトランジスタＭＴｒ１及びＭＴｒ２と選択ゲートトランジスタＳＴｒ１〜
ＳＴｒ６の側壁部分にフォトレジスト開口を形成する。続いて，このフォトレジストとワ
ード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１，ＳＳＬ２及びＧＳＬとをマスクとして
用いて，半導体基板１１の垂直方向＋７°に傾きをつけて，イオン注入を斜めに行うこと
により，トレンチ領域１４の図左側部分にソース／ドレイン領域２５を形成する。次に，
半導体基板１１の垂直方向−７°に傾きをつけて，イオン注入を斜めに行うことにより，
トレンチ領域１４の図右側部分にソース／ドレイン領域２５を形成する。これらの工程に
おいては，例えば，砒素（Ａｓ）や燐（Ｐ）のＮ型不純物をイオン注入する。
【００６５】
続いて，図３１乃至図３４に示すように，層間絶縁膜２６を全面的に２００nmの厚さで堆
積した後，ビット線ＢＬ及びソース線ＳＬのコンタクト領域における層間絶縁膜２６に開
口２７を形成する。そして，ビット線ＢＬ及び共通ソース線ＳＬのコンタクト領域２８を
低抵抗化するために，図３３及び図３４に示すように，開口２７を通して，トレンチ領域
１４側壁部の両側に砒素（Ａｓ）や燐（Ｐ）のＮ型不純物を再拡散させる。
【００６６】
次に，図３乃至図６を参照する。金属層を８０nm(例えばCu)の厚さで堆積しエッチングす
ることにより，ビット線ＢＬ及びソース線ＳＬのコンタクト領域部分に形成された開口２
７に金属層をプラグ状に埋め込み，図５に示す金属層２９を形成し，且つ同金属層により
図６に示す共通ソース線ＳＬを形成する。この金属層としては，例えば，タングステン（
Ｗ）が用いられる。続いて，層間絶縁膜３０を全面的に堆積し，この層間絶縁膜３０に開
口３１を形成する。この開口３１は，ビット線のコンタクト領域２８と，ソース線のコン
タクト領域（図示せず）とに形成する。
【００６７】
次に，この層間絶縁膜３０上に，金属層を形成しパターニングすることにより，ビット線
ＢＬとソース線ＳＬ（図示省略）とを形成する。ソース線は，図示していないが，複数カ
ラム毎，例えば，６４カラム毎にビット線ＢＬと平行に形成する。最後に，全体的に保護
膜３３で覆うことにより，不揮発性半導体記憶装置を得ることができる。
【００６８】
次に，本実施形態に係る不揮発性半導体記憶装置の動作について，消去動作，読み出し動
作，書き込み動作に分けて説明する。本実施形態の不揮発性半導体記憶装置は，１本のビ
ット線ＢＬを２つのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２で共通に用いている
ので，読み出しの際と書き込みの際に，選択ゲートトランジスタＳＴ１〜ＳＴ４を用いて
ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２のいずれか一方を選択する必要がある。
【００６９】
（消去動作） 本実施形態の不揮発性半導体記憶装置は，ＮＡＮＤ型のメモリセルアレイ
を有しているので，消去動作はブロック単位で行う。１つのブロックは，ワード線ＷＬ０
〜ＷＬ１５が共通接続されたメモリセルトランジスタＭＴｒ１及びＭＴｒ２により構成さ
れる。つまり，消去動作は，１つのブロック内の複数のＮＡＮＤ型メモリセルユニットの
メモリセルトランジスタＭＴｒ１及びＭＴｒ２に対して一括に行われる。
【００７０】
消去動作においては，図３５に示すように，選択ブロックのワード線ＷＬ０〜ＷＬ１５を
接地電位にする。このとき，非選択ブロックのワード線ＷＬ０〜ＷＬ１５は，フローティ
ング状態にする。次に，２１Ｖ，３ｍｓの消去パルスをＰ型ウェル１３（バルク）に印加
する。その結果，選択ブロックでは，バルクとワード線ＷＬ０〜ＷＬ１５との間に消去電
圧２１Ｖが印加され，メモリトランジスタＭＴｒ１及びＭＴｒ２の窒化珪素膜１８中に蓄
えられていた電子がFowler-Nordheim(ＦＮ)トンネル電流により，Ｐ型ウェル１３側に抜
ける。このため，メモリセルトランジスタＭＴｒ１及びＭＴｒ２のしきい値電圧は，−３
Ｖ程度となる。
【００７１】
ＮＡＮＤ型の不揮発性半導体記憶装置では，過消去が問題とならないため，メモリセルト
ランジスタＭＴｒ１及びＭｔｒ２は，１回の消去パルスで−３Ｖ程度に深く消去される。
一方，非選択ブロックにおいては，フローティング状態のワード線ＷＬ０〜ＷＬ１５と，
２１Ｖの消去電圧が印加されるＰ型ウェル１３との容量カップリングにより，この消去パ
ルスの影響を受けない。フローティング状態のワード線ＷＬ０〜ＷＬ１５には，種々の接
合容量，配線容量があるが，ワード線ＷＬ０〜ＷＬ１５とＰ型ウェル１３との間の容量が
全容量に対して支配的に大きい。このため，非選択ブロックにおいてＦＮトンネル電流が
流れるのを防止することができる。消去ベリファイでは，選択ブロック内のすべてのメモ
リセルトランジスタＭＴｒ１及びＭＴｒ２のしきい値電圧が−１Ｖ以下になったかどうか
が，判定される。
【００７２】
（読み出し動作） 読み出し動作は，ページ単位で行われる。１ページは，１つのブロッ
クにおける１本のワード線ＷＬ０〜ＷＬ１５に接続されている範囲である。このため，読
み出し動作では，１ページ分のメモリセルトランジスタＭＴｒ１及びＭＴｒ２のうち選択
されたメモリトランジスタのセルデータが同時にページバッファのラッチ回路に転送され
，連続的に読み出される。
【００７３】
なお，ビット線ＢＬ側に選択ゲートトランジスタＳＴｒ１〜ＳＴｒ４を設けたＥＰＲＯＭ
の動作は，R. Stewartらの“A High Density EPROM Cell and Array” in Symp. VLSI Ci
rcuits Dig. Tech. Papers， pp.89-90， June 1987“に記載されている。
【００７４】
ここでは，ＮＡＮＤ型メモリセルユニットＮＤ１側を選択する例について説明すると，一
旦，ビット線ＢＬを０Ｖに設定し，選択ゲート線ＳＳＬ１を０Ｖにし，選択ゲート線ＳＳ
Ｌ２を４．５Ｖにし，選択ゲート線ＧＳＬを４．５Ｖにする。これにより，図１における
選択ゲートトランジスタＳＴｒ３がオン状態となり，選択ゲートトランジスタＳＴｒ２が
オフ状態となる。このため，ＮＡＮＤ型メモリセルユニットＮＤ１側が選択され，ＮＡＮ
Ｄ型メモリセルユニットＮＤ２側が非選択になる。これとは逆にＮＡＮＤ型メモリセルユ
ニットＮＤ２側を選択する場合には，選択ゲート線ＳＳＬ１を４．５Ｖにし，選択ゲート
線ＳＳＬ２を０Ｖにすればよい。
【００７５】
次に，選択ブロック内の選択ワード線であるＷＬｉを０Ｖにし，非選択ワード線ＷＬ０〜
ＷＬ１５（ＷＬｉを除く）をパス電圧である４．５Ｖにする。本実施形態におけるメモリ
セルトランジスタＭＴｒ１（ＭＴｒ２）の書き込み後（電荷蓄積後）のしきい値電圧は，
＋２Ｖ程度であるので，ＮＡＮＤ型メモリセルユニットＮＤ１内の非選択のメモリセルト
ランジスタＭＴｒ１は，パス・トランジスタとして働く。一方，０Ｖが印加されて選択さ
れたメモリセルトランジスタＭＴｒ１は，消去後（電荷未蓄積）の場合にのみ導通し，書
き込み後（電荷蓄積後）の場合は導通しない。このため，消去後（電荷未蓄積）の場合，
ビット線ＢＬは選択されたメモリセルトランジスタＭＴｒ１を介して共通ソース線ＳＬに
接地するパスを形成する。一方，書き込み後（電荷蓄積後）の場合，ビット線ＢＬが接地
することなく，開放状態（オープン状態）のパスを形成する。
【００７６】
なお，本実施形態においては，メモリセルトランジスタＭＴｒ１（ＭＴｒ２）における消
去後（電荷未蓄積）の状態を“１”とし，書き込み後（電荷蓄積後）の状態を“０”とす
る。但し，この“１”と“０”の関係は，逆であってもよい。
【００７７】
続いて，ビット線ＢＬに２μＡの負荷電流を印加する。消去後（電荷未蓄積）のＮＡＮＤ
型メモリセルユニットＮＤ１を読み出しているビット線ＢＬにおいては，負荷電流が共通
ソース線ＳＬに垂れ流されるので，このビット線ＢＬの電位は０．７Ｖ程度のローレベル
になる。一方，書き込み後（電荷蓄積後）のＮＡＮＤ型メモリセルユニットＮＤ１を読み
出しているビット線ＢＬにおいては，負荷電流が共通ソース線ＳＬに垂れ流されないので
，このビット線ＢＬの電位は１．８Ｖ程度のハイレベルになる。このビット線ＢＬの電位
をラッチ回路でセンスして保持する。なお，ここでは，ＮＡＮＤ型メモリセルユニットＮ
Ｄ１側を選択した際の読み出し動作の例について説明したが，ＮＡＮＤ型メモリセルユニ
ットＮＤ２側を選択した際の読み出し動作においても同様である。
【００７８】
（書き込み動作） 書き込み動作では，最初，連続的にページバッファに書き込みデータ
がロードされる。“０”は書き込みを行うセルデータであり，メモリセルトランジスタＭ
Ｔｒ１，ＭＴｒ２が電荷を蓄積することを意味する。“１”は書き込み禁止のセルデータ
であり，メモリセルトランジスタＭＴｒ１，ＭＴｒ２が電荷を蓄積しないことを意味する
。書き込み動作は，すべての“０”のセルデータが書き込まれるまで繰り返される。
【００７９】
この書き込み動作は，書き込み期間とベリファイ期間とに，大きく区分される。まず，書
き込み期間の動作を図３６に基づいて説明する。この図３６は，この書き込み動作の書き
込み期間における各信号線の電圧関係を示すタイミングチャートである。
【００８０】
ここでは，ＮＡＮＤ型メモリセルユニットＮＤ１が選択される例について説明する。図３
６に示すように，まず，時刻Ｔ１で選択ゲート線ＳＳＬ１及びＳＳＬ２を，Ｖｃｃ（＝３
．５Ｖ）にし，“０”書き込みを行うビット線ＢＬ０と，“１”書き込みを行うビット線
ＢＬ１とを，Ｖｃｃ（＝３．５Ｖ）にする。これにより，選択ゲートトランジスタＳＴｒ
１〜ＳＴｒ４がオン状態になり，すべてのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ
２のチャネル領域を予備電圧に充電する。
【００８１】
次に，時刻Ｔ２で選択ゲート線ＳＳＬ１及びＳＳＬ２をＶｓｓ（＝０Ｖ）にし，選択ゲー
トトランジスタＳＴｒ２及びＳＴｒ３をオフ状態にする。続いて，時刻Ｔ３で“０”書き
込みを行うビット線ＢＬ０を，Ｖｓｓ（＝０Ｖ）にする。次に，時刻Ｔ４で選択ゲート線
ＳＳＬ２をＶｃｃ（＝３．５Ｖ）にする。これにより，選択ゲートトランジスタＳＴｒ３
がオン状態になり，選択ゲートトランジスタＳＴ１がディプレッション型であるので，Ｎ
ＡＮＤ型メモリセルユニットＮＤ１のみが選択される。
【００８２】
次に，時刻Ｔ５で選択ワード線ＷＬｉをＶｐｇｍ（＝１８Ｖ）にし，非選択ワード線ＷＬ
０〜ＷＬ１５（ＷＬｉを除く）をＶｐａｓｓ（＝１０Ｖ）にする。これにより，“０”を
書き込むべきメモリセルトランジスタＭＴｒ１のチャネル形成領域は，ビット線ＢＬ０の
電圧（Ｖｓｓ）で接地され，メモリセルトランジスタＭＴｒ１に電荷が蓄積される。一方
，“１”を書き込むべきメモリセルトランジスタＭＴｒ１のチャネル形成領域は，ビット
線ＢＬ１の電圧（Ｖｃｃ）によりフローティングハイになり，メモリセルトランジスタＭ
Ｔｒ１には電荷は蓄積されない。つまり，消去状態が保たれる。また，選択されなかった
ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴｒ２のチャネル形成
領域もフローティングハイになり，既存の状態が保たれる。
【００８３】
この時刻Ｔ５の状態は，時刻Ｔ６まで継続し，この時刻Ｔ６で，選択ゲート線ＳＳＬ２が
Ｖｓｓ（＝０Ｖ）になり，ワード線ＷＬ０〜ＷＬ１５がＶｓｓ（＝Ｖ）になる。
【００８４】
上述した動作のうち，時刻Ｔ１〜時刻Ｔ３が（１）ビット線セットアップ時間であり，お
よそ８μｓｅｃ程度である。また，時刻Ｔ４〜時刻Ｔ６が（２）実際の書き込み時間であ
り，およそ２０μｓｅｃ程度である。
【００８５】
次に，書き込み後のベリファイ期間について説明する。この書き込みベリファイ期間は，
ワード線放電時間と実際のベリファイ時間とで構成される。ワード線放電時間は，選択さ
れたワード線ＷＬｉの高電位が放電され，次の低いベリファイ電位の入力に備えるための
時間であり，およそ４μｓｅｃ程度である。実際のベリファイ時間は，書き込みをしたメ
モリセルトランジスタＭＴｒ１又はＭＴｒ２のしきい値電圧が目標値以上に書き込まれた
か，つまり，窒化珪素膜１８に電荷が蓄積されたかどうかをチェックする時間である。
【００８６】
この書き込み後のベリファイ期間においては，必要十分に書き込みが行われたメモリセル
トランジスタＭＴｒ１又はＭＴｒ２，つまり，必要十分なまでに窒化珪素膜１８に電荷が
蓄積されたメモリセルトランジスタＭＴｒ１又はＭＴｒ２については，過書き込みを防止
する必要がある。このため，ページバッファにあるセルデータのラッチ回路が保持するデ
ータを，必要十分に書き込まれたメモリセルトランジスタＭＴｒ１又はＭＴｒ２について
は，“０”から“１”に変更する。これにより，書き込みが不十分なメモリセルトランジ
スタＭＴｒ１又はＭＴｒ２について再度書き込みを行うことになった場合に，すでに必要
十分な値になっているメモリセルトランジスタＭＴｒ１又はＭＴｒ２のしきい値電圧が，
さらに上昇してしまうのを防止する。
【００８７】
ベリファイ動作時のバイアス条件は，上述した読み出し動作とほぼ同等であるが，ページ
バッファのラッチ回路にはセルデータが保持され，選択したワード線ＷＬｉに０．７Ｖが
印加されることが異なる。この条件の下で，書き込みしたメモリセルトランジスタＭＴｒ
１又はＭＴｒ２のしきい値電圧が０．７Ｖを越えた時，すなわち，必要十分に書き込まれ
た時に，ページバッファのラッチ回路のデータを“０”から“１”に切り替える。書き込
み用のセルデータとして“１”がロードされたラッチ回路については，ベリファイ動作で
はラッチ回路のデータは“０”から“１”に変化するのみであるので，影響を受けない。
【００８８】
上述した書き込み期間とベリファイ期間とからなる書き込み動作は，ページバッファのラ
ッチ回路のデータがすべて“１”になるまで，又は，１０サイクルの最大書き込み時間に
達するまで繰り返される。
【００８９】
なお，上述した図３６の書き込み動作では，ビット線ＢＬ側からＮＡＮＤ型メモリセルユ
ニットＮＤ１又はＮＤ２のチャネル形成領域に予備電圧を充電したが，図３７に示すよう
に共通ソース線ＳＬ側から予備電圧を充電するようにしてもよい。この場合，時刻Ｔ１１
〜Ｔ１２の間，選択ゲート線ＧＳＬがＶｃｃ（＝３．５Ｖ）になり，選択ゲートトランジ
スタＳＴｒ５及びＳＴｒ６がオン状態となる。また，この間，選択ゲート線ＳＳＬ１及び
ＳＳＬ２はＶｓｓ（＝０Ｖ）を維持するので，選択ゲートトランジスタＳＴｒ１〜ＳＴｒ
４はオフ状態となる。このため，メモリセルトランジスタＭＴｒ１又はＭＴｒ２のチャネ
ル形成領域に共通ソース線ＳＬから予備電圧が供給され，充電される。
【００９０】
次に，書き込み動作における選択セルのチャネルに供給する書き込み禁止電圧のバイアス
条件について説明する。上述したように，図１におけるＮＡＮＤ型メモリセルユニットＮ
Ｄ１が選択されたとすると，ビット線ＢＬ側の選択ゲートトランジスタＳＴｒ１及びＳＴ
ｒ３は導通状態となり，ソース線ＳＬ側の選択ゲートトランジスタＳＴｒ５は非導通状態
となり，データを書き込むメモリセルトランジスタＭＴｒ１を有するビット線ＢＬ０は０
Ｖとなり，データの書き込み禁止のメモリセルトランジスタＭＴｒ１を有するビット線Ｂ
Ｌ１はＶｃｃ（＝３．５V）となる。
【００９１】
データを書き込むメモリセルトランジスタＭＴｒ１を有するビット線ＢＬ０は０Ｖとなる
ので，そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは接地電位となる。データの
書き込み禁止のメモリセルトランジスタＭＴｒ１を有するビット線ＢＬ１はＶｃｃ（＝３
．５V）となるので，そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは予備充電さ
れる。選択されたワード線ＷＬｉに書き込み電圧Ｖｐｇｍが入力され，選択されなかった
ワード線ＷＬ０〜ＷＬ１５（ＷＬｉを除く）にパス電圧Ｖｐａｓｓ（＝１０Ｖ）が入力さ
れると，ワード線ＷＬ０〜ＷＬ１５，酸化珪素膜／窒化珪素膜／酸化珪素膜，チャネル，
Ｐ型ウェル，それぞれを介した直列容量の結合により，チャネル容量は自動的に昇圧され
る。このように，選択されたブロック内の書き込み禁止のＮＡＮＤ型メモリセルユニット
ＮＤ１のチャネル電位は，ワード線とチャネルとの容量結合によって決定される。したが
って，書き込み禁止電位を十分に高くするためには，チャネルの初期充電を十分に行うこ
と，及びワード線ＷＬ０〜ＷＬ１５のチャネル間の容量カップリング比を大きくすること
が重要となる。
【００９２】
ワード線ＷＬ０〜ＷＬ１５間のカップリング比Ｂは，以下のように算出される。
【００９３】
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで，Ｃｏｘはワード線ＷＬ０〜ＷＬ１５とチャネルとの間のゲート容量の総和であり
，ＣｊはメモリセルトランジスタＭＴｒ１のソースとドレインの接合容量の総和である。
また，ＮＡＮＤ型メモリセルユニットＮＤ１のチャネル容量とは，これらゲート容量の総
和Ｃｏｘと，接合容量の総和Ｃｊの合計となる。さらに，その他の容量である，選択ゲー
トトランジスタＳＴｒ１，ＳＴｒ３，ＳＴｒ５におけるソースのオーバラップ容量や，ビ
ット線ＢＬとソース線ＳＬ及びドレインとの容量等は，全チャネル容量に比べて非常に小
さいため，ここでは無視している。
【００９４】
以上説明したとおり，本実施形態の不揮発性半導体記憶装置によると，半導体基板に形成
したトレンチ領域に２つのメモリトランジスタ及び選択ゲートトランジスタを三次元的に
形成し，１本のビット線ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を
形成することができ，不揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本
実施形態の不揮発性半導体記憶装置によると，従来の不揮発性半導体記憶装置のような浮
遊ゲート（Floating Gate）を有していないので，不揮発性半導体記憶装置のサイズの縮
小化を実現できるだけでは無く，従来問題であった浮遊ゲート同士間のカップリングの影
響を受けることが無く，また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，
本実施形態の不揮発性半導体記憶装置は，従来のＣＭＯＳプロセスを適用することができ
，従来の不揮発性半導体記憶装置で必要であったプロセスよりも簡易なプロセスで高性能
な不揮発性記憶装置を実現することができる。さらに，本実施形態の不揮発性半導体記憶
装置は，メモリトランジスタが浮遊ゲートを有していないので，不揮発性半導体記憶素子
を劣化させる主要な原因である「ストレス誘起リーク電流（Stress-Induced Leakage Cur
rent : SILC）」を抑制することができ，またDrain−Turn−Onを抑制することができる。
【実施例１】
【００９５】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，メモリトランジスタだけではなく，選択ゲートトラン
ジスタにおいてもＳＯＮＯＳ構造を有するトランジスタを採用している。なお，上述の実
施形態で説明した本発明の不揮発性半導体記憶装置と同様の構成要素については，同じ符
号を付しており，ここでは改めて説明しない場合がある。
【００９６】
図３８を参照する。図３８には，本実施例に係る不揮発性半導体記憶装置の等価回路が示
されている。以下，図３８に基づいて，本実施例に係る不揮発性半導体記憶装置のメモリ
セルアレイの接続関係について説明する。
【００９７】
図３８に示すように，本実施例に係る不揮発性半導体記憶装置においては，１本のビット
線ＢＬに対して，２つのＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２が設けられてい
る。ＮＡＮＤ型メモリセルユニットＮＤ１は，選択ゲートメモリトランジスタＳＭＴｒ１
及びＳＭＴｒ３と，３２個のメモリセルトランジスタＭＴｒ１と，選択ゲートメモリトラ
ンジスタＳＭＴｒ５とを直列的に接続することにより構成されている。同様に，ＮＡＮＤ
型メモリセルユニットＮＤ２は，選択ゲートメモリトランジスタＳＴｒ２及びＳＴｒ４と
，３２個のメモリセルトランジスタＭＴｒ１と，選択ゲートメモリトランジスタＳＭＴｒ
６とを直列的に接続することにより構成されている。選択ゲートメモリトランジスタのう
ち，ＮＡＮＤ型メモリセルユニットＮＤ１に接続されている選択ゲートメモリトランジス
タＳＭＴｒ１のチャネル形成領域には，Ｎ型不純物が注入されている。
【００９８】
このように，本実施例に係る不揮発性半導体記憶装置は，メモリセルトランジスタだけで
はなく，選択ゲートトランジスタもメモリトランジスタによって構成されている。なお，
本実施例においては，ＮＡＮＤ型メモリセルユニットＮＤ１を構成するメモリセルトラン
ジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構成するメモリセルトランジ
スタＭＴｒ２の数は，それぞれ３２個としたが，１６個又は６４個等としてもよく，これ
に限定されるわけではない。
【００９９】
選択ゲートメモリトランジスタＳＭＴｒ１及びＳＭＴｒ２のドレイン側は，ビット線ＢＬ
に共通に接続されている。また，選択ゲートメモリトランジスタＳＭＴｒ５及びＳＭＴｒ
６のソース側は，共通ソース線ＳＬに接続されている。
【０１００】
各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートメモリトランジスタＳＭＴ
ｒ１及びＳＭＴｒ２のゲート電極は共通に接続され，選択ゲート線ＳＳＬ１に接続されて
いる。各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２の選択ゲートメモリトランジスタ
ＳＭＴｒ３及びＳＭＴｒ４のゲート電極は共通に接続され，選択ゲート線ＳＳＬ２に接続
されている。各ＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２におけるメモリセルトラン
ジスタＭＴｒ１及びＭＴｒ２の制御ゲート（ＣＧ）は，それぞれ共通に接続され，それぞ
れ対応するワード線ＷＬ０〜ＷＬ３１に接続されている。各ＮＡＮＤ型メモリセルユニッ
トＮＤ１，ＮＤ２の選択ゲートメモリトランジスタＳＭＴｒ５及びＳＭＴｒ６のゲート電
極は共通に接続され，選択ゲート線ＧＳＬに接続されている。
【０１０１】
選択ゲートメモリトランジスタＳＭＴｒ１，ＳＭＴｒ２，ＳＭＴｒ３及びＳＭＴｒ４によ
り本実施例におけるビット線側スイッチ部が構成され，このビット線側スイッチ部により
２個１組のＮＡＮＤ型メモリセルユニットＮＤ１，ＮＤ２のうちの一方のＮＡＮＤ型メモ
リセルユニットが選択される。また，選択ゲートメモリトランジスタＳＭＴｒ５及びＳＭ
Ｔｒ６により本実施例におけるソース線側スイッチ部が構成される。
【０１０２】
本実施例の不揮発性半導体記憶装置においては，図３８に示すようなＮＡＮＤ型メモリセ
ルユニットＮＤ１及びＮＤ２が複数アレイ状に配列されて１つのメモリセルアレイを構成
している。
【０１０３】
次に，図３９乃至図４３に基づいて，本実施例に係る不揮発性半導体記憶装置のＮＡＮＤ
型メモリセルアレイの構造を説明する。
【０１０４】
図３９は，本実施例に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図３９においては，図２と同様，説明の便宜上，不透明な構成要素についても，下部の
構成要素を説明するために一部透明にして示している。図４０（ａ）は，図３９における
ワード線部分の上面を模式的に示す図であり，図４０（ｂ）はそのＡ−Ａ’線の断面図で
ある。図４１（ａ）は，図３９における選択ワード線部分の上面を模式的に示す図であり
，図４１（ｂ）はそのＢ−Ｂ’線の断面図である。図４２（ａ）は，図３９におけるビッ
ト線コンタクト部分の上面を模式的に示す図であり，図４２（ｂ）はそのＣ−Ｃ’線の断
面図である。図４３（ａ）は，図３９における共通ソース線ＳＬンタクト部分の上面を模
式的に示す図であり，図４３（ｂ）はそのＤ−Ｄ’線の断面図である。
【０１０５】
図３９乃至図４３に示すように，１つのトレンチ領域１４の側壁の両側には，ＮＡＮＤ型
メモリセルユニットＮＤ１及びＮＤ２がそれぞれ形成されている。特に図３９，図４０及
び図４１に示すように，このＮＡＮＤ型メモリセルユニットＮＤ１のメモリセルトランジ
スタＭＴｒ１と，ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴｒ
２とは，１つのトレンチ領域１４において向かい合う形で形成されている。また，ＮＡＮ
Ｄ型メモリセルユニットＮＤ１の選択ゲートメモリトランジスタＳＭＴｒ１と，ＮＡＮＤ
型メモリセルユニットＮＤ２の選択ゲートメモリトランジスタＳＭＴｒ２とは，１つのト
レンチ領域１４において向かい合う形で形成されている。また，ＮＡＮＤ型メモリセルユ
ニットＮＤ１の選択ゲートメモリトランジスタＳＭＴｒ３と，ＮＡＮＤ型メモリセルユニ
ットＮＤ２の選択ゲートメモリトランジスタＳＭＴｒ４とは，１つのトレンチ領域１４に
おいて向かい合う形で形成されている。さらに，ＮＡＮＤ型メモリセルユニットＮＤ１の
選択ゲートメモリトランジスタＳＭＴｒ５と，ＮＡＮＤ型メモリセルユニットＮＤ２の選
択ゲートメモリトランジスタＳＭＴｒ６とは，１つのトレンチ領域１４において向かい合
う形で形成されている。選択ゲートメモリトランジスタのうち，ＮＡＮＤ型メモリセルユ
ニットＮＤ１に接続されている選択ゲートメモリトランジスタＳＭＴｒ１のチャネル形成
領域には，Ｎ型不純物が注入されており，Ｎ型不純物領域１６が形成されている。このＮ
型不純物領域１６は，上述の実施形態の不揮発性半導体記憶装置の製造と同様，トレンチ
領域１４を形成した後，不純物を斜めイオン注入することにより形成してもよいし，トレ
ンチ領域１４を形成する前にイオン注入又は熱拡散によって形成しておいてもよい。
【０１０６】
対向して形成されたメモリセルトランジスタＭＴｒ１及びＭＴｒ２並びに選択ゲートメモ
リトランジスタＳＭＴｒ１〜ＳＭＴｒ６は，それぞれ，Ｐ型ウェル１３に形成したトレン
チ領域１４の側壁に形成された酸化珪素膜１７と，窒化珪素膜１８と及び酸化珪素膜１９
を有している。また，メモリセルトランジスタＭＴｒ１及びＭＴｒ２，ゲートメモリトラ
ンジスタＳＭＴｒ１及びＳＭＴｒ２，ゲートメモリトランジスタＳＭＴｒ３及びＳＭＴｒ
４，並びにゲートメモリトランジスタＳＭＴｒ５及びＳＭＴｒ６は，それぞれ，共通の制
御ゲート（ＣＧ）を１つ有している。本実施例においては，制御ゲート（ＣＧ）は，ポリ
シリコン２０によって形成されている。本実施例の不揮発性半導体記憶装置においては，
制御ゲート（ＣＧ）２０にポリシリコンのような高抵抗材料を用いても，制御ゲート（Ｃ
Ｇ）２０と接続するワード線ＷＬ及び選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬに金属系
の低抵抗材料（アルミニウム（Ａｌ），銅（Ｃｕ），タングステン・シリサイド（ＷＳｉ
）等）を用いればよく，制御ゲート（ＣＧ）とワード線ＷＬと選択ゲート線ＳＳＬ１，Ｓ
ＳＬ２，ＧＳＬとを別々に形成することができる。なお，制御ゲート（ＣＧ）２０とワー
ド線ＷＬ及び選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬとのコンタクト抵抗を小さくする
ために，制御ゲート（ＣＧ）２０の上部は，不純物をドープして低抵抗化させておくとよ
い。
【０１０７】
以上説明したとおり，本実施例においては，対向して形成された２つのメモリセルトラン
ジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜１
８，酸化珪素膜１９及びポリシリコン２０によって構成されており，電荷蓄積層が酸化珪
素膜１７，窒化珪素膜１８及び酸化珪素膜１９の積層構造によって形成された「ＳＯＮＯ
Ｓ」構造を有している。本実施例のメモリセルトランジスタＭＴｒ１及びＭＴｒ２におい
ては，窒化珪素膜１８中に離散分布したＳｉＮトラップに電荷が保持される。
【０１０８】
なお，その他の構成及び製造プロセスについては，上述の実施形態及び図１乃至図３４で
説明した本発明の不揮発性半導体記憶装置と同様であるので，ここでは説明を省略する。
【０１０９】
次に，本実施例に係る不揮発性半導体記憶装置の動作については，図４４を参照する。本
実施例の不揮発性半導体記憶装置は，書き込み動作を行う際，メモリセルトランジスタＭ
Ｔｒ１及びＭＴｒ２並びに選択ゲートメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ６の全て
を一旦消去状態とする。メモリセルトランジスタＭＴｒ１及びＭＴｒ２並びに選択ゲート
メモリトランジスタＳＭＴｒ１〜ＳＭＴｒ６の全てを一旦消去状態とすると，それらのし
きい値電圧はそれぞれ負の値となり，選択ゲートメモリトランジスタＳＭＴｒ１を除いた
全てのメモリトランジスタのしきい値は−３Ｖ程度となり，チャネル形成領域にＮ型不純
物領域が形成されている選択ゲートメモリトランジスタＳＭＴｒ１のしきい値は−５Ｖ程
度となる。このように，選択ゲートメモリトランジスタＳＭＴｒ１のしきい値だけが他の
メモリトランジスタよりも小さい状態とする。
【０１１０】
なお，本実施例の不揮発性半導体記憶装置においては，データの書き込み後にビット毎ベ
リファイ動作を行う必要がない。
【０１１１】
このように選択ゲートトランジスタ（ＳＭＴｒ１〜ＳＭＴｒ６）もメモリトランジスタに
よって構成する場合には，予め，選択ゲートトランジスタに所定のデータ書き込みを行わ
なければならない。その方法は以下のとおり行う。すなわち，予め，ＳＭＴｒ１に相当す
る部分には十分な量の不純物を注入しておき，しきい値を下げておく。
【０１１２】
まず，ビット線ＢＬとソース線ＳＬに０Ｖを印加し，ＧＳＬ線に高電圧を印加すると，Ｓ
ＭＴｒ５及びＳＭＴｒ６が同時にＥ型となる。しきい値の調整にはベリファイ動作が必要
であることは前述したとおりである。
【０１１３】
続いて，選択ゲートトランジスタＳＭＴｒ１，ＳＭＴｒ２に対して同時に書き込み動作を
行う。その方法は，ビット線に０Ｖを印加し，ＳＳＬ１に一定の高電圧を印加することに
より行う。ＳＭＴｒ１とＳＭＴｒ２のしきい値が同時に上昇するが，ｄｅｆａｕｌｔの状
態でしきい値に大きな差があるため，ＳＭＴｒ２がＥ型化してもＳＭＴｒ１はＤ型のまま
である。
【０１１４】
次いで，ビット線ＢＬとＧＳＬとＳＳＬ１にそれぞれ０Ｖを印加した状態で，ＳＳＬ２に
高電圧パルスを印加する。すると，ＳＭＴｒ４のチャネル領域はＳＳＬ２線との容量カッ
プリングにより高電圧になり，したがってＳＭＴｒ４のセルに対する書き込みは禁止され
る。一方で，ＳＭＴｒ３のチャネル領域はビット線ＢＬと同じ０Ｖとされるので，ＳＭＴ
ｒ３には書き込みがなされる。この結果，ＳＭＴｒ３はＥ型化し，ＳＭＴｒ４はＤ型のま
まである。このようにして，図１と同様のしきい値を持った選択ゲートトランジスタを得
ることができる。
【０１１５】
なお，ブロック消去動作が行われると，これらデータは全て消去されてしまい，選択ゲー
トトランジスタ（ＳＭＴｒ１〜ＳＭＴｒ６）はすべてＤ型（ＳＭＴｒ１はより深いＤ型）
になってしまうので，当該ブロックに対する書き込みの前に上記の動作を繰り返す必要が
ある。
【０１１６】
以上説明したとおり，本実施例の不揮発性半導体記憶装置によると，半導体基板に形成し
たトレンチ領域に２つのメモリトランジスタ及び選択ゲートトランジスタを三次元的に形
成し，１本のビット線ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形
成することができ，不揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実
施例の不揮発性半導体記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲ
ートを有していないので，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけで
は無く，従来問題であった浮遊ゲート同士間のカップリングの影響を受けることが無く，
また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，本実施例の不揮発性半導
体記憶装置は，従来のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記
憶装置で必要であったプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現
することができる。さらに，本実施例の不揮発性半導体記憶装置は，メモリトランジスタ
が浮遊ゲートを有していないので，不揮発性半導体記憶素子を劣化させる主要な原因であ
るストレス誘起リーク電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制
することができる。さらに，本実施例の不揮発性半導体記憶装置は，メモリセルトランジ
スタだけではなく，選択ゲートトランジスタにもメモリトランジスタを用いることによっ
て，メモリセルトランジスタと選択ゲートトランジスタとを同一プロセスで作製すること
ができ，またデータ書き込み後のビット毎ベリファイ動作を無くすことができる。
【実施例２】
【０１１７】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，上述の実施形態及び図１乃至３７で説明した本発明の
不揮発性半導体記憶装置において，メモリトランジスタの制御ゲート（ＣＧ）が金属であ
る，所謂「ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）」構造を有している。な
お，上述の実施例１で説明した本発明の不揮発性半導体記憶装置と同様の構成要素につい
ては，同じ符号を付しており，ここでは改めて説明しない場合がある。
【０１１８】
なお，本実施例においては，本実施例の不揮発性半導体記憶装置の等価回路は，上述の実
施形態の図１に示す本発明の不揮発性半導体記憶装置と同様であるので，ここでは説明を
省略する。本実施例の不揮発性半導体記憶装置は，図１に示すとおり，ＮＡＮＤ型メモリ
セルユニットＮＤ１及びＮＡＮＤ型メモリセルユニットＮＤ２を有している。本実施例の
不揮発性半導体記憶装置は，図１に示すようなＮＡＮＤ型メモリセルユニットＮＤ１，Ｎ
Ｄ２が複数アレイ状に配列されて１つのメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ
）を構成している。なお，本実施例においては，ＮＡＮＤ型メモリセルユニットＮＤ１を
構成するメモリセルトランジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構
成するメモリセルトランジスタＭＴｒ２の数は，図３８に示すとおり，それぞれ１６個と
したが，これに限定されるわけではない。例えば，ＮＡＮＤ型メモリセルユニットＮＤ１
を構成するメモリセルトランジスタＭＴｒ１及びメモリセルトランジスタＭＴｒ２の数を
，それぞれ３２個又は６４個等としてもよい。
【０１１９】
次に，図４５乃至図４６に基づいて，本実施例に係る不揮発性半導体記憶装置のＮＡＮＤ
型メモリセルアレイの構造を説明する。
【０１２０】
図４５は，本実施例に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図４５においては，説明の便宜上，不透明な構成要素についても，下部の構成要素を説
明するために一部透明にして示している。図４６（ａ）は，本実施例の不揮発性半導体記
憶装置におけるワード線部分の上面を模式的に示す図であり，図４６（ｂ）はそのＡ−Ａ
’線の断面図である。なお，本実施例の不揮発性半導体記憶装置は，メモリセルトランジ
スタＭＴｒ１及びＭＴｒ２以外の部分については，上述の実施形態及び図１乃至３７で説
明したものと同様の構成を有しているので，ここでは説明を省略する。
【０１２１】
図４５及び図４６に示すように，本実施例の不揮発性半導体記憶装置のＮＡＮＤ型メモリ
セルアレイは，１つのトレンチ領域１４の側壁の両側にＮＡＮＤ型メモリセルユニットＮ
Ｄ１及びＮＤ２がそれぞれ形成されている。
【０１２２】
図４５及び図４６に示すように，本実施例の不揮発性半導体記憶装置においては，対向し
て形成された２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウ
ェル１３に形成したトレンチ領域１４の側壁に形成された酸化珪素膜１７と，窒化珪素膜
１８と及び酸化珪素膜１９を有している。また，これら対向して形成された２つのメモリ
セルトランジスタＭＴｒ１及びＭＴｒ２は，金属層からなる共通の制御ゲート（ＣＧ）４
０を１つ有している。本実施例においては，制御ゲート（ＣＧ）４０には，タングステン
（W）を用いたが，他の金属（アルミニウム（Ａｌ），銅（Ｃｕ）等）を用いてもよい。
なお，本実施例においては，金属層でなる制御ゲート（ＣＧ）４０がワード線（ＷＬ０〜
ＷＬ１５）と直接接触するようにしたが，金属層でなる制御ゲート（ＣＧ）４０とワード
線（ＷＬ０〜ＷＬ１５）との間に，別の膜（例えば，不純物がドープされたポリシリコン
等）を介して，制御ゲート（ＣＧ）４０とワード線ＷＬ０〜ＷＬ１５とを電気的に接続す
るようにしてもよい。
【０１２３】
このように，本実施例においては，対向して形成された２つのメモリセルトランジスタＭ
Ｔｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜１８，酸化
珪素膜１９及び金属層４０によって構成されており，電荷蓄積層が酸化珪素膜１７，窒化
珪素膜１８及び酸化珪素膜の積層構造によって形成された「ＭＯＮＯＳ」構造を有してい
る。本実施例のメモリセルトランジスタＭＴｒ１及びＭＴｒ２においては，窒化珪素膜１
８中に離散分布したＳｉＮトラップに電荷が保持される。
【０１２４】
なお，その他の構成については，上述の実施形態で説明した本発明の不揮発性半導体記憶
装置と同様であるので，ここでは説明を省略する。
【０１２５】
本実施例の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つ
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線
ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形成することができ，不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実施例の不揮発性半導体
記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（ＣＧ
）のアスペクト比を小さくできる。また，本実施例の不揮発性半導体記憶装置は，従来の
ＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であった
プロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。さ
らに，本実施例の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有して
いないので，不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リーク
電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制することができる。
【実施例３】
【０１２６】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，上述の実施例１で説明した本発明の不揮発性半導体記
憶装置において，メモリトランジスタの制御ゲート（ＣＧ）が金属であるＭＯＮＯＳ構造
を有している。なお，上述の実施例１及び図３８乃至図４３で説明した本発明の不揮発性
半導体記憶装置と同様の構成要素については，同じ符号を付しており，ここでは改めて説
明しない場合がある。
【０１２７】
なお，本実施例においては，本実施例の不揮発性半導体記憶装置の等価回路は，実施例１
の図３８に示す本発明の不揮発性半導体記憶装置と同様であるので，ここでは説明を省略
する。本実施例の不揮発性半導体記憶装置は，図３８に示すとおり，ＮＡＮＤ型メモリセ
ルユニットＮＤ１及びＮＡＮＤ型メモリセルユニットＮＤ２を有している。本実施例の不
揮発性半導体記憶装置は，図３８に示すようなＮＡＮＤ型メモリセルユニットＮＤ１，Ｎ
Ｄ２が複数アレイ状に配列されて１つのメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ
）を構成している。なお，本実施例においては，ＮＡＮＤ型メモリセルユニットＮＤ１を
構成するメモリセルトランジスタＭＴｒ１及びＮＡＮＤ型メモリセルユニットＮＤ２を構
成するメモリセルトランジスタＭＴｒ２の数は，図３８に示すとおり，それぞれ３２個と
したが，これに限定されるわけではない。例えば，ＮＡＮＤ型メモリセルユニットＮＤ１
を構成するメモリセルトランジスタＭＴｒ１及びメモリセルトランジスタＭＴｒ２の数を
，それぞれ１６個又は６４個等としてもよい。
【０１２８】
次に，図４７乃至図４９に基づいて，本実施例に係る不揮発性半導体記憶装置のＮＡＮＤ
型メモリセルアレイの構造を説明する。
【０１２９】
図４７は，本実施例に係るＮＡＮＤ型メモリセルアレイの上面を模式的に表した図である
。図４７においては，説明の便宜上，不透明な構成要素についても，下部の構成要素を説
明するために一部透明にして示している。図４８（ａ）は，本実施例の不揮発性半導体記
憶装置におけるワード線部分の上面を模式的に示す図であり，図４８（ｂ）はそのＡ−Ａ
’線の断面図である。図４９（ａ）は，本実施例の不揮発性半導体記憶装置における選択
ワード線部分の上面を模式的に示す図であり，図４９（ｂ）はそのＢ−Ｂ’線の断面図で
ある。なお，その他の構成は，実施例１及び図３８乃至図４３で説明した構成と同様であ
るので，ここでは説明を省略する。
【０１３０】
図４７乃至図４９に示すように，本実施例の不揮発性半導体記憶装置のＮＡＮＤ型メモリ
セルアレイは，上述の実施例１で説明した本発明の不揮発性半導体記憶装置と同様，１つ
のトレンチ領域１４の側壁の両側には，ＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２
がそれぞれ形成されている。
【０１３１】
図４７乃至図４９に示すように，本実施例の不揮発性半導体記憶装置においては，メモリ
セルトランジスタ（ＭＴｒ１及びＭＴｒ２）だけではなく，選択ゲートトランジスタ（Ｓ
ＭＴｒ１〜ＳＭＴｒ６）もメモリトランジスタによって構成されている。対向して形成さ
れた２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は，それぞれ，Ｐ型ウェル１３
に形成したトレンチ領域１４の側壁に形成された酸化珪素膜１７と，窒化珪素膜１８と及
び酸化珪素膜１９を有している。また，これら対向して形成された２つのメモリセルトラ
ンジスタＭＴｒ１及びＭＴｒ２並びに選択ゲートメモリトランジスタＳＭＴｒ１〜ＳＭＴ
ｒ６は，金属層からなる共通の制御ゲート（ＣＧ）４０を１つ有している。おり，本実施
例においては，制御ゲート（ＣＧ）４０には，タングステン（W）を用いたが，他の金属
（アルミニウム（Ａｌ），銅（Ｃｕ）等を用いてもよい。なお，本実施例においては，金
属層４０でなる制御ゲート（ＣＧ）がワード線（ＷＬ０〜ＷＬ１５）又は選択ゲート線Ｓ
ＳＬ１，ＳＳＬ２と直接接触するようにしたが，金属層でなる制御ゲート（ＣＧ）４０と
ワード線（ＷＬ０〜ＷＬ１５）又は選択ゲート線ＳＳＬ１，ＳＳＬ２との間に，別の膜（
例えば，不純物がドープされたポリシリコン等）を介して，制御ゲート（ＣＧ）４０とワ
ード線ＷＬ０〜ＷＬ１５又は選択ゲート線ＳＳＬ１，ＳＳＬ２とを電気的に接続するよう
にしてもよい。
【０１３２】
以上説明したとおり，本実施例においては，対向して形成された２つのメモリセルトラン
ジスタＭＴｒ１及びＭＴｒ２並びに選択ゲートメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ
６は，それぞれ，Ｐ型ウェル，酸化珪素膜１７，窒化珪素膜１８，酸化珪素膜１９及び金
属層４０によって構成されており，電荷蓄積層が酸化珪素膜１７，窒化珪素膜１８及び酸
化珪素膜１９の積層構造によって形成されたＭＯＮＯＳ構造を有している。本実施例のメ
モリセルトランジスタＭＴｒ１及びＭＴｒ２においては，窒化珪素膜１８中に離散分布し
たＳｉＮトラップに電荷が保持される。
【０１３３】
なお，その他の構成については，上述の実施例１で説明した本発明の不揮発性半導体記憶
装置と同様であるので，ここでは説明を省略する。
【０１３４】
本実施例の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つ
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線
ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形成することができ，不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実施例の不揮発性半導体
記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（ＣＧ
）のアスペクト比を小さくできる。また，本実施例の不揮発性半導体記憶装置は，従来の
ＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であった
プロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。さ
らに，本実施例の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有して
いないので，不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リーク
電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制することができる。
【実施例４】
【０１３５】
本実施例においては，本発明の不揮発性半導体記憶装置の別の例について説明する。本実
施例の不揮発性半導体記憶装置は，上述の実施形態及び図１乃至３７で説明した本発明の
不揮発性半導体記憶装置において，メモリトランジスタＭＴｒ１及びＭＴｒ２の窒化珪素
膜１８の替わりに，金属，シリコン，その他の導電性物質のナノ結晶を含む絶縁層を用い
ている。なお，上述の実施形態及び図１乃至３７で説明した本発明の不揮発性半導体記憶
装置と同様の構成要素については，同じ符号を付しており，ここでは改めて説明しない場
合がある。
【０１３６】
図５０及び図５１を参照する。図５０（ａ）は，本実施例の不揮発性半導体記憶装置にお
けるワード線部分の上面を模式的に示す図であり，図５０（ｂ）はそのＡ−Ａ’線の断面
図である。また図５１は，図５０のメモリセルトランジスタＭＴｒ１及びＭＴｒ２の部分
を拡大して示した図である。図５０及び図５１に示すように，本実施例においては，１つ
のトレンチに対向して形成された２つのメモリセルトランジスタＭＴｒ１及びＭＴｒ２は
，それぞれ，Ｐ型ウェル，酸化珪素膜１７，ナノ結晶膜５０，酸化珪素膜１９及びポリシ
リコン２０によって構成されている。本実施例においては，ナノ結晶膜５０には，シリコ
ンのナノ結晶５０−１を含む酸化珪素膜を用いた。本実施例のメモリセルトランジスタＭ
Ｔｒ１及びＭＴｒ２においては，このナノ結晶膜５０−１中に離散分布したシリコンのナ
ノ結晶に電荷が保持される。
【０１３７】
なお，本実施例においては，シリコンのナノ結晶５０−１を含む酸化珪素膜でなるナノ結
晶膜５０を用いたが，コバルト（Ｃｏ），タングステン（W），銀（Ag），金（Au），白
金（Pt）等の金属のナノ結晶又はその他の導電性物質のナノ結晶を用いてもよい。なお，
ナノ結晶は，「メタル・ナノ・ドット」や「ナノクリスタル」とも言う。
【０１３８】
また，本実施例においては，メモリセルトランジスタＭＴｒ１及びＭＴｒ２おいては，酸
化珪素膜１７，ナノ結晶膜５０及び酸化珪素膜１９の三層構造を採用したが，これらの三
層を連続的に形成し，シリコン，金属その他導電性物質のナノ結晶を含有する酸化珪素膜
等の絶縁膜の一層構造としてもよい。
【０１３９】
また，制御ゲート（ＣＧ）をタングステン等の金属で形成する場合は，酸化珪素膜１９と
制御ゲートの間に，窒化タングステン（ＷＮｘ）のような膜を形成しても良い。
【０１４０】
また，本実施例のナノ結晶膜５０を選択ゲートトランジスタにも採用するようにしてもよ
い。つまり，実施例１及び図３９乃至図４３で説明した本発明の不揮発性半導体記憶装置
において，窒化珪素膜１８を本実施例のナノ結晶膜５０に置き換えてもよい。
【０１４１】
本実施例の不揮発性半導体記憶装置によると，半導体基板に形成したトレンチ領域に２つ
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し，１本のビット線
ピッチ２ＦにＮＡＮＤ型メモリセルユニットＮＤ１及びＮＤ２を形成することができ，不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また，本実施例の不揮発性半導体
記憶装置によると，従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で，不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く，従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く，また制御ゲート（ＣＧ
）のアスペクト比を小さくできる。また，本実施形態の不揮発性半導体記憶装置は，従来
のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であっ
たプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
さらに，本実施形態の不揮発性半導体記憶装置は，メモリトランジスタが浮遊ゲートを有
していないので，不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リ
ーク電流（SILC）を抑制することができ，またDrain−Turn−Onを抑制することができる
。
【０１４２】
また，以上の実施形態及び実施例１ないし４に共通して，周辺回路におけるヒューズ等を
不揮発性半導体素子で作製する場合は，そのヒューズをトレンチ内に形成した上記ＮＡＮ
Ｄセルと同様の構造とすることができる。溝の長さは，ＮＡＮＤセルと比較して短くし，
場合によっては１ビット分の幅の溝内に１ビットのＭＯＮＯＳ構造のセルを形成してもか
まわない。特に周辺回路が複雑化し，ヒューズが多数必要になる場合には，上記した構造
は周辺回路の小面積化に寄与する。
【実施例５】
【０１４３】
本実施例においては，図５２及び図５３を参照しながら，本発明の不揮発性半導体記憶装
置の別の例について説明する。
【０１４４】
図５２には，本実施例の不揮発性半導体記憶装置の等価回路が示されている。本実施例に
係る不揮発性半導体記憶装置においては，１本のビット線ＢＬに対して，選択ゲートトラ
ンジスタＳＴｒ７と，２個のメモリセルトランジスタＭＴｒ３と，選択ゲートトランジス
タＳＴｒ８とを直列的に接続することにより構成されている。なお，本実施例では，１本
のビット線に接続されているメモリセルトランジスタＭＴｒ３の数は２個としたが，これ
に限定されるわけではない。
【０１４５】
次に，図５３を参照する。図５３（ａ）は，本実施例の不揮発性半導体記憶装置における
ワード線部分の上面を模式的に示す図であり，図５３（ｂ）はそのＡ−Ａ’線の断面図で
ある。
【０１４６】
本実施例の不揮発性半導体記憶装置は，Ｐ型半導体基板（シリコン基板）をエッチングし
て階段状に形成された（円）柱状のシリコンを取り囲むように酸化珪素膜１７，窒化珪素
膜１８，酸化珪素膜１９及びポリシリコン２０が形成されているＳＧＴ（Surrounding Ga
te Transistor）型の不揮発性半導体記憶装置である。本実施例の不揮発性半導体記憶装
置においても，メモリセルトランジスタＭＴｒ３は，Ｐ型シリコン１１，酸化珪素膜１７
，窒化珪素膜１８，酸化珪素膜１９，ポリシリコン２０が順に積層されたＳＯＮＯＳ構造
を採る。
【０１４７】
なお，本実施例の不揮発性半導体記憶装置のポリシリコン２０をタングステン（W）等の
金属として，実施例１のようにＭＯＮＯＳ構造を採用するようにしてもよい。また，本実
施例の不揮発性半導体記憶装置の窒化珪素膜１８の替わりに，上述の実施例４で説明した
ナノ結晶膜５０を用いてもよい。
【０１４８】
本実施例の不揮発性半導体記憶装置によると，従来の不揮発性半導体記憶装置のような浮
遊ゲートを有していないので，不揮発性半導体記憶装置のサイズの縮小化を実現できるだ
けでは無く，従来問題であった浮遊ゲート同士間のカップリングの影響を受けることが無
く，また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，本実施例の不揮発性
半導体記憶装置は，従来のＣＭＯＳプロセスを適用することができ，従来の不揮発性半導
体記憶装置で必要であったプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を
実現することができる。さらに，本実施形態の不揮発性半導体記憶装置は，メモリトラン
ジスタが浮遊ゲートを有していないので，不揮発性半導体記憶素子を劣化させる主要な原
因であるストレス誘起リーク電流（SILC）を抑制することができ，またDrain−Turn−On
を抑制することができる。
【実施例６】
【０１４９】
本発明の不揮発性半導体記憶装置は上記実施形態及び実施例に限定されず種々に変形可能
である。例えば，上述した実施形態及び実施例においては，図１に示すように，ＮＡＮＤ
型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部として
選択ゲートトランジスタＳＴｒ１及びＳＴｒ３，（ＳＴｒ２，ＳＴｒ４）を２個設けて，
共通ソース線ＳＬ側にソース線側スイッチ部として選択ゲートトランジスタＳＴｒ５（Ｓ
Ｔｒ６）を１個設けたが，これらビット線側スイッチ部とソース線側スイッチ部とにおけ
る選択ゲートトランジスタの数を逆にしてもよい。すなわち，図５６に示すように，ＮＡ
ＮＤ型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部と
して選択ゲートトランジスタＳＴｒ１０（ＳＴｒ１１）を１個設けて，ソース線ＳＬ側に
ソース線側スイッチ部として選択ゲートトランジスタＳＴｒ１２及びＳＴｒ１４（ＳＴｒ
１３及びＳＴｒ１５）を２個設けてもよい。この場合，選択ゲートトランジスタＳＴｒ１
２（ＳＴｒ１５）をディプレッション型とし，選択ゲートトランジスタＳＴｒ１３（ＳＴ
ｒ１４）をエンハンスメント型とすればよい。さらに，図１１に示すように，ビット線側
スイッチ部として２個の選択ゲートトランジスタＳＴｒ１及びＳＴｒ３（ＳＴｒ２及びＳ
Ｔｒ４）を設け，かつ，ソース線側スイッチ部として２個の選択ゲートトランジスタＳＴ
ｒ１２及びＳＴｒ１４（ＳＴｒ１３及びＳＴｒ１５）を設けてもよい。
【０１５０】
また，図５６に示すように，ビット線ＢＬの配設が許せば，上記のように選択ゲートトラ
ンジスタにディプレッション型を用いることなく，ＮＡＮＤ型メモリセルユニットＮＤ１
及びＮＤ２においてもビット線側スイッチ部とソース線側スイッチ部とのそれぞれに，エ
ンハンスメント型の選択ゲートトランジスタＳＴｒ２０（ＳＴｒ２１），ＳＴｒ５（ＳＴ
ｒ６）をそれぞれ１個ずつ設けるようにすることも可能である。
【産業上の利用可能性】
【０１５１】
以上説明したとおり，本発明の不揮発性半導体記憶装置は，従来の不揮発性半導体記憶装
置と比較して，サイズの縮小化を実現できる。また，従来の不揮発性半導体記憶装置のよ
うな浮遊ゲートを有していないので，不揮発性半導体記憶装置のサイズの縮小化を実現で
きるだけでは無く，従来問題であった浮遊ゲート同士間のカップリングの影響を受けるこ
とが無く，また制御ゲート（ＣＧ）のアスペクト比を小さくできる。また，従来のＣＭＯ
Ｓプロセスを適用することができ，従来の不揮発性半導体記憶装置で必要であったプロセ
スよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
【０１５２】
このように，本発明の不揮発性半導体記憶装置は，サイズの縮小化，プロセスの簡略化等
を実現することができるので，より安価で，小型且つ大容量の不揮発性半導体記憶装置が
実現できる。よって，本発明の不揮発性半導体記憶装置は，コンピュータを始めとし，デ
ィジタルカメラ，携帯電話，家電製品等の電子機器の記憶装置として用いることができる
。
【図面の簡単な説明】
【０１５３】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図３】（ａ）は図２におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４】（ａ）は図２における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図５】（ａ）は図２におけるビット線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図６】（ａ）は図２におけるソース線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図７】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図８】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図９】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図１０】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図１１】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図１２】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図１３】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図１４】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図１５】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図１６】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図１７】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図１８】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図１９】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図２０】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図２１】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図２２】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図２３】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図２４】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図２５】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図２６】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図２７】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図２８】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図２９】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図３０】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図３１】（ａ）は図２におけるメモリセルトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図３２】（ａ）は図２における選択ゲートトランジスタ部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図３３】（ａ）は図２におけるビット線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図３４】（ａ）は図２におけるソース線コンタクト部分の製造プロセスを平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図３５】本発明の実施形態に係る不揮発性半導体記憶装置の動作を説明する図である。
【図３６】本発明の実施形態に係る不揮発性半導体記憶装置の書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである。
【図３７】本発明の実施形態に係る不揮発性半導体記憶装置の書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである。
【図３８】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図３９】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図４０】（ａ）は図３９におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４１】（ａ）は図３９における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図４２】（ａ）は図３９におけるビット線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図４３】（ａ）は図３９におけるソース線コンタクト部分の構造を平面的に示す模式図であり，（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図４４】本発明の実施例に係る不揮発性半導体記憶装置の動作を説明する図である。
【図４５】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図４６】（ａ）は図４５におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４７】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットの構造を平面的に示す図である。
【図４８】（ａ）は図４７におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４９】（ａ）は図４７における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図５０】（ａ）は本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットにおけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図５１】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットにおけるメモリセルトランジスタ部分の拡大図である。
【図５２】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５３】（ａ）は本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルユニットにおけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり，（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図５４】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５５】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５６】本発明の一実施例に係る不揮発性半導体記憶装置の等価回路を示す図である。
【図５７】従来の不揮発性半導体記憶装置の断面図である。
【符号の説明】
【０１５４】
１１ Ｐ型半導体基板
１２ Ｎ型ウェル
１３ Ｐ型ウェル
１５−１ 酸化珪素膜
１５−２ 酸化珪素膜
１７ 酸化珪素膜
１８ 窒化珪素膜
１９ 酸化珪素膜
２０ ポリシリコン
２３ 層間絶縁膜
２６ 層間絶縁膜
３０ 層間絶縁膜
３３ 保護膜
ＷＬ ワード線
ＢＬ ビット線
【特許請求の範囲】
【請求項１】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性
半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユニット
は，同一のビット線に接続されていることを特徴とする請求項１又は２に記載の不揮発性
半導体記憶装置。
【請求項４】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に接続された第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソース
線との間に接続された第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセル
ユニットと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に接続された第２のビット線側スイッチ部，及び前記第２のメモリセル列と前
記共通ソース線との間に接続された第２のソース線側スイッチ部を有する第２のＮＡＮＤ
型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導
体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に直列的に接続された第１及び第３の選択トランジスタでなる第１のビット線側スイッ
チ部，並びに前記第１のメモリセル列と共通ソース線との間に接続された第５の選択トラ
ンジスタでなる第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユニッ
トと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に直列的に接続された第２及び第４の選択トランジスタでなる第２のビット線
側スイッチ部，並びに前記第２のメモリセル列と前記共通ソース線との間に接続された第
６の選択トランジスタでなる第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモ
リセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記第１の選択トランジスタ及び前記第２の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第１のゲート電極を共有しており，
前記第３の選択トランジスタ及び前記第４の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第２のゲート電極を共有しており，
前記第５の選択トランジスタ及び前記第６の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第３のゲート電極を共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッション型の
トランジスタであることを特徴とする請求項６又は請求項７に記載の不揮発性半導体記憶
装置。
【請求項９】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性
半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユニット
は，同一のビット線に接続されていることを特徴とする請求項９又は１０に記載の不揮発
性半導体記憶装置。
【請求項１２】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に接続された第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソース
線との間に接続された第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセル
ユニットと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に接続された第２のビット線側スイッチ部，及び前記第２のメモリセル列と前
記共通ソース線との間に接続された第２のソース線側スイッチ部を有する第２のＮＡＮＤ
型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導
体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に直列的に接続された第１及び第３の選択トランジスタでなる第１のビット線側スイッ
チ部，並びに前記第１のメモリセル列と共通ソース線との間に接続された第５の選択トラ
ンジスタでなる第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユニッ
トと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に直列的に接続された第２及び第４の選択トランジスタでなる第２のビット線
側スイッチ部，並びに前記第２のメモリセル列と前記共通ソース線との間に接続された第
６の選択トランジスタでなる第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモ
リセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記第１の選択トランジスタ及び前記第２の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第１のゲート電極を共有しており，
前記第３の選択トランジスタ及び前記第４の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第２のゲート電極を共有しており，
前記第５の選択トランジスタ及び前記第６の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第３のゲート電極を共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１４に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッション型の
トランジスタであることを特徴とする請求項１４又は１５に記載の不揮発性半導体記憶装
置。
【請求項１７】
第１の電荷蓄積層と第１の制御ゲートとが積層された第１のメモリセルトランジスタを複
数個直列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット
線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるトラ
ンジスタを有する第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソー
ス線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるト
ランジスタを有する第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユ
ニットと，
第２の電荷蓄積層と前記第１の制御ゲートとが積層された第２のメモリセルトランジスタ
を複数個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前
記ビット線との間に接続された前記第２のメモリセルトランジスタと実質的に同一構造で
なる第２のビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との
間に接続された前記第２のメモリセルトランジスタと実質的に同一構造でなる第２のソー
ス線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された前記第１の制御ゲートを共有しており，
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿って向か
い合って形成され，前記トレンチの深さ方向に延びて形成された第２の制御ゲートを共有
しており，
前記第１のソース線側スイッチ部の前記トランジスタ及び第２のソース線側スイッチ部の
前記トランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿
って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第３の制御ゲー
トを共有しており，
前記第１，前記第２及び前記第３の制御ゲートは，前記第１のメモリセルトランジスタの
前記第１の電荷蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との
間に形成され，且つ連続的に延びるワード線，選択ゲート線にそれぞれ電気的に接続して
おり，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記第１，前記第２及び前記第３の制御ゲー
トは，不純物がドープされたポリシリコン又は金属でなることを特徴とする不揮発性半導
体記憶装置。
【請求項１８】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１７に記載の不揮発性半導体記憶装置。
【請求項１９】
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタのいずれか一方のチャネル形成領域には，不純物がドープされていることを特徴
とする請求項１８に記載の不揮発性半導体記憶装置。
【請求項２０】
第１の電荷蓄積層と第１の制御ゲートとが積層された第１のメモリセルトランジスタを複
数個直列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット
線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるトラ
ンジスタを有する第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソー
ス線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるト
ランジスタを有する第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユ
ニットと，
第２の電荷蓄積層と前記第１の制御ゲートとが積層された第２のメモリセルトランジスタ
を複数個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前
記ビット線との間に接続された前記第２のメモリセルトランジスタと実質的に同一構造で
なる第２のビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との
間に接続された前記第２のメモリセルトランジスタと実質的に同一構造でなる第２のソー
ス線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された前記第１の制御ゲートを共有しており，
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿って向か
い合って形成され，前記トレンチの深さ方向に延びて形成された第２の制御ゲートを共有
しており，
前記第１のソース線側スイッチ部の前記トランジスタ及び第２のソース線側スイッチ部の
前記トランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿
って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第３の制御ゲー
トを共有しており，
前記第１，前記第２及び前記第３の制御ゲートは，前記第１のメモリセルトランジスタの
前記第１の電荷蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との
間に形成され，且つ連続的に延びるワード線，選択ゲート線にそれぞれ電気的に接続して
おり，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記第１，前記第２及び前記第３の制御ゲー
トは，不純物がドープされたポリシリコン又は金属でなることを特徴とする不揮発性半導
体記憶装置。
【請求項２１】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２２】
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタのいずれか一方のチャネル形成領域には，不純物がドープされていることを特徴
とする請求項２１に記載の不揮発性半導体記憶装置。
【請求項１】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性
半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユニット
は，同一のビット線に接続されていることを特徴とする請求項１又は２に記載の不揮発性
半導体記憶装置。
【請求項４】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に接続された第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソース
線との間に接続された第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセル
ユニットと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に接続された第２のビット線側スイッチ部，及び前記第２のメモリセル列と前
記共通ソース線との間に接続された第２のソース線側スイッチ部を有する第２のＮＡＮＤ
型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導
体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に直列的に接続された第１及び第３の選択トランジスタでなる第１のビット線側スイッ
チ部，並びに前記第１のメモリセル列と共通ソース線との間に接続された第５の選択トラ
ンジスタでなる第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユニッ
トと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に直列的に接続された第２及び第４の選択トランジスタでなる第２のビット線
側スイッチ部，並びに前記第２のメモリセル列と前記共通ソース線との間に接続された第
６の選択トランジスタでなる第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモ
リセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記第１の選択トランジスタ及び前記第２の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第１のゲート電極を共有しており，
前記第３の選択トランジスタ及び前記第４の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第２のゲート電極を共有しており，
前記第５の選択トランジスタ及び前記第６の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第３のゲート電極を共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッション型の
トランジスタであることを特徴とする請求項６又は請求項７に記載の不揮発性半導体記憶
装置。
【請求項９】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセルユニットと，第２の電荷蓄積層と前記制御ゲ
ートとが積層された第２のメモリセルトランジスタを複数個直列的に接続した第２のＮＡ
ＮＤ型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性
半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１のＮＡＮＤ型メモリセルユニット及び前記第２のＮＡＮＤ型メモリセルユニット
は，同一のビット線に接続されていることを特徴とする請求項９又は１０に記載の不揮発
性半導体記憶装置。
【請求項１２】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に接続された第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソース
線との間に接続された第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセル
ユニットと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に接続された第２のビット線側スイッチ部，及び前記第２のメモリセル列と前
記共通ソース線との間に接続された第２のソース線側スイッチ部を有する第２のＮＡＮＤ
型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導
体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
第１の電荷蓄積層と制御ゲートとが積層された第１のメモリセルトランジスタを複数個直
列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット線との
間に直列的に接続された第１及び第３の選択トランジスタでなる第１のビット線側スイッ
チ部，並びに前記第１のメモリセル列と共通ソース線との間に接続された第５の選択トラ
ンジスタでなる第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユニッ
トと，
第２の電荷蓄積層と前記制御ゲートとが積層された第２のメモリセルトランジスタを複数
個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前記ビッ
ト線との間に直列的に接続された第２及び第４の選択トランジスタでなる第２のビット線
側スイッチ部，並びに前記第２のメモリセル列と前記共通ソース線との間に接続された第
６の選択トランジスタでなる第２のソース線側スイッチ部を有する第２のＮＡＮＤ型メモ
リセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており，
前記第１の選択トランジスタ及び前記第２の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第１のゲート電極を共有しており，
前記第３の選択トランジスタ及び前記第４の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第２のゲート電極を共有しており，
前記第５の選択トランジスタ及び前記第６の選択トランジスタは，それぞれ，前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され，前記トレン
チの深さ方向に延びて形成された１つの第３のゲート電極を共有しており，
前記制御ゲートは，前記第１のメモリセルトランジスタの前記第１の電荷蓄積層と前記第
２のメモリセルトランジスタの前記第２の電荷蓄積層との間に形成され，且つ連続的に延
びるワード線に電気的に接続しており，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記制御ゲートは，不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１４に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１の選択トランジスタ及び前記第４の選択トランジスタは，ディプレッション型の
トランジスタであることを特徴とする請求項１４又は１５に記載の不揮発性半導体記憶装
置。
【請求項１７】
第１の電荷蓄積層と第１の制御ゲートとが積層された第１のメモリセルトランジスタを複
数個直列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット
線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるトラ
ンジスタを有する第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソー
ス線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるト
ランジスタを有する第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユ
ニットと，
第２の電荷蓄積層と前記第１の制御ゲートとが積層された第２のメモリセルトランジスタ
を複数個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前
記ビット線との間に接続された前記第２のメモリセルトランジスタと実質的に同一構造で
なる第２のビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との
間に接続された前記第２のメモリセルトランジスタと実質的に同一構造でなる第２のソー
ス線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された前記第１の制御ゲートを共有しており，
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿って向か
い合って形成され，前記トレンチの深さ方向に延びて形成された第２の制御ゲートを共有
しており，
前記第１のソース線側スイッチ部の前記トランジスタ及び第２のソース線側スイッチ部の
前記トランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿
って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第３の制御ゲー
トを共有しており，
前記第１，前記第２及び前記第３の制御ゲートは，前記第１のメモリセルトランジスタの
前記第１の電荷蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との
間に形成され，且つ連続的に延びるワード線，選択ゲート線にそれぞれ電気的に接続して
おり，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，酸化珪素膜，窒化珪素膜
及び酸化珪素膜が順に積層されてなり，且つ前記第１，前記第２及び前記第３の制御ゲー
トは，不純物がドープされたポリシリコン又は金属でなることを特徴とする不揮発性半導
体記憶装置。
【請求項１８】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項１７に記載の不揮発性半導体記憶装置。
【請求項１９】
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタのいずれか一方のチャネル形成領域には，不純物がドープされていることを特徴
とする請求項１８に記載の不揮発性半導体記憶装置。
【請求項２０】
第１の電荷蓄積層と第１の制御ゲートとが積層された第１のメモリセルトランジスタを複
数個直列的に接続した第１のＮＡＮＤ型メモリセル列，前記第１のメモリセル列とビット
線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるトラ
ンジスタを有する第１のビット線側スイッチ部，及び前記第１のメモリセル列と共通ソー
ス線との間に接続された前記第１のメモリセルトランジスタと実質的に同一構造でなるト
ランジスタを有する第１のソース線側スイッチ部を有する第１のＮＡＮＤ型メモリセルユ
ニットと，
第２の電荷蓄積層と前記第１の制御ゲートとが積層された第２のメモリセルトランジスタ
を複数個直列的に接続した第２のＮＡＮＤ型メモリセル列，前記第２のメモリセル列と前
記ビット線との間に接続された前記第２のメモリセルトランジスタと実質的に同一構造で
なる第２のビット線側スイッチ部，及び前記第２のメモリセル列と前記共通ソース線との
間に接続された前記第２のメモリセルトランジスタと実質的に同一構造でなる第２のソー
ス線側スイッチ部を有する第２のＮＡＮＤ型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって，
前記第１のメモリセルトランジスタ及び前記第２のメモリセルトランジスタは，それぞれ
，半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され，前記ト
レンチの深さ方向に延びて形成された前記第１の制御ゲートを共有しており，
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿って向か
い合って形成され，前記トレンチの深さ方向に延びて形成された第２の制御ゲートを共有
しており，
前記第１のソース線側スイッチ部の前記トランジスタ及び第２のソース線側スイッチ部の
前記トランジスタは，それぞれ，前記半導体基板に形成されたトレンチの両側壁部分に沿
って向かい合って形成され，前記トレンチの深さ方向に延びて形成された第３の制御ゲー
トを共有しており，
前記第１，前記第２及び前記第３の制御ゲートは，前記第１のメモリセルトランジスタの
前記第１の電荷蓄積層と前記第２のメモリセルトランジスタの前記第２の電荷蓄積層との
間に形成され，且つ連続的に延びるワード線，選択ゲート線にそれぞれ電気的に接続して
おり，
前記第１の電荷蓄積層及び前記第２の電荷蓄積層は，それぞれ，シリコン，金属又は導電
性物質のナノ結晶を含む絶縁層を有し，且つ前記第１，前記第２及び前記第３の制御ゲー
トは，不純物がドープされたポリシリコン又は金属でなることを特徴とする不揮発性半導
体記憶装置。
【請求項２１】
前記第１の電荷蓄積層と前記第２の電荷蓄積層とは，連続した同一の層からなることを特
徴とする請求項２０に記載の不揮発性半導体記憶装置。
【請求項２２】
前記第１のビット線側スイッチ部のトランジスタ及び第２のビット線側スイッチ部のトラ
ンジスタのいずれか一方のチャネル形成領域には，不純物がドープされていることを特徴
とする請求項２１に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
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【図２５】
【図２６】
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【図２８】
【図２９】
【図３０】
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【図５２】
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【図５４】
【図５５】
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【図５７】
【公開番号】特開２００６−８０１６３（Ｐ２００６−８０１６３Ａ）
【公開日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願番号】特願２００４−２６０１５７（Ｐ２００４−２６０１５７）
【出願日】平成１６年９月７日（２００４．９．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願日】平成１６年９月７日（２００４．９．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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