分周回路
【課題】分周回路の動作不良を抑制する。
【解決手段】第１又は第２のクロック信号に従って２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成して出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成して出力する分周信号出力回路と、を具備し、分周信号出力回路は、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える。
【解決手段】第１又は第２のクロック信号に従って２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成して出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成して出力する分周信号出力回路と、を具備し、分周信号出力回路は、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、分周回路に関する。
【背景技術】
【０００２】
近年、互いに異なる周期の複数のクロック信号を用いてデジタル回路を駆動するために、分周回路が用いられる。
【０００３】
従来の分周回路としては、例えばフリップフロップを用いた分周回路などが挙げられる。（例えば特許文献１）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−０４８４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、特許文献１に示すような従来のフリップフロップを用いた分周回路は、簡略な回路構成で構成することができるが、周期の短いクロック信号を分周する場合に動作不良が起こる可能性がある。例えば、従来のフリップフロップを用いた分周回路は、電源電圧を選択的に出力することにより出力信号を生成するため、動作速度が遅く、分周回路を用いて周期の短いクロック信号を生成する場合に、動作不良が発生し、クロック信号を生成できない場合がある。
【０００６】
本発明の一態様では、分周回路の分周動作における動作不良を抑制することを課題の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、入力されたクロック信号の電圧に応じた値に設定された電圧信号である複数のパルス信号を生成し、生成した複数のパルス信号を用いて入力されたクロック信号の周期のＮ倍（Ｎは２以上の自然数）であるクロック信号を生成するものである。
【０００８】
本発明の一態様は、第１のクロック信号及び第２のクロック信号が入力され、第１のクロック信号及び第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した２×Ｘ個のパルス信号を出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成し、生成した第３のクロック信号となる信号を出力する分周信号出力回路と、を具備し、分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路である。
【０００９】
本発明の一態様は、第１のクロック信号及び第２のクロック信号が入力され、第１のクロック信号の周期のＸ倍（Ｘは２以上の自然数）の周期である第３のクロック信号を生成する第１の単位分周回路と、第３のクロック信号が入力され、第３のクロック信号に従って、第３のクロック信号の周期のＫ倍（Ｋは２以上の自然数）の周期である第４のクロック信号を生成する第２の単位分周回路と、を具備し、第１の単位分周回路は、第１のクロック信号及び第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した２×Ｘ個のパルス信号を出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、電圧信号を生成し、生成した電圧信号を第３のクロック信号として出力する分周信号出力回路と、を具備し、分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、電圧信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、電圧信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路である。
【発明の効果】
【００１０】
本発明の一態様により、周期の短いクロック信号であっても分周動作における動作不良を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１における分周回路の構成例を示すブロック図。
【図２】実施の形態２の分周回路におけるシフトレジスタの構成例を説明するための図。
【図３】実施の形態２の分周回路における分周信号出力回路の構成例を説明するための図。
【図４】実施の形態２の分周回路におけるシフトレジスタの動作例を説明するためのタイミングチャート。
【図５】実施の形態２の分周回路における分周信号出力回路の動作例を説明するためのタイミングチャート。
【図６】実施の形態２の分周回路における分周信号出力回路の動作例を説明するためのタイミングチャート。
【図７】実施の形態３における分周回路の構成例を示すブロック図。
【図８】実施の形態４におけるトランジスタの構造例を示す断面模式図。
【図９】図８（Ａ）に示すトランジスタの作製方法を説明するための断面模式図。
【図１０】図８（Ａ）に示すトランジスタの作製方法を説明するための断面模式図。
【図１１】実施の形態５における半導体装置の構成例を示すブロック図。
【発明を実施するための形態】
【００１２】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００１３】
また、各実施の形態に示す内容は、互いに適宜組み合わせ、又は置き換えを行うことができる。
【００１４】
（実施の形態１）
本実施の形態では、シフトレジスタを具備する分周回路について説明する。
【００１５】
本実施の形態の分周回路の構成について、図１を用いて説明する。図１は、本実施の形態における分周回路の構成例を示すブロック図である。
【００１６】
図１に示す分周回路は、シフトレジスタ１０１と、分周信号出力回路（ＤＩＶＯＵＴともいう）１０２と、を具備する。
【００１７】
シフトレジスタ１０１には、クロック信号が入力される。クロック信号としては、例えばクロック信号ＣＬＫ１（信号ＣＬＫ１ともいう）及びクロック信号ＣＬＫ２（信号ＣＬＫ２ともいう）がシフトレジスタ１０１に入力される。また、シフトレジスタ１０１は、２×Ｘ個（Ｘは２以上の自然数）のパルス信号を出力する。
【００１８】
本実施の形態の分周回路における信号としては、例えば電圧を用いた信号を用いることができる。電圧を用いた信号（電圧信号ともいう）としては、少なくとも第１の電圧及び第２の電圧に変化するアナログ信号又はデジタル信号を用いることができる。例えばクロック信号などの２値のデジタル信号は、ローレベル及びハイレベルになることにより、第１の電圧（ローレベルの電圧）及び第２の電圧（ハイレベルの電圧）に変化する信号である。また、ハイレベルの電圧及びローレベルの電圧は、それぞれ一定値であることが好ましい。しかし、電子回路では、例えばノイズなどの影響があるため、ハイレベルの電圧及びローレベルの電圧は、一定値ではなく、それぞれ実質的に同等とみなすことができる一定の範囲内の値であればよい。また、本実施の形態の分周回路における信号として第１の電圧乃至第３の電圧となる信号を用いてもよい。第３の電圧としては、例えば第２の電圧以上の値の電圧を用いることができる。
【００１９】
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２０】
信号ＣＬＫ１及び信号ＣＬＫ２は、互いに１／２周期ずれているクロック信号である。
【００２１】
また、シフトレジスタ１０１は、Ｐ個（Ｐ＝２×Ｘ）の順序回路（ＦＦともいう）（順序回路１０１＿１乃至順序回路１０１＿Ｐ）を用いて構成されるＰ段の順序回路を備える。
【００２２】
順序回路には、信号ＣＬＫ１又は信号ＣＬＫ２が入力される。また、順序回路は、入力されたクロック信号に応じて電圧が設定された信号を出力信号として出力する。また、順序回路は、例えば出力信号の電圧を制御するためのトランジスタを用いて構成される。
【００２３】
なお、分周回路において、トランジスタは、特に指定する場合を除き、ソース、ドレイン、及びゲートを少なくとも有する。
【００２４】
ソースとは、ソース領域、ソース電極の一部若しくは全部、又はソース配線の一部若しくは全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソース配線の両方の機能を有する導電層をソースという場合がある。
【００２５】
ドレインとは、ドレイン領域、ドレイン電極の一部若しくは全部、又はドレイン配線の一部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。
【００２６】
ゲートとは、ゲート電極の一部若しくは全部、又はゲート配線の一部若しくは全部のことをいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方の機能を有する導電層をゲートという場合がある。
【００２７】
また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインは、互いに入れ替わる場合がある。
【００２８】
また、分周回路におけるトランジスタとしては、例えば元素周期表における第１４族の半導体（シリコンなど）を用いた半導体層又は酸化物半導体層を含むトランジスタを用いることができる。上記第１４族の半導体を用いた半導体層又は酸化物半導体層は、トランジスタのチャネル形成層としての機能を有する。また、上記酸化物半導体層は、高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた半導体層である。なお、高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層に酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なくとも一方を含む概念である。また、分周回路におけるトランジスタを全て同一の導電型のトランジスタにすることができる。全て同一の導電型のトランジスタを用いることにより、互いに異なる導電型である複数のトランジスタを用いる場合より製造工程を簡略にすることができる。
【００２９】
順序回路は、自身の出力信号の電圧を制御するためのトランジスタがオン状態になることにより、出力信号の電圧をクロック信号の電圧に応じた値に設定する。例えば奇数段の順序回路において、出力信号の電圧を制御するためのトランジスタは、出力信号の電圧を信号ＣＬＫ１に応じた値の電圧に設定する。また、偶数段の順序回路において、出力信号の電圧を制御するためのトランジスタは、出力信号の電圧を信号ＣＬＫ２に応じた値の電圧に設定する。また、上記出力信号の電圧を制御するためのトランジスタは、ゲートと、ソース及びドレインの一方との間に容量を有する。このため、順序回路は、トランジスタのゲートの電圧を電源電圧以上に設定することができる。これにより、出力信号の電圧が所望の値になるまでの時間を短くすることができ、また、少なくとも一部の出力信号の電圧の値を電源電圧以上にすることができる。上記ゲートと、ソース及びドレインの一方との間の容量としては、寄生容量又は別途設けられた容量素子などを用いることができる。
【００３０】
分周信号出力回路１０２には、２×Ｘ個のパルス信号が入力される。分周信号出力回路１０２は、入力された２×Ｘ個のパルス信号に従って、信号ＣＬＫ１の周期のＸ倍の周期である信号ＣＬＫ３となる信号を生成し、生成した信号ＣＬＫ３となる信号を出力信号として出力する機能を有する。なお、信号ＣＬＫ１の周期のＸ倍の周期である信号を生成することを分周ともいう。
【００３１】
分周信号出力回路１０２は、少なくともＸ個のトランジスタＴｒ１及びＸ個のトランジスタＴｒ２を備える。
【００３２】
Ｘ個のトランジスタＴｒ１のゲートには、１個目乃至Ｘ個目の異なるパルス信号が入力され、トランジスタＴｒ１は、所定の時間における信号ＣＬＫ３となる信号の電圧を第１の電圧に設定するか否かを制御する機能を有する。
【００３３】
Ｘ個のトランジスタＴｒ２のゲートには、Ｘ＋１個目乃至２×Ｘ個目の異なるパルス信号が入力され、トランジスタＴｒ２は、所定の時間における信号ＣＬＫ３となる信号の電圧を第２の電圧に設定するか否かを制御する機能を有する。
【００３４】
本実施の形態の分周回路の一例は、シフトレジスタ及び分周信号出力回路を具備し、シフトレジスタは、第１のクロック信号及び第２のクロック信号に従って２×Ｘ個のパルス信号を出力する機能を有し、分周信号出力回路は、２×Ｘ個のパルス信号に従ってＸ個の第１のトランジスタ及びＸ個の第２のトランジスタのそれぞれを順次オン状態にすることにより、第３のクロック信号となる信号の電圧を設定し、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号を出力する構成である。本実施の形態の分周回路におけるシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短い。これは、例えばクロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するためである。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上させることができ、分周動作における動作不良を抑制することができる。
【００３５】
（実施の形態２）
本実施の形態では、上記実施の形態１における分周回路の構成例について説明する。
【００３６】
まず、上記実施の形態の分周回路のシフトレジスタにおける各順序回路の構成例について、図２を用いて説明する。図２は、本実施の形態の分周回路のシフトレジスタにおける順序回路の構成例を示す図である。
【００３７】
各順序回路には、セット信号ＳＴ１１（信号ＳＴ１１ともいう）、リセット信号ＲＳ１１（信号ＲＳ１１ともいう）、リセット信号ＲＳ１２（信号ＲＳ１２ともいう）、クロック信号ＣＫ１１（信号ＣＫ１１ともいう）、クロック信号ＣＫ１２（信号ＣＫ１２ともいう）、及び電源電圧Ｖｐが入力される。また、各順序回路は、出力信号ＯＵＴ１１（信号ＯＵＴ１１ともいう）を出力する。
【００３８】
図２（Ａ）は、１段目の順序回路の構成例を示す図である。図２（Ａ）に示す順序回路は、トランジスタ１０１ａ乃至トランジスタ１０１ｋを備える。
【００３９】
トランジスタ１０１ａのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ａのゲートには、信号ＳＴ１１が入力される。
【００４０】
トランジスタ１０１ｂのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ｂのゲートには、信号ＲＳ１１が入力される。
【００４１】
トランジスタ１０１ｃのソース及びドレインの一方は、トランジスタ１０１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｃのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｃのゲートには、信号ＳＴ１１が入力される。
【００４２】
なお、電圧Ｖａ及び電圧Ｖｂの一方は、高電源電圧Ｖｄｄであり、電圧Ｖａ及び電圧Ｖｂの他方は、低電源電圧Ｖｓｓである。高電源電圧Ｖｄｄは、相対的に低電源電圧Ｖｓｓより高い値の電圧であり、低電源電圧Ｖｓｓは、相対的に高電源電圧Ｖｄｄより低い値の電圧である。電圧Ｖａ及び電圧Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。また、電圧Ｖａ及び電圧Ｖｂの電位差が電源電圧Ｖｐとなる。
【００４３】
トランジスタ１０１ｄのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ｄのゲートには、信号ＣＫ１２が入力される。
【００４４】
トランジスタ１０１ｅのソース及びドレインの一方は、トランジスタ１０１ｄのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｅのソース及びドレインの他方は、トランジスタ１０１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｅのゲートには、信号ＲＳ１２が入力される。
【００４５】
トランジスタ１０１ｆのソース及びドレインの一方は、トランジスタ１０１ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｆのゲートには、電圧Ｖａが入力される。なお、トランジスタ１０１ｆのソース及びドレインの一方と、トランジスタ１０１ａのソース及びドレインの他方との接続箇所をノードＮＡ１ともいう。
【００４６】
トランジスタ１０１ｇのソース及びドレインの一方は、トランジスタ１０１ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｇのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｇのゲートは、トランジスタ１０１ｅのソース及びドレインの他方に電気的に接続される。
【００４７】
トランジスタ１０１ｈのソース及びドレインの一方には、信号ＣＫ１１が入力され、トランジスタ１０１ｈのゲートは、トランジスタ１０１ｆのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０１ｈのゲートと、トランジスタ１０１ｆのソース及びドレインの他方との接続箇所をノードＮＢ１ともいう。
【００４８】
トランジスタ１０１ｉのソース及びドレインの一方は、トランジスタ１０１ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｉのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｉのゲートは、トランジスタ１０１ｅのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０１ｉのゲートと、トランジスタ１０１ｂのソース及びドレインの他方、トランジスタ１０１ｃのソース及びドレインの一方、トランジスタ１０１ｅのソース及びドレインの他方、トランジスタ１０１ｇのゲート、並びにトランジスタ１０１ｋのソース及びドレインの一方との接続箇所をノードＮＣ１ともいう。
【００４９】
トランジスタ１０１ｊのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ｊのソース及びドレインの他方は、トランジスタ１０１ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｊのゲートには、信号ＦＢが入力される。信号ＦＢは、Ｐ段目の順序回路１０１＿Ｐの信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿Ｐ）ともいう）であるフィードバック信号である。
【００５０】
トランジスタ１０１ｋのソース及びドレインの一方は、トランジスタ１０１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｋのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｋのゲートには、信号ＦＢが入力される。
【００５１】
図２（Ｂ）は、２段目乃至（（Ｐ／２）＋１）段目の順序回路の構成例を示す図である。
【００５２】
図２（Ｂ）に示す順序回路は、図２（Ａ）に示す順序回路の構成からトランジスタ１０１ｊ及びトランジスタ１０１ｋを除いた構成と同じ構成である。よって、図２（Ａ）に示す順序回路の構成例の説明を適宜援用する。
【００５３】
図２（Ｃ）は、（（Ｐ／２）＋２）段目乃至Ｐ段目の順序回路の構成例を示す図である。
【００５４】
図２（Ｃ）に示す順序回路は、図２（Ｂ）に示す順序回路の構成に加え、ノードＮＢ１の電圧を、信号ＯＵＴ１２として出力する構成である。よって、図２（Ｂ）に示す順序回路と同じ構成の部分は、図２（Ａ）に示す順序回路の説明を適宜援用する。
【００５５】
さらに、１段目の順序回路には、信号ＳＴ１１として、スタート信号ＳＰ（信号ＳＰともいう）が入力される。信号ＳＰは、パルス信号である。
【００５６】
また、Ｑ＋１（Ｑは１以上Ｐ−１以下の自然数）段目の順序回路には、信号ＳＴ１１として、Ｑ段目の順序回路の信号ＯＵＴ１１が入力される。
【００５７】
また、Ｕ（Ｕは１以上Ｐ−１以下の自然数）段目の順序回路には、信号ＲＳ１１として、Ｕ＋１段目の順序回路の信号ＯＵＴ１１が入力される。
【００５８】
また、Ｐ段目の順序回路には、信号ＲＳ１１として、１段目の順序回路の信号ＯＵＴ１１が入力される。
【００５９】
また、偶数段目の順序回路には、信号ＣＫ１１として、信号ＣＬＫ２が入力され、信号ＣＫ１２として、信号ＣＬＫ１が入力される。
【００６０】
また、奇数段目の順序回路には、信号ＣＫ１１及び信号ＣＫ１２として、信号ＣＬＫ１が入力される。
【００６１】
また、各順序回路には、信号ＲＳ１２として、信号ＲＳＴが入力される。信号ＲＳＴは、パルス信号である。なお、信号ＲＳＴを用いて信号ＳＰを生成することもできる。
【００６２】
次に、本実施の形態の分周回路における分周信号出力回路の構成例について、図３を用いて説明する。図３は、本実施の形態の分周回路における分周信号出力回路の構成例を示す図である。
【００６３】
図３（Ａ）に示す分周信号出力回路は、シフトレジスタが４段の順序回路により構成される場合の分周信号出力回路である。図３（Ａ）に示す分周信号出力回路は、トランジスタ１０２ａ乃至トランジスタ１０２ｍと、遅延回路１０２ＤＬ１と、遅延回路１０２ＤＬ２と、を備える。
【００６４】
また、図３（Ａ）に示す分周信号出力回路には、信号Ｓ１Ａ、信号Ｓ１Ｂ、信号Ｓ２Ａ、信号Ｓ２Ｂ、クロック信号ＣＫ２１（信号ＣＫ２１ともいう）、リセット信号ＲＳ２１（信号ＲＳ２１ともいう）、及び電源電圧Ｖｐが入力される。また、図３（Ａ）に示す分周信号出力回路は、出力信号ＯＵＴ２１（信号ＯＵＴ２１ともいう）を出力する。信号ＯＵＴ２１は、クロック信号ＣＬＫ１の周期をＮ倍に分周したクロック信号である。
【００６５】
トランジスタ１０２ａのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ａのゲートには、信号Ｓ１Ｂが入力される。
【００６６】
トランジスタ１０２ｂのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｂのゲートには、信号Ｓ２Ｂが入力される。
【００６７】
トランジスタ１０２ｃのソース及びドレインの一方は、トランジスタ１０２ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｃのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｃのゲートは、信号Ｓ１Ｂが入力される。
【００６８】
トランジスタ１０２ｄのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｄのゲートには、信号ＣＫ２１が入力される。
【００６９】
トランジスタ１０２ｅのソース及びドレインの一方は、トランジスタ１０２ｄのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｅのソース及びドレインの他方は、トランジスタ１０２ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｅのゲートには、信号ＲＳ２１が入力される。
【００７０】
トランジスタ１０２ｆのソース及びドレインの一方は、トランジスタ１０２ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｆのゲートには、電圧Ｖａが入力される。なお、トランジスタ１０２ｆのソース及びドレインの一方と、トランジスタ１０２ａのソース及びドレインの他方との接続箇所をノードＮＡ２ともいう。
【００７１】
トランジスタ１０２ｇのソース及びドレインの一方は、トランジスタ１０２ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｇのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｇのゲートは、トランジスタ１０２ｂのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０２ｇのゲートと、トランジスタ１０２ｂのソース及びドレインの他方、トランジスタ１０２ｃのソース及びドレインの一方、並びにトランジスタ１０２ｅのソース及びドレインの他方との接続箇所をノードＮＣ２ともいう。
【００７２】
トランジスタ１０２ｈのソース及びドレインの一方には、信号ＣＫ２１が入力され、トランジスタ１０２ｈのゲートは、トランジスタ１０２ｆのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０２ｈのゲートと、トランジスタ１０２ｆのソース及びドレインの他方との接続箇所をノードＮＢ２ともいう。
【００７３】
トランジスタ１０２ｉのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｉのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｉのゲートには、遅延回路１０２ＤＬ１を介して信号Ｓ２Ａが入力される。
【００７４】
トランジスタ１０２ｊのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｊのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｊのゲートには、信号Ｓ１Ｂが入力される。
【００７５】
トランジスタ１０２ｋのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｋのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｋのゲートには、信号Ｓ２Ｂが入力される。
【００７６】
トランジスタ１０２ｌのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｌのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｌのゲートには、信号Ｓ１Ａが入力される。
【００７７】
トランジスタ１０２ｍのソース及びドレインの一方は、トランジスタ１０２ｆのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｍのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｍのゲートには、遅延回路１０２ＤＬ１及び遅延回路１０２ＤＬ２を介して信号Ｓ２Ａが入力される。
【００７８】
また、図３（Ａ）に示す順序回路には、信号ＣＫ２１として、信号ＣＬＫ１が入力され、信号ＲＳ２１として、信号ＲＳＴが入力され、信号Ｓ１Ａとして、シフトレジスタ１０１における１段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿１）ともいう）が入力され、信号Ｓ１Ｂとして、シフトレジスタ１０１における２段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿２）ともいう）が入力され、信号Ｓ２Ａとして、シフトレジスタ１０１における３段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿３）ともいう）が入力され、信号Ｓ２Ｂとして、シフトレジスタ１０１における４段目の順序回路１０１＿４の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿４）ともいう）が入力される。
【００７９】
また、図３（Ｂ）示す分周信号出力回路は、シフトレジスタ１０１が８段の順序回路により構成される場合の分周信号出力回路である。図３（Ｂ）に示す分周信号出力回路は、図３（Ａ）に示す分周信号出力回路の構成に加え、トランジスタ１０２ｎ乃至トランジスタ１０２ｑを備え、さらに信号Ｓ１Ｃ、信号Ｓ１Ｄ、信号Ｓ２Ｃ、及び信号Ｓ２Ｄが入力される。
【００８０】
トランジスタ１０２ｎのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｎのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｎのゲートには、信号Ｓ２Ｃが入力される。
【００８１】
トランジスタ１０２ｏのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｏのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｏのゲートには、信号Ｓ１Ｃが入力される。
【００８２】
トランジスタ１０２ｐのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｐのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｐのゲートには、信号Ｓ２Ｄが入力される。
【００８３】
トランジスタ１０２ｑのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｑのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｑのゲートには、信号Ｓ１Ｄが入力される。
【００８４】
また、図３（Ｂ）に示す分周信号出力回路には、信号ＣＫ２１として、信号ＣＬＫ１が入力され、信号ＲＳ２１として、信号ＲＳＴが入力され、信号Ｓ１Ａとして、シフトレジスタ１０１における１段目の順序回路の信号ＯＵＴ１１が入力され、信号Ｓ１Ｂとして、シフトレジスタ１０１における２段目の順序回路の信号ＯＵＴ１１が入力され、信号Ｓ１Ｃとして、シフトレジスタ１０１における３段目の順序回路の信号ＯＵＴ１１が入力され、信号Ｓ１Ｄとして、シフトレジスタ１０１における４段目の順序回路の信号ＯＵＴ１２が入力され、信号Ｓ２Ａとして、シフトレジスタ１０１における５段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿５）ともいう）が入力され、信号Ｓ２Ｂとして、シフトレジスタ１０１における６段目の順序回路の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿６）ともいう）が入力され、信号Ｓ２Ｃとして、シフトレジスタ１０１における７段目の順序回路の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿７）ともいう）が入力され、信号Ｓ２Ｄとして、シフトレジスタ１０１における８段目の順序回路の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿８）ともいう）が入力される。
【００８５】
なお、遅延回路１０２ＤＬ１及び遅延回路１０２ＤＬ２としては、例えば互いに並列接続で電気的に接続された２Ｎ個（Ｎは自然数）のインバータを用いて構成される。
【００８６】
次に、本実施の形態の分周回路の動作例について説明する。
【００８７】
まず、分周回路におけるシフトレジスタ１０１の動作例について、図４を用いて説明する。図４は、本実施の形態の分周回路におけるシフトレジスタの動作例を説明するためのタイミングチャートである。なお、ここでは、一例としてトランジスタ１０１ａ乃至トランジスタ１０１ｉのそれぞれを、全てＮ型の導電型とし、電圧Ｖａとして高電源電圧Ｖｄｄが入力され、電圧Ｖｂとして低電源電圧Ｖｓｓが入力されるものとする。
【００８８】
図４（Ａ）は、奇数段における順序回路の動作例を説明するためのタイミングチャートである。図４（Ａ）では、時刻Ｔ１１において、信号ＣＫ１１及び信号ＣＫ１２がハイレベルになり、信号ＳＴ１１はローレベルであり、信号ＲＳ１１はローレベルであり、信号ＲＳ１２がハイレベルになる。
【００８９】
このとき、順序回路はリセット状態になる。また、トランジスタ１０１ｂ及びトランジスタ１０１ｃがオフ状態になり、トランジスタ１０１ｄ及びトランジスタ１０１ｅがオン状態になるため、ノードＮＣ１の電圧（ＶＮＣ１ともいう）が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇがオン状態であるため、ノードＮＡ１の電圧（ＶＮＡ１ともいう）が電圧Ｖｂと同等の値になる。また、トランジスタ１０１ｆがオン状態であるため、ノードＮＢ１の電圧（ＶＮＢ１ともいう）が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈがオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【００９０】
次に、時刻Ｔ１２において、信号ＣＫ１１及び信号ＣＫ１２がローレベルになり、信号ＳＴ１１がハイレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２はハイレベルのままである。
【００９１】
このとき、順序回路はセット状態になる。また、トランジスタ１０１ｂはオフ状態のままであり、トランジスタ１０１ｃがオン状態になり、トランジスタ１０１ｄがオフ状態になり、トランジスタ１０１ｅはオン状態のままであるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオフ状態になる。また、トランジスタ１０１ａがオン状態になり、トランジスタ１０１ｇがオフ状態になるため、ノードＮＡ１の電圧が電圧Ｖａと同等の値になる。また、トランジスタ１０１ｆはオン状態であるため、ノードＮＢ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｈがオン状態になり、ノードＮＡ１の電圧及びノードＮＢ１の電圧が電圧Ｖａと同等の値になると、トランジスタ１０１ｆがオフ状態になる。また、トランジスタ１０１ｈがオン状態になり、トランジスタ１０１ｉがオフ状態になるため、信号ＯＵＴ１１はローレベルのままである。
【００９２】
次に、時刻Ｔ１３において、信号ＣＫ１１及び信号ＣＫ１２がハイレベルになり、信号ＳＴ１１がローレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２がローレベルになる。
【００９３】
このとき、トランジスタ１０１ｂはオフ状態のままであり、トランジスタ１０１ｃがオフ状態になり、トランジスタ１０１ｄがオン状態になり、トランジスタ１０１ｅがオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉはオフ状態のままである。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇはオフ状態のままであるため、ノードＮＡ１は電圧Ｖａと同等の値のままである。また、トランジスタ１０１ｆはオフ状態のままであり、ノードＮＢ１が浮遊状態になる。また、トランジスタ１０１ｈはオン状態のままであり、トランジスタ１０１ｉはオフ状態のままであるため、トランジスタ１０１ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０１ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ１の電圧が上昇する。いわゆるブートストラップである。ノードＮＢ１の電圧は、電圧Ｖａとトランジスタ１０１ｈの閾値電圧（Ｖｔｈ１０１ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０１ｈ＋Ｖｘまで上昇する。このときトランジスタ１０１ｈはオン状態のままである。また、信号ＯＵＴ１１がハイレベルになる。
【００９４】
次に、時刻Ｔ１４において、信号ＣＫ１１及び信号ＣＫ１２がローレベルになり、信号ＳＴ１１はローレベルのままであり、信号ＲＳ１１がハイレベルになり、信号ＲＳ１２はローレベルのままである。
【００９５】
このとき、トランジスタ１０１ｂがオン状態になり、トランジスタ１０１ｃ及びトランジスタ１０１ｅはオフ状態のままであり、トランジスタ１０１ｄがオフ状態になるため、ノードＮＣ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａはオフ状態のままであり、トランジスタ１０１ｇがオン状態になるため、ノードＮＡ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｆがオン状態になる。また、トランジスタ１０１ｆがオン状態になるため、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈがオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【００９６】
以上のように、奇数段の順序回路は、信号ＯＵＴ１１のパルスを出力する。
【００９７】
さらに図４（Ｂ）は、偶数段における順序回路の動作例を説明するためのタイミングチャートである。図４（Ｂ）では、時刻Ｔ１１において、信号ＣＫ１１がローレベルであり、信号ＣＫ１２がハイレベルであり、信号ＳＴ１１がローレベルであり、信号ＲＳ１１がローレベルであり、信号ＲＳ１２がハイレベルである。
【００９８】
このとき、順序回路はリセット状態になる。また、トランジスタ１０１ｂ及びトランジスタ１０１ｃがオフ状態になり、トランジスタ１０１ｄ及びトランジスタ１０１ｅがオン状態になるため、ノードＮＣ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇがオン状態になるため、ノードＮＡ１の電圧が電圧Ｖｂと同等の値になる。また、トランジスタ１０１ｆはオン状態であるため、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈがオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【００９９】
次に、時刻Ｔ１２において、信号ＣＫ１１がハイレベルになり、信号ＣＫ１２がローレベルになり、信号ＳＴ１１はローレベルのままであり、信号ＲＳ１１はローレベルであり、信号ＲＳ１２はハイレベルのままである。
【０１００】
このとき、トランジスタ１０１ｂ及びトランジスタ１０１ｃはオフ状態のままであり、トランジスタ１０１ｅはオン状態のままであり、トランジスタ１０１ｄがオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉはオン状態のままである。また、トランジスタ１０１ａはオフ状態のままであり、トランジスタ１０１ｇはオン状態のままであるため、ノードＮＡ１の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０１ｆはオン状態のままであるため、ノードＮＢ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｈはオフ状態のままである。また、トランジスタ１０１ｈはオフ状態のままであり、トランジスタ１０１ｉはオン状態のままであるため、信号ＯＵＴ１１はローレベルのままである。
【０１０１】
次に、時刻Ｔ１３において、信号ＣＫ１１がローレベルになり、信号ＣＫ１２がハイレベルになり、信号ＳＴ１１がハイレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２がローレベルになる。
【０１０２】
このとき、順序回路はセット状態になる。また、トランジスタ１０１ｂはオフ状態のままであり、トランジスタ１０１ｃがオン状態になり、トランジスタ１０１ｄがオン状態になり、トランジスタ１０１ｅはオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオフ状態になる。また、トランジスタ１０１ａがオン状態になり、トランジスタ１０１ｇがオフ状態になるため、ノードＮＡ１の電圧は電圧Ｖａと同等の値になる。また、トランジスタ１０１ｆはオン状態のままであるため、ノードＮＢ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｈがオン状態になる。さらに、ノードＮＡ１の電圧及びノードＮＢ１の電圧が電圧Ｖａと同等の値になると、トランジスタ１０１ｆがオフ状態になる。また、トランジスタ１０１ｈがオン状態になり、トランジスタ１０１ｉがオフ状態になるため、信号ＯＵＴ１１はローレベルのままである。
【０１０３】
次に、時刻Ｔ１４において、信号ＣＫ１１がハイレベルになり、信号ＣＫ１２がローレベルになり、信号ＳＴ１１がローレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２はローレベルのままである。
【０１０４】
このとき、トランジスタ１０１ｂ及びトランジスタ１０１ｅはオフ状態のままであり、トランジスタ１０１ｃ及びトランジスタ１０１ｄがオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉはオフ状態のままである。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇはオフ状態のままであるため、ノードＮＡ１の電圧は、電圧Ｖａと同等の値のままである。また、トランジスタ１０１ｆはオフ状態のままであり、ノードＮＢ１が浮遊状態になり、トランジスタ１０１ｈはオン状態のままであり、トランジスタ１０１ｉはオフ状態のままであるため、トランジスタ１０１ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０１ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ１の電圧が上昇する。ノードＮＢ１の電圧は、電圧Ｖａとトランジスタ１０１ｈの閾値電圧（Ｖｔｈ１０１ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０１ｈ＋Ｖｘまで上昇する。このときトランジスタ１０１ｈはオン状態のままであり、トランジスタ１０１ｉはオフ状態のままであるため、信号ＯＵＴ１１がハイレベルになる。
【０１０５】
次に、時刻Ｔ１５において、信号ＣＫ１１がローレベルになり、信号ＣＫ１２がハイレベルになり、信号ＳＴ１１はローレベルのままであり、信号ＲＳ１１がハイレベルになり、信号ＲＳ１２はローレベルのままである。
【０１０６】
このとき、トランジスタ１０１ｃ及びトランジスタ１０１ｅはオフ状態のままであり、トランジスタ１０１ｂがオン状態になるため、ノードＮＣ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａはオフ状態のままであり、トランジスタ１０１ｇがオン状態になるため、ノードＮＡ１の電圧が電圧Ｖｂと同等の値になる。また、トランジスタ１０１ｆがオン状態になるため、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈはオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【０１０７】
以上のように、順序回路は、信号ＯＵＴ１１のパルスを出力する。
【０１０８】
さらに、図２（Ａ）に示す順序回路の動作例について、図４（Ａ）を用いて説明した順序回路の動作例の説明を援用して説明する。
【０１０９】
図２（Ａ）に示す順序回路は、図２（Ｂ）に示す順序回路の動作に加え、信号ＦＢのパルスが入力されると、トランジスタ１０１ｊ及びトランジスタ１０１ｋがオン状態になる。トランジスタ１０１ｊがオン状態になると、ノードＮＡ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｆがオフ状態になる。また、トランジスタ１０１ｋがオン状態になると、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオフ状態になる。
【０１１０】
さらに、図２（Ｃ）に示す順序回路の動作は、上記で説明した図２（Ｂ）に示す順序回路の動作例の説明と同じであるため、図２（Ｂ）に示す順序回路の動作例の説明を適宜援用する。
【０１１１】
さらに、図４（Ｃ）は、図１に示すシフトレジスタの動作例を説明するためのタイミングチャートである。
【０１１２】
図４（Ｃ）では、まず信号ＲＳＴのパルスが入力されることにより、各順序回路はリセット状態になり、その後信号ＳＰのパルスが入力されることにより、１段目の順序回路１０１＿１はセット状態になり、次の期間において１段目の順序回路１０１＿１は、信号ＯＵＴ１１のパルスを出力する。さらに、１段目の順序回路１０１＿１の信号ＯＵＴ１１のパルスがセット信号ＳＴ１１として２段目の順序回路１０１＿２に入力されることにより、２段目の順序回路１０１＿２はセット状態になり、次の期間において２段目の順序回路１０１＿２は、信号ＯＵＴ１１のパルスを出力する。上記動作をＰ段目の順序回路１０１＿Ｐまで順次行い、１段目の順序回路１０１＿１の信号ＯＵＴ１１乃至Ｐ段目の順序回路１０１＿Ｐの信号ＯＵＴ１１において、パルスを順次出力する。以上が本実施の形態の分周回路におけるシフトレジスタの動作例である。
【０１１３】
さらに、本実施の形態の分周回路における分周信号出力回路の動作例として、図３（Ａ）に示す構成の分周信号出力回路の動作例について図５を用いて説明する。図５は、図３（Ａ）に示す構成の分周信号出力回路の動作例を説明するためのタイミングチャートである。
【０１１４】
図５では、時刻Ｔ２１において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１がハイレベルになり、信号Ｓ１Ａはローレベルであり、信号Ｓ１Ｂはローレベルであり、信号Ｓ２Ａはローレベルであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値である。
【０１１５】
このとき、分周信号出力回路はリセット状態になる。また、トランジスタ１０２ｂ及びトランジスタ１０２ｃがオフ状態になり、トランジスタ１０２ｄ及びトランジスタ１０２ｅがオン状態になるため、ノードＮＣ２の電圧（ＶＮＣ２ともいう）が電圧Ｖａと同等の値になり、トランジスタ１０２ｇがオン状態になる。また、トランジスタ１０２ｇがオン状態になり、トランジスタ１０２ａがオフ状態になるため、ノードＮＡ２の電圧（ＶＮＡ２ともいう）は、電圧Ｖｂと同等の値になる。また、トランジスタ１０２ｆがオン状態であるため、ノードＮＢ２の電圧（ＶＮＢ２ともいう）が電圧Ｖｂと同等の値になり、トランジスタ１０２ｈがオフ状態になる。また、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、及びトランジスタ１０２ｍがオフ状態になるため、信号ＯＵＴ２１は、前期間の状態を維持する。
【０１１６】
次に、時刻Ｔ２２において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はハイレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままである。
【０１１７】
このとき、トランジスタ１０２ｂ及びトランジスタ１０２ｃはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になり、トランジスタ１０２ｅはオン状態のままであるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、及びトランジスタ１０２ｍはオフ状態のままであるため、信号ＯＵＴ２１は前期間の状態を維持する。
【０１１８】
次に、時刻Ｔ２３において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１がローレベルになり、信号Ｓ１Ａがハイレベルになり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままである。
【０１１９】
このとき、トランジスタ１０２ｂ及びトランジスタ１０２ｃはオフ状態のままであり、トランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｅがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｌがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、及びトランジスタ１０２ｍはオフ状態のままであるため、信号ＯＵＴ２１がローレベルになる。
【０１２０】
次に、時刻Ｔ２４において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａがローレベルになり、信号Ｓ１Ｂがハイレベルになり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままである。
【０１２１】
このとき、トランジスタ１０２ｂ及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｃがオン状態になり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０２ｇがオフ状態になる。また、トランジスタ１０２ａがオン状態になり、トランジスタ１０２ｇがオフ状態になるため、ノードＮＡ２の電圧が電圧Ｖａと同等の値になる。また、トランジスタ１０２ｆはオン状態であるため、ノードＮＢ２の電圧が電圧Ｖａと同等の値になり、トランジスタ１０２ｈがオン状態になり、ノードＮＡ２の電圧及びノードＮＢ２の電圧が電圧Ｖａと同等の値になると、トランジスタ１０２ｆがオフ状態になる。また、トランジスタ１０２ｌがオフ状態になり、トランジスタ１０２ｈ及びトランジスタ１０２ｊがオン状態になり、トランジスタ１０２ｉ、トランジスタ１０２ｋ、及びトランジスタ１０２ｍはオフ状態のままであるため、信号ＯＵＴ２１はローレベルのままである。
【０１２２】
次に、時刻Ｔ２５では、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｂがローレベルになり、信号Ｓ２Ａがハイレベルになり、信号Ｓ２Ｂの電圧が電圧Ｖａと同等の値になる。
【０１２３】
このとき、トランジスタ１０２ａがオフ状態になり、トランジスタ１０２ｆはオフ状態のままであるため、ノードＮＢ２が浮遊状態になる。また、トランジスタ１０２ｈはオン状態のままであるため、トランジスタ１０２ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０２ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ２の電圧が上昇する。いわゆるブートストラップである。ノードＮＢ２の電圧は、電圧Ｖａとトランジスタ１０２ｈの閾値電圧（Ｖｔｈ１０２ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０２ｈ＋Ｖｘまで上昇する。このときトランジスタ１０２ｈはオン状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｋがオン状態になり、トランジスタ１０２ｊがオフ状態になり、トランジスタ１０２ｈはオン状態のままであり、トランジスタ１０２ｌはオフ状態のままであるため、信号ＯＵＴ２１がハイレベルになる。また、トランジスタ１０２ｂ及びトランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｃがオフ状態になり、トランジスタ１０２ｅはオフ状態のままであるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値になり、トランジスタ１０２ｇがオン状態になる。トランジスタ１０２ｇがオン状態であり、トランジスタ１０２ａがオフ状態であるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値になる。また、トランジスタ１０２ｆがオン状態になり、トランジスタ１０２ｍがオン状態になるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０２ｈがオフ状態になる。
【０１２４】
次に、時刻Ｔ２６では、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａがローレベルになり、信号Ｓ２Ｂの電圧がＶａ＋Ｖｔｈ１０２ｈ＋Ｖｘになる。
【０１２５】
このとき、トランジスタ１０２ｂはオン状態のままであり、トランジスタ１０２ｃ及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｍがオフ状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｊ、及びトランジスタ１０２ｌはオフ状態のままであり、トランジスタ１０２ｋはオン状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１２６】
以上のように、分周信号出力回路は、信号ＯＵＴ２１として、信号ＣＬＫ３を出力する。信号ＣＬＫ３は、クロック信号であり、信号ＣＬＫ３の周期は、信号ＣＬＫ１の周期の２倍である。
【０１２７】
さらに、図３（Ｂ）に示す分周信号出力回路の動作例について、上記図３（Ａ）に示す分周信号出力回路の動作例の説明を援用して説明する。
【０１２８】
図３（Ｂ）に示す分周信号出力回路の動作例について、図６を用いて説明する。図６は、図３（Ｂ）に示す分周信号出力回路の動作例を説明するためのタイミングチャートである。
【０１２９】
図３（Ｂ）に示す分周信号出力回路は、図３（Ａ）に示す分周信号出力回路の動作に加え、図６に示すように、時刻Ｔ２３及び時刻Ｔ２４の間の時刻Ｔ３１において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａがローレベルになり、信号Ｓ１Ｃがハイレベルになり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｃの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｄはローレベルのままである。
【０１３０】
このとき、トランジスタ１０２ｂ、トランジスタ１０２ｃ、及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｌがオフ状態になり、トランジスタ１０２ｏがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｍ、トランジスタ１０２ｎ、トランジスタ１０２ｐ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はローレベルのままである。
【０１３１】
次に時刻Ｔ３２において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃがローレベルになり、信号Ｓ１Ｄがハイレベルになり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｃの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｄの電圧は電圧Ｖｂと同等の値のままである。
【０１３２】
このとき、トランジスタ１０２ｂ、トランジスタ１０２ｃ、及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオン状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｏがオフ状態になり、トランジスタ１０２ｑがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、トランジスタ１０２ｍ、トランジスタ１０２ｎ、及びトランジスタ１０２ｐはオフ状態のままであるため、信号ＯＵＴ２１はローレベルのままである。
【０１３３】
さらに、時刻Ｔ２５では、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂがローレベルになり、信号Ｓ２Ａがハイレベルになり、信号Ｓ２Ｂの電圧が電圧Ｖａと同等の値になり、信号Ｓ２Ｃの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｄの電圧は電圧Ｖｂと同等の値のままである。
【０１３４】
このとき、トランジスタ１０２ａがオフ状態になり、トランジスタ１０２ｆはオフ状態のままであるため、ノードＮＢ２が浮遊状態になる。また、トランジスタ１０２ｈはオン状態のままであるため、トランジスタ１０２ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０２ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ２の電圧が上昇する。いわゆるブートストラップである。ノードＮＢ２の電圧は、電圧Ｖａとトランジスタ１０２ｈの閾値電圧（Ｖｔｈ１０２ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０２ｈ＋Ｖｘまで上昇する。このときトランジスタ１０２ｈはオン状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｋがオン状態になり、トランジスタ１０２ｊがオフ状態になり、トランジスタ１０２ｈはオン状態のままであり、トランジスタ１０２ｌ、トランジスタ１０２ｎ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１がハイレベルになる。また、トランジスタ１０２ｂ及びトランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｃがオフ状態になり、トランジスタ１０２ｅはオフ状態のままであるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値になり、トランジスタ１０２ｇがオン状態になる。トランジスタ１０２ｇがオン状態になり、トランジスタ１０２ａがオフ状態になるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値になる。また、トランジスタ１０２ｆがオン状態になり、トランジスタ１０２ｍがオン状態になるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０２ｈがオフ状態になる。
【０１３５】
次に、時刻Ｔ２６では、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａがローレベルになり、信号Ｓ２Ｂの電圧がＶａ＋Ｖｔｈ１０２ｈ＋Ｖｘになり、信号Ｓ２Ｃの電圧が電圧Ｖａと同等の値になり、信号Ｓ２Ｄの電圧は電圧Ｖｂと同等の値のままである。
【０１３６】
このとき、トランジスタ１０２ｂはオン状態のままであり、トランジスタ１０２ｃ及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｍがオフ状態になり、トランジスタ１０２ｎがオン状態になり、トランジスタ１０２ｋはオン状態のままであり、トランジスタ１０２ｈ、トランジスタ１０２ｊ、トランジスタ１０２ｌ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１３７】
さらに、時刻Ｔ２６の後の時刻Ｔ３３において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧が電圧Ｖｂと同等の値になり、信号Ｓ２Ｃの電圧がＶａ＋Ｖｔｈ１０１ｈ＋Ｖｘになり、信号Ｓ２Ｄの電圧が電圧Ｖａと同等の値になる。
【０１３８】
このとき、トランジスタ１０２ｃはオフ状態のままであり、トランジスタ１０２ｂがオフ状態になり、トランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｅはオフ状態のままであるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｎはオン状態のままであり、トランジスタ１０２ｋがオフ状態になり、トランジスタ１０２ｐがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｌ、トランジスタ１０２ｍ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１３９】
さらに、時刻Ｔ３４において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｃの電圧が電圧Ｖｂと同等の値になり、信号Ｓ２Ｄの電圧がＶａ＋Ｖｔｈ１０２ｈ＋Ｖｘになる。
【０１４０】
このとき、トランジスタ１０２ｂ、トランジスタ１０２ｃ、及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｎがオフ状態になり、トランジスタ１０２ｐはオン状態のままであり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、トランジスタ１０２ｍ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１４１】
以上のように、分周信号出力回路は、信号ＯＵＴ２１として、信号ＣＬＫ３を出力する。信号ＣＬＫ３は、クロック信号であり、信号ＣＬＫ３の周期は、信号ＣＬＫ１の周期の４倍である。
【０１４２】
以上のように、本実施の形態の分周回路の一例は、シフトレジスタ及び分周信号出力回路を具備し、シフトレジスタは、第１のクロック信号及び第２のクロック信号に従って２×Ｘ個のパルス信号を出力する機能を有し、分周信号出力回路は、２×Ｘ個のパルス信号に従ってＸ個の第１のトランジスタ及びＸ個の第２のトランジスタのそれぞれを順次オン状態にすることにより、第３のクロック信号となる信号の電圧を設定し、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号を出力する構成である。本実施の形態の分周回路におけるシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短い。これは、クロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するためである。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上させることができ、分周動作における動作不良を抑制することができる。
【０１４３】
また、本実施の形態の分周回路の一例は、第３のクロック信号となる信号の電圧を第２の電圧に設定するために電源電圧よりも高い値の電圧信号を用いた構成である。該構成とすることにより、第３のクロック信号のハイレベルの電圧を電源電圧以上の値にすることができる。
【０１４４】
（実施の形態３）
本実施の形態では、シフトレジスタを用いた分周回路と、他の構成の分周回路とを組み合わせた分周回路について説明する。
【０１４５】
本実施の形態の分周回路の構成例について、図７を用いて説明する。図７は、本実施の形態における分周回路の構成例を示すブロック図である。
【０１４６】
図７に示す分周回路は、単位分周回路２０１（ＤＩＶ１ともいう）と、単位分周回路２０２（ＤＩＶ２ともいう）と、を具備する。
【０１４７】
単位分周回路２０１には、スタート信号ＳＰ３１（信号ＳＰ３１ともいう）及びクロック信号ＣＫ３１（信号ＣＫ３１ともいう）が入力される。また、単位分周回路２０１は、信号ＣＫ３１の周期のＸ倍の周期であるクロック信号ＣＫ３２（信号ＣＫ３２ともいう）を出力する。単位分周回路２０１としては、上記実施の形態に示す分周回路を適用することができ、このとき信号ＳＰ３１は信号ＳＰに相当し、信号ＣＫ３２は、信号ＯＵＴ２１に相当する。
【０１４８】
単位分周回路２０２には、信号ＳＰ３１及び信号ＣＫ３２が入力される。また、単位分周回路２０２は、信号ＣＫ３２の周期のＫ倍（Ｋは２以上の自然数）の周期であるクロック信号ＣＫ３３（信号ＣＫ３３ともいう）を出力する。単位分周回路２０２としては、例えばフリップフロップを用いることができる。また、単位分周回路２０２を複数のフリップフロップを備える構成することもできる。なお、一導電型のみのトランジスタによりフリップフロップを構成することにより、単位分周回路２０１と同一の工程で作製することができる。該構成にすることにより、互いに異なる複数の周期であり、信号ＣＫ３２の周期のＫ倍の周期であるクロック信号を生成することもできる。
【０１４９】
図７を用いて説明したように、本実施の形態の分周回路の一例は、第１の単位分周回路及び第２の単位分周回路を具備し、第１の単位分周回路が上記実施の形態に示す分周回路であり、第２の単位分周回路の出力信号であるクロック信号の周期が該第１の単位分周回路の出力信号であるクロック信号の周期よりも大きい構成である。第２の単位分周回路は、第１の単位分周回路より回路構成を簡略にすることができる。また、一般的に分周動作の速度は、分周後のクロック信号の周期の倍率が小さければ小さいほど速くなる。よって、第１の単位分周回路と第２の単位分周回路を組み合わせることにより、回路面積の増大を抑制しつつ、動作不良を抑制して複数の異なる周期のクロック信号を生成することができる。
【０１５０】
（実施の形態４）
本実施の形態では、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタについて説明する。
【０１５１】
上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタは、高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた半導体層を有するトランジスタである。
【０１５２】
上記酸化物半導体層に用いられる酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、又はＩｎ−Ｓｎ−Ｏ系金属酸化物などを用いることができる。また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、酸化物半導体としては、ＳｉＯ２を含む上記酸化物半導体として適用可能な金属酸化物を用いることもできる。
【０１５３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。例えばＭとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣｏなどが挙げられる。
【０１５４】
さらに、酸化物半導体層のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上とする。これにより、熱励起によって生じるキャリアの数は無視できる。さらに、ドナーとなりうる水素などの不純物を一定量以下になるまで低減し、キャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下にする。すなわち、酸化物半導体層のキャリア濃度を限りなくゼロ又はゼロと実質的に同等の値にする。
【０１５５】
上記酸化物半導体層は、アバランシェ降伏が起きにくく、絶縁耐圧が高い。例えばシリコンは、バンドギャップが１．１２ｅＶと小さいため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁層へのエネルギー障壁を越えられるほど高速に加速される電子の数が増加する。一方、上記酸化物半導体層に用いられる酸化物半導体は、バンドギャップが２ｅＶ以上と広く、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高いため、絶縁耐圧が高い。
【０１５６】
ホットキャリア劣化は、例えば加速された電子がチャネル中のドレイン近傍でゲート絶縁層中に注入されることにより発生する固定電荷により生じるトランジスタ特性の劣化、又は高速に加速された電子によりゲート絶縁層界面に形成されるトラップ準位などにより生じるトランジスタ特性の劣化などであり、ホットキャリアによるトランジスタ特性の劣化としては、例えばしきい値電圧の変動又はゲートリークなどがある。また、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入ともいう）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入ともいう）がある。
【０１５７】
また、高絶縁耐圧材料の一つであるシリコンカーバイドのバンドキャップと上記酸化物半導体層に用いられる酸化物半導体のバンドギャップは同等であるが、該酸化物半導体の方が、シリコンカーバイドより移動度が２桁程小さいため、電子が加速されにくく、また、ゲート絶縁層との障壁がシリコンカーバイド、窒化ガリウム、又はシリコンよりも大きく、ゲート絶縁層に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、又はシリコンよりホットキャリア劣化が生じにくく、絶縁耐圧が高い。また、該酸化物半導体は、非晶質状態であっても同様に絶縁耐圧が高い。
【０１５８】
さらに、上記酸化物半導体層を有するトランジスタでは、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下にすることができる。
【０１５９】
また、上記酸化物半導体層を有するトランジスタは、光による劣化（例えば閾値電圧の変動など）が少ない。
【０１６０】
さらに、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタの構造例について、図８（Ａ）乃至図８（Ｄ）を用いて説明する。図８（Ａ）乃至図８（Ｄ）は、トランジスタの構造例を示す断面模式図である。
【０１６１】
図８（Ａ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。
【０１６２】
図８（Ａ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ａと、ゲート絶縁層としての機能を有する絶縁層４０２ａと、チャネル形成層としての機能を有する酸化物半導体層４０３ａと、ソース電極又はドレイン電極としての機能を有する導電層４０５ａ及び導電層４０６ａと、を含む。
【０１６３】
導電層４０１ａは、基板４００ａの上に設けられ、絶縁層４０２ａは、導電層４０１ａの上に設けられ、酸化物半導体層４０３ａは、絶縁層４０２ａを介して導電層４０１ａの上に設けられ、導電層４０５ａ及び導電層４０６ａは、酸化物半導体層４０３ａの一部の上にそれぞれ設けられる。
【０１６４】
さらに、図８（Ａ）において、トランジスタの酸化物半導体層４０３ａの上面の一部（上面に導電層４０５ａ及び導電層４０６ａが設けられていない部分）は、酸化物絶縁層４０７ａに接する。また、酸化物絶縁層４０７ａは、上部に保護絶縁層４０９ａが設けられる。
【０１６５】
図８（Ｂ）に示すトランジスタは、ボトムゲート構造の一つであるチャネル保護型（チャネルストップ型ともいう）トランジスタであり、逆スタガ型トランジスタともいう。
【０１６６】
図８（Ｂ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ｂと、ゲート絶縁層としての機能を有する絶縁層４０２ｂと、チャネル形成層としての機能を有する酸化物半導体層４０３ｂと、チャネル保護層としての機能を有する絶縁層４２７と、ソース電極又はドレイン電極としての機能を有する導電層４０５ｂ及び導電層４０６ｂと、を含む。
【０１６７】
導電層４０１ｂは、基板４００ｂの上に設けられ、絶縁層４０２ｂは、導電層４０１ｂの上に設けられ、酸化物半導体層４０３ｂは、絶縁層４０２ｂを介して導電層４０１ｂの上に設けられ、絶縁層４２７は、絶縁層４０２ｂ及び酸化物半導体層４０３ｂを介して導電層４０１ｂの上に設けられ、導電層４０５ｂ及び導電層４０６ｂは、絶縁層４２７を介して酸化物半導体層４０３ｂの一部の上にそれぞれ設けられる。また、導電層４０１ｂを酸化物半導体層４０３ｂの全てと重なる構造にすることもできる。導電層４０１ｂを酸化物半導体層４０３ｂの全てと重なる構造にすることにより、酸化物半導体層４０３ｂへの光の入射を抑制することができる。また、これに限定されず、導電層４０１ｂを酸化物半導体層４０３ｂの一部と重なる構造にすることもできる。
【０１６８】
さらに、図８（Ｂ）において、トランジスタの上部は、保護絶縁層４０９ｂに接する。
【０１６９】
図８（Ｃ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つである。
【０１７０】
図８（Ｃ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ｃと、ゲート絶縁層としての機能を有する絶縁層４０２ｃと、チャネル形成層としての機能を有する酸化物半導体層４０３ｃと、ソース電極又はドレイン電極としての機能を有する導電層４０５ｃ及び導電層４０６ｃと、を含む。
【０１７１】
導電層４０１ｃは、基板４００ｃの上に設けられ、絶縁層４０２ｃは、導電層４０１ｃの上に設けられ、導電層４０５ｃ及び導電層４０６ｃは、絶縁層４０２ｃの一部の上に設けられ、酸化物半導体層４０３ｃは、絶縁層４０２ｃ、導電層４０５ｃ、及び導電層４０６ｃを介して導電層４０１ｃの上に設けられる。また、導電層４０１ｃを酸化物半導体層４０３ｃの全てと重なる構造にすることもできる。導電層４０１ｃを酸化物半導体層４０３ｃの全てと重なる構造にすることにより、酸化物半導体層４０３ｃへの光の入射を抑制することができる。また、これに限定されず、導電層４０１ｃを酸化物半導体層４０３ｃの一部と重なる構造にすることもできる。
【０１７２】
さらに、図８（Ｃ）において、トランジスタにおける酸化物半導体層４０３ｃの上面及び側面は、酸化物絶縁層４０７ｃに接する。また、酸化物絶縁層４０７ｃは、上部に保護絶縁層４０９ｃが設けられる。
【０１７３】
図８（Ｄ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１７４】
図８（Ｄ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ｄと、ゲート絶縁層としての機能を有する絶縁層４０２ｄと、チャネル形成層としての機能を有する酸化物半導体層４０３ｄと、ソース電極又はドレイン電極としての機能を有する導電層４０５ｄ及び導電層４０６ｄと、を含む。
【０１７５】
酸化物半導体層４０３ｄは、絶縁層４４７を介して基板４００ｄの上に設けられ、導電層４０５ｄ及び導電層４０６ｄは、それぞれ酸化物半導体層４０３ｄの一部の上に設けられ、絶縁層４０２ｄは、酸化物半導体層４０３ｄ、導電層４０５ｄ、及び導電層４０６ｄの上に設けられ、導電層４０１ｄは、絶縁層４０２ｄを介して酸化物半導体層４０３ｄの上に設けられる。
【０１７６】
基板４００ａ乃至基板４００ｄとしては、例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【０１７７】
また、基板４００ａ乃至基板４００ｄとして、セラミック基板、石英基板、又はサファイア基板などの絶縁体でなる基板を用いることもできる。また、基板４００ａ乃至基板４００ｄとして、結晶化ガラスを用いることもできる。また、基板４００ａ乃至基板４００ｄとして、プラスチック基板を用いることもできる。また、基板４００ａ乃至基板４００ｄとして、シリコンなどの半導体基板を用いることもできる。
【０１７８】
絶縁層４４７は、基板４００ｄからの不純物元素の拡散を防止する下地層としての機能を有する。絶縁層４４７としては、例えば窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層を用いることができる。また、絶縁層４４７に適用可能な材料の層の積層により絶縁層４４７を構成することもできる。また、絶縁層４４７として、遮光性を有する材料の層と、上記絶縁層４４７に適用可能な材料の層との積層を用いることもできる。また、遮光性を有する材料の層を用いて絶縁層４４７を構成することにより、酸化物半導体層４０３ｄへの光の入射を抑制することができる。
【０１７９】
なお、図８（Ａ）乃至図８（Ｃ）に示すトランジスタにおいて、図８（Ｄ）に示すトランジスタと同様に、基板とゲート電極としての機能を有する導電層の間に絶縁層を設けてもよい。
【０１８０】
導電層４０１ａ乃至導電層４０１ｄとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層４０１ａ乃至導電層４０１ｄの形成に適用可能な材料の層の積層により、導電層４０１ａ乃至導電層４０１ｄを構成することもできる。
【０１８１】
絶縁層４０２ａ乃至絶縁層４０２ｄとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｄに適用可能な材料の層の積層により絶縁層４０２ａ乃至絶縁層４０２ｄを構成することもできる。絶縁層４０２ａ乃至絶縁層４０２ｄに適用可能な材料の層は、例えばプラズマＣＶＤ法又はスパッタリング法などを用いて形成される。例えば、プラズマＣＶＤ法により窒化シリコン層を形成し、プラズマＣＶＤ法により窒化シリコン層の上に酸化シリコン層を形成することにより絶縁層４０２ａ乃至絶縁層４０２ｄを構成することができる。
【０１８２】
酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄに適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などが挙げられる。四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などが挙げられる。三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などが挙げられる。二元系金属酸化物としては、Ｉｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、又はＩｎ−Ｓｎ−Ｏ系金属酸化物などが挙げられる。また、酸化物半導体としては、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などが挙げられる。また、上記酸化物半導体としては、上記酸化物半導体として適用可能な金属酸化物にＳｉＯ２を含む酸化物を用いることもできる。また、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物とは、少なくともＩｎとＧａとＺｎを含む酸化物であり、その組成比に特に制限はない。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物にＩｎとＧａとＺｎ以外の元素が含まれていてもよい。
【０１８３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｗ：Ｙ：Ｚのとき、Ｚ＞１．５Ｗ＋Ｙとする。
【０１８４】
また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄに適用可能な酸化物半導体としては、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される金属酸化物も挙げられる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ又は複数の金属元素を示す。Ｍとしては、例えばＧａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣｏなどがある。
【０１８５】
導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄに適用可能な材料の層の積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄのそれぞれを構成することができる。
【０１８６】
例えば、アルミニウム又は銅の金属層と、チタン、モリブデン、又はタングステンなどの高融点金属層との積層により導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄを構成することができる。また、複数の高融点金属層の間にアルミニウム又は銅の金属層が設けられた積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄを構成することもできる。また、ヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているアルミニウム層を用いて導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄを構成することにより、耐熱性を向上させることができる。
【０１８７】
また、導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとして、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、若しくは酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、又はこれらの金属酸化物に酸化シリコンを含むものを用いることができる。
【０１８８】
さらに、導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄの形成に用いられる材料を用いて他の配線を形成してもよい。
【０１８９】
絶縁層４２７としては、例えば絶縁層４４７に適用可能な材料の層を用いることができる。また、絶縁層４２７に適用可能な材料の層の積層により絶縁層４２７を構成することもできる。
【０１９０】
酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃとしては、酸化物絶縁層を用いることができ、例えば酸化シリコン層などを用いることができる。また、酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃに適用可能な材料の層の積層により酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃを構成することもできる。
【０１９１】
保護絶縁層４０９ａ乃至保護絶縁層４０９ｃとしては、例えば無機絶縁層を用いることができ、例えば窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、又は窒化酸化アルミニウム層などを用いることができる。また、保護絶縁層４０９ａ乃至保護絶縁層４０９ｃに適用可能な材料の層の積層により保護絶縁層４０９ａ乃至保護絶縁層４０９ｃを構成することもできる。
【０１９２】
なお、本実施の形態のトランジスタに起因する表面凹凸を低減するために、トランジスタの上（酸化物絶縁層又は保護絶縁層を有する場合には酸化物絶縁層又は保護絶縁層を介してトランジスタの上）に平坦化絶縁層を有する構成にすることもできる。平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また平坦化絶縁層としては、低誘電率材料（ｌｏｗ−ｋ材料ともいう）の層を用いることもできる。また、平坦化絶縁層に適用可能な材料の層の積層により平坦化絶縁層を構成することもできる。
【０１９３】
さらに、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタの作製方法の一例として、図８（Ａ）に示すトランジスタの作製方法の一例について、図９（Ａ）乃至図９（Ｃ）、図１０（Ａ）及び図１０（Ｂ）を用いて説明する。図９（Ａ）乃至図９（Ｃ）並びに図１０（Ａ）及び図１０（Ｂ）は、図８（Ａ）に示すトランジスタの作製方法の一例を示す断面模式図である。
【０１９４】
まず、基板４００ａを準備し、基板４００ａの上に第１の導電膜を形成する。
【０１９５】
なお、基板４００ａの一例としてガラス基板を用いる。
【０１９６】
また、第１の導電膜としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の膜を用いることができる。また、第１の導電膜に適用可能な材料の膜の積層膜により、第１の導電膜を構成することもできる。
【０１９７】
次に、第１のフォトリソグラフィ工程により第１の導電膜の上に第１のレジストマスクを形成し、第１のレジストマスクを用いて選択的に第１の導電膜のエッチングを行うことにより導電層４０１ａを形成し、第１のレジストマスクを除去する。
【０１９８】
なお、本実施の形態において、インクジェット法を用いてレジストマスクを形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１９９】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するために、多階調マスクによって形成されたレジストマスクを用いてエッチングを行ってもよい。多階調マスクは、透過した光が複数の強度となる露光マスクである。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、製造工程を簡略にすることができる。
【０２００】
次に、導電層４０１ａの上に絶縁層４０２ａを形成する。
【０２０１】
例えば、高密度プラズマＣＶＤ法を用いて絶縁層４０２ａを形成することができる。例えばμ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるため、好ましい。高密度プラズマＣＶＤを用いて形成した高品質な絶縁層と酸化物半導体層が接することにより、界面準位が低減し、界面特性を良好にすることができる。
【０２０２】
また、スパッタリング法やプラズマＣＶＤ法など、他の方法を用いて絶縁層４０２ａを形成することもできる。また、絶縁層４０２ａの形成後に加熱処理を行ってもよい。該加熱処理を行うことにより絶縁層４０２ａの質、酸化物半導体との界面特性を改質させることができる。
【０２０３】
次に、絶縁層４０２ａの上に膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜５３０を形成する。例えば、スパッタリング法を用いて酸化物半導体膜５３０を形成することができる。
【０２０４】
なお、酸化物半導体膜５３０を形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層４０２ａの表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【０２０５】
例えば、酸化物半導体層４０３ａに適用可能な酸化物半導体材料を用いて酸化物半導体膜５３０を形成することができる。本実施の形態では、一例としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜５３０を形成する。この段階での断面模式図が図９（Ａ）に相当する。また、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス及び酸素の混合雰囲気下において、スパッタリング法により酸化物半導体膜５３０を形成することもできる。
【０２０６】
スパッタリング法を用いて酸化物半導体膜５３０を作製するためのターゲットとしては、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いることができる。また、上記に示すターゲットに限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いてもよい。また、作製される酸化物ターゲットの全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（充填率ともいう）は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
【０２０７】
なお、酸化物半導体膜５３０を形成する際に用いるスパッタリングガスとしては、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２０８】
また、酸化物半導体膜５３０を形成する前に、スパッタリング装置の予備加熱室で導電層４０１ａが形成された基板４００ａ、又は導電層４０１ａ及び絶縁層４０２ａが形成された基板４００ａを加熱し、基板４００ａに吸着した水素、水分などの不純物を脱離し排気することが好ましい。該加熱により、絶縁層４０２ａ及び酸化物半導体膜５３０への水素、水酸基、及び水分の侵入を抑制することができる。また、予備加熱室に設ける排気手段としては、例えばクライオポンプを用いることが好ましい。また、予備加熱室における加熱処理を省略することもできる。また、酸化物絶縁層４０７ａの成膜前に、導電層４０５ａ及び導電層４０６ａまで形成した基板４００ａにも同様に該加熱を行ってもよい。
【０２０９】
また、スパッタリング法を用いて酸化物半導体膜５３０を形成する場合、減圧状態に保持された成膜室内に基板４００ａを保持し、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とする。基板４００ａを加熱することにより、形成する酸化物半導体膜５３０に含まれる不純物濃度を低減することができる。また、スパッタリングによる酸化物半導体膜５３０の損傷が軽減する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて絶縁層４０２ａの上に酸化物半導体膜５３０を成膜する。
【０２１０】
なお、本実施の形態において、スパッタリングを行う際の成膜室内の残留水分を除去する手段としては、例えば吸着型の真空ポンプなどを用いることができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。例えばクライオポンプを用いることにより、例えば水素原子及び炭素原子のいずれか一つ又は複数を含む化合物などを排気することができ、成膜室で形成される膜に含まれる不純物の濃度を低減することができる。また、本実施の形態において、スパッタリングを行う際の成膜室内の残留水分を除去する手段として、ターボポンプにコールドトラップを加えたものを用いることもできる。
【０２１１】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となる。
【０２１２】
次に、第２のフォトリソグラフィ工程により酸化物半導体膜５３０の上に第２のレジストマスクを形成し、第２のレジストマスクを用いて選択的に酸化物半導体膜５３０のエッチングを行うことにより、酸化物半導体膜５３０を島状の酸化物半導体層に加工し、第２のレジストマスクを除去する。
【０２１３】
なお、絶縁層４０２ａにコンタクトホールを形成する場合、酸化物半導体膜５３０を島状の酸化物半導体層に加工する際に該コンタクトホールを形成することもできる。
【０２１４】
例えば、ドライエッチング、ウェットエッチング、又はドライエッチング及びウェットエッチングの両方を用いて酸化物半導体膜５３０のエッチングを行うことができる。ウェットエッチングに用いるエッチング液としては、例えば燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、エッチング液としてＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０２１５】
次に、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化又は脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４０３ａを得る（図９（Ｂ）参照）。
【０２１６】
なお、加熱処理装置は、電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を備えていてもよい。加熱処理装置としては、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えばアルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体を用いることができる。
【０２１７】
例えば、第１の加熱処理として、６５０℃〜７００℃に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて加熱した不活性ガス中から出す方式のＧＲＴＡを行ってもよい。
【０２１８】
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴンなどの希ガスに、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、又はヘリウム、ネオン、若しくはアルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、すなわち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。
【０２１９】
また、第１の加熱処理で酸化物半導体層を加熱した後、第１の加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸素を供給することによって、酸化物半導体層４０３ａを高純度化させる。
【０２２０】
また、島状の酸化物半導体層に加工する前の酸化物半導体膜５３０に第１の加熱処理を行うこともできる。その場合には、第１の加熱処理後に加熱装置から基板を取り出し、島状の酸化物半導体層に加工する。
【０２２１】
また、上記以外にも、酸化物半導体層形成後であれば、酸化物半導体層４０３ａの上に導電層４０５ａ及び導電層４０６ａを形成した後、又は導電層４０５ａ及び導電層４０６ａの上に酸化物絶縁層４０７ａを形成した後に第１の加熱処理を行ってもよい。
【０２２２】
また、絶縁層４０２ａにコンタクトホールを形成する場合、第１の加熱処理を行う前にコンタクトホールを形成してもよい。
【０２２３】
また、酸化物半導体膜を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域（単結晶領域）、すなわち、膜表面に対して垂直にｃ軸配向した結晶領域を有する膜を用いて酸化物半導体層を形成してもよい。例えば、膜厚が３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、さらに第１の加熱処理として、窒素、酸素、希ガス、又は乾燥エアの雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成する。さらに第２の加熱処理として、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、第１の酸化物半導体膜から第２の酸化物半導体膜にかけて上方に向かって結晶成長させ、第２の酸化物半導体膜の全体を結晶化させる。その結果、膜厚の厚い結晶領域を有する酸化物半導体膜を用いて酸化物半導体層４０３ａを形成することができる。
【０２２４】
次に、絶縁層４０２ａ及び酸化物半導体層４０３ａの上に第２の導電膜を形成する。
【０２２５】
第２の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の膜を用いることができる。また、第２の導電膜に適用可能な膜の積層膜により第２の導電膜を形成することができる。
【０２２６】
次に、第３のフォトリソグラフィ工程により第２の導電膜の上に第３のレジストマスクを形成し、第３のレジストマスクを用いて選択的にエッチングを行って導電層４０５ａ及び導電層４０６ａを形成した後、第３のレジストマスクを除去する（図９（Ｃ）参照）。
【０２２７】
なお、導電層４０５ａ及び導電層４０６ａを形成する際に、第２の導電膜を用いて他の配線を形成することもできる。
【０２２８】
また、第３のレジストマスク形成時の露光として、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることが好ましい。酸化物半導体層４０３ａの上で隣り合う導電層４０５ａの下端部と導電層４０６ａの下端部との間隔幅により、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、第３のレジストマスクの形成の際にチャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、該露光を用いて形成されたトランジスタを用いることにより、回路の動作速度を速くすることでき、さらに該トランジスタのオフ電流は、極めて少ないため、消費電力を低減することもできる。
【０２２９】
なお、第２の導電膜のエッチングを行う場合、エッチングによる酸化物半導体層４０３ａの分断を抑制するために、エッチング条件を最適化することが好ましい。しかしながら、第２の導電膜のみエッチングが行われ、酸化物半導体層４０３ａは、全くエッチングが行われないという条件を得ることは難しく、第２の導電膜のエッチングの際に酸化物半導体層４０３ａは一部のみエッチングが行われ、溝部（凹部）を有する酸化物半導体層４０３ａとなることもある。
【０２３０】
本実施の形態では、第２の導電膜の一例としてチタン膜を用い、酸化物半導体層４０３ａの一例としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いるため、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
【０２３１】
次に、酸化物半導体層４０３ａ、導電層４０５ａ、及び導電層４０６ａの上に酸化物絶縁層４０７ａを形成する。このとき、酸化物絶縁層４０７ａは、酸化物半導体層４０３ａの上面の一部に接する。
【０２３２】
酸化物絶縁層４０７ａは、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁層４０７ａに水又は水素などの不純物が混入しない方法を適宜用いて形成することができる。酸化物絶縁層４０７ａに水素が混入すると、該水素の酸化物半導体層への侵入又は該水素による酸化物半導体層中の酸素の引き抜きにより、酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層４０７ａができるだけ水素を含まない層になるように、酸化物絶縁層４０７ａの作製方法として水素を用いない方法を用いることが好ましい。
【０２３３】
本実施の形態では、酸化物絶縁層４０７ａの一例として、スパッタリング法を用いて膜厚２００ｎｍの酸化シリコン膜を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では一例として１００℃とする。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス及び酸素の混合雰囲気下において行うことができる。
【０２３４】
また、酸化物絶縁層４０７ａを形成するためのターゲットとしては、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタリング法により酸化シリコン膜を形成することができる。
【０２３５】
また、酸化物絶縁層４０７ａを形成する際に用いるスパッタリングガスは、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２３６】
また、酸化物絶縁層４０７ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層４０３ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層４０３ａの上面の一部に接する酸化物絶縁層４０７ａを形成することが好ましい。
【０２３７】
さらに、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うこともできる。例えば、第２の加熱処理として、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４０３ａの上面の一部が酸化物絶縁層４０７ａと接した状態で加熱される。
【０２３８】
以上の工程を経ることによって、水素、水分、水酸基、又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層から意図的に排除し、且つ酸素を酸化物半導体層に供給することができる。よって、酸化物半導体層は高純度化する。
【０２３９】
以上の工程でトランジスタが形成される（図１０（Ａ）参照）。
【０２４０】
また、酸化物絶縁層４０７ａとして欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層４０３ａ中に含まれる水素、水分、水酸基、又は水素化物などの不純物を酸化物絶縁層４０７ａに拡散させ、酸化物半導体層４０３ａ中に含まれる該不純物をより低減させる効果を奏する。
【０２４１】
さらに、酸化物絶縁層４０７ａの上に保護絶縁層４０９ａを形成してもよい。例えば、ＲＦスパッタリング法を用いて窒化シリコン膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層４０９ａの成膜方法として好ましい。本実施の形態では、一例として窒化シリコン膜を形成することにより保護絶縁層４０９ａを形成する（図１０（Ｂ）参照）。
【０２４２】
本実施の形態では、酸化物絶縁層４０７ａまで形成された基板４００ａを１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガスを導入し、シリコン半導体のターゲットを用いて窒化シリコン膜を形成することで保護絶縁層４０９ａを形成する。この場合においても、酸化物絶縁層４０７ａと同様に、処理室内の残留水分を除去しつつ保護絶縁層４０９ａを成膜することが好ましい。
【０２４３】
保護絶縁層４０９ａの形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。以上が図８（Ａ）に示すトランジスタの作製方法の一例である。
【０２４４】
なお、図８（Ａ）に示すトランジスタの作製方法の一例を示したが、これに限定されず、例えば図８（Ｂ）乃至図８（Ｄ）に示す各構成要素において、名称が図８（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図８（Ａ）に示す各構成要素と同じであれば、図８（Ａ）に示すトランジスタの作製方法の一例の説明を適宜援用することができる。
【０２４５】
以上のように、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタは、チャネル形成層として酸化物半導体層を有するトランジスタであり、トランジスタに用いられる酸化物半導体層は、加熱処理により高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。
【０２４６】
また、高純度化された酸化物半導体層は、キャリアの数が極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。よって、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下にすることができる。
【０２４７】
また、例えば上記トランジスタを用いることにより、分周回路の絶縁耐圧を向上させることができる。本実施の形態の分周回路は、電源電圧以上の電圧がトランジスタのゲートと、ソース又はドレインとの間に印加される場合があるため、絶縁耐圧の高い本実施の形態のトランジスタを用いることは好適である。
【０２４８】
（実施の形態５）
本実施の形態では、上記実施の形態の分周回路を備えた半導体装置について説明する。
【０２４９】
本実施の形態の半導体装置としては、例えば表示装置、無線通信装置、又は集積回路などが挙げられる。表示装置としては、例えば液晶表示装置又はエレクトロルミネセンス表示装置（ＥＬ表示装置ともいう）などが挙げられる。無線通信装置としては、例えばＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグが挙げられる。ＲＦＩＤタグは、ＲＦタグ、無線タグ、電子タグ、無線チップとも呼ばれる。
【０２５０】
さらに、本実施の形態の半導体装置の構成例について、図１１を用いて説明する。図１１は、本実施の形態の半導体装置の構成例を示すブロック図である。
【０２５１】
図１１に示す半導体装置は、クロック信号生成回路（ＣＬＫＧともいう）５０１と、第１のデジタル回路５０２ａ（ＤＩＧ１ともいう）と、第２のデジタル回路５０２ｂ（ＤＩＧ２ともいう）を具備する。
【０２５２】
クロック信号生成回路５０１は、第１のクロック信号及び第２のクロック信号を出力する機能を有する。また、クロック信号生成回路５０１は、発振回路及び分周回路を備える。分周回路としては、上記実施の形態の分周回路を用いることができる。なお、第１のクロック信号の周期及び第２のクロック信号の周期は互いに異なり、第２のクロック信号の周期は、第１のクロック信号の周期のＮ倍である。
【０２５３】
第１のデジタル回路５０２ａには、クロック信号生成回路５０１により生成された第１のクロック信号が入力される。第１のデジタル回路５０２ａは、クロック信号を用いて演算処理を行う機能を有する。第１のデジタル回路５０２ａとしては、例えばシフトレジスタ、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。
【０２５４】
第２のデジタル回路５０２ｂには、クロック信号生成回路５０１により生成された第２のクロック信号が入力される。第２のデジタル回路５０２ｂは、クロック信号を用いて演算処理を行う機能を有する。第２のデジタル回路５０２ｂとしては、例えばシフトレジスタ、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。
【０２５５】
以上のように、本実施の形態の半導体装置は、クロック信号生成回路に分周回路を備える構成である。該構成にすることにより、異なる周期のクロック信号を用いて駆動する複数のデジタル回路を具備する場合であっても、それぞれのデジタル回路を動作させることができる。
【符号の説明】
【０２５６】
１０１ シフトレジスタ
１０１ａ トランジスタ
１０１ｂ トランジスタ
１０１ｃ トランジスタ
１０１ｄ トランジスタ
１０１ｅ トランジスタ
１０１ｆ トランジスタ
１０１ｇ トランジスタ
１０１ｈ トランジスタ
１０１ｉ トランジスタ
１０１ｊ トランジスタ
１０１ｋ トランジスタ
１０２ 分周信号出力回路
１０２ａ トランジスタ
１０２ｂ トランジスタ
１０２ｃ トランジスタ
１０２ｄ トランジスタ
１０２ｅ トランジスタ
１０２ｆ トランジスタ
１０２ｇ トランジスタ
１０２ｈ トランジスタ
１０２ｉ トランジスタ
１０２ｊ トランジスタ
１０２ｋ トランジスタ
１０２ｌ トランジスタ
１０２ｍ トランジスタ
１０２ｎ トランジスタ
１０２ｏ トランジスタ
１０２ｐ トランジスタ
１０２ｑ トランジスタ
１０２ＤＬ１ 遅延回路
１０２ＤＬ２ 遅延回路
２０１ 単位分周回路
２０２ 単位分周回路
４００ａ 基板
４００ｂ 基板
４００ｃ 基板
４００ｄ 基板
４０１ａ 導電層
４０１ｂ 導電層
４０１ｃ 導電層
４０１ｄ 導電層
４０２ａ 絶縁層
４０２ｂ 絶縁層
４０２ｃ 絶縁層
４０２ｄ 絶縁層
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０３ｄ 酸化物半導体層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０５ｄ 導電層
４０６ａ 導電層
４０６ｂ 導電層
４０６ｃ 導電層
４０６ｄ 導電層
４０７ａ 酸化物絶縁層
４０７ｃ 酸化物絶縁層
４０９ａ 保護絶縁層
４０９ｂ 保護絶縁層
４０９ｃ 保護絶縁層
４２７ 絶縁層
４４７ 絶縁層
５０１ クロック信号生成回路
５０２ａ デジタル回路
５０２ｂ デジタル回路
５３０ 酸化物半導体膜
【技術分野】
【０００１】
本発明の一態様は、分周回路に関する。
【背景技術】
【０００２】
近年、互いに異なる周期の複数のクロック信号を用いてデジタル回路を駆動するために、分周回路が用いられる。
【０００３】
従来の分周回路としては、例えばフリップフロップを用いた分周回路などが挙げられる。（例えば特許文献１）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−０４８４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、特許文献１に示すような従来のフリップフロップを用いた分周回路は、簡略な回路構成で構成することができるが、周期の短いクロック信号を分周する場合に動作不良が起こる可能性がある。例えば、従来のフリップフロップを用いた分周回路は、電源電圧を選択的に出力することにより出力信号を生成するため、動作速度が遅く、分周回路を用いて周期の短いクロック信号を生成する場合に、動作不良が発生し、クロック信号を生成できない場合がある。
【０００６】
本発明の一態様では、分周回路の分周動作における動作不良を抑制することを課題の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、入力されたクロック信号の電圧に応じた値に設定された電圧信号である複数のパルス信号を生成し、生成した複数のパルス信号を用いて入力されたクロック信号の周期のＮ倍（Ｎは２以上の自然数）であるクロック信号を生成するものである。
【０００８】
本発明の一態様は、第１のクロック信号及び第２のクロック信号が入力され、第１のクロック信号及び第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した２×Ｘ個のパルス信号を出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成し、生成した第３のクロック信号となる信号を出力する分周信号出力回路と、を具備し、分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路である。
【０００９】
本発明の一態様は、第１のクロック信号及び第２のクロック信号が入力され、第１のクロック信号の周期のＸ倍（Ｘは２以上の自然数）の周期である第３のクロック信号を生成する第１の単位分周回路と、第３のクロック信号が入力され、第３のクロック信号に従って、第３のクロック信号の周期のＫ倍（Ｋは２以上の自然数）の周期である第４のクロック信号を生成する第２の単位分周回路と、を具備し、第１の単位分周回路は、第１のクロック信号及び第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した２×Ｘ個のパルス信号を出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、電圧信号を生成し、生成した電圧信号を第３のクロック信号として出力する分周信号出力回路と、を具備し、分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、電圧信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、電圧信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路である。
【発明の効果】
【００１０】
本発明の一態様により、周期の短いクロック信号であっても分周動作における動作不良を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１における分周回路の構成例を示すブロック図。
【図２】実施の形態２の分周回路におけるシフトレジスタの構成例を説明するための図。
【図３】実施の形態２の分周回路における分周信号出力回路の構成例を説明するための図。
【図４】実施の形態２の分周回路におけるシフトレジスタの動作例を説明するためのタイミングチャート。
【図５】実施の形態２の分周回路における分周信号出力回路の動作例を説明するためのタイミングチャート。
【図６】実施の形態２の分周回路における分周信号出力回路の動作例を説明するためのタイミングチャート。
【図７】実施の形態３における分周回路の構成例を示すブロック図。
【図８】実施の形態４におけるトランジスタの構造例を示す断面模式図。
【図９】図８（Ａ）に示すトランジスタの作製方法を説明するための断面模式図。
【図１０】図８（Ａ）に示すトランジスタの作製方法を説明するための断面模式図。
【図１１】実施の形態５における半導体装置の構成例を示すブロック図。
【発明を実施するための形態】
【００１２】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００１３】
また、各実施の形態に示す内容は、互いに適宜組み合わせ、又は置き換えを行うことができる。
【００１４】
（実施の形態１）
本実施の形態では、シフトレジスタを具備する分周回路について説明する。
【００１５】
本実施の形態の分周回路の構成について、図１を用いて説明する。図１は、本実施の形態における分周回路の構成例を示すブロック図である。
【００１６】
図１に示す分周回路は、シフトレジスタ１０１と、分周信号出力回路（ＤＩＶＯＵＴともいう）１０２と、を具備する。
【００１７】
シフトレジスタ１０１には、クロック信号が入力される。クロック信号としては、例えばクロック信号ＣＬＫ１（信号ＣＬＫ１ともいう）及びクロック信号ＣＬＫ２（信号ＣＬＫ２ともいう）がシフトレジスタ１０１に入力される。また、シフトレジスタ１０１は、２×Ｘ個（Ｘは２以上の自然数）のパルス信号を出力する。
【００１８】
本実施の形態の分周回路における信号としては、例えば電圧を用いた信号を用いることができる。電圧を用いた信号（電圧信号ともいう）としては、少なくとも第１の電圧及び第２の電圧に変化するアナログ信号又はデジタル信号を用いることができる。例えばクロック信号などの２値のデジタル信号は、ローレベル及びハイレベルになることにより、第１の電圧（ローレベルの電圧）及び第２の電圧（ハイレベルの電圧）に変化する信号である。また、ハイレベルの電圧及びローレベルの電圧は、それぞれ一定値であることが好ましい。しかし、電子回路では、例えばノイズなどの影響があるため、ハイレベルの電圧及びローレベルの電圧は、一定値ではなく、それぞれ実質的に同等とみなすことができる一定の範囲内の値であればよい。また、本実施の形態の分周回路における信号として第１の電圧乃至第３の電圧となる信号を用いてもよい。第３の電圧としては、例えば第２の電圧以上の値の電圧を用いることができる。
【００１９】
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２０】
信号ＣＬＫ１及び信号ＣＬＫ２は、互いに１／２周期ずれているクロック信号である。
【００２１】
また、シフトレジスタ１０１は、Ｐ個（Ｐ＝２×Ｘ）の順序回路（ＦＦともいう）（順序回路１０１＿１乃至順序回路１０１＿Ｐ）を用いて構成されるＰ段の順序回路を備える。
【００２２】
順序回路には、信号ＣＬＫ１又は信号ＣＬＫ２が入力される。また、順序回路は、入力されたクロック信号に応じて電圧が設定された信号を出力信号として出力する。また、順序回路は、例えば出力信号の電圧を制御するためのトランジスタを用いて構成される。
【００２３】
なお、分周回路において、トランジスタは、特に指定する場合を除き、ソース、ドレイン、及びゲートを少なくとも有する。
【００２４】
ソースとは、ソース領域、ソース電極の一部若しくは全部、又はソース配線の一部若しくは全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソース配線の両方の機能を有する導電層をソースという場合がある。
【００２５】
ドレインとは、ドレイン領域、ドレイン電極の一部若しくは全部、又はドレイン配線の一部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。
【００２６】
ゲートとは、ゲート電極の一部若しくは全部、又はゲート配線の一部若しくは全部のことをいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方の機能を有する導電層をゲートという場合がある。
【００２７】
また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインは、互いに入れ替わる場合がある。
【００２８】
また、分周回路におけるトランジスタとしては、例えば元素周期表における第１４族の半導体（シリコンなど）を用いた半導体層又は酸化物半導体層を含むトランジスタを用いることができる。上記第１４族の半導体を用いた半導体層又は酸化物半導体層は、トランジスタのチャネル形成層としての機能を有する。また、上記酸化物半導体層は、高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた半導体層である。なお、高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層に酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なくとも一方を含む概念である。また、分周回路におけるトランジスタを全て同一の導電型のトランジスタにすることができる。全て同一の導電型のトランジスタを用いることにより、互いに異なる導電型である複数のトランジスタを用いる場合より製造工程を簡略にすることができる。
【００２９】
順序回路は、自身の出力信号の電圧を制御するためのトランジスタがオン状態になることにより、出力信号の電圧をクロック信号の電圧に応じた値に設定する。例えば奇数段の順序回路において、出力信号の電圧を制御するためのトランジスタは、出力信号の電圧を信号ＣＬＫ１に応じた値の電圧に設定する。また、偶数段の順序回路において、出力信号の電圧を制御するためのトランジスタは、出力信号の電圧を信号ＣＬＫ２に応じた値の電圧に設定する。また、上記出力信号の電圧を制御するためのトランジスタは、ゲートと、ソース及びドレインの一方との間に容量を有する。このため、順序回路は、トランジスタのゲートの電圧を電源電圧以上に設定することができる。これにより、出力信号の電圧が所望の値になるまでの時間を短くすることができ、また、少なくとも一部の出力信号の電圧の値を電源電圧以上にすることができる。上記ゲートと、ソース及びドレインの一方との間の容量としては、寄生容量又は別途設けられた容量素子などを用いることができる。
【００３０】
分周信号出力回路１０２には、２×Ｘ個のパルス信号が入力される。分周信号出力回路１０２は、入力された２×Ｘ個のパルス信号に従って、信号ＣＬＫ１の周期のＸ倍の周期である信号ＣＬＫ３となる信号を生成し、生成した信号ＣＬＫ３となる信号を出力信号として出力する機能を有する。なお、信号ＣＬＫ１の周期のＸ倍の周期である信号を生成することを分周ともいう。
【００３１】
分周信号出力回路１０２は、少なくともＸ個のトランジスタＴｒ１及びＸ個のトランジスタＴｒ２を備える。
【００３２】
Ｘ個のトランジスタＴｒ１のゲートには、１個目乃至Ｘ個目の異なるパルス信号が入力され、トランジスタＴｒ１は、所定の時間における信号ＣＬＫ３となる信号の電圧を第１の電圧に設定するか否かを制御する機能を有する。
【００３３】
Ｘ個のトランジスタＴｒ２のゲートには、Ｘ＋１個目乃至２×Ｘ個目の異なるパルス信号が入力され、トランジスタＴｒ２は、所定の時間における信号ＣＬＫ３となる信号の電圧を第２の電圧に設定するか否かを制御する機能を有する。
【００３４】
本実施の形態の分周回路の一例は、シフトレジスタ及び分周信号出力回路を具備し、シフトレジスタは、第１のクロック信号及び第２のクロック信号に従って２×Ｘ個のパルス信号を出力する機能を有し、分周信号出力回路は、２×Ｘ個のパルス信号に従ってＸ個の第１のトランジスタ及びＸ個の第２のトランジスタのそれぞれを順次オン状態にすることにより、第３のクロック信号となる信号の電圧を設定し、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号を出力する構成である。本実施の形態の分周回路におけるシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短い。これは、例えばクロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するためである。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上させることができ、分周動作における動作不良を抑制することができる。
【００３５】
（実施の形態２）
本実施の形態では、上記実施の形態１における分周回路の構成例について説明する。
【００３６】
まず、上記実施の形態の分周回路のシフトレジスタにおける各順序回路の構成例について、図２を用いて説明する。図２は、本実施の形態の分周回路のシフトレジスタにおける順序回路の構成例を示す図である。
【００３７】
各順序回路には、セット信号ＳＴ１１（信号ＳＴ１１ともいう）、リセット信号ＲＳ１１（信号ＲＳ１１ともいう）、リセット信号ＲＳ１２（信号ＲＳ１２ともいう）、クロック信号ＣＫ１１（信号ＣＫ１１ともいう）、クロック信号ＣＫ１２（信号ＣＫ１２ともいう）、及び電源電圧Ｖｐが入力される。また、各順序回路は、出力信号ＯＵＴ１１（信号ＯＵＴ１１ともいう）を出力する。
【００３８】
図２（Ａ）は、１段目の順序回路の構成例を示す図である。図２（Ａ）に示す順序回路は、トランジスタ１０１ａ乃至トランジスタ１０１ｋを備える。
【００３９】
トランジスタ１０１ａのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ａのゲートには、信号ＳＴ１１が入力される。
【００４０】
トランジスタ１０１ｂのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ｂのゲートには、信号ＲＳ１１が入力される。
【００４１】
トランジスタ１０１ｃのソース及びドレインの一方は、トランジスタ１０１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｃのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｃのゲートには、信号ＳＴ１１が入力される。
【００４２】
なお、電圧Ｖａ及び電圧Ｖｂの一方は、高電源電圧Ｖｄｄであり、電圧Ｖａ及び電圧Ｖｂの他方は、低電源電圧Ｖｓｓである。高電源電圧Ｖｄｄは、相対的に低電源電圧Ｖｓｓより高い値の電圧であり、低電源電圧Ｖｓｓは、相対的に高電源電圧Ｖｄｄより低い値の電圧である。電圧Ｖａ及び電圧Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。また、電圧Ｖａ及び電圧Ｖｂの電位差が電源電圧Ｖｐとなる。
【００４３】
トランジスタ１０１ｄのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ｄのゲートには、信号ＣＫ１２が入力される。
【００４４】
トランジスタ１０１ｅのソース及びドレインの一方は、トランジスタ１０１ｄのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｅのソース及びドレインの他方は、トランジスタ１０１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｅのゲートには、信号ＲＳ１２が入力される。
【００４５】
トランジスタ１０１ｆのソース及びドレインの一方は、トランジスタ１０１ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｆのゲートには、電圧Ｖａが入力される。なお、トランジスタ１０１ｆのソース及びドレインの一方と、トランジスタ１０１ａのソース及びドレインの他方との接続箇所をノードＮＡ１ともいう。
【００４６】
トランジスタ１０１ｇのソース及びドレインの一方は、トランジスタ１０１ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｇのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｇのゲートは、トランジスタ１０１ｅのソース及びドレインの他方に電気的に接続される。
【００４７】
トランジスタ１０１ｈのソース及びドレインの一方には、信号ＣＫ１１が入力され、トランジスタ１０１ｈのゲートは、トランジスタ１０１ｆのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０１ｈのゲートと、トランジスタ１０１ｆのソース及びドレインの他方との接続箇所をノードＮＢ１ともいう。
【００４８】
トランジスタ１０１ｉのソース及びドレインの一方は、トランジスタ１０１ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｉのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｉのゲートは、トランジスタ１０１ｅのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０１ｉのゲートと、トランジスタ１０１ｂのソース及びドレインの他方、トランジスタ１０１ｃのソース及びドレインの一方、トランジスタ１０１ｅのソース及びドレインの他方、トランジスタ１０１ｇのゲート、並びにトランジスタ１０１ｋのソース及びドレインの一方との接続箇所をノードＮＣ１ともいう。
【００４９】
トランジスタ１０１ｊのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１ｊのソース及びドレインの他方は、トランジスタ１０１ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｊのゲートには、信号ＦＢが入力される。信号ＦＢは、Ｐ段目の順序回路１０１＿Ｐの信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿Ｐ）ともいう）であるフィードバック信号である。
【００５０】
トランジスタ１０１ｋのソース及びドレインの一方は、トランジスタ１０１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０１ｋのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０１ｋのゲートには、信号ＦＢが入力される。
【００５１】
図２（Ｂ）は、２段目乃至（（Ｐ／２）＋１）段目の順序回路の構成例を示す図である。
【００５２】
図２（Ｂ）に示す順序回路は、図２（Ａ）に示す順序回路の構成からトランジスタ１０１ｊ及びトランジスタ１０１ｋを除いた構成と同じ構成である。よって、図２（Ａ）に示す順序回路の構成例の説明を適宜援用する。
【００５３】
図２（Ｃ）は、（（Ｐ／２）＋２）段目乃至Ｐ段目の順序回路の構成例を示す図である。
【００５４】
図２（Ｃ）に示す順序回路は、図２（Ｂ）に示す順序回路の構成に加え、ノードＮＢ１の電圧を、信号ＯＵＴ１２として出力する構成である。よって、図２（Ｂ）に示す順序回路と同じ構成の部分は、図２（Ａ）に示す順序回路の説明を適宜援用する。
【００５５】
さらに、１段目の順序回路には、信号ＳＴ１１として、スタート信号ＳＰ（信号ＳＰともいう）が入力される。信号ＳＰは、パルス信号である。
【００５６】
また、Ｑ＋１（Ｑは１以上Ｐ−１以下の自然数）段目の順序回路には、信号ＳＴ１１として、Ｑ段目の順序回路の信号ＯＵＴ１１が入力される。
【００５７】
また、Ｕ（Ｕは１以上Ｐ−１以下の自然数）段目の順序回路には、信号ＲＳ１１として、Ｕ＋１段目の順序回路の信号ＯＵＴ１１が入力される。
【００５８】
また、Ｐ段目の順序回路には、信号ＲＳ１１として、１段目の順序回路の信号ＯＵＴ１１が入力される。
【００５９】
また、偶数段目の順序回路には、信号ＣＫ１１として、信号ＣＬＫ２が入力され、信号ＣＫ１２として、信号ＣＬＫ１が入力される。
【００６０】
また、奇数段目の順序回路には、信号ＣＫ１１及び信号ＣＫ１２として、信号ＣＬＫ１が入力される。
【００６１】
また、各順序回路には、信号ＲＳ１２として、信号ＲＳＴが入力される。信号ＲＳＴは、パルス信号である。なお、信号ＲＳＴを用いて信号ＳＰを生成することもできる。
【００６２】
次に、本実施の形態の分周回路における分周信号出力回路の構成例について、図３を用いて説明する。図３は、本実施の形態の分周回路における分周信号出力回路の構成例を示す図である。
【００６３】
図３（Ａ）に示す分周信号出力回路は、シフトレジスタが４段の順序回路により構成される場合の分周信号出力回路である。図３（Ａ）に示す分周信号出力回路は、トランジスタ１０２ａ乃至トランジスタ１０２ｍと、遅延回路１０２ＤＬ１と、遅延回路１０２ＤＬ２と、を備える。
【００６４】
また、図３（Ａ）に示す分周信号出力回路には、信号Ｓ１Ａ、信号Ｓ１Ｂ、信号Ｓ２Ａ、信号Ｓ２Ｂ、クロック信号ＣＫ２１（信号ＣＫ２１ともいう）、リセット信号ＲＳ２１（信号ＲＳ２１ともいう）、及び電源電圧Ｖｐが入力される。また、図３（Ａ）に示す分周信号出力回路は、出力信号ＯＵＴ２１（信号ＯＵＴ２１ともいう）を出力する。信号ＯＵＴ２１は、クロック信号ＣＬＫ１の周期をＮ倍に分周したクロック信号である。
【００６５】
トランジスタ１０２ａのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ａのゲートには、信号Ｓ１Ｂが入力される。
【００６６】
トランジスタ１０２ｂのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｂのゲートには、信号Ｓ２Ｂが入力される。
【００６７】
トランジスタ１０２ｃのソース及びドレインの一方は、トランジスタ１０２ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｃのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｃのゲートは、信号Ｓ１Ｂが入力される。
【００６８】
トランジスタ１０２ｄのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｄのゲートには、信号ＣＫ２１が入力される。
【００６９】
トランジスタ１０２ｅのソース及びドレインの一方は、トランジスタ１０２ｄのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｅのソース及びドレインの他方は、トランジスタ１０２ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｅのゲートには、信号ＲＳ２１が入力される。
【００７０】
トランジスタ１０２ｆのソース及びドレインの一方は、トランジスタ１０２ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｆのゲートには、電圧Ｖａが入力される。なお、トランジスタ１０２ｆのソース及びドレインの一方と、トランジスタ１０２ａのソース及びドレインの他方との接続箇所をノードＮＡ２ともいう。
【００７１】
トランジスタ１０２ｇのソース及びドレインの一方は、トランジスタ１０２ａのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｇのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｇのゲートは、トランジスタ１０２ｂのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０２ｇのゲートと、トランジスタ１０２ｂのソース及びドレインの他方、トランジスタ１０２ｃのソース及びドレインの一方、並びにトランジスタ１０２ｅのソース及びドレインの他方との接続箇所をノードＮＣ２ともいう。
【００７２】
トランジスタ１０２ｈのソース及びドレインの一方には、信号ＣＫ２１が入力され、トランジスタ１０２ｈのゲートは、トランジスタ１０２ｆのソース及びドレインの他方に電気的に接続される。なお、トランジスタ１０２ｈのゲートと、トランジスタ１０２ｆのソース及びドレインの他方との接続箇所をノードＮＢ２ともいう。
【００７３】
トランジスタ１０２ｉのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｉのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｉのゲートには、遅延回路１０２ＤＬ１を介して信号Ｓ２Ａが入力される。
【００７４】
トランジスタ１０２ｊのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｊのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｊのゲートには、信号Ｓ１Ｂが入力される。
【００７５】
トランジスタ１０２ｋのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｋのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｋのゲートには、信号Ｓ２Ｂが入力される。
【００７６】
トランジスタ１０２ｌのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｌのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｌのゲートには、信号Ｓ１Ａが入力される。
【００７７】
トランジスタ１０２ｍのソース及びドレインの一方は、トランジスタ１０２ｆのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｍのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｍのゲートには、遅延回路１０２ＤＬ１及び遅延回路１０２ＤＬ２を介して信号Ｓ２Ａが入力される。
【００７８】
また、図３（Ａ）に示す順序回路には、信号ＣＫ２１として、信号ＣＬＫ１が入力され、信号ＲＳ２１として、信号ＲＳＴが入力され、信号Ｓ１Ａとして、シフトレジスタ１０１における１段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿１）ともいう）が入力され、信号Ｓ１Ｂとして、シフトレジスタ１０１における２段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿２）ともいう）が入力され、信号Ｓ２Ａとして、シフトレジスタ１０１における３段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿３）ともいう）が入力され、信号Ｓ２Ｂとして、シフトレジスタ１０１における４段目の順序回路１０１＿４の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿４）ともいう）が入力される。
【００７９】
また、図３（Ｂ）示す分周信号出力回路は、シフトレジスタ１０１が８段の順序回路により構成される場合の分周信号出力回路である。図３（Ｂ）に示す分周信号出力回路は、図３（Ａ）に示す分周信号出力回路の構成に加え、トランジスタ１０２ｎ乃至トランジスタ１０２ｑを備え、さらに信号Ｓ１Ｃ、信号Ｓ１Ｄ、信号Ｓ２Ｃ、及び信号Ｓ２Ｄが入力される。
【００８０】
トランジスタ１０２ｎのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｎのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｎのゲートには、信号Ｓ２Ｃが入力される。
【００８１】
トランジスタ１０２ｏのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｏのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｏのゲートには、信号Ｓ１Ｃが入力される。
【００８２】
トランジスタ１０２ｐのソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０２ｐのソース及びドレインの他方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｐのゲートには、信号Ｓ２Ｄが入力される。
【００８３】
トランジスタ１０２ｑのソース及びドレインの一方は、トランジスタ１０２ｈのソース及びドレインの他方に電気的に接続され、トランジスタ１０２ｑのソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２ｑのゲートには、信号Ｓ１Ｄが入力される。
【００８４】
また、図３（Ｂ）に示す分周信号出力回路には、信号ＣＫ２１として、信号ＣＬＫ１が入力され、信号ＲＳ２１として、信号ＲＳＴが入力され、信号Ｓ１Ａとして、シフトレジスタ１０１における１段目の順序回路の信号ＯＵＴ１１が入力され、信号Ｓ１Ｂとして、シフトレジスタ１０１における２段目の順序回路の信号ＯＵＴ１１が入力され、信号Ｓ１Ｃとして、シフトレジスタ１０１における３段目の順序回路の信号ＯＵＴ１１が入力され、信号Ｓ１Ｄとして、シフトレジスタ１０１における４段目の順序回路の信号ＯＵＴ１２が入力され、信号Ｓ２Ａとして、シフトレジスタ１０１における５段目の順序回路の信号ＯＵＴ１１（信号ＯＵＴ１１（１０１＿５）ともいう）が入力され、信号Ｓ２Ｂとして、シフトレジスタ１０１における６段目の順序回路の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿６）ともいう）が入力され、信号Ｓ２Ｃとして、シフトレジスタ１０１における７段目の順序回路の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿７）ともいう）が入力され、信号Ｓ２Ｄとして、シフトレジスタ１０１における８段目の順序回路の信号ＯＵＴ１２（信号ＯＵＴ１２（１０１＿８）ともいう）が入力される。
【００８５】
なお、遅延回路１０２ＤＬ１及び遅延回路１０２ＤＬ２としては、例えば互いに並列接続で電気的に接続された２Ｎ個（Ｎは自然数）のインバータを用いて構成される。
【００８６】
次に、本実施の形態の分周回路の動作例について説明する。
【００８７】
まず、分周回路におけるシフトレジスタ１０１の動作例について、図４を用いて説明する。図４は、本実施の形態の分周回路におけるシフトレジスタの動作例を説明するためのタイミングチャートである。なお、ここでは、一例としてトランジスタ１０１ａ乃至トランジスタ１０１ｉのそれぞれを、全てＮ型の導電型とし、電圧Ｖａとして高電源電圧Ｖｄｄが入力され、電圧Ｖｂとして低電源電圧Ｖｓｓが入力されるものとする。
【００８８】
図４（Ａ）は、奇数段における順序回路の動作例を説明するためのタイミングチャートである。図４（Ａ）では、時刻Ｔ１１において、信号ＣＫ１１及び信号ＣＫ１２がハイレベルになり、信号ＳＴ１１はローレベルであり、信号ＲＳ１１はローレベルであり、信号ＲＳ１２がハイレベルになる。
【００８９】
このとき、順序回路はリセット状態になる。また、トランジスタ１０１ｂ及びトランジスタ１０１ｃがオフ状態になり、トランジスタ１０１ｄ及びトランジスタ１０１ｅがオン状態になるため、ノードＮＣ１の電圧（ＶＮＣ１ともいう）が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇがオン状態であるため、ノードＮＡ１の電圧（ＶＮＡ１ともいう）が電圧Ｖｂと同等の値になる。また、トランジスタ１０１ｆがオン状態であるため、ノードＮＢ１の電圧（ＶＮＢ１ともいう）が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈがオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【００９０】
次に、時刻Ｔ１２において、信号ＣＫ１１及び信号ＣＫ１２がローレベルになり、信号ＳＴ１１がハイレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２はハイレベルのままである。
【００９１】
このとき、順序回路はセット状態になる。また、トランジスタ１０１ｂはオフ状態のままであり、トランジスタ１０１ｃがオン状態になり、トランジスタ１０１ｄがオフ状態になり、トランジスタ１０１ｅはオン状態のままであるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオフ状態になる。また、トランジスタ１０１ａがオン状態になり、トランジスタ１０１ｇがオフ状態になるため、ノードＮＡ１の電圧が電圧Ｖａと同等の値になる。また、トランジスタ１０１ｆはオン状態であるため、ノードＮＢ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｈがオン状態になり、ノードＮＡ１の電圧及びノードＮＢ１の電圧が電圧Ｖａと同等の値になると、トランジスタ１０１ｆがオフ状態になる。また、トランジスタ１０１ｈがオン状態になり、トランジスタ１０１ｉがオフ状態になるため、信号ＯＵＴ１１はローレベルのままである。
【００９２】
次に、時刻Ｔ１３において、信号ＣＫ１１及び信号ＣＫ１２がハイレベルになり、信号ＳＴ１１がローレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２がローレベルになる。
【００９３】
このとき、トランジスタ１０１ｂはオフ状態のままであり、トランジスタ１０１ｃがオフ状態になり、トランジスタ１０１ｄがオン状態になり、トランジスタ１０１ｅがオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉはオフ状態のままである。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇはオフ状態のままであるため、ノードＮＡ１は電圧Ｖａと同等の値のままである。また、トランジスタ１０１ｆはオフ状態のままであり、ノードＮＢ１が浮遊状態になる。また、トランジスタ１０１ｈはオン状態のままであり、トランジスタ１０１ｉはオフ状態のままであるため、トランジスタ１０１ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０１ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ１の電圧が上昇する。いわゆるブートストラップである。ノードＮＢ１の電圧は、電圧Ｖａとトランジスタ１０１ｈの閾値電圧（Ｖｔｈ１０１ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０１ｈ＋Ｖｘまで上昇する。このときトランジスタ１０１ｈはオン状態のままである。また、信号ＯＵＴ１１がハイレベルになる。
【００９４】
次に、時刻Ｔ１４において、信号ＣＫ１１及び信号ＣＫ１２がローレベルになり、信号ＳＴ１１はローレベルのままであり、信号ＲＳ１１がハイレベルになり、信号ＲＳ１２はローレベルのままである。
【００９５】
このとき、トランジスタ１０１ｂがオン状態になり、トランジスタ１０１ｃ及びトランジスタ１０１ｅはオフ状態のままであり、トランジスタ１０１ｄがオフ状態になるため、ノードＮＣ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａはオフ状態のままであり、トランジスタ１０１ｇがオン状態になるため、ノードＮＡ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｆがオン状態になる。また、トランジスタ１０１ｆがオン状態になるため、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈがオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【００９６】
以上のように、奇数段の順序回路は、信号ＯＵＴ１１のパルスを出力する。
【００９７】
さらに図４（Ｂ）は、偶数段における順序回路の動作例を説明するためのタイミングチャートである。図４（Ｂ）では、時刻Ｔ１１において、信号ＣＫ１１がローレベルであり、信号ＣＫ１２がハイレベルであり、信号ＳＴ１１がローレベルであり、信号ＲＳ１１がローレベルであり、信号ＲＳ１２がハイレベルである。
【００９８】
このとき、順序回路はリセット状態になる。また、トランジスタ１０１ｂ及びトランジスタ１０１ｃがオフ状態になり、トランジスタ１０１ｄ及びトランジスタ１０１ｅがオン状態になるため、ノードＮＣ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇがオン状態になるため、ノードＮＡ１の電圧が電圧Ｖｂと同等の値になる。また、トランジスタ１０１ｆはオン状態であるため、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈがオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【００９９】
次に、時刻Ｔ１２において、信号ＣＫ１１がハイレベルになり、信号ＣＫ１２がローレベルになり、信号ＳＴ１１はローレベルのままであり、信号ＲＳ１１はローレベルであり、信号ＲＳ１２はハイレベルのままである。
【０１００】
このとき、トランジスタ１０１ｂ及びトランジスタ１０１ｃはオフ状態のままであり、トランジスタ１０１ｅはオン状態のままであり、トランジスタ１０１ｄがオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉはオン状態のままである。また、トランジスタ１０１ａはオフ状態のままであり、トランジスタ１０１ｇはオン状態のままであるため、ノードＮＡ１の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０１ｆはオン状態のままであるため、ノードＮＢ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｈはオフ状態のままである。また、トランジスタ１０１ｈはオフ状態のままであり、トランジスタ１０１ｉはオン状態のままであるため、信号ＯＵＴ１１はローレベルのままである。
【０１０１】
次に、時刻Ｔ１３において、信号ＣＫ１１がローレベルになり、信号ＣＫ１２がハイレベルになり、信号ＳＴ１１がハイレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２がローレベルになる。
【０１０２】
このとき、順序回路はセット状態になる。また、トランジスタ１０１ｂはオフ状態のままであり、トランジスタ１０１ｃがオン状態になり、トランジスタ１０１ｄがオン状態になり、トランジスタ１０１ｅはオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオフ状態になる。また、トランジスタ１０１ａがオン状態になり、トランジスタ１０１ｇがオフ状態になるため、ノードＮＡ１の電圧は電圧Ｖａと同等の値になる。また、トランジスタ１０１ｆはオン状態のままであるため、ノードＮＢ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｈがオン状態になる。さらに、ノードＮＡ１の電圧及びノードＮＢ１の電圧が電圧Ｖａと同等の値になると、トランジスタ１０１ｆがオフ状態になる。また、トランジスタ１０１ｈがオン状態になり、トランジスタ１０１ｉがオフ状態になるため、信号ＯＵＴ１１はローレベルのままである。
【０１０３】
次に、時刻Ｔ１４において、信号ＣＫ１１がハイレベルになり、信号ＣＫ１２がローレベルになり、信号ＳＴ１１がローレベルになり、信号ＲＳ１１はローレベルのままであり、信号ＲＳ１２はローレベルのままである。
【０１０４】
このとき、トランジスタ１０１ｂ及びトランジスタ１０１ｅはオフ状態のままであり、トランジスタ１０１ｃ及びトランジスタ１０１ｄがオフ状態になるため、ノードＮＣ１の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０１ｇ及びトランジスタ１０１ｉはオフ状態のままである。また、トランジスタ１０１ａがオフ状態になり、トランジスタ１０１ｇはオフ状態のままであるため、ノードＮＡ１の電圧は、電圧Ｖａと同等の値のままである。また、トランジスタ１０１ｆはオフ状態のままであり、ノードＮＢ１が浮遊状態になり、トランジスタ１０１ｈはオン状態のままであり、トランジスタ１０１ｉはオフ状態のままであるため、トランジスタ１０１ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０１ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ１の電圧が上昇する。ノードＮＢ１の電圧は、電圧Ｖａとトランジスタ１０１ｈの閾値電圧（Ｖｔｈ１０１ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０１ｈ＋Ｖｘまで上昇する。このときトランジスタ１０１ｈはオン状態のままであり、トランジスタ１０１ｉはオフ状態のままであるため、信号ＯＵＴ１１がハイレベルになる。
【０１０５】
次に、時刻Ｔ１５において、信号ＣＫ１１がローレベルになり、信号ＣＫ１２がハイレベルになり、信号ＳＴ１１はローレベルのままであり、信号ＲＳ１１がハイレベルになり、信号ＲＳ１２はローレベルのままである。
【０１０６】
このとき、トランジスタ１０１ｃ及びトランジスタ１０１ｅはオフ状態のままであり、トランジスタ１０１ｂがオン状態になるため、ノードＮＣ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオン状態になる。また、トランジスタ１０１ａはオフ状態のままであり、トランジスタ１０１ｇがオン状態になるため、ノードＮＡ１の電圧が電圧Ｖｂと同等の値になる。また、トランジスタ１０１ｆがオン状態になるため、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｈはオフ状態になる。また、トランジスタ１０１ｈがオフ状態になり、トランジスタ１０１ｉがオン状態になるため、信号ＯＵＴ１１がローレベルになる。
【０１０７】
以上のように、順序回路は、信号ＯＵＴ１１のパルスを出力する。
【０１０８】
さらに、図２（Ａ）に示す順序回路の動作例について、図４（Ａ）を用いて説明した順序回路の動作例の説明を援用して説明する。
【０１０９】
図２（Ａ）に示す順序回路は、図２（Ｂ）に示す順序回路の動作に加え、信号ＦＢのパルスが入力されると、トランジスタ１０１ｊ及びトランジスタ１０１ｋがオン状態になる。トランジスタ１０１ｊがオン状態になると、ノードＮＡ１の電圧が電圧Ｖａと同等の値になり、トランジスタ１０１ｆがオフ状態になる。また、トランジスタ１０１ｋがオン状態になると、ノードＮＢ１の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０１ｇ及びトランジスタ１０１ｉがオフ状態になる。
【０１１０】
さらに、図２（Ｃ）に示す順序回路の動作は、上記で説明した図２（Ｂ）に示す順序回路の動作例の説明と同じであるため、図２（Ｂ）に示す順序回路の動作例の説明を適宜援用する。
【０１１１】
さらに、図４（Ｃ）は、図１に示すシフトレジスタの動作例を説明するためのタイミングチャートである。
【０１１２】
図４（Ｃ）では、まず信号ＲＳＴのパルスが入力されることにより、各順序回路はリセット状態になり、その後信号ＳＰのパルスが入力されることにより、１段目の順序回路１０１＿１はセット状態になり、次の期間において１段目の順序回路１０１＿１は、信号ＯＵＴ１１のパルスを出力する。さらに、１段目の順序回路１０１＿１の信号ＯＵＴ１１のパルスがセット信号ＳＴ１１として２段目の順序回路１０１＿２に入力されることにより、２段目の順序回路１０１＿２はセット状態になり、次の期間において２段目の順序回路１０１＿２は、信号ＯＵＴ１１のパルスを出力する。上記動作をＰ段目の順序回路１０１＿Ｐまで順次行い、１段目の順序回路１０１＿１の信号ＯＵＴ１１乃至Ｐ段目の順序回路１０１＿Ｐの信号ＯＵＴ１１において、パルスを順次出力する。以上が本実施の形態の分周回路におけるシフトレジスタの動作例である。
【０１１３】
さらに、本実施の形態の分周回路における分周信号出力回路の動作例として、図３（Ａ）に示す構成の分周信号出力回路の動作例について図５を用いて説明する。図５は、図３（Ａ）に示す構成の分周信号出力回路の動作例を説明するためのタイミングチャートである。
【０１１４】
図５では、時刻Ｔ２１において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１がハイレベルになり、信号Ｓ１Ａはローレベルであり、信号Ｓ１Ｂはローレベルであり、信号Ｓ２Ａはローレベルであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値である。
【０１１５】
このとき、分周信号出力回路はリセット状態になる。また、トランジスタ１０２ｂ及びトランジスタ１０２ｃがオフ状態になり、トランジスタ１０２ｄ及びトランジスタ１０２ｅがオン状態になるため、ノードＮＣ２の電圧（ＶＮＣ２ともいう）が電圧Ｖａと同等の値になり、トランジスタ１０２ｇがオン状態になる。また、トランジスタ１０２ｇがオン状態になり、トランジスタ１０２ａがオフ状態になるため、ノードＮＡ２の電圧（ＶＮＡ２ともいう）は、電圧Ｖｂと同等の値になる。また、トランジスタ１０２ｆがオン状態であるため、ノードＮＢ２の電圧（ＶＮＢ２ともいう）が電圧Ｖｂと同等の値になり、トランジスタ１０２ｈがオフ状態になる。また、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、及びトランジスタ１０２ｍがオフ状態になるため、信号ＯＵＴ２１は、前期間の状態を維持する。
【０１１６】
次に、時刻Ｔ２２において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はハイレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままである。
【０１１７】
このとき、トランジスタ１０２ｂ及びトランジスタ１０２ｃはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になり、トランジスタ１０２ｅはオン状態のままであるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、及びトランジスタ１０２ｍはオフ状態のままであるため、信号ＯＵＴ２１は前期間の状態を維持する。
【０１１８】
次に、時刻Ｔ２３において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１がローレベルになり、信号Ｓ１Ａがハイレベルになり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままである。
【０１１９】
このとき、トランジスタ１０２ｂ及びトランジスタ１０２ｃはオフ状態のままであり、トランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｅがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｌがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、及びトランジスタ１０２ｍはオフ状態のままであるため、信号ＯＵＴ２１がローレベルになる。
【０１２０】
次に、時刻Ｔ２４において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａがローレベルになり、信号Ｓ１Ｂがハイレベルになり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままである。
【０１２１】
このとき、トランジスタ１０２ｂ及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｃがオン状態になり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０２ｇがオフ状態になる。また、トランジスタ１０２ａがオン状態になり、トランジスタ１０２ｇがオフ状態になるため、ノードＮＡ２の電圧が電圧Ｖａと同等の値になる。また、トランジスタ１０２ｆはオン状態であるため、ノードＮＢ２の電圧が電圧Ｖａと同等の値になり、トランジスタ１０２ｈがオン状態になり、ノードＮＡ２の電圧及びノードＮＢ２の電圧が電圧Ｖａと同等の値になると、トランジスタ１０２ｆがオフ状態になる。また、トランジスタ１０２ｌがオフ状態になり、トランジスタ１０２ｈ及びトランジスタ１０２ｊがオン状態になり、トランジスタ１０２ｉ、トランジスタ１０２ｋ、及びトランジスタ１０２ｍはオフ状態のままであるため、信号ＯＵＴ２１はローレベルのままである。
【０１２２】
次に、時刻Ｔ２５では、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｂがローレベルになり、信号Ｓ２Ａがハイレベルになり、信号Ｓ２Ｂの電圧が電圧Ｖａと同等の値になる。
【０１２３】
このとき、トランジスタ１０２ａがオフ状態になり、トランジスタ１０２ｆはオフ状態のままであるため、ノードＮＢ２が浮遊状態になる。また、トランジスタ１０２ｈはオン状態のままであるため、トランジスタ１０２ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０２ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ２の電圧が上昇する。いわゆるブートストラップである。ノードＮＢ２の電圧は、電圧Ｖａとトランジスタ１０２ｈの閾値電圧（Ｖｔｈ１０２ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０２ｈ＋Ｖｘまで上昇する。このときトランジスタ１０２ｈはオン状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｋがオン状態になり、トランジスタ１０２ｊがオフ状態になり、トランジスタ１０２ｈはオン状態のままであり、トランジスタ１０２ｌはオフ状態のままであるため、信号ＯＵＴ２１がハイレベルになる。また、トランジスタ１０２ｂ及びトランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｃがオフ状態になり、トランジスタ１０２ｅはオフ状態のままであるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値になり、トランジスタ１０２ｇがオン状態になる。トランジスタ１０２ｇがオン状態であり、トランジスタ１０２ａがオフ状態であるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値になる。また、トランジスタ１０２ｆがオン状態になり、トランジスタ１０２ｍがオン状態になるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０２ｈがオフ状態になる。
【０１２４】
次に、時刻Ｔ２６では、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａがローレベルになり、信号Ｓ２Ｂの電圧がＶａ＋Ｖｔｈ１０２ｈ＋Ｖｘになる。
【０１２５】
このとき、トランジスタ１０２ｂはオン状態のままであり、トランジスタ１０２ｃ及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｍがオフ状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｊ、及びトランジスタ１０２ｌはオフ状態のままであり、トランジスタ１０２ｋはオン状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１２６】
以上のように、分周信号出力回路は、信号ＯＵＴ２１として、信号ＣＬＫ３を出力する。信号ＣＬＫ３は、クロック信号であり、信号ＣＬＫ３の周期は、信号ＣＬＫ１の周期の２倍である。
【０１２７】
さらに、図３（Ｂ）に示す分周信号出力回路の動作例について、上記図３（Ａ）に示す分周信号出力回路の動作例の説明を援用して説明する。
【０１２８】
図３（Ｂ）に示す分周信号出力回路の動作例について、図６を用いて説明する。図６は、図３（Ｂ）に示す分周信号出力回路の動作例を説明するためのタイミングチャートである。
【０１２９】
図３（Ｂ）に示す分周信号出力回路は、図３（Ａ）に示す分周信号出力回路の動作に加え、図６に示すように、時刻Ｔ２３及び時刻Ｔ２４の間の時刻Ｔ３１において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａがローレベルになり、信号Ｓ１Ｃがハイレベルになり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｃの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｄはローレベルのままである。
【０１３０】
このとき、トランジスタ１０２ｂ、トランジスタ１０２ｃ、及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｌがオフ状態になり、トランジスタ１０２ｏがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｍ、トランジスタ１０２ｎ、トランジスタ１０２ｐ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はローレベルのままである。
【０１３１】
次に時刻Ｔ３２において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃがローレベルになり、信号Ｓ１Ｄがハイレベルになり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｃの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｄの電圧は電圧Ｖｂと同等の値のままである。
【０１３２】
このとき、トランジスタ１０２ｂ、トランジスタ１０２ｃ、及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオン状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｏがオフ状態になり、トランジスタ１０２ｑがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、トランジスタ１０２ｍ、トランジスタ１０２ｎ、及びトランジスタ１０２ｐはオフ状態のままであるため、信号ＯＵＴ２１はローレベルのままである。
【０１３３】
さらに、時刻Ｔ２５では、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂがローレベルになり、信号Ｓ２Ａがハイレベルになり、信号Ｓ２Ｂの電圧が電圧Ｖａと同等の値になり、信号Ｓ２Ｃの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｄの電圧は電圧Ｖｂと同等の値のままである。
【０１３４】
このとき、トランジスタ１０２ａがオフ状態になり、トランジスタ１０２ｆはオフ状態のままであるため、ノードＮＢ２が浮遊状態になる。また、トランジスタ１０２ｈはオン状態のままであるため、トランジスタ１０２ｈのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ１０２ｈのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードＮＢ２の電圧が上昇する。いわゆるブートストラップである。ノードＮＢ２の電圧は、電圧Ｖａとトランジスタ１０２ｈの閾値電圧（Ｖｔｈ１０２ｈともいう）の和よりもさらに大きい値、すなわち、Ｖａ＋Ｖｔｈ１０２ｈ＋Ｖｘまで上昇する。このときトランジスタ１０２ｈはオン状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｋがオン状態になり、トランジスタ１０２ｊがオフ状態になり、トランジスタ１０２ｈはオン状態のままであり、トランジスタ１０２ｌ、トランジスタ１０２ｎ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１がハイレベルになる。また、トランジスタ１０２ｂ及びトランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｃがオフ状態になり、トランジスタ１０２ｅはオフ状態のままであるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値になり、トランジスタ１０２ｇがオン状態になる。トランジスタ１０２ｇがオン状態になり、トランジスタ１０２ａがオフ状態になるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値になる。また、トランジスタ１０２ｆがオン状態になり、トランジスタ１０２ｍがオン状態になるため、ノードＮＢ２の電圧が電圧Ｖｂと同等の値になり、トランジスタ１０２ｈがオフ状態になる。
【０１３５】
次に、時刻Ｔ２６では、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａがローレベルになり、信号Ｓ２Ｂの電圧がＶａ＋Ｖｔｈ１０２ｈ＋Ｖｘになり、信号Ｓ２Ｃの電圧が電圧Ｖａと同等の値になり、信号Ｓ２Ｄの電圧は電圧Ｖｂと同等の値のままである。
【０１３６】
このとき、トランジスタ１０２ｂはオン状態のままであり、トランジスタ１０２ｃ及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧は電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｉ及びトランジスタ１０２ｍがオフ状態になり、トランジスタ１０２ｎがオン状態になり、トランジスタ１０２ｋはオン状態のままであり、トランジスタ１０２ｈ、トランジスタ１０２ｊ、トランジスタ１０２ｌ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１３７】
さらに、時刻Ｔ２６の後の時刻Ｔ３３において、信号ＣＫ２１がハイレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧が電圧Ｖｂと同等の値になり、信号Ｓ２Ｃの電圧がＶａ＋Ｖｔｈ１０１ｈ＋Ｖｘになり、信号Ｓ２Ｄの電圧が電圧Ｖａと同等の値になる。
【０１３８】
このとき、トランジスタ１０２ｃはオフ状態のままであり、トランジスタ１０２ｂがオフ状態になり、トランジスタ１０２ｄがオン状態になり、トランジスタ１０２ｅはオフ状態のままであるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｎはオン状態のままであり、トランジスタ１０２ｋがオフ状態になり、トランジスタ１０２ｐがオン状態になり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｌ、トランジスタ１０２ｍ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１３９】
さらに、時刻Ｔ３４において、信号ＣＫ２１がローレベルになり、信号ＲＳ２１はローレベルのままであり、信号Ｓ１Ａはローレベルのままであり、信号Ｓ１Ｃはローレベルのままであり、信号Ｓ１Ｄはローレベルのままであり、信号Ｓ１Ｂはローレベルのままであり、信号Ｓ２Ａはローレベルのままであり、信号Ｓ２Ｂの電圧は電圧Ｖｂと同等の値のままであり、信号Ｓ２Ｃの電圧が電圧Ｖｂと同等の値になり、信号Ｓ２Ｄの電圧がＶａ＋Ｖｔｈ１０２ｈ＋Ｖｘになる。
【０１４０】
このとき、トランジスタ１０２ｂ、トランジスタ１０２ｃ、及びトランジスタ１０２ｅはオフ状態のままであり、トランジスタ１０２ｄがオフ状態になるため、ノードＮＣ２の電圧が電圧Ｖａと同等の値のままであり、トランジスタ１０２ｇはオン状態のままである。また、トランジスタ１０２ａはオフ状態のままであり、トランジスタ１０２ｇはオン状態のままであるため、ノードＮＡ２の電圧は電圧Ｖｂと同等の値のままである。また、トランジスタ１０２ｆはオン状態のままであるため、ノードＮＢ２の電圧は電圧Ｖｂと同等の値のままであり、トランジスタ１０２ｈはオフ状態のままである。また、トランジスタ１０２ｎがオフ状態になり、トランジスタ１０２ｐはオン状態のままであり、トランジスタ１０２ｈ、トランジスタ１０２ｉ、トランジスタ１０２ｊ、トランジスタ１０２ｋ、トランジスタ１０２ｌ、トランジスタ１０２ｍ、トランジスタ１０２ｏ、及びトランジスタ１０２ｑはオフ状態のままであるため、信号ＯＵＴ２１はハイレベルのままである。
【０１４１】
以上のように、分周信号出力回路は、信号ＯＵＴ２１として、信号ＣＬＫ３を出力する。信号ＣＬＫ３は、クロック信号であり、信号ＣＬＫ３の周期は、信号ＣＬＫ１の周期の４倍である。
【０１４２】
以上のように、本実施の形態の分周回路の一例は、シフトレジスタ及び分周信号出力回路を具備し、シフトレジスタは、第１のクロック信号及び第２のクロック信号に従って２×Ｘ個のパルス信号を出力する機能を有し、分周信号出力回路は、２×Ｘ個のパルス信号に従ってＸ個の第１のトランジスタ及びＸ個の第２のトランジスタのそれぞれを順次オン状態にすることにより、第３のクロック信号となる信号の電圧を設定し、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号を出力する構成である。本実施の形態の分周回路におけるシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短い。これは、クロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するためである。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上させることができ、分周動作における動作不良を抑制することができる。
【０１４３】
また、本実施の形態の分周回路の一例は、第３のクロック信号となる信号の電圧を第２の電圧に設定するために電源電圧よりも高い値の電圧信号を用いた構成である。該構成とすることにより、第３のクロック信号のハイレベルの電圧を電源電圧以上の値にすることができる。
【０１４４】
（実施の形態３）
本実施の形態では、シフトレジスタを用いた分周回路と、他の構成の分周回路とを組み合わせた分周回路について説明する。
【０１４５】
本実施の形態の分周回路の構成例について、図７を用いて説明する。図７は、本実施の形態における分周回路の構成例を示すブロック図である。
【０１４６】
図７に示す分周回路は、単位分周回路２０１（ＤＩＶ１ともいう）と、単位分周回路２０２（ＤＩＶ２ともいう）と、を具備する。
【０１４７】
単位分周回路２０１には、スタート信号ＳＰ３１（信号ＳＰ３１ともいう）及びクロック信号ＣＫ３１（信号ＣＫ３１ともいう）が入力される。また、単位分周回路２０１は、信号ＣＫ３１の周期のＸ倍の周期であるクロック信号ＣＫ３２（信号ＣＫ３２ともいう）を出力する。単位分周回路２０１としては、上記実施の形態に示す分周回路を適用することができ、このとき信号ＳＰ３１は信号ＳＰに相当し、信号ＣＫ３２は、信号ＯＵＴ２１に相当する。
【０１４８】
単位分周回路２０２には、信号ＳＰ３１及び信号ＣＫ３２が入力される。また、単位分周回路２０２は、信号ＣＫ３２の周期のＫ倍（Ｋは２以上の自然数）の周期であるクロック信号ＣＫ３３（信号ＣＫ３３ともいう）を出力する。単位分周回路２０２としては、例えばフリップフロップを用いることができる。また、単位分周回路２０２を複数のフリップフロップを備える構成することもできる。なお、一導電型のみのトランジスタによりフリップフロップを構成することにより、単位分周回路２０１と同一の工程で作製することができる。該構成にすることにより、互いに異なる複数の周期であり、信号ＣＫ３２の周期のＫ倍の周期であるクロック信号を生成することもできる。
【０１４９】
図７を用いて説明したように、本実施の形態の分周回路の一例は、第１の単位分周回路及び第２の単位分周回路を具備し、第１の単位分周回路が上記実施の形態に示す分周回路であり、第２の単位分周回路の出力信号であるクロック信号の周期が該第１の単位分周回路の出力信号であるクロック信号の周期よりも大きい構成である。第２の単位分周回路は、第１の単位分周回路より回路構成を簡略にすることができる。また、一般的に分周動作の速度は、分周後のクロック信号の周期の倍率が小さければ小さいほど速くなる。よって、第１の単位分周回路と第２の単位分周回路を組み合わせることにより、回路面積の増大を抑制しつつ、動作不良を抑制して複数の異なる周期のクロック信号を生成することができる。
【０１５０】
（実施の形態４）
本実施の形態では、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタについて説明する。
【０１５１】
上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタは、高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた半導体層を有するトランジスタである。
【０１５２】
上記酸化物半導体層に用いられる酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、又はＩｎ−Ｓｎ−Ｏ系金属酸化物などを用いることができる。また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、酸化物半導体としては、ＳｉＯ２を含む上記酸化物半導体として適用可能な金属酸化物を用いることもできる。
【０１５３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。例えばＭとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣｏなどが挙げられる。
【０１５４】
さらに、酸化物半導体層のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上とする。これにより、熱励起によって生じるキャリアの数は無視できる。さらに、ドナーとなりうる水素などの不純物を一定量以下になるまで低減し、キャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下にする。すなわち、酸化物半導体層のキャリア濃度を限りなくゼロ又はゼロと実質的に同等の値にする。
【０１５５】
上記酸化物半導体層は、アバランシェ降伏が起きにくく、絶縁耐圧が高い。例えばシリコンは、バンドギャップが１．１２ｅＶと小さいため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁層へのエネルギー障壁を越えられるほど高速に加速される電子の数が増加する。一方、上記酸化物半導体層に用いられる酸化物半導体は、バンドギャップが２ｅＶ以上と広く、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高いため、絶縁耐圧が高い。
【０１５６】
ホットキャリア劣化は、例えば加速された電子がチャネル中のドレイン近傍でゲート絶縁層中に注入されることにより発生する固定電荷により生じるトランジスタ特性の劣化、又は高速に加速された電子によりゲート絶縁層界面に形成されるトラップ準位などにより生じるトランジスタ特性の劣化などであり、ホットキャリアによるトランジスタ特性の劣化としては、例えばしきい値電圧の変動又はゲートリークなどがある。また、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入ともいう）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入ともいう）がある。
【０１５７】
また、高絶縁耐圧材料の一つであるシリコンカーバイドのバンドキャップと上記酸化物半導体層に用いられる酸化物半導体のバンドギャップは同等であるが、該酸化物半導体の方が、シリコンカーバイドより移動度が２桁程小さいため、電子が加速されにくく、また、ゲート絶縁層との障壁がシリコンカーバイド、窒化ガリウム、又はシリコンよりも大きく、ゲート絶縁層に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、又はシリコンよりホットキャリア劣化が生じにくく、絶縁耐圧が高い。また、該酸化物半導体は、非晶質状態であっても同様に絶縁耐圧が高い。
【０１５８】
さらに、上記酸化物半導体層を有するトランジスタでは、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下にすることができる。
【０１５９】
また、上記酸化物半導体層を有するトランジスタは、光による劣化（例えば閾値電圧の変動など）が少ない。
【０１６０】
さらに、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタの構造例について、図８（Ａ）乃至図８（Ｄ）を用いて説明する。図８（Ａ）乃至図８（Ｄ）は、トランジスタの構造例を示す断面模式図である。
【０１６１】
図８（Ａ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。
【０１６２】
図８（Ａ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ａと、ゲート絶縁層としての機能を有する絶縁層４０２ａと、チャネル形成層としての機能を有する酸化物半導体層４０３ａと、ソース電極又はドレイン電極としての機能を有する導電層４０５ａ及び導電層４０６ａと、を含む。
【０１６３】
導電層４０１ａは、基板４００ａの上に設けられ、絶縁層４０２ａは、導電層４０１ａの上に設けられ、酸化物半導体層４０３ａは、絶縁層４０２ａを介して導電層４０１ａの上に設けられ、導電層４０５ａ及び導電層４０６ａは、酸化物半導体層４０３ａの一部の上にそれぞれ設けられる。
【０１６４】
さらに、図８（Ａ）において、トランジスタの酸化物半導体層４０３ａの上面の一部（上面に導電層４０５ａ及び導電層４０６ａが設けられていない部分）は、酸化物絶縁層４０７ａに接する。また、酸化物絶縁層４０７ａは、上部に保護絶縁層４０９ａが設けられる。
【０１６５】
図８（Ｂ）に示すトランジスタは、ボトムゲート構造の一つであるチャネル保護型（チャネルストップ型ともいう）トランジスタであり、逆スタガ型トランジスタともいう。
【０１６６】
図８（Ｂ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ｂと、ゲート絶縁層としての機能を有する絶縁層４０２ｂと、チャネル形成層としての機能を有する酸化物半導体層４０３ｂと、チャネル保護層としての機能を有する絶縁層４２７と、ソース電極又はドレイン電極としての機能を有する導電層４０５ｂ及び導電層４０６ｂと、を含む。
【０１６７】
導電層４０１ｂは、基板４００ｂの上に設けられ、絶縁層４０２ｂは、導電層４０１ｂの上に設けられ、酸化物半導体層４０３ｂは、絶縁層４０２ｂを介して導電層４０１ｂの上に設けられ、絶縁層４２７は、絶縁層４０２ｂ及び酸化物半導体層４０３ｂを介して導電層４０１ｂの上に設けられ、導電層４０５ｂ及び導電層４０６ｂは、絶縁層４２７を介して酸化物半導体層４０３ｂの一部の上にそれぞれ設けられる。また、導電層４０１ｂを酸化物半導体層４０３ｂの全てと重なる構造にすることもできる。導電層４０１ｂを酸化物半導体層４０３ｂの全てと重なる構造にすることにより、酸化物半導体層４０３ｂへの光の入射を抑制することができる。また、これに限定されず、導電層４０１ｂを酸化物半導体層４０３ｂの一部と重なる構造にすることもできる。
【０１６８】
さらに、図８（Ｂ）において、トランジスタの上部は、保護絶縁層４０９ｂに接する。
【０１６９】
図８（Ｃ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つである。
【０１７０】
図８（Ｃ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ｃと、ゲート絶縁層としての機能を有する絶縁層４０２ｃと、チャネル形成層としての機能を有する酸化物半導体層４０３ｃと、ソース電極又はドレイン電極としての機能を有する導電層４０５ｃ及び導電層４０６ｃと、を含む。
【０１７１】
導電層４０１ｃは、基板４００ｃの上に設けられ、絶縁層４０２ｃは、導電層４０１ｃの上に設けられ、導電層４０５ｃ及び導電層４０６ｃは、絶縁層４０２ｃの一部の上に設けられ、酸化物半導体層４０３ｃは、絶縁層４０２ｃ、導電層４０５ｃ、及び導電層４０６ｃを介して導電層４０１ｃの上に設けられる。また、導電層４０１ｃを酸化物半導体層４０３ｃの全てと重なる構造にすることもできる。導電層４０１ｃを酸化物半導体層４０３ｃの全てと重なる構造にすることにより、酸化物半導体層４０３ｃへの光の入射を抑制することができる。また、これに限定されず、導電層４０１ｃを酸化物半導体層４０３ｃの一部と重なる構造にすることもできる。
【０１７２】
さらに、図８（Ｃ）において、トランジスタにおける酸化物半導体層４０３ｃの上面及び側面は、酸化物絶縁層４０７ｃに接する。また、酸化物絶縁層４０７ｃは、上部に保護絶縁層４０９ｃが設けられる。
【０１７３】
図８（Ｄ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１７４】
図８（Ｄ）に示すトランジスタは、ゲート電極としての機能を有する導電層４０１ｄと、ゲート絶縁層としての機能を有する絶縁層４０２ｄと、チャネル形成層としての機能を有する酸化物半導体層４０３ｄと、ソース電極又はドレイン電極としての機能を有する導電層４０５ｄ及び導電層４０６ｄと、を含む。
【０１７５】
酸化物半導体層４０３ｄは、絶縁層４４７を介して基板４００ｄの上に設けられ、導電層４０５ｄ及び導電層４０６ｄは、それぞれ酸化物半導体層４０３ｄの一部の上に設けられ、絶縁層４０２ｄは、酸化物半導体層４０３ｄ、導電層４０５ｄ、及び導電層４０６ｄの上に設けられ、導電層４０１ｄは、絶縁層４０２ｄを介して酸化物半導体層４０３ｄの上に設けられる。
【０１７６】
基板４００ａ乃至基板４００ｄとしては、例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【０１７７】
また、基板４００ａ乃至基板４００ｄとして、セラミック基板、石英基板、又はサファイア基板などの絶縁体でなる基板を用いることもできる。また、基板４００ａ乃至基板４００ｄとして、結晶化ガラスを用いることもできる。また、基板４００ａ乃至基板４００ｄとして、プラスチック基板を用いることもできる。また、基板４００ａ乃至基板４００ｄとして、シリコンなどの半導体基板を用いることもできる。
【０１７８】
絶縁層４４７は、基板４００ｄからの不純物元素の拡散を防止する下地層としての機能を有する。絶縁層４４７としては、例えば窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層を用いることができる。また、絶縁層４４７に適用可能な材料の層の積層により絶縁層４４７を構成することもできる。また、絶縁層４４７として、遮光性を有する材料の層と、上記絶縁層４４７に適用可能な材料の層との積層を用いることもできる。また、遮光性を有する材料の層を用いて絶縁層４４７を構成することにより、酸化物半導体層４０３ｄへの光の入射を抑制することができる。
【０１７９】
なお、図８（Ａ）乃至図８（Ｃ）に示すトランジスタにおいて、図８（Ｄ）に示すトランジスタと同様に、基板とゲート電極としての機能を有する導電層の間に絶縁層を設けてもよい。
【０１８０】
導電層４０１ａ乃至導電層４０１ｄとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層４０１ａ乃至導電層４０１ｄの形成に適用可能な材料の層の積層により、導電層４０１ａ乃至導電層４０１ｄを構成することもできる。
【０１８１】
絶縁層４０２ａ乃至絶縁層４０２ｄとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｄに適用可能な材料の層の積層により絶縁層４０２ａ乃至絶縁層４０２ｄを構成することもできる。絶縁層４０２ａ乃至絶縁層４０２ｄに適用可能な材料の層は、例えばプラズマＣＶＤ法又はスパッタリング法などを用いて形成される。例えば、プラズマＣＶＤ法により窒化シリコン層を形成し、プラズマＣＶＤ法により窒化シリコン層の上に酸化シリコン層を形成することにより絶縁層４０２ａ乃至絶縁層４０２ｄを構成することができる。
【０１８２】
酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄに適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などが挙げられる。四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などが挙げられる。三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などが挙げられる。二元系金属酸化物としては、Ｉｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、又はＩｎ−Ｓｎ−Ｏ系金属酸化物などが挙げられる。また、酸化物半導体としては、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などが挙げられる。また、上記酸化物半導体としては、上記酸化物半導体として適用可能な金属酸化物にＳｉＯ２を含む酸化物を用いることもできる。また、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物とは、少なくともＩｎとＧａとＺｎを含む酸化物であり、その組成比に特に制限はない。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物にＩｎとＧａとＺｎ以外の元素が含まれていてもよい。
【０１８３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｗ：Ｙ：Ｚのとき、Ｚ＞１．５Ｗ＋Ｙとする。
【０１８４】
また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄに適用可能な酸化物半導体としては、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される金属酸化物も挙げられる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ又は複数の金属元素を示す。Ｍとしては、例えばＧａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣｏなどがある。
【０１８５】
導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄに適用可能な材料の層の積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄのそれぞれを構成することができる。
【０１８６】
例えば、アルミニウム又は銅の金属層と、チタン、モリブデン、又はタングステンなどの高融点金属層との積層により導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄを構成することができる。また、複数の高融点金属層の間にアルミニウム又は銅の金属層が設けられた積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄを構成することもできる。また、ヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているアルミニウム層を用いて導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄを構成することにより、耐熱性を向上させることができる。
【０１８７】
また、導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとして、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、若しくは酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、又はこれらの金属酸化物に酸化シリコンを含むものを用いることができる。
【０１８８】
さらに、導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄの形成に用いられる材料を用いて他の配線を形成してもよい。
【０１８９】
絶縁層４２７としては、例えば絶縁層４４７に適用可能な材料の層を用いることができる。また、絶縁層４２７に適用可能な材料の層の積層により絶縁層４２７を構成することもできる。
【０１９０】
酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃとしては、酸化物絶縁層を用いることができ、例えば酸化シリコン層などを用いることができる。また、酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃに適用可能な材料の層の積層により酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃを構成することもできる。
【０１９１】
保護絶縁層４０９ａ乃至保護絶縁層４０９ｃとしては、例えば無機絶縁層を用いることができ、例えば窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、又は窒化酸化アルミニウム層などを用いることができる。また、保護絶縁層４０９ａ乃至保護絶縁層４０９ｃに適用可能な材料の層の積層により保護絶縁層４０９ａ乃至保護絶縁層４０９ｃを構成することもできる。
【０１９２】
なお、本実施の形態のトランジスタに起因する表面凹凸を低減するために、トランジスタの上（酸化物絶縁層又は保護絶縁層を有する場合には酸化物絶縁層又は保護絶縁層を介してトランジスタの上）に平坦化絶縁層を有する構成にすることもできる。平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また平坦化絶縁層としては、低誘電率材料（ｌｏｗ−ｋ材料ともいう）の層を用いることもできる。また、平坦化絶縁層に適用可能な材料の層の積層により平坦化絶縁層を構成することもできる。
【０１９３】
さらに、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタの作製方法の一例として、図８（Ａ）に示すトランジスタの作製方法の一例について、図９（Ａ）乃至図９（Ｃ）、図１０（Ａ）及び図１０（Ｂ）を用いて説明する。図９（Ａ）乃至図９（Ｃ）並びに図１０（Ａ）及び図１０（Ｂ）は、図８（Ａ）に示すトランジスタの作製方法の一例を示す断面模式図である。
【０１９４】
まず、基板４００ａを準備し、基板４００ａの上に第１の導電膜を形成する。
【０１９５】
なお、基板４００ａの一例としてガラス基板を用いる。
【０１９６】
また、第１の導電膜としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の膜を用いることができる。また、第１の導電膜に適用可能な材料の膜の積層膜により、第１の導電膜を構成することもできる。
【０１９７】
次に、第１のフォトリソグラフィ工程により第１の導電膜の上に第１のレジストマスクを形成し、第１のレジストマスクを用いて選択的に第１の導電膜のエッチングを行うことにより導電層４０１ａを形成し、第１のレジストマスクを除去する。
【０１９８】
なお、本実施の形態において、インクジェット法を用いてレジストマスクを形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１９９】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するために、多階調マスクによって形成されたレジストマスクを用いてエッチングを行ってもよい。多階調マスクは、透過した光が複数の強度となる露光マスクである。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、製造工程を簡略にすることができる。
【０２００】
次に、導電層４０１ａの上に絶縁層４０２ａを形成する。
【０２０１】
例えば、高密度プラズマＣＶＤ法を用いて絶縁層４０２ａを形成することができる。例えばμ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるため、好ましい。高密度プラズマＣＶＤを用いて形成した高品質な絶縁層と酸化物半導体層が接することにより、界面準位が低減し、界面特性を良好にすることができる。
【０２０２】
また、スパッタリング法やプラズマＣＶＤ法など、他の方法を用いて絶縁層４０２ａを形成することもできる。また、絶縁層４０２ａの形成後に加熱処理を行ってもよい。該加熱処理を行うことにより絶縁層４０２ａの質、酸化物半導体との界面特性を改質させることができる。
【０２０３】
次に、絶縁層４０２ａの上に膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜５３０を形成する。例えば、スパッタリング法を用いて酸化物半導体膜５３０を形成することができる。
【０２０４】
なお、酸化物半導体膜５３０を形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層４０２ａの表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【０２０５】
例えば、酸化物半導体層４０３ａに適用可能な酸化物半導体材料を用いて酸化物半導体膜５３０を形成することができる。本実施の形態では、一例としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜５３０を形成する。この段階での断面模式図が図９（Ａ）に相当する。また、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス及び酸素の混合雰囲気下において、スパッタリング法により酸化物半導体膜５３０を形成することもできる。
【０２０６】
スパッタリング法を用いて酸化物半導体膜５３０を作製するためのターゲットとしては、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いることができる。また、上記に示すターゲットに限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いてもよい。また、作製される酸化物ターゲットの全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（充填率ともいう）は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
【０２０７】
なお、酸化物半導体膜５３０を形成する際に用いるスパッタリングガスとしては、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２０８】
また、酸化物半導体膜５３０を形成する前に、スパッタリング装置の予備加熱室で導電層４０１ａが形成された基板４００ａ、又は導電層４０１ａ及び絶縁層４０２ａが形成された基板４００ａを加熱し、基板４００ａに吸着した水素、水分などの不純物を脱離し排気することが好ましい。該加熱により、絶縁層４０２ａ及び酸化物半導体膜５３０への水素、水酸基、及び水分の侵入を抑制することができる。また、予備加熱室に設ける排気手段としては、例えばクライオポンプを用いることが好ましい。また、予備加熱室における加熱処理を省略することもできる。また、酸化物絶縁層４０７ａの成膜前に、導電層４０５ａ及び導電層４０６ａまで形成した基板４００ａにも同様に該加熱を行ってもよい。
【０２０９】
また、スパッタリング法を用いて酸化物半導体膜５３０を形成する場合、減圧状態に保持された成膜室内に基板４００ａを保持し、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とする。基板４００ａを加熱することにより、形成する酸化物半導体膜５３０に含まれる不純物濃度を低減することができる。また、スパッタリングによる酸化物半導体膜５３０の損傷が軽減する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて絶縁層４０２ａの上に酸化物半導体膜５３０を成膜する。
【０２１０】
なお、本実施の形態において、スパッタリングを行う際の成膜室内の残留水分を除去する手段としては、例えば吸着型の真空ポンプなどを用いることができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。例えばクライオポンプを用いることにより、例えば水素原子及び炭素原子のいずれか一つ又は複数を含む化合物などを排気することができ、成膜室で形成される膜に含まれる不純物の濃度を低減することができる。また、本実施の形態において、スパッタリングを行う際の成膜室内の残留水分を除去する手段として、ターボポンプにコールドトラップを加えたものを用いることもできる。
【０２１１】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となる。
【０２１２】
次に、第２のフォトリソグラフィ工程により酸化物半導体膜５３０の上に第２のレジストマスクを形成し、第２のレジストマスクを用いて選択的に酸化物半導体膜５３０のエッチングを行うことにより、酸化物半導体膜５３０を島状の酸化物半導体層に加工し、第２のレジストマスクを除去する。
【０２１３】
なお、絶縁層４０２ａにコンタクトホールを形成する場合、酸化物半導体膜５３０を島状の酸化物半導体層に加工する際に該コンタクトホールを形成することもできる。
【０２１４】
例えば、ドライエッチング、ウェットエッチング、又はドライエッチング及びウェットエッチングの両方を用いて酸化物半導体膜５３０のエッチングを行うことができる。ウェットエッチングに用いるエッチング液としては、例えば燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、エッチング液としてＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０２１５】
次に、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化又は脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４０３ａを得る（図９（Ｂ）参照）。
【０２１６】
なお、加熱処理装置は、電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を備えていてもよい。加熱処理装置としては、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えばアルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体を用いることができる。
【０２１７】
例えば、第１の加熱処理として、６５０℃〜７００℃に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて加熱した不活性ガス中から出す方式のＧＲＴＡを行ってもよい。
【０２１８】
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴンなどの希ガスに、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、又はヘリウム、ネオン、若しくはアルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、すなわち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。
【０２１９】
また、第１の加熱処理で酸化物半導体層を加熱した後、第１の加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸素を供給することによって、酸化物半導体層４０３ａを高純度化させる。
【０２２０】
また、島状の酸化物半導体層に加工する前の酸化物半導体膜５３０に第１の加熱処理を行うこともできる。その場合には、第１の加熱処理後に加熱装置から基板を取り出し、島状の酸化物半導体層に加工する。
【０２２１】
また、上記以外にも、酸化物半導体層形成後であれば、酸化物半導体層４０３ａの上に導電層４０５ａ及び導電層４０６ａを形成した後、又は導電層４０５ａ及び導電層４０６ａの上に酸化物絶縁層４０７ａを形成した後に第１の加熱処理を行ってもよい。
【０２２２】
また、絶縁層４０２ａにコンタクトホールを形成する場合、第１の加熱処理を行う前にコンタクトホールを形成してもよい。
【０２２３】
また、酸化物半導体膜を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域（単結晶領域）、すなわち、膜表面に対して垂直にｃ軸配向した結晶領域を有する膜を用いて酸化物半導体層を形成してもよい。例えば、膜厚が３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、さらに第１の加熱処理として、窒素、酸素、希ガス、又は乾燥エアの雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成する。さらに第２の加熱処理として、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、第１の酸化物半導体膜から第２の酸化物半導体膜にかけて上方に向かって結晶成長させ、第２の酸化物半導体膜の全体を結晶化させる。その結果、膜厚の厚い結晶領域を有する酸化物半導体膜を用いて酸化物半導体層４０３ａを形成することができる。
【０２２４】
次に、絶縁層４０２ａ及び酸化物半導体層４０３ａの上に第２の導電膜を形成する。
【０２２５】
第２の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の膜を用いることができる。また、第２の導電膜に適用可能な膜の積層膜により第２の導電膜を形成することができる。
【０２２６】
次に、第３のフォトリソグラフィ工程により第２の導電膜の上に第３のレジストマスクを形成し、第３のレジストマスクを用いて選択的にエッチングを行って導電層４０５ａ及び導電層４０６ａを形成した後、第３のレジストマスクを除去する（図９（Ｃ）参照）。
【０２２７】
なお、導電層４０５ａ及び導電層４０６ａを形成する際に、第２の導電膜を用いて他の配線を形成することもできる。
【０２２８】
また、第３のレジストマスク形成時の露光として、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることが好ましい。酸化物半導体層４０３ａの上で隣り合う導電層４０５ａの下端部と導電層４０６ａの下端部との間隔幅により、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、第３のレジストマスクの形成の際にチャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、該露光を用いて形成されたトランジスタを用いることにより、回路の動作速度を速くすることでき、さらに該トランジスタのオフ電流は、極めて少ないため、消費電力を低減することもできる。
【０２２９】
なお、第２の導電膜のエッチングを行う場合、エッチングによる酸化物半導体層４０３ａの分断を抑制するために、エッチング条件を最適化することが好ましい。しかしながら、第２の導電膜のみエッチングが行われ、酸化物半導体層４０３ａは、全くエッチングが行われないという条件を得ることは難しく、第２の導電膜のエッチングの際に酸化物半導体層４０３ａは一部のみエッチングが行われ、溝部（凹部）を有する酸化物半導体層４０３ａとなることもある。
【０２３０】
本実施の形態では、第２の導電膜の一例としてチタン膜を用い、酸化物半導体層４０３ａの一例としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いるため、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
【０２３１】
次に、酸化物半導体層４０３ａ、導電層４０５ａ、及び導電層４０６ａの上に酸化物絶縁層４０７ａを形成する。このとき、酸化物絶縁層４０７ａは、酸化物半導体層４０３ａの上面の一部に接する。
【０２３２】
酸化物絶縁層４０７ａは、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁層４０７ａに水又は水素などの不純物が混入しない方法を適宜用いて形成することができる。酸化物絶縁層４０７ａに水素が混入すると、該水素の酸化物半導体層への侵入又は該水素による酸化物半導体層中の酸素の引き抜きにより、酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層４０７ａができるだけ水素を含まない層になるように、酸化物絶縁層４０７ａの作製方法として水素を用いない方法を用いることが好ましい。
【０２３３】
本実施の形態では、酸化物絶縁層４０７ａの一例として、スパッタリング法を用いて膜厚２００ｎｍの酸化シリコン膜を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では一例として１００℃とする。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス及び酸素の混合雰囲気下において行うことができる。
【０２３４】
また、酸化物絶縁層４０７ａを形成するためのターゲットとしては、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタリング法により酸化シリコン膜を形成することができる。
【０２３５】
また、酸化物絶縁層４０７ａを形成する際に用いるスパッタリングガスは、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２３６】
また、酸化物絶縁層４０７ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層４０３ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層４０３ａの上面の一部に接する酸化物絶縁層４０７ａを形成することが好ましい。
【０２３７】
さらに、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うこともできる。例えば、第２の加熱処理として、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４０３ａの上面の一部が酸化物絶縁層４０７ａと接した状態で加熱される。
【０２３８】
以上の工程を経ることによって、水素、水分、水酸基、又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層から意図的に排除し、且つ酸素を酸化物半導体層に供給することができる。よって、酸化物半導体層は高純度化する。
【０２３９】
以上の工程でトランジスタが形成される（図１０（Ａ）参照）。
【０２４０】
また、酸化物絶縁層４０７ａとして欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層４０３ａ中に含まれる水素、水分、水酸基、又は水素化物などの不純物を酸化物絶縁層４０７ａに拡散させ、酸化物半導体層４０３ａ中に含まれる該不純物をより低減させる効果を奏する。
【０２４１】
さらに、酸化物絶縁層４０７ａの上に保護絶縁層４０９ａを形成してもよい。例えば、ＲＦスパッタリング法を用いて窒化シリコン膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層４０９ａの成膜方法として好ましい。本実施の形態では、一例として窒化シリコン膜を形成することにより保護絶縁層４０９ａを形成する（図１０（Ｂ）参照）。
【０２４２】
本実施の形態では、酸化物絶縁層４０７ａまで形成された基板４００ａを１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガスを導入し、シリコン半導体のターゲットを用いて窒化シリコン膜を形成することで保護絶縁層４０９ａを形成する。この場合においても、酸化物絶縁層４０７ａと同様に、処理室内の残留水分を除去しつつ保護絶縁層４０９ａを成膜することが好ましい。
【０２４３】
保護絶縁層４０９ａの形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。以上が図８（Ａ）に示すトランジスタの作製方法の一例である。
【０２４４】
なお、図８（Ａ）に示すトランジスタの作製方法の一例を示したが、これに限定されず、例えば図８（Ｂ）乃至図８（Ｄ）に示す各構成要素において、名称が図８（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図８（Ａ）に示す各構成要素と同じであれば、図８（Ａ）に示すトランジスタの作製方法の一例の説明を適宜援用することができる。
【０２４５】
以上のように、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタは、チャネル形成層として酸化物半導体層を有するトランジスタであり、トランジスタに用いられる酸化物半導体層は、加熱処理により高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。
【０２４６】
また、高純度化された酸化物半導体層は、キャリアの数が極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。よって、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下にすることができる。
【０２４７】
また、例えば上記トランジスタを用いることにより、分周回路の絶縁耐圧を向上させることができる。本実施の形態の分周回路は、電源電圧以上の電圧がトランジスタのゲートと、ソース又はドレインとの間に印加される場合があるため、絶縁耐圧の高い本実施の形態のトランジスタを用いることは好適である。
【０２４８】
（実施の形態５）
本実施の形態では、上記実施の形態の分周回路を備えた半導体装置について説明する。
【０２４９】
本実施の形態の半導体装置としては、例えば表示装置、無線通信装置、又は集積回路などが挙げられる。表示装置としては、例えば液晶表示装置又はエレクトロルミネセンス表示装置（ＥＬ表示装置ともいう）などが挙げられる。無線通信装置としては、例えばＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグが挙げられる。ＲＦＩＤタグは、ＲＦタグ、無線タグ、電子タグ、無線チップとも呼ばれる。
【０２５０】
さらに、本実施の形態の半導体装置の構成例について、図１１を用いて説明する。図１１は、本実施の形態の半導体装置の構成例を示すブロック図である。
【０２５１】
図１１に示す半導体装置は、クロック信号生成回路（ＣＬＫＧともいう）５０１と、第１のデジタル回路５０２ａ（ＤＩＧ１ともいう）と、第２のデジタル回路５０２ｂ（ＤＩＧ２ともいう）を具備する。
【０２５２】
クロック信号生成回路５０１は、第１のクロック信号及び第２のクロック信号を出力する機能を有する。また、クロック信号生成回路５０１は、発振回路及び分周回路を備える。分周回路としては、上記実施の形態の分周回路を用いることができる。なお、第１のクロック信号の周期及び第２のクロック信号の周期は互いに異なり、第２のクロック信号の周期は、第１のクロック信号の周期のＮ倍である。
【０２５３】
第１のデジタル回路５０２ａには、クロック信号生成回路５０１により生成された第１のクロック信号が入力される。第１のデジタル回路５０２ａは、クロック信号を用いて演算処理を行う機能を有する。第１のデジタル回路５０２ａとしては、例えばシフトレジスタ、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。
【０２５４】
第２のデジタル回路５０２ｂには、クロック信号生成回路５０１により生成された第２のクロック信号が入力される。第２のデジタル回路５０２ｂは、クロック信号を用いて演算処理を行う機能を有する。第２のデジタル回路５０２ｂとしては、例えばシフトレジスタ、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。
【０２５５】
以上のように、本実施の形態の半導体装置は、クロック信号生成回路に分周回路を備える構成である。該構成にすることにより、異なる周期のクロック信号を用いて駆動する複数のデジタル回路を具備する場合であっても、それぞれのデジタル回路を動作させることができる。
【符号の説明】
【０２５６】
１０１ シフトレジスタ
１０１ａ トランジスタ
１０１ｂ トランジスタ
１０１ｃ トランジスタ
１０１ｄ トランジスタ
１０１ｅ トランジスタ
１０１ｆ トランジスタ
１０１ｇ トランジスタ
１０１ｈ トランジスタ
１０１ｉ トランジスタ
１０１ｊ トランジスタ
１０１ｋ トランジスタ
１０２ 分周信号出力回路
１０２ａ トランジスタ
１０２ｂ トランジスタ
１０２ｃ トランジスタ
１０２ｄ トランジスタ
１０２ｅ トランジスタ
１０２ｆ トランジスタ
１０２ｇ トランジスタ
１０２ｈ トランジスタ
１０２ｉ トランジスタ
１０２ｊ トランジスタ
１０２ｋ トランジスタ
１０２ｌ トランジスタ
１０２ｍ トランジスタ
１０２ｎ トランジスタ
１０２ｏ トランジスタ
１０２ｐ トランジスタ
１０２ｑ トランジスタ
１０２ＤＬ１ 遅延回路
１０２ＤＬ２ 遅延回路
２０１ 単位分周回路
２０２ 単位分周回路
４００ａ 基板
４００ｂ 基板
４００ｃ 基板
４００ｄ 基板
４０１ａ 導電層
４０１ｂ 導電層
４０１ｃ 導電層
４０１ｄ 導電層
４０２ａ 絶縁層
４０２ｂ 絶縁層
４０２ｃ 絶縁層
４０２ｄ 絶縁層
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０３ｄ 酸化物半導体層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０５ｄ 導電層
４０６ａ 導電層
４０６ｂ 導電層
４０６ｃ 導電層
４０６ｄ 導電層
４０７ａ 酸化物絶縁層
４０７ｃ 酸化物絶縁層
４０９ａ 保護絶縁層
４０９ｂ 保護絶縁層
４０９ｃ 保護絶縁層
４２７ 絶縁層
４４７ 絶縁層
５０１ クロック信号生成回路
５０２ａ デジタル回路
５０２ｂ デジタル回路
５３０ 酸化物半導体膜
【特許請求の範囲】
【請求項１】
第１のクロック信号及び第２のクロック信号が入力され、前記第１のクロック信号及び前記第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した前記２×Ｘ個のパルス信号を出力するシフトレジスタと、
前記２×Ｘ個のパルス信号に従って、前記第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成し、生成した前記第３のクロック信号となる信号を出力する分周信号出力回路と、を具備し、
前記分周信号出力回路は、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、前記第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、前記第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路。
【請求項２】
第１のクロック信号及び第２のクロック信号が入力され、前記第１のクロック信号の周期のＸ倍（Ｘは２以上の自然数）の周期である第３のクロック信号を生成する第１の単位分周回路と、
前記第３のクロック信号が入力され、前記第３のクロック信号に従って、前記第３のクロック信号の周期のＫ倍（Ｋは２以上の自然数）の周期である第４のクロック信号を生成する第２の単位分周回路と、を具備し、
前記第１の単位分周回路は、
前記第１のクロック信号及び前記第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した前記２×Ｘ個のパルス信号を出力するシフトレジスタと、
前記２×Ｘ個のパルス信号に従って電圧信号を生成し、生成した前記電圧信号を前記第３のクロック信号として出力する分周信号出力回路と、を具備し、
前記分周信号出力回路は、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なる前記パルス信号が入力され、前記電圧信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なる前記パルス信号が入力され、前記電圧信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路。
【請求項３】
請求項１又は請求項２において、
前記シフトレジスタは、２×Ｘ段の順序回路を具備し、
奇数段の順序回路は、前記パルス信号の電圧を前記第１のクロック信号に応じた値の電圧に設定するか否かを制御する第３のトランジスタを備え、
偶数段の順序回路は、前記パルス信号の電圧を前記第２のクロック信号に応じた値の電圧に設定するか否かを制御する第４のトランジスタを備える分周回路。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記２×Ｘ個のパルス信号の少なくとも一部の電圧の値は、電源電圧以上である分周回路。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成層としての機能を有する酸化物半導体層を含み、
前記酸化物半導体層のバンドギャップは、２ｅＶ以上である分周回路。
【請求項１】
第１のクロック信号及び第２のクロック信号が入力され、前記第１のクロック信号及び前記第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した前記２×Ｘ個のパルス信号を出力するシフトレジスタと、
前記２×Ｘ個のパルス信号に従って、前記第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成し、生成した前記第３のクロック信号となる信号を出力する分周信号出力回路と、を具備し、
前記分周信号出力回路は、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、前記第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、前記第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路。
【請求項２】
第１のクロック信号及び第２のクロック信号が入力され、前記第１のクロック信号の周期のＸ倍（Ｘは２以上の自然数）の周期である第３のクロック信号を生成する第１の単位分周回路と、
前記第３のクロック信号が入力され、前記第３のクロック信号に従って、前記第３のクロック信号の周期のＫ倍（Ｋは２以上の自然数）の周期である第４のクロック信号を生成する第２の単位分周回路と、を具備し、
前記第１の単位分周回路は、
前記第１のクロック信号及び前記第２のクロック信号に従って順次パルスを出力する２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成し、生成した前記２×Ｘ個のパルス信号を出力するシフトレジスタと、
前記２×Ｘ個のパルス信号に従って電圧信号を生成し、生成した前記電圧信号を前記第３のクロック信号として出力する分周信号出力回路と、を具備し、
前記分周信号出力回路は、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なる前記パルス信号が入力され、前記電圧信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、
それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なる前記パルス信号が入力され、前記電圧信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える分周回路。
【請求項３】
請求項１又は請求項２において、
前記シフトレジスタは、２×Ｘ段の順序回路を具備し、
奇数段の順序回路は、前記パルス信号の電圧を前記第１のクロック信号に応じた値の電圧に設定するか否かを制御する第３のトランジスタを備え、
偶数段の順序回路は、前記パルス信号の電圧を前記第２のクロック信号に応じた値の電圧に設定するか否かを制御する第４のトランジスタを備える分周回路。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記２×Ｘ個のパルス信号の少なくとも一部の電圧の値は、電源電圧以上である分周回路。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成層としての機能を有する酸化物半導体層を含み、
前記酸化物半導体層のバンドギャップは、２ｅＶ以上である分周回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２３４３５２（Ｐ２０１１−２３４３５２Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１１−８２７２７（Ｐ２０１１−８２７２７）
【出願日】平成２３年４月４日（２０１１．４．４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２３年４月４日（２０１１．４．４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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