半導体構造（調整可能半導体デバイス）
【課題】下方に配置された基板とは異なる極性を有する不連続な非平面状サブコレクタを含む半導体構造を形成する方法を提供する。
【解決手段】この構造は、サブコレクタの上方の活性領域（コレクタ）、活性領域の上方のベース、およびベースの上方のエミッタを含む。不連続なサブコレクタの不連続部分間の距離は、半導体構造の動作特性を調整する。調整可能な動作特性は、絶縁破壊電圧、電流利得遮断周波数、電力利得遮断周波数、通過周波数、電流密度、静電容量範囲、ノイズ注入、少数キャリヤ注入、ならびにトリガ電圧および保持電圧を含む。
【解決手段】この構造は、サブコレクタの上方の活性領域（コレクタ）、活性領域の上方のベース、およびベースの上方のエミッタを含む。不連続なサブコレクタの不連続部分間の距離は、半導体構造の動作特性を調整する。調整可能な動作特性は、絶縁破壊電圧、電流利得遮断周波数、電力利得遮断周波数、通過周波数、電流密度、静電容量範囲、ノイズ注入、少数キャリヤ注入、ならびにトリガ電圧および保持電圧を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、各種の半導体構造に関し、さらに詳細には、非平面状（ノンプレーナー）表面を有する改良されたサブコレクタ領域を含む改良された構造に関する。
【背景技術】
【０００２】
混合電圧インタフェース（ＭＶＩ：ｍｉｘｅｄ ｖｏｌｔａｇｅ ｉｎｔｅｒｆａｃｅ）用途では、ＣＭＯＳ（相補型金属酸化膜半導体）、およびＢｉＣＭＯＳ（バイポーラＣＭＯＳ）技術において、複数のＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイス、および複数のバイポーラ・トランジスタを有することを要求することは、よくあることである。また、この能力を提供するために薄膜酸化物およびデュアル酸化物ＭＯＳＦＥＴデバイスを有することは、ＣＭＯＳにおいて一般的に用いられている方法である。さらに、ＢｉＣＭＯＳ技術では、高電圧インタフェースと性能要件の両方を必要とする混合電圧用途に対して、高絶縁破壊（ＨＢ）と、高性能（ＨＰ）ＢＪＴ（バイポーラ接合トランジスタ）（または、ＨＢＴ）デバイスの両方が好ましい。複数の酸化物および複数のトランジスタの付加は、付加的なプロセス・ステップにより実現される。これらのプロセスはすべて、技術に対して、さらなる費用を付加する。技術がより高度になるほど、サポートされるＭＯＳＦＥＴおよびバイポーラ・デバイスの個数は増大する。その結果、より少ないプロセス費用、少ない数のマスク、およびより少ない処理ステップで実現されうる能動素子および受動素子を提供することが有利となる。
【０００３】
費用を削減し続けるとともに、寸法類似性を保持するために、トランジスタの垂直プロファイルは、横および縦方向にスケーリングされる（寸法を縮小される）。費用を低減するために、エピタキシャル領域は、垂直寸法をスケーリングされる。さらに、エピタキシャルの削除にともない、高エネルギー注入装置に関する、および高エネルギーの照射線量（ドーズ）スループットに関する制限のために、サブコレクタ（ｓｕｂ−ｃｏｌｌｅｃｔｏｒ）が注入される必要がある。高性能（ＨＰ）ホモ接合バイポーラ接合トランジスタ（ＢＪＴ）、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）、および他の類似構造の製造は、デバイスの垂直プロファイルの縮小とともに、トランジスタ寄生（容量）の減少を要求する。キャリヤのコレクタ・エミッタ間の移動時間を減少させるために、サブコレクタを、コレクタ・ベース接合部に近接して配置することが好ましい。コレクタ・ドーピング・プロファイルの利点が限界に達するために、サブコレクタを、コレクタ・ベース接合部に近接して配置することは、高絶縁破壊（ＨＢ）デバイスの製造を避ける助けとなる。しかしながら、どれだけ選択的に注入されたコレクタ・プロファイルが使用されても、垂直プロファイルがスケーリングされているため、ベースとサブコレクタ間の電界が増大して、より大きいなだれ増倍（アバランジェ現象）を引き起こし、結果としてコレクタ・エミッタ絶縁破壊電圧（ＢＶｃｅｏ）を低下させることになる。
【０００４】
公知のカーク（Ｋｉｒｋ）効果を低減するために、コレクタ領域内にサブコレクタおよび「ペデスタル注入」が配設される。カーク効果を低減するために、トランジスタ素子および関連誘導体内に高濃度ドーピングされたサブコレクタ領域が配設される。さらに、カーク効果を弱めて、より低い絶縁破壊電圧、およびより高周波のデバイスを実現するために、「ペデスタル注入」が、表面のより近傍にもたらされる。このペデスタル注入は、付加的な注入プロセス・ステップを必要とし、半導体プロセスの費用を増加させる。高絶縁破壊（ＨＢ）トランジスタを達成するために、平面（プレーナー）上部および下部表面を有する平面状サブコレクタ領域を除いて、ペデスタル注入は行われていない。高性能（ＨＰ）トランジスタを提供するために、付加的な「ペデスタル注入」が、サブコレクタ領域の上方の位置に行われ、高電流動作時のベース・コレクタの金属（メタラジカル）接合部の動き（ｍｏｔｉｏｎ）を最小にする。
【０００５】
垂直プロファイルのスケーリングとともに、エピタキシャルに形成されたサブコレクタ領域の代わりに、注入されたサブコレクタが利用される。したがって、サブコレクタの垂直スケーリングは、サブコレクタ領域内の低ドーズ（ｄｏｓｅ）量の注入を必要とする。ホット・プロセスが減じられて、より浅い垂直プロファイルが得られるため、サブコレクタ注入ドーズ量およびエネルギーが、減少されなければならない。これは、より高いコレクタ・シート抵抗、およびより低い電力利得遮断（カットオフ）周波数（ｆＭＡＸ）に通じる。さらに、より狭い範囲かつより低いドーズ量のサブコレクタ領域は、基板領域への、より高い垂直注入につながる。高濃度ドーピングされたサブコレクタでは、公知のオージェ（Ａｕｇｅｒ）再結合が、コレクタ領域内の主要な再結合である。広範囲かつ高濃度にドーピングされたサブコレクタ領域内の少数キャリヤの再結合は、コレクタ基板領域への、および半導体チップ基板への少数キャリヤ注入を最小にする。その結果、垂直プロファイルのスケーリングは、基板ウェハへの、より高い注入につながり、隣接回路または素子群内の雑音を増大しうる。
【０００６】
また、基板への少数キャリヤ注入の増加は、ラッチアップ（ｌａｔｃｈｕｐ）につながりうる。ラッチアップは、ｎｐｎ素子とクロスカップリングする寄生ｐｎｐ素子の形成により発生する。したがって、半導体チップ内の「外部ラッチアップ」または「内部ラッチアップ」を防止することが、ノイズ注入を最小にする目的である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
後述の本発明は、これらの上記問題に対処するための構造および方法を提供する。
【課題を解決するための手段】
【０００８】
本発明は、下方に配置された基板とは異なる極性を有する不連続な非平面状（ノンプレーナー）サブコレクタを含む半導体構造を提供する。さらに、この構造は、サブコレクタの上方の活性（アクティブ）領域（コレクタ）、活性領域の上方のベース、およびベースの上方のエミッタを含む。不連続なサブコレクタの不連続部分間の距離は、半導体構造の動作特性を調整する。調整可能な動作特性は、絶縁破壊電圧、電流利得遮断周波数、電力利得遮断周波数、通過周波数（ｔｒａｎｓｉｔ ｆｒｅｑｕｅｎｃｙ）、電流密度、静電容量（キャパシタンス）範囲、ノイズ注入、少数キャリヤ注入、ならびにトリガ電圧および保持電圧を含む。
【０００９】
サブコレクタは、コレクタの残余部分よりも高い不純物濃度を有する。また、サブコレクタは、非平面状の上部および下部表面を有する。さらに、コレクタは、基板とサブコレクタの間に第２のサブコレクタを含む。また、この第２のサブコレクタも不連続でありうる。
【００１０】
本発明は、このような半導体構造を形成する方法を提供し、この半導体構造は、基板内に第１のサブコレクタを形成し、基板内の第１のサブコレクタ上方に第２の不連続なサブコレクタを形成し、基板上にコレクタをエピタキシャル成長させる。コレクタをエピタキシャル成長させるプロセスは、第２の不連続なサブコレクタを拡張し、自動的に、コレクタへのドーピングを提供する。
【００１１】
これらの、および他の本発明の態様および目的は、下記の説明および添付図面とともに検討すれば、より良く理解されるであろう。しかしながら、下記の説明では、本発明の好ましい実施形態、および本発明についての多数の具体的な詳細を示しているが、それらは例として与えられているものであり、制限として与えられているものではないことを理解するべきである。本発明の要旨を逸脱することなく、本発明の範囲内で多数の変更および改変を行うことが可能であり、本発明は、すべてのこのような改変を含む。
【発明を実施するための最良の形態】
【００１２】
本発明、ならびに本発明の様々な特徴および利点の詳細について、添付図面に示され、かつ下記の説明で詳述される非制限的な実施形態を参照することにより、より完全に説明される。図面に示された特徴は、必ずしも原寸に比例するように描かれていないことに注目すべきである。不必要に本発明を分かりにくくしないために、公知の構成要素および処理技術の説明は省略されている。本明細書に使用されている例は、あくまで本発明が実施されうる方法の理解を容易にして、さらに、当業者が本発明を実施することを可能とするためのものに過ぎない。したがって、本発明の範囲を限定するものとして例を解釈するべきではない。
【００１３】
本発明は、不連続なサブコレクタ領域を形成するために、ＨＢデバイスの活性（アクティブ）領域１１６の下方のサブコレクタのドーピングにマスクをかけることにより、上述した高絶縁破壊デバイス問題を克服する。さらに、本発明は、連続的に調整可能なＲＦおよびＤＣ動作性能を提供する。このように、本発明により、マスキング・ステップを追加することなく、同一ウェハ上に、高性能デバイス（ＨＰ）、中性能デバイス（ＭＰ）、および高絶縁破壊デバイス（ＨＢ）を製造することが可能である。
【００１４】
さらに具体的に述べると、図２の実施形態で示したように、本発明の構造は、Ｐ型基板１１０上方にサブコレクタを有する。基板のドーパント極性は、製造される具体的構造に応じて変化するとともに、当業者は、Ｐ型基板の使用が、あくまで本発明を使用することができる一例に過ぎず、本発明は、この具体例に限定されないことを理解するであろう。サブコレクタは、低濃度ドーピングされたコレクタ領域１１６により分離された不連続な不純物領域１１４を含む（三次元構造において、不純物領域１１４は、例えば、リング状またはドーナツ状構造でありうる）。断面で示された不連続なサブコレクタに使用されるドーパントは、基板１１０のドーパントの逆極性であることが好ましい。本発明は、不純物リングに限定されず、１つの縁端部（エッジ）上の少なくとも１つの注入のような、任意の複数接続されたサブコレクタ領域でもよい。また、活性領域１１６（この構造内の従来の「コレクタ」）が、図２に示されている。隆起ベース構造１２０およびエミッタ構造１４０が、活性領域１１６上方にある。
【００１５】
さらに、サブコレクタは、基板１１０と不連続なサブコレクタ１１４の間に第２のサブコレクタ層１１２を含みうる。サブコレクタ１１４が不連続であるため、第２のサブコレクタ１１２は、ベース１２０から基板１１０への望ましくない短絡（突き抜け現象）を防止するために使用される。しかしながら、上述された望ましくない大きいなだれ増倍、および低いコレクタ・エミッタ絶縁破壊電圧を防止するために、第２のサブコレクタ１１２は、コレクタ１１６／ベース１２０境界面（コレクタ１１６の上部）から十分な間隔をあけられている。下部サブコレクタ１１２の上方の不連続なサブコレクタ１１４を利用することにより、（不連続なサブコレクタ１１４が、ベース１２０に近接しているため）本発明は、キャリヤのコレクタ・エミッタ間の移動時間を減少させることができ、さらに、本発明は、（不連続なサブコレクタ層１１２の中の開口部のために）望ましくない低コレクタ・エミッタ絶縁破壊電圧を生じず、（下方に配置された下部サブコレクタ１１２のために）望ましくない突き抜け現象（パンチスルー）を生じない。したがって、本発明は、動作性能に影響を与えることなく、構造の寸法を大幅に縮小することを可能とする。
【００１６】
不連続なサブコレクタ１１２に対して、リン、ヒ素、またはアンチモンのような異なった種類のドーパントを使用することができる。ドーピング層１１２、１１３は、垂直型ＰＮＰに対して、基板への電流注入の程度を制御する。このドーピング層１１２、１１３は、不連続なサブコレクタ１１４とは異なった特別な種類のドーピング不純物を有することができる。ドーピング層１１２、１１３が、基板に深く埋め込まれているため、Ａｓの代わりにＰを使用することができる。ドーピング層の目的は、固有のＰＮＰの突き抜け現象、および基板への垂直注入を防止して、ノイズ注入およびラッチアップ問題を最小にすることである。注入はＰまたはＡｓに限定されず、アンチモンまたは他のｎ型注入でもよい。
【００１７】
また、構造は、活性領域１１６の両側上に浅いトレンチ分離領域１２２を含みうる。このように、活性領域１１６は、浅いトレンチ分離領域１２２の間にあり、空乏領域１１６に向かって下方に延在する。深いトレンチ（ＤＴ）分離領域は、要素１２４として示す。
【００１８】
図１は、ダイオード構造を図示しており、したがって、基板１１０と同様にドーピングされている上部ポリシリコン層１３０を含む。しかしながら、本発明は、バイポーラ・トランジスタ（図２）、ショットキ・ダイオード（図３および図４）、バラクター（図５）、サイリスタ（図６）、拡散抵抗などを含む多数の異なった種類の構造において等しく有用である。したがって、図２〜図４に示された構造は、図１に示された構造と類似している。
【００１９】
図２は、ＮＰＮトランジスタ（ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ））を図示しているため、活性領域１１６と同様にドーピングされているエミッタ１４０を含む。したがって、図２は、活性領域１１６、ベース１２０、およびエミッタ１４０の相対的なドーピング・プロファイルに応じて、ＰＮＰまたはＮＰＮ構造を示す。スペーサ１４４が、エミッタと、ベース層１２０および１３０との間の短絡を防止する。さらに、図２は、Ｐ型ドーピングされた反突き抜け現象層１１３を利用する。不連続なサブコレクタ１１４の下方のブランケット層のドーピング・プロファイルは、絶縁破壊電圧と、突き抜け現象と、垂直注入と、ラッチアップとの間のトレードオフである。
【００２０】
図３および図４は、金属薄膜１５０および酸化物１４５を含むショットキ・ダイオードを示す。さらに、このような構造は、ベース１２０の外端部に沿ってｎ＋ドーピングされた領域１２６を含む。図２と同様に、図４は、同じ理由から、ドーピング層１１３内にＰ型ドーパントを使用する。図５および図６は、バラクター（ｖａｒａｃｔｏｒ）、および本発明のサブコレクタを利用するサイリスタ／ＳＣＲ構造を示す。図５に示されたバラクター構造では、ポリシリコン・エミッタ１３０の下方には、ベース１２０の代わりにｐ＋＋ソース／ドレイン構造１６１がある。ソース／ドレイン構造の下方には、バラクター構造により使用される接合層１６２がある。この場合も先と同様に、上述の構造の軽微な変形が、再びエミッタ１４０、スペーサ１４４を含み、また絶縁（酸化）層１４２を含む図６に示されたサイリスタ／ＳＣＲ構造を形成するために利用されている。
【００２１】
図１〜図６に示された様々なダイオード、バラクター、サイリスタなどに半導体構造を完成させるために利用されうる多数の公知のプロセスがある。しかしながら、本発明の特徴をあいまいにすることを避けるために、これらの付加的な構造についての詳説は省略される。代わりに、本開示は、上述された新規なサブコレクタに的を絞るが、その理由は、新規なサブコレクタが所定位置にあるとき、様々なダイオード、トランジスタなどに半導体構造を完成させる方法を当業者は容易に理解するであろうためである。
【００２２】
ここで図７を参照すると、本発明の方法が、フローチャート形式で示されている。本発明は基板７００に１１２のサブコレクタを注入することにより始まる。次に、本発明は基板７０２上にマスクをパターン形成する。このステップでは、ＢｘまたはＣｘと呼ばれるマスクが使用されうる。本発明は、マスク７０４で保護されていない基板の領域に不純物を注入して、不連続なサブコレクタ１１４を形成する。マスクを除去した後に、本発明は欠陥を修復して、基板７０６上にエピタキシャル層を随意的に成長させる（後述の図８〜図１７に示されるエピタキシャル、および非エピタキシャル・プロセスを参照のこと）。マスクされ埋め込まれた基板の高濃度ドーピングのために、エピタキシャル層は、自動的に同一種でドーピングされる。したがって、基板のドーピング領域の上方に成長されるエピタキシャル層部分は、ほぼエピタキシャル層の下部の中の不連続なサブコレクタ１１４である。不純物リングの中心部の中にあるエピタキシャル層領域は、空乏（ｄｅｐｌｅｔｉｏｎ）領域を含む。
【００２３】
本発明のプロセスは、引き続き従来の浅いトレンチ分離領域７０８を形成し、コレクタ１１６を形成するためにエピタキシャル層７１０に第２の不純物を随意的に注入することにより継続する。この処理は、浅いトレンチ分離領域の間にあり、かつ不連続なサブコレクタ１１４内の間隙に向かって下方に延在する活性領域１１６を形成する。その後、トランジスタ、ダイオード、バラクターなどの異なった個数のデバイスのうちのいずれかに構造を仕上げるために、様々な異なる従来の処理ステップが実行されうる。このように、上記処理の後に、７１２において、標準的隆起（ｒａｉｓｅｄ）ベースおよびエミッタ構造、または他の適する構造が、製造される特定のデバイス（例えば、バラクター、ＮＰＮダイオード、バイポーラ・トランジスタなど）に応じて形成される。
【００２４】
ここで図８〜図２０を参照すると、本発明の構造を形成するために使用される異なる実施形態について、詳細に示されている。さらに具体的に述べると、図８〜図１１は、第１のエピタキシャル成長プロセスを示す。図１２〜図１４は、第２のエピタキシャル成長プロセスを示す。図１５〜図１７は、非エピタキシャル注入プロセスを示す。図１８〜図２０は、異なる種類のサブコレクタであるが、本発明により形成されうるいくつかの例を提供する。
【００２５】
さらに具体的に述べると、図８は、単にＰ型基板のような第１の種類の基板１００を含む、以下の実施形態に対する一般的な初期構造を示す。第１の種類のエピタキシャル成長プロセスは、図９に示すように始まり、第１のサブコレクタ注入１１２が、基板１００の奥深くに形成される。この例では、注入は、Ｎ＋＋型注入であり、基板１００の上部より下方の層に形成されるため、深部注入（ディープ・インプラント）と呼ばれる。注入の垂直方向深さは、注入パワーおよび注入照射時間を制限することにより制御される。本発明は、マスク９０を用いることにより、第１のサブコレクタ注入１１２の位置を水平方向において随意的に限定できる。マスク９０が使用されるとき、サブコレクタ注入１１２（領域）は、線９２で示される領域の中に制限されるであろう。望ましくない突き抜け現象を防止するために、下部サブコレクタ１１２は、不連続なサブコレクタ１１４内の開口部の下方に配置されるべきである。
【００２６】
次に、図１０に示すように、本発明は、第２のサブコレクタ１１４を形成するプロセスを始める。第２のサブコレクタ１１４の注入は、第１のサブコレクタ注入１１２より高いドーズ量を有し、基板１００の表面に行われるため、浅い注入と呼ばれる。本発明の１つの特徴は、マスク１０が第２のサブコレクタ１１４を不連続層として形成するために利用されることである。その後、図１１に示すように、マスク１０が除去されて、構造はエピタキシャル成長プロセスを経る。このエピタキシャル成長プロセスにより、ドーピングされたコレクタ領域１１６を形成して、第２のサブコレクタ領域１１４を垂直方向に延長する。
【００２７】
コレクタ１１６の中のドーピングは、第１のサブコレクタ１１２または第２のサブコレクタ１１４よりも低い不純物濃度を有する。したがって、コレクタ１１６は、第１のドーピング濃度を有し、第１のサブコレクタ１１２は、第１のドーピング濃度よりも高い第２のドーピング濃度を有し、第２のサブコレクタ１１４は、第２のドーピング濃度よりもさらに高い第３のドーピング濃度を有する。図１１に示されたこのエピタキシャル成長プロセスは、エピタキシャル成長領域１１６、１１４が自動的にドーピングされて、付加的な不純物注入ステップを必要としないため、自動ドーピング処理と呼ばれる。その後、従来の公知のプロセスが、様々な深いトレンチ１２４、浅いトレンチ分離領域１２２、ベース１２０などを形成するために使用されて、図１〜図６に示す様々なダイオードおよびトランジスタを形成する。
【００２８】
図１２〜図１４に示された処理は、図８〜図１１に示された処理と類似している。しかしながら、図１２〜図１４に示された実施形態では、第１のサブコレクタ１１２が注入される前に、エピタキシャル自動ドーピング処理が実行される。したがって、図１２は、不連続で浅い第２のサブコレクタ不純物注入１１４を示し、図１３は、エピタキシャル成長プロセスを示し、図１４は、より深い第１のサブコレクタ注入１１２を示す。この後、様々な公知のプロセスが、図１〜図６に示されたダイオード、トランジスタなどの構造を完成するために使用される。
【００２９】
非エピタキシャル・プロセスを、図１５〜図１７に示す。さらに具体的に述べると、再び、このプロセスは、図８に示すように基板１００で始まる。次に、図１５に示すように、第１のサブコレクタ注入１１２が、基板１００の奥深くに形成される。この注入１１２が、図９に示された注入よりも深い垂直レベルに形成されていることに注目すべきである。これは、図１６〜図１７に示すように、第２のサブコレクタ１１２およびコレクタ１１６が、エピタキシャル成長プロセスとは対照的に、注入プロセスを介して形成されるであろうためである。次に、図１６に示すように、不純物注入は、第２のサブコレクタ１１４を形成する。この場合も先と同様に、この不純物注入は、第１のサブコレクタ１１２よりも高いドーピング不純物濃度を有する領域１１４を形成する。図１６の処理では、第２のサブコレクタ１１４が不連続になるようにするために、再びマスク１０を使用することに注目すべきである。最後に、図１７に示すように、付加的な低濃度ドーピング注入が、コレクタ領域１１６を形成するために実行される。この後、様々な公知のプロセスが、図１〜図６に示されたダイオード、トランジスタなどの構造を完成するために使用される。
【００３０】
第２のサブコレクタ領域１１４が、リング状またはドーナツ状構造として上述されているが、第２のサブコレクタは、設計者の要求条件に応じて、任意の不連続形状を含みうる。したがって、図１８では、１つの可能性を示しており、その中では、第２のサブコレクタ１１４が構造の片側上にだけ形成されている。図１９は、第２のサブコレクタ１１４が複数の位置に形成されている実施形態を示す。図２０は、第２のサブコレクタ１１４が構造の片側および中心部を覆うように形成されている例を示す。第２のサブコレクタ注入１１４の位置は、マスク１０の形状を介して制御される。図１８〜図２０に示された上記実施形態は、あくまでいくつかの例に過ぎず、設計者の要求条件に応じて作成されるデバイスの動作性能を調整するために、他の多数の不連続パターンが利用されうる。
【００３１】
本発明のプロセスは、サブコレクタおよびコレクタ領域に対する随意的な分離領域を形成することにより継続されうる。この分離領域は、深いトレンチ（ＤＴ）分離プロセス１２４を用いて実現される。この分離領域は、コレクタ縁端部に位置決めして、シリコン基板内に深いトラフ（溝）を形成する反応性イオン・エッチング（ＲＩＥ）プロセスを提供することで形成される。その後、酸化物はポリシリコン充填材料により形成される。
【００３２】
また、本発明は、浅いトレンチ分離領域１２２を形成して、その後、真性トランジスタ領域の上方に活性領域１１６を形成するために、エピタキシャル層に第２の不純物を注入することができる。この注入は、真性領域内のｎ−ウェル注入またはｎ注入でありうる。浅いトレンチ分離は、ＲＩＥプロセスを用いて形成され、半導体デバイス形成用の開口部と、チューニング注入領域と、コレクタおよびサブコレクタの射出（インジェクション）低減注入領域とに対する電気的接続用の開口部とを形成する。
【００３３】
また、本発明のプロセスは、ＣＭＯＳプロセスまたはＢｉＣＭＯＳにおいて形成される能動（アクティブ）素子および受動（パッシブ）素子を形成するために継続する。ＢｉＣＭＯＳプロセスでは、シリコン・ホモ接合バイポーラ・トランジスタが、超高真空化学的気相堆積（ＵＨＶ／ＣＶＤ）プロセスのような堆積プロセスを用いた、ウェハ表面の上方の選択的エピタキシャル堆積により形成されうる。真性ベース領域が形成されて、単結晶シリコンが基板シリコン表面の上方に形成されるとともに、ポリシリコンが、浅いトレンチ分離領域１２２の上方に形成される。これは、ベース構造１２０を形成する。エミッタ構造１４０は、酸化膜および窒化膜、ならびにエミッタとベース領域との短絡を防止するためのスペーサ構造１４４を形成することにより形成される。エミッタ構造１４０は、マンドレル（ｍａｎｄｒｅｌ）構造を用いて形成されて、孔（ｈｏｌｅ）が形成されて、「内部スペーサ」、その後にポリシリコン堆積が行われる。このエミッタ構造１４０の形成は、その後に、エミッタ・ドーパントをベース膜に拡散することを可能とするホット・プロセスが続く。
【００３４】
本発明のプロセスは、ＢｉＣＭＯＳシリコン・ゲルマニウム（ＳｉＧｅ）ＨＢＴ、またはシリコン・ゲルマニウム・炭素（ＳｉＧｅＣ）ＨＢＴプロセスにおいて形成される能動素子および受動素子を形成することを継続する。ＢｉＣＭＯＳプロセスでは、ＳｉＧｅ ＨＢＴデバイスが、超高真空化学的気相堆積（ＵＨＶ／ＣＶＤ）プロセスのような堆積プロセスを用いた、ウェハ表面の上方の選択的エピタキシャル堆積により形成されうる。真性ベース領域が形成されて、単結晶シリコン・ゲルマニウムが基板シリコン表面の上方に形成されるとともに、ポリシリコン・ゲルマニウムが、浅いトレンチ分離領域１２２の上方に形成される。これは、ベース構造１２０を形成する。ＳｉＧｅＣトランジスタの場合は、ベース・ドーパントのホウ素拡散を最小に抑えるために、炭素がベース領域に付加される。エミッタ構造１４０は、酸化膜および窒化膜、ならびにエミッタとベース領域との短絡を防止するためのスペーサ構造１４４を形成することにより形成される。エミッタ構造１４０は、マンドレル構造を用いて形成されて、孔が形成されて、「内部スペーサ」、その後にポリシリコン堆積が行われる。このエミッタ構造１４０の形成は、その後に、エミッタ・ドーパントをベース膜に拡散することを可能とするホット・プロセスが続く。
【００３５】
次に、トランジスタ、ダイオード、バラクターなどの異なった個数のデバイスのうちのいずれかに構造を完成させるために、特定の素子の構造要素に応じて、様々な異なる処理が実行されうる。例えば、バラクターは、エミッタ構造１４０を除去することにより形成されて、ＢＪＴまたはＨＢＴデバイスのベース、およびコレクタ／サブコレクタ領域のみを利用する。このようにして、上記処理の後に、標準的隆起ベース１２０およびエミッタ構造１４０、または他の適する構造が、製造される特定のデバイス（例えば、バラクター、ＮＰＮダイオード、バイポーラ・トランジスタなど）に応じて形成される。ダイオード構造の場合は、ＣＭＯＳプロセスのｐ＋／ｎ−ウェル注入が、ダイオードを形成するために使用されており、このダイオードは、ＳｉＧｅ ＨＢＴサブコレクタ領域の中に配設される（例えば、このダイオードは、ＤＴ領域または他の分離構造を含みうる）。
【００３６】
使用される正確なドーパントおよび濃度は、異なる種類のデバイスの間で変化するであろうが、すべての本発明の構造に一貫した１つの特徴は、不連続なサブコレクタ１１４の対向する部分間の距離（マスク１０により確立される）、およびコレクタ１１６の上部とサブコレクタ１１４の上部の間の距離が、構造の動作性能を調整する（例えば、絶縁破壊電圧、通過周波数、電流密度、静電容量範囲、トリガ電圧および保持電圧などを調整する）ことである。
【００３７】
さらに具体的に述べると、本発明は、トランジスタの動作性能を調整するために、不連続なサブコレクタ１１４の対向する区域の間の間隔を、全体的な熱バジェット、または後続の処理ステップで導入された点欠陥に応じて、さらに遠く離すことができる（これは、注入されたドーパントの側方拡散に影響を及ぼす）。調整可能な動作特性は、絶縁破壊電圧、通過周波数、および電流密度を含む。バラクターの場合は、調整可能な特性は、静電容量範囲およびＱ値を含む。サイリスタでは、本発明は、トリガ電圧および保持電圧を調整する。
【００３８】
活性領域１１６の下方のサブコレクタ注入をマスキングすることにより、ドーピングは、制御された方法で、基板１１０またはエピタキシャル層のバックグラウンド・レベルまで低減されうる。本発明は、サブコレクタ注入時に注入されたドーパントの側方拡散を利用する。エミッタの下方の活性領域１１６と、サブコレクタ縁端部との間の距離を拡大、または縮小することにより、活性領域１１６の中心部内のドーピング・プロファイルが、絶縁破壊電圧、通過周波数、電流密度などのような所与の要求条件を満足するように調整されうる。
【００３９】
本発明は、混合電圧インタフェース用途、および複数のデバイス素子の費用の問題に対処し、かつさらなる費用またはマスクを追加することなしに、「チューニング」注入を用いて、異なる絶縁破壊電圧および周波数の複数のバイポーラ・トランジスタを製造する手段を提供する。
【００４０】
本発明は、サブコレクタの高濃度ドーピングされた領域と、ベース領域との間の間隔を調節することにより、バイポーラ接合トランジスタ（ＢＪＴ）、またはヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイス内のコレクタおよびサブコレクタ領域の垂直スケーリングの問題に対処して、さらなる費用またはマスクを追加することなしに、この場合も先と同様に「チューニング」注入を用いて、様々な異なる絶縁破壊電圧、電流利得遮断周波数、および電力利得遮断周波数を提供する。
【００４１】
本発明は、サブコレクタの高濃度ドーピングされた領域と、ベース領域との間の間隔を調節することにより、バイポーラ接合トランジスタ（ＢＪＴ）、またはヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイス内のコレクタおよびサブコレクタ領域の垂直スケーリングによる電力利得遮断周波数の低下の問題に対処する。本発明は、チューニング注入を用いて、様々な異なる絶縁破壊電圧および電流利得遮断周波数を提供するとともに、第２の「射出（インジェクション）低減」注入１１２により、低いサブコレクタ抵抗を保持する。
【００４２】
本発明は、コレクタ・エミッタ間の絶縁破壊電圧（ＢＶｃｅｏ）サブコレクタを調節し、かつ低いサブコレクタ抵抗を保持する、ベース・コレクタ領域内の「チューニング注入」から離れた、より深い位置に注入を行うことにより、第２の「射出低減」注入を有するバイポーラ接合トランジスタ（ＢＪＴ）、またはヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイス内のコレクタおよびサブコレクタ領域の垂直スケーリングによる垂直方向の少数キャリヤ注入の問題に対処する。
【００４３】
本発明は、不均一ドーピング領域を導入することにより、絶縁破壊電圧と、半導体構造の周波数応答の間の関係の問題に対処して、「チューニング」注入を用いて、半導体デバイスのパラメータ特性の独自化およびカスタマイズを提供する。
【００４４】
本発明は、不均一ドーピング領域を導入することにより、絶縁破壊電圧と、半導体構造の周波数応答の間の関係の問題に対処して、半導体デバイスのパラメータ特性の独自化およびカスタマイズを行うとともに、第２の注入された領域（「射出低減」注入）を下方に配置して、これにより、低いコレクタ直列抵抗を保持して、ノイズ注入を最小にする。
【００４５】
本発明は、少なくとも１つの非平面状（ノンプレーナー）表面領域を有する非平面状ドーピング領域の利用に対応しており、様々な絶縁破壊電圧、静電容量、抵抗、および周波数応答を提供する。公知のジョンソン（Ｊｏｈｎｓｏｎ）の制限関係から、トランジスタ素子の絶縁破壊電圧と周波数応答の間には反比例関係がある。上述したように、カーク効果を低減するために、コレクタ領域内にサブコレクタおよび「ペデスタル注入（領域）」が配設される。カーク効果を低減するために、トランジスタ素子および関連誘導体内に高濃度ドーピングされたサブコレクタ領域が配設される。さらに、カーク効果を弱めて、より低い絶縁破壊電圧、およびより高周波のデバイスを実現するために、「ペデスタル注入」が表面のより近傍にもたらされる。このペデスタル注入は、付加的な注入プロセス・ステップを必要とし、半導体プロセスの費用を増加させる。発明者の目的は、ペデスタル注入および関連する付随的なプロセス・ステップを使用することなく、ＨＢおよびＨＰトランジスタを製造することである。これは、絶縁破壊電圧の調節を主導するベース・コレクタ接合の少なくとも１つの縁端部上に注入を行うことにより達成可能である。ドーピング領域は、ベースとコレクタ領域の間の絶縁破壊電圧を下げるために一箇所に、またはベースとコレクタ領域の間の複数箇所に配設されうる。
【００４６】
先行技術のサブコレクタは、トランジスタ、またはその派生構造の中で均一にドーピングされて、デバイスの中の平面状下部表面、および平面状上部表面を形成する。真性デバイス領域の下方にペデスタル注入を付加して、かつ真性デバイス領域の外部にリーチ・スルー（ｒｅａｃｈ−ｔｈｒｏｕｇｈ）注入を付加することにより、付加的領域が、上部表面上に配設される。ドーピング・プロファイルにおけるこれらの不均一性は、平面状サブコレクタの上部領域上方に領域を形成する付加的注入ステップにより確立されるが、サブコレクタの上部表面の下方には、より高濃度のドーピング領域を延長しない。
【００４７】
先行技術のサブコレクタは、矩形のマスク形状を用いて形成され、矩形領域は、矩形のマスク領域境界の内部全体において、サブコレクタ・ドーパントで充填される。２点毎に、その領域内に全体として位置するつなぎ合わせが滑らかな曲線により接続されうるとき、領域は接続されるべきである。この領域は、「接続」領域、または「単連結」ドメインである。例えば、正方形、長方形、または楕円は、すべて「接続」領域、または「単連結」領域である。したがって、任意の２点間の任意の弧（ａｒｃ）は、連続的に収縮されかつ変形されて、サブコレクタ領域の中に残存することができる。それと反対に、本発明では、単連結されないサブコレクタを使用するが、サブコレクタ境界内の任意の２点が、形成されたサブコレクタ形状の外部に延在しうる、数学的に「多重連結」されたサブコレクタ領域を含む。本発明では、サブコレクタは、半導体デバイスの全内部領域内には形成されない。本発明では、サブコレクタは、同一デバイスの中の複数注入領域であってもよく、それらの複数注入領域は、例えば、非注入領域で区切られた２つの独立領域のような多重連結されたサブコレクタ・ドメインである。さらに、中心領域の注入をブロックするマスク形状を配置することにより、「ドーナツ」または「リング」状注入領域を形成することで、サブコレクタ領域を形成する。このサブコレクタ領域は囲まれた不連続なサブコレクタ１１４内の領域の中に部分的に含まれる、多重連結されたサブコレクタ領域、または単連結された不連続なサブコレクタ１１４である。本発明では、サブコレクタは、単連結された不純物領域内、または多重連結されたサブコレクタ・ドメインを形成するコレクタ容積（ボリューム）内の複数領域内に形成されうる。本発明では、「リング」の縁端部は、一般的な等ドーピング線を用いて形成されうる。
【００４８】
本発明では、「不純物リング」または「不純物ドーナツ」の場合は、サブコレクタ領域の表面は、非平面状かつ不均一であり、サブコレクタの非平面領域は、ベース領域より、さらに深部へ高濃度ドーピング領域を設ける。これは、半導体デバイス・ウェハ表面のより近傍で高濃度ドーピング領域を生じるペデスタル注入の場合とは対照的である。本発明は、サブコレクタの特定領域をマスキングして、半導体デバイス内の不均一な上部および下部ドーピング領域１１４を用いることにより、この機能を提供する。
【００４９】
本発明では、サブコレクタ領域のピーク・ドーピング濃度を低下させることにより、トランジスタ構造の絶縁破壊電圧および周波数応答を調節できる。マスクの寸法を広げることにより、ドーピング濃度、またはドーズ量、コレクタ・ベースの金属接合部に対するドーピング濃度の間の間隔を変更できる。サブコレクタ領域の固定されたドーズ量およびエネルギーに対しては、マスク開口部の寸法を変更することにより、サブコレクタ領域のピーク・ドーピング濃度と、コレクタ・ベースの金属接合部のピーク・ドーピング濃度との間の間隔が広げられて、これにより、トランジスタ構造の絶縁破壊電圧および周波数応答を調節できる。リングまたはドーナツ設計の場合は、マスクの寸法によって、ドーナツ孔の寸法を変化させ、したがって、ベース・コレクタ間の絶縁破壊電圧および周波数応答を調節する。ジョンソンの制限関係から、絶縁破壊電圧と周波数応答の積は一定である。したがって、一方が増加すると、他方は減少する。
【００５０】
これが実施可能であるためには、マスクが、「真性」トランジスタ領域と共に配設されなければならない。通常、電流利得遮断周波数は、エミッタ・コレクタ間の移動時間の周波数応答により決定される。その結果、絶縁破壊電圧および周波数の調節領域は、トランジスタ構造の真性部分の近傍に配設されなければならない。サブコレクタ注入の縁端部は、トランジスタの「外部（ｅｘｔｒｉｎｓｉｃ）」領域の下方にドーピングされて、トランジスタの「真性」領域の下方の内部にむかって横方向に拡散しうる。
【００５１】
「不純物リング１１４」の寸法の増加にともなう問題、またはチューニングのためにベース・コレクタ接合領域の少なくとも１つの縁端部に注入を行うことに関する問題は、垂直注入が増加することである。したがって、本発明は、チューニング注入の下方のコレクタ内の、より深い注入１１２、１１３を使用する。この射出低減注入１１２、１１３は、コレクタ容積内のチューニング注入１１４よりも深い位置に配設される。この注入領域は、基板１１０への注入を最小にするために、チューニング注入内の開口部の下方にあるべきであるとともに、チューニング注入の調整能力を妨げることを避けるために、より深い位置にあるべきである。このより深い射出低減注入は、平面状の上部表面、および平面状の下部表面を有することができ、またはチューニング注入で用いられたように、マスキングしうる。このより深い注入１１２、１１３は、エピタキシャル成長より前に形成されるか、または注入されうる。また、この注入は、非平面状の上部または下部表面を有する非平面でありうる。これは、チューニング注入のマスク補完を利用する補完注入でありうるとともに、チューニング注入マスクに対して自己整合（セルフアライン）型、または非自己整合型でありうる。このような方法で、同じマスクを使用することができる。注入された射出低減注入の場合は、ドーパント配置は、チューニング注入の補完でありうる（例えば、中心孔を有するドーナツ型チューニング注入の場合は、射出低減注入は、ネガ対ポジ・レジスト形成、またはデュアル・トーン・ハイブリッド・レジスト法、または他の手段のような、前のマスクの補完を用いて「ドーナツ」孔内に配設されうる）。
【００５２】
この方法は、前述のサブコレクタ構造を有する半導体構造を与える。このような構造は、バラクター、ＮＰＮダイオード、ショットキ・ダイオード、バイポーラ・トランジスタ、サイリスタ、または拡散抵抗を含む多数の異なる種類の構造を完成させることができる。このチューニング注入および射出低減注入の概念は、他のＨＢＴデバイス、ならびに他の材料および半導体内の対応する受動素子で使用されることができ、ここで、他の材料および半導体は、ＩｎＰ、ＧａＡｓ、ＧａＩｎＰのようなＩＩＩ−Ｖ族化合物を含み、他のＨＢＴデバイスは、ベース・コレクタ接合およびサブコレクタ領域を利用する他の半導体ＨＢＴデバイスを含むが、これらに限らない。
【００５３】
本発明は、好ましい実施形態に関して説明されたが、当業者は、本発明が、添付の請求項の範囲の要旨および範囲内であれば改変を実施できることを認識するであろう。
【図面の簡単な説明】
【００５４】
本発明は、図面を参照することにより、下記の詳細な説明を通してより良く理解されるであろう。
【００５５】
【図１】ダイオード構造の略図である。
【図２】ＮＰＮトランジスタの略図である。
【図３】ショットキ・ダイオードの略図である。
【図４】ショットキ・ダイオードの略図である。
【図５】バラクター構造の略図である。
【図６】サイリスタ／ＳＣＲ構造の略図である。
【図７】本発明の好ましい方法を示すフローチャートである。
【図８】第１のエピタキシャル成長プロセスを示す略図である。
【図９】第１のエピタキシャル成長プロセスを示す略図である。
【図１０】第１のエピタキシャル成長プロセスを示す略図である。
【図１１】第１のエピタキシャル成長プロセスを示す略図である。
【図１２】第２のエピタキシャル成長プロセスを示す略図である。
【図１３】第２のエピタキシャル成長プロセスを示す略図である。
【図１４】第２のエピタキシャル成長プロセスを示す略図である。
【図１５】非エピタキシャル注入プロセスを示す略図である。
【図１６】非エピタキシャル注入プロセスを示す略図である。
【図１７】非エピタキシャル注入プロセスを示す略図である。
【図１８】本発明により形成されうる１つのタイプのサブコレクタの例を示す略図である。
【図１９】本発明により形成されうる１つのタイプのサブコレクタの例を示す略図である。
【図２０】本発明により形成されうる１つのタイプのサブコレクタの例を示す略図である。
【符号の説明】
【００５６】
１０ マスク
１００、１１０ 基板
１１２ 第１のサブコレクタ
１１４ 第２のサブコレクタ
１１６ コレクタ
１２０、１３０ ベース層
１２２ 浅いトレンチ分離領域
１２４ 深いトレンチ
１４０ エミッタ
１４５ 酸化物
１５０ 金属薄膜
１６２ 接合層
【技術分野】
【０００１】
本発明は、一般に、各種の半導体構造に関し、さらに詳細には、非平面状（ノンプレーナー）表面を有する改良されたサブコレクタ領域を含む改良された構造に関する。
【背景技術】
【０００２】
混合電圧インタフェース（ＭＶＩ：ｍｉｘｅｄ ｖｏｌｔａｇｅ ｉｎｔｅｒｆａｃｅ）用途では、ＣＭＯＳ（相補型金属酸化膜半導体）、およびＢｉＣＭＯＳ（バイポーラＣＭＯＳ）技術において、複数のＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイス、および複数のバイポーラ・トランジスタを有することを要求することは、よくあることである。また、この能力を提供するために薄膜酸化物およびデュアル酸化物ＭＯＳＦＥＴデバイスを有することは、ＣＭＯＳにおいて一般的に用いられている方法である。さらに、ＢｉＣＭＯＳ技術では、高電圧インタフェースと性能要件の両方を必要とする混合電圧用途に対して、高絶縁破壊（ＨＢ）と、高性能（ＨＰ）ＢＪＴ（バイポーラ接合トランジスタ）（または、ＨＢＴ）デバイスの両方が好ましい。複数の酸化物および複数のトランジスタの付加は、付加的なプロセス・ステップにより実現される。これらのプロセスはすべて、技術に対して、さらなる費用を付加する。技術がより高度になるほど、サポートされるＭＯＳＦＥＴおよびバイポーラ・デバイスの個数は増大する。その結果、より少ないプロセス費用、少ない数のマスク、およびより少ない処理ステップで実現されうる能動素子および受動素子を提供することが有利となる。
【０００３】
費用を削減し続けるとともに、寸法類似性を保持するために、トランジスタの垂直プロファイルは、横および縦方向にスケーリングされる（寸法を縮小される）。費用を低減するために、エピタキシャル領域は、垂直寸法をスケーリングされる。さらに、エピタキシャルの削除にともない、高エネルギー注入装置に関する、および高エネルギーの照射線量（ドーズ）スループットに関する制限のために、サブコレクタ（ｓｕｂ−ｃｏｌｌｅｃｔｏｒ）が注入される必要がある。高性能（ＨＰ）ホモ接合バイポーラ接合トランジスタ（ＢＪＴ）、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）、および他の類似構造の製造は、デバイスの垂直プロファイルの縮小とともに、トランジスタ寄生（容量）の減少を要求する。キャリヤのコレクタ・エミッタ間の移動時間を減少させるために、サブコレクタを、コレクタ・ベース接合部に近接して配置することが好ましい。コレクタ・ドーピング・プロファイルの利点が限界に達するために、サブコレクタを、コレクタ・ベース接合部に近接して配置することは、高絶縁破壊（ＨＢ）デバイスの製造を避ける助けとなる。しかしながら、どれだけ選択的に注入されたコレクタ・プロファイルが使用されても、垂直プロファイルがスケーリングされているため、ベースとサブコレクタ間の電界が増大して、より大きいなだれ増倍（アバランジェ現象）を引き起こし、結果としてコレクタ・エミッタ絶縁破壊電圧（ＢＶｃｅｏ）を低下させることになる。
【０００４】
公知のカーク（Ｋｉｒｋ）効果を低減するために、コレクタ領域内にサブコレクタおよび「ペデスタル注入」が配設される。カーク効果を低減するために、トランジスタ素子および関連誘導体内に高濃度ドーピングされたサブコレクタ領域が配設される。さらに、カーク効果を弱めて、より低い絶縁破壊電圧、およびより高周波のデバイスを実現するために、「ペデスタル注入」が、表面のより近傍にもたらされる。このペデスタル注入は、付加的な注入プロセス・ステップを必要とし、半導体プロセスの費用を増加させる。高絶縁破壊（ＨＢ）トランジスタを達成するために、平面（プレーナー）上部および下部表面を有する平面状サブコレクタ領域を除いて、ペデスタル注入は行われていない。高性能（ＨＰ）トランジスタを提供するために、付加的な「ペデスタル注入」が、サブコレクタ領域の上方の位置に行われ、高電流動作時のベース・コレクタの金属（メタラジカル）接合部の動き（ｍｏｔｉｏｎ）を最小にする。
【０００５】
垂直プロファイルのスケーリングとともに、エピタキシャルに形成されたサブコレクタ領域の代わりに、注入されたサブコレクタが利用される。したがって、サブコレクタの垂直スケーリングは、サブコレクタ領域内の低ドーズ（ｄｏｓｅ）量の注入を必要とする。ホット・プロセスが減じられて、より浅い垂直プロファイルが得られるため、サブコレクタ注入ドーズ量およびエネルギーが、減少されなければならない。これは、より高いコレクタ・シート抵抗、およびより低い電力利得遮断（カットオフ）周波数（ｆＭＡＸ）に通じる。さらに、より狭い範囲かつより低いドーズ量のサブコレクタ領域は、基板領域への、より高い垂直注入につながる。高濃度ドーピングされたサブコレクタでは、公知のオージェ（Ａｕｇｅｒ）再結合が、コレクタ領域内の主要な再結合である。広範囲かつ高濃度にドーピングされたサブコレクタ領域内の少数キャリヤの再結合は、コレクタ基板領域への、および半導体チップ基板への少数キャリヤ注入を最小にする。その結果、垂直プロファイルのスケーリングは、基板ウェハへの、より高い注入につながり、隣接回路または素子群内の雑音を増大しうる。
【０００６】
また、基板への少数キャリヤ注入の増加は、ラッチアップ（ｌａｔｃｈｕｐ）につながりうる。ラッチアップは、ｎｐｎ素子とクロスカップリングする寄生ｐｎｐ素子の形成により発生する。したがって、半導体チップ内の「外部ラッチアップ」または「内部ラッチアップ」を防止することが、ノイズ注入を最小にする目的である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
後述の本発明は、これらの上記問題に対処するための構造および方法を提供する。
【課題を解決するための手段】
【０００８】
本発明は、下方に配置された基板とは異なる極性を有する不連続な非平面状（ノンプレーナー）サブコレクタを含む半導体構造を提供する。さらに、この構造は、サブコレクタの上方の活性（アクティブ）領域（コレクタ）、活性領域の上方のベース、およびベースの上方のエミッタを含む。不連続なサブコレクタの不連続部分間の距離は、半導体構造の動作特性を調整する。調整可能な動作特性は、絶縁破壊電圧、電流利得遮断周波数、電力利得遮断周波数、通過周波数（ｔｒａｎｓｉｔ ｆｒｅｑｕｅｎｃｙ）、電流密度、静電容量（キャパシタンス）範囲、ノイズ注入、少数キャリヤ注入、ならびにトリガ電圧および保持電圧を含む。
【０００９】
サブコレクタは、コレクタの残余部分よりも高い不純物濃度を有する。また、サブコレクタは、非平面状の上部および下部表面を有する。さらに、コレクタは、基板とサブコレクタの間に第２のサブコレクタを含む。また、この第２のサブコレクタも不連続でありうる。
【００１０】
本発明は、このような半導体構造を形成する方法を提供し、この半導体構造は、基板内に第１のサブコレクタを形成し、基板内の第１のサブコレクタ上方に第２の不連続なサブコレクタを形成し、基板上にコレクタをエピタキシャル成長させる。コレクタをエピタキシャル成長させるプロセスは、第２の不連続なサブコレクタを拡張し、自動的に、コレクタへのドーピングを提供する。
【００１１】
これらの、および他の本発明の態様および目的は、下記の説明および添付図面とともに検討すれば、より良く理解されるであろう。しかしながら、下記の説明では、本発明の好ましい実施形態、および本発明についての多数の具体的な詳細を示しているが、それらは例として与えられているものであり、制限として与えられているものではないことを理解するべきである。本発明の要旨を逸脱することなく、本発明の範囲内で多数の変更および改変を行うことが可能であり、本発明は、すべてのこのような改変を含む。
【発明を実施するための最良の形態】
【００１２】
本発明、ならびに本発明の様々な特徴および利点の詳細について、添付図面に示され、かつ下記の説明で詳述される非制限的な実施形態を参照することにより、より完全に説明される。図面に示された特徴は、必ずしも原寸に比例するように描かれていないことに注目すべきである。不必要に本発明を分かりにくくしないために、公知の構成要素および処理技術の説明は省略されている。本明細書に使用されている例は、あくまで本発明が実施されうる方法の理解を容易にして、さらに、当業者が本発明を実施することを可能とするためのものに過ぎない。したがって、本発明の範囲を限定するものとして例を解釈するべきではない。
【００１３】
本発明は、不連続なサブコレクタ領域を形成するために、ＨＢデバイスの活性（アクティブ）領域１１６の下方のサブコレクタのドーピングにマスクをかけることにより、上述した高絶縁破壊デバイス問題を克服する。さらに、本発明は、連続的に調整可能なＲＦおよびＤＣ動作性能を提供する。このように、本発明により、マスキング・ステップを追加することなく、同一ウェハ上に、高性能デバイス（ＨＰ）、中性能デバイス（ＭＰ）、および高絶縁破壊デバイス（ＨＢ）を製造することが可能である。
【００１４】
さらに具体的に述べると、図２の実施形態で示したように、本発明の構造は、Ｐ型基板１１０上方にサブコレクタを有する。基板のドーパント極性は、製造される具体的構造に応じて変化するとともに、当業者は、Ｐ型基板の使用が、あくまで本発明を使用することができる一例に過ぎず、本発明は、この具体例に限定されないことを理解するであろう。サブコレクタは、低濃度ドーピングされたコレクタ領域１１６により分離された不連続な不純物領域１１４を含む（三次元構造において、不純物領域１１４は、例えば、リング状またはドーナツ状構造でありうる）。断面で示された不連続なサブコレクタに使用されるドーパントは、基板１１０のドーパントの逆極性であることが好ましい。本発明は、不純物リングに限定されず、１つの縁端部（エッジ）上の少なくとも１つの注入のような、任意の複数接続されたサブコレクタ領域でもよい。また、活性領域１１６（この構造内の従来の「コレクタ」）が、図２に示されている。隆起ベース構造１２０およびエミッタ構造１４０が、活性領域１１６上方にある。
【００１５】
さらに、サブコレクタは、基板１１０と不連続なサブコレクタ１１４の間に第２のサブコレクタ層１１２を含みうる。サブコレクタ１１４が不連続であるため、第２のサブコレクタ１１２は、ベース１２０から基板１１０への望ましくない短絡（突き抜け現象）を防止するために使用される。しかしながら、上述された望ましくない大きいなだれ増倍、および低いコレクタ・エミッタ絶縁破壊電圧を防止するために、第２のサブコレクタ１１２は、コレクタ１１６／ベース１２０境界面（コレクタ１１６の上部）から十分な間隔をあけられている。下部サブコレクタ１１２の上方の不連続なサブコレクタ１１４を利用することにより、（不連続なサブコレクタ１１４が、ベース１２０に近接しているため）本発明は、キャリヤのコレクタ・エミッタ間の移動時間を減少させることができ、さらに、本発明は、（不連続なサブコレクタ層１１２の中の開口部のために）望ましくない低コレクタ・エミッタ絶縁破壊電圧を生じず、（下方に配置された下部サブコレクタ１１２のために）望ましくない突き抜け現象（パンチスルー）を生じない。したがって、本発明は、動作性能に影響を与えることなく、構造の寸法を大幅に縮小することを可能とする。
【００１６】
不連続なサブコレクタ１１２に対して、リン、ヒ素、またはアンチモンのような異なった種類のドーパントを使用することができる。ドーピング層１１２、１１３は、垂直型ＰＮＰに対して、基板への電流注入の程度を制御する。このドーピング層１１２、１１３は、不連続なサブコレクタ１１４とは異なった特別な種類のドーピング不純物を有することができる。ドーピング層１１２、１１３が、基板に深く埋め込まれているため、Ａｓの代わりにＰを使用することができる。ドーピング層の目的は、固有のＰＮＰの突き抜け現象、および基板への垂直注入を防止して、ノイズ注入およびラッチアップ問題を最小にすることである。注入はＰまたはＡｓに限定されず、アンチモンまたは他のｎ型注入でもよい。
【００１７】
また、構造は、活性領域１１６の両側上に浅いトレンチ分離領域１２２を含みうる。このように、活性領域１１６は、浅いトレンチ分離領域１２２の間にあり、空乏領域１１６に向かって下方に延在する。深いトレンチ（ＤＴ）分離領域は、要素１２４として示す。
【００１８】
図１は、ダイオード構造を図示しており、したがって、基板１１０と同様にドーピングされている上部ポリシリコン層１３０を含む。しかしながら、本発明は、バイポーラ・トランジスタ（図２）、ショットキ・ダイオード（図３および図４）、バラクター（図５）、サイリスタ（図６）、拡散抵抗などを含む多数の異なった種類の構造において等しく有用である。したがって、図２〜図４に示された構造は、図１に示された構造と類似している。
【００１９】
図２は、ＮＰＮトランジスタ（ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ））を図示しているため、活性領域１１６と同様にドーピングされているエミッタ１４０を含む。したがって、図２は、活性領域１１６、ベース１２０、およびエミッタ１４０の相対的なドーピング・プロファイルに応じて、ＰＮＰまたはＮＰＮ構造を示す。スペーサ１４４が、エミッタと、ベース層１２０および１３０との間の短絡を防止する。さらに、図２は、Ｐ型ドーピングされた反突き抜け現象層１１３を利用する。不連続なサブコレクタ１１４の下方のブランケット層のドーピング・プロファイルは、絶縁破壊電圧と、突き抜け現象と、垂直注入と、ラッチアップとの間のトレードオフである。
【００２０】
図３および図４は、金属薄膜１５０および酸化物１４５を含むショットキ・ダイオードを示す。さらに、このような構造は、ベース１２０の外端部に沿ってｎ＋ドーピングされた領域１２６を含む。図２と同様に、図４は、同じ理由から、ドーピング層１１３内にＰ型ドーパントを使用する。図５および図６は、バラクター（ｖａｒａｃｔｏｒ）、および本発明のサブコレクタを利用するサイリスタ／ＳＣＲ構造を示す。図５に示されたバラクター構造では、ポリシリコン・エミッタ１３０の下方には、ベース１２０の代わりにｐ＋＋ソース／ドレイン構造１６１がある。ソース／ドレイン構造の下方には、バラクター構造により使用される接合層１６２がある。この場合も先と同様に、上述の構造の軽微な変形が、再びエミッタ１４０、スペーサ１４４を含み、また絶縁（酸化）層１４２を含む図６に示されたサイリスタ／ＳＣＲ構造を形成するために利用されている。
【００２１】
図１〜図６に示された様々なダイオード、バラクター、サイリスタなどに半導体構造を完成させるために利用されうる多数の公知のプロセスがある。しかしながら、本発明の特徴をあいまいにすることを避けるために、これらの付加的な構造についての詳説は省略される。代わりに、本開示は、上述された新規なサブコレクタに的を絞るが、その理由は、新規なサブコレクタが所定位置にあるとき、様々なダイオード、トランジスタなどに半導体構造を完成させる方法を当業者は容易に理解するであろうためである。
【００２２】
ここで図７を参照すると、本発明の方法が、フローチャート形式で示されている。本発明は基板７００に１１２のサブコレクタを注入することにより始まる。次に、本発明は基板７０２上にマスクをパターン形成する。このステップでは、ＢｘまたはＣｘと呼ばれるマスクが使用されうる。本発明は、マスク７０４で保護されていない基板の領域に不純物を注入して、不連続なサブコレクタ１１４を形成する。マスクを除去した後に、本発明は欠陥を修復して、基板７０６上にエピタキシャル層を随意的に成長させる（後述の図８〜図１７に示されるエピタキシャル、および非エピタキシャル・プロセスを参照のこと）。マスクされ埋め込まれた基板の高濃度ドーピングのために、エピタキシャル層は、自動的に同一種でドーピングされる。したがって、基板のドーピング領域の上方に成長されるエピタキシャル層部分は、ほぼエピタキシャル層の下部の中の不連続なサブコレクタ１１４である。不純物リングの中心部の中にあるエピタキシャル層領域は、空乏（ｄｅｐｌｅｔｉｏｎ）領域を含む。
【００２３】
本発明のプロセスは、引き続き従来の浅いトレンチ分離領域７０８を形成し、コレクタ１１６を形成するためにエピタキシャル層７１０に第２の不純物を随意的に注入することにより継続する。この処理は、浅いトレンチ分離領域の間にあり、かつ不連続なサブコレクタ１１４内の間隙に向かって下方に延在する活性領域１１６を形成する。その後、トランジスタ、ダイオード、バラクターなどの異なった個数のデバイスのうちのいずれかに構造を仕上げるために、様々な異なる従来の処理ステップが実行されうる。このように、上記処理の後に、７１２において、標準的隆起（ｒａｉｓｅｄ）ベースおよびエミッタ構造、または他の適する構造が、製造される特定のデバイス（例えば、バラクター、ＮＰＮダイオード、バイポーラ・トランジスタなど）に応じて形成される。
【００２４】
ここで図８〜図２０を参照すると、本発明の構造を形成するために使用される異なる実施形態について、詳細に示されている。さらに具体的に述べると、図８〜図１１は、第１のエピタキシャル成長プロセスを示す。図１２〜図１４は、第２のエピタキシャル成長プロセスを示す。図１５〜図１７は、非エピタキシャル注入プロセスを示す。図１８〜図２０は、異なる種類のサブコレクタであるが、本発明により形成されうるいくつかの例を提供する。
【００２５】
さらに具体的に述べると、図８は、単にＰ型基板のような第１の種類の基板１００を含む、以下の実施形態に対する一般的な初期構造を示す。第１の種類のエピタキシャル成長プロセスは、図９に示すように始まり、第１のサブコレクタ注入１１２が、基板１００の奥深くに形成される。この例では、注入は、Ｎ＋＋型注入であり、基板１００の上部より下方の層に形成されるため、深部注入（ディープ・インプラント）と呼ばれる。注入の垂直方向深さは、注入パワーおよび注入照射時間を制限することにより制御される。本発明は、マスク９０を用いることにより、第１のサブコレクタ注入１１２の位置を水平方向において随意的に限定できる。マスク９０が使用されるとき、サブコレクタ注入１１２（領域）は、線９２で示される領域の中に制限されるであろう。望ましくない突き抜け現象を防止するために、下部サブコレクタ１１２は、不連続なサブコレクタ１１４内の開口部の下方に配置されるべきである。
【００２６】
次に、図１０に示すように、本発明は、第２のサブコレクタ１１４を形成するプロセスを始める。第２のサブコレクタ１１４の注入は、第１のサブコレクタ注入１１２より高いドーズ量を有し、基板１００の表面に行われるため、浅い注入と呼ばれる。本発明の１つの特徴は、マスク１０が第２のサブコレクタ１１４を不連続層として形成するために利用されることである。その後、図１１に示すように、マスク１０が除去されて、構造はエピタキシャル成長プロセスを経る。このエピタキシャル成長プロセスにより、ドーピングされたコレクタ領域１１６を形成して、第２のサブコレクタ領域１１４を垂直方向に延長する。
【００２７】
コレクタ１１６の中のドーピングは、第１のサブコレクタ１１２または第２のサブコレクタ１１４よりも低い不純物濃度を有する。したがって、コレクタ１１６は、第１のドーピング濃度を有し、第１のサブコレクタ１１２は、第１のドーピング濃度よりも高い第２のドーピング濃度を有し、第２のサブコレクタ１１４は、第２のドーピング濃度よりもさらに高い第３のドーピング濃度を有する。図１１に示されたこのエピタキシャル成長プロセスは、エピタキシャル成長領域１１６、１１４が自動的にドーピングされて、付加的な不純物注入ステップを必要としないため、自動ドーピング処理と呼ばれる。その後、従来の公知のプロセスが、様々な深いトレンチ１２４、浅いトレンチ分離領域１２２、ベース１２０などを形成するために使用されて、図１〜図６に示す様々なダイオードおよびトランジスタを形成する。
【００２８】
図１２〜図１４に示された処理は、図８〜図１１に示された処理と類似している。しかしながら、図１２〜図１４に示された実施形態では、第１のサブコレクタ１１２が注入される前に、エピタキシャル自動ドーピング処理が実行される。したがって、図１２は、不連続で浅い第２のサブコレクタ不純物注入１１４を示し、図１３は、エピタキシャル成長プロセスを示し、図１４は、より深い第１のサブコレクタ注入１１２を示す。この後、様々な公知のプロセスが、図１〜図６に示されたダイオード、トランジスタなどの構造を完成するために使用される。
【００２９】
非エピタキシャル・プロセスを、図１５〜図１７に示す。さらに具体的に述べると、再び、このプロセスは、図８に示すように基板１００で始まる。次に、図１５に示すように、第１のサブコレクタ注入１１２が、基板１００の奥深くに形成される。この注入１１２が、図９に示された注入よりも深い垂直レベルに形成されていることに注目すべきである。これは、図１６〜図１７に示すように、第２のサブコレクタ１１２およびコレクタ１１６が、エピタキシャル成長プロセスとは対照的に、注入プロセスを介して形成されるであろうためである。次に、図１６に示すように、不純物注入は、第２のサブコレクタ１１４を形成する。この場合も先と同様に、この不純物注入は、第１のサブコレクタ１１２よりも高いドーピング不純物濃度を有する領域１１４を形成する。図１６の処理では、第２のサブコレクタ１１４が不連続になるようにするために、再びマスク１０を使用することに注目すべきである。最後に、図１７に示すように、付加的な低濃度ドーピング注入が、コレクタ領域１１６を形成するために実行される。この後、様々な公知のプロセスが、図１〜図６に示されたダイオード、トランジスタなどの構造を完成するために使用される。
【００３０】
第２のサブコレクタ領域１１４が、リング状またはドーナツ状構造として上述されているが、第２のサブコレクタは、設計者の要求条件に応じて、任意の不連続形状を含みうる。したがって、図１８では、１つの可能性を示しており、その中では、第２のサブコレクタ１１４が構造の片側上にだけ形成されている。図１９は、第２のサブコレクタ１１４が複数の位置に形成されている実施形態を示す。図２０は、第２のサブコレクタ１１４が構造の片側および中心部を覆うように形成されている例を示す。第２のサブコレクタ注入１１４の位置は、マスク１０の形状を介して制御される。図１８〜図２０に示された上記実施形態は、あくまでいくつかの例に過ぎず、設計者の要求条件に応じて作成されるデバイスの動作性能を調整するために、他の多数の不連続パターンが利用されうる。
【００３１】
本発明のプロセスは、サブコレクタおよびコレクタ領域に対する随意的な分離領域を形成することにより継続されうる。この分離領域は、深いトレンチ（ＤＴ）分離プロセス１２４を用いて実現される。この分離領域は、コレクタ縁端部に位置決めして、シリコン基板内に深いトラフ（溝）を形成する反応性イオン・エッチング（ＲＩＥ）プロセスを提供することで形成される。その後、酸化物はポリシリコン充填材料により形成される。
【００３２】
また、本発明は、浅いトレンチ分離領域１２２を形成して、その後、真性トランジスタ領域の上方に活性領域１１６を形成するために、エピタキシャル層に第２の不純物を注入することができる。この注入は、真性領域内のｎ−ウェル注入またはｎ注入でありうる。浅いトレンチ分離は、ＲＩＥプロセスを用いて形成され、半導体デバイス形成用の開口部と、チューニング注入領域と、コレクタおよびサブコレクタの射出（インジェクション）低減注入領域とに対する電気的接続用の開口部とを形成する。
【００３３】
また、本発明のプロセスは、ＣＭＯＳプロセスまたはＢｉＣＭＯＳにおいて形成される能動（アクティブ）素子および受動（パッシブ）素子を形成するために継続する。ＢｉＣＭＯＳプロセスでは、シリコン・ホモ接合バイポーラ・トランジスタが、超高真空化学的気相堆積（ＵＨＶ／ＣＶＤ）プロセスのような堆積プロセスを用いた、ウェハ表面の上方の選択的エピタキシャル堆積により形成されうる。真性ベース領域が形成されて、単結晶シリコンが基板シリコン表面の上方に形成されるとともに、ポリシリコンが、浅いトレンチ分離領域１２２の上方に形成される。これは、ベース構造１２０を形成する。エミッタ構造１４０は、酸化膜および窒化膜、ならびにエミッタとベース領域との短絡を防止するためのスペーサ構造１４４を形成することにより形成される。エミッタ構造１４０は、マンドレル（ｍａｎｄｒｅｌ）構造を用いて形成されて、孔（ｈｏｌｅ）が形成されて、「内部スペーサ」、その後にポリシリコン堆積が行われる。このエミッタ構造１４０の形成は、その後に、エミッタ・ドーパントをベース膜に拡散することを可能とするホット・プロセスが続く。
【００３４】
本発明のプロセスは、ＢｉＣＭＯＳシリコン・ゲルマニウム（ＳｉＧｅ）ＨＢＴ、またはシリコン・ゲルマニウム・炭素（ＳｉＧｅＣ）ＨＢＴプロセスにおいて形成される能動素子および受動素子を形成することを継続する。ＢｉＣＭＯＳプロセスでは、ＳｉＧｅ ＨＢＴデバイスが、超高真空化学的気相堆積（ＵＨＶ／ＣＶＤ）プロセスのような堆積プロセスを用いた、ウェハ表面の上方の選択的エピタキシャル堆積により形成されうる。真性ベース領域が形成されて、単結晶シリコン・ゲルマニウムが基板シリコン表面の上方に形成されるとともに、ポリシリコン・ゲルマニウムが、浅いトレンチ分離領域１２２の上方に形成される。これは、ベース構造１２０を形成する。ＳｉＧｅＣトランジスタの場合は、ベース・ドーパントのホウ素拡散を最小に抑えるために、炭素がベース領域に付加される。エミッタ構造１４０は、酸化膜および窒化膜、ならびにエミッタとベース領域との短絡を防止するためのスペーサ構造１４４を形成することにより形成される。エミッタ構造１４０は、マンドレル構造を用いて形成されて、孔が形成されて、「内部スペーサ」、その後にポリシリコン堆積が行われる。このエミッタ構造１４０の形成は、その後に、エミッタ・ドーパントをベース膜に拡散することを可能とするホット・プロセスが続く。
【００３５】
次に、トランジスタ、ダイオード、バラクターなどの異なった個数のデバイスのうちのいずれかに構造を完成させるために、特定の素子の構造要素に応じて、様々な異なる処理が実行されうる。例えば、バラクターは、エミッタ構造１４０を除去することにより形成されて、ＢＪＴまたはＨＢＴデバイスのベース、およびコレクタ／サブコレクタ領域のみを利用する。このようにして、上記処理の後に、標準的隆起ベース１２０およびエミッタ構造１４０、または他の適する構造が、製造される特定のデバイス（例えば、バラクター、ＮＰＮダイオード、バイポーラ・トランジスタなど）に応じて形成される。ダイオード構造の場合は、ＣＭＯＳプロセスのｐ＋／ｎ−ウェル注入が、ダイオードを形成するために使用されており、このダイオードは、ＳｉＧｅ ＨＢＴサブコレクタ領域の中に配設される（例えば、このダイオードは、ＤＴ領域または他の分離構造を含みうる）。
【００３６】
使用される正確なドーパントおよび濃度は、異なる種類のデバイスの間で変化するであろうが、すべての本発明の構造に一貫した１つの特徴は、不連続なサブコレクタ１１４の対向する部分間の距離（マスク１０により確立される）、およびコレクタ１１６の上部とサブコレクタ１１４の上部の間の距離が、構造の動作性能を調整する（例えば、絶縁破壊電圧、通過周波数、電流密度、静電容量範囲、トリガ電圧および保持電圧などを調整する）ことである。
【００３７】
さらに具体的に述べると、本発明は、トランジスタの動作性能を調整するために、不連続なサブコレクタ１１４の対向する区域の間の間隔を、全体的な熱バジェット、または後続の処理ステップで導入された点欠陥に応じて、さらに遠く離すことができる（これは、注入されたドーパントの側方拡散に影響を及ぼす）。調整可能な動作特性は、絶縁破壊電圧、通過周波数、および電流密度を含む。バラクターの場合は、調整可能な特性は、静電容量範囲およびＱ値を含む。サイリスタでは、本発明は、トリガ電圧および保持電圧を調整する。
【００３８】
活性領域１１６の下方のサブコレクタ注入をマスキングすることにより、ドーピングは、制御された方法で、基板１１０またはエピタキシャル層のバックグラウンド・レベルまで低減されうる。本発明は、サブコレクタ注入時に注入されたドーパントの側方拡散を利用する。エミッタの下方の活性領域１１６と、サブコレクタ縁端部との間の距離を拡大、または縮小することにより、活性領域１１６の中心部内のドーピング・プロファイルが、絶縁破壊電圧、通過周波数、電流密度などのような所与の要求条件を満足するように調整されうる。
【００３９】
本発明は、混合電圧インタフェース用途、および複数のデバイス素子の費用の問題に対処し、かつさらなる費用またはマスクを追加することなしに、「チューニング」注入を用いて、異なる絶縁破壊電圧および周波数の複数のバイポーラ・トランジスタを製造する手段を提供する。
【００４０】
本発明は、サブコレクタの高濃度ドーピングされた領域と、ベース領域との間の間隔を調節することにより、バイポーラ接合トランジスタ（ＢＪＴ）、またはヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイス内のコレクタおよびサブコレクタ領域の垂直スケーリングの問題に対処して、さらなる費用またはマスクを追加することなしに、この場合も先と同様に「チューニング」注入を用いて、様々な異なる絶縁破壊電圧、電流利得遮断周波数、および電力利得遮断周波数を提供する。
【００４１】
本発明は、サブコレクタの高濃度ドーピングされた領域と、ベース領域との間の間隔を調節することにより、バイポーラ接合トランジスタ（ＢＪＴ）、またはヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイス内のコレクタおよびサブコレクタ領域の垂直スケーリングによる電力利得遮断周波数の低下の問題に対処する。本発明は、チューニング注入を用いて、様々な異なる絶縁破壊電圧および電流利得遮断周波数を提供するとともに、第２の「射出（インジェクション）低減」注入１１２により、低いサブコレクタ抵抗を保持する。
【００４２】
本発明は、コレクタ・エミッタ間の絶縁破壊電圧（ＢＶｃｅｏ）サブコレクタを調節し、かつ低いサブコレクタ抵抗を保持する、ベース・コレクタ領域内の「チューニング注入」から離れた、より深い位置に注入を行うことにより、第２の「射出低減」注入を有するバイポーラ接合トランジスタ（ＢＪＴ）、またはヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイス内のコレクタおよびサブコレクタ領域の垂直スケーリングによる垂直方向の少数キャリヤ注入の問題に対処する。
【００４３】
本発明は、不均一ドーピング領域を導入することにより、絶縁破壊電圧と、半導体構造の周波数応答の間の関係の問題に対処して、「チューニング」注入を用いて、半導体デバイスのパラメータ特性の独自化およびカスタマイズを提供する。
【００４４】
本発明は、不均一ドーピング領域を導入することにより、絶縁破壊電圧と、半導体構造の周波数応答の間の関係の問題に対処して、半導体デバイスのパラメータ特性の独自化およびカスタマイズを行うとともに、第２の注入された領域（「射出低減」注入）を下方に配置して、これにより、低いコレクタ直列抵抗を保持して、ノイズ注入を最小にする。
【００４５】
本発明は、少なくとも１つの非平面状（ノンプレーナー）表面領域を有する非平面状ドーピング領域の利用に対応しており、様々な絶縁破壊電圧、静電容量、抵抗、および周波数応答を提供する。公知のジョンソン（Ｊｏｈｎｓｏｎ）の制限関係から、トランジスタ素子の絶縁破壊電圧と周波数応答の間には反比例関係がある。上述したように、カーク効果を低減するために、コレクタ領域内にサブコレクタおよび「ペデスタル注入（領域）」が配設される。カーク効果を低減するために、トランジスタ素子および関連誘導体内に高濃度ドーピングされたサブコレクタ領域が配設される。さらに、カーク効果を弱めて、より低い絶縁破壊電圧、およびより高周波のデバイスを実現するために、「ペデスタル注入」が表面のより近傍にもたらされる。このペデスタル注入は、付加的な注入プロセス・ステップを必要とし、半導体プロセスの費用を増加させる。発明者の目的は、ペデスタル注入および関連する付随的なプロセス・ステップを使用することなく、ＨＢおよびＨＰトランジスタを製造することである。これは、絶縁破壊電圧の調節を主導するベース・コレクタ接合の少なくとも１つの縁端部上に注入を行うことにより達成可能である。ドーピング領域は、ベースとコレクタ領域の間の絶縁破壊電圧を下げるために一箇所に、またはベースとコレクタ領域の間の複数箇所に配設されうる。
【００４６】
先行技術のサブコレクタは、トランジスタ、またはその派生構造の中で均一にドーピングされて、デバイスの中の平面状下部表面、および平面状上部表面を形成する。真性デバイス領域の下方にペデスタル注入を付加して、かつ真性デバイス領域の外部にリーチ・スルー（ｒｅａｃｈ−ｔｈｒｏｕｇｈ）注入を付加することにより、付加的領域が、上部表面上に配設される。ドーピング・プロファイルにおけるこれらの不均一性は、平面状サブコレクタの上部領域上方に領域を形成する付加的注入ステップにより確立されるが、サブコレクタの上部表面の下方には、より高濃度のドーピング領域を延長しない。
【００４７】
先行技術のサブコレクタは、矩形のマスク形状を用いて形成され、矩形領域は、矩形のマスク領域境界の内部全体において、サブコレクタ・ドーパントで充填される。２点毎に、その領域内に全体として位置するつなぎ合わせが滑らかな曲線により接続されうるとき、領域は接続されるべきである。この領域は、「接続」領域、または「単連結」ドメインである。例えば、正方形、長方形、または楕円は、すべて「接続」領域、または「単連結」領域である。したがって、任意の２点間の任意の弧（ａｒｃ）は、連続的に収縮されかつ変形されて、サブコレクタ領域の中に残存することができる。それと反対に、本発明では、単連結されないサブコレクタを使用するが、サブコレクタ境界内の任意の２点が、形成されたサブコレクタ形状の外部に延在しうる、数学的に「多重連結」されたサブコレクタ領域を含む。本発明では、サブコレクタは、半導体デバイスの全内部領域内には形成されない。本発明では、サブコレクタは、同一デバイスの中の複数注入領域であってもよく、それらの複数注入領域は、例えば、非注入領域で区切られた２つの独立領域のような多重連結されたサブコレクタ・ドメインである。さらに、中心領域の注入をブロックするマスク形状を配置することにより、「ドーナツ」または「リング」状注入領域を形成することで、サブコレクタ領域を形成する。このサブコレクタ領域は囲まれた不連続なサブコレクタ１１４内の領域の中に部分的に含まれる、多重連結されたサブコレクタ領域、または単連結された不連続なサブコレクタ１１４である。本発明では、サブコレクタは、単連結された不純物領域内、または多重連結されたサブコレクタ・ドメインを形成するコレクタ容積（ボリューム）内の複数領域内に形成されうる。本発明では、「リング」の縁端部は、一般的な等ドーピング線を用いて形成されうる。
【００４８】
本発明では、「不純物リング」または「不純物ドーナツ」の場合は、サブコレクタ領域の表面は、非平面状かつ不均一であり、サブコレクタの非平面領域は、ベース領域より、さらに深部へ高濃度ドーピング領域を設ける。これは、半導体デバイス・ウェハ表面のより近傍で高濃度ドーピング領域を生じるペデスタル注入の場合とは対照的である。本発明は、サブコレクタの特定領域をマスキングして、半導体デバイス内の不均一な上部および下部ドーピング領域１１４を用いることにより、この機能を提供する。
【００４９】
本発明では、サブコレクタ領域のピーク・ドーピング濃度を低下させることにより、トランジスタ構造の絶縁破壊電圧および周波数応答を調節できる。マスクの寸法を広げることにより、ドーピング濃度、またはドーズ量、コレクタ・ベースの金属接合部に対するドーピング濃度の間の間隔を変更できる。サブコレクタ領域の固定されたドーズ量およびエネルギーに対しては、マスク開口部の寸法を変更することにより、サブコレクタ領域のピーク・ドーピング濃度と、コレクタ・ベースの金属接合部のピーク・ドーピング濃度との間の間隔が広げられて、これにより、トランジスタ構造の絶縁破壊電圧および周波数応答を調節できる。リングまたはドーナツ設計の場合は、マスクの寸法によって、ドーナツ孔の寸法を変化させ、したがって、ベース・コレクタ間の絶縁破壊電圧および周波数応答を調節する。ジョンソンの制限関係から、絶縁破壊電圧と周波数応答の積は一定である。したがって、一方が増加すると、他方は減少する。
【００５０】
これが実施可能であるためには、マスクが、「真性」トランジスタ領域と共に配設されなければならない。通常、電流利得遮断周波数は、エミッタ・コレクタ間の移動時間の周波数応答により決定される。その結果、絶縁破壊電圧および周波数の調節領域は、トランジスタ構造の真性部分の近傍に配設されなければならない。サブコレクタ注入の縁端部は、トランジスタの「外部（ｅｘｔｒｉｎｓｉｃ）」領域の下方にドーピングされて、トランジスタの「真性」領域の下方の内部にむかって横方向に拡散しうる。
【００５１】
「不純物リング１１４」の寸法の増加にともなう問題、またはチューニングのためにベース・コレクタ接合領域の少なくとも１つの縁端部に注入を行うことに関する問題は、垂直注入が増加することである。したがって、本発明は、チューニング注入の下方のコレクタ内の、より深い注入１１２、１１３を使用する。この射出低減注入１１２、１１３は、コレクタ容積内のチューニング注入１１４よりも深い位置に配設される。この注入領域は、基板１１０への注入を最小にするために、チューニング注入内の開口部の下方にあるべきであるとともに、チューニング注入の調整能力を妨げることを避けるために、より深い位置にあるべきである。このより深い射出低減注入は、平面状の上部表面、および平面状の下部表面を有することができ、またはチューニング注入で用いられたように、マスキングしうる。このより深い注入１１２、１１３は、エピタキシャル成長より前に形成されるか、または注入されうる。また、この注入は、非平面状の上部または下部表面を有する非平面でありうる。これは、チューニング注入のマスク補完を利用する補完注入でありうるとともに、チューニング注入マスクに対して自己整合（セルフアライン）型、または非自己整合型でありうる。このような方法で、同じマスクを使用することができる。注入された射出低減注入の場合は、ドーパント配置は、チューニング注入の補完でありうる（例えば、中心孔を有するドーナツ型チューニング注入の場合は、射出低減注入は、ネガ対ポジ・レジスト形成、またはデュアル・トーン・ハイブリッド・レジスト法、または他の手段のような、前のマスクの補完を用いて「ドーナツ」孔内に配設されうる）。
【００５２】
この方法は、前述のサブコレクタ構造を有する半導体構造を与える。このような構造は、バラクター、ＮＰＮダイオード、ショットキ・ダイオード、バイポーラ・トランジスタ、サイリスタ、または拡散抵抗を含む多数の異なる種類の構造を完成させることができる。このチューニング注入および射出低減注入の概念は、他のＨＢＴデバイス、ならびに他の材料および半導体内の対応する受動素子で使用されることができ、ここで、他の材料および半導体は、ＩｎＰ、ＧａＡｓ、ＧａＩｎＰのようなＩＩＩ−Ｖ族化合物を含み、他のＨＢＴデバイスは、ベース・コレクタ接合およびサブコレクタ領域を利用する他の半導体ＨＢＴデバイスを含むが、これらに限らない。
【００５３】
本発明は、好ましい実施形態に関して説明されたが、当業者は、本発明が、添付の請求項の範囲の要旨および範囲内であれば改変を実施できることを認識するであろう。
【図面の簡単な説明】
【００５４】
本発明は、図面を参照することにより、下記の詳細な説明を通してより良く理解されるであろう。
【００５５】
【図１】ダイオード構造の略図である。
【図２】ＮＰＮトランジスタの略図である。
【図３】ショットキ・ダイオードの略図である。
【図４】ショットキ・ダイオードの略図である。
【図５】バラクター構造の略図である。
【図６】サイリスタ／ＳＣＲ構造の略図である。
【図７】本発明の好ましい方法を示すフローチャートである。
【図８】第１のエピタキシャル成長プロセスを示す略図である。
【図９】第１のエピタキシャル成長プロセスを示す略図である。
【図１０】第１のエピタキシャル成長プロセスを示す略図である。
【図１１】第１のエピタキシャル成長プロセスを示す略図である。
【図１２】第２のエピタキシャル成長プロセスを示す略図である。
【図１３】第２のエピタキシャル成長プロセスを示す略図である。
【図１４】第２のエピタキシャル成長プロセスを示す略図である。
【図１５】非エピタキシャル注入プロセスを示す略図である。
【図１６】非エピタキシャル注入プロセスを示す略図である。
【図１７】非エピタキシャル注入プロセスを示す略図である。
【図１８】本発明により形成されうる１つのタイプのサブコレクタの例を示す略図である。
【図１９】本発明により形成されうる１つのタイプのサブコレクタの例を示す略図である。
【図２０】本発明により形成されうる１つのタイプのサブコレクタの例を示す略図である。
【符号の説明】
【００５６】
１０ マスク
１００、１１０ 基板
１１２ 第１のサブコレクタ
１１４ 第２のサブコレクタ
１１６ コレクタ
１２０、１３０ ベース層
１２２ 浅いトレンチ分離領域
１２４ 深いトレンチ
１４０ エミッタ
１４５ 酸化物
１５０ 金属薄膜
１６２ 接合層
【特許請求の範囲】
【請求項１】
第１のドーピング極性を有する基板と、
第２のドーピング極性を有する、前記基板の上方のコレクタと、
前記コレクタの下部内の不連続なサブコレクタとを有する、半導体構造。
【請求項２】
前記不連続なサブコレクタの不連続部分間の距離が、前記半導体構造の動作特性を調整する、請求項１に記載の半導体構造。
【請求項３】
調整可能な前記動作特性が、絶縁破壊電圧と、電流利得遮断周波数と、電力利得遮断周波数と、通過周波数と、電流密度と、静電容量範囲と、ノイズ注入と、少数キャリヤ注入と、トリガ電圧および保持電圧とを有する、請求項２に記載の半導体構造。
【請求項４】
前記サブコレクタが、前記コレクタの残余部分よりも高い前記第２のドーピング極性の不純物濃度を有する、請求項１に記載の半導体構造。
【請求項５】
前記サブコレクタが、非平面状の上部および下部表面を有する、請求項１に記載の半導体構造。
【請求項６】
前記コレクタが、さらに、前記基板と前記サブコレクタの間に第２のサブコレクタを有する、請求項１に記載の半導体構造。
【請求項７】
前記第２のサブコレクタが不連続である、請求項６に記載の半導体構造。
【請求項１】
第１のドーピング極性を有する基板と、
第２のドーピング極性を有する、前記基板の上方のコレクタと、
前記コレクタの下部内の不連続なサブコレクタとを有する、半導体構造。
【請求項２】
前記不連続なサブコレクタの不連続部分間の距離が、前記半導体構造の動作特性を調整する、請求項１に記載の半導体構造。
【請求項３】
調整可能な前記動作特性が、絶縁破壊電圧と、電流利得遮断周波数と、電力利得遮断周波数と、通過周波数と、電流密度と、静電容量範囲と、ノイズ注入と、少数キャリヤ注入と、トリガ電圧および保持電圧とを有する、請求項２に記載の半導体構造。
【請求項４】
前記サブコレクタが、前記コレクタの残余部分よりも高い前記第２のドーピング極性の不純物濃度を有する、請求項１に記載の半導体構造。
【請求項５】
前記サブコレクタが、非平面状の上部および下部表面を有する、請求項１に記載の半導体構造。
【請求項６】
前記コレクタが、さらに、前記基板と前記サブコレクタの間に第２のサブコレクタを有する、請求項１に記載の半導体構造。
【請求項７】
前記第２のサブコレクタが不連続である、請求項６に記載の半導体構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公表番号】特表２００７−５３４１７３（Ｐ２００７−５３４１７３Ａ）
【公表日】平成１９年１１月２２日（２００７．１１．２２）
【国際特許分類】
【出願番号】特願２００７−５０９４３６（Ｐ２００７−５０９４３６）
【出願日】平成１６年４月２２日（２００４．４．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１２３２１
【国際公開番号】ＷＯ２００５／１１４７３８
【国際公開日】平成１７年１２月１日（２００５．１２．１）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１９年１１月２２日（２００７．１１．２２）
【国際特許分類】
【出願日】平成１６年４月２２日（２００４．４．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１２３２１
【国際公開番号】ＷＯ２００５／１１４７３８
【国際公開日】平成１７年１２月１日（２００５．１２．１）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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