半導体装置およびその製造方法
【課題】良好なオーミック性接触が得られる裏面電極を備えた半導体装置およびその製造方法を提供する。
【解決手段】第１の面１１ａに半導体素子が形成された半導体基板１１と、半導体基板１１の第１の面１１ａと対向する第２の面１１ｂに分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層１２と、半導体基板１１の第２の面１１ｂに第１導電層１２を覆うように形成された第２導電層１３と、を具備している。
【解決手段】第１の面１１ａに半導体素子が形成された半導体基板１１と、半導体基板１１の第１の面１１ａと対向する第２の面１１ｂに分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層１２と、半導体基板１１の第２の面１１ｂに第１導電層１２を覆うように形成された第２導電層１３と、を具備している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワートランジスタなどの縦型半導体素子では、半導体基板に良好なオーミック性接触を有する裏面電極を形成するために、半導体基板と裏面電極の間の全面に高濃度の不純物層（１Ｅ１９ｃｍ−３以上）を形成している。
【０００３】
エピウエハにおいて、低耐圧系では一般的に高濃度の不純物層（１Ｅ１９ｃｍ−３以上）、高耐圧系では、一般的に高濃度の不純物層（１Ｅ１９ｃｍ−３以下）の基体ウェーハを使用するため裏面構造に工夫が必要である。
【０００４】
高耐圧系では特許文献１に開示された半導体装置のように、高濃度不純物としてアンチモンを含む第１導電型のシリコン半導体基体（１Ｅ１９ｃｍ−３以下）と、シリコン半導体基体の一表面を覆いシリコン半導体基体より低濃度の第１導電型の半導体層と、半導体層表面を覆う酸化膜と、半導体層表面部分から内部にかけて位置する第２導電型の拡散領域と、第２導電型の拡散領域部分及び半導体層表面部分を覆う電極と、シリコン半導体基体の他表面に設置するＡｕＳｂ系合金を含む電極として、Ｖ／ＡｕＳｂ／Ｎｉ／Ａｕで構成する裏面電極と、を具備している。
【０００５】
また、生ウェーハの場合、特許文献２に開示された半導体装置のように、半導体基板と、半導体基板の一方の面上に形成されたゲート電極及びソース電極と、ゲート電極及びソース電極が形成された一方の面とは反対側の他方の面側の導体基板中に形成され、半導体基板と同じ導電形の不純物が導入されてなる半導体基板より高濃度の不純物層と、不純物層上に形成された不純物を含む合金としてＮｉＳｂ、ＴｉＳｂなどを有するドレイン電極と、熱処理工程を具備している。
【０００６】
このように、中高耐圧パワートランジスタでは、所定の耐圧を得るために不純物濃度の低い半導体基板を用いる場合、良好なオーミック性接触を有する裏面電極を形成するのが難しいという問題がある。
【０００７】
特許文献１または特許文献２に開示された半導体装置は、アンチモンを含む合金層を半導体基板の全面に形成している。特許文献１は、裏面凹凸によるペレット強度Ｓｂの偏析に起因してペレット強度、電極強度の低下の問題がある。特許文献２では電極形成後に５００℃以上の熱処理を必要とするという問題がある。
【特許文献１】特開平７−７４３７５号公報
【特許文献２】特開２０００−２５２４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、良好なオーミック性接触を有する裏面電極を備えた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、第１の面に半導体素子が形成された半導体基板と、前記半導体基板の前記第１の面と対向する第２の面に分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層と、前記半導体基板の前記第２の面に前記第１導電層を覆うように形成された第２導電層と、を具備することを特徴している。
【００１０】
本発明の一態様の半導体装置の製造方法は、第１の面に半導体素子が形成された半導体基板を準備する工程と、前記半導体基板の前記第１の面と対向する第２の面に分散して、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層を形成する工程と、前記半導体基板の前記第２の面に、前記第１導電層を覆うように第２導電層を形成する工程と、熱処理を施し、前記半導体基板と前記第１導電層とのオーミック性接触を得る工程と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、良好なオーミック性接触を有する裏面電極を備えた半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１３】
本発明の実施例に係る半導体装置について、図１を参照して説明する。図１は本発明の実施例に係る半導体装置の要部を示す断面図である。
【００１４】
図１（ａ）に示すように、本実施例の半導体装置１０は、第１の面１１ａに半導体素子（図示せず）が形成された半導体基板１１と、半導体基板１１の第１の面１１ａと対向する第２の面１１ｂに分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層１２と、半導体基板１１の第２の面１１ｂに第１導電層１２を覆うように形成された第２導電層１３と、を具備している。
【００１５】
半導体基板１１は、例えばアンチモン（Ｓｂ）がドープされた高不純物濃度のＮ型シリコン基体１４と、シリコン基体１４上に形成された低不純物濃度のＮ型半導体層１５とを具備している。
【００１６】
図示しない半導体素子は、例えば、半導体層１５に形成されたソースと、ゲート絶縁膜を介して形成されたゲートを有し、シリコン基体１４に形成されたドレインを有する縦型ＭＯＳトランジスタである。
【００１７】
第１導電層１２は、５００℃以下に共晶点を有する固溶体の合金、例えば金アンチモン（ＡｕＳｂ）合金である。アンチモン（Ｓｂ）の成分比率は、必ずしも共晶点でなくてもかまわない。
第１導電層１２は、例えば厚さが３０ｎｍ程度、サイズが１０μｍ程度のドット状で、１０μｍ程度の間隔で分散配置されている。
【００１８】
第１導電層１２中のＳｂは後述する熱処理により、シリコン基体１４中へ拡散し、高濃度の拡散層１６を形成する。
拡散層１６により、シリコン基体１４と第１導電層１２とは良好なオーミック性接触を得ることが可能である。
第１導電層１２のトータル面積は、シリコン基体１４の不純物濃度、パターンサイズ、配置間隔にも依存するが、概ねシリコン基体１４の面積の５０％以上が好ましい。
【００１９】
第２導電層1３は、例えばバナジウム（Ｖ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層体である。膜厚は、例えばＶが３０ｎｍ程度、Ｎｉが５００ｎｍ程度、Ａｕが５０ｎｍ程度である。
【００２０】
周知のように、Ｖはバリア膜として機能し、第１導電層１２のＳｂが第２導電層１３中に拡散するのを抑制している。
Ｎｉは組立の際Ｐｂ系、ｎ系半田でフレーム等に固着する為に用いている。Ａｕは、前述のＮｉ表面が酸化及び腐食を防止するために用いている。
【００２１】
次に、半導体装置１０の製造方法について、図２および図３を用いて説明する。図２は半導体装置の製造工程を示すフローチャート、図３は半導体装置の製造工程の要部を示す断面図である。
【００２２】
図２に示すように、半導体基板１１に、周知の方法により半導体素子として縦型ＭＯＳトランジスタを形成し、半導体基板１１の第１の面１１ａにソースおよびゲートを外部に電気的に接続するためのアルミニウムパッドを形成する。
【００２３】
次に、半導体基板１１の第２の面１１ｂ側を研削し、半導体基板１１を、例えば厚さ１００μｍ以下に薄くする。
これは、周知のように、ドレイン抵抗を小さくするとともに、放熱特性を向上させるためである。
【００２４】
次に、半導体基板１１の第２の面１１ｂに分散して、第１導電層１２を形成する。
具体的には、図３（ａ）に示すように、中央部に分散して形成されたドット状の貫通孔２０ａを有し、外周部が中央部より厚いマスク材２０を用意する。
半導体基板１１が収納できるサイズの開口および半導体基板１１の厚さより浅い段差を有する第１段部２１ａと、マスク材２０が収納できるサイズの開口およびマスク材２０の厚さより深い段差を有する第２段部２１ｂとを備えた凹部が形成されたホルダー２１を用意する。
【００２５】
ホルダー２１の凹部の第１段部２１ａに半導体基板１１を収納し、第２段部２１ｂにマスク材２０を収納することにより、マスク材２０を半導体基板１１の第２の面１１ｂに離間して対向配置する。
【００２６】
次に、図３（ｂ）に示すように、ホルダー２１を、例えばスパッタリング法または蒸着法により、ＡｕＳｂ合金を堆積することにより、厚さ３０ｎｍ程度の第１導電層１２を形成する。
【００２７】
半導体基板１１とマスク材２０との離間距離Ｌを設けるのは、マスク材２０の貫通孔２０ａの内壁の付着物が第１導電層１２と連接し、第１導電層１２が剥離、剥離部起点に異常堆積によりパターン形状異常の恐れを防止するためである。
離間距離Ｌが、大きすぎるとパターンがぼやけてパターン精度が悪化するので、１ｍｍ以下、好ましくは０．１ｍｍ程度が適当である。
【００２８】
次に、図３（ｃ）に示すように、マスク材２０は、例えば面方位が（１００）で厚さＤが１ｍｍ程度のシリコン板２２を用意し、シリコン板２２に貫通孔２０ａに対応するサイズＳが１０μｍ程度の開口２３ａを有する保護膜２３、例えばシリコン窒化膜を形成し、保護膜２３をマスクとしてシリコン板２２を、アルカリエッチング（例えばＮａＯＨ溶融液）することにより形成する。
【００２９】
次に、半導体基板１１の第２の面１１ｂに、第１導電層１２を覆うように、例えばスパッタリング法または蒸着法により、Ｖ（３０ｎｍ）／Ｎｉ（５００ｎｍ）／Ａｕ（５０ｎｍ）を積層し、第２導電層１３を形成する。
【００３０】
次に、例えばホットプレート又はオーブン等を用いて３２０℃以上であれば特性が得られる事があるが３６０℃以上の熱処理を行うこと望ましい。熱処理により第１導電層１２中のＳｂをシリコン基体１４中に拡散させ、高濃度の拡散層１６を形成する。この工程は組立工程でペレットをフレーム等に固着する際に３６０℃以上で作業する事で省略することが可能であり、特に薄いウェーハではウェーハ割れの問題等において有効である。
これにより、半導体基板１１のシリコン基体１４と第１導電層１２との間に低抵抗のオーミック性接触が得られる。
【００３１】
次に、高伸張性のテ−プに半導体基板１１を貼り付け、ダイシングラインに沿って半導体基板１１をダイシングし固片化する。
【００３２】
次に、半導体チップを、図１において図示しないリードフレームのマウントベッドに載置し、ワイヤボンディングした後、樹脂でモールドすることにより、半導体装置１０が得られる。
【００３３】
図４は比較例の半導体装置の裏面電極を示す図である。ここで、比較例とは半導体基板１１の第２の面１１ｂの全面に、第１導電層が形成されている半導体装置のことである。
【００３４】
図４（ａ）に示すように、比較例では半導体基板１１の第２の面１１ｂの全面に第１導電層４０としてＡｕＳｂが形成され、第１導電層４０上に第２導電層４１としてＶ／Ｎｉ／Ａｕが形成されている。
【００３５】
次に、図４（ｂ）に示すように、熱処理を施すと、ＡｕＳｂが液化した際、元々Ｓｂはシリコンとなじみにくいうえ、ＡｕＳｂの表面積が大きいので、表面張力により凝集して球状になり、半導体基板１１との間に空洞４２が生じる。
【００３６】
そのため、半導体基板１１からの熱拡散（熱抵抗）が低下、信頼性に重大な支障をもたらす場合がある。
例えば、ワイヤボンディング時の超音波振動に耐えられず、第１および第２導電層４０、４１が半導体基板１１から剥離不良が発生する、製品化後の熱サイクル、振動等で剥離が発せする恐れがある。
【００３７】
また、図４（ｃ）に示すように、裏面電極構造を、Ｖ／ＡｕＳｂ／Ｎｉ／Ａｕとした場合、Ｖのバリア効果によりＡｕＳｂが液化した際に表面張力により凝集して球状になったりしないが、Ｖ層を介在させるため急峻な凹凸を設ける必要があり基板強度が低下が避けられない。
また熱処理によりＳｂの偏析層４４が生じ、ワイヤボンディング時の超音波振動に耐えられず、第１および第２導電層４０、４１が半導体基板１１から剥離不良が発生する場合がある。
【００３８】
一方、本実施例では、半導体基板１１の第２の面１１ｂに第１導電層１２を分散して形成し、第１導電層１２の周りを第２導電層１３で覆っている。
その結果、ＡｕＳｂ層は薄く表面積が小さく、周りのＡｕＳｂとは互いに分離しているので、熱処理により液化したＡｕＳｂが表面張力により凝集することがないので空洞は形成されない。また、シリコン基体１４と接触しているためＳｂの拡散層１６が確実に形成される。
【００３９】
以上説明したように、本実施例では、前記半導体基板１１の導電型と同じ導電型の不純物を含有する第１導電層１２を分散して形成し、第１導電層１２の周りを第２導電層１３で覆った後、熱処理を施している。
【００４０】
その結果、熱処理により液化したＡｕＳｂの表面張力による凝集が抑えられ、シリコン基体１４中へ確実に拡散させることができる。
従って、良好なオーミック性接触を有する裏面電極を備えた半導体装置１０およびその製造方法が得られる。
【００４１】
ここでは、半導体素子が縦型ＭＯＳトランジスタである場合について説明したが、電流を基板の厚さ方向に流す他の半導体素子、例えばＩＧＢＴ、電力用のダイオードなどでも構わない。
【００４２】
半導体基板１１がＮ型で、第１導電層１２がＡｕＳｂ合金である場合について説明したが、半導体基板がＰ型の場合は、第１導電層としてＡｕＧａを用いることができる。
【００４３】
半導体基板１１をチップに分割した後の組立工程で熱処理を施しても構わないことは前述したが、この場合は半導体チップをリードフレームのマウントベッドにＡｎＳｎなどの共晶接合（電極構造が異なりＰｂ系半田、Ｓｎ系半田を必要としない）する場合でも同様の効果が得られる。
【００４４】
また、ホルダー２１内に半導体基板１１とマスク材２０とを重ねて収納し、ホルダー２１をスパッタリング装置または蒸着装置内に搬送して第１導電層１２を形成する場合について説明したが、その他の方法によっても構わない。
【００４５】
例えば、予めスパッタリング装置内にマスク材２０を準備しておき、スパッタリング装置内に搬送された半導体基板１１の上方に距離Ｌだけ離間して対向配置した後、第１導電層１２を形成することができる。
【００４６】
図５は、予めマスク材２０が容器内に準備されたスパッタリング装置を示す図である。図５に示すように、スパッタリング装置５０は、半導体基板１１に第１導電層１２を堆積させる容器５１と、半導体基板１１を収納するウェーハ収納室５２と、ウェーハ収納室５２に収納された半導体基板１１を容器５１内に搬送するためのウェーハ搬送室５３と、予めマスク材２０を準備するマスク準備室５４とを具備している。
【００４７】
容器５１はロードロック５５によりウェーハ搬送室５３と気密に仕切られている。容器５１内には、上部に第１導電層材料のターゲット５６が配置され、下部に搬送された半導体基板１１を載置するサセプタ５７が配置されている。
半導体基板１１は、ウェーハハンドラー５８により、ウェーハ収納室５２からウェーハ搬送室５３を通って容器５１内に搬送され、サセプタ５７上に載置される。
【００４８】
マスク材２０は、マスクハンドラー５９により、マスク準備室５４から容器５１内に送出され、サセプタ５７の外周に沿って植設された複数の支持ピン６０上に載置される。
支持ピン６０は、例えばウェーハハンドラー５８により半導体ウェーハ１１が搬送されてくる方向に開口したＵ字状に配置され、Ｕ字の開口幅は半導体基板１１の直径より大きく設定されている。
支持ピン６０の高さは、半導体基板１１の厚さに半導体基板１１とマスク材２０との離間距離Ｌを加算した値に設定されている。
【００４９】
マスクハンドラー５９は、フォーク（図示せず）に吸着したマスク材２０を半導体基板１１の上方に移動させ、マスク材２０を半導体基板１１に向かって下降させ、マスク材２０が複数の支持ピン６０に当接したところで吸着を解除し、複数の支持ピン６０上にマスク材２０を残置し、フォークを所定の位置に戻して一連の動作を終了する。
これにより、マスク材２０を半導体基板１１の第２の面１１ｂに離間して対向配置することが可能である。
【００５０】
半導体基板１１の第２の面１１ｂに第１導電層１２が形成された後、マスクハンドラー５９は上述した動作を逆に実行し、マスク材２０をマスク準備室５４に収納する。
第１導電層１２が形成された半導体基板１１は、ウェーハハンドラー５８により、容器５１からウェーハ搬送室５３を通ってウェーハ収納室５２内に搬送され、ウェーハ収納カセット（図示せず）の元の位置に戻される。
【００５１】
これによれば、一枚のマスク材２０で複数の半導体基板１１に連続して第１導電層１２を形成することができるので、半導体基板１１毎に、ホルダー２１内に半導体基板１１とマスク材２０とを重ねて収納する場合に比べて、作業効率が大幅に向上する利点がある。
【００５２】
なお、ターゲットを複数有するスパッタリング装置においては、第１導電層１２が形成され、マスク材２０がマスク準備室５４に収納された後に、第２導電層材料のターゲットを用いて、第２導電層１３を形成することが可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例に係る半導体装置の要部を示す断面図。
【図２】本発明の実施例に係る半導体装置の製造工程を示すフローチャート。
【図３】本発明の実施例に係る半導体装置の製造工程の要部を示す断面図。
【図４】本発明の実施例に係る比較例の半導体装置の要部を示す断面図。
【図５】本発明の実施例に係る別の半導体装置の製造工程の要部を示す断面図。
【符号の説明】
【００５４】
１０ 半導体装置
１１ 半導体基板
１１ａ 第１の面
１１ｂ 第２の面
１２、４０ 第１導電層
１３、４１ 第２導電層
１４ シリコン基体
１５ 半導体層
１６、４３ 拡散層
２０ マスク材
２０ａ 貫通孔
２１ ホルダー
２１ａ 第１段部
２１ｂ 第２段部
２２ シリコン板
２３ シリコン窒化膜
２３ａ 開口
４２ 空洞
４４ 偏析層
５０ スパッタリング装置
５１ 容器
５２ ウェーハ収納室
５３ ウェーハ搬送室
５４ マスク準備室
５５ ロ−ドロック
５６ ターゲット
５７ サセプタ
５８ ウェーハハンドラー
５９ マスクハンドラー
６０ 支持ピン
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワートランジスタなどの縦型半導体素子では、半導体基板に良好なオーミック性接触を有する裏面電極を形成するために、半導体基板と裏面電極の間の全面に高濃度の不純物層（１Ｅ１９ｃｍ−３以上）を形成している。
【０００３】
エピウエハにおいて、低耐圧系では一般的に高濃度の不純物層（１Ｅ１９ｃｍ−３以上）、高耐圧系では、一般的に高濃度の不純物層（１Ｅ１９ｃｍ−３以下）の基体ウェーハを使用するため裏面構造に工夫が必要である。
【０００４】
高耐圧系では特許文献１に開示された半導体装置のように、高濃度不純物としてアンチモンを含む第１導電型のシリコン半導体基体（１Ｅ１９ｃｍ−３以下）と、シリコン半導体基体の一表面を覆いシリコン半導体基体より低濃度の第１導電型の半導体層と、半導体層表面を覆う酸化膜と、半導体層表面部分から内部にかけて位置する第２導電型の拡散領域と、第２導電型の拡散領域部分及び半導体層表面部分を覆う電極と、シリコン半導体基体の他表面に設置するＡｕＳｂ系合金を含む電極として、Ｖ／ＡｕＳｂ／Ｎｉ／Ａｕで構成する裏面電極と、を具備している。
【０００５】
また、生ウェーハの場合、特許文献２に開示された半導体装置のように、半導体基板と、半導体基板の一方の面上に形成されたゲート電極及びソース電極と、ゲート電極及びソース電極が形成された一方の面とは反対側の他方の面側の導体基板中に形成され、半導体基板と同じ導電形の不純物が導入されてなる半導体基板より高濃度の不純物層と、不純物層上に形成された不純物を含む合金としてＮｉＳｂ、ＴｉＳｂなどを有するドレイン電極と、熱処理工程を具備している。
【０００６】
このように、中高耐圧パワートランジスタでは、所定の耐圧を得るために不純物濃度の低い半導体基板を用いる場合、良好なオーミック性接触を有する裏面電極を形成するのが難しいという問題がある。
【０００７】
特許文献１または特許文献２に開示された半導体装置は、アンチモンを含む合金層を半導体基板の全面に形成している。特許文献１は、裏面凹凸によるペレット強度Ｓｂの偏析に起因してペレット強度、電極強度の低下の問題がある。特許文献２では電極形成後に５００℃以上の熱処理を必要とするという問題がある。
【特許文献１】特開平７−７４３７５号公報
【特許文献２】特開２０００−２５２４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、良好なオーミック性接触を有する裏面電極を備えた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、第１の面に半導体素子が形成された半導体基板と、前記半導体基板の前記第１の面と対向する第２の面に分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層と、前記半導体基板の前記第２の面に前記第１導電層を覆うように形成された第２導電層と、を具備することを特徴している。
【００１０】
本発明の一態様の半導体装置の製造方法は、第１の面に半導体素子が形成された半導体基板を準備する工程と、前記半導体基板の前記第１の面と対向する第２の面に分散して、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層を形成する工程と、前記半導体基板の前記第２の面に、前記第１導電層を覆うように第２導電層を形成する工程と、熱処理を施し、前記半導体基板と前記第１導電層とのオーミック性接触を得る工程と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、良好なオーミック性接触を有する裏面電極を備えた半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１３】
本発明の実施例に係る半導体装置について、図１を参照して説明する。図１は本発明の実施例に係る半導体装置の要部を示す断面図である。
【００１４】
図１（ａ）に示すように、本実施例の半導体装置１０は、第１の面１１ａに半導体素子（図示せず）が形成された半導体基板１１と、半導体基板１１の第１の面１１ａと対向する第２の面１１ｂに分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層１２と、半導体基板１１の第２の面１１ｂに第１導電層１２を覆うように形成された第２導電層１３と、を具備している。
【００１５】
半導体基板１１は、例えばアンチモン（Ｓｂ）がドープされた高不純物濃度のＮ型シリコン基体１４と、シリコン基体１４上に形成された低不純物濃度のＮ型半導体層１５とを具備している。
【００１６】
図示しない半導体素子は、例えば、半導体層１５に形成されたソースと、ゲート絶縁膜を介して形成されたゲートを有し、シリコン基体１４に形成されたドレインを有する縦型ＭＯＳトランジスタである。
【００１７】
第１導電層１２は、５００℃以下に共晶点を有する固溶体の合金、例えば金アンチモン（ＡｕＳｂ）合金である。アンチモン（Ｓｂ）の成分比率は、必ずしも共晶点でなくてもかまわない。
第１導電層１２は、例えば厚さが３０ｎｍ程度、サイズが１０μｍ程度のドット状で、１０μｍ程度の間隔で分散配置されている。
【００１８】
第１導電層１２中のＳｂは後述する熱処理により、シリコン基体１４中へ拡散し、高濃度の拡散層１６を形成する。
拡散層１６により、シリコン基体１４と第１導電層１２とは良好なオーミック性接触を得ることが可能である。
第１導電層１２のトータル面積は、シリコン基体１４の不純物濃度、パターンサイズ、配置間隔にも依存するが、概ねシリコン基体１４の面積の５０％以上が好ましい。
【００１９】
第２導電層1３は、例えばバナジウム（Ｖ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層体である。膜厚は、例えばＶが３０ｎｍ程度、Ｎｉが５００ｎｍ程度、Ａｕが５０ｎｍ程度である。
【００２０】
周知のように、Ｖはバリア膜として機能し、第１導電層１２のＳｂが第２導電層１３中に拡散するのを抑制している。
Ｎｉは組立の際Ｐｂ系、ｎ系半田でフレーム等に固着する為に用いている。Ａｕは、前述のＮｉ表面が酸化及び腐食を防止するために用いている。
【００２１】
次に、半導体装置１０の製造方法について、図２および図３を用いて説明する。図２は半導体装置の製造工程を示すフローチャート、図３は半導体装置の製造工程の要部を示す断面図である。
【００２２】
図２に示すように、半導体基板１１に、周知の方法により半導体素子として縦型ＭＯＳトランジスタを形成し、半導体基板１１の第１の面１１ａにソースおよびゲートを外部に電気的に接続するためのアルミニウムパッドを形成する。
【００２３】
次に、半導体基板１１の第２の面１１ｂ側を研削し、半導体基板１１を、例えば厚さ１００μｍ以下に薄くする。
これは、周知のように、ドレイン抵抗を小さくするとともに、放熱特性を向上させるためである。
【００２４】
次に、半導体基板１１の第２の面１１ｂに分散して、第１導電層１２を形成する。
具体的には、図３（ａ）に示すように、中央部に分散して形成されたドット状の貫通孔２０ａを有し、外周部が中央部より厚いマスク材２０を用意する。
半導体基板１１が収納できるサイズの開口および半導体基板１１の厚さより浅い段差を有する第１段部２１ａと、マスク材２０が収納できるサイズの開口およびマスク材２０の厚さより深い段差を有する第２段部２１ｂとを備えた凹部が形成されたホルダー２１を用意する。
【００２５】
ホルダー２１の凹部の第１段部２１ａに半導体基板１１を収納し、第２段部２１ｂにマスク材２０を収納することにより、マスク材２０を半導体基板１１の第２の面１１ｂに離間して対向配置する。
【００２６】
次に、図３（ｂ）に示すように、ホルダー２１を、例えばスパッタリング法または蒸着法により、ＡｕＳｂ合金を堆積することにより、厚さ３０ｎｍ程度の第１導電層１２を形成する。
【００２７】
半導体基板１１とマスク材２０との離間距離Ｌを設けるのは、マスク材２０の貫通孔２０ａの内壁の付着物が第１導電層１２と連接し、第１導電層１２が剥離、剥離部起点に異常堆積によりパターン形状異常の恐れを防止するためである。
離間距離Ｌが、大きすぎるとパターンがぼやけてパターン精度が悪化するので、１ｍｍ以下、好ましくは０．１ｍｍ程度が適当である。
【００２８】
次に、図３（ｃ）に示すように、マスク材２０は、例えば面方位が（１００）で厚さＤが１ｍｍ程度のシリコン板２２を用意し、シリコン板２２に貫通孔２０ａに対応するサイズＳが１０μｍ程度の開口２３ａを有する保護膜２３、例えばシリコン窒化膜を形成し、保護膜２３をマスクとしてシリコン板２２を、アルカリエッチング（例えばＮａＯＨ溶融液）することにより形成する。
【００２９】
次に、半導体基板１１の第２の面１１ｂに、第１導電層１２を覆うように、例えばスパッタリング法または蒸着法により、Ｖ（３０ｎｍ）／Ｎｉ（５００ｎｍ）／Ａｕ（５０ｎｍ）を積層し、第２導電層１３を形成する。
【００３０】
次に、例えばホットプレート又はオーブン等を用いて３２０℃以上であれば特性が得られる事があるが３６０℃以上の熱処理を行うこと望ましい。熱処理により第１導電層１２中のＳｂをシリコン基体１４中に拡散させ、高濃度の拡散層１６を形成する。この工程は組立工程でペレットをフレーム等に固着する際に３６０℃以上で作業する事で省略することが可能であり、特に薄いウェーハではウェーハ割れの問題等において有効である。
これにより、半導体基板１１のシリコン基体１４と第１導電層１２との間に低抵抗のオーミック性接触が得られる。
【００３１】
次に、高伸張性のテ−プに半導体基板１１を貼り付け、ダイシングラインに沿って半導体基板１１をダイシングし固片化する。
【００３２】
次に、半導体チップを、図１において図示しないリードフレームのマウントベッドに載置し、ワイヤボンディングした後、樹脂でモールドすることにより、半導体装置１０が得られる。
【００３３】
図４は比較例の半導体装置の裏面電極を示す図である。ここで、比較例とは半導体基板１１の第２の面１１ｂの全面に、第１導電層が形成されている半導体装置のことである。
【００３４】
図４（ａ）に示すように、比較例では半導体基板１１の第２の面１１ｂの全面に第１導電層４０としてＡｕＳｂが形成され、第１導電層４０上に第２導電層４１としてＶ／Ｎｉ／Ａｕが形成されている。
【００３５】
次に、図４（ｂ）に示すように、熱処理を施すと、ＡｕＳｂが液化した際、元々Ｓｂはシリコンとなじみにくいうえ、ＡｕＳｂの表面積が大きいので、表面張力により凝集して球状になり、半導体基板１１との間に空洞４２が生じる。
【００３６】
そのため、半導体基板１１からの熱拡散（熱抵抗）が低下、信頼性に重大な支障をもたらす場合がある。
例えば、ワイヤボンディング時の超音波振動に耐えられず、第１および第２導電層４０、４１が半導体基板１１から剥離不良が発生する、製品化後の熱サイクル、振動等で剥離が発せする恐れがある。
【００３７】
また、図４（ｃ）に示すように、裏面電極構造を、Ｖ／ＡｕＳｂ／Ｎｉ／Ａｕとした場合、Ｖのバリア効果によりＡｕＳｂが液化した際に表面張力により凝集して球状になったりしないが、Ｖ層を介在させるため急峻な凹凸を設ける必要があり基板強度が低下が避けられない。
また熱処理によりＳｂの偏析層４４が生じ、ワイヤボンディング時の超音波振動に耐えられず、第１および第２導電層４０、４１が半導体基板１１から剥離不良が発生する場合がある。
【００３８】
一方、本実施例では、半導体基板１１の第２の面１１ｂに第１導電層１２を分散して形成し、第１導電層１２の周りを第２導電層１３で覆っている。
その結果、ＡｕＳｂ層は薄く表面積が小さく、周りのＡｕＳｂとは互いに分離しているので、熱処理により液化したＡｕＳｂが表面張力により凝集することがないので空洞は形成されない。また、シリコン基体１４と接触しているためＳｂの拡散層１６が確実に形成される。
【００３９】
以上説明したように、本実施例では、前記半導体基板１１の導電型と同じ導電型の不純物を含有する第１導電層１２を分散して形成し、第１導電層１２の周りを第２導電層１３で覆った後、熱処理を施している。
【００４０】
その結果、熱処理により液化したＡｕＳｂの表面張力による凝集が抑えられ、シリコン基体１４中へ確実に拡散させることができる。
従って、良好なオーミック性接触を有する裏面電極を備えた半導体装置１０およびその製造方法が得られる。
【００４１】
ここでは、半導体素子が縦型ＭＯＳトランジスタである場合について説明したが、電流を基板の厚さ方向に流す他の半導体素子、例えばＩＧＢＴ、電力用のダイオードなどでも構わない。
【００４２】
半導体基板１１がＮ型で、第１導電層１２がＡｕＳｂ合金である場合について説明したが、半導体基板がＰ型の場合は、第１導電層としてＡｕＧａを用いることができる。
【００４３】
半導体基板１１をチップに分割した後の組立工程で熱処理を施しても構わないことは前述したが、この場合は半導体チップをリードフレームのマウントベッドにＡｎＳｎなどの共晶接合（電極構造が異なりＰｂ系半田、Ｓｎ系半田を必要としない）する場合でも同様の効果が得られる。
【００４４】
また、ホルダー２１内に半導体基板１１とマスク材２０とを重ねて収納し、ホルダー２１をスパッタリング装置または蒸着装置内に搬送して第１導電層１２を形成する場合について説明したが、その他の方法によっても構わない。
【００４５】
例えば、予めスパッタリング装置内にマスク材２０を準備しておき、スパッタリング装置内に搬送された半導体基板１１の上方に距離Ｌだけ離間して対向配置した後、第１導電層１２を形成することができる。
【００４６】
図５は、予めマスク材２０が容器内に準備されたスパッタリング装置を示す図である。図５に示すように、スパッタリング装置５０は、半導体基板１１に第１導電層１２を堆積させる容器５１と、半導体基板１１を収納するウェーハ収納室５２と、ウェーハ収納室５２に収納された半導体基板１１を容器５１内に搬送するためのウェーハ搬送室５３と、予めマスク材２０を準備するマスク準備室５４とを具備している。
【００４７】
容器５１はロードロック５５によりウェーハ搬送室５３と気密に仕切られている。容器５１内には、上部に第１導電層材料のターゲット５６が配置され、下部に搬送された半導体基板１１を載置するサセプタ５７が配置されている。
半導体基板１１は、ウェーハハンドラー５８により、ウェーハ収納室５２からウェーハ搬送室５３を通って容器５１内に搬送され、サセプタ５７上に載置される。
【００４８】
マスク材２０は、マスクハンドラー５９により、マスク準備室５４から容器５１内に送出され、サセプタ５７の外周に沿って植設された複数の支持ピン６０上に載置される。
支持ピン６０は、例えばウェーハハンドラー５８により半導体ウェーハ１１が搬送されてくる方向に開口したＵ字状に配置され、Ｕ字の開口幅は半導体基板１１の直径より大きく設定されている。
支持ピン６０の高さは、半導体基板１１の厚さに半導体基板１１とマスク材２０との離間距離Ｌを加算した値に設定されている。
【００４９】
マスクハンドラー５９は、フォーク（図示せず）に吸着したマスク材２０を半導体基板１１の上方に移動させ、マスク材２０を半導体基板１１に向かって下降させ、マスク材２０が複数の支持ピン６０に当接したところで吸着を解除し、複数の支持ピン６０上にマスク材２０を残置し、フォークを所定の位置に戻して一連の動作を終了する。
これにより、マスク材２０を半導体基板１１の第２の面１１ｂに離間して対向配置することが可能である。
【００５０】
半導体基板１１の第２の面１１ｂに第１導電層１２が形成された後、マスクハンドラー５９は上述した動作を逆に実行し、マスク材２０をマスク準備室５４に収納する。
第１導電層１２が形成された半導体基板１１は、ウェーハハンドラー５８により、容器５１からウェーハ搬送室５３を通ってウェーハ収納室５２内に搬送され、ウェーハ収納カセット（図示せず）の元の位置に戻される。
【００５１】
これによれば、一枚のマスク材２０で複数の半導体基板１１に連続して第１導電層１２を形成することができるので、半導体基板１１毎に、ホルダー２１内に半導体基板１１とマスク材２０とを重ねて収納する場合に比べて、作業効率が大幅に向上する利点がある。
【００５２】
なお、ターゲットを複数有するスパッタリング装置においては、第１導電層１２が形成され、マスク材２０がマスク準備室５４に収納された後に、第２導電層材料のターゲットを用いて、第２導電層１３を形成することが可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例に係る半導体装置の要部を示す断面図。
【図２】本発明の実施例に係る半導体装置の製造工程を示すフローチャート。
【図３】本発明の実施例に係る半導体装置の製造工程の要部を示す断面図。
【図４】本発明の実施例に係る比較例の半導体装置の要部を示す断面図。
【図５】本発明の実施例に係る別の半導体装置の製造工程の要部を示す断面図。
【符号の説明】
【００５４】
１０ 半導体装置
１１ 半導体基板
１１ａ 第１の面
１１ｂ 第２の面
１２、４０ 第１導電層
１３、４１ 第２導電層
１４ シリコン基体
１５ 半導体層
１６、４３ 拡散層
２０ マスク材
２０ａ 貫通孔
２１ ホルダー
２１ａ 第１段部
２１ｂ 第２段部
２２ シリコン板
２３ シリコン窒化膜
２３ａ 開口
４２ 空洞
４４ 偏析層
５０ スパッタリング装置
５１ 容器
５２ ウェーハ収納室
５３ ウェーハ搬送室
５４ マスク準備室
５５ ロ−ドロック
５６ ターゲット
５７ サセプタ
５８ ウェーハハンドラー
５９ マスクハンドラー
６０ 支持ピン
【特許請求の範囲】
【請求項１】
第１の面に半導体素子が形成された半導体基板と、
前記半導体基板の前記第１の面と対向する第２の面に分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層と、
前記半導体基板の前記第２の面に前記第１導電層を覆うように形成された第２導電層と、
を具備することを特徴とする半導体装置。
【請求項２】
第１の面に半導体素子が形成された半導体基板を準備する工程と、
前記半導体基板の前記第１の面と対向する第２の面に分散して、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層を形成する工程と、
前記半導体基板の前記第２の面に、前記第１導電層を覆うように第２導電層を形成する工程と、
熱処理を施し、前記半導体基板と前記第１導電層とのオーミック性接触を得る工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板の前記第２の面に分散して、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層を形成する工程は、
分散して形成された貫通孔を有するマスク材を、前記半導体基板の前記第２の面に接触または離間して対向配置し、前記第１導電層材料を、前記貫通孔を通して前記半導体基板の前記第２の面に堆積させることによりおこなうことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスク材はシリコンであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスク材は、前記第１導電層材料を堆積する装置内に準備されていること特徴とする請求項３および請求項４に記載の半導体装置の製造方法。
【請求項１】
第１の面に半導体素子が形成された半導体基板と、
前記半導体基板の前記第１の面と対向する第２の面に分散して形成され、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層と、
前記半導体基板の前記第２の面に前記第１導電層を覆うように形成された第２導電層と、
を具備することを特徴とする半導体装置。
【請求項２】
第１の面に半導体素子が形成された半導体基板を準備する工程と、
前記半導体基板の前記第１の面と対向する第２の面に分散して、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層を形成する工程と、
前記半導体基板の前記第２の面に、前記第１導電層を覆うように第２導電層を形成する工程と、
熱処理を施し、前記半導体基板と前記第１導電層とのオーミック性接触を得る工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板の前記第２の面に分散して、金アンチモン合金、または金ガリウム合金を主成分とする第１導電層を形成する工程は、
分散して形成された貫通孔を有するマスク材を、前記半導体基板の前記第２の面に接触または離間して対向配置し、前記第１導電層材料を、前記貫通孔を通して前記半導体基板の前記第２の面に堆積させることによりおこなうことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスク材はシリコンであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスク材は、前記第１導電層材料を堆積する装置内に準備されていること特徴とする請求項３および請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−５６２２８（Ｐ２０１０−５６２２８Ａ）
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願番号】特願２００８−２１８３５４（Ｐ２００８−２１８３５４）
【出願日】平成２０年８月２７日（２００８．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願日】平成２０年８月２７日（２００８．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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