半導体装置およびその製造方法
【課題】スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供する。
【解決手段】第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板と、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように形成された第１の拡散領域と、前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の側方に形成された第２の拡散領域と、前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の上方に形成された第３の拡散領域と、前記第２の拡散領域と絶縁膜を介して対向する制御電極と、を備え、前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成する。
【解決手段】第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板と、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように形成された第１の拡散領域と、前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の側方に形成された第２の拡散領域と、前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の上方に形成された第３の拡散領域と、前記第２の拡散領域と絶縁膜を介して対向する制御電極と、を備え、前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にスイッチング素子として利用される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高耐圧な横型ＭＯＳＦＥＴ（ＬＤＭＯＳ：Lateral Diffused Metal-Oxide-Semiconductor Field Effect Transistor）としてＲＥＳＵＲＦ（Reduced
SURface Field）構造を有する従来のＬＤＭＯＳが知られている。従来のＬＤＭＯＳは、半導体基板内にＰＮ接合を形成するためにＰ型基板と、Ｐ型基板内に形成されたＮ型層と、を備える。従来のＬＤＭＯＳは、オフ時に上記のＰＮ接合から広がる空乏層によって電流を遮断し、オン時にＮ型層を介して電流を流すことができる。
【０００３】
また、従来のＬＤＭＯＳにおける耐圧とオン抵抗とのトレードオフを改善する構造として、Ｄｏｕｂｌｅ ＲＥＳＵＲＦ構造が知られている（特許文献１）。特許文献１に記載されるＬＤＭＯＳは、Ｐ型基板と、Ｐ型基板上に形成された高濃度Ｎ型層およびＮ型層と、Ｎ型層の表面領域に形成されたＰ型拡散領域と、を備える。Ｐ型拡散領域と高濃度Ｎ型層とは、Ｎ型層を上下から挟みこむように形成される。また、Ｐ型基板と高濃度Ｎ型層とはＰＮ接合を形成し、Ｎ型層とＰ型拡散領域とはＰＮ接合を形成する。
【０００４】
特許文献１に記載されるＬＤＭＯＳは、オフ時に上記２つのＰＮ接合から広がる空乏層によって電流を遮断し、オン時にＰ型領域の下側におけるＮ型領域を介して電流を流すことができる。このようにして従来のＬＤＭＯＳにおける耐圧とオン抵抗とのトレードオフが改善される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３０７１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
Ｄｏｕｂｌｅ ＲＥＳＵＲＦ構造を有するＬＤＭＯＳは、入力電力を変換して所望の出力電力を生成するスイッチングレギュレータＩＣにおけるスイッチング素子としてデジタル家電、白物家電あるいは携帯機器等の電子機器に幅広く利用される。これらの家電製品や電子機器は、高性能化と低コスト化とが要求されることから、ＬＤＭＯＳを含むスイッチングレギュレータＩＣにも同様の要求がなされる。
【０００７】
本発明は、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板と、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように形成された第１の拡散領域と、前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の側方に形成された第２の拡散領域と、前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第２の拡散領域の上方に形成された第３の拡散領域と、前記第２の拡散領域と絶縁膜を介して対向する制御電極と、を備え、前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする。
また、本発明の別の態様によれば、第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板に、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第１の拡散領域を形成する工程と、前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第２の拡散領域を前記第１の拡散領域の側方に形成する工程と、前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように第３の拡散領域を前記第２の拡散領域の上方に形成する工程と、前記第２の拡散領域の上方に絶縁膜および制御電極を形成する工程と、を備え、前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す第１の工程断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す第２の工程断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す第３の工程断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す第４の工程断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す第５の工程断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す第６の工程断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す第７の工程断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
図１は、本発明の実施形態に係る半導体装置の構造を示す断面図である。半導体装置１００は、スイッチングレギュレータＩＣを構成する半導体集積回路２００におけるスイッチング素子としてのＬＤＭＯＳ（Lateral Diffused Metal-Oxide-Semiconductor Field Effect Transistor）である。半導体集積回路２００は、種々の機能を実現するために、単一の半導体基板上にＮ型ＭＯＳ、Ｐ型ＭＯＳ、バイポーラトランジスタ等が形成された構造を有する。
【００１３】
半導体装置１００は、半導体基板１と、Ｎウェル２と、Ｎ領域３と、ドリフト領域４と、Ｐ領域５と、Ｐウェル６と、ベース領域７と、ソース領域８と、ドレイン領域９と、ＬＯＣＯＳ酸化膜１１と、ゲート絶縁膜１２と、ゲート電極１３と、を備える。また、半導体装置１００は、高濃度Ｐ領域１０と、電界緩和構造１４と、酸化膜１５と、保護膜１６と、ソース配線１７と、ドレイン配線１８と、ゲート配線１９と、バックゲート配線２０と、を備える。
【００１４】
半導体基板１は、Ｓｉ（シリコン）等の材料からなり、Ｐ導電型の不純物を含有し、互いに対向する第１の主面（図１における上面）と第２の主面（図１における下面）とを有する。
【００１５】
本発明における第１の拡散領域に該当するＮウェル２は、Ｎ導電型の不純物を第１の濃度で含有し、半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第１の深さまで広がるように半導体基板１に形成される拡散領域である。Ｎウェル２は、半導体基板１との間にＰＮ接合を形成する。
【００１６】
本発明における第２の拡散領域に該当するドリフト領域４は、Ｎ導電型の不純物を第１の濃度よりも高い第２の濃度で含有し、Ｎウェル２の側方において半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第２の深さまで広がるように半導体基板１に形成される拡散領域である。ドリフト領域４は、Ｎウェル２と電気的に接続され、半導体基板１との間にＰＮ接合を形成する。
【００１７】
本発明における第４の拡散領域に該当するＮ領域３は、Ｎ導電型の不純物を第２の濃度よりも低い第３の濃度で含有し、半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第４の深さまで広がるようにＮウェル２とドリフト領域４との間において半導体基板１に形成される拡散領域である。Ｎ領域３は、Ｎウェル２とドリフト領域４とに隣接し、半導体基板１との間にＰＮ接合を形成する。なお、要求される特性によって、Ｎ領域３をドリフト領域４の内部に形成しても良く、ドリフト領域４の不純物濃度を調整することで実質的にＮ領域３を省略しても良い。
【００１８】
本発明における第３の拡散領域に該当するＰ領域５は、Ｐ導電型の不純物を含有し、半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第３の深さまで広がるようにドリフト領域４の上方に形成される拡散領域である。Ｐ領域５は、ドリフト領域４およびＮ領域３との間にＰＮ接合を形成する。本実施形態に係るＰ領域５は、Ｎ領域３およびドリフト領域４に跨るように形成されるが、後述する効果を得るために少なくともドリフト領域４と隣接するように形成されることが重要である。
【００１９】
Ｐウェル６は、半導体集積回路２００における半導体装置１００と隣接する半導体装置との素子間分離領域であり、Ｐ導電型の不純物を含有し、半導体基板１の第１の主面に露出するように半導体基板１に形成される拡散領域である。ベース領域７は、Ｐ導電型の不純物を含有し、半導体基板１の第１の主面に露出するようにＮウェル２およびＰウェル６の上方に形成される拡散領域である。ソース領域８は、Ｎ導電型の不純物を含有し、半導体基板１の第１の主面に露出するようにベース領域７の上方に形成される拡散領域である。ドレイン領域９は、Ｎ導電型の不純物を含有し、半導体基板１の第１の主面に露出するようにドリフト領域４の上方に形成される拡散領域である。高濃度Ｐ領域１０は、Ｐ導電型の不純物を含有し、半導体基板１の主面に露出するようにベース領域７の上方に形成される拡散領域である。
【００２０】
ゲート絶縁膜１２は、酸化膜等の材料からなり、少なくともベース領域７が露出する半導体基板１の第１の主面を覆うように形成される。ゲート電極１３は、ポリシリコン等の材料からなり、ゲート絶縁膜１２を介してベース領域７と対向するように形成される。ＬＯＣＯＳ酸化膜１１は、ゲート絶縁膜１２よりも厚く形成された酸化膜等の材料からなり、ベース領域７とドレイン領域９との間における半導体基板１の第１の主面を覆うように形成される。本発明の実施形態に係る半導体装置において、Ｎウェル２とＮ領域３とドリフト領域４とは、ゲート電極１３に印加される電圧に応じて制御される電流の主経路を形成する。なお、上記の通りＮ領域３を省略することもできるので、Ｎウェル２とドリフト領域４のみで半導体装置１００の主電流経路を形成しても良い。
【００２１】
電界緩和構造１４は、互いに容量結合する複数のポリシリコン層からなり、ＬＯＣＯＳ酸化膜１１上に形成される。電界緩和構造１４の一端は、ゲート電極１３と電気的に接続され、他端はドレイン領域９と電気的に接続される。酸化膜１５は、酸化膜等の絶縁物からなり、電界緩和構造１４を構成する複数のポリシリコン層の間を絶縁するように形成される。保護膜１６は、酸化膜または窒化膜等の絶縁物からなり、半導体装置１００を半導体基板１の第１の主面全体を被覆するように形成される。ソース配線１７は、Ａｌ（アルミニウム）等の金属材料からなり、ソース領域８とオーミック接続し、ソース領域８と保護膜１６の外部とを電気的に接続する。ドレイン配線１８は、Ａｌ等の金属材料からなり、ドレイン領域９とオーミック接続し、ドレイン領域９と保護膜１６の外部とを電気的に接続する。ゲート配線１９は、Ａｌ等の金属材料からなり、ゲート電極１３とオーミック接続し、ゲート電極１３と保護膜１６の外部とを電気的に接続する。バックゲート配線２０は、Ａｌ等の金属材料からなり、高濃度Ｐ領域１０とオーミック接続し、高濃度Ｐ領域１０と保護膜１６の外部とを電気的に接続する。
【００２２】
図２〜８は、本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。まず、第１の主面（図２〜８における上面）と第２の主面（図２〜８における下面）とを有する半導体基板１を用意し、周知のフォトリソグラフィ工程およびパターニング工程によって半導体基板１の第１の主面を選択的に被覆する第１のマスク３１を形成する。第１のマスク３１は、Ｎウェル２が形成されるべき領域に基づき、所定の開孔３２を有するように形成される。第１のマスク３１を介して半導体基板１の第１の主面側からＰ（リン）イオンが第１の条件で注入される（図２）。
【００２３】
次に、第１のマスク３１を除去し、半導体基板１の第１の主面を選択的に被覆する第２のマスク３３を形成する。第２のマスク３３は、Ｎ領域３が形成されるべき領域に基づき、所定の開孔３４を有するように形成される。第２のマスク３３を介して半導体基板１の第１の主面側からＰイオンが注入される（図３）。Ｎ領域３のためのイオン注入条件は、Ｎ領域３がＮウェル２よりも深く且つ高濃度な拡散領域になるように設定される。
【００２４】
次に、第２のマスク３３を除去し、半導体基板１の第１の主面を選択的に被覆する第３のマスク３５を形成する。第３のマスク３５は、ドリフト領域４が形成されるべき領域に基づき、所定の開孔３６を有するように形成される。第３のマスク３５を介して半導体基板１の第１の主面側からＰイオンが第２の条件で注入される（図４）。第２の条件は、ドリフト領域４がＮウェル２よりも深く且つ高濃度な拡散領域になるように、第１の条件に比べ例えば加速電圧が高く設定される。
【００２５】
次に、それぞれ異なる条件で形成されたイオン注入領域を有する半導体基板１を加熱し、不純物を拡散させ、半導体基板１の第１の主面に露出するＮウェル２、Ｎ領域３およびドリフト領域４を形成する（図５）。なお、Ｎウェル２、Ｎ領域３およびドリフト領域４のための各イオン注入工程は、上述した順序に限らず、適宜変更することができる。
【００２６】
次に、図示しないイオン注入工程および拡散工程によって、Ｐウェル６が半導体基板１に形成される。その後、半導体基板１の第１の主面を選択的に被覆する第４のマスク３７を形成する。第４のマスク３７は、Ｐ領域５が形成されるべき領域に基づき、所定の複数の開孔３８を有するように形成される。第４のマスク３７を介して半導体基板１の第１の主面側からＢ（ボロン）イオンが注入され、複数のイオン注入領域が形成される（図６）。
【００２７】
次に、周知のＬＯＣＯＳ工程によって、ＬＯＣＯＳ酸化膜１１が半導体基板１の第１の主面上に形成されるとともに、Ｐ領域５が形成される（図７）。具体的には、図示しない窒化膜を半導体基板１上に選択的に形成した後、半導体基板１を加熱することで、窒化膜が形成されない領域を中心にＬＯＣＯＳ酸化膜１１が形成されるとともに、不純物が拡散されＰ領域５が形成される。複数の開孔３８に対応して形成された複数のイオン注入領域は、不純物の横方向拡散により互いに隣接し、単一の拡散領域を形成する。
【００２８】
次に、半導体基板１を加熱し、ゲート絶縁膜１２が半導体基板１の第１の主面上に形成され、ＬＯＣＯＳ酸化膜１１およびゲート絶縁膜１２上にゲート電極１３とポリシリコン層３９とが形成される（図８）。ゲート電極１３およびポリシリコン層３９は、ＬＯＣＯＳ酸化膜１１およびゲート絶縁膜１２上の全面に堆積されたポリシリコンをパターニングして形成される。
【００２９】
図２〜図８に示す工程の後、イオン注入および熱拡散によりベース領域７、ソース領域８、ドレイン領域９および高濃度Ｐ領域１０が形成される。さらに、ゲート電極１３およびポリシリコン層３９を被覆するように酸化膜１５が形成され、酸化膜１５上に所望の形状にパターニングされたポリシリコン層が配置されることで電界緩和構造１４が形成される。上記のような製造工程により図１に示す半導体装置１００が得られる。
【００３０】
本発明の実施形態に係る半導体装置１００は、ゲート電極に閾値以上のバイアスが印加されることで、ソース領域８、ベース領域７に生成されたチャネル、Ｎウェル２、Ｎ領域３、ドリフト領域４およびドレイン領域９を介して電流を流すことができる。Ｎウェル２とドリフト領域４とは、例えば互いに隣接することで電気的に接続されていれば良く、Ｎ領域３を省略することができる。また、半導体装置１００は、ゲートバイアスが閾値以下であってドレイン領域９の電位がソース領域８の電位よりも高い場合、複数のＰＮ接合から空乏層が広がるため、高耐圧化が達成される。Ｎウェル２とドリフト領域４との間に配置されるＮ領域３は、ソース領域８からドレイン領域９に向かって増加するＮ型不純物の濃度勾配をゆるやかにすることで、高耐圧化に寄与する。
【００３１】
本発明の実施形態に係る半導体装置１００は、Ｐ導電型を有する半導体基板１に各拡散領域を設けることで形成されるため、高コストなエピタキシャル成長工程を必要としない。従って、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供することができる。また、Ｐ領域５を形成するための不純物拡散をＬＯＣＯＳ工程と同時に行うため、半導体装置１００の製造工程がより簡略化される。
【００３２】
また、本発明の実施形態に係る半導体装置１００の製造方法によれば、第４のマスク３７は、Ｐ領域５が形成されるべき領域において複数の開孔３８を有する。Ｐ領域５の不純物濃度は、イオン注入工程の条件を変更する以外に開孔３８の開孔幅および間隔を調整することでも制御することができる。従って、Ｐ領域５は、半導体集積回路２００における他の半導体装置のＰ型拡散領域と同時に形成することが容易であるため、半導体装置１００の製造工程がより簡略化される。
【００３３】
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３４】
１ 半導体基板
２ Ｎウェル
３ Ｎ領域
４ ドリフト領域
５ Ｐ領域
６ Ｐウェル
７ ベース領域
８ ソース領域
９ ドレイン領域
１００ 半導体装置
２００ 半導体集積回路
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にスイッチング素子として利用される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高耐圧な横型ＭＯＳＦＥＴ（ＬＤＭＯＳ：Lateral Diffused Metal-Oxide-Semiconductor Field Effect Transistor）としてＲＥＳＵＲＦ（Reduced
SURface Field）構造を有する従来のＬＤＭＯＳが知られている。従来のＬＤＭＯＳは、半導体基板内にＰＮ接合を形成するためにＰ型基板と、Ｐ型基板内に形成されたＮ型層と、を備える。従来のＬＤＭＯＳは、オフ時に上記のＰＮ接合から広がる空乏層によって電流を遮断し、オン時にＮ型層を介して電流を流すことができる。
【０００３】
また、従来のＬＤＭＯＳにおける耐圧とオン抵抗とのトレードオフを改善する構造として、Ｄｏｕｂｌｅ ＲＥＳＵＲＦ構造が知られている（特許文献１）。特許文献１に記載されるＬＤＭＯＳは、Ｐ型基板と、Ｐ型基板上に形成された高濃度Ｎ型層およびＮ型層と、Ｎ型層の表面領域に形成されたＰ型拡散領域と、を備える。Ｐ型拡散領域と高濃度Ｎ型層とは、Ｎ型層を上下から挟みこむように形成される。また、Ｐ型基板と高濃度Ｎ型層とはＰＮ接合を形成し、Ｎ型層とＰ型拡散領域とはＰＮ接合を形成する。
【０００４】
特許文献１に記載されるＬＤＭＯＳは、オフ時に上記２つのＰＮ接合から広がる空乏層によって電流を遮断し、オン時にＰ型領域の下側におけるＮ型領域を介して電流を流すことができる。このようにして従来のＬＤＭＯＳにおける耐圧とオン抵抗とのトレードオフが改善される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３０７１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
Ｄｏｕｂｌｅ ＲＥＳＵＲＦ構造を有するＬＤＭＯＳは、入力電力を変換して所望の出力電力を生成するスイッチングレギュレータＩＣにおけるスイッチング素子としてデジタル家電、白物家電あるいは携帯機器等の電子機器に幅広く利用される。これらの家電製品や電子機器は、高性能化と低コスト化とが要求されることから、ＬＤＭＯＳを含むスイッチングレギュレータＩＣにも同様の要求がなされる。
【０００７】
本発明は、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板と、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように形成された第１の拡散領域と、前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の側方に形成された第２の拡散領域と、前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第２の拡散領域の上方に形成された第３の拡散領域と、前記第２の拡散領域と絶縁膜を介して対向する制御電極と、を備え、前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする。
また、本発明の別の態様によれば、第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板に、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第１の拡散領域を形成する工程と、前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第２の拡散領域を前記第１の拡散領域の側方に形成する工程と、前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように第３の拡散領域を前記第２の拡散領域の上方に形成する工程と、前記第２の拡散領域の上方に絶縁膜および制御電極を形成する工程と、を備え、前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す第１の工程断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す第２の工程断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す第３の工程断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す第４の工程断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す第５の工程断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す第６の工程断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す第７の工程断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
図１は、本発明の実施形態に係る半導体装置の構造を示す断面図である。半導体装置１００は、スイッチングレギュレータＩＣを構成する半導体集積回路２００におけるスイッチング素子としてのＬＤＭＯＳ（Lateral Diffused Metal-Oxide-Semiconductor Field Effect Transistor）である。半導体集積回路２００は、種々の機能を実現するために、単一の半導体基板上にＮ型ＭＯＳ、Ｐ型ＭＯＳ、バイポーラトランジスタ等が形成された構造を有する。
【００１３】
半導体装置１００は、半導体基板１と、Ｎウェル２と、Ｎ領域３と、ドリフト領域４と、Ｐ領域５と、Ｐウェル６と、ベース領域７と、ソース領域８と、ドレイン領域９と、ＬＯＣＯＳ酸化膜１１と、ゲート絶縁膜１２と、ゲート電極１３と、を備える。また、半導体装置１００は、高濃度Ｐ領域１０と、電界緩和構造１４と、酸化膜１５と、保護膜１６と、ソース配線１７と、ドレイン配線１８と、ゲート配線１９と、バックゲート配線２０と、を備える。
【００１４】
半導体基板１は、Ｓｉ（シリコン）等の材料からなり、Ｐ導電型の不純物を含有し、互いに対向する第１の主面（図１における上面）と第２の主面（図１における下面）とを有する。
【００１５】
本発明における第１の拡散領域に該当するＮウェル２は、Ｎ導電型の不純物を第１の濃度で含有し、半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第１の深さまで広がるように半導体基板１に形成される拡散領域である。Ｎウェル２は、半導体基板１との間にＰＮ接合を形成する。
【００１６】
本発明における第２の拡散領域に該当するドリフト領域４は、Ｎ導電型の不純物を第１の濃度よりも高い第２の濃度で含有し、Ｎウェル２の側方において半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第２の深さまで広がるように半導体基板１に形成される拡散領域である。ドリフト領域４は、Ｎウェル２と電気的に接続され、半導体基板１との間にＰＮ接合を形成する。
【００１７】
本発明における第４の拡散領域に該当するＮ領域３は、Ｎ導電型の不純物を第２の濃度よりも低い第３の濃度で含有し、半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第４の深さまで広がるようにＮウェル２とドリフト領域４との間において半導体基板１に形成される拡散領域である。Ｎ領域３は、Ｎウェル２とドリフト領域４とに隣接し、半導体基板１との間にＰＮ接合を形成する。なお、要求される特性によって、Ｎ領域３をドリフト領域４の内部に形成しても良く、ドリフト領域４の不純物濃度を調整することで実質的にＮ領域３を省略しても良い。
【００１８】
本発明における第３の拡散領域に該当するＰ領域５は、Ｐ導電型の不純物を含有し、半導体基板１の第１の主面に露出し、且つ、半導体基板１の第２の主面に向かって第３の深さまで広がるようにドリフト領域４の上方に形成される拡散領域である。Ｐ領域５は、ドリフト領域４およびＮ領域３との間にＰＮ接合を形成する。本実施形態に係るＰ領域５は、Ｎ領域３およびドリフト領域４に跨るように形成されるが、後述する効果を得るために少なくともドリフト領域４と隣接するように形成されることが重要である。
【００１９】
Ｐウェル６は、半導体集積回路２００における半導体装置１００と隣接する半導体装置との素子間分離領域であり、Ｐ導電型の不純物を含有し、半導体基板１の第１の主面に露出するように半導体基板１に形成される拡散領域である。ベース領域７は、Ｐ導電型の不純物を含有し、半導体基板１の第１の主面に露出するようにＮウェル２およびＰウェル６の上方に形成される拡散領域である。ソース領域８は、Ｎ導電型の不純物を含有し、半導体基板１の第１の主面に露出するようにベース領域７の上方に形成される拡散領域である。ドレイン領域９は、Ｎ導電型の不純物を含有し、半導体基板１の第１の主面に露出するようにドリフト領域４の上方に形成される拡散領域である。高濃度Ｐ領域１０は、Ｐ導電型の不純物を含有し、半導体基板１の主面に露出するようにベース領域７の上方に形成される拡散領域である。
【００２０】
ゲート絶縁膜１２は、酸化膜等の材料からなり、少なくともベース領域７が露出する半導体基板１の第１の主面を覆うように形成される。ゲート電極１３は、ポリシリコン等の材料からなり、ゲート絶縁膜１２を介してベース領域７と対向するように形成される。ＬＯＣＯＳ酸化膜１１は、ゲート絶縁膜１２よりも厚く形成された酸化膜等の材料からなり、ベース領域７とドレイン領域９との間における半導体基板１の第１の主面を覆うように形成される。本発明の実施形態に係る半導体装置において、Ｎウェル２とＮ領域３とドリフト領域４とは、ゲート電極１３に印加される電圧に応じて制御される電流の主経路を形成する。なお、上記の通りＮ領域３を省略することもできるので、Ｎウェル２とドリフト領域４のみで半導体装置１００の主電流経路を形成しても良い。
【００２１】
電界緩和構造１４は、互いに容量結合する複数のポリシリコン層からなり、ＬＯＣＯＳ酸化膜１１上に形成される。電界緩和構造１４の一端は、ゲート電極１３と電気的に接続され、他端はドレイン領域９と電気的に接続される。酸化膜１５は、酸化膜等の絶縁物からなり、電界緩和構造１４を構成する複数のポリシリコン層の間を絶縁するように形成される。保護膜１６は、酸化膜または窒化膜等の絶縁物からなり、半導体装置１００を半導体基板１の第１の主面全体を被覆するように形成される。ソース配線１７は、Ａｌ（アルミニウム）等の金属材料からなり、ソース領域８とオーミック接続し、ソース領域８と保護膜１６の外部とを電気的に接続する。ドレイン配線１８は、Ａｌ等の金属材料からなり、ドレイン領域９とオーミック接続し、ドレイン領域９と保護膜１６の外部とを電気的に接続する。ゲート配線１９は、Ａｌ等の金属材料からなり、ゲート電極１３とオーミック接続し、ゲート電極１３と保護膜１６の外部とを電気的に接続する。バックゲート配線２０は、Ａｌ等の金属材料からなり、高濃度Ｐ領域１０とオーミック接続し、高濃度Ｐ領域１０と保護膜１６の外部とを電気的に接続する。
【００２２】
図２〜８は、本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。まず、第１の主面（図２〜８における上面）と第２の主面（図２〜８における下面）とを有する半導体基板１を用意し、周知のフォトリソグラフィ工程およびパターニング工程によって半導体基板１の第１の主面を選択的に被覆する第１のマスク３１を形成する。第１のマスク３１は、Ｎウェル２が形成されるべき領域に基づき、所定の開孔３２を有するように形成される。第１のマスク３１を介して半導体基板１の第１の主面側からＰ（リン）イオンが第１の条件で注入される（図２）。
【００２３】
次に、第１のマスク３１を除去し、半導体基板１の第１の主面を選択的に被覆する第２のマスク３３を形成する。第２のマスク３３は、Ｎ領域３が形成されるべき領域に基づき、所定の開孔３４を有するように形成される。第２のマスク３３を介して半導体基板１の第１の主面側からＰイオンが注入される（図３）。Ｎ領域３のためのイオン注入条件は、Ｎ領域３がＮウェル２よりも深く且つ高濃度な拡散領域になるように設定される。
【００２４】
次に、第２のマスク３３を除去し、半導体基板１の第１の主面を選択的に被覆する第３のマスク３５を形成する。第３のマスク３５は、ドリフト領域４が形成されるべき領域に基づき、所定の開孔３６を有するように形成される。第３のマスク３５を介して半導体基板１の第１の主面側からＰイオンが第２の条件で注入される（図４）。第２の条件は、ドリフト領域４がＮウェル２よりも深く且つ高濃度な拡散領域になるように、第１の条件に比べ例えば加速電圧が高く設定される。
【００２５】
次に、それぞれ異なる条件で形成されたイオン注入領域を有する半導体基板１を加熱し、不純物を拡散させ、半導体基板１の第１の主面に露出するＮウェル２、Ｎ領域３およびドリフト領域４を形成する（図５）。なお、Ｎウェル２、Ｎ領域３およびドリフト領域４のための各イオン注入工程は、上述した順序に限らず、適宜変更することができる。
【００２６】
次に、図示しないイオン注入工程および拡散工程によって、Ｐウェル６が半導体基板１に形成される。その後、半導体基板１の第１の主面を選択的に被覆する第４のマスク３７を形成する。第４のマスク３７は、Ｐ領域５が形成されるべき領域に基づき、所定の複数の開孔３８を有するように形成される。第４のマスク３７を介して半導体基板１の第１の主面側からＢ（ボロン）イオンが注入され、複数のイオン注入領域が形成される（図６）。
【００２７】
次に、周知のＬＯＣＯＳ工程によって、ＬＯＣＯＳ酸化膜１１が半導体基板１の第１の主面上に形成されるとともに、Ｐ領域５が形成される（図７）。具体的には、図示しない窒化膜を半導体基板１上に選択的に形成した後、半導体基板１を加熱することで、窒化膜が形成されない領域を中心にＬＯＣＯＳ酸化膜１１が形成されるとともに、不純物が拡散されＰ領域５が形成される。複数の開孔３８に対応して形成された複数のイオン注入領域は、不純物の横方向拡散により互いに隣接し、単一の拡散領域を形成する。
【００２８】
次に、半導体基板１を加熱し、ゲート絶縁膜１２が半導体基板１の第１の主面上に形成され、ＬＯＣＯＳ酸化膜１１およびゲート絶縁膜１２上にゲート電極１３とポリシリコン層３９とが形成される（図８）。ゲート電極１３およびポリシリコン層３９は、ＬＯＣＯＳ酸化膜１１およびゲート絶縁膜１２上の全面に堆積されたポリシリコンをパターニングして形成される。
【００２９】
図２〜図８に示す工程の後、イオン注入および熱拡散によりベース領域７、ソース領域８、ドレイン領域９および高濃度Ｐ領域１０が形成される。さらに、ゲート電極１３およびポリシリコン層３９を被覆するように酸化膜１５が形成され、酸化膜１５上に所望の形状にパターニングされたポリシリコン層が配置されることで電界緩和構造１４が形成される。上記のような製造工程により図１に示す半導体装置１００が得られる。
【００３０】
本発明の実施形態に係る半導体装置１００は、ゲート電極に閾値以上のバイアスが印加されることで、ソース領域８、ベース領域７に生成されたチャネル、Ｎウェル２、Ｎ領域３、ドリフト領域４およびドレイン領域９を介して電流を流すことができる。Ｎウェル２とドリフト領域４とは、例えば互いに隣接することで電気的に接続されていれば良く、Ｎ領域３を省略することができる。また、半導体装置１００は、ゲートバイアスが閾値以下であってドレイン領域９の電位がソース領域８の電位よりも高い場合、複数のＰＮ接合から空乏層が広がるため、高耐圧化が達成される。Ｎウェル２とドリフト領域４との間に配置されるＮ領域３は、ソース領域８からドレイン領域９に向かって増加するＮ型不純物の濃度勾配をゆるやかにすることで、高耐圧化に寄与する。
【００３１】
本発明の実施形態に係る半導体装置１００は、Ｐ導電型を有する半導体基板１に各拡散領域を設けることで形成されるため、高コストなエピタキシャル成長工程を必要としない。従って、スイッチング素子として利用される高耐圧かつ低オン抵抗な半導体装置を安価に提供することができる。また、Ｐ領域５を形成するための不純物拡散をＬＯＣＯＳ工程と同時に行うため、半導体装置１００の製造工程がより簡略化される。
【００３２】
また、本発明の実施形態に係る半導体装置１００の製造方法によれば、第４のマスク３７は、Ｐ領域５が形成されるべき領域において複数の開孔３８を有する。Ｐ領域５の不純物濃度は、イオン注入工程の条件を変更する以外に開孔３８の開孔幅および間隔を調整することでも制御することができる。従って、Ｐ領域５は、半導体集積回路２００における他の半導体装置のＰ型拡散領域と同時に形成することが容易であるため、半導体装置１００の製造工程がより簡略化される。
【００３３】
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３４】
１ 半導体基板
２ Ｎウェル
３ Ｎ領域
４ ドリフト領域
５ Ｐ領域
６ Ｐウェル
７ ベース領域
８ ソース領域
９ ドレイン領域
１００ 半導体装置
２００ 半導体集積回路
【特許請求の範囲】
【請求項１】
第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板と、
第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように形成された第１の拡散領域と、
前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の側方に形成された第２の拡散領域と、
前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第２の拡散領域の上方に形成された第３の拡散領域と、
前記第２の拡散領域と絶縁膜を介して対向する制御電極と、を備え、
前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする半導体装置。
【請求項２】
前記第２導電型の不純物を前記第２の濃度よりも低い第３の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域と前記第２の拡散領域との間に形成された第４の拡散領域を備え、
前記第１の拡散領域と前記第２の拡散領域と前記第４の拡散領域とは、前記電流の主経路を形成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第２の拡散領域の上方に形成された第５の拡散領域と、
前記第２の導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第５の拡散領域の上方に形成された第６の拡散領域と、
前記第２の導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の上方に形成された第７の拡散領域と、を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の拡散領域および前記第３の拡散領域と前記絶縁膜を介して対向する電界緩和構造を備えることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板に、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第１の拡散領域を形成する工程と、
前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第２の拡散領域を前記第１の拡散領域の側方に形成する工程と、
前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように第３の拡散領域を前記第２の拡散領域の上方に形成する工程と、
前記第２の拡散領域の上方に絶縁膜および制御電極を形成する工程と、を備え、
前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２導電型の不純物を前記第２の濃度よりも低い第３の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第４の拡散領域を前記第１の拡散領域と前記第２の拡散領域との間に形成する工程を備え、
前記第１の拡散領域と前記第２の拡散領域と前記第４の拡散領域とは、前記電流の主経路を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の拡散領域を形成する工程は、前記半導体基板に前記第２導電型の不純物イオンを第１の条件で注入する第１の注入工程を含み、
前記第２の拡散領域を形成する工程は、前記半導体基板に前記第２導電型の不純物イオンを第２の条件で注入する第２の注入工程を含み、
前記半導体基板を加熱して、前記第１の拡散領域と前記第２の拡散領域とを形成する第１の熱処理工程、を備えることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板に前記第１導電型の不純物イオンを第３の条件で注入する第３の注入工程と、
前記半導体基板を加熱して、前記絶縁膜と前記第３の拡散領域とを形成する第２の熱処理工程と、を備えることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第３の注入工程において、前記半導体基板上に前記第３の拡散領域が形成されるべき領域に基づき、複数の開孔を有するマスクが形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１】
第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板と、
第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように形成された第１の拡散領域と、
前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の側方に形成された第２の拡散領域と、
前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第２の拡散領域の上方に形成された第３の拡散領域と、
前記第２の拡散領域と絶縁膜を介して対向する制御電極と、を備え、
前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする半導体装置。
【請求項２】
前記第２導電型の不純物を前記第２の濃度よりも低い第３の濃度で含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域と前記第２の拡散領域との間に形成された第４の拡散領域を備え、
前記第１の拡散領域と前記第２の拡散領域と前記第４の拡散領域とは、前記電流の主経路を形成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第２の拡散領域の上方に形成された第５の拡散領域と、
前記第２の導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第５の拡散領域の上方に形成された第６の拡散領域と、
前記第２の導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように前記第１の拡散領域の上方に形成された第７の拡散領域と、を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の拡散領域および前記第３の拡散領域と前記絶縁膜を介して対向する電界緩和構造を備えることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
第１導電型の不純物を含有し、互いに対向する第１の主面と第２の主面とを有する半導体基板に、第２導電型の不純物を第１の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第１の拡散領域を形成する工程と、
前記第２導電型の不純物を前記第１の濃度よりも高い第２の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第２の拡散領域を前記第１の拡散領域の側方に形成する工程と、
前記第１導電型の不純物を含有し、前記半導体基板の前記第１の主面に露出するように第３の拡散領域を前記第２の拡散領域の上方に形成する工程と、
前記第２の拡散領域の上方に絶縁膜および制御電極を形成する工程と、を備え、
前記第１の拡散領域と前記第２の拡散領域とは、前記制御電極に印加される電圧に応じて制御される電流の主経路を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２導電型の不純物を前記第２の濃度よりも低い第３の濃度で含有し、前記半導体基板の前記第１の主面に露出するように第４の拡散領域を前記第１の拡散領域と前記第２の拡散領域との間に形成する工程を備え、
前記第１の拡散領域と前記第２の拡散領域と前記第４の拡散領域とは、前記電流の主経路を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の拡散領域を形成する工程は、前記半導体基板に前記第２導電型の不純物イオンを第１の条件で注入する第１の注入工程を含み、
前記第２の拡散領域を形成する工程は、前記半導体基板に前記第２導電型の不純物イオンを第２の条件で注入する第２の注入工程を含み、
前記半導体基板を加熱して、前記第１の拡散領域と前記第２の拡散領域とを形成する第１の熱処理工程、を備えることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板に前記第１導電型の不純物イオンを第３の条件で注入する第３の注入工程と、
前記半導体基板を加熱して、前記絶縁膜と前記第３の拡散領域とを形成する第２の熱処理工程と、を備えることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第３の注入工程において、前記半導体基板上に前記第３の拡散領域が形成されるべき領域に基づき、複数の開孔を有するマスクが形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−７７６６２（Ｐ２０１３−７７６６２Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１５８０８（Ｐ２０１１−２１５８０８）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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