半導体装置の製造方法および半導体装置
【課題】特性の良好な半導体装置（薄膜トランジスタ）を製造する。
【解決手段】本発明は、（ａ）基板ＳＵＢの上方に、第１金属酸化物を含有する半導体からなる導電層を形成する工程と、（ｂ）導電層上に第２金属酸化物を含有する半導体からなる犠牲層ＳＬを形成する工程と、（ｃ）導電層と犠牲層ＳＬとの積層膜を加工する工程と、（ｄ）上記（ｃ）工程の後、犠牲層ＳＬ上に、金属膜を形成する工程と、（ｅ）上記（ｄ）工程の後、上記金属膜の第１領域をドライエッチングにより除去する工程と、（ｆ）上記（ｅ）工程の後、上記第１領域の上記犠牲層ＳＬをウェットエッチングにより除去する工程と、を有し、上記（ｃ）工程と、上記（ｆ）工程との間に、（ｇ）導電層に熱処理を施し、導電層を結晶化し、導電層ＣＬｃとする工程を有する。かかる工程によれば、ドライエッチングにより生じた犠牲層ＳＬのダメージ領域ＤＲを除去できる。
【解決手段】本発明は、（ａ）基板ＳＵＢの上方に、第１金属酸化物を含有する半導体からなる導電層を形成する工程と、（ｂ）導電層上に第２金属酸化物を含有する半導体からなる犠牲層ＳＬを形成する工程と、（ｃ）導電層と犠牲層ＳＬとの積層膜を加工する工程と、（ｄ）上記（ｃ）工程の後、犠牲層ＳＬ上に、金属膜を形成する工程と、（ｅ）上記（ｄ）工程の後、上記金属膜の第１領域をドライエッチングにより除去する工程と、（ｆ）上記（ｅ）工程の後、上記第１領域の上記犠牲層ＳＬをウェットエッチングにより除去する工程と、を有し、上記（ｃ）工程と、上記（ｆ）工程との間に、（ｇ）導電層に熱処理を施し、導電層を結晶化し、導電層ＣＬｃとする工程を有する。かかる工程によれば、ドライエッチングにより生じた犠牲層ＳＬのダメージ領域ＤＲを除去できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果トランジスタを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種である薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は、ガラスなどの絶縁体基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。現在ＴＦＴのチャネル層材料としては、アモルファスシリコンまたは多結晶シリコンが広く使われているが、近年、これらシリコン材料の代替材料として、金属酸化物よりなる半導体膜をチャネル層として用いたＴＦＴが注目を集めている。
【０００３】
金属酸化物よりなる半導体膜はチャネル層としての特性が優れているため、その採用により、ＴＦＴの特性を向上させることができる。また、金属酸化物よりなる半導体膜には、室温付近で成膜可能な材料も多い。そのため、耐熱性の低いプラスチックフィルムなどのいわゆるフレキシブル基板上へＴＦＴを形成する際にも使用可能であり、当該ＴＦＴのチャネル層材料の有力候補の一つとしても考えられている。
【０００４】
例えば、下記非特許文献１には、Ｉｎ−Ｇａ−Ｚｎ−Ｏをチャネル層として用いたＴＦＴが開示されている。また、当該文献においては、ソース電極およびドレイン電極のドライエッチングの際に、下層のチャネル層がダメージを受けた厚さ３０ｎｍ程の領域をウェットエッチングにより除去することが開示されている。
【０００５】
また、非特許文献２では、Ｉｎ−Ｇａ−Ｚｎ−Ｏをチャネル層として用いたＴＦＴが開示されている。また、当該文献においては、Ｉｎ−Ｇａ−Ｚｎ−Ｏチャネル層上にＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ（高抵抗半導体）でエッチスストッパ層を形成することで、ソース電極およびドレイン電極のドライエッチングの際のダメージがチャネル層に及ばないようにしている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， １２ （４） Ｈ９５−Ｈ９７ （２００９）
【非特許文献２】Ｊｏｕｒｎａｌ ｏｆ Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ， １５６ （３） Ｈ１８４−Ｈ１８７ （２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、上記のような金属酸化物よりなる半導体膜をチャネル層として用いた薄膜トランジスタの研究・開発に従事している。
【０００８】
しかしながら、金属酸化物よりなる半導体は、プラズマや加速粒子にさらされるとダメージを受け易いものがある。即ち、このダメージによって、酸素欠損や捕獲準位を形成してしまう。このように酸素欠損が過剰になるとキャリアが過剰になり、ＴＦＴのゲート電極による電流制御が困難となる。また、捕獲準位の形成により、ＴＦＴの電流−電圧特性が劣化し、その信頼性が低下する恐れがある。
【０００９】
そのため、現在産業的に広く用いられているシリコンを用いたＴＦＴの一形態であるトップコンタクト型のＴＦＴを形成する場合に、次の点が課題となる。
【００１０】
第１の課題として、金属酸化物よりなる半導体膜上にスパッタリング法など、プラズマや加速粒子を生成する方法により金属の膜を形成する際に、金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。第２の課題として、金属膜を加工しソース・ドレイン電極を形成する際にドライエッチングなどのエッチング方法を用いたときに、その下層の金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。金属膜のスパッタリング法による形成は、膜質や成膜速度、均一性、歩留まりに優れるため、量産性が高く産業的に広く用いられている方法である。また、ドライエッチングによる加工も、加工精度や加工速度に優れるため、量産性が高く産業的に広く用いられている方法である。よって、このようなスパッタリング法やドライエッチング方法の採用の回避は困難である。そこで、上記ダメージ層の効果的な除去方法の検討が切望される。
【００１１】
例えば、上述の２つの課題を解決する方法として、非特許文献１では、前述のとおり、ダメージを受けた厚さ３０ｎｍ程のチャネル層をウェットエッチングにより除去することが検討されている、また、非特許文献２では、前述のとおり、エッチスストッパ層を形成し、ソース電極およびドレイン電極のドライエッチングの際のダメージがチャネル層に及ばないようにしている。
【００１２】
しかしながら、例えば、上記非特許文献１に記載の方法では、ドライエッチングによりダメージを受けた領域を、単にウェットエッチングにより除去するだけでは、チャネル層の厚さにバラツキが生じ得る。即ち、ウェットエッチングは制御性が低く、大面積の領域に多数のＴＦＴを形成する場合、各ＴＦＴのチャネル層の厚さにバラツキが生じてしまう。このチャネル層の厚さは、ＴＦＴの特性を左右する重要なパラメータであるため、チャネル層の厚さのバラツキによりＴＦＴ特性のバラツキが増大してしまう。結果として、製品の歩留まりが低下するという問題がある。
【００１３】
一方、非特許文献２に記載の方法では、チャネル層とソース・ドレイン電極との間に抵抗が大きいＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ層が入るため、ＴＦＴのオン電流が低減するという問題がある。
【００１４】
そこで、本発明は、上述のような事情に基づいてなされたものであり、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。特に、ソース・ドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型ＴＦＴにおいても、その特性を向上させることができる半導体装置の製造方法を提供することにある。また、製造歩留まりを向上させることができる半導体装置の製造方法を提供することにある。
【００１５】
また、本発明の他の目的は、特性の良好な半導体装置を提供することにある。特に、ソース・ドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型ＴＦＴにおいても、その特性を向上させることができる半導体装置の構成を提供することにある。
【００１６】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）基板の上方に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、（ｂ）上記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、（ｃ）上記第１半導体膜と上記第２半導体膜との積層膜を加工する工程と、（ｄ）上記（ｃ）工程の後、上記第２半導体膜上に、第１導電性膜を形成する工程と、（ｅ）上記（ｄ）工程の後、上記第２半導体膜上の第１領域の上記第１導電性膜をエッチングにより除去する工程と、（ｆ）上記（ｅ）工程の後、上記第１領域の上記第２半導体膜をエッチングにより除去する工程と、を有し、上記（ｃ）工程と、上記（ｆ）工程との間に、（ｇ）上記第１半導体膜に熱処理を施し、上記第１半導体膜を結晶化する工程を有する。
【００１９】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）基板の上方に、半導体層を形成する工程と、（ｂ）上記半導体層上に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、（ｃ）上記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、（ｄ）上記半導体層、上記第１半導体膜および上記第２半導体膜との積層膜を加工する工程と、（ｅ）上記（ｄ）工程の後、上記第２半導体膜上に、第１導電性膜を形成する工程と、（ｆ）上記（ｅ）工程の後、上記第２半導体膜上の第１領域の上記第１導電性膜をエッチングにより除去する工程と、（ｇ）上記（ｅ）工程の後、上記第１領域の上記第２半導体膜をエッチングにより除去する工程と、を有し、上記（ｄ）工程と、上記（ｇ）工程との間に、（ｈ）上記第１半導体膜に熱処理を施し、上記第１半導体膜を結晶化する工程を有する。
【００２０】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）基板の上方に配置された第１金属酸化物を含有する多結晶の半導体からなる第１半導体膜と、（ｂ）上記第１半導体膜の上方に配置され、上記第１半導体膜上の第１領域を挟んで離間して配置されたソース電極およびドレイン電極と、（ｃ）ゲート電極と、（ｄ）ゲート絶縁膜と、を有するトランジスタを有し、（ｅ）第２金属酸化物を含有する半導体からなる第２半導体膜であって、上記第１半導体膜と上記ソース電極、および上記第１半導体膜と上記ドレイン電極との間に配置された第２半導体膜と、を有する。また、（ｆ）上記第１半導体膜の下層に半導体層を有していてもよい。
【発明の効果】
【００２１】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【００２２】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く工程を示す要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く工程を示す要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図２に続く工程を示す要部平面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図５に続く工程を示す要部平面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く工程を示す要部断面図である。
【図１０】第１金属酸化物半導体膜（導電層）と第２金属酸化物半導体膜（犠牲層）とのエッチレート比に対する第１金属酸化物半導体膜（導電層）のエッチング量のバラツキを示すグラフである。
【図１１】各種酸化物材料のシュウ酸系エッチング液に対するエッチレートを示す表である。
【図１２】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１２に続く工程を示す要部断面図である。
【図１４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１３に続く工程を示す要部断面図である。
【図１５】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１４に続く工程を示す要部断面図である。
【図１６】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１５に続く工程を示す要部断面図である。
【図１７】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１７に続く工程を示す要部断面図である。
【図１９】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１８に続く工程を示す要部断面図である。
【図２０】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１９に続く工程を示す要部断面図である。
【図２１】実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図２２】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２１に続く工程を示す要部断面図である。
【図２３】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２２に続く工程を示す要部断面図である。
【図２４】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２３に続く工程を示す要部断面図である。
【図２５】アクティブマトリクス基板の構成を示す回路図である。
【図２６】アクティブマトリクス基板の構成を示す平面図である。
【図２７】ＲＦＩＤタグの構成を示すブロック図である。
【図２８】論理回路を示す回路図であり、図２８（Ａ）は、インバータ回路、図２８（Ｂ）は、ＮＯＲ回路、図２８（Ｃ）は、ＮＡＮＤ回路である。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２８】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１〜図９は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。なお、要部断面図は要部平面図のＡ−Ａ部に対応する。
【００２９】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図９を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００３０】
図９に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタである。このボトムゲート構造とは、チャネルを形成する半導体膜（チャネル層、ここでは、第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬ）よりも下層にゲート電極ＧＥが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜（ここでは、上記積層膜ＳＣＬ）よりも上層にソース電極ＳＥおよびドレイン電極ＤＥが配置されている構造をいう。
【００３１】
即ち、図９に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜である上記積層膜ＳＣＬと、この積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有する。
【００３２】
このソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥと積層膜ＳＣＬとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域（第１領域）となる。
【００３３】
ここで、上記半導体膜は、第１金属酸化物半導体膜（導電層ＣＬｃ、第１半導体膜）と、その上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との積層膜ＳＣＬよりなるが、上記チャネル領域において、上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（導電層ＣＬｃ）が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、第１および第２金属酸化物半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【００３４】
このように、本実施の形態においては、半導体膜を積層膜（導電層ＣＬｃおよび犠牲層ＳＬ）で構成するとともに、チャネル領域において上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【００３５】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【００３６】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）が、そのエッチングレート（エッチレート）が上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【００３７】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、下層膜（ここでは、導電層ＣＬｃ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【００３８】
また、主たるチャネル層を構成する下層膜（ここでは、導電層ＣＬｃ）を結晶化することにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【００３９】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【００４０】
[製造方法説明]
次いで、図１〜図９を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【００４１】
図１に示すように、基板ＳＵＢとして、例えば、ガラス基板を準備する。基板ＳＵＢとしては、例えば、ガラスの他、石英、サファイアなどからなる基板を用いることができる。また、プラスチックフィルム等よりなる基板、いわゆるフレキシブル基板を用いてもよい。また、必要に応じて、ゲート電極ＧＥが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。
【００４２】
次いで、基板ＳＵＢ上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状（図２参照）にパターニングすることによりゲート電極ＧＥを形成する。ゲート電極材料としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Indium Tin Oxide）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることができる。また、不純物を含有し、キャリア（電子、ホール）の多い半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。
【００４３】
このゲート電極ＧＥの成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長、Chemical Vapor Deposition）法などを用いることができる。また、パターニングは、所定の形状のフォトレジスト膜をフォトリソグラフィ技術を用いて形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。
【００４４】
ここでは、例えば、電子線（ＥＢ）を用いた蒸着法により、厚さ１００ｎｍ程度のモリブデン膜（Ｍｏ）を成膜し、反応性イオンエッチング（ＲＩＥ（Reactive Ion Etching））によりパターニングすることにより、基板ＳＵＢ上にゲート電極ＧＥを形成する。
【００４５】
このゲート電極ＧＥの形状（上面から見た平面形状）は、例えば、図２に示すように、第１方向（図面縦方向）に長辺を有する略矩形状に形成する。
【００４６】
次いで、図３に示すように、ゲート電極ＧＥ上に、ゲート絶縁膜ＧＩＦとして、酸化シリコン膜（ＳｉＯｘ）を、ＣＶＤ法などにより、１００ｎｍ程度堆積する。酸化シリコン膜の他、酸化アルミニウム膜などの他の酸化膜を用いてもよい。これらの酸化膜を用いることが好ましい。また、酸化膜以外に、窒化シリコン膜や窒化アルミニウム膜などの無機絶縁膜を用いることができる。また、パリレンなどの有機絶縁膜を用いてもよい。また、成膜方法としては、上記ＣＶＤ法の他、スパッタリング法や塗布法などを用いてもよい。
【００４７】
次いで、ゲート絶縁膜ＧＩＦ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、第１金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【００４８】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、塗布法、印刷法などを用いることができる。なお、ＰＬＤ法とは、レーザー光をターゲットに照射し、ターゲットの対面に置かれた基板にターゲット材料を堆積させる成膜方法である。この第１金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【００４９】
次いで、導電層ＣＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【００５０】
第１金属酸化物半導体膜（導電層ＣＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層ＣＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由を以下に説明する。
【００５１】
酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）については、実用性、汎用性が高く、酸素含有量を調整するだけで、半導体特性を容易に顕在化させることができる。酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）については、Ｉｎ２Ｏ３中に１０ｗｔ％程度以下のＳｎを含有したものが透明導電膜用のスパッタリングターゲットとして市販されているが、このターゲットを用いて成膜する際に、酸素分圧を制御することで導電性と半導体特性のどちらを顕在化させるかを制御することができる。即ち、酸素分圧を増加させることで膜中の酸素量が増え（したがってキャリア電子量が減り）、連続的に導電性から半導体特性に移行する。具体的には、酸素分圧を４５ｍＰａ程度とするとキャリア電子密度が５×１０１９ｃｍ−３程度になり、半導体特性が顕在化し始める。また、酸素分圧を２０ｍＰａ程度以下とすると、導電性が顕著になり、前述のゲート電極ＧＥや後述のソース電極ＳＥ、ドレイン電極ＤＥの材料として使用可能となる。
【００５２】
また、犠牲層ＳＬについては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの各材料は、そのエッチングレートが、多結晶の酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレート０．１ｎｍ／ｍｉｎより大きく、具体的に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（アモルファス状態）については、１２ｎｍ／ｍｉｎ、Ｚｎ−Ｏ（結晶状態）については、１００ｎｍ／ｍｉｎ、Ｚｎ−Ｓｎ−Ｏ（アモルファス状態）については１５ｎｍ／ｍｉｎである（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【００５３】
また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していないが、これらの組成比については、所望の特性、例えば、半導体膜であれば、半導体特性、また、導電性膜であれば、導電性を有する組成比であればよい。
【００５４】
次いで、図４に示すように、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層ＣＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きく、１２ｎｍ／ｍｉｎである。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である。
【００５５】
この第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬの形状（上面から見た平面形状）は、例えば、図５に示すように、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。また、上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。なお、このようなフォトリソグラフィおよびエッチング技術を用いた膜の加工をパターニングということがある。
【００５６】
次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（導電層）をＣＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。なお、この平均粒径（結晶粒の直径）は、透過型電子顕微鏡などを用いて測定した値である（以降の実施の形態２〜３においても同様である）。また、熱処理温度は、１００℃以上３００℃以下である。また、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の結晶化温度は１５０℃程度である。
【００５７】
このように、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（導電層ＣＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【００５８】
次いで、図６に示すように、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、銀（Ａｇ）、亜鉛（Ｚｎ）などの金属の単層膜を用いることができる。また、上記複数の金属のうち、２種以上の金属を含有する合金膜を用いることができる。また、上記金属よりなる膜および合金膜のうち、２種以上の膜の積層膜を用いることができる。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Indium Tin Oxide）などの金属酸化物よりなる導電性膜、窒化チタン（ＴｉＮ）などの金属窒化物よりなる導電性膜などの金属化合物よりなる導電性膜を用いてもよい。また、このような金属化合物よりなる導電性膜と、上記金属膜または合金膜との積層膜を用いてもよい。また、多結晶シリコン膜などの半導体膜に不純物を含有させ、キャリア（電子、ホール）を多くした半導体膜を用いてもよい。また、多結晶シリコン膜などの半導体膜と上記金属膜または合金膜との積層膜を用いてもよい。
【００５９】
例えば、上記金属膜や合金膜は、例えば、スパッタリング法や蒸着法を用いて成膜することができる。また、上記半導体膜は、ＣＶＤ法などを用いて成膜することができる。
【００６０】
次いで、図７に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
【００６１】
このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【００６２】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、図８に示すように、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【００６３】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【００６４】
そこで、図９に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【００６５】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（導電層ＣＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（導電層ＣＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層ＣＬｃの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第１金属酸化物半導体膜（導電層ＣＬｃ）がさらされることがなく、第１金属酸化物半導体膜（導電層ＣＬｃ）のチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。
【００６６】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【００６７】
なお、上記工程においては、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化を行ってもよい。
【００６８】
このように、本実施の形態によれば、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【００６９】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【００７０】
また、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる第１金属酸化物半導体膜（導電層ＣＬ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【００７１】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと第１金属酸化物半導体膜（導電層ＣＬｃ）との間に第２金属酸化物半導体膜（犠牲層ＳＬ）が残存する構成となるが、第２金属酸化物半導体膜（犠牲層ＳＬ）も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第２金属酸化物半導体膜（犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【００７２】
さらに、第１金属酸化物半導体膜（導電層ＣＬｃ）の結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。
【００７３】
次いで、本発明者の検討事項に基づき本実施の形態の効果をさらに詳細に説明する。図１０は、第１金属酸化物半導体膜（導電層ＣＬｃ）と第２金属酸化物半導体膜（犠牲層ＳＬ）とのエッチレート比に対する第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチング量のバラツキを示すグラフである。図１１は、各種酸化物材料の上記シュウ酸系エッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）に対するエッチレートを示す表である。
【００７４】
例えば、薄膜トランジスタの製造工程において、成膜工程における膜厚バラツキの許容範囲は±５％程度である。よって、例えば、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚を３０ｎｍ以上で成膜した場合、３ｎｍ以上のバラツキが存在することになる。
【００７５】
よって、図１０に示すように、エッチングレート比(エッチレート比)が１、即ち、第２金属酸化物半導体膜（犠牲層ＳＬ）のエッチングレートＥｒ２と、第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートＥｒ１とが同じ（Ｅｒ２／Ｅｒ１が１の）場合、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚には、３ｎｍ以上のバラツキが生じることになる。
【００７６】
これに対し、エッチングレート比を１０、即ち、Ｅｒ２／Ｅｒ１が１０の場合は、バラツキ量は１／１０（１０分の１）の０．３ｎｍ以上となる。エッチングレート比を１００、即ち、Ｅｒ２／Ｅｒ１が１００の場合は、バラツキ量は１／１００（１００分の１）の０．０３ｎｍ以上となり、実質的にバラツキ量は、ほぼ０（ゼロ）に近い値となる。
【００７７】
よって、例えば、図１１に示す、各種酸化物材料のうち、エッチングレート比（Ｅｒ２／Ｅｒ１）が１より大きい、より好ましくは、１０以上となる酸化物材料を第２金属酸化物半導体膜（犠牲層ＳＬ）として選択することにより、第１金属酸化物半導体膜（導電層ＣＬｃ、ここでは、多結晶Ｉｎ−Ｓｎ−Ｏ）の膜厚のバラツキ量を低減することができる。
【００７８】
なお、図１０、図１１においては、第１金属酸化物半導体膜（導電層ＣＬｃ、ここでは、多結晶Ｉｎ−Ｓｎ−Ｏ）を例に説明したが、前述したとおり、第１金属酸化物半導体膜（導電層ＣＬｃ）として、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。この酸化インジウムも、アモルファス状態より多結晶状態でエッチングレートが低くなるため、第１金属酸化物半導体膜（導電層ＣＬ、ＣＬｃ）として用いて好適である。なお、酸化インジウム（Ｉｎ−Ｏ）の結晶化温度は、１５０℃程度である。
【００７９】
また、図１２に示す第２金属酸化物半導体膜（犠牲層ＳＬ）、具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏは一例であり、そのエッチングレートＥｒ２が、Ｅｒ１より大きくなる（Ｅｒ２＞Ｅｒ１の）関係を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、第１金属酸化物半導体膜（導電層ＣＬ）においても、アモルファス状態のエッチングレートをＥｒ１ａと、結晶化後のエッチングレートを上記Ｅｒ１とした場合、Ｅｒ１ａ＞Ｅｒ１の条件を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、Ｅｒ１ａとＥｒ２の差は小さい方が好ましい。
【００８０】
また、図１１においては、関東化学株式会社製ＩＴＯ−０７Ｎに対するエッチレートを例示したが、無機酸あるいは有機酸によるエッチングにおいても同様の傾向を示す。エッチング液としては、関東化学株式会社製ＩＴＯ−０７Ｎ以外にも、フッ酸、塩酸、硝酸、硫酸、酢酸、シュウ酸やそれらの混合液を用いることもできる。
【００８１】
（実施の形態２）
実施の形態１においては、半導体膜を、２種の半導体膜の積層膜（導電層ＣＬと犠牲層ＳＬ）としたが、この半導体膜を３種の半導体膜の積層膜としてもよい。
【００８２】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１２〜図１６は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１とは、積層膜ＳＣＬの構成が異なるため、積層膜ＳＣＬの構成およびその製造工程について特に詳細に説明する。
【００８３】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図１６を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００８４】
図１６に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタである。
【００８５】
具体的には、図１６に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜である上記積層膜ＳＣＬと、この積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有する。
【００８６】
このソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥと積層膜ＳＣＬとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【００８７】
ここで、上記半導体膜は、金属酸化物半導体膜（導電層ＣＬ、半導体層、主たるチャネル層）と、その上部に配置された第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ、第１半導体膜）と、さらにそのその上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との３層の半導体膜の積層膜ＳＣＬよりなる。
【００８８】
ここで、上記チャネル領域において、最上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）および金属酸化物半導体膜（導電層ＣＬ）の２層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、３層の金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【００８９】
このように、本実施の形態においては、半導体膜を３層の積層膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）ＳＣＬで構成するとともに、チャネル領域において最上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【００９０】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【００９１】
また、半導体膜を構成する積層膜のうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）が、そのエッチングレートが最上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【００９２】
また、半導体膜を構成する３層の積層膜ＳＣＬのうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）をエッチングストッパとして機能させることができ、上層膜より下層の膜（ここでは、エッチングストッパ層ＥＳＬｃおよび導電層ＣＬ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【００９３】
また、主たるチャネル層を構成する最下層膜（ここでは、導電層ＣＬ）の選択性が向上し、例えば、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）より半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【００９４】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【００９５】
[製造方法説明]
次いで、図１２〜図１６を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【００９６】
図１２に示すように、実施の形態１と同様に、基板ＳＵＢ上に、ゲート電極ＧＥを形成した後、ゲート電極ＧＥ上に、ゲート絶縁膜ＧＩＦを形成する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩＦの形成方法および材料は実施の形態１と同様であるためその詳細な説明を省略する。
【００９７】
次いで、ゲート絶縁膜ＧＩＦ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態１で説明した金属化合物半導体膜（実施の形態１において、導電層ＣＬ、犠牲層ＳＬとして例示した膜など）、即ち、酸化インジウム（Ｉｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの他、酸化スズ（Ｓｎ−Ｏ）など、から選択して用いることができる。これらの成膜方法は、実施の形態１で説明したとおりである。
【００９８】
この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパ（エッチストッパ）層ＥＳＬｃより半導体特性（例えば、キャリア移動度など）が、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜ＳＣＬの最下層に配置される導電層ＣＬは、要求される性能や用途に応じて適宜選択することが可能である。
【００９９】
次いで、導電層ＣＬ上に、エッチングストッパ層ＥＳＬとして、第１金属酸化物半導体膜を形成する。このエッチングストッパ層ＥＳＬは、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【０１００】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【０１０１】
次いで、エッチングストッパ層ＥＳＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【０１０２】
第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ＥＳＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである（図１１等参照）。
【０１０３】
次いで、図１３に示すように、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ＥＳＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である（図１１参照）。
【０１０４】
この積層膜ＳＣＬの形状（上面から見た平面形状）は、実施の形態１と同様に（図５参照）、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。
【０１０５】
次いで、図１４に示すように、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）をＥＳＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
【０１０６】
このように、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【０１０７】
次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で示した材料を用い、実施の形態１で説明した成膜方法で形成することができる。
【０１０８】
次いで、図１５に示すように、金属膜ＭＦを、実施の形態１と同様に、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【０１０９】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、実施の形態１と同様に（図８参照）、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【０１１０】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【０１１１】
そこで、図１６に示すように、ソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【０１１２】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ＥＳＬｃの膜厚の減少は生じたとしても極微量である。また、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜（導電層ＣＬ）まではエッチングの影響は及ばない。
【０１１３】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【０１１４】
なお、上記工程においては、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化を行ってもよい。
【０１１５】
このように、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【０１１６】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）のエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜（導電層ＣＬ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【０１１７】
また、半導体膜を３層（導電層ＣＬ、エッチングストッパ層ＥＳＬｃ、犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる金属酸化物半導体膜（導電層ＣＬ）や第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【０１１８】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと金属酸化物半導体膜（導電層ＣＬ）との間に第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）が残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【０１１９】
さらに、上記積層膜ＳＣＬを３層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。
【０１２０】
（実施の形態３）
実施の形態１においては、２層の半導体膜（導電層ＣＬと犠牲層ＳＬ）を、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタを例に説明したが、２層の半導体膜（導電層ＣＬと犠牲層ＳＬ）を、トップゲート／トップコンタクト構造のトランジスタに適用してもよい。
【０１２１】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１７〜図２０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１と共通する構成および製造工程については、その詳細な説明を省略する。
【０１２２】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図２０を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【０１２３】
図２０に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート／トップコンタクト構造のトランジスタである。このトップゲート構造とは、チャネルを形成する半導体膜（チャネル層、ここでは、第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬ）よりも上層にゲート電極ＧＥが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜（ここでは、導電層ＣＬｃと犠牲層ＳＬ）よりも上層にソース電極ＳＥおよびドレイン電極ＤＥが配置されている構造をいう。
【０１２４】
即ち、図２０に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置された半導体膜である上記積層膜ＳＣＬと、積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥおよびドレイン電極ＤＥ間上にゲート絶縁膜ＧＩＦを介して配置されたゲート電極ＧＥとを有する。
【０１２５】
このソース電極ＳＥおよびドレイン電極ＤＥは、積層膜ＳＣＬ上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜ＧＩＦを介してゲート電極ＧＥが配置され、この所定の間隔の部分がチャネル領域となる。
【０１２６】
ここで、上記半導体膜は、第１金属酸化物半導体膜（導電層ＣＬｃ、第１半導体膜）と、その上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との積層膜ＳＣＬよりなるが、上記チャネル領域において、上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（導電層ＣＬｃ）が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、第１および第２金属酸化物半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【０１２７】
このように、本実施の形態においては、半導体膜を積層膜（導電層ＣＬｃおよび犠牲層ＳＬ）で構成するとともに、チャネル領域において上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【０１２８】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【０１２９】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）が、そのエッチングレートが上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【０１３０】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、下層膜（ここでは、導電層ＣＬｃ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【０１３１】
また、主たるチャネル層を構成する下層膜（ここでは、導電層ＣＬｃ）を結晶化することにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【０１３２】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【０１３３】
[製造方法説明]
次いで、図１７〜図２０を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【０１３４】
図１７に示すように、実施の形態１と同様に、基板ＳＵＢを準備する。次いで、基板ＳＵＢ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、第１金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【０１３５】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【０１３６】
次いで、導電層ＣＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【０１３７】
第１金属酸化物半導体膜（導電層ＣＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層ＣＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである。
【０１３８】
次いで、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層ＣＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である。
【０１３９】
この第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、第１方向（図面縦方向）に短辺を有する略矩形状に形成する（図５参照）。
【０１４０】
次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（導電層）をＣＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
【０１４１】
このように、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（導電層ＣＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【０１４２】
次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
【０１４３】
次いで、図１８に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
【０１４４】
このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【０１４５】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、それぞれ略矩形状（図８参照）とすることができ、積層膜ＳＣＬ上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【０１４６】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【０１４７】
そこで、図１９に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【０１４８】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（導電層ＣＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（導電層ＣＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層ＣＬｃの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第１金属酸化物半導体膜（導電層ＣＬｃ）がさらされることがなく、第１金属酸化物半導体膜（導電層ＣＬｃ）のチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。
【０１４９】
次いで、図２０に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびこれらの間（チャネル領域）上に、ゲート絶縁膜ＧＩＦとして、酸化シリコン膜（ＳｉＯｘ）を、ＣＶＤ法などにより、１００ｎｍ程度堆積する。ゲート絶縁膜ＧＩＦとしては、酸化シリコン膜の他、実施の形態１で説明した各種材料を実施の形態１で説明した成膜方法で形成することができる。
【０１５０】
次いで、ゲート絶縁膜ＧＩＦ上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状（図２参照）にパターニングすることによりゲート電極ＧＥを形成する。ゲート電極材料としては、例えば、実施の形態１で詳細に説明した各種材料を、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
【０１５１】
このゲート電極ＧＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に（図２参照）、上記チャネル領域上において、第１方向（図面縦方向）に長辺を有する略矩形状に形成する。
【０１５２】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【０１５３】
なお、上記工程においては、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化を行ってもよい。
【０１５４】
このように、本実施の形態によっても、実施の形態１と同様の効果を奏することができる。
【０１５５】
即ち、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【０１５６】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【０１５７】
また、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる第１金属酸化物半導体膜（導電層ＣＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【０１５８】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと第１金属酸化物半導体膜（導電層ＣＬｃ）との間に第２金属酸化物半導体膜（犠牲層ＳＬ）が残存する構成となるが、第２金属酸化物半導体膜（犠牲層ＳＬ）も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第２金属酸化物半導体膜（犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【０１５９】
さらに、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。
【０１６０】
（実施の形態４）
実施の形態２においては、３層の半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）を、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタを例に説明したが、３層の半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）を、トップゲート／トップコンタクト構造のトランジスタに適用してもよい。
【０１６１】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図２１〜図２４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１と共通する構成および製造工程については、その詳細な説明を省略する。
【０１６２】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図２４を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【０１６３】
図２４に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート／トップコンタクト構造のトランジスタである。
【０１６４】
即ち、図２４に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置された半導体膜である上記積層膜ＳＣＬと、積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥおよびドレイン電極ＤＥ間上にゲート絶縁膜ＧＩＦを介して配置されたゲート電極ＧＥとを有する。
【０１６５】
このソース電極ＳＥおよびドレイン電極ＤＥは、積層膜ＳＣＬ上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜ＧＩＦを介してゲート電極ＧＥが配置され、この所定の間隔の部分がチャネル領域となる。
【０１６６】
ここで、上記半導体膜は、金属酸化物半導体膜（導電層ＣＬ、半導体層、主たるチャネル層）と、その上部に配置された第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ、第１半導体膜）と、さらにそのその上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との３層の半導体膜の積層膜ＳＣＬよりなる。
【０１６７】
ここで、上記チャネル領域において、最上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）および金属酸化物半導体膜（導電層ＣＬ）の２層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、３層の金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【０１６８】
このように、本実施の形態においては、半導体膜を３層の積層膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）ＳＣＬで構成するとともに、チャネル領域において最上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【０１６９】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【０１７０】
また、半導体膜を構成する積層膜のうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）が、そのエッチングレートが最上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【０１７１】
また、半導体膜を構成する３層の積層膜ＳＣＬのうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）をエッチングストッパとして機能させることができ、上層膜より下層の膜（ここでは、エッチングストッパ層ＥＳＬおよび導電層ＣＬ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【０１７２】
また、主たるチャネル層を構成する最下層膜（ここでは、導電層ＣＬ）の選択性が向上し、例えば、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）より半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【０１７３】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【０１７４】
[製造方法説明]
次いで、図２１〜図２４を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【０１７５】
図２１に示すように、実施の形態１と同様に、基板ＳＵＢを準備する。次いで、基板ＳＵＢ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態１で説明した金属化合物半導体膜（実施の形態１において、導電層ＣＬ、犠牲層ＳＬとして例示した膜など）、即ち、酸化インジウム（Ｉｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの他、酸化スズ（Ｓｎ−Ｏ）など、から選択して用いることができる。これらの成膜方法は、実施の形態１で説明したとおりである。
【０１７６】
この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパ層ＥＳＬｃより半導体特性（例えば、キャリア移動度など）が、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜ＳＣＬの最下層に配置される導電層ＣＬは、要求される性能や用途に応じて適宜選択することが可能である。
【０１７７】
次いで、導電層ＣＬ上に、エッチングストッパ層ＥＳＬとして、第１金属酸化物半導体膜を形成する。このエッチングストッパ層ＥＳＬは、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【０１７８】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【０１７９】
次いで、エッチングストッパ層ＥＳＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【０１８０】
第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ＥＳＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである（図１１等参照）。
【０１８１】
次いで、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ＥＳＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である（図１１参照）。
【０１８２】
この積層膜ＳＣＬの形状（上面から見た平面形状）は、実施の形態１と同様に（図５参照）、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。
【０１８３】
次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの中層の膜、即ち、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）をＥＳＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
【０１８４】
このように、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【０１８５】
次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
【０１８６】
次いで、図２２に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
【０１８７】
このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【０１８８】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、それぞれ略矩形状（図８参照）とすることができ、積層膜ＳＣＬ上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【０１８９】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【０１９０】
そこで、図２３に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【０１９１】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ＥＳＬｃの膜厚の減少は生じたとしても極微量である。また、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）がエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜（導電層ＣＬ）まではエッチングの影響は及ばない。
【０１９２】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【０１９３】
なお、上記工程においては、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化を行ってもよい。
【０１９４】
このように、本実施の形態によっても、実施の形態１と同様の効果を奏することができる。
【０１９５】
即ち、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【０１９６】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）のエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜（導電層ＣＬ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【０１９７】
また、半導体膜を（導電層ＣＬ、エッチングストッパ層ＥＳＬｃ、犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる金属酸化物半導体膜（導電層ＣＬ）や第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【０１９８】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと金属酸化物半導体膜（導電層ＣＬ）との間に第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）が残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【０１９９】
さらに、上記積層膜ＳＣＬを３層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。
【０２００】
上記実施の形態１〜４で説明した薄膜トランジスタにおいて、実施の形態２の薄膜トランジスタのエッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬは、実施の形態１の薄膜トランジスタの導電層ＣＬｃおよび犠牲層ＳＬと対応し、実施の形態２の構成は、実施の形態１の導電層ＣＬｃの下層に他の半導体膜を有する構造であると言える。同様に、実施の形態４の薄膜トランジスタのエッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬは、実施の形態３の薄膜トランジスタの導電層ＣＬｃおよび犠牲層ＳＬと対応し、実施の形態４の構成は、実施の形態３の導電層ＣＬｃの下層に他の半導体膜を有する構造であると言える。
【０２０１】
（実施の形態５）
上記実施の形態１〜４で説明した薄膜トランジスタの適用例に制限はないが、例えば、液晶表示装置などの電気光学装置に用いられるアクティブマトリクス基板（アレイ基板）に適用することができる。
【０２０２】
図２５は、アクティブマトリクス基板の構成を示す回路図である。また、図２６は、アクティブマトリクス基板の構成を示す平面図である。
【０２０３】
図２５に示すように、アレイ基板は、表示部（表示領域）内にＹ方向に配置された複数のデータ線ＤＬ（ソース線）と、Ｘ方向に配置された複数のゲート線ＧＬとを有する。また、各画素は、データ線ＤＬとゲート線ＧＬとの交点に、マトリクス状に複数配置される。この画素は、画素電極ＰＥおよび薄膜トランジスタＴを有している。例えば、データ線ＤＬは、データ線駆動回路ＤＤＣ（Ｘドライバ）により駆動され、また、ゲート線ＧＬは、ゲート線駆動回路ＧＤＣ（Ｙドライバ）により駆動される。
【０２０４】
図２６に示すように、例えば、薄膜トランジスタＴのゲート電極部は、Ｘ方向に延在するゲート線ＧＬと接続される。ここでは、ゲート電極とゲート線ＧＬが一体となっている。このゲート電極部の上層には、ゲート絶縁膜を介して半導体膜が配置され、この半導体膜の図中左側にソース電極、図中右側にドレイン電極が配置されている。図２６においては、ボトムゲート構造の薄膜トランジスタＴとして表示してある。ソース電極は、Ｙ方向に延在するデータ線ＤＬと接続され、ドレイン電極は、画素電極ＰＥと接続されている。なお、データ線ＤＬとソース電極とを一体としてもよい。図２６においては、ボトムゲート構造の薄膜トランジスタの平面図として記載されているが、トップゲート構造の薄膜トランジスタとしてもよい。この場合、ゲート電極が、半導体膜の上層に位置する構成となる。
【０２０５】
このようなアレイ基板と対向電極が形成された対向基板との間に液晶を封止することにより、液晶表示装置が形成される。
【０２０６】
液晶表示装置においては、ゲート線ＧＬに走査信号が供給されると、薄膜トランジスタＴがオンし、このオンされた薄膜トランジスタＴを通して、図中Ｙ方向に延在するデータ線ＤＬからの映像信号が画素電極ＰＥに供給される。よって、ゲート線ＧＬとデータ線ＤＬによって選択された画素部が表示状態となる。
【０２０７】
なお、上記においては、画素を構成する薄膜トランジスタＴに上記実施の形態１〜４の薄膜トランジスタを適用したが、前述のデータ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣ中の論理回路として、上記実施の形態１〜４の薄膜トランジスタを用いてもよい。
【０２０８】
即ち、前述のデータ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣは、複数の論理回路を含み構成される。よって、これら論理回路（例えば、インバータ、ＮＯＲ回路、ＮＡＮＤ回路など）を、上記実施の形態１〜４の薄膜トランジスタを用いて構成してもよい。また、上記アレイ基板は、上記液晶表示装置のみならず、有機ＥＬ（Electro-Luminescence）表示装置などの他の表示装置に広く適用可能である。また、上記アレイ基板の構成において画素電極ＰＥを記憶素子（例えば、キャパシタ）とし、実施の形態１〜４の薄膜トランジスタを記憶装置の選択トランジスタとして用いてもよい。
【０２０９】
（実施の形態６）
上記実施の形態１〜４で説明した薄膜トランジスタの適用例に制限はないが、例えば、ＲＦＩＤ（（Radio Frequency IDentification）タグにに適用することができる。
【０２１０】
図２７は、ＲＦＩＤタグの構成を示すブロック図である。図２７に示すように、ＲＦＩＤタグは、アンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤおよびデジタル回路ＤＧＣを有している。このように構成されているＲＦＩＤタグは、リーダＲＤおよびライタＷＲとの間で、例えば、周波数が１３．５６ＭＨｚの送受信信号のやり取りを行なう。例えば、ライタＷＲから送信された送信信号は、ＲＦＩＤタグのアンテナ共振回路ＡＲで受信された後、整流器ＲＣＴでＤＣ信号に変換される。その後、整流器ＲＣＴで変換されたＤＣ信号は、デジタル回路ＤＧＣで処理され、デジタル回路ＤＧＣで処理された結果はメモリ回路（図示せず）などに保存される。このように、ライタＷＲによってＲＦＩＤタグに情報の書き込みを行なうことができる。一方、ＲＦＩＤタグに記憶されている情報を読み出すには、デジタル回路ＤＧＣがメモリ回路にアクセスしてメモリ回路に記憶されている情報を取り出した後、この情報に従い変調器ＭＯＤによりインピーダンスを変化させ、アンテナ共振回路ＡＲから信号を送信する。そして、送信された信号は、リーダＲＤによって受信されてＲＦＩＤタグに記憶されている情報が読み出される。
【０２１１】
このＲＦＩＤタグのアンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなどを上記実施の形態１〜４で説明した薄膜トランジスタを用いて構成することができる。この結果、各構成部（アンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなど）に使用している薄膜トランジスタの特性が良好となり、ＲＦＩＤタグの特性向上を図ることができる。
【０２１２】
（実施の形態７）
上記実施の形態５で説明した論理回路（例えば、インバータ、ＮＯＲ回路、ＮＡＮＤ回路など）や上記実施の形態６で説明したデジタル回路ＤＧＣに関しては、以下に説明する論理回路（論理ゲート）を用いて構成することができる。
【０２１３】
図２８は、論理回路を示す回路図であり、図２８（Ａ）は、インバータ回路である。図２８（Ａ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ１およびＴ２が直列に接続されている。トランジスタＴ１のゲート電極は、２つのトランジスタの接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。一方、トランジスタＴ２のゲート電極は、入力端子（ＩＮ）と接続される。上記トランジスタＴ１およびＴ２は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ１およびＴ２として、上記実施の形態１〜４で説明した薄膜トランジスタを適用することができる。
【０２１４】
図２８（Ｂ）は、ＮＯＲ回路である。図２８（Ｂ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ３およびＴ４が直列に接続されている。トランジスタＴ３のゲート電極は、２つのトランジスタＴ３とＴ４の接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。また、出力端子（ＯＵＴ）と接地端子（ＶＳＳ）との間にトランジスタＴ５が接続されている。トランジスタＴ４のゲート電極は、第１入力端子（ＩＮ１）と接続される。トランジスタＴ５のゲート電極は、第２入力端子（ＩＮ２）と接続される。上記トランジスタＴ３、Ｔ４およびＴ５は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ３、Ｔ４およびＴ５として、上記実施の形態１〜４で説明した薄膜トランジスタを適用することができる。
【０２１５】
図２８（Ｃ）は、ＮＡＮＤ回路である。図２８（Ｃ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ６、Ｔ７およびＴ８が直列に接続されている。トランジスタＴ６のゲート電極は、２つのトランジスタＴ６とＴ７の接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。トランジスタＴ７のゲート電極は、第１入力端子（ＩＮ１）と接続される。トランジスタＴ８のゲート電極は、第２入力端子（ＩＮ２）と接続される。上記トランジスタＴ６、Ｔ７およびＴ８は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ６、Ｔ７およびＴ８として、上記実施の形態１〜４で説明した薄膜トランジスタを適用することができる。
【０２１６】
特に、実施の形態１〜４で説明した金属化合物半導体膜は、ｎチャネル型トランジスタとして用いて特性が良好である。即ち、電子をキャリアとする場合に特性が良好となる。よって、上記のように、ｎチャネル型トランジスタのみを用いた論理回路に実施の形態１〜４で説明した薄膜トランジスタを適用して好適である。
【０２１７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１８】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果トランジスタを有する半導体装置に適用して有効である。
【符号の説明】
【０２１９】
ＡＲ アンテナ共振回路
ＣＬ 導電層
ＣＬｃ 導電層
ＤＤＣ データ線駆動回路
ＤＥ ドレイン電極
ＤＧＣ デジタル回路
ＤＬ データ線
ＤＲ ダメージ領域
ＥＳＬ エッチングストッパ層
ＥＳＬｃ エッチングストッパ層
ＧＤＣ ゲート線駆動回路
ＧＥ ゲート電極
ＧＩＦ ゲート絶縁膜
ＧＬ ゲート線
ＭＦ 金属膜
ＭＯＤ 変調器
ＰＥ 画素電極
ＲＣＴ 整流器
ＲＤ リーダ
ＳＣＬ 積層膜
ＳＥ ソース電極
ＳＬ 犠牲層
ＳＵＢ 基板
Ｔ 薄膜トランジスタ
Ｔ１ トランジスタ
Ｔ２ トランジスタ
Ｔ３ トランジスタ
Ｔ４ トランジスタ
Ｔ５ トランジスタ
Ｔ６ トランジスタ
Ｔ７ トランジスタ
Ｔ８ トランジスタ
ＷＲ ライタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果トランジスタを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種である薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は、ガラスなどの絶縁体基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。現在ＴＦＴのチャネル層材料としては、アモルファスシリコンまたは多結晶シリコンが広く使われているが、近年、これらシリコン材料の代替材料として、金属酸化物よりなる半導体膜をチャネル層として用いたＴＦＴが注目を集めている。
【０００３】
金属酸化物よりなる半導体膜はチャネル層としての特性が優れているため、その採用により、ＴＦＴの特性を向上させることができる。また、金属酸化物よりなる半導体膜には、室温付近で成膜可能な材料も多い。そのため、耐熱性の低いプラスチックフィルムなどのいわゆるフレキシブル基板上へＴＦＴを形成する際にも使用可能であり、当該ＴＦＴのチャネル層材料の有力候補の一つとしても考えられている。
【０００４】
例えば、下記非特許文献１には、Ｉｎ−Ｇａ−Ｚｎ−Ｏをチャネル層として用いたＴＦＴが開示されている。また、当該文献においては、ソース電極およびドレイン電極のドライエッチングの際に、下層のチャネル層がダメージを受けた厚さ３０ｎｍ程の領域をウェットエッチングにより除去することが開示されている。
【０００５】
また、非特許文献２では、Ｉｎ−Ｇａ−Ｚｎ−Ｏをチャネル層として用いたＴＦＴが開示されている。また、当該文献においては、Ｉｎ−Ｇａ−Ｚｎ−Ｏチャネル層上にＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ（高抵抗半導体）でエッチスストッパ層を形成することで、ソース電極およびドレイン電極のドライエッチングの際のダメージがチャネル層に及ばないようにしている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， １２ （４） Ｈ９５−Ｈ９７ （２００９）
【非特許文献２】Ｊｏｕｒｎａｌ ｏｆ Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ， １５６ （３） Ｈ１８４−Ｈ１８７ （２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、上記のような金属酸化物よりなる半導体膜をチャネル層として用いた薄膜トランジスタの研究・開発に従事している。
【０００８】
しかしながら、金属酸化物よりなる半導体は、プラズマや加速粒子にさらされるとダメージを受け易いものがある。即ち、このダメージによって、酸素欠損や捕獲準位を形成してしまう。このように酸素欠損が過剰になるとキャリアが過剰になり、ＴＦＴのゲート電極による電流制御が困難となる。また、捕獲準位の形成により、ＴＦＴの電流−電圧特性が劣化し、その信頼性が低下する恐れがある。
【０００９】
そのため、現在産業的に広く用いられているシリコンを用いたＴＦＴの一形態であるトップコンタクト型のＴＦＴを形成する場合に、次の点が課題となる。
【００１０】
第１の課題として、金属酸化物よりなる半導体膜上にスパッタリング法など、プラズマや加速粒子を生成する方法により金属の膜を形成する際に、金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。第２の課題として、金属膜を加工しソース・ドレイン電極を形成する際にドライエッチングなどのエッチング方法を用いたときに、その下層の金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。金属膜のスパッタリング法による形成は、膜質や成膜速度、均一性、歩留まりに優れるため、量産性が高く産業的に広く用いられている方法である。また、ドライエッチングによる加工も、加工精度や加工速度に優れるため、量産性が高く産業的に広く用いられている方法である。よって、このようなスパッタリング法やドライエッチング方法の採用の回避は困難である。そこで、上記ダメージ層の効果的な除去方法の検討が切望される。
【００１１】
例えば、上述の２つの課題を解決する方法として、非特許文献１では、前述のとおり、ダメージを受けた厚さ３０ｎｍ程のチャネル層をウェットエッチングにより除去することが検討されている、また、非特許文献２では、前述のとおり、エッチスストッパ層を形成し、ソース電極およびドレイン電極のドライエッチングの際のダメージがチャネル層に及ばないようにしている。
【００１２】
しかしながら、例えば、上記非特許文献１に記載の方法では、ドライエッチングによりダメージを受けた領域を、単にウェットエッチングにより除去するだけでは、チャネル層の厚さにバラツキが生じ得る。即ち、ウェットエッチングは制御性が低く、大面積の領域に多数のＴＦＴを形成する場合、各ＴＦＴのチャネル層の厚さにバラツキが生じてしまう。このチャネル層の厚さは、ＴＦＴの特性を左右する重要なパラメータであるため、チャネル層の厚さのバラツキによりＴＦＴ特性のバラツキが増大してしまう。結果として、製品の歩留まりが低下するという問題がある。
【００１３】
一方、非特許文献２に記載の方法では、チャネル層とソース・ドレイン電極との間に抵抗が大きいＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ層が入るため、ＴＦＴのオン電流が低減するという問題がある。
【００１４】
そこで、本発明は、上述のような事情に基づいてなされたものであり、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。特に、ソース・ドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型ＴＦＴにおいても、その特性を向上させることができる半導体装置の製造方法を提供することにある。また、製造歩留まりを向上させることができる半導体装置の製造方法を提供することにある。
【００１５】
また、本発明の他の目的は、特性の良好な半導体装置を提供することにある。特に、ソース・ドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型ＴＦＴにおいても、その特性を向上させることができる半導体装置の構成を提供することにある。
【００１６】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）基板の上方に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、（ｂ）上記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、（ｃ）上記第１半導体膜と上記第２半導体膜との積層膜を加工する工程と、（ｄ）上記（ｃ）工程の後、上記第２半導体膜上に、第１導電性膜を形成する工程と、（ｅ）上記（ｄ）工程の後、上記第２半導体膜上の第１領域の上記第１導電性膜をエッチングにより除去する工程と、（ｆ）上記（ｅ）工程の後、上記第１領域の上記第２半導体膜をエッチングにより除去する工程と、を有し、上記（ｃ）工程と、上記（ｆ）工程との間に、（ｇ）上記第１半導体膜に熱処理を施し、上記第１半導体膜を結晶化する工程を有する。
【００１９】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）基板の上方に、半導体層を形成する工程と、（ｂ）上記半導体層上に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、（ｃ）上記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、（ｄ）上記半導体層、上記第１半導体膜および上記第２半導体膜との積層膜を加工する工程と、（ｅ）上記（ｄ）工程の後、上記第２半導体膜上に、第１導電性膜を形成する工程と、（ｆ）上記（ｅ）工程の後、上記第２半導体膜上の第１領域の上記第１導電性膜をエッチングにより除去する工程と、（ｇ）上記（ｅ）工程の後、上記第１領域の上記第２半導体膜をエッチングにより除去する工程と、を有し、上記（ｄ）工程と、上記（ｇ）工程との間に、（ｈ）上記第１半導体膜に熱処理を施し、上記第１半導体膜を結晶化する工程を有する。
【００２０】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）基板の上方に配置された第１金属酸化物を含有する多結晶の半導体からなる第１半導体膜と、（ｂ）上記第１半導体膜の上方に配置され、上記第１半導体膜上の第１領域を挟んで離間して配置されたソース電極およびドレイン電極と、（ｃ）ゲート電極と、（ｄ）ゲート絶縁膜と、を有するトランジスタを有し、（ｅ）第２金属酸化物を含有する半導体からなる第２半導体膜であって、上記第１半導体膜と上記ソース電極、および上記第１半導体膜と上記ドレイン電極との間に配置された第２半導体膜と、を有する。また、（ｆ）上記第１半導体膜の下層に半導体層を有していてもよい。
【発明の効果】
【００２１】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【００２２】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く工程を示す要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く工程を示す要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図２に続く工程を示す要部平面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図５に続く工程を示す要部平面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く工程を示す要部断面図である。
【図１０】第１金属酸化物半導体膜（導電層）と第２金属酸化物半導体膜（犠牲層）とのエッチレート比に対する第１金属酸化物半導体膜（導電層）のエッチング量のバラツキを示すグラフである。
【図１１】各種酸化物材料のシュウ酸系エッチング液に対するエッチレートを示す表である。
【図１２】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１２に続く工程を示す要部断面図である。
【図１４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１３に続く工程を示す要部断面図である。
【図１５】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１４に続く工程を示す要部断面図である。
【図１６】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１５に続く工程を示す要部断面図である。
【図１７】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１７に続く工程を示す要部断面図である。
【図１９】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１８に続く工程を示す要部断面図である。
【図２０】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図１９に続く工程を示す要部断面図である。
【図２１】実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図２２】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２１に続く工程を示す要部断面図である。
【図２３】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２２に続く工程を示す要部断面図である。
【図２４】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２３に続く工程を示す要部断面図である。
【図２５】アクティブマトリクス基板の構成を示す回路図である。
【図２６】アクティブマトリクス基板の構成を示す平面図である。
【図２７】ＲＦＩＤタグの構成を示すブロック図である。
【図２８】論理回路を示す回路図であり、図２８（Ａ）は、インバータ回路、図２８（Ｂ）は、ＮＯＲ回路、図２８（Ｃ）は、ＮＡＮＤ回路である。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２８】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１〜図９は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。なお、要部断面図は要部平面図のＡ−Ａ部に対応する。
【００２９】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図９を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００３０】
図９に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタである。このボトムゲート構造とは、チャネルを形成する半導体膜（チャネル層、ここでは、第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬ）よりも下層にゲート電極ＧＥが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜（ここでは、上記積層膜ＳＣＬ）よりも上層にソース電極ＳＥおよびドレイン電極ＤＥが配置されている構造をいう。
【００３１】
即ち、図９に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜である上記積層膜ＳＣＬと、この積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有する。
【００３２】
このソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥと積層膜ＳＣＬとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域（第１領域）となる。
【００３３】
ここで、上記半導体膜は、第１金属酸化物半導体膜（導電層ＣＬｃ、第１半導体膜）と、その上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との積層膜ＳＣＬよりなるが、上記チャネル領域において、上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（導電層ＣＬｃ）が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、第１および第２金属酸化物半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【００３４】
このように、本実施の形態においては、半導体膜を積層膜（導電層ＣＬｃおよび犠牲層ＳＬ）で構成するとともに、チャネル領域において上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【００３５】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【００３６】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）が、そのエッチングレート（エッチレート）が上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【００３７】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、下層膜（ここでは、導電層ＣＬｃ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【００３８】
また、主たるチャネル層を構成する下層膜（ここでは、導電層ＣＬｃ）を結晶化することにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【００３９】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【００４０】
[製造方法説明]
次いで、図１〜図９を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【００４１】
図１に示すように、基板ＳＵＢとして、例えば、ガラス基板を準備する。基板ＳＵＢとしては、例えば、ガラスの他、石英、サファイアなどからなる基板を用いることができる。また、プラスチックフィルム等よりなる基板、いわゆるフレキシブル基板を用いてもよい。また、必要に応じて、ゲート電極ＧＥが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。
【００４２】
次いで、基板ＳＵＢ上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状（図２参照）にパターニングすることによりゲート電極ＧＥを形成する。ゲート電極材料としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Indium Tin Oxide）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることができる。また、不純物を含有し、キャリア（電子、ホール）の多い半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。
【００４３】
このゲート電極ＧＥの成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長、Chemical Vapor Deposition）法などを用いることができる。また、パターニングは、所定の形状のフォトレジスト膜をフォトリソグラフィ技術を用いて形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。
【００４４】
ここでは、例えば、電子線（ＥＢ）を用いた蒸着法により、厚さ１００ｎｍ程度のモリブデン膜（Ｍｏ）を成膜し、反応性イオンエッチング（ＲＩＥ（Reactive Ion Etching））によりパターニングすることにより、基板ＳＵＢ上にゲート電極ＧＥを形成する。
【００４５】
このゲート電極ＧＥの形状（上面から見た平面形状）は、例えば、図２に示すように、第１方向（図面縦方向）に長辺を有する略矩形状に形成する。
【００４６】
次いで、図３に示すように、ゲート電極ＧＥ上に、ゲート絶縁膜ＧＩＦとして、酸化シリコン膜（ＳｉＯｘ）を、ＣＶＤ法などにより、１００ｎｍ程度堆積する。酸化シリコン膜の他、酸化アルミニウム膜などの他の酸化膜を用いてもよい。これらの酸化膜を用いることが好ましい。また、酸化膜以外に、窒化シリコン膜や窒化アルミニウム膜などの無機絶縁膜を用いることができる。また、パリレンなどの有機絶縁膜を用いてもよい。また、成膜方法としては、上記ＣＶＤ法の他、スパッタリング法や塗布法などを用いてもよい。
【００４７】
次いで、ゲート絶縁膜ＧＩＦ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、第１金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【００４８】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、塗布法、印刷法などを用いることができる。なお、ＰＬＤ法とは、レーザー光をターゲットに照射し、ターゲットの対面に置かれた基板にターゲット材料を堆積させる成膜方法である。この第１金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【００４９】
次いで、導電層ＣＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【００５０】
第１金属酸化物半導体膜（導電層ＣＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層ＣＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由を以下に説明する。
【００５１】
酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）については、実用性、汎用性が高く、酸素含有量を調整するだけで、半導体特性を容易に顕在化させることができる。酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）については、Ｉｎ２Ｏ３中に１０ｗｔ％程度以下のＳｎを含有したものが透明導電膜用のスパッタリングターゲットとして市販されているが、このターゲットを用いて成膜する際に、酸素分圧を制御することで導電性と半導体特性のどちらを顕在化させるかを制御することができる。即ち、酸素分圧を増加させることで膜中の酸素量が増え（したがってキャリア電子量が減り）、連続的に導電性から半導体特性に移行する。具体的には、酸素分圧を４５ｍＰａ程度とするとキャリア電子密度が５×１０１９ｃｍ−３程度になり、半導体特性が顕在化し始める。また、酸素分圧を２０ｍＰａ程度以下とすると、導電性が顕著になり、前述のゲート電極ＧＥや後述のソース電極ＳＥ、ドレイン電極ＤＥの材料として使用可能となる。
【００５２】
また、犠牲層ＳＬについては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの各材料は、そのエッチングレートが、多結晶の酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレート０．１ｎｍ／ｍｉｎより大きく、具体的に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（アモルファス状態）については、１２ｎｍ／ｍｉｎ、Ｚｎ−Ｏ（結晶状態）については、１００ｎｍ／ｍｉｎ、Ｚｎ−Ｓｎ−Ｏ（アモルファス状態）については１５ｎｍ／ｍｉｎである（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【００５３】
また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していないが、これらの組成比については、所望の特性、例えば、半導体膜であれば、半導体特性、また、導電性膜であれば、導電性を有する組成比であればよい。
【００５４】
次いで、図４に示すように、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層ＣＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きく、１２ｎｍ／ｍｉｎである。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である。
【００５５】
この第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬの形状（上面から見た平面形状）は、例えば、図５に示すように、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。また、上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。なお、このようなフォトリソグラフィおよびエッチング技術を用いた膜の加工をパターニングということがある。
【００５６】
次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（導電層）をＣＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。なお、この平均粒径（結晶粒の直径）は、透過型電子顕微鏡などを用いて測定した値である（以降の実施の形態２〜３においても同様である）。また、熱処理温度は、１００℃以上３００℃以下である。また、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の結晶化温度は１５０℃程度である。
【００５７】
このように、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（導電層ＣＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【００５８】
次いで、図６に示すように、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、銀（Ａｇ）、亜鉛（Ｚｎ）などの金属の単層膜を用いることができる。また、上記複数の金属のうち、２種以上の金属を含有する合金膜を用いることができる。また、上記金属よりなる膜および合金膜のうち、２種以上の膜の積層膜を用いることができる。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Indium Tin Oxide）などの金属酸化物よりなる導電性膜、窒化チタン（ＴｉＮ）などの金属窒化物よりなる導電性膜などの金属化合物よりなる導電性膜を用いてもよい。また、このような金属化合物よりなる導電性膜と、上記金属膜または合金膜との積層膜を用いてもよい。また、多結晶シリコン膜などの半導体膜に不純物を含有させ、キャリア（電子、ホール）を多くした半導体膜を用いてもよい。また、多結晶シリコン膜などの半導体膜と上記金属膜または合金膜との積層膜を用いてもよい。
【００５９】
例えば、上記金属膜や合金膜は、例えば、スパッタリング法や蒸着法を用いて成膜することができる。また、上記半導体膜は、ＣＶＤ法などを用いて成膜することができる。
【００６０】
次いで、図７に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
【００６１】
このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【００６２】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、図８に示すように、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【００６３】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【００６４】
そこで、図９に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【００６５】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（導電層ＣＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（導電層ＣＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層ＣＬｃの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第１金属酸化物半導体膜（導電層ＣＬｃ）がさらされることがなく、第１金属酸化物半導体膜（導電層ＣＬｃ）のチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。
【００６６】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【００６７】
なお、上記工程においては、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化を行ってもよい。
【００６８】
このように、本実施の形態によれば、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【００６９】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【００７０】
また、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる第１金属酸化物半導体膜（導電層ＣＬ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【００７１】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと第１金属酸化物半導体膜（導電層ＣＬｃ）との間に第２金属酸化物半導体膜（犠牲層ＳＬ）が残存する構成となるが、第２金属酸化物半導体膜（犠牲層ＳＬ）も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第２金属酸化物半導体膜（犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【００７２】
さらに、第１金属酸化物半導体膜（導電層ＣＬｃ）の結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。
【００７３】
次いで、本発明者の検討事項に基づき本実施の形態の効果をさらに詳細に説明する。図１０は、第１金属酸化物半導体膜（導電層ＣＬｃ）と第２金属酸化物半導体膜（犠牲層ＳＬ）とのエッチレート比に対する第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチング量のバラツキを示すグラフである。図１１は、各種酸化物材料の上記シュウ酸系エッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）に対するエッチレートを示す表である。
【００７４】
例えば、薄膜トランジスタの製造工程において、成膜工程における膜厚バラツキの許容範囲は±５％程度である。よって、例えば、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚を３０ｎｍ以上で成膜した場合、３ｎｍ以上のバラツキが存在することになる。
【００７５】
よって、図１０に示すように、エッチングレート比(エッチレート比)が１、即ち、第２金属酸化物半導体膜（犠牲層ＳＬ）のエッチングレートＥｒ２と、第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートＥｒ１とが同じ（Ｅｒ２／Ｅｒ１が１の）場合、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚には、３ｎｍ以上のバラツキが生じることになる。
【００７６】
これに対し、エッチングレート比を１０、即ち、Ｅｒ２／Ｅｒ１が１０の場合は、バラツキ量は１／１０（１０分の１）の０．３ｎｍ以上となる。エッチングレート比を１００、即ち、Ｅｒ２／Ｅｒ１が１００の場合は、バラツキ量は１／１００（１００分の１）の０．０３ｎｍ以上となり、実質的にバラツキ量は、ほぼ０（ゼロ）に近い値となる。
【００７７】
よって、例えば、図１１に示す、各種酸化物材料のうち、エッチングレート比（Ｅｒ２／Ｅｒ１）が１より大きい、より好ましくは、１０以上となる酸化物材料を第２金属酸化物半導体膜（犠牲層ＳＬ）として選択することにより、第１金属酸化物半導体膜（導電層ＣＬｃ、ここでは、多結晶Ｉｎ−Ｓｎ−Ｏ）の膜厚のバラツキ量を低減することができる。
【００７８】
なお、図１０、図１１においては、第１金属酸化物半導体膜（導電層ＣＬｃ、ここでは、多結晶Ｉｎ−Ｓｎ−Ｏ）を例に説明したが、前述したとおり、第１金属酸化物半導体膜（導電層ＣＬｃ）として、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。この酸化インジウムも、アモルファス状態より多結晶状態でエッチングレートが低くなるため、第１金属酸化物半導体膜（導電層ＣＬ、ＣＬｃ）として用いて好適である。なお、酸化インジウム（Ｉｎ−Ｏ）の結晶化温度は、１５０℃程度である。
【００７９】
また、図１２に示す第２金属酸化物半導体膜（犠牲層ＳＬ）、具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏは一例であり、そのエッチングレートＥｒ２が、Ｅｒ１より大きくなる（Ｅｒ２＞Ｅｒ１の）関係を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、第１金属酸化物半導体膜（導電層ＣＬ）においても、アモルファス状態のエッチングレートをＥｒ１ａと、結晶化後のエッチングレートを上記Ｅｒ１とした場合、Ｅｒ１ａ＞Ｅｒ１の条件を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、Ｅｒ１ａとＥｒ２の差は小さい方が好ましい。
【００８０】
また、図１１においては、関東化学株式会社製ＩＴＯ−０７Ｎに対するエッチレートを例示したが、無機酸あるいは有機酸によるエッチングにおいても同様の傾向を示す。エッチング液としては、関東化学株式会社製ＩＴＯ−０７Ｎ以外にも、フッ酸、塩酸、硝酸、硫酸、酢酸、シュウ酸やそれらの混合液を用いることもできる。
【００８１】
（実施の形態２）
実施の形態１においては、半導体膜を、２種の半導体膜の積層膜（導電層ＣＬと犠牲層ＳＬ）としたが、この半導体膜を３種の半導体膜の積層膜としてもよい。
【００８２】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１２〜図１６は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１とは、積層膜ＳＣＬの構成が異なるため、積層膜ＳＣＬの構成およびその製造工程について特に詳細に説明する。
【００８３】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図１６を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００８４】
図１６に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタである。
【００８５】
具体的には、図１６に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜である上記積層膜ＳＣＬと、この積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有する。
【００８６】
このソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥと積層膜ＳＣＬとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【００８７】
ここで、上記半導体膜は、金属酸化物半導体膜（導電層ＣＬ、半導体層、主たるチャネル層）と、その上部に配置された第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ、第１半導体膜）と、さらにそのその上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との３層の半導体膜の積層膜ＳＣＬよりなる。
【００８８】
ここで、上記チャネル領域において、最上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）および金属酸化物半導体膜（導電層ＣＬ）の２層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、３層の金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【００８９】
このように、本実施の形態においては、半導体膜を３層の積層膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）ＳＣＬで構成するとともに、チャネル領域において最上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【００９０】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【００９１】
また、半導体膜を構成する積層膜のうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）が、そのエッチングレートが最上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【００９２】
また、半導体膜を構成する３層の積層膜ＳＣＬのうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）をエッチングストッパとして機能させることができ、上層膜より下層の膜（ここでは、エッチングストッパ層ＥＳＬｃおよび導電層ＣＬ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【００９３】
また、主たるチャネル層を構成する最下層膜（ここでは、導電層ＣＬ）の選択性が向上し、例えば、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）より半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【００９４】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【００９５】
[製造方法説明]
次いで、図１２〜図１６を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【００９６】
図１２に示すように、実施の形態１と同様に、基板ＳＵＢ上に、ゲート電極ＧＥを形成した後、ゲート電極ＧＥ上に、ゲート絶縁膜ＧＩＦを形成する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩＦの形成方法および材料は実施の形態１と同様であるためその詳細な説明を省略する。
【００９７】
次いで、ゲート絶縁膜ＧＩＦ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態１で説明した金属化合物半導体膜（実施の形態１において、導電層ＣＬ、犠牲層ＳＬとして例示した膜など）、即ち、酸化インジウム（Ｉｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの他、酸化スズ（Ｓｎ−Ｏ）など、から選択して用いることができる。これらの成膜方法は、実施の形態１で説明したとおりである。
【００９８】
この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパ（エッチストッパ）層ＥＳＬｃより半導体特性（例えば、キャリア移動度など）が、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜ＳＣＬの最下層に配置される導電層ＣＬは、要求される性能や用途に応じて適宜選択することが可能である。
【００９９】
次いで、導電層ＣＬ上に、エッチングストッパ層ＥＳＬとして、第１金属酸化物半導体膜を形成する。このエッチングストッパ層ＥＳＬは、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【０１００】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【０１０１】
次いで、エッチングストッパ層ＥＳＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【０１０２】
第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ＥＳＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである（図１１等参照）。
【０１０３】
次いで、図１３に示すように、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ＥＳＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である（図１１参照）。
【０１０４】
この積層膜ＳＣＬの形状（上面から見た平面形状）は、実施の形態１と同様に（図５参照）、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。
【０１０５】
次いで、図１４に示すように、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）をＥＳＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
【０１０６】
このように、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【０１０７】
次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で示した材料を用い、実施の形態１で説明した成膜方法で形成することができる。
【０１０８】
次いで、図１５に示すように、金属膜ＭＦを、実施の形態１と同様に、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【０１０９】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、実施の形態１と同様に（図８参照）、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【０１１０】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【０１１１】
そこで、図１６に示すように、ソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【０１１２】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ＥＳＬｃの膜厚の減少は生じたとしても極微量である。また、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜（導電層ＣＬ）まではエッチングの影響は及ばない。
【０１１３】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【０１１４】
なお、上記工程においては、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化を行ってもよい。
【０１１５】
このように、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【０１１６】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）のエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜（導電層ＣＬ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【０１１７】
また、半導体膜を３層（導電層ＣＬ、エッチングストッパ層ＥＳＬｃ、犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる金属酸化物半導体膜（導電層ＣＬ）や第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【０１１８】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと金属酸化物半導体膜（導電層ＣＬ）との間に第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）が残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【０１１９】
さらに、上記積層膜ＳＣＬを３層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。
【０１２０】
（実施の形態３）
実施の形態１においては、２層の半導体膜（導電層ＣＬと犠牲層ＳＬ）を、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタを例に説明したが、２層の半導体膜（導電層ＣＬと犠牲層ＳＬ）を、トップゲート／トップコンタクト構造のトランジスタに適用してもよい。
【０１２１】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１７〜図２０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１と共通する構成および製造工程については、その詳細な説明を省略する。
【０１２２】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図２０を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【０１２３】
図２０に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート／トップコンタクト構造のトランジスタである。このトップゲート構造とは、チャネルを形成する半導体膜（チャネル層、ここでは、第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬ）よりも上層にゲート電極ＧＥが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜（ここでは、導電層ＣＬｃと犠牲層ＳＬ）よりも上層にソース電極ＳＥおよびドレイン電極ＤＥが配置されている構造をいう。
【０１２４】
即ち、図２０に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置された半導体膜である上記積層膜ＳＣＬと、積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥおよびドレイン電極ＤＥ間上にゲート絶縁膜ＧＩＦを介して配置されたゲート電極ＧＥとを有する。
【０１２５】
このソース電極ＳＥおよびドレイン電極ＤＥは、積層膜ＳＣＬ上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜ＧＩＦを介してゲート電極ＧＥが配置され、この所定の間隔の部分がチャネル領域となる。
【０１２６】
ここで、上記半導体膜は、第１金属酸化物半導体膜（導電層ＣＬｃ、第１半導体膜）と、その上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との積層膜ＳＣＬよりなるが、上記チャネル領域において、上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（導電層ＣＬｃ）が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、第１および第２金属酸化物半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【０１２７】
このように、本実施の形態においては、半導体膜を積層膜（導電層ＣＬｃおよび犠牲層ＳＬ）で構成するとともに、チャネル領域において上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【０１２８】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【０１２９】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）が、そのエッチングレートが上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【０１３０】
また、半導体膜（導電層ＣＬｃおよび犠牲層ＳＬ）を構成する積層膜のうち、下層膜（ここでは、導電層ＣＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、下層膜（ここでは、導電層ＣＬｃ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【０１３１】
また、主たるチャネル層を構成する下層膜（ここでは、導電層ＣＬｃ）を結晶化することにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【０１３２】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【０１３３】
[製造方法説明]
次いで、図１７〜図２０を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【０１３４】
図１７に示すように、実施の形態１と同様に、基板ＳＵＢを準備する。次いで、基板ＳＵＢ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、第１金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【０１３５】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【０１３６】
次いで、導電層ＣＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（導電層ＣＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【０１３７】
第１金属酸化物半導体膜（導電層ＣＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層ＣＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである。
【０１３８】
次いで、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層ＣＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である。
【０１３９】
この第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、第１方向（図面縦方向）に短辺を有する略矩形状に形成する（図５参照）。
【０１４０】
次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの下層の膜、即ち、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（導電層）をＣＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
【０１４１】
このように、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（導電層ＣＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【０１４２】
次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
【０１４３】
次いで、図１８に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
【０１４４】
このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【０１４５】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、それぞれ略矩形状（図８参照）とすることができ、積層膜ＳＣＬ上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【０１４６】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【０１４７】
そこで、図１９に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【０１４８】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（導電層ＣＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（導電層ＣＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層ＣＬｃの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第１金属酸化物半導体膜（導電層ＣＬｃ）がさらされることがなく、第１金属酸化物半導体膜（導電層ＣＬｃ）のチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。
【０１４９】
次いで、図２０に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびこれらの間（チャネル領域）上に、ゲート絶縁膜ＧＩＦとして、酸化シリコン膜（ＳｉＯｘ）を、ＣＶＤ法などにより、１００ｎｍ程度堆積する。ゲート絶縁膜ＧＩＦとしては、酸化シリコン膜の他、実施の形態１で説明した各種材料を実施の形態１で説明した成膜方法で形成することができる。
【０１５０】
次いで、ゲート絶縁膜ＧＩＦ上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状（図２参照）にパターニングすることによりゲート電極ＧＥを形成する。ゲート電極材料としては、例えば、実施の形態１で詳細に説明した各種材料を、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
【０１５１】
このゲート電極ＧＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に（図２参照）、上記チャネル領域上において、第１方向（図面縦方向）に長辺を有する略矩形状に形成する。
【０１５２】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【０１５３】
なお、上記工程においては、第１および第２金属酸化物半導体膜（導電層ＣＬと犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（導電層ＣＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化を行ってもよい。
【０１５４】
このように、本実施の形態によっても、実施の形態１と同様の効果を奏することができる。
【０１５５】
即ち、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【０１５６】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（導電層ＣＬｃ）のエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（導電層ＣＬｃ）の膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第１金属酸化物半導体膜（導電層ＣＬｃ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【０１５７】
また、半導体膜を第１および第２金属酸化物半導体膜（導電層ＣＬｃと犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる第１金属酸化物半導体膜（導電層ＣＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【０１５８】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと第１金属酸化物半導体膜（導電層ＣＬｃ）との間に第２金属酸化物半導体膜（犠牲層ＳＬ）が残存する構成となるが、第２金属酸化物半導体膜（犠牲層ＳＬ）も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第２金属酸化物半導体膜（犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【０１５９】
さらに、第１金属酸化物半導体膜（導電層ＣＬ）の結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。
【０１６０】
（実施の形態４）
実施の形態２においては、３層の半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）を、いわゆる、ボトムゲート／トップコンタクト構造のトランジスタを例に説明したが、３層の半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）を、トップゲート／トップコンタクト構造のトランジスタに適用してもよい。
【０１６１】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図２１〜図２４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態１と共通する構成および製造工程については、その詳細な説明を省略する。
【０１６２】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図２４を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【０１６３】
図２４に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート／トップコンタクト構造のトランジスタである。
【０１６４】
即ち、図２４に示すように、本実施の形態の薄膜トランジスタは、基板ＳＵＢの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板ＳＵＢ上に配置された半導体膜である上記積層膜ＳＣＬと、積層膜ＳＣＬ上に配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥおよびドレイン電極ＤＥ間上にゲート絶縁膜ＧＩＦを介して配置されたゲート電極ＧＥとを有する。
【０１６５】
このソース電極ＳＥおよびドレイン電極ＤＥは、積層膜ＳＣＬ上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜ＧＩＦを介してゲート電極ＧＥが配置され、この所定の間隔の部分がチャネル領域となる。
【０１６６】
ここで、上記半導体膜は、金属酸化物半導体膜（導電層ＣＬ、半導体層、主たるチャネル層）と、その上部に配置された第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ、第１半導体膜）と、さらにそのその上部に配置された第２金属酸化物半導体膜（犠牲層ＳＬ、第２半導体膜）との３層の半導体膜の積層膜ＳＣＬよりなる。
【０１６７】
ここで、上記チャネル領域において、最上層の第２金属酸化物半導体膜（犠牲層ＳＬ）が除去された構成となっている。言い換えれば、上記チャネル領域においては、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）および金属酸化物半導体膜（導電層ＣＬ）の２層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極ＳＥおよびドレイン電極ＤＥの下層には、３層の金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜が配置されている。
【０１６８】
このように、本実施の形態においては、半導体膜を３層の積層膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）ＳＣＬで構成するとともに、チャネル領域において最上層膜（ここでは、犠牲層ＳＬ）を除去しているので、トランジスタ特性が向上する。
【０１６９】
即ち、チャネル領域においては、ソース電極ＳＥおよびドレイン電極ＤＥの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜（ここでは、犠牲層ＳＬ）を除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。
【０１７０】
また、半導体膜を構成する積層膜のうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）が、そのエッチングレートが最上層膜（ここでは、犠牲層ＳＬ）のエッチングレートより低くなるよう選択されている。
【０１７１】
また、半導体膜を構成する３層の積層膜ＳＣＬのうち、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）を結晶化（多結晶化）している。結晶の平均粒径は１ｎｍ以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜（ここでは、犠牲層ＳＬ）のウェットエッチングの際、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）をエッチングストッパとして機能させることができ、上層膜より下層の膜（ここでは、エッチングストッパ層ＥＳＬおよび導電層ＣＬ）の膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。
【０１７２】
また、主たるチャネル層を構成する最下層膜（ここでは、導電層ＣＬ）の選択性が向上し、例えば、中層膜（ここでは、エッチングストッパ層ＥＳＬｃ）より半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア（電子やホール）の移動度が向上し、トランジスタ特性を向上させることができる。
【０１７３】
なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の「製造方法説明」の欄において詳細に説明する。
【０１７４】
[製造方法説明]
次いで、図２１〜図２４を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【０１７５】
図２１に示すように、実施の形態１と同様に、基板ＳＵＢを準備する。次いで、基板ＳＵＢ上に、導電層（導電膜、半導体膜、半導体層）ＣＬとして、金属酸化物半導体膜を形成する。この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態１で説明した金属化合物半導体膜（実施の形態１において、導電層ＣＬ、犠牲層ＳＬとして例示した膜など）、即ち、酸化インジウム（Ｉｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの他、酸化スズ（Ｓｎ−Ｏ）など、から選択して用いることができる。これらの成膜方法は、実施の形態１で説明したとおりである。
【０１７６】
この導電層ＣＬは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパ層ＥＳＬｃより半導体特性（例えば、キャリア移動度など）が、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜ＳＣＬの最下層に配置される導電層ＣＬは、要求される性能や用途に応じて適宜選択することが可能である。
【０１７７】
次いで、導電層ＣＬ上に、エッチングストッパ層ＥＳＬとして、第１金属酸化物半導体膜を形成する。このエッチングストッパ層ＥＳＬは、半導体の性質を有する。ここでは、第１金属酸化物半導体膜として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ、ＩＴＯ：Indium Tin Oxide）膜を、例えば、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。第１金属酸化物半導体膜としては、上記酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）の他、酸化インジウム（Ｉｎ−Ｏ）を用いてもよい。このように、Ｉｎの酸化物を主体とした酸化物を用いることができる。
【０１７８】
また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第１金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜（導電層ＣＬ）が結晶化しない温度（例えば、１５０℃以下）とする。即ち、上記金属酸化物半導体膜（導電層ＣＬ）は、成膜時において、非結晶（アモルファス）状態の膜である。
【０１７９】
次いで、エッチングストッパ層ＥＳＬ上に、犠牲層（導電膜、半導体膜、半導体層）ＳＬとして第２金属酸化物半導体膜を形成する。この犠牲層ＳＬも、半導体の性質を有する膜である。ここでは、第２金属酸化物半導体膜（犠牲層ＳＬ）として、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、例えば、ＲＦスパッタリング法を用いて堆積する。この際、第２金属酸化物半導体膜（犠牲層ＳＬ）の膜厚は、３０ｎｍ以上とすることが望ましい。これは、後述する、金属膜ＭＦをドライエッチングで加工する際のダメージの深さが約３０ｎｍであるためである。第２金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、酸化亜鉛スズ（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの、Ｚｎ又はＧａ系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法などを用いることができる。この第２金属酸化物半導体膜の成膜時の温度は、この時点で上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しないよう、上記第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）が結晶化しない上記温度（例えば、１５０℃以下）とすることが好ましい。
【０１８０】
第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）と第２金属酸化物半導体膜（犠牲層ＳＬ）との組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ＥＳＬがＩｎ−Ｓｎ−Ｏから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態１で説明したとおりである（図１１等参照）。
【０１８１】
次いで、積層膜ＳＣＬを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜（積層半導体膜）ＳＣＬ上に図示しないフォトレジスト膜を形成した後、露光・現像処理（フォトリスグラフィ）を施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ＥＳＬは結晶化されておらず（アモルファス状態で）、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層ＳＬの例示である、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ａｌ−Ｚｎ−ＯおよびＧａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏらは、アモルファスの酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）のエッチングレートとの差が小さく（いずれも１０倍以下であり）、犠牲層ＳＬとして用いて好適である（図１１参照）。
【０１８２】
この積層膜ＳＣＬの形状（上面から見た平面形状）は、実施の形態１と同様に（図５参照）、第１方向（図面縦方向）に短辺を有する略矩形状に形成する。上記積層膜ＳＣＬは、ゲート電極ＧＥと重なる領域を有する形状に形成される。
【０１８３】
次いで、基板ＳＵＢに熱処理を施し、上記積層膜ＳＣＬの中層の膜、即ち、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させる。結晶化後の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）をＥＳＬｃで示す。ここでの結晶化とは、平均粒径（結晶粒の直径）が少なくとも１ｎｍ以上となるよう多結晶化することをいう。平均粒径の下限は１ｎｍであるが、典型的な場合には、平均粒径は２０ｎｍ程度となる。また、熱処理温度は、１００℃以上３００℃以下である。
【０１８４】
このように、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前（アモルファス状態）の１／１００（１００分の１）程度に小さくなる。例えば、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）として、酸化インジウムスズ（Ｉｎ−Ｓｎ−Ｏ）を用いた場合には、アモルファス状態でのエッチングレートは、１２ｎｍ／ｍｉｎであるのに対し、多結晶化した後は、エッチングレートが、０．１ｎｍ／ｍｉｎ（１／１２０）となる（図１１参照）。なお、上記データは、エッチング液として、シュウ酸系のエッチング液（具体的には、関東化学株式会社製ＩＴＯ−０７Ｎ）を用いた場合のデータである。
【０１８５】
次いで、第２金属酸化物半導体膜（犠牲層ＳＬ）上に、導電性膜として金属膜ＭＦを形成する。金属膜ＭＦは、例えば、実施の形態１で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態１で詳細に説明した成膜方法を用いて形成することができる。
【０１８６】
次いで、図２２に示すように、金属膜ＭＦを、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。
【０１８７】
このドライエッチングの際、ソース電極ＳＥとドレイン電極ＤＥとの間から露出する第２金属酸化物半導体膜（犠牲層ＳＬ）がプラズマや加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【０１８８】
このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば、実施の形態１と同様に、それぞれ略矩形状（図８参照）とすることができ、積層膜ＳＣＬ上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。
【０１８９】
よって、前述したダメージ領域ＤＲは、薄膜トランジスタの特性を左右するチャネル領域に形成される。
【０１９０】
そこで、図２３に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極ＳＥ、ドレイン電極ＤＥをマスクとして、下層の第２金属酸化物半導体膜（犠牲層ＳＬ）をウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）を用いることができる。
【０１９１】
このウェットエッチングにより、第２金属酸化物半導体膜（犠牲層ＳＬ）のダメージ領域ＤＲが除去され、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）がチャネル領域から露出する。この第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）は、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ＥＳＬｃの膜厚の減少は生じたとしても極微量である。また、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）がエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜（導電層ＣＬ）まではエッチングの影響は及ばない。
【０１９２】
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【０１９３】
なお、上記工程においては、金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬおよび犠牲層ＳＬ）の積層膜ＳＣＬのパターニング後、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）を結晶化させ、その後、金属膜ＭＦの形成および金属膜ＭＦのパターニングを行ったが、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化は、積層膜ＳＣＬのパターニング工程の後、ダメージ領域ＤＲ（第２金属酸化物半導体膜（犠牲層ＳＬ））の除去工程までの間に行えばよい。例えば、金属膜ＭＦの形成工程後や金属膜ＭＦのドライエッチング工程後に、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬ）の結晶化を行ってもよい。
【０１９４】
このように、本実施の形態によっても、実施の形態１と同様の効果を奏することができる。
【０１９５】
即ち、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第１および第２金属酸化物半導体膜（導電層ＣＬ、エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ダメージ領域ＤＲを除去することができる。よって、ダメージ領域ＤＲの除去により、薄膜トランジスタの特性を向上させることができる。
【０１９６】
また、ダメージ領域ＤＲの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）のエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域ＤＲの残存を低減するためオーバーエッチングを施した場合においても、第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）の膜減りを低減するとともに、その下層の金属酸化物半導体膜（導電層ＣＬ）を保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜（導電層ＣＬ）の膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。
【０１９７】
また、半導体膜を（導電層ＣＬ、エッチングストッパ層ＥＳＬｃ、犠牲層ＳＬ）の積層膜ＳＣＬとしたので、ソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜ＭＦの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層ＳＬ内に留まり、主たるチャネル層となる金属酸化物半導体膜（導電層ＣＬ）や第１金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃ）に加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。
【０１９８】
また、本実施の形態においては、ソース電極ＳＥ、ドレイン電極ＤＥと金属酸化物半導体膜（導電層ＣＬ）との間に第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）が残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第１および第２金属酸化物半導体膜（エッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬ）として例示した各種半導体は、例えば、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。
【０１９９】
さらに、上記積層膜ＳＣＬを３層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。
【０２００】
上記実施の形態１〜４で説明した薄膜トランジスタにおいて、実施の形態２の薄膜トランジスタのエッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬは、実施の形態１の薄膜トランジスタの導電層ＣＬｃおよび犠牲層ＳＬと対応し、実施の形態２の構成は、実施の形態１の導電層ＣＬｃの下層に他の半導体膜を有する構造であると言える。同様に、実施の形態４の薄膜トランジスタのエッチングストッパ層ＥＳＬｃおよび犠牲層ＳＬは、実施の形態３の薄膜トランジスタの導電層ＣＬｃおよび犠牲層ＳＬと対応し、実施の形態４の構成は、実施の形態３の導電層ＣＬｃの下層に他の半導体膜を有する構造であると言える。
【０２０１】
（実施の形態５）
上記実施の形態１〜４で説明した薄膜トランジスタの適用例に制限はないが、例えば、液晶表示装置などの電気光学装置に用いられるアクティブマトリクス基板（アレイ基板）に適用することができる。
【０２０２】
図２５は、アクティブマトリクス基板の構成を示す回路図である。また、図２６は、アクティブマトリクス基板の構成を示す平面図である。
【０２０３】
図２５に示すように、アレイ基板は、表示部（表示領域）内にＹ方向に配置された複数のデータ線ＤＬ（ソース線）と、Ｘ方向に配置された複数のゲート線ＧＬとを有する。また、各画素は、データ線ＤＬとゲート線ＧＬとの交点に、マトリクス状に複数配置される。この画素は、画素電極ＰＥおよび薄膜トランジスタＴを有している。例えば、データ線ＤＬは、データ線駆動回路ＤＤＣ（Ｘドライバ）により駆動され、また、ゲート線ＧＬは、ゲート線駆動回路ＧＤＣ（Ｙドライバ）により駆動される。
【０２０４】
図２６に示すように、例えば、薄膜トランジスタＴのゲート電極部は、Ｘ方向に延在するゲート線ＧＬと接続される。ここでは、ゲート電極とゲート線ＧＬが一体となっている。このゲート電極部の上層には、ゲート絶縁膜を介して半導体膜が配置され、この半導体膜の図中左側にソース電極、図中右側にドレイン電極が配置されている。図２６においては、ボトムゲート構造の薄膜トランジスタＴとして表示してある。ソース電極は、Ｙ方向に延在するデータ線ＤＬと接続され、ドレイン電極は、画素電極ＰＥと接続されている。なお、データ線ＤＬとソース電極とを一体としてもよい。図２６においては、ボトムゲート構造の薄膜トランジスタの平面図として記載されているが、トップゲート構造の薄膜トランジスタとしてもよい。この場合、ゲート電極が、半導体膜の上層に位置する構成となる。
【０２０５】
このようなアレイ基板と対向電極が形成された対向基板との間に液晶を封止することにより、液晶表示装置が形成される。
【０２０６】
液晶表示装置においては、ゲート線ＧＬに走査信号が供給されると、薄膜トランジスタＴがオンし、このオンされた薄膜トランジスタＴを通して、図中Ｙ方向に延在するデータ線ＤＬからの映像信号が画素電極ＰＥに供給される。よって、ゲート線ＧＬとデータ線ＤＬによって選択された画素部が表示状態となる。
【０２０７】
なお、上記においては、画素を構成する薄膜トランジスタＴに上記実施の形態１〜４の薄膜トランジスタを適用したが、前述のデータ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣ中の論理回路として、上記実施の形態１〜４の薄膜トランジスタを用いてもよい。
【０２０８】
即ち、前述のデータ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣは、複数の論理回路を含み構成される。よって、これら論理回路（例えば、インバータ、ＮＯＲ回路、ＮＡＮＤ回路など）を、上記実施の形態１〜４の薄膜トランジスタを用いて構成してもよい。また、上記アレイ基板は、上記液晶表示装置のみならず、有機ＥＬ（Electro-Luminescence）表示装置などの他の表示装置に広く適用可能である。また、上記アレイ基板の構成において画素電極ＰＥを記憶素子（例えば、キャパシタ）とし、実施の形態１〜４の薄膜トランジスタを記憶装置の選択トランジスタとして用いてもよい。
【０２０９】
（実施の形態６）
上記実施の形態１〜４で説明した薄膜トランジスタの適用例に制限はないが、例えば、ＲＦＩＤ（（Radio Frequency IDentification）タグにに適用することができる。
【０２１０】
図２７は、ＲＦＩＤタグの構成を示すブロック図である。図２７に示すように、ＲＦＩＤタグは、アンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤおよびデジタル回路ＤＧＣを有している。このように構成されているＲＦＩＤタグは、リーダＲＤおよびライタＷＲとの間で、例えば、周波数が１３．５６ＭＨｚの送受信信号のやり取りを行なう。例えば、ライタＷＲから送信された送信信号は、ＲＦＩＤタグのアンテナ共振回路ＡＲで受信された後、整流器ＲＣＴでＤＣ信号に変換される。その後、整流器ＲＣＴで変換されたＤＣ信号は、デジタル回路ＤＧＣで処理され、デジタル回路ＤＧＣで処理された結果はメモリ回路（図示せず）などに保存される。このように、ライタＷＲによってＲＦＩＤタグに情報の書き込みを行なうことができる。一方、ＲＦＩＤタグに記憶されている情報を読み出すには、デジタル回路ＤＧＣがメモリ回路にアクセスしてメモリ回路に記憶されている情報を取り出した後、この情報に従い変調器ＭＯＤによりインピーダンスを変化させ、アンテナ共振回路ＡＲから信号を送信する。そして、送信された信号は、リーダＲＤによって受信されてＲＦＩＤタグに記憶されている情報が読み出される。
【０２１１】
このＲＦＩＤタグのアンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなどを上記実施の形態１〜４で説明した薄膜トランジスタを用いて構成することができる。この結果、各構成部（アンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなど）に使用している薄膜トランジスタの特性が良好となり、ＲＦＩＤタグの特性向上を図ることができる。
【０２１２】
（実施の形態７）
上記実施の形態５で説明した論理回路（例えば、インバータ、ＮＯＲ回路、ＮＡＮＤ回路など）や上記実施の形態６で説明したデジタル回路ＤＧＣに関しては、以下に説明する論理回路（論理ゲート）を用いて構成することができる。
【０２１３】
図２８は、論理回路を示す回路図であり、図２８（Ａ）は、インバータ回路である。図２８（Ａ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ１およびＴ２が直列に接続されている。トランジスタＴ１のゲート電極は、２つのトランジスタの接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。一方、トランジスタＴ２のゲート電極は、入力端子（ＩＮ）と接続される。上記トランジスタＴ１およびＴ２は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ１およびＴ２として、上記実施の形態１〜４で説明した薄膜トランジスタを適用することができる。
【０２１４】
図２８（Ｂ）は、ＮＯＲ回路である。図２８（Ｂ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ３およびＴ４が直列に接続されている。トランジスタＴ３のゲート電極は、２つのトランジスタＴ３とＴ４の接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。また、出力端子（ＯＵＴ）と接地端子（ＶＳＳ）との間にトランジスタＴ５が接続されている。トランジスタＴ４のゲート電極は、第１入力端子（ＩＮ１）と接続される。トランジスタＴ５のゲート電極は、第２入力端子（ＩＮ２）と接続される。上記トランジスタＴ３、Ｔ４およびＴ５は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ３、Ｔ４およびＴ５として、上記実施の形態１〜４で説明した薄膜トランジスタを適用することができる。
【０２１５】
図２８（Ｃ）は、ＮＡＮＤ回路である。図２８（Ｃ）においては、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間にトランジスタＴ６、Ｔ７およびＴ８が直列に接続されている。トランジスタＴ６のゲート電極は、２つのトランジスタＴ６とＴ７の接続ノードに接続され、この接続ノードが出力端子（ＯＵＴ）となる。トランジスタＴ７のゲート電極は、第１入力端子（ＩＮ１）と接続される。トランジスタＴ８のゲート電極は、第２入力端子（ＩＮ２）と接続される。上記トランジスタＴ６、Ｔ７およびＴ８は、ｎチャネル型トランジスタである。このように、上記トランジスタＴ６、Ｔ７およびＴ８として、上記実施の形態１〜４で説明した薄膜トランジスタを適用することができる。
【０２１６】
特に、実施の形態１〜４で説明した金属化合物半導体膜は、ｎチャネル型トランジスタとして用いて特性が良好である。即ち、電子をキャリアとする場合に特性が良好となる。よって、上記のように、ｎチャネル型トランジスタのみを用いた論理回路に実施の形態１〜４で説明した薄膜トランジスタを適用して好適である。
【０２１７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１８】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果トランジスタを有する半導体装置に適用して有効である。
【符号の説明】
【０２１９】
ＡＲ アンテナ共振回路
ＣＬ 導電層
ＣＬｃ 導電層
ＤＤＣ データ線駆動回路
ＤＥ ドレイン電極
ＤＧＣ デジタル回路
ＤＬ データ線
ＤＲ ダメージ領域
ＥＳＬ エッチングストッパ層
ＥＳＬｃ エッチングストッパ層
ＧＤＣ ゲート線駆動回路
ＧＥ ゲート電極
ＧＩＦ ゲート絶縁膜
ＧＬ ゲート線
ＭＦ 金属膜
ＭＯＤ 変調器
ＰＥ 画素電極
ＲＣＴ 整流器
ＲＤ リーダ
ＳＣＬ 積層膜
ＳＥ ソース電極
ＳＬ 犠牲層
ＳＵＢ 基板
Ｔ 薄膜トランジスタ
Ｔ１ トランジスタ
Ｔ２ トランジスタ
Ｔ３ トランジスタ
Ｔ４ トランジスタ
Ｔ５ トランジスタ
Ｔ６ トランジスタ
Ｔ７ トランジスタ
Ｔ８ トランジスタ
ＷＲ ライタ
【特許請求の範囲】
【請求項１】
（ａ）基板の上方に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、
（ｂ）前記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、
（ｃ）前記第１半導体膜と前記第２半導体膜との積層膜を加工する工程と、
（ｄ）前記（ｃ）工程の後、前記第２半導体膜上に、第１導電性膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第２半導体膜上の第１領域の前記第１導電性膜をエッチングにより除去する工程と、
（ｆ）前記（ｅ）工程の後、前記第１領域の前記第２半導体膜をエッチングにより除去する工程と、
を有し、
前記（ｃ）工程と、前記（ｆ）工程との間に、
（ｇ）前記第１半導体膜に熱処理を施し、前記第１半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｅ）工程のエッチングは、ドライエッチングであり、
前記（ｆ）工程のエッチングは、ウェットエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｇ）工程により結晶化された前記第１半導体膜の前記（ｆ）工程のエッチングにおけるエッチングレートは、前記第２半導体膜の前記（ｆ）工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記（ｇ）工程により結晶化された前記第１半導体膜の結晶粒の平均粒径は、１ｎｍ以上であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ−Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ−Ｓｎ−Ｏ）であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ−Ｓｎ−Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ−Ｚｎ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ−Ｚｎ−Ｏ）から選択されるいずれかの膜であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記（ａ）工程の前に、
（ｈ）前記基板上にトランジスタのゲート電極を形成した後、前記ゲート電極上にゲート絶縁膜を形成する工程を有し、
前記（ａ）工程は、前記ゲート絶縁膜上に、前記第１半導体膜を形成する工程であり、
前記（ｅ）工程は、前記第１領域の前記第１導電性膜を除去することにより、前記第１領域を介して離間して配置される前記トランジスタのソース電極およびドレイン電極を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｅ）工程は、前記第１領域の前記第１導電性膜を除去することにより、前記第１領域を介して離間して配置されるトランジスタのソース電極およびドレイン電極を形成する工程であり、
（ｉ）前記（ｆ）工程の後に、前記ソース電極および前記ドレイン電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
（ａ）基板の上方に、半導体層を形成する工程と、
（ｂ）前記半導体層上に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、
（ｃ）前記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、
（ｄ）前記半導体層、前記第１半導体膜および前記第２半導体膜との積層膜を加工する工程と、
（ｅ）前記（ｄ）工程の後、前記第２半導体膜上に、第１導電性膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第２半導体膜上の第１領域の前記第１導電性膜をエッチングにより除去する工程と、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記第２半導体膜をエッチングにより除去する工程と、
を有し、
前記（ｄ）工程と、前記（ｇ）工程との間に、
（ｈ）前記第１半導体膜に熱処理を施し、前記第１半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記（ｆ）工程のエッチングは、ドライエッチングであり、
前記（ｇ）工程のエッチングは、ウェットエッチングであることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記（ｈ）工程により結晶化された前記第１半導体膜の前記（ｇ）工程のエッチングにおけるエッチングレートは、前記第２半導体膜の前記（ｇ）工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記（ｈ）工程により結晶化された前記第１半導体膜の結晶粒の平均粒径は、１ｎｍ以上であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ−Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ−Ｓｎ−Ｏ）であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ−Ｓｎ−Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ−Ｚｎ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ−Ｚｎ−Ｏ）から選択されるいずれかの膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
（ａ）基板の上方に配置された第１金属酸化物を含有する多結晶の半導体からなる第１半導体膜と、
（ｂ）前記第１半導体膜の上方に配置され、前記第１半導体膜上の第１領域を挟んで離間して配置されたソース電極およびドレイン電極と、
（ｃ）ゲート電極と、
（ｄ）ゲート絶縁膜と、
を有するトランジスタを有し、
（ｅ）第２金属酸化物を含有する半導体からなる第２半導体膜であって、前記第１半導体膜と前記ソース電極、および前記第１半導体膜と前記ドレイン電極との間に配置された第２半導体膜と、を有することを特徴とする半導体装置。
【請求項１６】
前記第１半導体膜のエッチングレートは、前記第２半導体膜のエッチングレートより低いことを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第１半導体膜の平均粒径は、１ｎｍ以上であることを特徴とする請求項１５記載の半導体装置。
【請求項１８】
（ｆ）前記第１半導体膜の下層に半導体層を有することを特徴とする請求項１５記載の半導体装置。
【請求項１９】
前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ−Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ−Ｓｎ−Ｏ）であることを特徴とする請求項１５記載の半導体装置。
【請求項２０】
前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ−Ｓｎ−Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ−Ｚｎ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ−Ｚｎ−Ｏ）から選択されるいずれかの膜であることを特徴とする請求項１９記載の半導体装置。
【請求項１】
（ａ）基板の上方に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、
（ｂ）前記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、
（ｃ）前記第１半導体膜と前記第２半導体膜との積層膜を加工する工程と、
（ｄ）前記（ｃ）工程の後、前記第２半導体膜上に、第１導電性膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第２半導体膜上の第１領域の前記第１導電性膜をエッチングにより除去する工程と、
（ｆ）前記（ｅ）工程の後、前記第１領域の前記第２半導体膜をエッチングにより除去する工程と、
を有し、
前記（ｃ）工程と、前記（ｆ）工程との間に、
（ｇ）前記第１半導体膜に熱処理を施し、前記第１半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｅ）工程のエッチングは、ドライエッチングであり、
前記（ｆ）工程のエッチングは、ウェットエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｇ）工程により結晶化された前記第１半導体膜の前記（ｆ）工程のエッチングにおけるエッチングレートは、前記第２半導体膜の前記（ｆ）工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記（ｇ）工程により結晶化された前記第１半導体膜の結晶粒の平均粒径は、１ｎｍ以上であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ−Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ−Ｓｎ−Ｏ）であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ−Ｓｎ−Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ−Ｚｎ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ−Ｚｎ−Ｏ）から選択されるいずれかの膜であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記（ａ）工程の前に、
（ｈ）前記基板上にトランジスタのゲート電極を形成した後、前記ゲート電極上にゲート絶縁膜を形成する工程を有し、
前記（ａ）工程は、前記ゲート絶縁膜上に、前記第１半導体膜を形成する工程であり、
前記（ｅ）工程は、前記第１領域の前記第１導電性膜を除去することにより、前記第１領域を介して離間して配置される前記トランジスタのソース電極およびドレイン電極を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｅ）工程は、前記第１領域の前記第１導電性膜を除去することにより、前記第１領域を介して離間して配置されるトランジスタのソース電極およびドレイン電極を形成する工程であり、
（ｉ）前記（ｆ）工程の後に、前記ソース電極および前記ドレイン電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
（ａ）基板の上方に、半導体層を形成する工程と、
（ｂ）前記半導体層上に、第１金属酸化物を含有する半導体からなる第１半導体膜を形成する工程と、
（ｃ）前記第１半導体膜上に第２金属酸化物を含有する半導体からなる第２半導体膜を形成する工程と、
（ｄ）前記半導体層、前記第１半導体膜および前記第２半導体膜との積層膜を加工する工程と、
（ｅ）前記（ｄ）工程の後、前記第２半導体膜上に、第１導電性膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第２半導体膜上の第１領域の前記第１導電性膜をエッチングにより除去する工程と、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記第２半導体膜をエッチングにより除去する工程と、
を有し、
前記（ｄ）工程と、前記（ｇ）工程との間に、
（ｈ）前記第１半導体膜に熱処理を施し、前記第１半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記（ｆ）工程のエッチングは、ドライエッチングであり、
前記（ｇ）工程のエッチングは、ウェットエッチングであることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記（ｈ）工程により結晶化された前記第１半導体膜の前記（ｇ）工程のエッチングにおけるエッチングレートは、前記第２半導体膜の前記（ｇ）工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記（ｈ）工程により結晶化された前記第１半導体膜の結晶粒の平均粒径は、１ｎｍ以上であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ−Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ−Ｓｎ−Ｏ）であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ−Ｓｎ−Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ−Ｚｎ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ−Ｚｎ−Ｏ）から選択されるいずれかの膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
（ａ）基板の上方に配置された第１金属酸化物を含有する多結晶の半導体からなる第１半導体膜と、
（ｂ）前記第１半導体膜の上方に配置され、前記第１半導体膜上の第１領域を挟んで離間して配置されたソース電極およびドレイン電極と、
（ｃ）ゲート電極と、
（ｄ）ゲート絶縁膜と、
を有するトランジスタを有し、
（ｅ）第２金属酸化物を含有する半導体からなる第２半導体膜であって、前記第１半導体膜と前記ソース電極、および前記第１半導体膜と前記ドレイン電極との間に配置された第２半導体膜と、を有することを特徴とする半導体装置。
【請求項１６】
前記第１半導体膜のエッチングレートは、前記第２半導体膜のエッチングレートより低いことを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第１半導体膜の平均粒径は、１ｎｍ以上であることを特徴とする請求項１５記載の半導体装置。
【請求項１８】
（ｆ）前記第１半導体膜の下層に半導体層を有することを特徴とする請求項１５記載の半導体装置。
【請求項１９】
前記第１金属酸化物は、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ−Ｏ）、または、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ−Ｓｎ−Ｏ）であることを特徴とする請求項１５記載の半導体装置。
【請求項２０】
前記第２金属酸化物は、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ−Ｓｎ−Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ−Ｚｎ−Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ−Ｚｎ−Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ−Ｇａ−Ｏ）、および、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ−Ｚｎ−Ｏ）から選択されるいずれかの膜であることを特徴とする請求項１９記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−１７８４９３（Ｐ２０１２−１７８４９３Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−４１２１９（Ｐ２０１１−４１２１９）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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