半導体装置の製造方法
【課題】ダイシング前に半導体装置内に書き込まれた情報が、ダイシング後に読み出されたり、改ざんされるのを防ぐこと。
【解決手段】 半導体ウエハ２０上に、記憶領域を内蔵するチップ領域２１、半導体ウエハを切断するためのスクライブ領域２４、記憶領域にデータを書き込むために外部から電気信号が供給されるパッド２２、およびパッド２２と記憶領域とを電気的に接続する引き出し配線２３を形成する。その際、パッド２２をスクライブ領域２４内に形成する。そして、パッド２２を介して記憶領域にデータを書き込んだ後、スクライブ領域２４に沿って半導体ウエハを切断して半導体チップを得る。その切断の際にパッド２２が一緒に切り落とされるか、または引き出し配線２３がパッド２２から切り離される。
【解決手段】 半導体ウエハ２０上に、記憶領域を内蔵するチップ領域２１、半導体ウエハを切断するためのスクライブ領域２４、記憶領域にデータを書き込むために外部から電気信号が供給されるパッド２２、およびパッド２２と記憶領域とを電気的に接続する引き出し配線２３を形成する。その際、パッド２２をスクライブ領域２４内に形成する。そして、パッド２２を介して記憶領域にデータを書き込んだ後、スクライブ領域２４に沿って半導体ウエハを切断して半導体チップを得る。その切断の際にパッド２２が一緒に切り落とされるか、または引き出し配線２３がパッド２２から切り離される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＩＣカード等に使用されるＩＣ（集積回路）チップ等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
将来的に、鉄道等の乗車券カード、またはエレクトロニックコマーズ（電子商取引）などにおいて使用される電子マネー用カードなどのＩＣカードの普及が見込まれる。ＩＣカードには、種々の情報が書き込まれたＩＣチップが搭載される。このＩＣチップは、一般に、不揮発性記憶装置、たとえば、強誘電体記憶装置（ＦｅＲＡＭ）で構成されている。
【０００３】
たとえば、鉄道等の乗車券カードに使用されるＩＣチップには、金額の情報や乗車区間などの情報が書き込まれる。電子マネー用カードでは、ＩＣチップに暗証番号や金額や銀行の口座番号やクレジットカード番号などの情報が書き込まれる。これらの書き込み情報は、いずれも、他人に知られたり、別の金額などに書き直されては困る情報である。
【０００４】
一般に、ＩＣチップは、半導体ウエハ上に数ミリ角程度のチップ領域を複数形成し、それらを切断して分離することにより製造される。図２１は、従来の半導体ウエハの要部を拡大して模式的に示す平面図である。半導体ウエハ１上には、複数のチップ領域１１が形成される。
【０００５】
各チップ領域１１内には、図示省略するが、トランジスタなどの回路素子が形成されている。また、各チップ領域１１内には複数のパッド１２が形成されている。パッド１２は、配線１３を介して種々の回路素子に電気的に接続されている。なお、図示例では４個のパッド１２が示されているが、一般には、パッド１２の数は１ウエハ当たり数個から百数十程度である。
【０００６】
各チップ領域１１間はスクライブ領域１４となっている。ダイシングの際、ウエハ１はスクライブ領域１４に沿ってダイヤモンド刃のカッターやレーザビームにより切断される。その切断によって、個々のＩＣチップが得られる。
【０００７】
ＩＣチップをＩＣカード用に用いる場合には、ダイシングの前、すなわちウエハの段階で、チップ内の記憶領域に種々の情報を書き込む必要がある。この情報は、機密性が極めて高いため、他人に知られたり、改ざんされないような手段を講じなければならない。そのため、容易に書き込み情報を知られないために暗号等が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２１に示す従来構成のＩＣチップをそのままＩＣカード用に用いる場合には、種々の気密情報の書き込みは、ダイシング前に、パッド１２を介しておこなわれる。そのため、ダイシング後、ＩＣチップがＩＣカードに搭載されてユーザの手に渡った後に、チップ領域１１内に残ったパッド１２を介して書き込み情報が読み出されるおそれがある。あるいは、その読み出された情報の暗号が解読されてしまえば、残ったパッド１２を介して書き込み情報が改ざんされるおそれがある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、ダイシング前に半導体装置内に書き込まれた機密性の高い情報が、ダイシング後に読み出されたり、改ざんされるのを防ぐことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明は、半導体ウエハ上に、記憶領域を内蔵するチップ領域、半導体ウエハを切断するためのスクライブ領域、前記記憶領域にデータを書き込むために外部から電気信号が供給されるパッド、およびそのパッドと前記記憶領域とを電気的に接続する引き出し配線を形成する。その際、前記パッドをスクライブ領域内に形成する。そして、前記パッドを介して前記記憶領域にデータを書き込んだ後、前記スクライブ領域に沿って半導体ウエハを切断して半導体チップ（ＩＣチップ）を得る。
【００１１】
この発明によれば、半導体ウエハを切断する前に、スクライブ領域に形成されたパッドに電気信号を供給してチップ領域内の記憶領域にデータを書き込む。パッドは、ダイシングの際にスクライブ領域とともに切り落とされる。したがって、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【００１２】
この発明において、パッドと引き出し配線を同層の金属配線層に形成する構成としてもよいし、パッドと引き出し配線を異なる配線層に形成し、それらをコンタクト部を介して電気的に接続する構成としてもよい。また、この発明において、引き出し配線を複数の配線層に分けて形成し、互いにコンタクト部を介して電気的に接続する構成としてもよい。
【００１３】
また、チップ領域内の記憶領域にデータを書き込んだ後、ダイシングをおこなう前に、フォトリソグラフィ技術およびエッチング処理をおこなってスクライブ領域のパッドを除去するようにしてもよい。
【００１４】
そうすれば、ダイシングにより実際に切り落とされる切断領域の幅がパッドの幅よりも狭い場合に、ダイシング後の半導体チップにパッドの一部が残ってしまうのを防ぐことができる。したがって、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００１５】
また、チップ領域内の記憶領域にデータを書き込んだ後、ダイシングをおこなう前に、チップ領域内の引き出し配線を切断するようにしてもよい。
【００１６】
そうすれば、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは内部の記憶領域と絶縁されている。したがって、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００１７】
引き出し配線を切断する方法として、引き出し配線の一部にヒューズ窓をあらかじめ形成しておき、そのヒューズ窓にレーザビームを照射するようにしてもよい。
【００１８】
あるいは、引き出し配線を切断する方法として、引き出し配線の途中に電界効果トランジスタをあらかじめ形成しておき、そのトランジスタのゲートに高電圧を印加してトランジスタを破壊するようにしてもよい。
【００１９】
そうすれば、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは内部の記憶領域と絶縁されているため、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２０】
また、引き出し配線を切断する方法として、引き出し配線の途中にあらかじめ２個の電界効果トランジスタを直列に接続して形成しておき、チップ領域内の記憶領域に近い側のトランジスタをオフさせた状態でもう一方のトランジスタを破壊するようにしてもよい。
【００２１】
そうすれば、ダイシング後の半導体チップから書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができるとともに、トランジスタの破壊時にその破壊の影響が記憶領域に及ぶのを防ぐことができる。
【００２２】
また、本発明において、ダイシングの際に実際に切り落とされる切断領域内にて引き出し配線をパッドに接続させるか、または、引き出し配線を、切断領域を通過させるように配線してもよい。
【００２３】
そうすれば、引き出し配線が途中で切断されるため、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは内部の記憶領域と絶縁される。したがって、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２４】
また、本発明において、隣り合う２つのチップ領域に挟まれたスクライブ領域内に、各チップ領域のパッドを、ダイシングの際に実際に切り落とされる切断領域をまたぐように形成するようにしてもよい。
【００２５】
そうすれば、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは、別の半導体チップに対して形成されたパッドであるため、内部の記憶領域と絶縁される。したがって、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２６】
また、本発明において、各チップ領域に対して複数のパッドを形成し、各パッドの引き出し配線を、互いに絶縁させた状態で、複数の配線層を介して、複雑に交差させるように配線してもよい。
【００２７】
そうすれば、半導体ウエハから分離された後の半導体チップを上から見た時に、引き出し配線の配線経路が分かりにくくなる。したがって、ダイシング後にパッドの一部が残っていても、いずれのパッドを介して半導体チップ内の記憶領域から書き込みデータを読み出すことできるのかがわからないため、書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２８】
あるいは、本発明は、パッドに接続される引き出し配線を、スクライブ領域内に引き出し、そのスクライブ領域での切断によって引き出し配線がパッドから切り離されるように形成してもよい。その際、スクライブ領域内の引き出し配線を、半導体ウエハを半導体チップに分離する際に実際に切り落とされる切断領域内にて折り返して元のチップ領域内に形成されたパッドに接続させるようにしてもよい。あるいは、引き出し配線を、スクライブ領域を通過して他のチップ領域、たとえば隣のチップ領域内に形成されたパッドに接続させる構成としてもよい。
【００２９】
そうすれば、ダイシングの際にスクライブ領域とともに引き出し配線の一部が切り落とされ、引き出し配線とパッドとが分離される。つまり、引き出し配線とパッドとが電気的に絶縁される。したがって、個々の半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【発明の効果】
【００３０】
本発明によれば、チップ領域内の記憶領域にデータを書き込むためのパッドをスクライブ領域に形成し、チップ領域内の記憶領域にデータを書き込んだ後、ダイシングの際に、スクライブ領域とともにパッドを切り落とすため、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。また、パッドをスクライブ領域に形成するため、チップサイズが小さくでき、コストダウンにつながるものである。
【００３１】
また、つぎの発明によれば、パッドに接続される引き出し配線を、スクライブ領域内に引き出し、そのスクライブ領域での切断によって引き出し配線がパッドから切り離されるように形成し、スクライブ領域とともに引き出し配線の一部を切り落とすため、引き出し配線とパッドとが分離され、電気的に絶縁される。したがって、個々の半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明にかかる半導体装置の製造方法の実施の形態について図面を参照しつつ詳細に説明する。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１により製造される半導体ウエハの要部を拡大して模式的に示す平面図である。図２は、図１に示す半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。図３は、図２に示す半導体ウエハの切断線Ａ−Ａにおける縦断面図であり、（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態を示す。
【００３４】
図１に示すように、半導体ウエハ２０上には、複数のチップ領域２１が形成される。各チップ領域２１内には、図示を省略するが、トランジスタなどの回路素子が形成されている。その回路素子によって記憶領域が構成されている。その記憶領域は、暗号化された機密情報等の記憶に用いられる。
【００３５】
各チップ領域２１間はスクライブ領域２４となっている。スクライブ領域２４には複数のパッド２２が形成されている。パッド２２は、チップ領域２１内の記憶領域に情報を書き込む際に、外部から電気信号を供給するために使用される。すなわち、パッド２２は、引き出し配線２３を介して記憶領域の回路素子に電気的に接続されている。なお、図示例では４個のパッド２２が示されているが、一般には、パッド２２の数は１チップ当たり数個から百数十程度である。
【００３６】
ダイシングの際、半導体ウエハ２０はスクラブ領域２４に沿ってダイヤモンド刃のカッターやレーザビームにより切断される。その切断によって、個々のＩＣチップが得られる。図２に、ダイシングによって実際に切り落とされる領域（以下、切断領域とする）２５を示す。
【００３７】
パッド２２は、その大部分（全部でもよい）が切断領域２５と重なるように配置される。そのため、図３（ｂ）に示すように、ダイシングによって、パッド２２の大部分（または全部）が切り落とされる。すなわち、ダイシング後に得られるＩＣチップには、その内部の記憶領域に記憶された機密情報を読み出したり改ざんするために使用可能なパッドがほとんどないか、または全くないことになる。
【００３８】
特に限定しないが、実施の形態１では、パッド２２と引き出し配線２３は、同じ配線層に形成されている。すなわち、図３（ａ）に示すように、半導体基板（または半導体領域）２０およびフィールド酸化膜２６上に層間絶縁膜２７が積層される。そして、その上に配線層が積層される。その配線層に、パッド２２および引き出し配線２３が一続きとなって形成される。この配線層の材質は、たとえばアルミニウムまたは銅などである。
【００３９】
つぎに、実施の形態１の半導体装置の製造方法について説明する。まず、半導体基板２０にフィールド酸化膜２６を形成し、チップ領域２１とスクライブ領域２４に分ける。チップ領域２１内にトランジスタ等の回路素子を形成する。そして、半導体基板２０上に層間絶縁膜２７を積層する。
【００４０】
層間絶縁膜２７の所定箇所にコンタクトホール（図示せず）を開口する。半導体基板２０上にアルミニウムまたは銅の配線層を積層する。この配線層をパターニングしてパッド２２および引き出し配線２３を形成する。それによって、チップ領域２１の形成が終了する。ここまでの状態が図３（ａ）に示されている。
【００４１】
パッド２２はスクライブ領域２４に配置される。引き出し配線２３は、コンタクトホールに充填されたアルミニウムまたは銅よりなるコンタクト部を介して、チップ領域２１内の回路素子等に電気的に接続する。
【００４２】
パッド２２に外部から電気信号を供給して、チップ領域２１内の記憶領域にデータを書き込む。その後、ダイヤモンド刃のカッターやレーザビームを用いて、半導体基板２０をスクライブ領域２４に沿って切断する。切断の際、スクライブ領域２４内の切断領域２５が切り落とされる。それによって、個々のＩＣチップが得られる。ここまでの状態が図３（ｂ）に示されている。
【００４３】
得られたＩＣチップをパッケージングする。そして、そのＩＣチップをたとえば略長方形のカードに搭載することによってＩＣカードが製造される。
【００４４】
上述した実施の形態１によれば、スクライブ領域２４にパッド２２を形成し、そのパッド２２を用いてチップ領域２１内の記憶領域にデータを書き込んだ後、ダイシングをおこなってスクライブ領域２４とともにパッド２２を切り落とす。したがって、チップ領域２１をＩＣチップに分離した後には、ＩＣチップにはパッド２２がほとんど残らないか、または全く残らない。よって、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【００４５】
（実施の形態２）
図４は、本発明の実施の形態２により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。図５は、図４に示す半導体ウエハの切断線Ｂ−Ｂにおける縦断面図であり、（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態を示す。なお、実施の形態１と同じ構成については同じ符号を付して説明を省略する。
【００４６】
実施の形態２は、実施の形態１がパッド２２と同じ配線層に引き出し配線２３を形成したのに対して、以下の点で実施の形態１と異なる。すなわち、図４および図５に示すように、データ書き込み用のパッド２２よりも下層の配線層に、引き出し配線２８およびそれと一続きとなるコンタクト用のパッド２９を形成する。
【００４７】
パッド２２は、層間絶縁膜２７を貫通するコンタクト部３０を介して、パッド２９に電気的に接続する。引き出し配線２８は、図示しない記憶領域の回路素子に電気的に接続されている。引き出し配線２８の材質は、たとえばタングステンまたはチタンまたは窒化チタンまたは銅などである。
【００４８】
実施の形態２の半導体装置の製造方法については、多層配線技術を用いて配線を形成する点で実施の形態１と異なるが、多層配線技術を用いた配線形成は形成発明の要旨ではないので説明を省略する。
【００４９】
実施の形態２によれば、実施の形態１と同様に、ダイシングの際にデータ書き込み用のパッド２２が切り落とされるので、チップ領域２１をＩＣチップに分離した後には、ＩＣチップにはパッド２２がほとんど残らないか、または全く残らない。よって、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【００５０】
なお、上記実施の形態２においては、窒化チタンまたは銅などの配線層に引き出し配線２８を形成したが、これに限らず、たとえば図６に示すように、ゲート配線層に引き出し配線３１およびそれと一続きとなるコンタクト用のパッド３２を形成する構成としてもよい。図６（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態である。
【００５１】
この場合、パッド３２とデータ書き込み用のパッド２２とは、層間絶縁膜２７を貫通するコンタクト部３３を介して電気的に接続する。引き出し配線３１は、たとえばポリシリコン、タングステンシリサイドとポリシリコンの２層構造、またはタングステンで構成される。
【００５２】
また、たとえば図７に示すように、引き出し配線３４，３６を複数の配線層に分けて構成してもよい。引き出し配線３４およびそれと一続きとなるコンタクト用のパッド３５は、たとえばポリシリコンよりなるゲート配線層に形成される。引き出し配線３６およびそれと一続きとなるコンタクト用のパッド３７は、たとえば上層の窒化チタン配線層に形成される。図７（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態である。
【００５３】
この場合、パッド３５と上層の引き出し配線３６とは、層間絶縁膜２７を貫通するコンタクト部３８を介して電気的に接続する。また、パッド３７とデータ書き込み用のパッド２２とは、層間絶縁膜２７を貫通するコンタクト部３９を介して電気的に接続する。図７に示すように、複数の配線層にまたがって引き出し配線３４，３６を構成することにより、ＩＣチップを上から見て引き出し配線３４，３６の配線経路が分かりにくくなるという利点がある。
【００５４】
（実施の形態３）
図８および図９は、本発明の実施の形態３にかかる製造方法により製造される半導体装置を製造工程順に示す要部縦断面図である。
【００５５】
実施の形態３は、たとえば図２および図３に示す実施の形態１において、チップ領域２１内の記憶領域にデータを書き込み、パッド２２を除去した後、ダイシングをおこなうものである。実施の形態１と同じ構成については同じ符号を付して説明を省略する。
【００５６】
すなわち、まず、半導体基板２０上にチップ領域２１、スクライブ領域２４、パッド２２および引き出し配線２３を形成する（図８（ａ）を参照）。パッド２２を介してチップ領域２１内の図示しない記憶領域にデータを書き込む。しかる後、半導体基板２０上にレジストを塗布する。そして、マスクを用いて露光処理をおこなう。
【００５７】
続いて、現像処理をおこない、スクライブ領域２４を露出させる（図８（ｂ）を参照）。残留したレジスト４０をマスクとして、エッチング処理をおこない、スクライブ領域２４上のパッド２２を除去する（図９（ａ）を参照）。その後、ダイシングをおこない、ＩＣチップに分離する（図９（ｂ）を参照）。
【００５８】
実施の形態３によれば、ダイシングの前にパッド２２を除去するため、切断領域２５の幅がパッド２２の幅よりも狭い場合に、ダイシング後のＩＣチップにパッド２２の一部が残ってしまうのを防ぐことができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００５９】
（実施の形態４）
図１０は、本発明の実施の形態４により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。図１１は、図１０に示す半導体ウエハの切断線Ｃ−Ｃにおける縦断面図であり、（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態を示す。
【００６０】
実施の形態４は、たとえば図４および図５に示す実施の形態２において、チップ領域２１内の図示しない記憶領域にデータを書き込んだ後、引き出し配線２８を切断してから、ダイシングをおこなうものである。実施の形態２と同じ構成については同じ符号を付して説明を省略する。
【００６１】
すなわち、まず、半導体基板２０上にチップ領域２１、スクライブ領域２４、データ書き込み用パッド２２、引き出し配線２８、コンタクト用パッド２９およびコンタクト部３０を形成する。また、引き出し配線２８の上方に、たとえばフォトリソグラフィ技術およびエッチング処理により、ヒューズ窓４１を形成する（図１０および図１１（ａ）を参照）。
【００６２】
そして、パッド２２を介してチップ領域２１内の図示しない記憶領域にデータを書き込む。しかる後、ヒューズ窓４１にたとえばレーザビームを照射し、引き出し配線２８を切断する。その後、ダイシングをおこない、ＩＣチップに分離する（図１１（ｂ）を参照）。
【００６３】
実施の形態４によれば、ダイシングの前に引き出し配線２８を切断するため、切断領域２５の幅がパッド２２の幅よりも狭い場合に、ダイシング後のＩＣチップにパッド２２の一部が残っていても、そのパッドを内部の記憶領域から絶縁させることができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００６４】
なお、引き出し配線２８を切断する方法として、図１２に示すように、あらかじめチップ領域２１内において、引き出し配線２８の途中に、ＭＯＳトランジスタ５１を設けておき、ダイシングをおこなう前にこのトランジスタ５１を破壊するようにしてもよい。ＭＯＳトランジスタ５１のソースおよびドレインをそれぞれデータ書き込み用パッド２２および内部の記憶領域に接続する。また、スクライブ領域２４内にＭＯＳトランジスタ５１にゲート信号を供給するためのパッド５２を形成する。
【００６５】
記憶領域にデータを書き込む際には、外部から適当なゲート信号を供給してＭＯＳトランジスタ５１をオン状態にする。データの書き込みが終了したら、パッド５２に高電圧を印加して、トランジスタ５１を破壊する。トランジスタ５１の破壊によって、引き出し配線２８は切断される。その後、ダイシングをおこなう。
【００６６】
また、図１３に示すように、ＭＯＳトランジスタ５１と内部の記憶領域との間に、もう一つＭＯＳトランジスタ５３を形成し、２つのＭＯＳトランジスタ５１，５３を直列に接続するように構成してもよい。この場合、スクライブ領域２４内にＭＯＳトランジスタ５３にゲート信号を供給するためのパッド５４を追加する。
【００６７】
記憶領域にデータを書き込む際には、２つのＭＯＳトランジスタ５１，５３にそれぞれ外部から適当なゲート信号を供給して２つのＭＯＳトランジスタ５１，５３をオン状態にする。データの書き込みが終了したら、記憶領域側のトランジスタ５３をオフ状態にしてから、もう一方のトランジスタ５１を破壊する。
【００６８】
このようにすることによって、トランジスタ５１を破壊する時の影響が記憶領域に及ぶのを防ぐことができる。トランジスタ５１の破壊によって、引き出し配線２８は切断される。その後、ダイシングをおこなう。
【００６９】
（実施の形態５）
図１４は、本発明の実施の形態５により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００７０】
実施の形態５は、パッド２２とチップ領域２１内の図示しない記憶領域とを電気的に接続する引き出し配線６１を、パッド２２の一角部を含めてパッド２２の周囲に４分の１周させ、切断領域２５内においてパッド２２に連なるようにしたものである。それによって、ダイシングの際に、引き出し配線６１とパッド２２との接続部分が切り落とされる。
【００７１】
実施の形態５によれば、ダイシングによって、引き出し配線６１が途中で切断されるため、ダイシング後のＩＣチップにパッド２２の一部が残っていても、そのパッドを内部の記憶領域から絶縁させることができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００７２】
なお、引き出し配線６１に代えて、図１５に示すように、引き出し配線６２を、切断領域２５を横切ってパッド２２の周囲を２分の１周させるようにしてもよい。あるいは、図１６に示す引き出し配線６３，６４，６５のように、スクライブ領域２４内においてパッド２２のピッチよりも長くなるように配線経路を折り曲げて、切断領域２５を通過させるようにしてもよい。
【００７３】
図１５または図１６のように配線することによって、ダイシングの際に、引き出し配線６２，６３，６４，６５の一部が切除されるので、引き出し配線６２，６３，６４，６５とパッド２２とが確実に絶縁される。したがって、ダイシング後のＩＣチップにパッド２２の一部が残っていても、そのパッドを内部の記憶領域から絶縁させることができる。
【００７４】
（実施の形態６）
図１７は、本発明の実施の形態６により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００７５】
実施の形態６は、隣り合うチップ領域２１ａ，２１ｂの間のスクライブ領域２４内に、両チップ領域２１ａ，２１ｂのそれぞれのパッド２２ａ，２２ｂを配置したものである。
【００７６】
一方のチップ領域２１ａのパッド２２ａは、他方のチップ領域２１ｂ寄りに配設させる。同様に、他方のチップ領域２１ｂのパッド２２ｂは、一方のチップ領域２１ａ寄りに配設させる。パッド２２ａ，２２ｂは、それぞれ、引き出し配線２３ａ，２３ｂを介して各チップ領域２１ａ，２１ｂ内の記憶領域に接続されている。
【００７７】
実施の形態６によれば、各チップ領域２１ａ，２１ｂのパッド２２ａ，２２ｂが切断領域２５をまたぐように形成されているため、ダイシング後のＩＣチップにパッド２２ａ，２２ｂの一部が残っていても、そのパッドは、別のＩＣチップに対して形成されたパッドであるため、内部の記憶領域と絶縁される。したがって、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００７８】
（実施の形態７）
図１８は、本発明の実施の形態７により製造される半導体ウエハの一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００７９】
実施の形態７は、スクライブ領域２４内に形成されたパッド２２をチップ領域２１内の図示しない記憶領域に接続させる各引き出し配線７１，７２，７３，７４を、互いに絶縁させた状態で、複数の配線層を介して、複雑に交差させるように配線したものである。チップ領域２１を上から見た状態で引き出し配線７１，７２，７３，７４が交差するように見える箇所は、それら交差するように見える引き出し配線７１，７２，７３，７４が上下の異なる配線層に形成されているため、実際には接触していない。
【００８０】
実施の形態７によれば、ダイシング後のＩＣチップを上から見た時に、引き出し配線７１，７２，７３，７４の配線経路が分かりにくくなるため、ダイシング後にパッド２２の一部が残っていても、ＩＣチップ内の記憶領域から書き込みデータを読み出すためにはいずれのパッドを用いればよいのかを知られにくくなる。したがって、記憶領域の書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００８１】
（実施の形態８）
図１９は、本発明の実施の形態８により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００８２】
実施の形態８では、チップ領域２１内にパッド２２を形成する。そのチップ領域２１内の図示しない記憶領域に電気的に接続された引き出し配線８１をスクライブ領域２４内に延ばし、引き出し配線８１を切断領域２５内にて折り返して元のチップ領域２１内のパッド２２に電気的に接続させる。つまり、実施の形態８は、引き出し配線８１が切断領域２５内を通過するような配線パターンとし、ダイシングにより切断領域２５を切り落とす際に、引き出し配線８１の一部を完全に切除するようにしたものである。
【００８３】
なお、パッド２２と引き出し配線８１を同じ配線層に形成してもよいし、異なる配線層に形成して、コンタクト部を介して互いに電気的に接続するようにしてもよい。また、引き出し配線８１が切断領域２５を通過し、スクライブ領域２４内において切断領域２５の外側部分で折り返されるような配線パターンとしてもよい。
【００８４】
実施の形態８によれば、ダイシングによって引き出し配線８１が途中で切断されるため、ダイシング後においてはパッド２２をチップ内部の記憶領域から絶縁させることができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００８５】
（実施の形態９）
図２０は、本発明の実施の形態９により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００８６】
実施の形態９は、一チップ領域内の図示しない記憶領域に接続された引き出し配線を、スクライブ領域内の切断領域を通過させて、別のチップ領域内に形成されたパッドに電気的に接続させるようにしたものである。たとえば図２０に示す例では、隣り合うチップ領域２１ａ，２１ｂにおいて、一方のチップ領域２１ａ内の図示しない記憶領域にデータを書き込むためのパッド２２ａを、他方のチップ領域２１ｂ内に形成する。
【００８７】
そして、一方のチップ領域２１ａ内から延びる引き出し配線８２ａを切断領域２５を横切ってパッド２２ａに電気的に接続させる。他方のチップ領域２１ｂに対するパッド２２ｂおよび引き出し配線８２ｂについても同様である。なお、パッドを形成する別のチップ領域は、隣に位置するチップ領域に限らない。
【００８８】
実施の形態９によれば、ダイシング後のＩＣチップにパッド２２ａ，２２ｂが残っていても、そのパッドは、別のＩＣチップに対して形成されたパッドであるため、内部の記憶領域と絶縁される。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１により製造される半導体ウエハの要部を拡大して模式的に示す平面図である。
【図２】図１に示す半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図３】図２に示す半導体ウエハの切断線Ａ−Ａにおける縦断面図である。
【図４】本発明の実施の形態２により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図５】図４に示す半導体ウエハの切断線Ｂ−Ｂにおける縦断面図である。
【図６】実施の形態２の変形例により製造される半導体ウエハを示す縦断面図である。
【図７】実施の形態２の他の変形例により製造される半導体ウエハを示す縦断面図である。
【図８】本発明の実施の形態３にかかる製造方法により製造される半導体装置を製造工程順に示す要部縦断面図である。
【図９】本発明の実施の形態３にかかる製造方法により製造される半導体装置を製造工程順に示す要部縦断面図である。
【図１０】本発明の実施の形態４により製造される半導体ウエハの一部を拡大して模式的に示す平面図である。
【図１１】図１０に示す半導体ウエハの切断線Ｃ−Ｃにおける縦断面図である。
【図１２】実施の形態４の変形例を模式的に示す平面図である。
【図１３】実施の形態４の他の変形例を模式的に示す平面図である。
【図１４】本発明の実施の形態５により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図１５】実施の形態５の変形例を示す平面図である。
【図１６】実施の形態５の他の変形例を示す平面図である。
【図１７】本発明の実施の形態６により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図１８】本発明の実施の形態７により製造される半導体ウエハの一部を拡大して模式的に示す平面図である。
【図１９】本発明の実施の形態８により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図２０】本発明の実施の形態９により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図２１】従来の半導体ウエハの要部を拡大して模式的に示す平面図である。
【符号の説明】
【００９０】
２０ 半導体ウエハ（半導体基板）
２１，２１ａ，２１ｂ チップ領域
２２，２２ａ，２２ｂ，５２，５４ パッド
２３，２８，３１，３４，３６，６１，６２，６３，６４，６５，７１，７２，７３，７４，８１，８２ａ，８２ｂ 引き出し配線
２４ スクライブ領域
２５ 切断領域
２７ 層間絶縁膜
３０，３３，３８，３９ コンタクト部
４０ レジスト
５１，５３ トランジスタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＩＣカード等に使用されるＩＣ（集積回路）チップ等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
将来的に、鉄道等の乗車券カード、またはエレクトロニックコマーズ（電子商取引）などにおいて使用される電子マネー用カードなどのＩＣカードの普及が見込まれる。ＩＣカードには、種々の情報が書き込まれたＩＣチップが搭載される。このＩＣチップは、一般に、不揮発性記憶装置、たとえば、強誘電体記憶装置（ＦｅＲＡＭ）で構成されている。
【０００３】
たとえば、鉄道等の乗車券カードに使用されるＩＣチップには、金額の情報や乗車区間などの情報が書き込まれる。電子マネー用カードでは、ＩＣチップに暗証番号や金額や銀行の口座番号やクレジットカード番号などの情報が書き込まれる。これらの書き込み情報は、いずれも、他人に知られたり、別の金額などに書き直されては困る情報である。
【０００４】
一般に、ＩＣチップは、半導体ウエハ上に数ミリ角程度のチップ領域を複数形成し、それらを切断して分離することにより製造される。図２１は、従来の半導体ウエハの要部を拡大して模式的に示す平面図である。半導体ウエハ１上には、複数のチップ領域１１が形成される。
【０００５】
各チップ領域１１内には、図示省略するが、トランジスタなどの回路素子が形成されている。また、各チップ領域１１内には複数のパッド１２が形成されている。パッド１２は、配線１３を介して種々の回路素子に電気的に接続されている。なお、図示例では４個のパッド１２が示されているが、一般には、パッド１２の数は１ウエハ当たり数個から百数十程度である。
【０００６】
各チップ領域１１間はスクライブ領域１４となっている。ダイシングの際、ウエハ１はスクライブ領域１４に沿ってダイヤモンド刃のカッターやレーザビームにより切断される。その切断によって、個々のＩＣチップが得られる。
【０００７】
ＩＣチップをＩＣカード用に用いる場合には、ダイシングの前、すなわちウエハの段階で、チップ内の記憶領域に種々の情報を書き込む必要がある。この情報は、機密性が極めて高いため、他人に知られたり、改ざんされないような手段を講じなければならない。そのため、容易に書き込み情報を知られないために暗号等が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２１に示す従来構成のＩＣチップをそのままＩＣカード用に用いる場合には、種々の気密情報の書き込みは、ダイシング前に、パッド１２を介しておこなわれる。そのため、ダイシング後、ＩＣチップがＩＣカードに搭載されてユーザの手に渡った後に、チップ領域１１内に残ったパッド１２を介して書き込み情報が読み出されるおそれがある。あるいは、その読み出された情報の暗号が解読されてしまえば、残ったパッド１２を介して書き込み情報が改ざんされるおそれがある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、ダイシング前に半導体装置内に書き込まれた機密性の高い情報が、ダイシング後に読み出されたり、改ざんされるのを防ぐことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明は、半導体ウエハ上に、記憶領域を内蔵するチップ領域、半導体ウエハを切断するためのスクライブ領域、前記記憶領域にデータを書き込むために外部から電気信号が供給されるパッド、およびそのパッドと前記記憶領域とを電気的に接続する引き出し配線を形成する。その際、前記パッドをスクライブ領域内に形成する。そして、前記パッドを介して前記記憶領域にデータを書き込んだ後、前記スクライブ領域に沿って半導体ウエハを切断して半導体チップ（ＩＣチップ）を得る。
【００１１】
この発明によれば、半導体ウエハを切断する前に、スクライブ領域に形成されたパッドに電気信号を供給してチップ領域内の記憶領域にデータを書き込む。パッドは、ダイシングの際にスクライブ領域とともに切り落とされる。したがって、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【００１２】
この発明において、パッドと引き出し配線を同層の金属配線層に形成する構成としてもよいし、パッドと引き出し配線を異なる配線層に形成し、それらをコンタクト部を介して電気的に接続する構成としてもよい。また、この発明において、引き出し配線を複数の配線層に分けて形成し、互いにコンタクト部を介して電気的に接続する構成としてもよい。
【００１３】
また、チップ領域内の記憶領域にデータを書き込んだ後、ダイシングをおこなう前に、フォトリソグラフィ技術およびエッチング処理をおこなってスクライブ領域のパッドを除去するようにしてもよい。
【００１４】
そうすれば、ダイシングにより実際に切り落とされる切断領域の幅がパッドの幅よりも狭い場合に、ダイシング後の半導体チップにパッドの一部が残ってしまうのを防ぐことができる。したがって、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００１５】
また、チップ領域内の記憶領域にデータを書き込んだ後、ダイシングをおこなう前に、チップ領域内の引き出し配線を切断するようにしてもよい。
【００１６】
そうすれば、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは内部の記憶領域と絶縁されている。したがって、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００１７】
引き出し配線を切断する方法として、引き出し配線の一部にヒューズ窓をあらかじめ形成しておき、そのヒューズ窓にレーザビームを照射するようにしてもよい。
【００１８】
あるいは、引き出し配線を切断する方法として、引き出し配線の途中に電界効果トランジスタをあらかじめ形成しておき、そのトランジスタのゲートに高電圧を印加してトランジスタを破壊するようにしてもよい。
【００１９】
そうすれば、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは内部の記憶領域と絶縁されているため、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２０】
また、引き出し配線を切断する方法として、引き出し配線の途中にあらかじめ２個の電界効果トランジスタを直列に接続して形成しておき、チップ領域内の記憶領域に近い側のトランジスタをオフさせた状態でもう一方のトランジスタを破壊するようにしてもよい。
【００２１】
そうすれば、ダイシング後の半導体チップから書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができるとともに、トランジスタの破壊時にその破壊の影響が記憶領域に及ぶのを防ぐことができる。
【００２２】
また、本発明において、ダイシングの際に実際に切り落とされる切断領域内にて引き出し配線をパッドに接続させるか、または、引き出し配線を、切断領域を通過させるように配線してもよい。
【００２３】
そうすれば、引き出し配線が途中で切断されるため、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは内部の記憶領域と絶縁される。したがって、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２４】
また、本発明において、隣り合う２つのチップ領域に挟まれたスクライブ領域内に、各チップ領域のパッドを、ダイシングの際に実際に切り落とされる切断領域をまたぐように形成するようにしてもよい。
【００２５】
そうすれば、ダイシング後の半導体チップにパッドの一部が残っていても、そのパッドは、別の半導体チップに対して形成されたパッドであるため、内部の記憶領域と絶縁される。したがって、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２６】
また、本発明において、各チップ領域に対して複数のパッドを形成し、各パッドの引き出し配線を、互いに絶縁させた状態で、複数の配線層を介して、複雑に交差させるように配線してもよい。
【００２７】
そうすれば、半導体ウエハから分離された後の半導体チップを上から見た時に、引き出し配線の配線経路が分かりにくくなる。したがって、ダイシング後にパッドの一部が残っていても、いずれのパッドを介して半導体チップ内の記憶領域から書き込みデータを読み出すことできるのかがわからないため、書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００２８】
あるいは、本発明は、パッドに接続される引き出し配線を、スクライブ領域内に引き出し、そのスクライブ領域での切断によって引き出し配線がパッドから切り離されるように形成してもよい。その際、スクライブ領域内の引き出し配線を、半導体ウエハを半導体チップに分離する際に実際に切り落とされる切断領域内にて折り返して元のチップ領域内に形成されたパッドに接続させるようにしてもよい。あるいは、引き出し配線を、スクライブ領域を通過して他のチップ領域、たとえば隣のチップ領域内に形成されたパッドに接続させる構成としてもよい。
【００２９】
そうすれば、ダイシングの際にスクライブ領域とともに引き出し配線の一部が切り落とされ、引き出し配線とパッドとが分離される。つまり、引き出し配線とパッドとが電気的に絶縁される。したがって、個々の半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【発明の効果】
【００３０】
本発明によれば、チップ領域内の記憶領域にデータを書き込むためのパッドをスクライブ領域に形成し、チップ領域内の記憶領域にデータを書き込んだ後、ダイシングの際に、スクライブ領域とともにパッドを切り落とすため、半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。また、パッドをスクライブ領域に形成するため、チップサイズが小さくでき、コストダウンにつながるものである。
【００３１】
また、つぎの発明によれば、パッドに接続される引き出し配線を、スクライブ領域内に引き出し、そのスクライブ領域での切断によって引き出し配線がパッドから切り離されるように形成し、スクライブ領域とともに引き出し配線の一部を切り落とすため、引き出し配線とパッドとが分離され、電気的に絶縁される。したがって、個々の半導体チップに分離された後に、半導体チップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明にかかる半導体装置の製造方法の実施の形態について図面を参照しつつ詳細に説明する。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１により製造される半導体ウエハの要部を拡大して模式的に示す平面図である。図２は、図１に示す半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。図３は、図２に示す半導体ウエハの切断線Ａ−Ａにおける縦断面図であり、（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態を示す。
【００３４】
図１に示すように、半導体ウエハ２０上には、複数のチップ領域２１が形成される。各チップ領域２１内には、図示を省略するが、トランジスタなどの回路素子が形成されている。その回路素子によって記憶領域が構成されている。その記憶領域は、暗号化された機密情報等の記憶に用いられる。
【００３５】
各チップ領域２１間はスクライブ領域２４となっている。スクライブ領域２４には複数のパッド２２が形成されている。パッド２２は、チップ領域２１内の記憶領域に情報を書き込む際に、外部から電気信号を供給するために使用される。すなわち、パッド２２は、引き出し配線２３を介して記憶領域の回路素子に電気的に接続されている。なお、図示例では４個のパッド２２が示されているが、一般には、パッド２２の数は１チップ当たり数個から百数十程度である。
【００３６】
ダイシングの際、半導体ウエハ２０はスクラブ領域２４に沿ってダイヤモンド刃のカッターやレーザビームにより切断される。その切断によって、個々のＩＣチップが得られる。図２に、ダイシングによって実際に切り落とされる領域（以下、切断領域とする）２５を示す。
【００３７】
パッド２２は、その大部分（全部でもよい）が切断領域２５と重なるように配置される。そのため、図３（ｂ）に示すように、ダイシングによって、パッド２２の大部分（または全部）が切り落とされる。すなわち、ダイシング後に得られるＩＣチップには、その内部の記憶領域に記憶された機密情報を読み出したり改ざんするために使用可能なパッドがほとんどないか、または全くないことになる。
【００３８】
特に限定しないが、実施の形態１では、パッド２２と引き出し配線２３は、同じ配線層に形成されている。すなわち、図３（ａ）に示すように、半導体基板（または半導体領域）２０およびフィールド酸化膜２６上に層間絶縁膜２７が積層される。そして、その上に配線層が積層される。その配線層に、パッド２２および引き出し配線２３が一続きとなって形成される。この配線層の材質は、たとえばアルミニウムまたは銅などである。
【００３９】
つぎに、実施の形態１の半導体装置の製造方法について説明する。まず、半導体基板２０にフィールド酸化膜２６を形成し、チップ領域２１とスクライブ領域２４に分ける。チップ領域２１内にトランジスタ等の回路素子を形成する。そして、半導体基板２０上に層間絶縁膜２７を積層する。
【００４０】
層間絶縁膜２７の所定箇所にコンタクトホール（図示せず）を開口する。半導体基板２０上にアルミニウムまたは銅の配線層を積層する。この配線層をパターニングしてパッド２２および引き出し配線２３を形成する。それによって、チップ領域２１の形成が終了する。ここまでの状態が図３（ａ）に示されている。
【００４１】
パッド２２はスクライブ領域２４に配置される。引き出し配線２３は、コンタクトホールに充填されたアルミニウムまたは銅よりなるコンタクト部を介して、チップ領域２１内の回路素子等に電気的に接続する。
【００４２】
パッド２２に外部から電気信号を供給して、チップ領域２１内の記憶領域にデータを書き込む。その後、ダイヤモンド刃のカッターやレーザビームを用いて、半導体基板２０をスクライブ領域２４に沿って切断する。切断の際、スクライブ領域２４内の切断領域２５が切り落とされる。それによって、個々のＩＣチップが得られる。ここまでの状態が図３（ｂ）に示されている。
【００４３】
得られたＩＣチップをパッケージングする。そして、そのＩＣチップをたとえば略長方形のカードに搭載することによってＩＣカードが製造される。
【００４４】
上述した実施の形態１によれば、スクライブ領域２４にパッド２２を形成し、そのパッド２２を用いてチップ領域２１内の記憶領域にデータを書き込んだ後、ダイシングをおこなってスクライブ領域２４とともにパッド２２を切り落とす。したがって、チップ領域２１をＩＣチップに分離した後には、ＩＣチップにはパッド２２がほとんど残らないか、または全く残らない。よって、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【００４５】
（実施の形態２）
図４は、本発明の実施の形態２により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。図５は、図４に示す半導体ウエハの切断線Ｂ−Ｂにおける縦断面図であり、（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態を示す。なお、実施の形態１と同じ構成については同じ符号を付して説明を省略する。
【００４６】
実施の形態２は、実施の形態１がパッド２２と同じ配線層に引き出し配線２３を形成したのに対して、以下の点で実施の形態１と異なる。すなわち、図４および図５に示すように、データ書き込み用のパッド２２よりも下層の配線層に、引き出し配線２８およびそれと一続きとなるコンタクト用のパッド２９を形成する。
【００４７】
パッド２２は、層間絶縁膜２７を貫通するコンタクト部３０を介して、パッド２９に電気的に接続する。引き出し配線２８は、図示しない記憶領域の回路素子に電気的に接続されている。引き出し配線２８の材質は、たとえばタングステンまたはチタンまたは窒化チタンまたは銅などである。
【００４８】
実施の形態２の半導体装置の製造方法については、多層配線技術を用いて配線を形成する点で実施の形態１と異なるが、多層配線技術を用いた配線形成は形成発明の要旨ではないので説明を省略する。
【００４９】
実施の形態２によれば、実施の形態１と同様に、ダイシングの際にデータ書き込み用のパッド２２が切り落とされるので、チップ領域２１をＩＣチップに分離した後には、ＩＣチップにはパッド２２がほとんど残らないか、または全く残らない。よって、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのを防ぐことができる。
【００５０】
なお、上記実施の形態２においては、窒化チタンまたは銅などの配線層に引き出し配線２８を形成したが、これに限らず、たとえば図６に示すように、ゲート配線層に引き出し配線３１およびそれと一続きとなるコンタクト用のパッド３２を形成する構成としてもよい。図６（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態である。
【００５１】
この場合、パッド３２とデータ書き込み用のパッド２２とは、層間絶縁膜２７を貫通するコンタクト部３３を介して電気的に接続する。引き出し配線３１は、たとえばポリシリコン、タングステンシリサイドとポリシリコンの２層構造、またはタングステンで構成される。
【００５２】
また、たとえば図７に示すように、引き出し配線３４，３６を複数の配線層に分けて構成してもよい。引き出し配線３４およびそれと一続きとなるコンタクト用のパッド３５は、たとえばポリシリコンよりなるゲート配線層に形成される。引き出し配線３６およびそれと一続きとなるコンタクト用のパッド３７は、たとえば上層の窒化チタン配線層に形成される。図７（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態である。
【００５３】
この場合、パッド３５と上層の引き出し配線３６とは、層間絶縁膜２７を貫通するコンタクト部３８を介して電気的に接続する。また、パッド３７とデータ書き込み用のパッド２２とは、層間絶縁膜２７を貫通するコンタクト部３９を介して電気的に接続する。図７に示すように、複数の配線層にまたがって引き出し配線３４，３６を構成することにより、ＩＣチップを上から見て引き出し配線３４，３６の配線経路が分かりにくくなるという利点がある。
【００５４】
（実施の形態３）
図８および図９は、本発明の実施の形態３にかかる製造方法により製造される半導体装置を製造工程順に示す要部縦断面図である。
【００５５】
実施の形態３は、たとえば図２および図３に示す実施の形態１において、チップ領域２１内の記憶領域にデータを書き込み、パッド２２を除去した後、ダイシングをおこなうものである。実施の形態１と同じ構成については同じ符号を付して説明を省略する。
【００５６】
すなわち、まず、半導体基板２０上にチップ領域２１、スクライブ領域２４、パッド２２および引き出し配線２３を形成する（図８（ａ）を参照）。パッド２２を介してチップ領域２１内の図示しない記憶領域にデータを書き込む。しかる後、半導体基板２０上にレジストを塗布する。そして、マスクを用いて露光処理をおこなう。
【００５７】
続いて、現像処理をおこない、スクライブ領域２４を露出させる（図８（ｂ）を参照）。残留したレジスト４０をマスクとして、エッチング処理をおこない、スクライブ領域２４上のパッド２２を除去する（図９（ａ）を参照）。その後、ダイシングをおこない、ＩＣチップに分離する（図９（ｂ）を参照）。
【００５８】
実施の形態３によれば、ダイシングの前にパッド２２を除去するため、切断領域２５の幅がパッド２２の幅よりも狭い場合に、ダイシング後のＩＣチップにパッド２２の一部が残ってしまうのを防ぐことができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００５９】
（実施の形態４）
図１０は、本発明の実施の形態４により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。図１１は、図１０に示す半導体ウエハの切断線Ｃ−Ｃにおける縦断面図であり、（ａ）はダイシング前の状態、（ｂ）はダイシング後の状態を示す。
【００６０】
実施の形態４は、たとえば図４および図５に示す実施の形態２において、チップ領域２１内の図示しない記憶領域にデータを書き込んだ後、引き出し配線２８を切断してから、ダイシングをおこなうものである。実施の形態２と同じ構成については同じ符号を付して説明を省略する。
【００６１】
すなわち、まず、半導体基板２０上にチップ領域２１、スクライブ領域２４、データ書き込み用パッド２２、引き出し配線２８、コンタクト用パッド２９およびコンタクト部３０を形成する。また、引き出し配線２８の上方に、たとえばフォトリソグラフィ技術およびエッチング処理により、ヒューズ窓４１を形成する（図１０および図１１（ａ）を参照）。
【００６２】
そして、パッド２２を介してチップ領域２１内の図示しない記憶領域にデータを書き込む。しかる後、ヒューズ窓４１にたとえばレーザビームを照射し、引き出し配線２８を切断する。その後、ダイシングをおこない、ＩＣチップに分離する（図１１（ｂ）を参照）。
【００６３】
実施の形態４によれば、ダイシングの前に引き出し配線２８を切断するため、切断領域２５の幅がパッド２２の幅よりも狭い場合に、ダイシング後のＩＣチップにパッド２２の一部が残っていても、そのパッドを内部の記憶領域から絶縁させることができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００６４】
なお、引き出し配線２８を切断する方法として、図１２に示すように、あらかじめチップ領域２１内において、引き出し配線２８の途中に、ＭＯＳトランジスタ５１を設けておき、ダイシングをおこなう前にこのトランジスタ５１を破壊するようにしてもよい。ＭＯＳトランジスタ５１のソースおよびドレインをそれぞれデータ書き込み用パッド２２および内部の記憶領域に接続する。また、スクライブ領域２４内にＭＯＳトランジスタ５１にゲート信号を供給するためのパッド５２を形成する。
【００６５】
記憶領域にデータを書き込む際には、外部から適当なゲート信号を供給してＭＯＳトランジスタ５１をオン状態にする。データの書き込みが終了したら、パッド５２に高電圧を印加して、トランジスタ５１を破壊する。トランジスタ５１の破壊によって、引き出し配線２８は切断される。その後、ダイシングをおこなう。
【００６６】
また、図１３に示すように、ＭＯＳトランジスタ５１と内部の記憶領域との間に、もう一つＭＯＳトランジスタ５３を形成し、２つのＭＯＳトランジスタ５１，５３を直列に接続するように構成してもよい。この場合、スクライブ領域２４内にＭＯＳトランジスタ５３にゲート信号を供給するためのパッド５４を追加する。
【００６７】
記憶領域にデータを書き込む際には、２つのＭＯＳトランジスタ５１，５３にそれぞれ外部から適当なゲート信号を供給して２つのＭＯＳトランジスタ５１，５３をオン状態にする。データの書き込みが終了したら、記憶領域側のトランジスタ５３をオフ状態にしてから、もう一方のトランジスタ５１を破壊する。
【００６８】
このようにすることによって、トランジスタ５１を破壊する時の影響が記憶領域に及ぶのを防ぐことができる。トランジスタ５１の破壊によって、引き出し配線２８は切断される。その後、ダイシングをおこなう。
【００６９】
（実施の形態５）
図１４は、本発明の実施の形態５により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００７０】
実施の形態５は、パッド２２とチップ領域２１内の図示しない記憶領域とを電気的に接続する引き出し配線６１を、パッド２２の一角部を含めてパッド２２の周囲に４分の１周させ、切断領域２５内においてパッド２２に連なるようにしたものである。それによって、ダイシングの際に、引き出し配線６１とパッド２２との接続部分が切り落とされる。
【００７１】
実施の形態５によれば、ダイシングによって、引き出し配線６１が途中で切断されるため、ダイシング後のＩＣチップにパッド２２の一部が残っていても、そのパッドを内部の記憶領域から絶縁させることができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００７２】
なお、引き出し配線６１に代えて、図１５に示すように、引き出し配線６２を、切断領域２５を横切ってパッド２２の周囲を２分の１周させるようにしてもよい。あるいは、図１６に示す引き出し配線６３，６４，６５のように、スクライブ領域２４内においてパッド２２のピッチよりも長くなるように配線経路を折り曲げて、切断領域２５を通過させるようにしてもよい。
【００７３】
図１５または図１６のように配線することによって、ダイシングの際に、引き出し配線６２，６３，６４，６５の一部が切除されるので、引き出し配線６２，６３，６４，６５とパッド２２とが確実に絶縁される。したがって、ダイシング後のＩＣチップにパッド２２の一部が残っていても、そのパッドを内部の記憶領域から絶縁させることができる。
【００７４】
（実施の形態６）
図１７は、本発明の実施の形態６により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００７５】
実施の形態６は、隣り合うチップ領域２１ａ，２１ｂの間のスクライブ領域２４内に、両チップ領域２１ａ，２１ｂのそれぞれのパッド２２ａ，２２ｂを配置したものである。
【００７６】
一方のチップ領域２１ａのパッド２２ａは、他方のチップ領域２１ｂ寄りに配設させる。同様に、他方のチップ領域２１ｂのパッド２２ｂは、一方のチップ領域２１ａ寄りに配設させる。パッド２２ａ，２２ｂは、それぞれ、引き出し配線２３ａ，２３ｂを介して各チップ領域２１ａ，２１ｂ内の記憶領域に接続されている。
【００７７】
実施の形態６によれば、各チップ領域２１ａ，２１ｂのパッド２２ａ，２２ｂが切断領域２５をまたぐように形成されているため、ダイシング後のＩＣチップにパッド２２ａ，２２ｂの一部が残っていても、そのパッドは、別のＩＣチップに対して形成されたパッドであるため、内部の記憶領域と絶縁される。したがって、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００７８】
（実施の形態７）
図１８は、本発明の実施の形態７により製造される半導体ウエハの一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００７９】
実施の形態７は、スクライブ領域２４内に形成されたパッド２２をチップ領域２１内の図示しない記憶領域に接続させる各引き出し配線７１，７２，７３，７４を、互いに絶縁させた状態で、複数の配線層を介して、複雑に交差させるように配線したものである。チップ領域２１を上から見た状態で引き出し配線７１，７２，７３，７４が交差するように見える箇所は、それら交差するように見える引き出し配線７１，７２，７３，７４が上下の異なる配線層に形成されているため、実際には接触していない。
【００８０】
実施の形態７によれば、ダイシング後のＩＣチップを上から見た時に、引き出し配線７１，７２，７３，７４の配線経路が分かりにくくなるため、ダイシング後にパッド２２の一部が残っていても、ＩＣチップ内の記憶領域から書き込みデータを読み出すためにはいずれのパッドを用いればよいのかを知られにくくなる。したがって、記憶領域の書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００８１】
（実施の形態８）
図１９は、本発明の実施の形態８により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００８２】
実施の形態８では、チップ領域２１内にパッド２２を形成する。そのチップ領域２１内の図示しない記憶領域に電気的に接続された引き出し配線８１をスクライブ領域２４内に延ばし、引き出し配線８１を切断領域２５内にて折り返して元のチップ領域２１内のパッド２２に電気的に接続させる。つまり、実施の形態８は、引き出し配線８１が切断領域２５内を通過するような配線パターンとし、ダイシングにより切断領域２５を切り落とす際に、引き出し配線８１の一部を完全に切除するようにしたものである。
【００８３】
なお、パッド２２と引き出し配線８１を同じ配線層に形成してもよいし、異なる配線層に形成して、コンタクト部を介して互いに電気的に接続するようにしてもよい。また、引き出し配線８１が切断領域２５を通過し、スクライブ領域２４内において切断領域２５の外側部分で折り返されるような配線パターンとしてもよい。
【００８４】
実施の形態８によれば、ダイシングによって引き出し配線８１が途中で切断されるため、ダイシング後においてはパッド２２をチップ内部の記憶領域から絶縁させることができる。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【００８５】
（実施の形態９）
図２０は、本発明の実施の形態９により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。なお、他の実施の形態と同じ構成については同じ符号を付して説明を省略する。
【００８６】
実施の形態９は、一チップ領域内の図示しない記憶領域に接続された引き出し配線を、スクライブ領域内の切断領域を通過させて、別のチップ領域内に形成されたパッドに電気的に接続させるようにしたものである。たとえば図２０に示す例では、隣り合うチップ領域２１ａ，２１ｂにおいて、一方のチップ領域２１ａ内の図示しない記憶領域にデータを書き込むためのパッド２２ａを、他方のチップ領域２１ｂ内に形成する。
【００８７】
そして、一方のチップ領域２１ａ内から延びる引き出し配線８２ａを切断領域２５を横切ってパッド２２ａに電気的に接続させる。他方のチップ領域２１ｂに対するパッド２２ｂおよび引き出し配線８２ｂについても同様である。なお、パッドを形成する別のチップ領域は、隣に位置するチップ領域に限らない。
【００８８】
実施の形態９によれば、ダイシング後のＩＣチップにパッド２２ａ，２２ｂが残っていても、そのパッドは、別のＩＣチップに対して形成されたパッドであるため、内部の記憶領域と絶縁される。したがって、ＩＣチップに分離された後に、ＩＣチップ内の記憶領域から書き込みデータが読み出されたり、その書き込みデータが改ざんされるのをより確実に防ぐことができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１により製造される半導体ウエハの要部を拡大して模式的に示す平面図である。
【図２】図１に示す半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図３】図２に示す半導体ウエハの切断線Ａ−Ａにおける縦断面図である。
【図４】本発明の実施の形態２により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図５】図４に示す半導体ウエハの切断線Ｂ−Ｂにおける縦断面図である。
【図６】実施の形態２の変形例により製造される半導体ウエハを示す縦断面図である。
【図７】実施の形態２の他の変形例により製造される半導体ウエハを示す縦断面図である。
【図８】本発明の実施の形態３にかかる製造方法により製造される半導体装置を製造工程順に示す要部縦断面図である。
【図９】本発明の実施の形態３にかかる製造方法により製造される半導体装置を製造工程順に示す要部縦断面図である。
【図１０】本発明の実施の形態４により製造される半導体ウエハの一部を拡大して模式的に示す平面図である。
【図１１】図１０に示す半導体ウエハの切断線Ｃ−Ｃにおける縦断面図である。
【図１２】実施の形態４の変形例を模式的に示す平面図である。
【図１３】実施の形態４の他の変形例を模式的に示す平面図である。
【図１４】本発明の実施の形態５により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図１５】実施の形態５の変形例を示す平面図である。
【図１６】実施の形態５の他の変形例を示す平面図である。
【図１７】本発明の実施の形態６により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図１８】本発明の実施の形態７により製造される半導体ウエハの一部を拡大して模式的に示す平面図である。
【図１９】本発明の実施の形態８により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図２０】本発明の実施の形態９により製造される半導体ウエハのスクライブ領域の一部を拡大して模式的に示す平面図である。
【図２１】従来の半導体ウエハの要部を拡大して模式的に示す平面図である。
【符号の説明】
【００９０】
２０ 半導体ウエハ（半導体基板）
２１，２１ａ，２１ｂ チップ領域
２２，２２ａ，２２ｂ，５２，５４ パッド
２３，２８，３１，３４，３６，６１，６２，６３，６４，６５，７１，７２，７３，７４，８１，８２ａ，８２ｂ 引き出し配線
２４ スクライブ領域
２５ 切断領域
２７ 層間絶縁膜
３０，３３，３８，３９ コンタクト部
４０ レジスト
５１，５３ トランジスタ
【特許請求の範囲】
【請求項１】
半導体チップが形成されるチップ領域と、前記チップ領域の間のスクライブ領域とを有する半導体ウエハから、半導体装置を形成する半導体装置の製造方法であって、
前記半導体チップを前記チップ領域に形成するとともに、前記半導体チップの記憶領域と引き出し配線を介して接続されるパッドと、前記引き出し配線とパッドとの接続部を、前記半導体ウエハの前記スクライブ領域に形成し、更に、異なる配線層に形成される前記引き出し配線を、前記半導体ウエハの一方の面から見て互いに交差させる経路に形成する工程と、
前記スクライブ領域に沿って前記半導体ウエハを切断する工程とを有し、
前記切断する工程は、前記引き出し配線の接続部を含む領域を切り落とすことを特徴とする半導体装置の製造方法。
【請求項１】
半導体チップが形成されるチップ領域と、前記チップ領域の間のスクライブ領域とを有する半導体ウエハから、半導体装置を形成する半導体装置の製造方法であって、
前記半導体チップを前記チップ領域に形成するとともに、前記半導体チップの記憶領域と引き出し配線を介して接続されるパッドと、前記引き出し配線とパッドとの接続部を、前記半導体ウエハの前記スクライブ領域に形成し、更に、異なる配線層に形成される前記引き出し配線を、前記半導体ウエハの一方の面から見て互いに交差させる経路に形成する工程と、
前記スクライブ領域に沿って前記半導体ウエハを切断する工程とを有し、
前記切断する工程は、前記引き出し配線の接続部を含む領域を切り落とすことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−３４４９８９（Ｐ２００６−３４４９８９Ａ）
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願番号】特願２００６−２１３５０９（Ｐ２００６−２１３５０９）
【出願日】平成１８年８月４日（２００６．８．４）
【分割の表示】特願２０００−３８７７７（Ｐ２０００−３８７７７）の分割
【原出願日】平成１２年２月１６日（２０００．２．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願日】平成１８年８月４日（２００６．８．４）
【分割の表示】特願２０００−３８７７７（Ｐ２０００−３８７７７）の分割
【原出願日】平成１２年２月１６日（２０００．２．１６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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