半導体装置の製造方法
【課題】チップ領域に素子形成用パターンを形成するとき、スクライブ領域に整列キーのキャッピング層を形成する半導体装置の製造方法を提供する。
【解決手段】半導体基板200のチップ領域201にアクティブ領域を限定する素子分離膜241を形成し、スクライブ領域205に半導体基板200の表面に対して段差を有する整列キー245を形成するステップと、半導体基板200上に少なくとも一つの素子形成層を形成するステップと、素子形成層を変形させて、チップ領域201の半導体基板200上に素子形成用パターン251を形成し、スクライブ領域205の半導体基板200上に整列キー245をキャッピングするキャッピング層255を形成するステップと、を含む。
【解決手段】半導体基板200のチップ領域201にアクティブ領域を限定する素子分離膜241を形成し、スクライブ領域205に半導体基板200の表面に対して段差を有する整列キー245を形成するステップと、半導体基板200上に少なくとも一つの素子形成層を形成するステップと、素子形成層を変形させて、チップ領域201の半導体基板200上に素子形成用パターン251を形成し、スクライブ領域205の半導体基板200上に整列キー245をキャッピングするキャッピング層255を形成するステップと、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に係り、特に追加工程なしに整列キーのキャッピング層を形成する半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化及び高密度化によって、単位素子のサイズが次第に減少し、これにより、デザインルールは縮小している。したがって、半導体装置の製造工程において、半導体基板とマスクとの間の正確な整列(アライメント)が要求されている。通常的に、半導体基板とマスクとの間の整列のために、半導体基板のスクライブ領域に整列キーを形成する。かかる整列キーのうち一つは、STI(Shallow Trench Isolation)工程を通じてチップ領域のアクティブ領域を限定する素子分離膜を形成するとき、スクライブ領域に同時に形成され、基板と一定段差を有するように突出形態を有する。整列キーは、ゲート形成工程、イオン注入工程、選択的シリサイドのためのSBL(Silicidation Blocking Layer)形成工程、及びコンタクト形成工程などで使われる。
【0003】
LDI(LCD Driver IC)のような電力素子などは、ロジック回路を駆動するための低電圧動作とLCD駆動のための高電圧動作とをいずれも必要とするので、デュアルゲート酸化膜が適用されねばならない。一般的なデュアルゲート酸化膜を形成する方法は、まず、半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成すると共に、スクライブ領域に突出形態の整列キーを形成する。基板上に第1熱酸化膜を形成した後、チップ領域のうち高電圧領域を除いた部分の第1熱酸化膜をウェットエッチングして、高電圧動作のための第1ゲート酸化膜を形成する。次いで、基板上に第2熱酸化膜を形成して、低電圧領域に低電圧動作のためのゲート酸化膜を形成する。したがって、高電圧動作領域に厚い第1熱酸化膜からなる第1ゲート酸化膜を形成し、低電圧動作領域に薄い第2熱酸化膜からなる第2ゲート酸化膜を形成して、デュアルゲート酸化膜を形成する。
【0004】
しかし、一般的なデュアルゲート酸化膜を形成する方法は、ウェットエッチング工程を通じて低電圧領域の第1熱酸化膜を除去するので、整列キーの酸化膜も一部分除去されて基板の表面と整列キーとの段差が緩和される。このように整列キーを形成した後、後続のウェットエッチング工程が進めば、整列キーの酸化膜が消耗される。はなはだしい場合には、反復されるウェットエッチング工程により整列キーの段差がなくなって、整列キーが基板の表面と平坦になる。整列キーの段差が除去されれば、後続工程での整列を正確に行えずに誤整列を起こす。
【0005】
図1Aないし図1Fは、一般的な半導体装置の整列キーの形成方法を説明するための断面図である。図1Aに示すように、半導体基板100上にパッド酸化膜110とハードマスク層120とを形成する。次に、写真エッチング工程を行ってハードマスク層120とパッド酸化膜110とをエッチングして、チップ領域101の半導体基板100の一部分及びスクライブ領域105の半導体基板100の一部分を露出させる。露出された半導体基板100をエッチングして、チップ領域101に第1トレンチ131を形成し、スクライブ領域105に第2トレンチ135を形成する。
【0006】
次に、図1Bに示すように、第1トレンチ101及び第2トレンチ105が埋め込まれるように、ハードマスク層120上に酸化膜140を形成する。図1Cに示すように、化学機械的研磨(CMP)工程を通じて酸化膜140をエッチングして基板の表面を平坦化させる。したがって、第1トレンチ131内に第1素子分離膜141が形成され、第2トレンチ135内に第2素子分離膜145が形成される。第1素子分離膜141は、チップ領域101のアクティブ領域を限定する。
【0007】
次に、図1Dに示すように、ハードマスク層120とパッド酸化膜110とを除去する。そして、図1Eに示すように、基板上に感光膜150を塗布した後にパターニングして、スクライブ領域105の第2素子分離膜145を露出させる。次に、図1Fに示すように、感光膜150をマスクとして露出された第2素子分離膜145を一定厚さほどエッチングして、整列キー135aを形成する。整列キー135aは、基板の表面に対してH1ほどの段差を有する陰刻形態の構造を有する。このとき、第2素子分離膜145が完全にエッチングされて、整列キー135aは、第2トレンチ135の深さに相当する段差を有することもできる。
【0008】
一般的な整列キー135aは、基板の表面より低い段差を有する陰刻形態を有するので、後続のウェットエッチング工程で素子分離膜145をなす酸化膜が消耗されても、整列キー135aの段差はかえって増加する。したがって、整列キー135aを形成した後に進められるウェットエッチング工程時に、素子分離膜145の酸化膜が消耗されることによる整列キー135aの段差緩和は発生しない。しかし、一般的な整列キーの形成方法は、陰刻形態の整列キー135aを形成するためのマスク工程が追加されて工程が複雑になるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明が解決しようとする課題は、チップ領域に素子形成用パターンを形成するとき、スクライブ領域に整列キーのキャッピング層を形成する半導体装置の製造方法を提供するところにある。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明の半導体装置の形成方法は、まず、半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成し、スクライブ領域に前記半導体基板の表面に対して段差を有する整列キーを形成する。次に、前記半導体基板上に少なくとも一つの素子形成層を形成し、前記素子形成層は前記チップ領域の前記半導体基板上に素子形成用パターンを形成するように変形されうる。また、前記素子形成層は、前記スクライブ領域の前記半導体基板上に前記整列キーをキャッピングさせるキャッピング層を形成するように変形されうる。前記整列キーは、前記基板と約50Åないし2000Åの段差を有しうる。
【0011】
前記素子形成層は、少なくとも一つの絶縁膜または導電膜を備えうる。前記素子形成層は、パターニングまたはエッチング工程により変形されうる。前記素子形成膜は絶縁膜を備え、前記絶縁膜は窒化膜を備えうる。前記素子形成層は導電層を備え、前記導電層はポリシリコン膜を備えうる。前記素子形成層は、前記整列キーに対してエッチング選択比を有する物質からなりうる。前記整列キーは、酸化膜などを含み、前記キャッピング層は、少なくとも一つの素子形成層を含むか、または、少なくとも一つの素子形成層をる含む積層膜を含みうる。前記素子形成層は、前記半導体装置のゲート電極またはゲート絶縁膜を形成するための物質を含む。また、前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質を含むか、または前記半導体装置のキャパシタ誘電膜を形成するための物質を含む。また、前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質と誘電膜を形成するための物質との積層構造を有することもできる。前記ゲート電極は、ゲート酸化膜またはゲート絶縁膜を備えることもできる。
【0012】
素子分離膜及び整列キーを形成する段階は、前記半導体基板の素子分離膜と整列キーとが形成される部分が露出されるように、前記基板上にパッド酸化膜及びハードマスク層を形成できる。前記基板の前記露出された部分がエッチングされて、前記チップ領域及び前記スクライブ領域に第1トレンチ及び第2トレンチをそれぞれ形成できる。前記素子分離膜が前記第1トレンチ内に形成され、前記整列キーが前記第2トレンチ内に形成されうる。前記ハードマスク層は、約500Åないし3000Åの厚さを有しうる。半導体素子の形成方法は、キャパシタ下部電極上にキャパシタ誘電膜を形成する段階及び/またはキャパシタ誘電膜上にキャパシタ上部電極を形成する段階をさらに含みうる。
【発明の効果】
【0013】
本発明によれば、スクライブ領域に基板に対して段差を有する整列キーを形成した後、後続のチップ領域の素子形成用パターンを形成するとき、整列キーをキャッピングするキャッピング層を形成できる。したがって、追加的なマスク工程が排除されるので、工程を単純化し、後続のウェットエッチング工程で整列キーの消耗を防止することによって、整列キーの段差を維持させ続けて整列度を向上させることができる。
【発明を実施するための最良の形態】
【0014】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形され、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【0015】
図2Aないし図2Fは、本発明の第1実施形態による半導体装置の形成方法に利用される整列キーの形成方法を説明するための断面図である。まず、図2Aに示すように、半導体基板200上にパッド酸化膜210とハードマスク層220とを形成する。ハードマスク層220は、窒化膜などを備え、後続工程で形成される整列キーの段差によってその厚さが決定されうる。所望の段差の整列キーを形成する見地から、ハードマスク層220は、約500Åないし3000Åの厚さを有しうる。ハードマスク層220とパッド酸化膜210とをエッチングして、半導体基板200の一部分を露出させる。半導体基板200のうち、単位素子が形成されるチップ領域201の一部分とチップ領域201を分離するスクライブ領域205の一部分とが露出される。半導体基板200の露出された部分をエッチングして、チップ領域201に第1トレンチ231を形成し、スクライブ領域205に第2トレンチ235を形成する。第1トレンチ231は、チップ領域201のアクティブ領域を限定する素子分離膜の形成のためのものであり、第2トレンチ235は、スクライブ領域205の整列キーの形成のためのものである。
【0016】
次に、図2Bに示すように、第1トレンチ231及び第2トレンチ235が埋め込まれるように、ハードマスク層220上に絶縁膜240を形成する。絶縁膜240は、第1及び第2トレンチ231,235への埋め込みが容易であるように、改善されたキャッピング特性を有するUSG(ケイ酸塩ガラス)、O3−TEOS USG、及び高密度プラズマ(HDP)酸化膜などを備えうる。次に、図2Cに示すように、CMP工程などを通じて絶縁膜240をエッチングして基板の表面を平坦化させる。このとき、ハードマスク層220も一部除去されうる。その結果、第1トレンチ231内に素子分離膜241が形成され、第2トレンチ235内に整列キー245が形成される。なお、第1及び第2トレンチ231,235内に絶縁膜240を埋め込む前に、第1及び第2トレンチ231,235内に窒化膜からなるライナー、ライナーと基板との間のストレス緩衝用の酸化膜としての熱酸化膜、及びMTO(Middle Temperature Oxide)膜などを形成することもできる。
【0017】
次に、図2Dに示すように、ハードマスク層220とパッド酸化膜210とを燐酸ストリップ工程などを通じて除去する。したがって、基板200のチップ領域201には、基板の表面に対して段差を有する素子分離膜241を形成し、スクライブ領域205には、基板の表面に対してH2ほどの段差を有するように突出した整列キー245を形成する。整列キー245の段差H2は、ハードマスク層220の厚さ、CMP工程、及びハードマスクの燐酸ストリップ工程などにより決定されうる。製造性及び機能性の見地から、整列キー245は、約50Åないし2000Åの段差を有しうる。
【0018】
次に、図2Eに示すように、素子分離膜241と整列キー245とを備えた基板200上に素子形成層250を形成する。少なくとも一つの素子形成層250は、素子分離膜241及び整列キー245に対してエッチング選択比、例えば、ウェットエッチング選択比を有する物質からなりうる。少なくとも一つの素子形成層250は、導電膜または絶縁膜を備えうる。導電膜は、ポリシリコン膜などを備え、絶縁膜は、窒化膜などを備えうる。少なくとも一つの素子形成層250は、チップ領域201に形成される単位素子(図示せず)を形成するための層として使われ、ゲート電極及び/またはキャパシタの下部電極を形成するためのポリシリコン膜及び/またはキャパシタのONO(Oxide−Nitride−Oxide)誘電膜を構成する窒化膜が使われることもある。また、ゲート絶縁膜として窒化膜を使用する場合には、素子形成層250としてゲート絶縁膜が使われることもある。その他にも、少なくとも一つの素子形成層250は、チップ領域201の単位素子を形成する多様な層を適用できる。
【0019】
次に、図2Fに示すように、素子形成層250をパターニングして、単位素子を構成する素子形成用パターン251をチップ領域201に形成し、整列キー245を覆うようにスクライブ領域205にキャッピング層255を形成する。整列キー245に対してウェットエッチング選択比を有する物質からなるキャッピング層255が整列キー245をキャッピングできるので、後続の単位素子を形成するためのウェットエッチング工程時、整列キー245を構成する酸化膜の消耗を防止または遮断できる。したがって、キャッピング層255により整列キー245の基板との段差H2が維持されうる。
【0020】
本実施形態による半導体装置の形成方法は、チップ領域201の単位素子を形成する素子形成用パターン251を形成する工程で、スクライブ領域205に形成された整列キー245をキャッピングするためのキャッピング層255を同時に形成できるので、追加のマスク工程なしに整列キーの段差を維持させうる。
【0021】
図3Aないし図3Fは、本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。第1実施形態では、素子形成層としてポリシリコン膜を使用してチップ領域にゲート電極及びキャパシタ下部電極を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【0022】
まず、図3Aに示すように、半導体基板300は、単位素子が形成されるチップ領域302と、チップ領域302を分離するスクライブ領域305とを備える。チップ領域302のうち第1領域301は、MOSトランジスタが形成される領域であり、第2領域303は、キャパシタが形成される領域である。図2Aないし図2Dに示した工程と同じ工程を進めて、基板300をエッチングして、チップ領域302の第1領域301に第1トレンチ311を形成し、第2領域303に第2トレンチ313を形成し、スクライブ領域305に第3トレンチ315を形成する。第1ないし第3トレンチ311,313,315に絶縁膜、例えば、USG、O3−TEOS USG、及びHDP酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、CMP工程などを利用して第1トレンチ311及び第2トレンチ313にそれぞれ第1素子分離膜321及び第2素子分離膜323を形成する。これと共に、第3トレンチ315に凸状の整列キー325を形成する。
【0023】
次に、図3Bに示すように、第1及び第2素子分離膜321,323と整列キー325とが形成された基板上に、第1絶縁膜330とポリシリコン膜340とを形成する。ポリシリコン膜340としてP型及び/またはN型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。次に、図3Cに示すように、ポリシリコン膜340と第1絶縁膜330とをエッチングして、第1領域301にゲート絶縁膜(例えば、ゲート酸化膜)331を備えるゲート電極341を形成する。第2領域303には、キャパシタ下部電極343が形成され、スクライブ領域305には、単一のポリシリコン膜からなるキャッピング層345が形成される。このとき、キャパシタ下部電極343及びキャッピング層345の下部には、それぞれ第1絶縁膜パターン333,335が残っている。したがって、チップ領域302にゲート電極341とキャパシタ下部電極343とを形成するとき、スクライブ領域305に整列キー325のためのキャッピング層345が同時に形成される。
【0024】
第1実施形態では、ゲート電極341とキャパシタ下部電極343とがチップ領域302に同時に形成されることを例示したが、ポリシリコン膜を1次蒸着した後にパターニングして、チップ領域302のうち第1領域301にゲート電極341を形成した後、ポリシリコン膜を2次蒸着した後にパターニングして、チップ領域302のうち第2領域303にキャパシタ下部電極343を形成することもできる。または、第2領域303にポリシリコン膜を1次蒸着及びパターニングしてキャパシタ下部電極343を形成した後、第1領域301にポリシリコン膜を2次蒸着及びパターニングしてゲート電極を形成することもできる。このとき、キャッピング層345は、ゲート電極またはキャパシタ下部電極の形成時に形成されるが、望ましくは、ゲート電極の形成工程及びキャパシタ下部電極の形成工程のうち先行する工程で形成される。
【0025】
また、第1実施形態では、チップ領域202に一つのトランジスタが形成されることを例示したが、高圧トランジスタ、中圧トランジスタ、及び低圧トランジスタが形成されることもある。このとき、チップ領域に素子分離膜を形成し、スクライブ領域に整列キーを形成した後、チップ領域に厚い高圧トランジスタのゲート絶縁膜、薄い低圧トランジスタのゲート絶縁膜、及び中間厚さの中圧トランジスタのゲート絶縁膜をそれぞれ形成する。もし、ゲート絶縁膜として窒化膜を使用し、ゲート絶縁膜とキャッピング層とを同時に形成する場合、整列キーのキャッピング層は、高圧、中圧、及び低圧トランジスタのゲート酸化膜の形成工程のうち最も先に行われる工程で形成されることが望ましい。
【0026】
そして、図3Dに示すように、基板上に第2絶縁膜350を蒸着する。第2絶縁膜350は、ONO膜またはタンタル酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、チタン酸バリウムストロンチウム(BST)酸化膜、チタン酸ジルコン酸鉛(PZT)、及びタンタル酸ストロンチウムビスマス(SBT)酸化物からなる群から選択される少なくとも一つを含む。次に、図3Eに示すように、第2絶縁膜350をパターニングして、キャパシタ下部電極343上にキャパシタ誘電膜353を形成する。次に、図3Fに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜353上にキャパシタ上部電極363を形成する。ゲート電極341よりキャパシタ下部電極343を先に形成する場合には、ゲート電極341とキャパシタ上部電極363とを同時に形成することもできる。
【0027】
図4Aないし図4Dは、本発明の第2実施形態による半導体装置の製造方法を説明するための断面図である。第2実施形態では、少なくとも一つの素子形成層としてポリシリコン膜及び/またはONO膜を使用して、チップ領域にゲート電極、キャパシタ下部電極、及びキャパシタ誘電膜を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【0028】
まず、図4Aに示すように、半導体基板400は、単位素子が形成されるチップ領域402と、チップ領域402を分離するスクライブ領域405とを備える。チップ領域402のうち第1領域401は、MOSトランジスタが形成される領域であり、第2領域403は、キャパシタが形成される領域である。第1実施形態と同様に、チップ領域402の第1領域401及び第2領域403にそれぞれ第1トレンチ411及び第2トレンチ413を形成し、スクライブ領域405に第3トレンチ415を形成する。第1ないし第3トレンチ411,413,415にUSG、O3−TEOS USG、及びHDP酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、CMP工程などを利用して第1トレンチ411及び第2トレンチ413にそれぞれ第1素子分離膜421及び第2素子分離膜423を形成する。これと共に、第3トレンチ415に突出形態の整列キー425を形成する。
【0029】
図4Bに示すように、第1及び第2素子分離膜421,423と整列キー425とが形成された基板上に、第1絶縁膜430、ポリシリコン膜440及び第2絶縁膜450を順次に形成する。ポリシリコン膜440としてP型及び/またはN型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。第2絶縁膜450は、少なくとも窒化膜を備え、望ましくは、ONO膜及び/またはNO膜を備える。
【0030】
次に、図4Cに示すように、ポリシリコン膜440と第1及び第2絶縁膜430,450とをエッチングして、第1領域401にゲート絶縁膜(例えば、ゲート酸化膜)431を備えるゲート電極441を形成する。ゲート電極441の上部には、第2絶縁膜パターン451が残っている。第2領域403には、キャパシタ下部電極443及びキャパシタ誘電膜453が形成され、スクライブ領域405には、キャッピング層445aが形成される。キャッピング層455aは、ポリシリコン膜パターン445と第2絶縁膜パターン455との積層構造を有する。このとき、キャパシタ下部電極443とキャッピング層445aとの下部には、それぞれ第1絶縁膜パターン433,435が残っている。したがって、チップ領域402にゲート電極441とキャパシタ下部電極443とを形成するとき、スクライブ領域405に整列キー425のためのキャッピング層445aが同時に形成される。
【0031】
本発明の第2実施形態では、ゲート電極441とキャパシタ下部電極443とがチップ領域402に同時に形成されることを例示したが、第1絶縁膜とポリシリコン膜とを1次蒸着した後にパターニングして、チップ領域402のうち第1領域401にゲート電極441を形成した後、ポリシリコン膜と第2絶縁膜とを2次蒸着した後にパターニングして、チップ領域402のうち第2領域403にキャパシタ下部電極443及びキャパシタ誘電膜453を形成することもできる。または、第2領域403にキャパシタ下部電極443及びキャパシタ誘電膜453を形成した後、第1領域401にゲート電極441を形成することもできる。このとき、キャッピング層445aは、ゲート電極またはキャパシタ下部電極とキャパシタ誘電膜とを形成するときに形成されるが、望ましくは、ゲート電極の形成工程ならびにキャパシタ下部電極及び誘電膜形成工程のうち先行する工程で形成される。
【0032】
そして、図4Dに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜453上にキャパシタ上部電極463を形成する。このとき、ゲート電極441よりキャパシタ下部電極443を先に形成する場合には、ゲート電極441とキャパシタ上部電極463とを同時に形成することもできる。第2実施形態でも、第1実施形態と同様に、チップ領域に高圧、中圧、及び低圧トランジスタを形成することもできる。
【0033】
図5Aないし図5Fは、本発明の第3実施形態による半導体装置の製造方法を説明するための断面図である。第3実施形態では、素子形成層として窒化膜を使用してチップ領域にキャパシタ誘電膜を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【0034】
図5Aに示すように、半導体基板500は、単位素子が形成されるチップ領域502と、チップ領域502を分離するスクライブ領域505とを備える。チップ領域502のうち第1領域501は、MOSトランジスタが形成される領域であり、第2領域503は、キャパシタが形成される領域である。第1実施形態と同様に、基板500をエッチングして、チップ領域502の第1領域501及び第2領域503にそれぞれ第1トレンチ511及び第2トレンチ513を形成し、スクライブ領域505に第3トレンチ515を形成する。第1ないし第3トレンチ511,513,515に絶縁膜、例えば、USG、O3−TEOS USG、及びHDP酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、CMP工程などを利用して第1トレンチ511及び第2トレンチ513にそれぞれ第1素子分離膜521及び第2素子分離膜523を形成する。これと共に、第3トレンチ515に凸状の整列キー525を形成する。
【0035】
次に、図5Bに示すように、第1及び第2素子分離膜521,523と整列キー525とが形成された基板上に、第1絶縁膜530とポリシリコン膜540とを形成する。ポリシリコン膜540としてP型及び/またはN型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。次に、図5Cに示すように、ポリシリコン膜540と第1絶縁膜530とをエッチングして、第1領域501にゲート絶縁膜(例えば、ゲート酸化膜)531を備えるゲート電極541を形成する。第2領域503には、キャパシタ下部電極543が形成される。このとき、キャパシタ下部電極543の下部には、第1絶縁膜パターン533が残っていることもある。
【0036】
本発明の第3実施形態では、ゲート電極541とキャパシタ下部電極543とがチップ領域502に同時に形成されることを例示したが、ゲート酸化膜とポリシリコン膜とを1次蒸着した後にパターニングして、チップ領域502のうち第1領域501にゲート電極541を形成し、ポリシリコン膜を2次蒸着した後にパターニングして、チップ領域502のうち第2領域503にキャパシタ下部電極553を形成することもできる。または、第2領域503にキャパシタ下部電極543を形成した後、第1領域501にゲート電極541を形成することもできる。
【0037】
次に、図5Dに示すように、基板上に第2絶縁膜550を蒸着する。絶縁膜550は、少なくとも窒化膜を備え、望ましくは、ONO膜及び/またはNO膜を備える。次に、図5Eに示すように、第2絶縁膜550をパターニングして、キャパシタ下部電極543上にキャパシタ誘電膜553を形成する。このとき、スクライブ領域505に整列キー525のためのキャッピング層555が同時に形成される。したがって、少なくとも一つの窒化膜を備えるキャッピング層555が形成される。そして、図5Fに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜553上にキャパシタ上部電極563を形成する。第3実施形態でも、第1実施形態と同様に、チップ領域に高圧、中圧、及び低圧トランジスタを形成することもできる。
【0038】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、実施形態に限定されず、本発明の技術的思想の範囲内で当業者により色々な変形が可能である。
【産業上の利用可能性】
【0039】
本発明は、半導体装置の製造方法関連の技術分野に適用可能である。
【図面の簡単な説明】
【0040】
【図1A】一般的な半導体装置の整列キーの形成方法を説明するための断面図である。
【図1B】図1Aに後続する図である。
【図1C】図1Bに後続する図である。
【図1D】図1Cに後続する図である。
【図1E】図1Dに後続する図である。
【図1F】図1Eに後続する図である。
【図2A】本発明の第1実施形態による半導体装置の形成方法に利用される整列キーの形成方法を説明するための断面図である。
【図2B】図2Aに後続する図である。
【図2C】図2Bに後続する図である。
【図2D】図2Cに後続する図である。
【図2E】図2Dに後続する図である。
【図2F】図2Eに後続する図である。
【図3A】本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。
【図3B】図3Aに後続する図である。
【図3C】図3Bに後続する図である。
【図3D】図3Cに後続する図である。
【図3E】図3Dに後続する図である。
【図3F】図3Eに後続する図である。
【図4A】本発明の第2実施形態による半導体装置の製造方法を説明するための断面図である。
【図4B】図4Aに後続する図である。
【図4C】図4Bに後続する図である。
【図4D】図4Cに後続する図である。
【図5A】本発明の第3実施形態による半導体装置の製造方法を説明するための断面図である。
【図5B】図5Aに後続する図である。
【図5C】図5Bに後続する図である。
【図5D】図5Cに後続する図である。
【図5E】図5Dに後続する図である。
【図5F】図5Eに後続する図である。
【符号の説明】
【0041】
200 半導体基板、
201 チップ領域、
205 スクライブ領域、
231 第1トレンチ、
235 第2トレンチ、
241 素子分離膜、
245 整列キー、
251 素子形成用パターン、
255 キャッピング層。
【技術分野】
【0001】
本発明は、半導体装置の製造方法に係り、特に追加工程なしに整列キーのキャッピング層を形成する半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化及び高密度化によって、単位素子のサイズが次第に減少し、これにより、デザインルールは縮小している。したがって、半導体装置の製造工程において、半導体基板とマスクとの間の正確な整列(アライメント)が要求されている。通常的に、半導体基板とマスクとの間の整列のために、半導体基板のスクライブ領域に整列キーを形成する。かかる整列キーのうち一つは、STI(Shallow Trench Isolation)工程を通じてチップ領域のアクティブ領域を限定する素子分離膜を形成するとき、スクライブ領域に同時に形成され、基板と一定段差を有するように突出形態を有する。整列キーは、ゲート形成工程、イオン注入工程、選択的シリサイドのためのSBL(Silicidation Blocking Layer)形成工程、及びコンタクト形成工程などで使われる。
【0003】
LDI(LCD Driver IC)のような電力素子などは、ロジック回路を駆動するための低電圧動作とLCD駆動のための高電圧動作とをいずれも必要とするので、デュアルゲート酸化膜が適用されねばならない。一般的なデュアルゲート酸化膜を形成する方法は、まず、半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成すると共に、スクライブ領域に突出形態の整列キーを形成する。基板上に第1熱酸化膜を形成した後、チップ領域のうち高電圧領域を除いた部分の第1熱酸化膜をウェットエッチングして、高電圧動作のための第1ゲート酸化膜を形成する。次いで、基板上に第2熱酸化膜を形成して、低電圧領域に低電圧動作のためのゲート酸化膜を形成する。したがって、高電圧動作領域に厚い第1熱酸化膜からなる第1ゲート酸化膜を形成し、低電圧動作領域に薄い第2熱酸化膜からなる第2ゲート酸化膜を形成して、デュアルゲート酸化膜を形成する。
【0004】
しかし、一般的なデュアルゲート酸化膜を形成する方法は、ウェットエッチング工程を通じて低電圧領域の第1熱酸化膜を除去するので、整列キーの酸化膜も一部分除去されて基板の表面と整列キーとの段差が緩和される。このように整列キーを形成した後、後続のウェットエッチング工程が進めば、整列キーの酸化膜が消耗される。はなはだしい場合には、反復されるウェットエッチング工程により整列キーの段差がなくなって、整列キーが基板の表面と平坦になる。整列キーの段差が除去されれば、後続工程での整列を正確に行えずに誤整列を起こす。
【0005】
図1Aないし図1Fは、一般的な半導体装置の整列キーの形成方法を説明するための断面図である。図1Aに示すように、半導体基板100上にパッド酸化膜110とハードマスク層120とを形成する。次に、写真エッチング工程を行ってハードマスク層120とパッド酸化膜110とをエッチングして、チップ領域101の半導体基板100の一部分及びスクライブ領域105の半導体基板100の一部分を露出させる。露出された半導体基板100をエッチングして、チップ領域101に第1トレンチ131を形成し、スクライブ領域105に第2トレンチ135を形成する。
【0006】
次に、図1Bに示すように、第1トレンチ101及び第2トレンチ105が埋め込まれるように、ハードマスク層120上に酸化膜140を形成する。図1Cに示すように、化学機械的研磨(CMP)工程を通じて酸化膜140をエッチングして基板の表面を平坦化させる。したがって、第1トレンチ131内に第1素子分離膜141が形成され、第2トレンチ135内に第2素子分離膜145が形成される。第1素子分離膜141は、チップ領域101のアクティブ領域を限定する。
【0007】
次に、図1Dに示すように、ハードマスク層120とパッド酸化膜110とを除去する。そして、図1Eに示すように、基板上に感光膜150を塗布した後にパターニングして、スクライブ領域105の第2素子分離膜145を露出させる。次に、図1Fに示すように、感光膜150をマスクとして露出された第2素子分離膜145を一定厚さほどエッチングして、整列キー135aを形成する。整列キー135aは、基板の表面に対してH1ほどの段差を有する陰刻形態の構造を有する。このとき、第2素子分離膜145が完全にエッチングされて、整列キー135aは、第2トレンチ135の深さに相当する段差を有することもできる。
【0008】
一般的な整列キー135aは、基板の表面より低い段差を有する陰刻形態を有するので、後続のウェットエッチング工程で素子分離膜145をなす酸化膜が消耗されても、整列キー135aの段差はかえって増加する。したがって、整列キー135aを形成した後に進められるウェットエッチング工程時に、素子分離膜145の酸化膜が消耗されることによる整列キー135aの段差緩和は発生しない。しかし、一般的な整列キーの形成方法は、陰刻形態の整列キー135aを形成するためのマスク工程が追加されて工程が複雑になるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明が解決しようとする課題は、チップ領域に素子形成用パターンを形成するとき、スクライブ領域に整列キーのキャッピング層を形成する半導体装置の製造方法を提供するところにある。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明の半導体装置の形成方法は、まず、半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成し、スクライブ領域に前記半導体基板の表面に対して段差を有する整列キーを形成する。次に、前記半導体基板上に少なくとも一つの素子形成層を形成し、前記素子形成層は前記チップ領域の前記半導体基板上に素子形成用パターンを形成するように変形されうる。また、前記素子形成層は、前記スクライブ領域の前記半導体基板上に前記整列キーをキャッピングさせるキャッピング層を形成するように変形されうる。前記整列キーは、前記基板と約50Åないし2000Åの段差を有しうる。
【0011】
前記素子形成層は、少なくとも一つの絶縁膜または導電膜を備えうる。前記素子形成層は、パターニングまたはエッチング工程により変形されうる。前記素子形成膜は絶縁膜を備え、前記絶縁膜は窒化膜を備えうる。前記素子形成層は導電層を備え、前記導電層はポリシリコン膜を備えうる。前記素子形成層は、前記整列キーに対してエッチング選択比を有する物質からなりうる。前記整列キーは、酸化膜などを含み、前記キャッピング層は、少なくとも一つの素子形成層を含むか、または、少なくとも一つの素子形成層をる含む積層膜を含みうる。前記素子形成層は、前記半導体装置のゲート電極またはゲート絶縁膜を形成するための物質を含む。また、前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質を含むか、または前記半導体装置のキャパシタ誘電膜を形成するための物質を含む。また、前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質と誘電膜を形成するための物質との積層構造を有することもできる。前記ゲート電極は、ゲート酸化膜またはゲート絶縁膜を備えることもできる。
【0012】
素子分離膜及び整列キーを形成する段階は、前記半導体基板の素子分離膜と整列キーとが形成される部分が露出されるように、前記基板上にパッド酸化膜及びハードマスク層を形成できる。前記基板の前記露出された部分がエッチングされて、前記チップ領域及び前記スクライブ領域に第1トレンチ及び第2トレンチをそれぞれ形成できる。前記素子分離膜が前記第1トレンチ内に形成され、前記整列キーが前記第2トレンチ内に形成されうる。前記ハードマスク層は、約500Åないし3000Åの厚さを有しうる。半導体素子の形成方法は、キャパシタ下部電極上にキャパシタ誘電膜を形成する段階及び/またはキャパシタ誘電膜上にキャパシタ上部電極を形成する段階をさらに含みうる。
【発明の効果】
【0013】
本発明によれば、スクライブ領域に基板に対して段差を有する整列キーを形成した後、後続のチップ領域の素子形成用パターンを形成するとき、整列キーをキャッピングするキャッピング層を形成できる。したがって、追加的なマスク工程が排除されるので、工程を単純化し、後続のウェットエッチング工程で整列キーの消耗を防止することによって、整列キーの段差を維持させ続けて整列度を向上させることができる。
【発明を実施するための最良の形態】
【0014】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形され、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【0015】
図2Aないし図2Fは、本発明の第1実施形態による半導体装置の形成方法に利用される整列キーの形成方法を説明するための断面図である。まず、図2Aに示すように、半導体基板200上にパッド酸化膜210とハードマスク層220とを形成する。ハードマスク層220は、窒化膜などを備え、後続工程で形成される整列キーの段差によってその厚さが決定されうる。所望の段差の整列キーを形成する見地から、ハードマスク層220は、約500Åないし3000Åの厚さを有しうる。ハードマスク層220とパッド酸化膜210とをエッチングして、半導体基板200の一部分を露出させる。半導体基板200のうち、単位素子が形成されるチップ領域201の一部分とチップ領域201を分離するスクライブ領域205の一部分とが露出される。半導体基板200の露出された部分をエッチングして、チップ領域201に第1トレンチ231を形成し、スクライブ領域205に第2トレンチ235を形成する。第1トレンチ231は、チップ領域201のアクティブ領域を限定する素子分離膜の形成のためのものであり、第2トレンチ235は、スクライブ領域205の整列キーの形成のためのものである。
【0016】
次に、図2Bに示すように、第1トレンチ231及び第2トレンチ235が埋め込まれるように、ハードマスク層220上に絶縁膜240を形成する。絶縁膜240は、第1及び第2トレンチ231,235への埋め込みが容易であるように、改善されたキャッピング特性を有するUSG(ケイ酸塩ガラス)、O3−TEOS USG、及び高密度プラズマ(HDP)酸化膜などを備えうる。次に、図2Cに示すように、CMP工程などを通じて絶縁膜240をエッチングして基板の表面を平坦化させる。このとき、ハードマスク層220も一部除去されうる。その結果、第1トレンチ231内に素子分離膜241が形成され、第2トレンチ235内に整列キー245が形成される。なお、第1及び第2トレンチ231,235内に絶縁膜240を埋め込む前に、第1及び第2トレンチ231,235内に窒化膜からなるライナー、ライナーと基板との間のストレス緩衝用の酸化膜としての熱酸化膜、及びMTO(Middle Temperature Oxide)膜などを形成することもできる。
【0017】
次に、図2Dに示すように、ハードマスク層220とパッド酸化膜210とを燐酸ストリップ工程などを通じて除去する。したがって、基板200のチップ領域201には、基板の表面に対して段差を有する素子分離膜241を形成し、スクライブ領域205には、基板の表面に対してH2ほどの段差を有するように突出した整列キー245を形成する。整列キー245の段差H2は、ハードマスク層220の厚さ、CMP工程、及びハードマスクの燐酸ストリップ工程などにより決定されうる。製造性及び機能性の見地から、整列キー245は、約50Åないし2000Åの段差を有しうる。
【0018】
次に、図2Eに示すように、素子分離膜241と整列キー245とを備えた基板200上に素子形成層250を形成する。少なくとも一つの素子形成層250は、素子分離膜241及び整列キー245に対してエッチング選択比、例えば、ウェットエッチング選択比を有する物質からなりうる。少なくとも一つの素子形成層250は、導電膜または絶縁膜を備えうる。導電膜は、ポリシリコン膜などを備え、絶縁膜は、窒化膜などを備えうる。少なくとも一つの素子形成層250は、チップ領域201に形成される単位素子(図示せず)を形成するための層として使われ、ゲート電極及び/またはキャパシタの下部電極を形成するためのポリシリコン膜及び/またはキャパシタのONO(Oxide−Nitride−Oxide)誘電膜を構成する窒化膜が使われることもある。また、ゲート絶縁膜として窒化膜を使用する場合には、素子形成層250としてゲート絶縁膜が使われることもある。その他にも、少なくとも一つの素子形成層250は、チップ領域201の単位素子を形成する多様な層を適用できる。
【0019】
次に、図2Fに示すように、素子形成層250をパターニングして、単位素子を構成する素子形成用パターン251をチップ領域201に形成し、整列キー245を覆うようにスクライブ領域205にキャッピング層255を形成する。整列キー245に対してウェットエッチング選択比を有する物質からなるキャッピング層255が整列キー245をキャッピングできるので、後続の単位素子を形成するためのウェットエッチング工程時、整列キー245を構成する酸化膜の消耗を防止または遮断できる。したがって、キャッピング層255により整列キー245の基板との段差H2が維持されうる。
【0020】
本実施形態による半導体装置の形成方法は、チップ領域201の単位素子を形成する素子形成用パターン251を形成する工程で、スクライブ領域205に形成された整列キー245をキャッピングするためのキャッピング層255を同時に形成できるので、追加のマスク工程なしに整列キーの段差を維持させうる。
【0021】
図3Aないし図3Fは、本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。第1実施形態では、素子形成層としてポリシリコン膜を使用してチップ領域にゲート電極及びキャパシタ下部電極を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【0022】
まず、図3Aに示すように、半導体基板300は、単位素子が形成されるチップ領域302と、チップ領域302を分離するスクライブ領域305とを備える。チップ領域302のうち第1領域301は、MOSトランジスタが形成される領域であり、第2領域303は、キャパシタが形成される領域である。図2Aないし図2Dに示した工程と同じ工程を進めて、基板300をエッチングして、チップ領域302の第1領域301に第1トレンチ311を形成し、第2領域303に第2トレンチ313を形成し、スクライブ領域305に第3トレンチ315を形成する。第1ないし第3トレンチ311,313,315に絶縁膜、例えば、USG、O3−TEOS USG、及びHDP酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、CMP工程などを利用して第1トレンチ311及び第2トレンチ313にそれぞれ第1素子分離膜321及び第2素子分離膜323を形成する。これと共に、第3トレンチ315に凸状の整列キー325を形成する。
【0023】
次に、図3Bに示すように、第1及び第2素子分離膜321,323と整列キー325とが形成された基板上に、第1絶縁膜330とポリシリコン膜340とを形成する。ポリシリコン膜340としてP型及び/またはN型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。次に、図3Cに示すように、ポリシリコン膜340と第1絶縁膜330とをエッチングして、第1領域301にゲート絶縁膜(例えば、ゲート酸化膜)331を備えるゲート電極341を形成する。第2領域303には、キャパシタ下部電極343が形成され、スクライブ領域305には、単一のポリシリコン膜からなるキャッピング層345が形成される。このとき、キャパシタ下部電極343及びキャッピング層345の下部には、それぞれ第1絶縁膜パターン333,335が残っている。したがって、チップ領域302にゲート電極341とキャパシタ下部電極343とを形成するとき、スクライブ領域305に整列キー325のためのキャッピング層345が同時に形成される。
【0024】
第1実施形態では、ゲート電極341とキャパシタ下部電極343とがチップ領域302に同時に形成されることを例示したが、ポリシリコン膜を1次蒸着した後にパターニングして、チップ領域302のうち第1領域301にゲート電極341を形成した後、ポリシリコン膜を2次蒸着した後にパターニングして、チップ領域302のうち第2領域303にキャパシタ下部電極343を形成することもできる。または、第2領域303にポリシリコン膜を1次蒸着及びパターニングしてキャパシタ下部電極343を形成した後、第1領域301にポリシリコン膜を2次蒸着及びパターニングしてゲート電極を形成することもできる。このとき、キャッピング層345は、ゲート電極またはキャパシタ下部電極の形成時に形成されるが、望ましくは、ゲート電極の形成工程及びキャパシタ下部電極の形成工程のうち先行する工程で形成される。
【0025】
また、第1実施形態では、チップ領域202に一つのトランジスタが形成されることを例示したが、高圧トランジスタ、中圧トランジスタ、及び低圧トランジスタが形成されることもある。このとき、チップ領域に素子分離膜を形成し、スクライブ領域に整列キーを形成した後、チップ領域に厚い高圧トランジスタのゲート絶縁膜、薄い低圧トランジスタのゲート絶縁膜、及び中間厚さの中圧トランジスタのゲート絶縁膜をそれぞれ形成する。もし、ゲート絶縁膜として窒化膜を使用し、ゲート絶縁膜とキャッピング層とを同時に形成する場合、整列キーのキャッピング層は、高圧、中圧、及び低圧トランジスタのゲート酸化膜の形成工程のうち最も先に行われる工程で形成されることが望ましい。
【0026】
そして、図3Dに示すように、基板上に第2絶縁膜350を蒸着する。第2絶縁膜350は、ONO膜またはタンタル酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、チタン酸バリウムストロンチウム(BST)酸化膜、チタン酸ジルコン酸鉛(PZT)、及びタンタル酸ストロンチウムビスマス(SBT)酸化物からなる群から選択される少なくとも一つを含む。次に、図3Eに示すように、第2絶縁膜350をパターニングして、キャパシタ下部電極343上にキャパシタ誘電膜353を形成する。次に、図3Fに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜353上にキャパシタ上部電極363を形成する。ゲート電極341よりキャパシタ下部電極343を先に形成する場合には、ゲート電極341とキャパシタ上部電極363とを同時に形成することもできる。
【0027】
図4Aないし図4Dは、本発明の第2実施形態による半導体装置の製造方法を説明するための断面図である。第2実施形態では、少なくとも一つの素子形成層としてポリシリコン膜及び/またはONO膜を使用して、チップ領域にゲート電極、キャパシタ下部電極、及びキャパシタ誘電膜を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【0028】
まず、図4Aに示すように、半導体基板400は、単位素子が形成されるチップ領域402と、チップ領域402を分離するスクライブ領域405とを備える。チップ領域402のうち第1領域401は、MOSトランジスタが形成される領域であり、第2領域403は、キャパシタが形成される領域である。第1実施形態と同様に、チップ領域402の第1領域401及び第2領域403にそれぞれ第1トレンチ411及び第2トレンチ413を形成し、スクライブ領域405に第3トレンチ415を形成する。第1ないし第3トレンチ411,413,415にUSG、O3−TEOS USG、及びHDP酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、CMP工程などを利用して第1トレンチ411及び第2トレンチ413にそれぞれ第1素子分離膜421及び第2素子分離膜423を形成する。これと共に、第3トレンチ415に突出形態の整列キー425を形成する。
【0029】
図4Bに示すように、第1及び第2素子分離膜421,423と整列キー425とが形成された基板上に、第1絶縁膜430、ポリシリコン膜440及び第2絶縁膜450を順次に形成する。ポリシリコン膜440としてP型及び/またはN型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。第2絶縁膜450は、少なくとも窒化膜を備え、望ましくは、ONO膜及び/またはNO膜を備える。
【0030】
次に、図4Cに示すように、ポリシリコン膜440と第1及び第2絶縁膜430,450とをエッチングして、第1領域401にゲート絶縁膜(例えば、ゲート酸化膜)431を備えるゲート電極441を形成する。ゲート電極441の上部には、第2絶縁膜パターン451が残っている。第2領域403には、キャパシタ下部電極443及びキャパシタ誘電膜453が形成され、スクライブ領域405には、キャッピング層445aが形成される。キャッピング層455aは、ポリシリコン膜パターン445と第2絶縁膜パターン455との積層構造を有する。このとき、キャパシタ下部電極443とキャッピング層445aとの下部には、それぞれ第1絶縁膜パターン433,435が残っている。したがって、チップ領域402にゲート電極441とキャパシタ下部電極443とを形成するとき、スクライブ領域405に整列キー425のためのキャッピング層445aが同時に形成される。
【0031】
本発明の第2実施形態では、ゲート電極441とキャパシタ下部電極443とがチップ領域402に同時に形成されることを例示したが、第1絶縁膜とポリシリコン膜とを1次蒸着した後にパターニングして、チップ領域402のうち第1領域401にゲート電極441を形成した後、ポリシリコン膜と第2絶縁膜とを2次蒸着した後にパターニングして、チップ領域402のうち第2領域403にキャパシタ下部電極443及びキャパシタ誘電膜453を形成することもできる。または、第2領域403にキャパシタ下部電極443及びキャパシタ誘電膜453を形成した後、第1領域401にゲート電極441を形成することもできる。このとき、キャッピング層445aは、ゲート電極またはキャパシタ下部電極とキャパシタ誘電膜とを形成するときに形成されるが、望ましくは、ゲート電極の形成工程ならびにキャパシタ下部電極及び誘電膜形成工程のうち先行する工程で形成される。
【0032】
そして、図4Dに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜453上にキャパシタ上部電極463を形成する。このとき、ゲート電極441よりキャパシタ下部電極443を先に形成する場合には、ゲート電極441とキャパシタ上部電極463とを同時に形成することもできる。第2実施形態でも、第1実施形態と同様に、チップ領域に高圧、中圧、及び低圧トランジスタを形成することもできる。
【0033】
図5Aないし図5Fは、本発明の第3実施形態による半導体装置の製造方法を説明するための断面図である。第3実施形態では、素子形成層として窒化膜を使用してチップ領域にキャパシタ誘電膜を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【0034】
図5Aに示すように、半導体基板500は、単位素子が形成されるチップ領域502と、チップ領域502を分離するスクライブ領域505とを備える。チップ領域502のうち第1領域501は、MOSトランジスタが形成される領域であり、第2領域503は、キャパシタが形成される領域である。第1実施形態と同様に、基板500をエッチングして、チップ領域502の第1領域501及び第2領域503にそれぞれ第1トレンチ511及び第2トレンチ513を形成し、スクライブ領域505に第3トレンチ515を形成する。第1ないし第3トレンチ511,513,515に絶縁膜、例えば、USG、O3−TEOS USG、及びHDP酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、CMP工程などを利用して第1トレンチ511及び第2トレンチ513にそれぞれ第1素子分離膜521及び第2素子分離膜523を形成する。これと共に、第3トレンチ515に凸状の整列キー525を形成する。
【0035】
次に、図5Bに示すように、第1及び第2素子分離膜521,523と整列キー525とが形成された基板上に、第1絶縁膜530とポリシリコン膜540とを形成する。ポリシリコン膜540としてP型及び/またはN型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。次に、図5Cに示すように、ポリシリコン膜540と第1絶縁膜530とをエッチングして、第1領域501にゲート絶縁膜(例えば、ゲート酸化膜)531を備えるゲート電極541を形成する。第2領域503には、キャパシタ下部電極543が形成される。このとき、キャパシタ下部電極543の下部には、第1絶縁膜パターン533が残っていることもある。
【0036】
本発明の第3実施形態では、ゲート電極541とキャパシタ下部電極543とがチップ領域502に同時に形成されることを例示したが、ゲート酸化膜とポリシリコン膜とを1次蒸着した後にパターニングして、チップ領域502のうち第1領域501にゲート電極541を形成し、ポリシリコン膜を2次蒸着した後にパターニングして、チップ領域502のうち第2領域503にキャパシタ下部電極553を形成することもできる。または、第2領域503にキャパシタ下部電極543を形成した後、第1領域501にゲート電極541を形成することもできる。
【0037】
次に、図5Dに示すように、基板上に第2絶縁膜550を蒸着する。絶縁膜550は、少なくとも窒化膜を備え、望ましくは、ONO膜及び/またはNO膜を備える。次に、図5Eに示すように、第2絶縁膜550をパターニングして、キャパシタ下部電極543上にキャパシタ誘電膜553を形成する。このとき、スクライブ領域505に整列キー525のためのキャッピング層555が同時に形成される。したがって、少なくとも一つの窒化膜を備えるキャッピング層555が形成される。そして、図5Fに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜553上にキャパシタ上部電極563を形成する。第3実施形態でも、第1実施形態と同様に、チップ領域に高圧、中圧、及び低圧トランジスタを形成することもできる。
【0038】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、実施形態に限定されず、本発明の技術的思想の範囲内で当業者により色々な変形が可能である。
【産業上の利用可能性】
【0039】
本発明は、半導体装置の製造方法関連の技術分野に適用可能である。
【図面の簡単な説明】
【0040】
【図1A】一般的な半導体装置の整列キーの形成方法を説明するための断面図である。
【図1B】図1Aに後続する図である。
【図1C】図1Bに後続する図である。
【図1D】図1Cに後続する図である。
【図1E】図1Dに後続する図である。
【図1F】図1Eに後続する図である。
【図2A】本発明の第1実施形態による半導体装置の形成方法に利用される整列キーの形成方法を説明するための断面図である。
【図2B】図2Aに後続する図である。
【図2C】図2Bに後続する図である。
【図2D】図2Cに後続する図である。
【図2E】図2Dに後続する図である。
【図2F】図2Eに後続する図である。
【図3A】本発明の第1実施形態による半導体装置の製造方法を説明するための断面図である。
【図3B】図3Aに後続する図である。
【図3C】図3Bに後続する図である。
【図3D】図3Cに後続する図である。
【図3E】図3Dに後続する図である。
【図3F】図3Eに後続する図である。
【図4A】本発明の第2実施形態による半導体装置の製造方法を説明するための断面図である。
【図4B】図4Aに後続する図である。
【図4C】図4Bに後続する図である。
【図4D】図4Cに後続する図である。
【図5A】本発明の第3実施形態による半導体装置の製造方法を説明するための断面図である。
【図5B】図5Aに後続する図である。
【図5C】図5Bに後続する図である。
【図5D】図5Cに後続する図である。
【図5E】図5Dに後続する図である。
【図5F】図5Eに後続する図である。
【符号の説明】
【0041】
200 半導体基板、
201 チップ領域、
205 スクライブ領域、
231 第1トレンチ、
235 第2トレンチ、
241 素子分離膜、
245 整列キー、
251 素子形成用パターン、
255 キャッピング層。
【特許請求の範囲】
【請求項1】
半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成し、スクライブ領域に前記半導体基板の表面に対して段差を有する整列キーを形成するステップと、
前記半導体基板上に少なくとも一つの素子形成層を形成するステップと、
前記素子形成層を変形させて、前記チップ領域の前記半導体基板上に素子形成用パターンを形成し、前記スクライブ領域の前記半導体基板上に前記整列キーをキャッピングするキャッピング層を形成するステップと、
を含むことを特徴とする半導体装置の形成方法。
【請求項2】
前記素子形成層は、前記整列キーに対してエッチング選択比を有する物質からなることを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項3】
前記整列キーは、酸化膜を含み、
前記キャッピング層は、前記素子形成層を含むか、または、前記素子形成層を含む積層膜を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項4】
前記素子形成層は、前記半導体装置のゲート絶縁膜またはゲート電極を形成するための物質を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項5】
前記ゲート電極は、ゲート酸化膜またはゲート絶縁膜を含むことを特徴とする請求項4に記載の半導体装置の形成方法。
【請求項6】
前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項7】
前記素子形成層は、前記半導体装置のキャパシタ誘電膜を形成するための物質を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項8】
前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質と誘電膜を形成するための物質とを含む積層構造を有することを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項9】
前記素子分離膜及び整列キーを形成するステップは、
前記半導体基板における前記素子分離膜及び前記整列キーが形成される部分が露出されるように、当該基板上にパッド酸化膜及びハードマスク層を形成するステップと、
前記基板の露出された部分をエッチングして、前記チップ領域及び前記スクライブ領域に第1及び第2トレンチをそれぞれ形成するステップと、
前記第1トレンチに前記素子分離膜を形成し、前記第2トレンチに前記整列キーを形成するステップと、を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項10】
前記ハードマスク層は、約500Åないし3000Åの厚さを有することを特徴とする請求項9に記載の半導体装置の形成方法。
【請求項11】
前記整列キーの段差は、約50Åないし2000Åであることを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項12】
前記素子形成層を変形させるステップは、前記素子形成層をパターニングするステップを含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項13】
前記素子形成層を変形させるステップは、前記素子形成層をエッチングするステップを含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項14】
前記素子形成用パターンは、キャパシタ下部電極を含み、
前記半導体装置の形成方法は、
前記キャパシタ下部電極上にキャパシタ誘電膜を形成するステップと、
前記キャパシタ誘電膜上にキャパシタ上部電極を形成するステップと、をさらに含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項15】
前記素子形成用パターンは、キャパシタ誘電膜を含み、
前記半導体装置の形成方法は、
前記キャパシタ誘電膜上にキャパシタ上部電極を形成するステップをさらに含むことを特徴とする請求項7に記載の半導体装置の形成方法。
【請求項16】
前記素子形成層は、絶縁膜を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項17】
前記素子形成層は、窒化膜を含むことを特徴とする請求項16に記載の半導体装置の形成方法。
【請求項18】
前記素子形成層は、導電膜を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項19】
前記導電膜は、ポリシリコン膜であることを特徴とする請求項18に記載の半導体装置の形成方法。
【請求項1】
半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成し、スクライブ領域に前記半導体基板の表面に対して段差を有する整列キーを形成するステップと、
前記半導体基板上に少なくとも一つの素子形成層を形成するステップと、
前記素子形成層を変形させて、前記チップ領域の前記半導体基板上に素子形成用パターンを形成し、前記スクライブ領域の前記半導体基板上に前記整列キーをキャッピングするキャッピング層を形成するステップと、
を含むことを特徴とする半導体装置の形成方法。
【請求項2】
前記素子形成層は、前記整列キーに対してエッチング選択比を有する物質からなることを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項3】
前記整列キーは、酸化膜を含み、
前記キャッピング層は、前記素子形成層を含むか、または、前記素子形成層を含む積層膜を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項4】
前記素子形成層は、前記半導体装置のゲート絶縁膜またはゲート電極を形成するための物質を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項5】
前記ゲート電極は、ゲート酸化膜またはゲート絶縁膜を含むことを特徴とする請求項4に記載の半導体装置の形成方法。
【請求項6】
前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項7】
前記素子形成層は、前記半導体装置のキャパシタ誘電膜を形成するための物質を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項8】
前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質と誘電膜を形成するための物質とを含む積層構造を有することを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項9】
前記素子分離膜及び整列キーを形成するステップは、
前記半導体基板における前記素子分離膜及び前記整列キーが形成される部分が露出されるように、当該基板上にパッド酸化膜及びハードマスク層を形成するステップと、
前記基板の露出された部分をエッチングして、前記チップ領域及び前記スクライブ領域に第1及び第2トレンチをそれぞれ形成するステップと、
前記第1トレンチに前記素子分離膜を形成し、前記第2トレンチに前記整列キーを形成するステップと、を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項10】
前記ハードマスク層は、約500Åないし3000Åの厚さを有することを特徴とする請求項9に記載の半導体装置の形成方法。
【請求項11】
前記整列キーの段差は、約50Åないし2000Åであることを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項12】
前記素子形成層を変形させるステップは、前記素子形成層をパターニングするステップを含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項13】
前記素子形成層を変形させるステップは、前記素子形成層をエッチングするステップを含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項14】
前記素子形成用パターンは、キャパシタ下部電極を含み、
前記半導体装置の形成方法は、
前記キャパシタ下部電極上にキャパシタ誘電膜を形成するステップと、
前記キャパシタ誘電膜上にキャパシタ上部電極を形成するステップと、をさらに含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項15】
前記素子形成用パターンは、キャパシタ誘電膜を含み、
前記半導体装置の形成方法は、
前記キャパシタ誘電膜上にキャパシタ上部電極を形成するステップをさらに含むことを特徴とする請求項7に記載の半導体装置の形成方法。
【請求項16】
前記素子形成層は、絶縁膜を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項17】
前記素子形成層は、窒化膜を含むことを特徴とする請求項16に記載の半導体装置の形成方法。
【請求項18】
前記素子形成層は、導電膜を含むことを特徴とする請求項1に記載の半導体装置の形成方法。
【請求項19】
前記導電膜は、ポリシリコン膜であることを特徴とする請求項18に記載の半導体装置の形成方法。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【公開番号】特開2007−96310(P2007−96310A)
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願番号】特願2006−260476(P2006−260476)
【出願日】平成18年9月26日(2006.9.26)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願日】平成18年9月26日(2006.9.26)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
[ Back to top ]