半導体装置
【課題】逆接保護機能を有する半導体装置の実装面積を縮小する。
【解決手段】半導体装置５０には逆接保護回路１と信号処理部２が設けられる。逆接保護回路１には制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護ダイオードＤ１はＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードである。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１はドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力される。制御部３は電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【解決手段】半導体装置５０には逆接保護回路１と信号処理部２が設けられる。逆接保護回路１には制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護ダイオードＤ１はＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードである。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１はドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力される。制御部３は電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に半導体装置に搭載される逆接保護回路に関する。
【背景技術】
【０００２】
モータドライバなどの負荷駆動回路と電源の間には、電源の逆接続や電源の瞬停のときに発生する負荷駆動回路の誤動作や過大な貫通電流を防止する目的で逆接保護ダイオードが設けられる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される負荷駆動回路では、逆接保護ダイオードが外付けされているので実装面積が増大するという問題点がある。また、実装面積を考慮して逆接保護ダイオードを負荷駆動回路に内蔵すると熱抵抗が増大するので、実装された負荷駆動回路が過熱するという問題点が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９２２７７号公報（頁１０、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、実装面積を縮小することができる逆接保護回路を内蔵する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、電源と内部回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記内部回路の間を接続し、オフ時に前記内部回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記内部回路に接続され、前記電源と前記内部回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記内部回路は同一チップに形成されることを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置は、電源と半導体集積回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記半導体集積回路の間を接続し、オフ時に前記半導体集積回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記半導体集積回路に接続され、前記電源と前記半導体集積回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記半導体集積回路は同一基板に実装されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、実装面積を縮小することができる逆接保護回路を内蔵する半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置の構成を示す回路図。
【図２】本発明の実施例１に係る比較例の半導体装置を示す回路図。
【図３】本発明の実施例１に係る電源が変化したときの半導体装置の動作を示すタイミングチャート。
【図４】本発明の実施例１に係る電源が変化したときの比較例の半導体装置の動作を示すタイミングチャート。
【図５】本発明の実施例２に係る半導体装置の構成を示す回路図。
【図６】本発明の実施例３に係る半導体装置の構成を示す回路図。
【図７】本発明の実施例４に係る半導体装置の構成を示す回路図。
【図８】本発明の実施例５に係る半導体装置の構成を示す回路図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置の構成を示す回路図、図２は比較例の半導体装置を示す回路図である。本実施例では、逆接保護回路をオンチップ化している。
【００１２】
図１に示すように、半導体装置５０には、逆接保護回路１と内部回路としての信号処理部２が設けられる。半導体装置５０は、逆接保護回路１を内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５０は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００１３】
コンデンサＣｉｎは、一端が半導体装置５０のノードＮ１に接続され、他端が接地電位である低電位側電源ＶＳＳに接続され、高電位側電源ＶＣＣ電圧を安定化させる安定化コンデンサである。コンデンサＣｏｕｔは、一端が半導体装置５０のノードＮ２に接続され、他端が低電位側電源ＶＳＳに接続され、ノードＮ２の電圧を安定化させる安定化コンデンサである。
【００１４】
逆接保護回路１は、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１は、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００１５】
逆接保護ダイオードＤ１は、アノードがノードＮ１（電源３０及びコンデンサＣｉｎ側）に接続され、カソードがノードＮ２（コンデンサＣｏｕｔ側）に接続される。ここで、逆接保護ダイオードＤ１は、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードを用いているが、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１とは別個に設けられるダイオードを用いてもよい。別個に設けられたダイオードを用いた場合、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１とは異なる逆方向耐圧などを設定することができる。
【００１６】
ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力され、この信号によりオン・オフ動作する。具体的には、この信号がイネーブル状態（ローレベル）の時にＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンし、この信号がディセーブル状態（ハイレベル）の時にＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフする。
【００１７】
ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、スイッチング手段として機能する。ここでは、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、比較的耐圧が高く、且つオン抵抗が小さなＬＤＭＯＳ（Lateral Double Diffused Metal Oxide Semiconductor）を用いているが、代わりに比較的耐圧が高く、且つオン抵抗が小さなトレンチ型のＰｃｈパワーＭＯＳトランジスタなどを用いてもよい。
【００１８】
制御部３には、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられる。
【００１９】
抵抗Ｒ１は、一端がＰｃｈパワーＭＯＳトランジスタＰＭＴ１のソース（ノードＮ２）に接続され、他端がＰｃｈパワーＭＯＳトランジスタＰＭＴ１のゲート（ノードＮ３）に接続される。電源１１は、プラス側がコンパレータＣＭＰ１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１の入力側のマイナスポートに基準電圧Ｖｒを供給する。
【００２０】
コンパレータＣＭＰ１は、入力側のプラスポートがＰｃｈパワーＭＯＳトランジスタＰＭＴ１のソース（ノードＮ２）に接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号Ｓ１を出力する。ここで、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号Ｓ１はローレベルとなり、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号Ｓ１はハイレベルとなる。
【００２１】
電流源１２は、一端がノードＮ５（低電位側電源ＶＳＳ）に接続される。スイッチＳＷ１は、一端がＰｃｈパワーＭＯＳトランジスタＰＭＴ１のゲート（ノードＮ３）に接続され、他端が電流源１２の他端に接続される。ここで、スイッチＳＷ１は、制御信号Ｓ１がハイレベルのときにオンし、制御信号Ｓ１がローレベルのときにオフする。スイッチＳＷ１がオンするとＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンし、スイッチＳＷ１がオフするとＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフする。
【００２２】
内部回路としての信号処理部２は、逆接保護回路１とコンデンサＣｏｕｔの間に設けられ、ノードＮ２から高電位側電源ＶＣＣが入力され、図示しない入力信号が入力され、信号処理を行い、信号処理された信号を出力する。
【００２３】
図２に示すように、負荷駆動回路である比較例の半導体装置６０は、外付けされる逆接保護ダイオードＤ１１を介して、電源３０から高電位側電源ＶＣＣが供給され、電源３０側（ノードＮ１側）にコンデンサＣｉｎが外付けされ、ノードＮ２側にコンデンサＣｏｕｔが外付けされる。
【００２４】
コンデンサＣｉｎは、一端がノードＮ１に接続され、他端が低電位側電源ＶＳＳに接続され、高電位側電源ＶＣＣ電圧を安定化させる安定化コンデンサである。コンデンサＣｏｕｔは、一端がノードＮ２に接続され、他端が低電位側電源ＶＳＳに接続され、ノードＮ２の電圧を安定化させる安定化コンデンサである。外付けされる逆接保護ダイオードＤ１１は、アノードがノードＮ１に接続され、カソードがノードＮ２に接続される。
【００２５】
次に、電源が変化したときの半導体装置の動作について図３及び図４を参照して説明する。図３は電源が変化したときの半導体装置の動作を示すタイミングチャート、図４は電源が変化したときの比較例の半導体装置の動作を示すタイミングチャートである。
【００２６】
図３に示すように、本実施例の半導体装置５０では、電源３０が正常にセットされ、半導体装置５０に高電位側電源ＶＣＣが供給されたとき、スイッチＳＷ１がオンし、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンする。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン抵抗は非常に小さいので、時刻Ｔ１までノードＮ２の電圧ＶＮ２はノードＮ１の電圧ＶＮ１とほぼ同一となる（ＶＮ１≒ＶＮ２≒ＶＣＣ）。
【００２７】
次に、何らかの原因で電源３０が時刻Ｔ１で瞬停すると、ノードＮ１の電圧とノードＮ２の電圧が同じ傾きで低下する。
【００２８】
続いて、時刻Ｔ２になると、コンパレータＣＭＰ１から出力される制御信号Ｓ１がローレベルからハイレベルに変化し、スイッチＳＷ１がオンからオフに変化し、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフする。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオフ後、ノードＮ１の電圧低下は時刻Ｔ１から時刻Ｔ２の間の傾きと同じであるが、ノードＮ２の電圧は、コンデンサＣｏｕｔの影響を受けて、ノードＮ１よりも低下速度が非常に遅くなる。ノードＮ１の電圧は、時刻Ｔ３で低電位側電源ＶＳＳレベルとなるのに対し、ノードＮ２の電圧は、時刻Ｔ３よりも遅れた時刻である時刻Ｔ４で低電位側電源ＶＳＳレベルとなる。
【００２９】
そして、電源３０の瞬停がストップし、時刻Ｔ５で電源３０が回復すると、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフしているので、ノードＮ１及びノードＮ２の電圧が昇圧し始める。このとき、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードＤ１の影響によりノードＮ２の電圧はＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードＤ１のＶｆ（順方向電圧）分だけノードＮ１よりも低い。
【００３０】
次に、ノードＮ１及びノードＮ２の電圧が昇圧され、時刻Ｔ６になると、コンパレータＣＭＰ１から出力される制御信号Ｓ１がローレベルからハイレベルに変化し、スイッチＳＷ１がオフからオンに変化し、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンする。
【００３１】
続いて、ノードＮ１及びノードＮ２の電圧が同じ傾きで昇圧され、時刻Ｔ７になると、ノードＮ２の電圧ＶＮ２はノードＮ１の電圧ＶＮ１とほぼ同一となる（ＶＮ１≒ＶＮ２≒ＶＣＣ）。
【００３２】
つまり、本実施例の半導体装置５０では、電源３０の瞬停時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、誤って作業者などが電源３０を逆接続した場合でも、同様に内部回路である信号処理部２の誤動作や過大な貫通電流を防止することができる。更に、電源３０が正常にセットされ、半導体装置５０が動作しているとき、ノードＮ１とノードＮ２の電圧をほぼ同一に設定でき（ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン抵抗分だけノードＮ２の電圧が低下）、内部回路である信号処理部２に高電位側電源ＶＣＣ電圧を供給することができる。
【００３３】
図４に示すように、比較例の半導体装置６０では、電源３０が正常にセットされ、半導体装置６０に高電位側電源ＶＣＣが供給されたとき、ノードＮ１の電圧が高電位側電源ＶＣＣレベルとなり、ノードＮ２の電圧が逆接保護ダイオードＤ１１のＶｆ（順方向電圧）分だけノードＮ１よりも低く設定される。この状態は時刻Ｔ１１まで維持される。
【００３４】
次に、何らかの原因で電源３０が時刻Ｔ１１で瞬停すると、ノードＮ１の電圧は早く降圧するが、ノードＮ２の電圧は、コンデンサＣｏｕｔの影響を受けて、ノードＮ１よりも低下速度が非常に遅くなる。ノードＮ１の電圧は、時刻Ｔ１２で低電位側電源ＶＳＳレベルとなるのに対し、ノードＮ２の電圧は、時刻Ｔ１２よりも遅い時刻である時刻Ｔ１３で低電位側電源ＶＳＳレベルとなる。
【００３５】
続いて、電源３０の瞬停がストップし、時刻Ｔ１４で電源３０が回復すると、ノードＮ１及びノードＮ２の電圧が昇圧し始める。このとき、逆接保護ダイオードＤ１１の影響によりノードＮ２の電圧は逆接保護ダイオードＤ１のＶｆ（順方向電圧）分だけノードＮ１よりも低い。
【００３６】
そして、ノードＮ１及びノードＮ２の電圧が昇圧され、時刻Ｔ１５になると、ノードＮ１の電圧が高電位側電源ＶＣＣレベルとなり、ノードＮ２の電圧が逆接保護ダイオードＤ１１のＶｆ（順方向電圧）分だけノードＮ１よりも低く設定される。この状態は時刻Ｔ１５以降維持される。
【００３７】
つまり、比較例の半導体装置６０では、電源３０の瞬停時、半導体装置６０には急激な電源３０の電圧変動が伝播されず、半導体装置６０の誤動作や過大な貫通電流を防止することができる。また、誤って作業者などが電源３０を逆接続した場合でも、同様に半導体装置６０の誤動作や過大な貫通電流を防止することができる。
【００３８】
ところが、逆接保護ダイオードが外付けされているので実装面積が増大するという問題点が発生する。また、実装面積を考慮して、単純に逆接保護ダイオードを比較例の半導体装置６０に内蔵すると熱抵抗が増大し、実装された比較例の半導体装置６０が過熱されるという問題点が発生する。更に、電源３０が正常にセットされ、半導体装置６０が動作しているとき、半導体装置６０には高電位側電源ＶＣＣ電圧ではない、高電位側電源ＶＣＣ電圧よりも逆接保護ダイオードＤ１１のＶｆ（順方向電圧）分だけ低い電圧が供給される。
【００３９】
上述したように、本実施例の半導体装置では、逆接保護回路１と信号処理部２が同一チップに設けられる。逆接保護回路１には、制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護ダイオードＤ１はアノードがノードＮ１（電源３０側）に接続され、カソードがノードＮ２（信号処理部２側）に接続される。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力される。制御部３は、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３から出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００４０】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５０の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【００４１】
なお、本実施例では、入力側のプラスポートがノードＮ２に接続され、入力側のマイナスポートに基準電圧Ｖｒが入力されるコンパレータＣＭＰ１を用いているが、代わりに入力側のマイナスポートがノードＮ２に接続され、入力側のプラスポートに基準電圧Ｖｒが入力されるコンパレータを用いてもよい。
【実施例２】
【００４２】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路の構成を変更している。
【００４３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４４】
図５に示すように、半導体装置５１には、逆接保護回路１ａと内部回路としての信号処理部２が設けられる。半導体装置５１は、逆接保護回路１ａを内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５１は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００４５】
逆接保護回路１ａは、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３ａ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１ａは、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００４６】
制御部３ａには、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、及びアンプＡＭＰ１が設けられる。
【００４７】
電源１１は、プラス側がコンパレータＣＭＰ１１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１１の入力側のマイナスポートに基準電圧Ｖｒを供給する。
【００４８】
コンパレータＣＭＰ１１は、入力側のプラスポートがＰｃｈパワーＭＯＳトランジスタＰＭＴ１のソース（ノードＮ２）に接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号を出力する。ここで、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号はローレベルとなり、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号はハイレベルとなる。
【００４９】
アンプＡＭＰ１は、コンパレータＣＭＰ１１とノードＮ３（ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のゲート及び抵抗Ｒ１の他端）の間に設けられ、コンパレータＣＭＰ１１から出力される制御信号を電圧・電流変換し、増幅された電流を出力する電流出力型アンプである。
【００５０】
ここで、コンパレータＣＭＰ１１から出力される制御信号がローレベルのとき、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１はオフし、コンパレータＣＭＰ１１から出力される制御信号がハイレベルのとき、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１はオンする。なお、電源３０の瞬停時や逆接時での半導体装置５１の動作は、実施例１と同様なので説明を省略する。
【００５１】
上述したように、本実施例の半導体装置では、逆接保護回路１ａと信号処理部２が同一チップに設けられる。逆接保護回路１ａには、制御部３ａ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３ａから出力される信号が入力される。制御部３ａは、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、及びアンプＡＭＰ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３ａから出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００５２】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５１の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【実施例３】
【００５３】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図６は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路の構成を変更している。
【００５４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５５】
図６に示すように、半導体装置５２には、逆接保護回路１ｂと内部回路としての信号処理部２が設けられる。半導体装置５２は、逆接保護回路１ｂを内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５２は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００５６】
逆接保護回路１ｂは、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３ｂ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１ｂは、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００５７】
制御部３ｂには、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びスイッチＳＷ１が設けられる。
【００５８】
電源１１は、プラス側がコンパレータＣＭＰ１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１の入力側のマイナスポートに基準電圧Ｖｒを供給する。逆接保護ダイオードＤ２は、アノードがノードＮ１に接続され、カソードがコンパレータＣＭＰ１の入力側のプラスポートに接続される。
【００５９】
コンパレータＣＭＰ１は、入力側のプラスポートが逆接保護ダイオードＤ２のカソードに接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号Ｓ１を出力する。ここで、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号Ｓ１はローレベルとなり、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号Ｓ１はハイレベルとなる。なお、電源３０の瞬停時や逆接時での半導体装置５２の動作は、実施例１と同様なので説明を省略する。
【００６０】
上述したように、本実施例の半導体装置では、逆接保護回路１ｂと信号処理部２が同一チップに設けられる。逆接保護回路１ｂには、制御部３ｂ、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードＤ１が設けられる。逆接保護ダイオードＤ１はアノードがノードＮ１（電源３０側）に接続され、カソードがノードＮ２（信号処理部２側）に接続される。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３ｂから出力される信号が入力される。制御部３ｂは、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３ｂから出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００６１】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５２の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【実施例４】
【００６２】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図７は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路の構成を変更している。
【００６３】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６４】
図７に示すように、半導体装置５３には、逆接保護回路１ｃと内部回路としての信号処理部２が設けられる。半導体装置５３は、逆接保護回路１ｃを内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５３は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付け、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００６５】
逆接保護回路１ｃは、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３ｃ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１ｃは、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００６６】
制御部３ｃには、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びアンプＡＭＰ１が設けられる。
【００６７】
電源１１は、プラス側がコンパレータＣＭＰ１１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１１の入力側のマイナスポートに基準電圧Ｖｒを供給する。逆接保護ダイオードＤ２は、アノードがノードＮ１に接続され、カソードがコンパレータＣＭＰ１１の入力側のプラスポートに接続される。
【００６８】
コンパレータＣＭＰ１１は、入力側のプラスポートが逆接保護ダイオードＤ２のカソードに接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号を出力する。ここで、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号はローレベルとなり、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号はハイレベルとなる。なお、電源３０の瞬停時や逆接時での半導体装置５３の動作は、実施例１と同様なので説明を省略する。
【００６９】
上述したように、本実施例の半導体装置では、逆接保護回路１ｃと信号処理部２が同一チップに設けられる。逆接保護回路１ｃには、制御部３ｃ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３ｃから出力される信号が入力される。制御部３ｃは、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びアンプＡＭＰ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３ｃから出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００７０】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５３の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【実施例５】
【００７１】
次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図８は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路と半導体集積回路が同一基板に実装される。
【００７２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７３】
図８に示すように、半導体装置７０には、逆接保護回路１と半導体集積回路６１が設けられる。半導体装置７０は、逆接保護回路１と半導体集積回路６１が同一基板に実装された負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置７０は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、半導体集積回路６１側にコンデンサＣｏｕｔが外付けされる。ここでは、半導体装置７０は、逆接保護回路１と半導体集積回路６１が同一基板に形成され、実装されたモジュールである。なお、樹脂封止されたＭＣＰ（Multi Chip Package）などの場合もある。
【００７４】
ここでは、逆接保護回路１及び半導体集積回路６１の２チップを同一基板に実装しているので、逆接保護回路１と半導体集積回路６１を同一製造プロセスで製造する必要がない。それぞれのチップを要求される特性に適合した製造プロセスで製造できるので、所望の特性を実現することが容易であり、製造プロセスが簡略化でき、製造工程が長くならない。なお、電源３０の瞬停時や逆接時での半導体装置７０の動作は、実施例１と同様なので説明を省略する。
【００７５】
上述したように、本実施例の半導体装置では、逆接保護回路１と半導体集積回路６１が同一基板に実装される。逆接保護回路１には、制御部３、逆接保護ダイオード、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護ダイオードＤ１はアノードがノードＮ１（電源３０側）に接続され、カソードがノードＮ２（半導体集積回路６１側）に接続される。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力される。制御部３は、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３から出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００７６】
このため、実施例１の効果の他に、逆接保護回路１と半導体集積回路６１を同一製造プロセスで製造する必要がないので、それぞれのチップを要求される特性に適合した製造プロセスで製造でき、所望の特性を実現することが容易である。
【００７７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７８】
例えば、実施例では、スイッチング手段としてＰｃｈパワーＭＯＳトランジスタを用いているが、代わりにＮｃｈパワーＭＯＳトランジスタを用いてもよい。
【００７９】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 電源と内部回路の間に設けられ、ゲートに制御信号が入力され、前記制御信号に基づいて、オン時に前記電源と前記内部回路の間を接続し、オフ時に前記内部回路への前記電源の供給を停止するＰｃｈパワーＭＯＳトランジスタと、アノードが前記電源に接続され、カソードが前記内部回路に接続され、前記電源と前記内部回路の間に前記ＰｃｈパワーＭＯＳトランジスタと並列に接続される第１の逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記ＰｃｈパワーＭＯＳトランジスタに出力して前記ＰｃｈパワーＭＯＳトランジスタをオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記ＰｃｈパワーＭＯＳに出力して前記ＰｃｈパワーＭＯＳトランジスタをオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記内部回路は同一チップに形成される半導体装置。
【００８０】
（付記２） 前記制御部は、アノードが前記電源に接続される第２の逆接保護ダイオードと、入力側のプラスポートが前記第２の逆接保護ダイオードのカソードに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、一端が低電位側電源に接続される電流源と、一端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続され、他端が前記電流源の他端に接続され、前記コンパレータから出力される信号に基づいて、前記電源がセットされたときにオンし、前記電源の瞬停時或いは逆接時にオフするスイッチとを具備する付記１に記載の半導体装置。
【００８１】
（付記３） 前記制御部は、アノードが前記電源に接続される第２の逆接保護ダイオードと、入力側のプラスポートが前記第２の逆接保護ダイオードのカソードに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、前記コンパレータから出力される信号が入力され、増幅された電流を前記ＰｃｈパワーＭＯＳトランジスタのゲートに出力するアンプとを具備する付記１に記載の半導体装置。
【符号の説明】
【００８２】
１、１ａ、１ｂ、１ｃ 逆接保護回路
２ 信号処理部
３、３ａ、３ｂ、３ｃ 制御部
１１、３０ 電源
１２ 電流源
５０〜５３、６０、７０ 半導体装置
６１ 半導体集積回路
ＡＭＰ１ アンプ
Ｃｉｎ、Ｃｏｕｔ コンデンサ
ＣＭＰ１、ＣＯＭＰ１１ コンパレータ
Ｄ１、Ｄ２、Ｄ１１ 逆接保護ダイオード
Ｎ１〜Ｎ６ ノード
ＰＭＴ１ ＰｃｈパワーＭＯＳトランジスタ
Ｒ１ 抵抗
ＳＷ１ スイッチ
Ｓ１ 制御信号
ＶＣＣ 高電位側電源
Ｖｒ 基準電圧
ＶＳＳ 低電位側電源
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に半導体装置に搭載される逆接保護回路に関する。
【背景技術】
【０００２】
モータドライバなどの負荷駆動回路と電源の間には、電源の逆接続や電源の瞬停のときに発生する負荷駆動回路の誤動作や過大な貫通電流を防止する目的で逆接保護ダイオードが設けられる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される負荷駆動回路では、逆接保護ダイオードが外付けされているので実装面積が増大するという問題点がある。また、実装面積を考慮して逆接保護ダイオードを負荷駆動回路に内蔵すると熱抵抗が増大するので、実装された負荷駆動回路が過熱するという問題点が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９２２７７号公報（頁１０、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、実装面積を縮小することができる逆接保護回路を内蔵する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、電源と内部回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記内部回路の間を接続し、オフ時に前記内部回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記内部回路に接続され、前記電源と前記内部回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記内部回路は同一チップに形成されることを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置は、電源と半導体集積回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記半導体集積回路の間を接続し、オフ時に前記半導体集積回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記半導体集積回路に接続され、前記電源と前記半導体集積回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記半導体集積回路は同一基板に実装されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、実装面積を縮小することができる逆接保護回路を内蔵する半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置の構成を示す回路図。
【図２】本発明の実施例１に係る比較例の半導体装置を示す回路図。
【図３】本発明の実施例１に係る電源が変化したときの半導体装置の動作を示すタイミングチャート。
【図４】本発明の実施例１に係る電源が変化したときの比較例の半導体装置の動作を示すタイミングチャート。
【図５】本発明の実施例２に係る半導体装置の構成を示す回路図。
【図６】本発明の実施例３に係る半導体装置の構成を示す回路図。
【図７】本発明の実施例４に係る半導体装置の構成を示す回路図。
【図８】本発明の実施例５に係る半導体装置の構成を示す回路図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置の構成を示す回路図、図２は比較例の半導体装置を示す回路図である。本実施例では、逆接保護回路をオンチップ化している。
【００１２】
図１に示すように、半導体装置５０には、逆接保護回路１と内部回路としての信号処理部２が設けられる。半導体装置５０は、逆接保護回路１を内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５０は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００１３】
コンデンサＣｉｎは、一端が半導体装置５０のノードＮ１に接続され、他端が接地電位である低電位側電源ＶＳＳに接続され、高電位側電源ＶＣＣ電圧を安定化させる安定化コンデンサである。コンデンサＣｏｕｔは、一端が半導体装置５０のノードＮ２に接続され、他端が低電位側電源ＶＳＳに接続され、ノードＮ２の電圧を安定化させる安定化コンデンサである。
【００１４】
逆接保護回路１は、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１は、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００１５】
逆接保護ダイオードＤ１は、アノードがノードＮ１（電源３０及びコンデンサＣｉｎ側）に接続され、カソードがノードＮ２（コンデンサＣｏｕｔ側）に接続される。ここで、逆接保護ダイオードＤ１は、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードを用いているが、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１とは別個に設けられるダイオードを用いてもよい。別個に設けられたダイオードを用いた場合、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１とは異なる逆方向耐圧などを設定することができる。
【００１６】
ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力され、この信号によりオン・オフ動作する。具体的には、この信号がイネーブル状態（ローレベル）の時にＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンし、この信号がディセーブル状態（ハイレベル）の時にＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフする。
【００１７】
ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、スイッチング手段として機能する。ここでは、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、比較的耐圧が高く、且つオン抵抗が小さなＬＤＭＯＳ（Lateral Double Diffused Metal Oxide Semiconductor）を用いているが、代わりに比較的耐圧が高く、且つオン抵抗が小さなトレンチ型のＰｃｈパワーＭＯＳトランジスタなどを用いてもよい。
【００１８】
制御部３には、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられる。
【００１９】
抵抗Ｒ１は、一端がＰｃｈパワーＭＯＳトランジスタＰＭＴ１のソース（ノードＮ２）に接続され、他端がＰｃｈパワーＭＯＳトランジスタＰＭＴ１のゲート（ノードＮ３）に接続される。電源１１は、プラス側がコンパレータＣＭＰ１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１の入力側のマイナスポートに基準電圧Ｖｒを供給する。
【００２０】
コンパレータＣＭＰ１は、入力側のプラスポートがＰｃｈパワーＭＯＳトランジスタＰＭＴ１のソース（ノードＮ２）に接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号Ｓ１を出力する。ここで、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号Ｓ１はローレベルとなり、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号Ｓ１はハイレベルとなる。
【００２１】
電流源１２は、一端がノードＮ５（低電位側電源ＶＳＳ）に接続される。スイッチＳＷ１は、一端がＰｃｈパワーＭＯＳトランジスタＰＭＴ１のゲート（ノードＮ３）に接続され、他端が電流源１２の他端に接続される。ここで、スイッチＳＷ１は、制御信号Ｓ１がハイレベルのときにオンし、制御信号Ｓ１がローレベルのときにオフする。スイッチＳＷ１がオンするとＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンし、スイッチＳＷ１がオフするとＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフする。
【００２２】
内部回路としての信号処理部２は、逆接保護回路１とコンデンサＣｏｕｔの間に設けられ、ノードＮ２から高電位側電源ＶＣＣが入力され、図示しない入力信号が入力され、信号処理を行い、信号処理された信号を出力する。
【００２３】
図２に示すように、負荷駆動回路である比較例の半導体装置６０は、外付けされる逆接保護ダイオードＤ１１を介して、電源３０から高電位側電源ＶＣＣが供給され、電源３０側（ノードＮ１側）にコンデンサＣｉｎが外付けされ、ノードＮ２側にコンデンサＣｏｕｔが外付けされる。
【００２４】
コンデンサＣｉｎは、一端がノードＮ１に接続され、他端が低電位側電源ＶＳＳに接続され、高電位側電源ＶＣＣ電圧を安定化させる安定化コンデンサである。コンデンサＣｏｕｔは、一端がノードＮ２に接続され、他端が低電位側電源ＶＳＳに接続され、ノードＮ２の電圧を安定化させる安定化コンデンサである。外付けされる逆接保護ダイオードＤ１１は、アノードがノードＮ１に接続され、カソードがノードＮ２に接続される。
【００２５】
次に、電源が変化したときの半導体装置の動作について図３及び図４を参照して説明する。図３は電源が変化したときの半導体装置の動作を示すタイミングチャート、図４は電源が変化したときの比較例の半導体装置の動作を示すタイミングチャートである。
【００２６】
図３に示すように、本実施例の半導体装置５０では、電源３０が正常にセットされ、半導体装置５０に高電位側電源ＶＣＣが供給されたとき、スイッチＳＷ１がオンし、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンする。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン抵抗は非常に小さいので、時刻Ｔ１までノードＮ２の電圧ＶＮ２はノードＮ１の電圧ＶＮ１とほぼ同一となる（ＶＮ１≒ＶＮ２≒ＶＣＣ）。
【００２７】
次に、何らかの原因で電源３０が時刻Ｔ１で瞬停すると、ノードＮ１の電圧とノードＮ２の電圧が同じ傾きで低下する。
【００２８】
続いて、時刻Ｔ２になると、コンパレータＣＭＰ１から出力される制御信号Ｓ１がローレベルからハイレベルに変化し、スイッチＳＷ１がオンからオフに変化し、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフする。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオフ後、ノードＮ１の電圧低下は時刻Ｔ１から時刻Ｔ２の間の傾きと同じであるが、ノードＮ２の電圧は、コンデンサＣｏｕｔの影響を受けて、ノードＮ１よりも低下速度が非常に遅くなる。ノードＮ１の電圧は、時刻Ｔ３で低電位側電源ＶＳＳレベルとなるのに対し、ノードＮ２の電圧は、時刻Ｔ３よりも遅れた時刻である時刻Ｔ４で低電位側電源ＶＳＳレベルとなる。
【００２９】
そして、電源３０の瞬停がストップし、時刻Ｔ５で電源３０が回復すると、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオフしているので、ノードＮ１及びノードＮ２の電圧が昇圧し始める。このとき、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードＤ１の影響によりノードＮ２の電圧はＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードＤ１のＶｆ（順方向電圧）分だけノードＮ１よりも低い。
【００３０】
次に、ノードＮ１及びノードＮ２の電圧が昇圧され、時刻Ｔ６になると、コンパレータＣＭＰ１から出力される制御信号Ｓ１がローレベルからハイレベルに変化し、スイッチＳＷ１がオフからオンに変化し、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１がオンする。
【００３１】
続いて、ノードＮ１及びノードＮ２の電圧が同じ傾きで昇圧され、時刻Ｔ７になると、ノードＮ２の電圧ＶＮ２はノードＮ１の電圧ＶＮ１とほぼ同一となる（ＶＮ１≒ＶＮ２≒ＶＣＣ）。
【００３２】
つまり、本実施例の半導体装置５０では、電源３０の瞬停時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、誤って作業者などが電源３０を逆接続した場合でも、同様に内部回路である信号処理部２の誤動作や過大な貫通電流を防止することができる。更に、電源３０が正常にセットされ、半導体装置５０が動作しているとき、ノードＮ１とノードＮ２の電圧をほぼ同一に設定でき（ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン抵抗分だけノードＮ２の電圧が低下）、内部回路である信号処理部２に高電位側電源ＶＣＣ電圧を供給することができる。
【００３３】
図４に示すように、比較例の半導体装置６０では、電源３０が正常にセットされ、半導体装置６０に高電位側電源ＶＣＣが供給されたとき、ノードＮ１の電圧が高電位側電源ＶＣＣレベルとなり、ノードＮ２の電圧が逆接保護ダイオードＤ１１のＶｆ（順方向電圧）分だけノードＮ１よりも低く設定される。この状態は時刻Ｔ１１まで維持される。
【００３４】
次に、何らかの原因で電源３０が時刻Ｔ１１で瞬停すると、ノードＮ１の電圧は早く降圧するが、ノードＮ２の電圧は、コンデンサＣｏｕｔの影響を受けて、ノードＮ１よりも低下速度が非常に遅くなる。ノードＮ１の電圧は、時刻Ｔ１２で低電位側電源ＶＳＳレベルとなるのに対し、ノードＮ２の電圧は、時刻Ｔ１２よりも遅い時刻である時刻Ｔ１３で低電位側電源ＶＳＳレベルとなる。
【００３５】
続いて、電源３０の瞬停がストップし、時刻Ｔ１４で電源３０が回復すると、ノードＮ１及びノードＮ２の電圧が昇圧し始める。このとき、逆接保護ダイオードＤ１１の影響によりノードＮ２の電圧は逆接保護ダイオードＤ１のＶｆ（順方向電圧）分だけノードＮ１よりも低い。
【００３６】
そして、ノードＮ１及びノードＮ２の電圧が昇圧され、時刻Ｔ１５になると、ノードＮ１の電圧が高電位側電源ＶＣＣレベルとなり、ノードＮ２の電圧が逆接保護ダイオードＤ１１のＶｆ（順方向電圧）分だけノードＮ１よりも低く設定される。この状態は時刻Ｔ１５以降維持される。
【００３７】
つまり、比較例の半導体装置６０では、電源３０の瞬停時、半導体装置６０には急激な電源３０の電圧変動が伝播されず、半導体装置６０の誤動作や過大な貫通電流を防止することができる。また、誤って作業者などが電源３０を逆接続した場合でも、同様に半導体装置６０の誤動作や過大な貫通電流を防止することができる。
【００３８】
ところが、逆接保護ダイオードが外付けされているので実装面積が増大するという問題点が発生する。また、実装面積を考慮して、単純に逆接保護ダイオードを比較例の半導体装置６０に内蔵すると熱抵抗が増大し、実装された比較例の半導体装置６０が過熱されるという問題点が発生する。更に、電源３０が正常にセットされ、半導体装置６０が動作しているとき、半導体装置６０には高電位側電源ＶＣＣ電圧ではない、高電位側電源ＶＣＣ電圧よりも逆接保護ダイオードＤ１１のＶｆ（順方向電圧）分だけ低い電圧が供給される。
【００３９】
上述したように、本実施例の半導体装置では、逆接保護回路１と信号処理部２が同一チップに設けられる。逆接保護回路１には、制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護ダイオードＤ１はアノードがノードＮ１（電源３０側）に接続され、カソードがノードＮ２（信号処理部２側）に接続される。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力される。制御部３は、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３から出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００４０】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５０の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【００４１】
なお、本実施例では、入力側のプラスポートがノードＮ２に接続され、入力側のマイナスポートに基準電圧Ｖｒが入力されるコンパレータＣＭＰ１を用いているが、代わりに入力側のマイナスポートがノードＮ２に接続され、入力側のプラスポートに基準電圧Ｖｒが入力されるコンパレータを用いてもよい。
【実施例２】
【００４２】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路の構成を変更している。
【００４３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４４】
図５に示すように、半導体装置５１には、逆接保護回路１ａと内部回路としての信号処理部２が設けられる。半導体装置５１は、逆接保護回路１ａを内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５１は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００４５】
逆接保護回路１ａは、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３ａ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１ａは、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００４６】
制御部３ａには、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、及びアンプＡＭＰ１が設けられる。
【００４７】
電源１１は、プラス側がコンパレータＣＭＰ１１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１１の入力側のマイナスポートに基準電圧Ｖｒを供給する。
【００４８】
コンパレータＣＭＰ１１は、入力側のプラスポートがＰｃｈパワーＭＯＳトランジスタＰＭＴ１のソース（ノードＮ２）に接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号を出力する。ここで、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号はローレベルとなり、ノードＮ２の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号はハイレベルとなる。
【００４９】
アンプＡＭＰ１は、コンパレータＣＭＰ１１とノードＮ３（ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のゲート及び抵抗Ｒ１の他端）の間に設けられ、コンパレータＣＭＰ１１から出力される制御信号を電圧・電流変換し、増幅された電流を出力する電流出力型アンプである。
【００５０】
ここで、コンパレータＣＭＰ１１から出力される制御信号がローレベルのとき、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１はオフし、コンパレータＣＭＰ１１から出力される制御信号がハイレベルのとき、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１はオンする。なお、電源３０の瞬停時や逆接時での半導体装置５１の動作は、実施例１と同様なので説明を省略する。
【００５１】
上述したように、本実施例の半導体装置では、逆接保護回路１ａと信号処理部２が同一チップに設けられる。逆接保護回路１ａには、制御部３ａ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３ａから出力される信号が入力される。制御部３ａは、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、及びアンプＡＭＰ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３ａから出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００５２】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５１の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【実施例３】
【００５３】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図６は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路の構成を変更している。
【００５４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５５】
図６に示すように、半導体装置５２には、逆接保護回路１ｂと内部回路としての信号処理部２が設けられる。半導体装置５２は、逆接保護回路１ｂを内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５２は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００５６】
逆接保護回路１ｂは、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３ｂ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１ｂは、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００５７】
制御部３ｂには、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びスイッチＳＷ１が設けられる。
【００５８】
電源１１は、プラス側がコンパレータＣＭＰ１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１の入力側のマイナスポートに基準電圧Ｖｒを供給する。逆接保護ダイオードＤ２は、アノードがノードＮ１に接続され、カソードがコンパレータＣＭＰ１の入力側のプラスポートに接続される。
【００５９】
コンパレータＣＭＰ１は、入力側のプラスポートが逆接保護ダイオードＤ２のカソードに接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号Ｓ１を出力する。ここで、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号Ｓ１はローレベルとなり、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号Ｓ１はハイレベルとなる。なお、電源３０の瞬停時や逆接時での半導体装置５２の動作は、実施例１と同様なので説明を省略する。
【００６０】
上述したように、本実施例の半導体装置では、逆接保護回路１ｂと信号処理部２が同一チップに設けられる。逆接保護回路１ｂには、制御部３ｂ、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードＤ１が設けられる。逆接保護ダイオードＤ１はアノードがノードＮ１（電源３０側）に接続され、カソードがノードＮ２（信号処理部２側）に接続される。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３ｂから出力される信号が入力される。制御部３ｂは、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３ｂから出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００６１】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５２の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【実施例４】
【００６２】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図７は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路の構成を変更している。
【００６３】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６４】
図７に示すように、半導体装置５３には、逆接保護回路１ｃと内部回路としての信号処理部２が設けられる。半導体装置５３は、逆接保護回路１ｃを内蔵（オンチップ化）した負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置５３は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付け、信号処理部２側にコンデンサＣｏｕｔが外付けされる。
【００６５】
逆接保護回路１ｃは、電源３０及びコンデンサＣｉｎと信号処理部２及びコンデンサＣｏｕｔの間に設けられ、制御部３ｃ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護回路１ｃは、電源３０の瞬停時や電源３０の逆接続時に信号処理部２で発生する誤動作や過大な貫通電流を防止する役目をする。
【００６６】
制御部３ｃには、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びアンプＡＭＰ１が設けられる。
【００６７】
電源１１は、プラス側がコンパレータＣＭＰ１１の入力側のマイナスポートに接続され、マイナス側がノードＮ５（低電位側電源ＶＳＳ）に接続され、コンパレータＣＭＰ１１の入力側のマイナスポートに基準電圧Ｖｒを供給する。逆接保護ダイオードＤ２は、アノードがノードＮ１に接続され、カソードがコンパレータＣＭＰ１１の入力側のプラスポートに接続される。
【００６８】
コンパレータＣＭＰ１１は、入力側のプラスポートが逆接保護ダイオードＤ２のカソードに接続され、入力側のマイナスポートに基準電圧Ｖｒが入力され、比較増幅した信号である制御信号を出力する。ここで、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも小さいときに、制御信号はローレベルとなり、ノードＮ１の電圧ＶＮ２が基準電圧Ｖｒよりも大きなときに、制御信号はハイレベルとなる。なお、電源３０の瞬停時や逆接時での半導体装置５３の動作は、実施例１と同様なので説明を省略する。
【００６９】
上述したように、本実施例の半導体装置では、逆接保護回路１ｃと信号処理部２が同一チップに設けられる。逆接保護回路１ｃには、制御部３ｃ、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３ｃから出力される信号が入力される。制御部３ｃは、電源１１、コンパレータＣＭＰ１１、抵抗Ｒ１、逆接保護ダイオードＤ２、及びアンプＡＭＰ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３ｃから出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００７０】
このため、電源３０の瞬停時や逆接続時、内部回路である信号処理部２には電源３０の急激な電圧変動が伝播されず、信号処理部２の誤動作や過大な貫通電流を防止することができる。また、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードにて逆接保護ダイオードＤ１を構成しているので半導体装置５３の過熱を防止することができる。更に、電圧降下のない高電位側電源ＶＣＣを信号処理部２に供給することができる。
【実施例５】
【００７１】
次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図８は半導体装置の構成を示す回路図である。本実施例では、逆接保護回路と半導体集積回路が同一基板に実装される。
【００７２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７３】
図８に示すように、半導体装置７０には、逆接保護回路１と半導体集積回路６１が設けられる。半導体装置７０は、逆接保護回路１と半導体集積回路６１が同一基板に実装された負荷駆動回路であり、例えばモータ制御、インバータ、スイッチング電源などに適用される。半導体装置７０は、電源３０から高電位側電源ＶＣＣが供給され、電源３０側にコンデンサＣｉｎが外付けされ、半導体集積回路６１側にコンデンサＣｏｕｔが外付けされる。ここでは、半導体装置７０は、逆接保護回路１と半導体集積回路６１が同一基板に形成され、実装されたモジュールである。なお、樹脂封止されたＭＣＰ（Multi Chip Package）などの場合もある。
【００７４】
ここでは、逆接保護回路１及び半導体集積回路６１の２チップを同一基板に実装しているので、逆接保護回路１と半導体集積回路６１を同一製造プロセスで製造する必要がない。それぞれのチップを要求される特性に適合した製造プロセスで製造できるので、所望の特性を実現することが容易であり、製造プロセスが簡略化でき、製造工程が長くならない。なお、電源３０の瞬停時や逆接時での半導体装置７０の動作は、実施例１と同様なので説明を省略する。
【００７５】
上述したように、本実施例の半導体装置では、逆接保護回路１と半導体集積回路６１が同一基板に実装される。逆接保護回路１には、制御部３、逆接保護ダイオード、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。逆接保護ダイオードＤ１はアノードがノードＮ１（電源３０側）に接続され、カソードがノードＮ２（半導体集積回路６１側）に接続される。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、オン抵抗が非常に小さく、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続され、ゲートに制御部３から出力される信号が入力される。制御部３は、電源１１、電流源１２、コンパレータＣＭＰ１、抵抗Ｒ１、及びスイッチＳＷ１が設けられ、ＰｃｈパワーＭＯＳトランジスタＰＭＴ１のオン・オフ動作を制御する。ＰｃｈパワーＭＯＳトランジスタＰＭＴ１は、制御部３から出力される信号に基づいて、電源３０の瞬停時や逆接続時にオフし、電源３０が正常にセットされたときにオンする。
【００７６】
このため、実施例１の効果の他に、逆接保護回路１と半導体集積回路６１を同一製造プロセスで製造する必要がないので、それぞれのチップを要求される特性に適合した製造プロセスで製造でき、所望の特性を実現することが容易である。
【００７７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７８】
例えば、実施例では、スイッチング手段としてＰｃｈパワーＭＯＳトランジスタを用いているが、代わりにＮｃｈパワーＭＯＳトランジスタを用いてもよい。
【００７９】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 電源と内部回路の間に設けられ、ゲートに制御信号が入力され、前記制御信号に基づいて、オン時に前記電源と前記内部回路の間を接続し、オフ時に前記内部回路への前記電源の供給を停止するＰｃｈパワーＭＯＳトランジスタと、アノードが前記電源に接続され、カソードが前記内部回路に接続され、前記電源と前記内部回路の間に前記ＰｃｈパワーＭＯＳトランジスタと並列に接続される第１の逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記ＰｃｈパワーＭＯＳトランジスタに出力して前記ＰｃｈパワーＭＯＳトランジスタをオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記ＰｃｈパワーＭＯＳに出力して前記ＰｃｈパワーＭＯＳトランジスタをオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記内部回路は同一チップに形成される半導体装置。
【００８０】
（付記２） 前記制御部は、アノードが前記電源に接続される第２の逆接保護ダイオードと、入力側のプラスポートが前記第２の逆接保護ダイオードのカソードに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、一端が低電位側電源に接続される電流源と、一端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続され、他端が前記電流源の他端に接続され、前記コンパレータから出力される信号に基づいて、前記電源がセットされたときにオンし、前記電源の瞬停時或いは逆接時にオフするスイッチとを具備する付記１に記載の半導体装置。
【００８１】
（付記３） 前記制御部は、アノードが前記電源に接続される第２の逆接保護ダイオードと、入力側のプラスポートが前記第２の逆接保護ダイオードのカソードに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、前記コンパレータから出力される信号が入力され、増幅された電流を前記ＰｃｈパワーＭＯＳトランジスタのゲートに出力するアンプとを具備する付記１に記載の半導体装置。
【符号の説明】
【００８２】
１、１ａ、１ｂ、１ｃ 逆接保護回路
２ 信号処理部
３、３ａ、３ｂ、３ｃ 制御部
１１、３０ 電源
１２ 電流源
５０〜５３、６０、７０ 半導体装置
６１ 半導体集積回路
ＡＭＰ１ アンプ
Ｃｉｎ、Ｃｏｕｔ コンデンサ
ＣＭＰ１、ＣＯＭＰ１１ コンパレータ
Ｄ１、Ｄ２、Ｄ１１ 逆接保護ダイオード
Ｎ１〜Ｎ６ ノード
ＰＭＴ１ ＰｃｈパワーＭＯＳトランジスタ
Ｒ１ 抵抗
ＳＷ１ スイッチ
Ｓ１ 制御信号
ＶＣＣ 高電位側電源
Ｖｒ 基準電圧
ＶＳＳ 低電位側電源
【特許請求の範囲】
【請求項１】
電源と内部回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記内部回路の間を接続し、オフ時に前記内部回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記内部回路に接続され、前記電源と前記内部回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記内部回路は同一チップに形成されることを特徴とする半導体装置。
【請求項２】
電源と半導体集積回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記半導体集積回路の間を接続し、オフ時に前記半導体集積回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記半導体集積回路に接続され、前記電源と前記半導体集積回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記半導体集積回路は同一基板に実装されることを特徴とする半導体装置。
【請求項３】
前記スイッチング手段は、ＰｃｈパワーＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記制御部は、入力側のプラスポートが前記逆接保護ダイオードのカソードに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、一端が低電位側電源に接続される電流源と、一端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続され、他端が前記電流源の他端に接続され、前記コンパレータから出力される信号に基づいて、前記電源がセットされたときにオンし、前記電源の瞬停時或いは逆接時にオフするスイッチとを具備することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御部は、入力側のプラスポートが前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、前記コンパレータから出力される信号が入力され、増幅された電流を前記ＰｃｈパワーＭＯＳトランジスタのゲートに出力するアンプとを具備することを特徴とする請求項３に記載の半導体装置。
【請求項１】
電源と内部回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記内部回路の間を接続し、オフ時に前記内部回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記内部回路に接続され、前記電源と前記内部回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記内部回路は同一チップに形成されることを特徴とする半導体装置。
【請求項２】
電源と半導体集積回路の間に設けられ、制御信号に基づいて、オン時に前記電源と前記半導体集積回路の間を接続し、オフ時に前記半導体集積回路への前記電源の供給を停止するスイッチング手段と、アノードが前記電源に接続され、カソードが前記半導体集積回路に接続され、前記電源と前記半導体集積回路の間に前記スイッチング手段と並列に接続される逆接保護ダイオードと、前記電源がセットされたときに、イネーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオンさせ、前記電源の瞬停時或いは逆接時に、ディセーブル状態の前記制御信号を前記スイッチング手段に出力して前記スイッチング手段をオフさせる制御部とを有する逆接保護回路を具備し、前記逆接保護回路と前記半導体集積回路は同一基板に実装されることを特徴とする半導体装置。
【請求項３】
前記スイッチング手段は、ＰｃｈパワーＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記制御部は、入力側のプラスポートが前記逆接保護ダイオードのカソードに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、一端が低電位側電源に接続される電流源と、一端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続され、他端が前記電流源の他端に接続され、前記コンパレータから出力される信号に基づいて、前記電源がセットされたときにオンし、前記電源の瞬停時或いは逆接時にオフするスイッチとを具備することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御部は、入力側のプラスポートが前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、入力側のマイナスポートに基準電圧が入力され、比較増幅した信号を出力するコンパレータと、一端が前記ＰｃｈパワーＭＯＳトランジスタのソースに接続され、他端が前記ＰｃｈパワーＭＯＳトランジスタのゲートに接続される抵抗と、前記コンパレータから出力される信号が入力され、増幅された電流を前記ＰｃｈパワーＭＯＳトランジスタのゲートに出力するアンプとを具備することを特徴とする請求項３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２２６２２４（Ｐ２０１０−２２６２２４Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−６８６６２（Ｐ２００９−６８６６２）
【出願日】平成２１年３月１９日（２００９．３．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月１９日（２００９．３．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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