基準電圧発生回路およびそれを内蔵した半導体集積回路
【課題】 低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能であり、特に無線タグICに内蔵するのに好適な基準電圧発生回路を提供する。
【解決手段】 電源電圧依存性のない電流を流す第1の定電流源(Mp3)と直列に第1のMOSFET(Mn3)を接続し、第1の定電流源が流す電流は該第1のMOSFETを飽和領域で動作させる大きさとし、第1のMOSFETとカレントミラー接続されて第1の定電流源と同一の電流を流す第2の定電流源として作用する第2のMOSFET(Mn4)を設ける。そして、該第2のMOSFETと直列に第1のMOSFETのしきい値電圧よりも小さなしきい値電圧を有する第3のMOSFET(MnL1)を接続して、第2のMOSFETと第3のMOSFETとの結合点から、上記第1のMOSFETと第3のMOSFETのしきい値電圧差に相当する電圧を取り出すように基準電圧発生回路を構成した。
【解決手段】 電源電圧依存性のない電流を流す第1の定電流源(Mp3)と直列に第1のMOSFET(Mn3)を接続し、第1の定電流源が流す電流は該第1のMOSFETを飽和領域で動作させる大きさとし、第1のMOSFETとカレントミラー接続されて第1の定電流源と同一の電流を流す第2の定電流源として作用する第2のMOSFET(Mn4)を設ける。そして、該第2のMOSFETと直列に第1のMOSFETのしきい値電圧よりも小さなしきい値電圧を有する第3のMOSFET(MnL1)を接続して、第2のMOSFETと第3のMOSFETとの結合点から、上記第1のMOSFETと第3のMOSFETのしきい値電圧差に相当する電圧を取り出すように基準電圧発生回路を構成した。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基準電圧発生回路さらには2つのMOSFET(絶縁ゲート型電界効果トランジスタ)のしきい値電圧差に相当する基準電圧を発生する基準電圧発生回路に適用して有効な技術に関する。本発明は、例えば一般に無線ICタグと呼ばれる無線通信機能を有する半導体集積回路等低電源電圧の半導体集積回路に内蔵される基準電圧発生回路に利用して有効な技術に関する。
【背景技術】
【0002】
従来、識別コードなど所定のデータを記憶したROM(リード・オンリ・メモリ)や、外部の読取装置との間で無線による送受信を行なう送受信回路、所定の演算処理を行なう論理回路、これらの回路に電源電圧を供給する電源回路などを内蔵した無線通信機能を有する無線ICタグと呼ばれる半導体集積回路が知られている。この無線ICタグには、内部回路の動作に必要な基準電圧を発生する基準電圧発生回路が内蔵されることが多い。
【0003】
無線ICタグは、外部から印加される電源電圧を受ける端子がなく、リーダ/ライタから供給される電波を整流することで電源としている。そのため、あまり高い電源電圧を発生することは望ましくないとともに、内部で生成した電源電圧にはノイズがのり易い。また、リーダ/ライタからのデータの受信は、受信電波を100%ASK(Amplitude shift Keying)復調することによって行う。
【0004】
よって、ASK信号がロウレベルの時は、アンテナに電力が供給されず、電源容量に蓄積されている電力のみでチップ内の回路に電流を供給しなければならない。そのため、図14に示すように、ASK信号がロウレベルの時は、内部電源電圧VDDは大きく低下する。従って、無線ICタグにおいては、変動範囲が大きくしかも多くのノイズを含んだ内部電源電圧VDDで基準電圧を作る必要があるため、動作電源電圧範囲が広くかつノイズに強い基準電圧発生回路が要求される。
【0005】
従来、回路規模の小さな基準電圧発生回路として、しきい値の異なる2つのMOSFETのしきい値電圧差に相当する基準電圧を発生する基準電圧発生回路が提案されている(特許文献1,非特許文献1)。図1は、非特許文献1で提案されている基準電圧発生回路である。
【0006】
この回路では、Mn3,4とMnL1,2とにしきい値電圧の異なる素子を使用し、MOSFET Mp4、Mn5,6が定電流源として動作して、MOSFET Mn3,4、MnL1,2に同一の電流を流すことでMn3、MnL1のしきい値電圧差(Vtn−Vtl)の2倍に相当する基準電圧2(Vtn−Vtl)=Vrefを出力する。また、定電流用MOSFET Mp4、Mn5,6のゲートバイアス電圧を生成するバイアス回路として、電源電圧が変動しても電流があまり変化しないカスコード型カレントミラー回路を用いている。
【特許文献1】特開平09−101832号公報
【非特許文献1】"A Low-Power Microcontroller Having a 0.5-uA Standby Current On-Chip Regulator With Dual-Reference Scheme "IEEE JSSC, vol.39, NO.4, APRIL 2004
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明者らは、無線ICタグに内蔵する基準電圧発生回路として図1に示す回路を使用することを検討した。しかし、前述したように、無線ICタグの内部電源電圧はそれほど高くないので、図1に示すように、MOSFETを3個縦積みにしたバイアス回路を有する回路は動作マージンが低下するので適当でない。そこで、カスコード型カレントミラー回路の代わりに2素子からなる通常のカレントミラーを用いたバイアス回路を使用した図2に示すような基準電圧発生回路について検討した。なお、基準電圧Vrefを決定するMOSFET Mn3,MnL1は、Mn3が標準のしきい値電圧Vtnを有するMOSFETであるのに対し、MnL1はそれよりも低いしきい値電圧Vtlを有するように設定されているものとする。
【0008】
通常のカレントミラーを用いたバイアス回路を使用した図2に示すような基準電圧発生回路にあっては、電源電圧が変動するとMOSFET Mn3,MnL1に流れる電流が同一にならず、精度の高い基準電圧を発生することが困難になる。具体的には、MOSFET Mp1とMp2のサイズが同一で電源電圧VDDがMOSFET Mp1とMp2のVdsが等しくなるような電圧ならば、Mp1に流れる電流i1とMp2に流れる電流i2は等しくなるが、電源電圧が変動すると、Mp1とMp2のドレイン・ソース間電圧Vdsが等しくならず、i1とi2が回路構造上等しくならない。この電流i2をMp2,Mp3のカレントミラーでコピーしてMn3に流れる電流i3を生成し、i1をMn1,Mn4のカレントミラーでコピーしてMnL1に流れる電流i4を生成しているため、i3とi4も等しくならない。
【0009】
しかも、MOSFET Mp2のドレイン・ソース間電圧VdsはMp2のVgsで決まるのに対し、MOSFET Mp3のドレイン・ソース間電圧VdsはMn3のVgsで決まるため、電源電圧VDDが高くなると、Mp3のVdsが大きくなり、Mp2のVds(=Vgs)と一致しなくなり、電源電圧VDDが低くなると、Mp3のVdsが小さくなり、Mp2のVds(=Vgs)と一致しなくなる。よって、電源電圧変動を考慮すると、i3とi2は等しくならない。
【0010】
さらに、Mn4のVdsはVrefで決まる値になるが、Mn1のVgs(=Vds)はしきい値電圧のばらつきによってばらつくため、i4とi1も等しくならない。つまり、i3とi4を等しくしたいのに、まずi1とi2は等しくならず、さらにそのi1とi4も等しくならず、i2とi3も等しくないため、i3とi4を等しくするのはいっそう困難になる。
【0011】
その結果、図2に示すような基準電圧発生回路では、電源電圧の変化やMOSFETの製造ばらつきによって、発生する基準電圧Vrefの精度が悪くなるという課題がある。特に、無線ICタグの内部電源電圧は変動が大きいため、図2に示す基準電圧発生回路では実用に耐える基準電圧Vrefを発生することが困難であることが分かった。ここで、i3とi4が等しくないと、発生される基準電圧Vrefの精度が悪くなる理由を説明する。
【0012】
MOSFET Mn3,MnL1のそれぞれのゲート・ソース間電圧をVgs1,Vgs2とすると、基準電圧VrefはVgs1−Vgs2であり、次式のように表わされる。
【数1】
ここで、Δov1,Δov2は、それぞれMOSFET Mn3,MnL1のゲート端子のオーバードライブ電圧である。尚、オーバードライブ電圧とは、ゲート、ソース間電圧から閾値電圧を引いたものつまり(Vgs1−Vtn),(Vgs2−Vtl)である。
【0013】
ところで、飽和領域で動作するようにバイアスされたMOSFETのドレイン電流IDは、
【数2】
で表わされる。なお、式(2)において、μはキャリアの移動度、Coxはゲート酸化膜容量である。ここで、Mn3,MnL1のドレイン電流をそれぞれID1,ID2とおくと、式(2)より、
【数3】
【数4】
となる。
【0014】
式(3),(4)より、ID1=ID2ならばΔov1=Δov2となることが分かる。一方、式(1)において、基準電圧Vrefとして必要な電圧は温度特性がない(Vtn−Vtl)である。電流ID1,ID2が異なると温度特性を持つ(Δov1−Δov2)が入ってしまい誤差が生じるが、電流ID1とID2を同一にすることによって(Δov1−Δov2)を0にし、温度依存性がなくかつ精度の高い基準電圧Vrefを生成することが可能となる。
【0015】
ところで、上記のような2つのMOSFETのしきい値電圧差に相当する基準電圧Vrefを発生する回路は、プロセスばらつきでしきい値電圧がばらつくことがあるので、トリミング等により電圧を調整できるようにすることが望まれる。また、半導体集積回路においては、内部の色々な回路でそれぞれ異なるレベルの基準電圧が必要されることがある。そのような場合、一般には、図3に示すような差動アンプAMP0とその出力を抵抗分割してフィードバック電圧を生成するラダー抵抗Rdを有し、基準電圧Vrefをレベルシフトした電圧を出力する電圧変換回路が用いられる。なお、出力ノードと接地点との間に直列に接続されている抵抗R2と容量C1は発振を防止するために設けられるポールゼロ位相補償用の素子である。
【0016】
本発明者らは、前述した無線タグICに、図2に示すような基準電圧発生回路と図3に示すような電圧変換回路を搭載することを検討した。その結果、図3に示す電圧変換回路は、比較的ノイズに弱いことを見出した。図3に示す電圧変換回路においては、ノイズが伝わる経路のうち特に2つの経路が問題となる。1つは、電源電圧VDDに含まれるノイズが電圧制御用トランジスタMp0のソースからチャネルを通して出力ノードへ伝わる経路であり、2つ目は、差動アンプAMP0の出力に含まれるノイズがトランジスタMp0のゲートから出力ノードへ伝わる経路である。
【0017】
このうち第1のノイズ経路を介して出力電圧に含まれるノイズの大きさは、電源電圧端子と出力ノードとの間のインピーダンスと、出力ノードと接地点との間のインピーダンスとの比で決まる。第2のノイズ経路を介して出力電圧に含まれるノイズは、トランジスタMp0のゲートに入ったノイズがMp0で増幅されて伝わる。
【0018】
図3に示す電圧変換回路は、抵抗R2と容量C1からなるポールゼロ位相補償回路を備えており、高周波になるとトランジスタMp0のドレイン・ソース間のインピーダンス(電源電圧端子と出力ノードとの間のインピーダンス)Z1が寄生容量の影響で小さくなる。このとき、電源電圧VDDから出力に伝わるノイズは、出力ノードと接地点との間のインピーダンス (抵抗Rdのインピーダンス)をZ2とすると、Z2/(Z1+Z2)で決まる大きさとなるので、Z1が小さくなるほど出力電圧に含まれるノイズが大きくなる。前述したように、無線タグICでは、リーダ/ライタから供給される電波を整流することで電源としており、電源電圧VDDにノイズがのり易いため、電源電圧端子から出力ノードへ伝わるノイズをできるだけ抑えることが重要である。
【0019】
この発明の目的は、低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能な基準電圧発生回路を提供することにある。
【0020】
この発明の他の目的は、基準電圧発生回路の後段に、発生された基準電圧をレベルシフトした電圧を出力する電圧変換回路を設ける場合に、入力や電源電圧に含まれるノイズが出力に伝わりにくい電圧変換回路を提供することにある。
【0021】
この発明のさらに他の目的は、無線タグICに内蔵するのに好適な基準電圧発生回路および電圧変換回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0022】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、第1の定電流源と直列に第1のMOSFETを接続し、第1のMOSFETとカレントミラー接続されて第1の定電流源と同一の電流を流す第2の定電流源として作用する第2のMOSFETを設ける。そして、該第2のMOSFETと直列に第1のMOSFETのしきい値電圧よりも小さなしきい値電圧を有する第3のMOSFETを接続して、第2のMOSFETと第3のMOSFETとの結合点から、上記第1のMOSFETと第3のMOSFETのしきい値電圧差に相当する電圧を取り出すように基準電圧発生回路を構成したものである。
【0023】
上記した手段によれば、小さなしきい値電圧を有する第3のMOSFETに電流を流す定電流源として、大きなしきい値電圧を有する第1のMOSFETとカレントミラー接続された第2のMOSFETを使用している。そのため、温度変化で第1のMOSFETの電流が変化すると、小さなしきい値電圧を有する第3のMOSFETの電流が同じように変化することで、温度依存性のない基準電圧を発生することができる。また、電源電圧が変化しても上記第1のMOSFETと第2のMOSFETのドレイン・ソース間電圧は一定を保ち、電源電圧依存性のない基準電圧を発生することができる。
【0024】
ここで、望ましくは、一対のPチャネルMOSFETからなる第1カレントミラー回路と、該カレントミラー回路と縦積みにされた一対のNチャネルMOSFETからなる第2カレントミラー回路とを備え、第2カレントミラー回路のゲートとドレインが結合されていない側のMOSFETのソース端子側に抵抗を接続したバイアス回路を設ける。そして、このバイアス回路の上記第1カレントミラー回路を構成するPチャネルMOSFETのゲート電圧と同一の電圧がゲート端子に印加されたPチャネルMOSFETを、上記基準電圧発生回路の第1の定電流源として用いる。
【0025】
また、差動アンプと、その出力に応じて電源電圧を降圧する電圧制御用トランジスタと、降圧された電圧を抵抗分割してフィードバック電圧を生成するラダー抵抗と、電圧制御用トランジスタとラダー抵抗の接続ノードと接地点との間に直列に接続されている抵抗および容量からなるポールゼロ位相補償回路とを有する電圧変換回路を設ける。そして、上記基準電圧発生回路からの基準電圧を差動アンプに入力し基準電圧をレベルシフトした電圧をこの電圧変換回路から出力させるとともに、ポールゼロ位相補償回路を構成する抵抗と容量との接続ノードから出力を取り出すように構成する。
【0026】
電源電圧に含まれるノイズは、電圧制御用トランジスタのインピーダンスとポールゼロ位相補償回路のインピーダンスとの比に応じて分圧されて出力電圧に伝わるが、ポールゼロ位相補償回路を構成する抵抗と容量との接続ノードから出力を取り出すことで、高周波では容量のインピーダンスが小さくなって分圧比が小さくなり、出力電圧に伝わるノイズを低減することができる。また、差動アンプからみた場合、抵抗と容量との接続ノードから出力を取り出すようにしたポールゼロ位相補償回路はロウパスフィルタとして作用するため、差動アンプの出力に含まれ電圧制御用トランジスタを介して出力電圧に伝わるノイズも低減される。
【発明の効果】
【0027】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能であり、特に無線タグICに内蔵するのに好適な基準電圧発生回路を得ることができるという効果がある。
【発明を実施するための最良の形態】
【0028】
以下、本発明の好適な実施例を図面に基づいて説明する。
図4には、本発明に係る基準電圧発生回路の第1の実施例が示されている。
この実施例の基準電圧発生回路は、基準電圧発生部11と、該基準電圧発生部11内の定電流源として働くMOSFETのゲートバイアス電圧を与えるバイアス回路12とからなる。このうちバイアス回路12は、電源電圧端子VDDと接地点GNDとの間に、一対のPチャネルMOSFET Mp1,Mp2からなる第1カレントミラー回路と、一対のNチャネルMOSFET Mn1,Mn2からなる第2カレントミラー回路とを直列に接続して縦積みした構成を有する。
【0029】
上記第1カレントミラー回路は、MOSFET Mp2が、そのゲート端子とドレイン端子とが結合されたいわゆるダイオード接続とされている。第1カレントミラー回路のMOSFET Mp1とMp2は同一サイズの素子とされ、Mp1,Mp2のゲート端子にそれぞれMp2のドレイン電圧が印加されることで、同一の電流が流れるようにされている。
【0030】
また、第2カレントミラー回路は、MOSFET Mn1がダイオード接続とされ、第2カレントミラー回路のゲートとドレインが結合されていない側のMOSFET Mn2のソース端子と接地点との間に抵抗R1が接続されている。第2カレントミラー回路のMOSFET Mn1,Mn2は、特に制限されるものでないが、この実施例ではゲート幅が1:8のようなサイズの素子(ゲート長は同一)とされているが、Mp1,Mp2にそれぞれ流れる電流がそのままMn1,Mn2に流されることで、同一の電流が流れるようにされている。なお、MOSFET Mn1のサイズ(ゲート幅)を「1」とすると、Mp1,Mp2のサイズは「4」となるように設定されている。
【0031】
抵抗R1を入れることにより、Mn1とMn2のオーバードライブ電圧の差に依存した電流がR1に流れることにより、所定のドレイン電流i1,i2がMp1,Mp2それぞれに流れる。
【0032】
基準電圧発生部11は、電源電圧端子VDDと接地点GNDとの間に直列に接続されたPチャネルMOSFET Mp3およびNチャネルMOSFET Mn3と、同じく電源電圧端子Vccと接地点GNDとの間に直列に接続されたNチャネルMOSFET MnL1およびNチャネルMOSFET Mn4とからなる。このうちPチャネルMOSFET Mp3のゲート端子には、バイアス回路12のMOSFET Mp2のゲート電圧と同一の電圧が印加され、Mp2とMp3のサイズ比に応じた電流i3が流されるようにされている。特に制限されるものでないが、この実施例では、Mp2とMp3のサイズ比は2:1とされ、Mp2の電流i2の1/2の大きさの電流i3がMp3に流れるようにされている。
【0033】
NチャネルMOSFET Mn3はゲートとドレインが結合されたダイオード接続とされ、Mp3より供給される電流i3を電圧に変換する。このMOSFET Mn3とMn4とがカレントミラー接続され、Mn3とMn4のサイズ比が1:1とされることにより、Mn3の電流i3と同一の大きさの電流i4がMn4に流れるようにされている。なお、Mn3とMn4,MnL1のサイズは同一で、Mp3のサイズもほぼ同一である。
【0034】
Mn4と直列のNチャネルMOSFET MnL1は、チャネル領域へ注入する不純物濃度を調整することにより、Mn3やMn4のしきい値電圧VthHよりも低いしきい値電圧VthLを有するように設定されている。そして、MOSFET MnL1のゲート端子には、PチャネルMOSFET Mp3とNチャネルMOSFET Mn3の接続ノードの電位Vaが印加されている。
【0035】
この低しきい値電圧のMOSFET MnL1に、それと直列のMOSFET Mn4により電流i4が流れることによって、MnL1にはMn3の電流i3と同一の大きさの電流が流れるようになる。その結果、MOSFET MnL1のドレイン端子には、Mn3のしきい値電圧VthHとMnL1のしきい値電圧VthLとの差(VthH−VthL)に相当する電圧が現われ、これが基準電圧Vrefとして出力される。
【0036】
図2や図4に示す回路では、MOSFET Mp2のドレイン電圧は電源電圧VDDよりもMp2のしきい値電圧Vthp+オーバードライブ電圧だけ低い電圧、Mp1のドレイン電圧は接地電位GNDよりもMn1のしきい値電圧Vthn+オーバードライブ電圧だけ高い電圧であり、電源電圧VDDが大きい時にはMp1のソース・ドレイン間電圧Vds1の方がMp2のソース・ドレイン間電圧Vds2よりも大きくなり、電源電圧VDDが小さい時にはMp1のソース・ドレイン間電圧Vds1の方がMp2のソース・ドレイン間電圧Vds2よりも小さくなる。Mp1とMp2とではバイアス条件が若干異なって来る。そのため、電源電圧VDDが変化するとMp1,Mp2のドレイン電流i1,i2が若干ずれるおそれがある。
【0037】
図2に示す回路では、Mp1,Mp2のドレイン電流i1,i2とそれぞれ同一の電流i3,i4を基準電圧発生部11のMOSFET Mn3,MnL1に流すように構成されているため、Mp1の電流i1とMp2の電流i2がずれると、Mn3,MnL1の電流i3,i4がずれてしまうおそれがある。これに対して、この実施例では、i2に比例した電流i3をMp3に流し、それをMn3,Mn4のカレントミラーでMn4にコピーしてMnL1に流すため、Mn3,MnL1の電流i3,i4がずれることがない。そのため、出力する基準電圧Vrefも、電源電圧が変動したとしても正確にVthH−VthLとなる。また、温度変化によりMOSFET Mn3のしきい値電圧やgmなどの特性が変化したとしても、Mn4,MnL1の特性も同じように変化するため、MnL1のドレイン電圧は温度変化にかかわらずほぼ一定の電圧(VthH−VthL)となる。
【0038】
図5は、第1の実施例の基準電圧発生回路10の後段に電圧変換回路20を接続し、例えば0.3〜0.5Vの基準電圧Vrefを0.75Vのような電圧に変換して出力するようにした回路を示す。
【0039】
図5の電圧変換回路20は、差動アンプAMP0と、その出力に応じて電源電圧VDDを降圧する電圧制御用トランジスタMp0と、降圧された電圧を抵抗分割してフィードバック電圧Vfを生成するラダー抵抗Rdと、出力ノードと接地点との間に直列に接続されている抵抗R2と容量C1からなるポールゼロ位相補償回路21とを有する。図3に示されている回路と同様に、電圧制御用トランジスタMp0とポールゼロ位相補償回路21との接続ノードから出力電圧Vref_trimが取り出されている。
【0040】
また、図5の電圧変換回路20においては、レジスタREGに設定された値に応じてラダー抵抗Rdで分圧されたいずれかの電圧を選択してフィードバック電圧VfとするセレクタSELを備える。上記レジスタREGには、EEPROMのような不揮発性メモリ回路30に記憶されているトリミング値が設定される。このトリミング値は、予めプロセスの最終段階のウェハテストでMOSFET Mn3,MnL1のしきい値電圧もしくは基準電圧発生回路10から発生される基準電圧Vrefのばらつきを測定することで決定される。
【0041】
図6には、本発明に係る基準電圧発生回路の第2の実施例とその後段に電圧変換回路20を接続した回路が示されている。
この実施例の基準電圧発生回路10は、基準電圧発生部11の低しきい値電圧のMOSFETおよびそれと直列のMOSFETとして、PチャネルMOSFET MpL1,Mp4を用いたものである。また、これに応じて、バイアス回路12のNチャネルMOSFET Mn1のゲート電圧がMn3のゲート端子に印加されてi1の1/2の電流i3がMn3に流される。さらに、PチャネルMOSFET Mp3がダイオード接続されMp3とMp4がカレントミラーを構成し、電流i3と同一の大きさの電流i4がMp4,MpL1に流される。
【0042】
そして、低いしきい値電圧のMOSFET MpL1のゲート端子に、PチャネルMOSFET Mp3とNチャネルMOSFET Mn3の接続ノードの電位Vaが印加されている。その結果、MOSFET MpL1のドレイン端子には、Mp3のしきい値電圧VthHとMpL1のしきい値電圧VthLとの差(VthH−VthL)に相当する電圧が現われ、これがVDD基準の基準電圧Vrefとして出力される。
【0043】
電圧変換回路20は、電圧制御用トランジスタとしてNチャネルMOSFET Mn0を用い、このトランジスタMn0と、ラダー抵抗Rdと、ポールゼロ位相補償回路21を構成する抵抗R2と容量C1を、電源電圧端子VDDと出力端子との間に、図5と逆に接続したものである。図6ではセレクタSELとレジスタREGの図示が省略されている。回路の動作は図5に準じるので説明を省略する。
【0044】
図7には、本発明に係る基準電圧発生回路とその後段に改良された電圧変換回路20を接続した回路が示されている。
この実施例の基準電圧発生回路10は、図4や図5に示されているものと同じである。図5との違いは、後段の電圧変換回路20にある。具体的には、図5の電圧変換回路20では、出力電圧Vref_trimが電圧制御用トランジスタMp0とポールゼロ位相補償回路21との接続ノードから取り出されているのに対し、図7の電圧変換回路20では、出力電圧Vref_trimがポールゼロ位相補償回路21の抵抗R2と容量C1との接続ノードから取り出されている。
【0045】
また、この実施例では、ラダー抵抗Rdの途中から、出力電圧Vref_trimによりも電位の低い第2の基準電圧Vref2が取り出されるように構成されている。この電圧Vref2は抵抗分圧で生成されるため、出力電圧Vref_trimが前述のセレクタSELとレジスタREGでトリミングされると、Vref2も自動的にトリミングされた精度の高い電圧となる。なお、図7では図5に示されているセレクタSELとレジスタREGの図示が省略されている。
【0046】
抵抗R3と容量C2とからなるCR回路22は、基準電圧Vref2に含まれるノイズを低減するためのロウパスフィルタである。回路21と回路22は同一構成であるが、回路21は出力ノードにポールとゼロ点を作って位相補償するのに最適な条件が得られるように抵抗R2と容量C1の値が決定され、回路22はノイズを低減するのに最適な周波数特性が得られるように抵抗R3と容量C2の値が決定される。具体的には、ポールゼロ位相補償回路21の容量C1は、ロウパスフィルタとして機能させるように容量値を決定する場合よりも大きな値(例えば20pF程度)が選択される。
【0047】
図5の実施例の電圧変換回路20の出力ノードは、図3に示す回路と同じであるため、発明が解決しようとする課題の項で説明したように、電源電圧VDDに含まれるノイズが電圧制御用トランジスタMp0を通して出力ノードへ伝わる。このとき、電源電圧端子から出力ノードへ伝わるノイズの大きさは、電源電圧端子と出力ノードとの間のインピーダンスと出力ノードと接地点との間のインピーダンスの比で決まる。
【0048】
ここで、図11(A)に示すように、電源電圧VDDに交流ノイズVnoise1が含まれ、抵抗ラダーRdの電源電圧端子VDDに近い側から出力Voutが取り出される場合はR1<R2であり、出力Voutに伝わるノイズVnoise2はR2/(R1+R2)で表わされるため、比較的大きなものになる。一方、図11(B)のように、出力Voutが接地点GNDに近い側から取り出される場合にはR1>R2であり、R2/(R1+R2)は小さな値となるため、出力Voutに伝わるノイズVnoise2は比較的小さなものになる。
【0049】
図3や図5の電圧変換回路においては、ラダー抵抗Rdの交流的なインピーダンスがポールゼロ位相補償回路21の抵抗R2と容量C1のインピーダンスに比べてはるかに大きいので、その等価回路は図12(A)のように近似することができる。一方、図7に示す電圧変換回路の等価回路は図12(B)のように近似することができる。図11と図12を比較すると、図12(A)の回路は図11(A)に示す回路に近く、図12(B)の回路は図11(B)に示す回路に近い。このことから、図7の電圧変換回路の方が、電源電圧から出力に伝わるノイズVnoise2が小さなものとなることが分かる。
【0050】
また、図3や図5の電圧変換回路では、差動アンプAMP0の出力に含まれるノイズがトランジスタMp0で増幅されて出力ノードへ伝わるため、出力に含まれるノイズが大きくなるが、図7に示す電圧変換回路では、ポールゼロ位相補償回路21がロウパスフィルタとして機能する。そのため、トランジスタMp0で増幅されたノイズはロウパスフィルタで減衰して出力ノードへ伝わることになるので、差動アンプAMP0の出力に含まれ出力電圧に伝わるノイズは小さなものとなる。
【0051】
図8には、基準電圧発生回路10として図6に示されている実施例の回路を用い、その後段に改良された電圧変換回路20を接続した回路が示されている。図6との違いは、後段の電圧変換回路20にある。
【0052】
具体的には、図6の電圧変換回路20では、出力電圧Vref_trimが電圧制御用トランジスタMp0とポールゼロ位相補償回路21との接続ノードから取り出されているのに対し、図8の電圧変換回路20では、出力電圧Vref_trimがポールゼロ位相補償回路21の抵抗R2と容量C1との接続ノードから取り出されている。これにより、図8の回路は図6の回路に比べて出力に含まれるノイズを減らすことができる。基準電圧発生回路10の動作は図6に示されている実施例の回路と同じあり、電圧変換回路20におけるノイズ低減の仕組みは図7の電圧変換回路20で説明したのと同様であるので、詳しい説明は省略する。
【0053】
図9および図10には、変形例が示されている。このうち、図9は図7の実施例において基準電圧発生回路10のバイアス回路12として図2に示されているバイアス回路を使用したもの、図10は図8の実施例において基準電圧発生回路10のバイアス回路12として図2に示されているバイアス回路を使用したものである。これらの変形例においては、基準電圧発生回路10により発生される基準電圧Vrefが電源電圧依存性を有するが、電圧変換回路20は電源電圧端子および差動アンプAMP0から出力に伝わるノイズを減らす効果を有する。
【0054】
図13には、本発明に係る基準電圧発生回路を適用した半導体集積回路の一例として無線ICタグの構成例がブロック図で示されている。
図13に示すように、無線ICタグ100は、受信信号からIC内部で必要とされる例えば1.5Vのような電源電圧VDDを生成する電源系回路110、外部のリーダ/ライタとの間で無線による送受信を行なう送受信回路120、製造元コードや製造番号など所定のデータを記憶するメモリ回路130を備える。また、無線ICタグ100は、外部からの要求等に応じて上記メモリ回路130へデータを書き込んだりデータを読み出して送受信回路120により外部へデータを出力させる制御や所定の演算処理などを行なったりするロジック回路140、内部のロジック動作に必要なクロック信号を発生する発振回路150などを備える。
【0055】
タグチップ上には外部端子としてのパッドP1,P2が設けられ、このパッドP1,P2の外側にはアンテナ200が接続されている。また、パッドP1,P2には上記送受信回路120が接続され、アンテナを介して受信した交流信号に含まれる受信情報を抽出(復調)する機能や送信情報を搬送波に乗せた交流信号を形成(変調)してアンテナを駆動して送信する機能を有するように構成される。特に制限されるものでないが、この実施例の無線ICタグにおける送受信信号の変復調には、ASK(Amplitude Shift Keying)方式が用いられている。
【0056】
上記電源系回路110には、アンテナを介して受信した受信信号をダイオードブリッジ回路などで整流して内部直流電源電圧を生成する整流回路111、生成された直流電圧をクランプするクランプ回路112、クランプ回路112や発振回路150などの内部回路で必要とされる基準電圧Vrefを発生する基準電圧回路113などが設けられている。この基準電圧回路113内に、前記実施例で説明したような基準電圧発生回路10や電圧変換回路20、メモリ回路130などで必要とされる基準電流Irefを発生する回路が設けられる。基準電流を発生する回路は、図7の電圧変換回路20のMp4のゲート入力と同じバイアスをゲートに受けるMOSFETを設けることにより、Mp4とこのMOSFETにより構成されるカレントミラー形態とされる。Mp4のドレイン電流に比例したドレイン電流を生成することにより基準電流を生成することができる。
【0057】
上記メモリ回路130は、製造工程や流通過程で後からデータを書き込むことができるようにするため、電気的に書き込み可能なEPROMや電気的に書き込み消去可能なEEPROMのような不揮発性メモリにより構成される。
【0058】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施例および変形例においては、基準電圧発生回路10の後段に電圧変換回路20を設けたものを示したが、電圧変換回路20の代わりにボルテージフォロワを使用することも可能である。また、いわゆるBiCMOSプロセスを使用することが許容されるならば、電圧変換回路20を構成する電圧制御用トランジスタMp0としてバイポーラ・トランジスタを使用することも可能である。
【0059】
また、基準電圧発生部11の電流源としてのMOSFET Mp3にバイアス電圧を与えるバイアス回路12として、実施例では4個のMOSFETと抵抗とからなるバイアス回路を示したが、バイアス回路はこれに限定されず、例えばダイオード接続のPチャネルMOSFETとダイオード接続のNチャネルMOSFETと低抵抗もしくはダイオードを直列に接続したような簡単な構成のバイアス回路を用いても良い。
【産業上の利用可能性】
【0060】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線ICタグに内蔵される基準電圧発生回路について説明したが、本発明はそれに限定されず、半導体集積回路に内蔵される基準電圧発生回路一般に広く利用することができる。
【図面の簡単な説明】
【0061】
【図1】従来の基準電圧発生回路の一例を示す回路図である。
【図2】本発明に先立って検討した基準電圧発生回路の構成例を示す回路図である。
【図3】基準電圧発生回路の後段に設けられる従来の電圧変換回路の一例を示す回路図である。
【図4】本発明に係る基準電圧発生回路の第1の実施例を示す回路図である。
【図5】第1の実施例の基準電圧発生回路の後段に電圧変換回路を設けた回路の例を示す回路図である。
【図6】第2の実施例の基準電圧発生回路とその後段に電圧変換回路を設けた回路の例を示す回路図である。
【図7】第1の実施例の基準電圧発生回路の後段に改良された電圧変換回路を接続した例を示す回路図である。
【図8】第2の実施例の基準電圧発生回路の後段に他の電圧変換回路を設けた回路の例を示す回路図である。
【図9】図5の実施例において他のバイアス回路を用いた変形例を示す回路図である。
【図10】図8の実施例において他のバイアス回路を用いた変形例を示す回路図である。
【図11】電圧変換回路におけるラダー抵抗からの出力の取り出し位置と電源電圧端子から出力へ伝わるノイズの大きさとの関係を示す説明図である。
【図12】図5と図7の実施例の電圧変換回路の等価回路と該等価回路における出力の取り出し位置と電源電圧端子から出力へ伝わるノイズの大きさとの関係を示す説明図である。
【図13】本発明に係る基準電圧発生回路を適用した半導体集積回路(無線ICタグ)の構成例を示すブロック図である。
【図14】無線ICタグの受信信号と受信信号から生成される直流電源電圧の変化を示す波形図である。
【符号の説明】
【0062】
10 基準電圧発生回路
11 基準電圧発生部
12 バイアス回路
20 電圧変換回路
100 無線ICタグ
110 電源系回路
120 送受信回路(変復調回路)
130 メモリ回路
140 コントロールロジック
150 発振回路
200 アンテナ
【技術分野】
【0001】
本発明は、基準電圧発生回路さらには2つのMOSFET(絶縁ゲート型電界効果トランジスタ)のしきい値電圧差に相当する基準電圧を発生する基準電圧発生回路に適用して有効な技術に関する。本発明は、例えば一般に無線ICタグと呼ばれる無線通信機能を有する半導体集積回路等低電源電圧の半導体集積回路に内蔵される基準電圧発生回路に利用して有効な技術に関する。
【背景技術】
【0002】
従来、識別コードなど所定のデータを記憶したROM(リード・オンリ・メモリ)や、外部の読取装置との間で無線による送受信を行なう送受信回路、所定の演算処理を行なう論理回路、これらの回路に電源電圧を供給する電源回路などを内蔵した無線通信機能を有する無線ICタグと呼ばれる半導体集積回路が知られている。この無線ICタグには、内部回路の動作に必要な基準電圧を発生する基準電圧発生回路が内蔵されることが多い。
【0003】
無線ICタグは、外部から印加される電源電圧を受ける端子がなく、リーダ/ライタから供給される電波を整流することで電源としている。そのため、あまり高い電源電圧を発生することは望ましくないとともに、内部で生成した電源電圧にはノイズがのり易い。また、リーダ/ライタからのデータの受信は、受信電波を100%ASK(Amplitude shift Keying)復調することによって行う。
【0004】
よって、ASK信号がロウレベルの時は、アンテナに電力が供給されず、電源容量に蓄積されている電力のみでチップ内の回路に電流を供給しなければならない。そのため、図14に示すように、ASK信号がロウレベルの時は、内部電源電圧VDDは大きく低下する。従って、無線ICタグにおいては、変動範囲が大きくしかも多くのノイズを含んだ内部電源電圧VDDで基準電圧を作る必要があるため、動作電源電圧範囲が広くかつノイズに強い基準電圧発生回路が要求される。
【0005】
従来、回路規模の小さな基準電圧発生回路として、しきい値の異なる2つのMOSFETのしきい値電圧差に相当する基準電圧を発生する基準電圧発生回路が提案されている(特許文献1,非特許文献1)。図1は、非特許文献1で提案されている基準電圧発生回路である。
【0006】
この回路では、Mn3,4とMnL1,2とにしきい値電圧の異なる素子を使用し、MOSFET Mp4、Mn5,6が定電流源として動作して、MOSFET Mn3,4、MnL1,2に同一の電流を流すことでMn3、MnL1のしきい値電圧差(Vtn−Vtl)の2倍に相当する基準電圧2(Vtn−Vtl)=Vrefを出力する。また、定電流用MOSFET Mp4、Mn5,6のゲートバイアス電圧を生成するバイアス回路として、電源電圧が変動しても電流があまり変化しないカスコード型カレントミラー回路を用いている。
【特許文献1】特開平09−101832号公報
【非特許文献1】"A Low-Power Microcontroller Having a 0.5-uA Standby Current On-Chip Regulator With Dual-Reference Scheme "IEEE JSSC, vol.39, NO.4, APRIL 2004
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明者らは、無線ICタグに内蔵する基準電圧発生回路として図1に示す回路を使用することを検討した。しかし、前述したように、無線ICタグの内部電源電圧はそれほど高くないので、図1に示すように、MOSFETを3個縦積みにしたバイアス回路を有する回路は動作マージンが低下するので適当でない。そこで、カスコード型カレントミラー回路の代わりに2素子からなる通常のカレントミラーを用いたバイアス回路を使用した図2に示すような基準電圧発生回路について検討した。なお、基準電圧Vrefを決定するMOSFET Mn3,MnL1は、Mn3が標準のしきい値電圧Vtnを有するMOSFETであるのに対し、MnL1はそれよりも低いしきい値電圧Vtlを有するように設定されているものとする。
【0008】
通常のカレントミラーを用いたバイアス回路を使用した図2に示すような基準電圧発生回路にあっては、電源電圧が変動するとMOSFET Mn3,MnL1に流れる電流が同一にならず、精度の高い基準電圧を発生することが困難になる。具体的には、MOSFET Mp1とMp2のサイズが同一で電源電圧VDDがMOSFET Mp1とMp2のVdsが等しくなるような電圧ならば、Mp1に流れる電流i1とMp2に流れる電流i2は等しくなるが、電源電圧が変動すると、Mp1とMp2のドレイン・ソース間電圧Vdsが等しくならず、i1とi2が回路構造上等しくならない。この電流i2をMp2,Mp3のカレントミラーでコピーしてMn3に流れる電流i3を生成し、i1をMn1,Mn4のカレントミラーでコピーしてMnL1に流れる電流i4を生成しているため、i3とi4も等しくならない。
【0009】
しかも、MOSFET Mp2のドレイン・ソース間電圧VdsはMp2のVgsで決まるのに対し、MOSFET Mp3のドレイン・ソース間電圧VdsはMn3のVgsで決まるため、電源電圧VDDが高くなると、Mp3のVdsが大きくなり、Mp2のVds(=Vgs)と一致しなくなり、電源電圧VDDが低くなると、Mp3のVdsが小さくなり、Mp2のVds(=Vgs)と一致しなくなる。よって、電源電圧変動を考慮すると、i3とi2は等しくならない。
【0010】
さらに、Mn4のVdsはVrefで決まる値になるが、Mn1のVgs(=Vds)はしきい値電圧のばらつきによってばらつくため、i4とi1も等しくならない。つまり、i3とi4を等しくしたいのに、まずi1とi2は等しくならず、さらにそのi1とi4も等しくならず、i2とi3も等しくないため、i3とi4を等しくするのはいっそう困難になる。
【0011】
その結果、図2に示すような基準電圧発生回路では、電源電圧の変化やMOSFETの製造ばらつきによって、発生する基準電圧Vrefの精度が悪くなるという課題がある。特に、無線ICタグの内部電源電圧は変動が大きいため、図2に示す基準電圧発生回路では実用に耐える基準電圧Vrefを発生することが困難であることが分かった。ここで、i3とi4が等しくないと、発生される基準電圧Vrefの精度が悪くなる理由を説明する。
【0012】
MOSFET Mn3,MnL1のそれぞれのゲート・ソース間電圧をVgs1,Vgs2とすると、基準電圧VrefはVgs1−Vgs2であり、次式のように表わされる。
【数1】
ここで、Δov1,Δov2は、それぞれMOSFET Mn3,MnL1のゲート端子のオーバードライブ電圧である。尚、オーバードライブ電圧とは、ゲート、ソース間電圧から閾値電圧を引いたものつまり(Vgs1−Vtn),(Vgs2−Vtl)である。
【0013】
ところで、飽和領域で動作するようにバイアスされたMOSFETのドレイン電流IDは、
【数2】
で表わされる。なお、式(2)において、μはキャリアの移動度、Coxはゲート酸化膜容量である。ここで、Mn3,MnL1のドレイン電流をそれぞれID1,ID2とおくと、式(2)より、
【数3】
【数4】
となる。
【0014】
式(3),(4)より、ID1=ID2ならばΔov1=Δov2となることが分かる。一方、式(1)において、基準電圧Vrefとして必要な電圧は温度特性がない(Vtn−Vtl)である。電流ID1,ID2が異なると温度特性を持つ(Δov1−Δov2)が入ってしまい誤差が生じるが、電流ID1とID2を同一にすることによって(Δov1−Δov2)を0にし、温度依存性がなくかつ精度の高い基準電圧Vrefを生成することが可能となる。
【0015】
ところで、上記のような2つのMOSFETのしきい値電圧差に相当する基準電圧Vrefを発生する回路は、プロセスばらつきでしきい値電圧がばらつくことがあるので、トリミング等により電圧を調整できるようにすることが望まれる。また、半導体集積回路においては、内部の色々な回路でそれぞれ異なるレベルの基準電圧が必要されることがある。そのような場合、一般には、図3に示すような差動アンプAMP0とその出力を抵抗分割してフィードバック電圧を生成するラダー抵抗Rdを有し、基準電圧Vrefをレベルシフトした電圧を出力する電圧変換回路が用いられる。なお、出力ノードと接地点との間に直列に接続されている抵抗R2と容量C1は発振を防止するために設けられるポールゼロ位相補償用の素子である。
【0016】
本発明者らは、前述した無線タグICに、図2に示すような基準電圧発生回路と図3に示すような電圧変換回路を搭載することを検討した。その結果、図3に示す電圧変換回路は、比較的ノイズに弱いことを見出した。図3に示す電圧変換回路においては、ノイズが伝わる経路のうち特に2つの経路が問題となる。1つは、電源電圧VDDに含まれるノイズが電圧制御用トランジスタMp0のソースからチャネルを通して出力ノードへ伝わる経路であり、2つ目は、差動アンプAMP0の出力に含まれるノイズがトランジスタMp0のゲートから出力ノードへ伝わる経路である。
【0017】
このうち第1のノイズ経路を介して出力電圧に含まれるノイズの大きさは、電源電圧端子と出力ノードとの間のインピーダンスと、出力ノードと接地点との間のインピーダンスとの比で決まる。第2のノイズ経路を介して出力電圧に含まれるノイズは、トランジスタMp0のゲートに入ったノイズがMp0で増幅されて伝わる。
【0018】
図3に示す電圧変換回路は、抵抗R2と容量C1からなるポールゼロ位相補償回路を備えており、高周波になるとトランジスタMp0のドレイン・ソース間のインピーダンス(電源電圧端子と出力ノードとの間のインピーダンス)Z1が寄生容量の影響で小さくなる。このとき、電源電圧VDDから出力に伝わるノイズは、出力ノードと接地点との間のインピーダンス (抵抗Rdのインピーダンス)をZ2とすると、Z2/(Z1+Z2)で決まる大きさとなるので、Z1が小さくなるほど出力電圧に含まれるノイズが大きくなる。前述したように、無線タグICでは、リーダ/ライタから供給される電波を整流することで電源としており、電源電圧VDDにノイズがのり易いため、電源電圧端子から出力ノードへ伝わるノイズをできるだけ抑えることが重要である。
【0019】
この発明の目的は、低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能な基準電圧発生回路を提供することにある。
【0020】
この発明の他の目的は、基準電圧発生回路の後段に、発生された基準電圧をレベルシフトした電圧を出力する電圧変換回路を設ける場合に、入力や電源電圧に含まれるノイズが出力に伝わりにくい電圧変換回路を提供することにある。
【0021】
この発明のさらに他の目的は、無線タグICに内蔵するのに好適な基準電圧発生回路および電圧変換回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0022】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、第1の定電流源と直列に第1のMOSFETを接続し、第1のMOSFETとカレントミラー接続されて第1の定電流源と同一の電流を流す第2の定電流源として作用する第2のMOSFETを設ける。そして、該第2のMOSFETと直列に第1のMOSFETのしきい値電圧よりも小さなしきい値電圧を有する第3のMOSFETを接続して、第2のMOSFETと第3のMOSFETとの結合点から、上記第1のMOSFETと第3のMOSFETのしきい値電圧差に相当する電圧を取り出すように基準電圧発生回路を構成したものである。
【0023】
上記した手段によれば、小さなしきい値電圧を有する第3のMOSFETに電流を流す定電流源として、大きなしきい値電圧を有する第1のMOSFETとカレントミラー接続された第2のMOSFETを使用している。そのため、温度変化で第1のMOSFETの電流が変化すると、小さなしきい値電圧を有する第3のMOSFETの電流が同じように変化することで、温度依存性のない基準電圧を発生することができる。また、電源電圧が変化しても上記第1のMOSFETと第2のMOSFETのドレイン・ソース間電圧は一定を保ち、電源電圧依存性のない基準電圧を発生することができる。
【0024】
ここで、望ましくは、一対のPチャネルMOSFETからなる第1カレントミラー回路と、該カレントミラー回路と縦積みにされた一対のNチャネルMOSFETからなる第2カレントミラー回路とを備え、第2カレントミラー回路のゲートとドレインが結合されていない側のMOSFETのソース端子側に抵抗を接続したバイアス回路を設ける。そして、このバイアス回路の上記第1カレントミラー回路を構成するPチャネルMOSFETのゲート電圧と同一の電圧がゲート端子に印加されたPチャネルMOSFETを、上記基準電圧発生回路の第1の定電流源として用いる。
【0025】
また、差動アンプと、その出力に応じて電源電圧を降圧する電圧制御用トランジスタと、降圧された電圧を抵抗分割してフィードバック電圧を生成するラダー抵抗と、電圧制御用トランジスタとラダー抵抗の接続ノードと接地点との間に直列に接続されている抵抗および容量からなるポールゼロ位相補償回路とを有する電圧変換回路を設ける。そして、上記基準電圧発生回路からの基準電圧を差動アンプに入力し基準電圧をレベルシフトした電圧をこの電圧変換回路から出力させるとともに、ポールゼロ位相補償回路を構成する抵抗と容量との接続ノードから出力を取り出すように構成する。
【0026】
電源電圧に含まれるノイズは、電圧制御用トランジスタのインピーダンスとポールゼロ位相補償回路のインピーダンスとの比に応じて分圧されて出力電圧に伝わるが、ポールゼロ位相補償回路を構成する抵抗と容量との接続ノードから出力を取り出すことで、高周波では容量のインピーダンスが小さくなって分圧比が小さくなり、出力電圧に伝わるノイズを低減することができる。また、差動アンプからみた場合、抵抗と容量との接続ノードから出力を取り出すようにしたポールゼロ位相補償回路はロウパスフィルタとして作用するため、差動アンプの出力に含まれ電圧制御用トランジスタを介して出力電圧に伝わるノイズも低減される。
【発明の効果】
【0027】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能であり、特に無線タグICに内蔵するのに好適な基準電圧発生回路を得ることができるという効果がある。
【発明を実施するための最良の形態】
【0028】
以下、本発明の好適な実施例を図面に基づいて説明する。
図4には、本発明に係る基準電圧発生回路の第1の実施例が示されている。
この実施例の基準電圧発生回路は、基準電圧発生部11と、該基準電圧発生部11内の定電流源として働くMOSFETのゲートバイアス電圧を与えるバイアス回路12とからなる。このうちバイアス回路12は、電源電圧端子VDDと接地点GNDとの間に、一対のPチャネルMOSFET Mp1,Mp2からなる第1カレントミラー回路と、一対のNチャネルMOSFET Mn1,Mn2からなる第2カレントミラー回路とを直列に接続して縦積みした構成を有する。
【0029】
上記第1カレントミラー回路は、MOSFET Mp2が、そのゲート端子とドレイン端子とが結合されたいわゆるダイオード接続とされている。第1カレントミラー回路のMOSFET Mp1とMp2は同一サイズの素子とされ、Mp1,Mp2のゲート端子にそれぞれMp2のドレイン電圧が印加されることで、同一の電流が流れるようにされている。
【0030】
また、第2カレントミラー回路は、MOSFET Mn1がダイオード接続とされ、第2カレントミラー回路のゲートとドレインが結合されていない側のMOSFET Mn2のソース端子と接地点との間に抵抗R1が接続されている。第2カレントミラー回路のMOSFET Mn1,Mn2は、特に制限されるものでないが、この実施例ではゲート幅が1:8のようなサイズの素子(ゲート長は同一)とされているが、Mp1,Mp2にそれぞれ流れる電流がそのままMn1,Mn2に流されることで、同一の電流が流れるようにされている。なお、MOSFET Mn1のサイズ(ゲート幅)を「1」とすると、Mp1,Mp2のサイズは「4」となるように設定されている。
【0031】
抵抗R1を入れることにより、Mn1とMn2のオーバードライブ電圧の差に依存した電流がR1に流れることにより、所定のドレイン電流i1,i2がMp1,Mp2それぞれに流れる。
【0032】
基準電圧発生部11は、電源電圧端子VDDと接地点GNDとの間に直列に接続されたPチャネルMOSFET Mp3およびNチャネルMOSFET Mn3と、同じく電源電圧端子Vccと接地点GNDとの間に直列に接続されたNチャネルMOSFET MnL1およびNチャネルMOSFET Mn4とからなる。このうちPチャネルMOSFET Mp3のゲート端子には、バイアス回路12のMOSFET Mp2のゲート電圧と同一の電圧が印加され、Mp2とMp3のサイズ比に応じた電流i3が流されるようにされている。特に制限されるものでないが、この実施例では、Mp2とMp3のサイズ比は2:1とされ、Mp2の電流i2の1/2の大きさの電流i3がMp3に流れるようにされている。
【0033】
NチャネルMOSFET Mn3はゲートとドレインが結合されたダイオード接続とされ、Mp3より供給される電流i3を電圧に変換する。このMOSFET Mn3とMn4とがカレントミラー接続され、Mn3とMn4のサイズ比が1:1とされることにより、Mn3の電流i3と同一の大きさの電流i4がMn4に流れるようにされている。なお、Mn3とMn4,MnL1のサイズは同一で、Mp3のサイズもほぼ同一である。
【0034】
Mn4と直列のNチャネルMOSFET MnL1は、チャネル領域へ注入する不純物濃度を調整することにより、Mn3やMn4のしきい値電圧VthHよりも低いしきい値電圧VthLを有するように設定されている。そして、MOSFET MnL1のゲート端子には、PチャネルMOSFET Mp3とNチャネルMOSFET Mn3の接続ノードの電位Vaが印加されている。
【0035】
この低しきい値電圧のMOSFET MnL1に、それと直列のMOSFET Mn4により電流i4が流れることによって、MnL1にはMn3の電流i3と同一の大きさの電流が流れるようになる。その結果、MOSFET MnL1のドレイン端子には、Mn3のしきい値電圧VthHとMnL1のしきい値電圧VthLとの差(VthH−VthL)に相当する電圧が現われ、これが基準電圧Vrefとして出力される。
【0036】
図2や図4に示す回路では、MOSFET Mp2のドレイン電圧は電源電圧VDDよりもMp2のしきい値電圧Vthp+オーバードライブ電圧だけ低い電圧、Mp1のドレイン電圧は接地電位GNDよりもMn1のしきい値電圧Vthn+オーバードライブ電圧だけ高い電圧であり、電源電圧VDDが大きい時にはMp1のソース・ドレイン間電圧Vds1の方がMp2のソース・ドレイン間電圧Vds2よりも大きくなり、電源電圧VDDが小さい時にはMp1のソース・ドレイン間電圧Vds1の方がMp2のソース・ドレイン間電圧Vds2よりも小さくなる。Mp1とMp2とではバイアス条件が若干異なって来る。そのため、電源電圧VDDが変化するとMp1,Mp2のドレイン電流i1,i2が若干ずれるおそれがある。
【0037】
図2に示す回路では、Mp1,Mp2のドレイン電流i1,i2とそれぞれ同一の電流i3,i4を基準電圧発生部11のMOSFET Mn3,MnL1に流すように構成されているため、Mp1の電流i1とMp2の電流i2がずれると、Mn3,MnL1の電流i3,i4がずれてしまうおそれがある。これに対して、この実施例では、i2に比例した電流i3をMp3に流し、それをMn3,Mn4のカレントミラーでMn4にコピーしてMnL1に流すため、Mn3,MnL1の電流i3,i4がずれることがない。そのため、出力する基準電圧Vrefも、電源電圧が変動したとしても正確にVthH−VthLとなる。また、温度変化によりMOSFET Mn3のしきい値電圧やgmなどの特性が変化したとしても、Mn4,MnL1の特性も同じように変化するため、MnL1のドレイン電圧は温度変化にかかわらずほぼ一定の電圧(VthH−VthL)となる。
【0038】
図5は、第1の実施例の基準電圧発生回路10の後段に電圧変換回路20を接続し、例えば0.3〜0.5Vの基準電圧Vrefを0.75Vのような電圧に変換して出力するようにした回路を示す。
【0039】
図5の電圧変換回路20は、差動アンプAMP0と、その出力に応じて電源電圧VDDを降圧する電圧制御用トランジスタMp0と、降圧された電圧を抵抗分割してフィードバック電圧Vfを生成するラダー抵抗Rdと、出力ノードと接地点との間に直列に接続されている抵抗R2と容量C1からなるポールゼロ位相補償回路21とを有する。図3に示されている回路と同様に、電圧制御用トランジスタMp0とポールゼロ位相補償回路21との接続ノードから出力電圧Vref_trimが取り出されている。
【0040】
また、図5の電圧変換回路20においては、レジスタREGに設定された値に応じてラダー抵抗Rdで分圧されたいずれかの電圧を選択してフィードバック電圧VfとするセレクタSELを備える。上記レジスタREGには、EEPROMのような不揮発性メモリ回路30に記憶されているトリミング値が設定される。このトリミング値は、予めプロセスの最終段階のウェハテストでMOSFET Mn3,MnL1のしきい値電圧もしくは基準電圧発生回路10から発生される基準電圧Vrefのばらつきを測定することで決定される。
【0041】
図6には、本発明に係る基準電圧発生回路の第2の実施例とその後段に電圧変換回路20を接続した回路が示されている。
この実施例の基準電圧発生回路10は、基準電圧発生部11の低しきい値電圧のMOSFETおよびそれと直列のMOSFETとして、PチャネルMOSFET MpL1,Mp4を用いたものである。また、これに応じて、バイアス回路12のNチャネルMOSFET Mn1のゲート電圧がMn3のゲート端子に印加されてi1の1/2の電流i3がMn3に流される。さらに、PチャネルMOSFET Mp3がダイオード接続されMp3とMp4がカレントミラーを構成し、電流i3と同一の大きさの電流i4がMp4,MpL1に流される。
【0042】
そして、低いしきい値電圧のMOSFET MpL1のゲート端子に、PチャネルMOSFET Mp3とNチャネルMOSFET Mn3の接続ノードの電位Vaが印加されている。その結果、MOSFET MpL1のドレイン端子には、Mp3のしきい値電圧VthHとMpL1のしきい値電圧VthLとの差(VthH−VthL)に相当する電圧が現われ、これがVDD基準の基準電圧Vrefとして出力される。
【0043】
電圧変換回路20は、電圧制御用トランジスタとしてNチャネルMOSFET Mn0を用い、このトランジスタMn0と、ラダー抵抗Rdと、ポールゼロ位相補償回路21を構成する抵抗R2と容量C1を、電源電圧端子VDDと出力端子との間に、図5と逆に接続したものである。図6ではセレクタSELとレジスタREGの図示が省略されている。回路の動作は図5に準じるので説明を省略する。
【0044】
図7には、本発明に係る基準電圧発生回路とその後段に改良された電圧変換回路20を接続した回路が示されている。
この実施例の基準電圧発生回路10は、図4や図5に示されているものと同じである。図5との違いは、後段の電圧変換回路20にある。具体的には、図5の電圧変換回路20では、出力電圧Vref_trimが電圧制御用トランジスタMp0とポールゼロ位相補償回路21との接続ノードから取り出されているのに対し、図7の電圧変換回路20では、出力電圧Vref_trimがポールゼロ位相補償回路21の抵抗R2と容量C1との接続ノードから取り出されている。
【0045】
また、この実施例では、ラダー抵抗Rdの途中から、出力電圧Vref_trimによりも電位の低い第2の基準電圧Vref2が取り出されるように構成されている。この電圧Vref2は抵抗分圧で生成されるため、出力電圧Vref_trimが前述のセレクタSELとレジスタREGでトリミングされると、Vref2も自動的にトリミングされた精度の高い電圧となる。なお、図7では図5に示されているセレクタSELとレジスタREGの図示が省略されている。
【0046】
抵抗R3と容量C2とからなるCR回路22は、基準電圧Vref2に含まれるノイズを低減するためのロウパスフィルタである。回路21と回路22は同一構成であるが、回路21は出力ノードにポールとゼロ点を作って位相補償するのに最適な条件が得られるように抵抗R2と容量C1の値が決定され、回路22はノイズを低減するのに最適な周波数特性が得られるように抵抗R3と容量C2の値が決定される。具体的には、ポールゼロ位相補償回路21の容量C1は、ロウパスフィルタとして機能させるように容量値を決定する場合よりも大きな値(例えば20pF程度)が選択される。
【0047】
図5の実施例の電圧変換回路20の出力ノードは、図3に示す回路と同じであるため、発明が解決しようとする課題の項で説明したように、電源電圧VDDに含まれるノイズが電圧制御用トランジスタMp0を通して出力ノードへ伝わる。このとき、電源電圧端子から出力ノードへ伝わるノイズの大きさは、電源電圧端子と出力ノードとの間のインピーダンスと出力ノードと接地点との間のインピーダンスの比で決まる。
【0048】
ここで、図11(A)に示すように、電源電圧VDDに交流ノイズVnoise1が含まれ、抵抗ラダーRdの電源電圧端子VDDに近い側から出力Voutが取り出される場合はR1<R2であり、出力Voutに伝わるノイズVnoise2はR2/(R1+R2)で表わされるため、比較的大きなものになる。一方、図11(B)のように、出力Voutが接地点GNDに近い側から取り出される場合にはR1>R2であり、R2/(R1+R2)は小さな値となるため、出力Voutに伝わるノイズVnoise2は比較的小さなものになる。
【0049】
図3や図5の電圧変換回路においては、ラダー抵抗Rdの交流的なインピーダンスがポールゼロ位相補償回路21の抵抗R2と容量C1のインピーダンスに比べてはるかに大きいので、その等価回路は図12(A)のように近似することができる。一方、図7に示す電圧変換回路の等価回路は図12(B)のように近似することができる。図11と図12を比較すると、図12(A)の回路は図11(A)に示す回路に近く、図12(B)の回路は図11(B)に示す回路に近い。このことから、図7の電圧変換回路の方が、電源電圧から出力に伝わるノイズVnoise2が小さなものとなることが分かる。
【0050】
また、図3や図5の電圧変換回路では、差動アンプAMP0の出力に含まれるノイズがトランジスタMp0で増幅されて出力ノードへ伝わるため、出力に含まれるノイズが大きくなるが、図7に示す電圧変換回路では、ポールゼロ位相補償回路21がロウパスフィルタとして機能する。そのため、トランジスタMp0で増幅されたノイズはロウパスフィルタで減衰して出力ノードへ伝わることになるので、差動アンプAMP0の出力に含まれ出力電圧に伝わるノイズは小さなものとなる。
【0051】
図8には、基準電圧発生回路10として図6に示されている実施例の回路を用い、その後段に改良された電圧変換回路20を接続した回路が示されている。図6との違いは、後段の電圧変換回路20にある。
【0052】
具体的には、図6の電圧変換回路20では、出力電圧Vref_trimが電圧制御用トランジスタMp0とポールゼロ位相補償回路21との接続ノードから取り出されているのに対し、図8の電圧変換回路20では、出力電圧Vref_trimがポールゼロ位相補償回路21の抵抗R2と容量C1との接続ノードから取り出されている。これにより、図8の回路は図6の回路に比べて出力に含まれるノイズを減らすことができる。基準電圧発生回路10の動作は図6に示されている実施例の回路と同じあり、電圧変換回路20におけるノイズ低減の仕組みは図7の電圧変換回路20で説明したのと同様であるので、詳しい説明は省略する。
【0053】
図9および図10には、変形例が示されている。このうち、図9は図7の実施例において基準電圧発生回路10のバイアス回路12として図2に示されているバイアス回路を使用したもの、図10は図8の実施例において基準電圧発生回路10のバイアス回路12として図2に示されているバイアス回路を使用したものである。これらの変形例においては、基準電圧発生回路10により発生される基準電圧Vrefが電源電圧依存性を有するが、電圧変換回路20は電源電圧端子および差動アンプAMP0から出力に伝わるノイズを減らす効果を有する。
【0054】
図13には、本発明に係る基準電圧発生回路を適用した半導体集積回路の一例として無線ICタグの構成例がブロック図で示されている。
図13に示すように、無線ICタグ100は、受信信号からIC内部で必要とされる例えば1.5Vのような電源電圧VDDを生成する電源系回路110、外部のリーダ/ライタとの間で無線による送受信を行なう送受信回路120、製造元コードや製造番号など所定のデータを記憶するメモリ回路130を備える。また、無線ICタグ100は、外部からの要求等に応じて上記メモリ回路130へデータを書き込んだりデータを読み出して送受信回路120により外部へデータを出力させる制御や所定の演算処理などを行なったりするロジック回路140、内部のロジック動作に必要なクロック信号を発生する発振回路150などを備える。
【0055】
タグチップ上には外部端子としてのパッドP1,P2が設けられ、このパッドP1,P2の外側にはアンテナ200が接続されている。また、パッドP1,P2には上記送受信回路120が接続され、アンテナを介して受信した交流信号に含まれる受信情報を抽出(復調)する機能や送信情報を搬送波に乗せた交流信号を形成(変調)してアンテナを駆動して送信する機能を有するように構成される。特に制限されるものでないが、この実施例の無線ICタグにおける送受信信号の変復調には、ASK(Amplitude Shift Keying)方式が用いられている。
【0056】
上記電源系回路110には、アンテナを介して受信した受信信号をダイオードブリッジ回路などで整流して内部直流電源電圧を生成する整流回路111、生成された直流電圧をクランプするクランプ回路112、クランプ回路112や発振回路150などの内部回路で必要とされる基準電圧Vrefを発生する基準電圧回路113などが設けられている。この基準電圧回路113内に、前記実施例で説明したような基準電圧発生回路10や電圧変換回路20、メモリ回路130などで必要とされる基準電流Irefを発生する回路が設けられる。基準電流を発生する回路は、図7の電圧変換回路20のMp4のゲート入力と同じバイアスをゲートに受けるMOSFETを設けることにより、Mp4とこのMOSFETにより構成されるカレントミラー形態とされる。Mp4のドレイン電流に比例したドレイン電流を生成することにより基準電流を生成することができる。
【0057】
上記メモリ回路130は、製造工程や流通過程で後からデータを書き込むことができるようにするため、電気的に書き込み可能なEPROMや電気的に書き込み消去可能なEEPROMのような不揮発性メモリにより構成される。
【0058】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施例および変形例においては、基準電圧発生回路10の後段に電圧変換回路20を設けたものを示したが、電圧変換回路20の代わりにボルテージフォロワを使用することも可能である。また、いわゆるBiCMOSプロセスを使用することが許容されるならば、電圧変換回路20を構成する電圧制御用トランジスタMp0としてバイポーラ・トランジスタを使用することも可能である。
【0059】
また、基準電圧発生部11の電流源としてのMOSFET Mp3にバイアス電圧を与えるバイアス回路12として、実施例では4個のMOSFETと抵抗とからなるバイアス回路を示したが、バイアス回路はこれに限定されず、例えばダイオード接続のPチャネルMOSFETとダイオード接続のNチャネルMOSFETと低抵抗もしくはダイオードを直列に接続したような簡単な構成のバイアス回路を用いても良い。
【産業上の利用可能性】
【0060】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線ICタグに内蔵される基準電圧発生回路について説明したが、本発明はそれに限定されず、半導体集積回路に内蔵される基準電圧発生回路一般に広く利用することができる。
【図面の簡単な説明】
【0061】
【図1】従来の基準電圧発生回路の一例を示す回路図である。
【図2】本発明に先立って検討した基準電圧発生回路の構成例を示す回路図である。
【図3】基準電圧発生回路の後段に設けられる従来の電圧変換回路の一例を示す回路図である。
【図4】本発明に係る基準電圧発生回路の第1の実施例を示す回路図である。
【図5】第1の実施例の基準電圧発生回路の後段に電圧変換回路を設けた回路の例を示す回路図である。
【図6】第2の実施例の基準電圧発生回路とその後段に電圧変換回路を設けた回路の例を示す回路図である。
【図7】第1の実施例の基準電圧発生回路の後段に改良された電圧変換回路を接続した例を示す回路図である。
【図8】第2の実施例の基準電圧発生回路の後段に他の電圧変換回路を設けた回路の例を示す回路図である。
【図9】図5の実施例において他のバイアス回路を用いた変形例を示す回路図である。
【図10】図8の実施例において他のバイアス回路を用いた変形例を示す回路図である。
【図11】電圧変換回路におけるラダー抵抗からの出力の取り出し位置と電源電圧端子から出力へ伝わるノイズの大きさとの関係を示す説明図である。
【図12】図5と図7の実施例の電圧変換回路の等価回路と該等価回路における出力の取り出し位置と電源電圧端子から出力へ伝わるノイズの大きさとの関係を示す説明図である。
【図13】本発明に係る基準電圧発生回路を適用した半導体集積回路(無線ICタグ)の構成例を示すブロック図である。
【図14】無線ICタグの受信信号と受信信号から生成される直流電源電圧の変化を示す波形図である。
【符号の説明】
【0062】
10 基準電圧発生回路
11 基準電圧発生部
12 バイアス回路
20 電圧変換回路
100 無線ICタグ
110 電源系回路
120 送受信回路(変復調回路)
130 メモリ回路
140 コントロールロジック
150 発振回路
200 アンテナ
【特許請求の範囲】
【請求項1】
第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第1の電流源および第1のしきい値電圧を有する第1の電界効果トランジスタと、
前記第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第2の電界効果トランジスタおよび第3の電界効果トランジスタとを備え、
前記第1の電界効果トランジスタはゲート端子とドレイン端子とが結合され、
前記第3の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、ゲート端子に前記第2の電界効果トランジスタのゲート電圧と同一の電圧が印加され、
前記第2の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、前記第1のしきい値電圧よりも低い第2のしきい値電圧を有するようにされ、
前記第2の電界効果トランジスタのゲート端子には、前記第1の電流源と前記第1の電界効果トランジスタとの接続ノードの電圧が印加され、
前記第2の電界効果トランジスタと前記第3の電界効果トランジスタとの接続ノードより前記第1のしきい値電圧と前記第2のしきい値電圧との電位差に相当する第1電圧を出力することを特徴とする基準電圧発生回路。
【請求項2】
前記第1、第2および第3の電界効果トランジスタはNチャネル型のトランジスタであることを特徴とする請求項1に記載の基準電圧発生回路。
【請求項3】
前記第1、第2および第3の電界効果トランジスタはPチャネル型のトランジスタであることを特徴とする請求項1に記載の基準電圧発生回路。
【請求項4】
前記第1の電流源は、前記第1の電界効果トランジスタと異なる導電型の電界効果トランジスタからなり、そのゲート端子に定電圧を受け、前記定電圧に応じた定電流を流すことを特徴とする請求項1〜3のいずれかに記載の基準電圧発生回路。
【請求項5】
前記第1の電流源である電界効果トランジスタのゲート端子に印加される前記定電圧を発生するバイアス回路を備え、
前記バイアス回路は、
前記第1の電源電圧端子と第2の電源電圧端子との間に、一対のPチャネル型の電界効果トランジスタを有する第1カレントミラー回路と一対のNチャネル型の電界効果トランジスタを有する第2カレントミラー回路とが縦積み接続された回路であることを特徴とする請求項4に記載の基準電圧発生回路。
【請求項6】
前記第2カレントミラー回路のゲート端子とドレイン端子とが結合されたダイオード接続の電界効果トランジスタは、該電界効果トランジスタとゲート共通接続された他の電界効果トランジスタよりもサイズが小さくされ、
前記他の電界効果トランジスタのソース端子側には抵抗が接続されていることを特徴とする請求項5に記載の基準電圧発生回路。
【請求項7】
前記第2の電界効果トランジスタと前記第3の電界効果トランジスタとの接続ノードより出力される前記第1のしきい値電圧と前記第2のしきい値電圧との電位差に相当する前記第1電圧を受け、前記第1電圧と異なる電位の第2電圧を出力する電圧変換回路を備え、
前記電圧変換回路は、
前記第1電圧を第1の入力端子に受け第2の入力端子の電圧との電位差に応じた電圧を出力する差動増幅回路と、
前記第1の電源電圧端子と第2の電源電圧端子との間に、前記差動増幅回路の出力電圧を制御端子に受ける電圧制御用トランジスタと、
前記第1の電源電圧端子と第2の電源電圧端子との間に前記電圧制御用トランジスタと直列に接続されたラダー抵抗と、
前記電圧制御用トランジスタと前記ラダー抵抗との接続ノードと前記第2の電源電圧端子との間に直列に接続された抵抗および容量と、を備え、
前記ラダー抵抗により分圧された電圧が前記差動増幅回路の第2の入力端子に入力され、
前記抵抗と容量との接続ノードから基準電圧を出力するように構成されていることを特徴とする請求項1〜6のいずれかに記載の基準電圧発生回路。
【請求項8】
前記ラダー抵抗の任意の分圧点に接続され前記第2電圧と異なる電位の第3電圧を出力する第2の出力端子と、
前記ラダー抵抗の任意の分圧点と前記第2の出力端子との間に接続された抵抗および前記第2の出力端子と前記第2の電源電圧端子との間に接続された容量を有するロウパスフィルタと、を備えることを特徴とする請求項7に記載の基準電圧発生回路。
【請求項9】
前記電圧制御用トランジスタは前記第1の電界効果トランジスタと異なる導電型の電界効果トランジスタであることを特徴とする請求項7または8に記載の基準電圧発生回路。
【請求項10】
基準電圧発生回路と、受信信号を整流して直流電源電圧を生成する電源回路と、前記基準電圧発生回路により発生された基準電圧を受けて動作する内部回路と、を備え
前記基準電圧発生回路の前記第1の電源電圧端子には、前記電源回路により生成された電源電圧が印加され、該電源電圧に基づいて前記基準電圧を発生する半導体集積回路であって、
前記基準電圧発生回路は、 第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第1の電流源および第1のしきい値電圧を有する第1の電界効果トランジスタと、
前記第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第2の電界効果トランジスタおよび第3の電界効果トランジスタとを備え、
前記第1の電界効果トランジスタはゲート端子とドレイン端子とが結合され、
前記第3の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、ゲート端子に前記第2の電界効果トランジスタのゲート電圧と同一の電圧が印加され、
前記第2の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、前記第1のしきい値電圧よりも低い第2のしきい値電圧を有するようにされ、
前記第2の電界効果トランジスタのゲート端子には、前記第1の電流源と前記第1の電界効果トランジスタとの接続ノードの電圧が印加され、
前記第2の電界効果トランジスタと前記第3の電界効果トランジスタとの接続ノードより前記第1のしきい値電圧と前記第2のしきい値電圧との電位差に相当する前記基準電圧を出力することを特徴とする半導体集積回路。
【請求項1】
第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第1の電流源および第1のしきい値電圧を有する第1の電界効果トランジスタと、
前記第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第2の電界効果トランジスタおよび第3の電界効果トランジスタとを備え、
前記第1の電界効果トランジスタはゲート端子とドレイン端子とが結合され、
前記第3の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、ゲート端子に前記第2の電界効果トランジスタのゲート電圧と同一の電圧が印加され、
前記第2の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、前記第1のしきい値電圧よりも低い第2のしきい値電圧を有するようにされ、
前記第2の電界効果トランジスタのゲート端子には、前記第1の電流源と前記第1の電界効果トランジスタとの接続ノードの電圧が印加され、
前記第2の電界効果トランジスタと前記第3の電界効果トランジスタとの接続ノードより前記第1のしきい値電圧と前記第2のしきい値電圧との電位差に相当する第1電圧を出力することを特徴とする基準電圧発生回路。
【請求項2】
前記第1、第2および第3の電界効果トランジスタはNチャネル型のトランジスタであることを特徴とする請求項1に記載の基準電圧発生回路。
【請求項3】
前記第1、第2および第3の電界効果トランジスタはPチャネル型のトランジスタであることを特徴とする請求項1に記載の基準電圧発生回路。
【請求項4】
前記第1の電流源は、前記第1の電界効果トランジスタと異なる導電型の電界効果トランジスタからなり、そのゲート端子に定電圧を受け、前記定電圧に応じた定電流を流すことを特徴とする請求項1〜3のいずれかに記載の基準電圧発生回路。
【請求項5】
前記第1の電流源である電界効果トランジスタのゲート端子に印加される前記定電圧を発生するバイアス回路を備え、
前記バイアス回路は、
前記第1の電源電圧端子と第2の電源電圧端子との間に、一対のPチャネル型の電界効果トランジスタを有する第1カレントミラー回路と一対のNチャネル型の電界効果トランジスタを有する第2カレントミラー回路とが縦積み接続された回路であることを特徴とする請求項4に記載の基準電圧発生回路。
【請求項6】
前記第2カレントミラー回路のゲート端子とドレイン端子とが結合されたダイオード接続の電界効果トランジスタは、該電界効果トランジスタとゲート共通接続された他の電界効果トランジスタよりもサイズが小さくされ、
前記他の電界効果トランジスタのソース端子側には抵抗が接続されていることを特徴とする請求項5に記載の基準電圧発生回路。
【請求項7】
前記第2の電界効果トランジスタと前記第3の電界効果トランジスタとの接続ノードより出力される前記第1のしきい値電圧と前記第2のしきい値電圧との電位差に相当する前記第1電圧を受け、前記第1電圧と異なる電位の第2電圧を出力する電圧変換回路を備え、
前記電圧変換回路は、
前記第1電圧を第1の入力端子に受け第2の入力端子の電圧との電位差に応じた電圧を出力する差動増幅回路と、
前記第1の電源電圧端子と第2の電源電圧端子との間に、前記差動増幅回路の出力電圧を制御端子に受ける電圧制御用トランジスタと、
前記第1の電源電圧端子と第2の電源電圧端子との間に前記電圧制御用トランジスタと直列に接続されたラダー抵抗と、
前記電圧制御用トランジスタと前記ラダー抵抗との接続ノードと前記第2の電源電圧端子との間に直列に接続された抵抗および容量と、を備え、
前記ラダー抵抗により分圧された電圧が前記差動増幅回路の第2の入力端子に入力され、
前記抵抗と容量との接続ノードから基準電圧を出力するように構成されていることを特徴とする請求項1〜6のいずれかに記載の基準電圧発生回路。
【請求項8】
前記ラダー抵抗の任意の分圧点に接続され前記第2電圧と異なる電位の第3電圧を出力する第2の出力端子と、
前記ラダー抵抗の任意の分圧点と前記第2の出力端子との間に接続された抵抗および前記第2の出力端子と前記第2の電源電圧端子との間に接続された容量を有するロウパスフィルタと、を備えることを特徴とする請求項7に記載の基準電圧発生回路。
【請求項9】
前記電圧制御用トランジスタは前記第1の電界効果トランジスタと異なる導電型の電界効果トランジスタであることを特徴とする請求項7または8に記載の基準電圧発生回路。
【請求項10】
基準電圧発生回路と、受信信号を整流して直流電源電圧を生成する電源回路と、前記基準電圧発生回路により発生された基準電圧を受けて動作する内部回路と、を備え
前記基準電圧発生回路の前記第1の電源電圧端子には、前記電源回路により生成された電源電圧が印加され、該電源電圧に基づいて前記基準電圧を発生する半導体集積回路であって、
前記基準電圧発生回路は、 第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第1の電流源および第1のしきい値電圧を有する第1の電界効果トランジスタと、
前記第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第2の電界効果トランジスタおよび第3の電界効果トランジスタとを備え、
前記第1の電界効果トランジスタはゲート端子とドレイン端子とが結合され、
前記第3の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、ゲート端子に前記第2の電界効果トランジスタのゲート電圧と同一の電圧が印加され、
前記第2の電界効果トランジスタは、前記第1の電界効果トランジスタと同一導電型であり、前記第1のしきい値電圧よりも低い第2のしきい値電圧を有するようにされ、
前記第2の電界効果トランジスタのゲート端子には、前記第1の電流源と前記第1の電界効果トランジスタとの接続ノードの電圧が印加され、
前記第2の電界効果トランジスタと前記第3の電界効果トランジスタとの接続ノードより前記第1のしきい値電圧と前記第2のしきい値電圧との電位差に相当する前記基準電圧を出力することを特徴とする半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2007−148530(P2007−148530A)
【公開日】平成19年6月14日(2007.6.14)
【国際特許分類】
【出願番号】特願2005−338779(P2005−338779)
【出願日】平成17年11月24日(2005.11.24)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年6月14日(2007.6.14)
【国際特許分類】
【出願日】平成17年11月24日(2005.11.24)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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