歪み補償半導体構造および歪み補償半導体構造を製作する方法
【課題】歪みの程度がＧａＮの割れの閾値を上回るならば、ＧａＮが割れ、ＧａＮの半導体デバイスへの使用を受容できないものにする可能性がある。
【解決手段】この半導体構造は、第１の面内無歪み格子定数を有する基板と、基板上に設けられ、第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する、第１の半導体材料を含む第１の層と、基板と第１の層の間に配置され、第２の半導体材料を含む可変不整合層とを含む半導体構造、およびこの半導体構造の製作方法が提供される。可変不整合層は、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度にまで第１の層の応力が低減されるように構成される。可変不整合層は、第１の層の無歪み格子定数と実質的に整合する面内歪み格子定数を有する層であってもよい。
【解決手段】この半導体構造は、第１の面内無歪み格子定数を有する基板と、基板上に設けられ、第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する、第１の半導体材料を含む第１の層と、基板と第１の層の間に配置され、第２の半導体材料を含む可変不整合層とを含む半導体構造、およびこの半導体構造の製作方法が提供される。可変不整合層は、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度にまで第１の層の応力が低減されるように構成される。可変不整合層は、第１の層の無歪み格子定数と実質的に整合する面内歪み格子定数を有する層であってもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造に関し、詳細には、構造の層毎に互いに異なる無歪み格子定数（ｕｎｓｔｒａｉｎｅｄ ｌａｔｔｉｃｅ ｃｏｎｓｔａｎｔ）を有する構造に関する。
【背景技術】
【０００２】
半導体デバイスの製作において、デバイスが時として基板または下位層とは格子不整合の半導体材料で製作されることがある。例えば、従来の方法では、ＧａＮがサファイア基板または炭化ケイ素基板上に製作されている。ＧａＮの無歪み格子定数は、３．１９であるが、サファイアの無歪み格子定数は、４．７６であり、炭化ケイ素は３．０７である。その結果、基板上に成長させたＧａＮが歪むことがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国再発行特許第３４８６１号明細書
【特許文献２】米国特許第４９４６５４７号明細書
【特許文献３】米国特許第５２０００２２号明細書
【特許文献４】米国特許第６２１８６８０号明細書
【特許文献５】米国特許第５２１００５１号明細書
【特許文献６】米国特許第５３９３９９３号明細書
【特許文献７】米国特許第５５２３５８９号明細書
【特許文献８】米国特許第５２９２５０１号明細書
【特許文献９】米国特許第６０５１８４９号明細書
【特許文献１０】米国特許出願第０９／５２５７２１号明細書
【特許文献１１】米国特許第６２６５２８９号明細書
【特許文献１２】米国特許第６１７７６８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
その場合、歪みの程度がＧａＮの割れの閾値を上回るならば、ＧａＮが割れ、ＧａＮの半導体デバイスへの使用を受容できないものにする可能性がある。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、第１の面内無歪み格子定数を有する基板と、基板上に設けられ、第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する、第１の半導体材料を含む第１の層と、基板と第１の層の間に配置され、第２の半導体材料を含む可変不整合層（ｖａｒｉａｂｌｅ ｍｉｓｍａｔｃｈ ｌａｙｅｒ）とを含む、半導体構造、およびこの半導体構造を製作する方法を提供する。可変不整合層は、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度まで第１の層内の応力を低減するように構成される。
【０００６】
本発明の特定の実施形態では、可変不整合層は基板に隣接して配置される第２の層である。このような実施形態では、第２の半導体材料は、第１の面内無歪み格子定数と整合しない第３の面内無歪み格子定数を有する。第２の層は、第１の層の第２の面内無歪み格子定数と実質的に整合する面内歪み格子定数を有する。
【０００７】
本発明のさらなる実施形態では、可変不整合層は、第３の半導体材料を含む第３の層を含む。第３の層は、第２の層と第１の層間に配置され、第２の層の面内歪み格子定数から第１の層の第２の面内無歪み格子定数へ移行（ｔｒａｎｓｉｔｉｏｎ）する。第３の半導体材料は、第２の半導体材料から第１の半導体材料へ移行する傾斜半導体材料（ｇｒａｄｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍａｔｅｒｉａｌ）で良い。例えば、第３の層は、第２の層に隣接する第１の表面と、第１の層に隣接する第２の表面とを含むことができ、第１の表面が、第２の半導体材料と実質的に同じ組成を含み、第２の表面が、第１の半導体材料と実質的に同じ組成を含むことができる。
【０００８】
本発明の特定の実施形態では、面内歪み格子定数と第２の面内無歪み格子定数は約１％未満だけ異なる。他の実施形態では、面内歪み格子定数と第２の面内無歪み格子定数は約０．５％未満だけ異なり得る。他の実施形態では、面内歪み格子定数と第２の面内無歪み格子定数は、さらに約０．１％未満だけ異なり得る。
【０００９】
本発明の他の実施形態では、第２の層の厚さは、割れが起きる厚さに満たない。
【００１０】
本発明の追加の実施形態では、第１の半導体材料および第２の半導体材料は、窒化物ベースの半導体材料である。基板と可変不整合層の間にバッファ層を設けることができる。
【００１１】
本発明のさらなる実施形態では、第１の無歪み格子定数を有する基板と、基板上に設けられ、第１の窒化物ベースの半導体材料を有する第１の層とを含む、半導体デバイス用窒化物ベースの半導体構造を提供する。第１の窒化物ベースの半導体材料は、第１の無歪み格子定数とは異なる第２の無歪み格子定数を有する。第１の層は、第１の面内歪み格子定数を有する。第１の層上に、第２の窒化物ベースの半導体材料を含む第２の層も設ける。第２の窒化物ベースの半導体材料は、第１の面内歪み格子定数と実質的に同じ第３の無歪み格子定数を有する。
【００１２】
本発明のさらなる実施形態では、第１の層と第２の層の間に、第１の窒化物ベースの半導体材料から第２の窒化物ベースの半導体材料へ移行する、傾斜半導体層を配置する。基板と第１の層の間にバッファ層も設けてもよい。
【００１３】
本発明のある実施形態では、第１の面内歪み格子定数と第３の無歪み格子定数は、約１％未満だけ異なる。他の実施形態では、第１の面内歪み格子定数と第３の無歪み格子定数は、約０．５％未満だけ異なる。さらなる実施形態では、第１の面内歪み格子定数と第３の無歪み格子定数は、約０．１％未満だけ異なる。第１の層もまた、割れが起きる厚さを下回る厚さでよい。
【００１４】
本発明の特定の実施形態では、第１の層および第２の層がＩＩＩ族窒化物の半導体材料を含む。基板は炭化ケイ素基板またはサファイア基板でよい。さらに、第１の層および第２の層は、ＧａＮベースの半導体材料でよい。
【００１５】
本発明のある実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）である。さらに、第２の層は、ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）とすることができる。本発明の他の実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）、第２の層がＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）、また傾斜半導体層がＡｌｚＧａ１−ｚＮ（ｚはｘからｙへ移行する（ｚ ｔｒａｎｓｉｔｉｏｎｓ ｆｒｏｍ ｘ ｔｏ ｙ））である。
【００１６】
本発明の追加の実施形態では、第２の半導体材料を含む可変不整合層を基板上に形成することによって半導体構造を製作する。可変不整合層上に第１の半導体材料を含む第１の層を形成する。基板は、第１の面内無歪み格子定数を有し、第１の層は、第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する。可変不整合層は、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度まで第１の層内の応力を低減するように構成される。
【００１７】
本発明の一部の実施形態では、第２の層を基板に隣接して配置されるように形成することによって可変不整合層を形成する。第２の半導体材料は、第１の面内無歪み格子定数と整合しない第３の面内無歪み格子定数を有し、第２の層は、第１の層の第２の面内無歪み格子定数と実質的に整合する面内歪み格子定数を有するように形成される。第２の層は、基板上に第２の半導体材料からなる複数の３次元アイランドを形成し、３次元アイランド間の領域で第２の半導体材料を合体するように成長させることによって形成することができる。さらなる実施形態では、第２の層と基板の間の基板上にバッファ層を形成する。このような実施形態では、３次元アイランドを、バッファ層上に形成することができる。
【００１８】
本発明のさらなる実施形態において、可変不整合層を形成するステップはさらに、第２の層と第１の層の間に配置され、第２の層の面内歪み格子定数から第１の層の第２の面内無歪み格子定数に移行する、第３の半導体材料を含む第３の層を形成するステップを含む。例えば、第３の層は、第２の半導体材料から第１の半導体材料へ移行する、第３の半導体材料からなる傾斜層を形成することによって形成できる。傾斜層は、第３の層を、第２の層に隣接し、第２の半導体材料と実質的に同じ組成を有する第１の表面と、第１の層に隣接し、第１の半導体材料と実質的に同じ組成を有する第２の表面を有するように形成することによって形成できる。
【００１９】
本発明のさらなる実施形態では、可変不整合層は、成長温度で歪み、成長温度とは異なる第２の温度では実質的に歪まない第１の層が提供されるように構成される。第２の温度は、室温でよい。第２の温度は、デバイス動作温度、基板除去温度およびバルク再成長温度からなる群から選択することもできる。さらに、第２の温度は、処理、貯蔵および／または動作の最高温度と最低温度の中間の温度でよい。
【００２０】
本発明の追加の実施形態では、半導体デバイス用窒化物ベースの半導体構造は、基板上に、第１の窒化物ベースの半導体材料を含む第１の層を形成することによって製作される。基板は、第１の無歪み格子定数を有し、第１の窒化物ベースの半導体材料は、第１の無歪み格子定数とは異なる第２の無歪み格子定数を有する。第１の層はまた、第１の面内歪み格子定数を有する。第１の層上に、第２の窒化物ベースの半導体材料を含む第２の層を形成する。第２の窒化物ベースの半導体材料は、第１の面内歪み格子定数と実質的に同じ第３の無歪み格子定数を有する。
【００２１】
本発明のさらなる実施形態において、半導体構造の製作は、第１の層と第２の層の間に配置され、第１の窒化物ベースの半導体材料から第２の窒化物ベースの半導体材料へ移行する傾斜半導体層を形成するステップを含む。その製作は、基板と第１の層の間にバッファ層を形成するステップも含む。
【００２２】
本発明の特定の実施形態において、第１の層および第２の層は、ＩＩＩ族窒化物半導体材料を含む。また、基板は、炭化ケイ素基板またはサファイア基板でよい。さらに、第１の層および第２の層は、ＧａＮベースの半導体材料でよい。例えば、本発明のある実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）でよく、第２の層は、ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）でよい。本発明のさらなる実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）、第２の層がＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）、また傾斜半導体層がＡｌｚＧａ１−ｚＮ（ｚはｘからｙへ移行する）である。
【００２３】
本発明の他の実施形態では、第１の層を形成するステップが、基板上に第１の窒化物ベースの半導体材料からなる複数の３次元アイランドを形成するステップと、第２の半導体材料が３次元アイランド間の領域で合体するように第１の窒化物ベースの半導体材料を成長させるステップとを含む。製作の際に、第１の層と基板の間の基板上にバッファ層を形成するステップも含む実施形態では、３次元アイランドはバッファ層上に形成してもよい。
【００２４】
本発明のさらなる実施形態では、第１の層を形成するステップが、成長温度では歪まず、成長温度から冷却されるときに歪むように、第１の窒化物ベースの半導体材料からなる第１の層を形成するステップを含む。他の実施形態では、第１の層を形成するステップが、成長温度で歪み、成長温度から冷却されるときに歪むように、第１の窒化物ベースの半導体材料からなる第１の層を形成するステップを含む。加えて、成長温度での歪みが、成長温度から冷却されるときに第１の層に生じる歪みを補償することができるので、例えば、第１の層は、成長温度から冷却されるときに歪みがなくなる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による半導体構造の垂直断面図である。
【図２】本発明のさらなる実施形態による半導体構造の垂直断面図である。
【発明を実施するための形態】
【００２６】
以下に、本発明の好ましい実施形態を示す添付の図面を参照しながら本発明をより完全に説明する。ただし、本発明は、多くの異なる形で実施でき、本明細書に記載する実施形態に限定されるものと理解すべきではない。むしろ、これらの実施形態は、開示が十分かつ完全なものとなるよう、また、開示によって当業者へ本発明の範囲が十分に伝えられるように提供するものである。全体を通じて、同様の要素には同様の番号を付す。さらに、図に示すいくつかの層および領域は、概略的に示されている。したがって、本発明は、添付の図に示す相対的な大きさおよび間隔には限定されない。当業者には理解されるように、本明細書で、基板または他の層の「上」に形成される層という場合は、基板または他の層の上に直接形成される層、あるいは基板または他の層上に形成された１つまたは複数の介在層の上に形成される層をいう。
【００２７】
本発明の実施形態は、半導体デバイスをその上に製作できる歪み補償半導体構造を提供することができる。加えて、本発明の実施形態は、基板および／または半導体基板を生成するためのシード結晶を形成する際に利用し得る歪み補償半導体構造を提供することができる。歪み補償半導体構造は、下位層から、半導体デバイスを上に製作できる層への移行層として働く１つまたは複数の半導体層を含む。２つの層（基板を含むこともある）間の移行は、下位層と半導体デバイスが上に製作される層との間の１つまたは複数の層内の歪みを、半導体デバイスが上に製作される層の無歪み格子定数が、その層が上に製作される面内歪み格子定数に実質的に整合するように調整することによって提供される。したがって、本発明の実施形態によって、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度まで第１の層内の応力を低減する手段を提供することができる。
【００２８】
本発明の一部の実施形態では、格子定数が互いに１％以内の場合に格子定数が実質的整合とされ、格子定数が互いに１％を越える場合に格子定数が実質的不整合とされる。本発明の他の実施形態では、格子定数が互いに０．５％以内の場合に格子定数が実質的整合とされ、格子定数が互いに０．５％を越える場合に格子定数が実質的不整合とされる。本発明のさらなる実施形態では、格子定数が互いに０．１％以内の場合に格子定数が実質的整合とされ、格子定数が互いに０．１％を越える場合に格子定数が実質的不整合とされる。
【００２９】
以下に、本発明の実施形態を、ＩＩＩ族窒化物ベースの半導体構造に関して説明する。ただし、当業者には本発明の開示に照らして理解されるように、本発明の実施形態は、他の半導体材料と共に有利に利用することができる。本明細書では、「ＩＩＩ族窒化物」は、窒化物と周期表のＩＩＩ族元素との間で形成される半導体化合物を意味し、通常は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）および／またはインジウム（Ｉｎ）をいう。この用語は、ＡｌＧａＮやＡｌＩｎＧａＮなどの３元化合物および４元化合物も意味する。当業者にはよく理解されるように、ＩＩＩ族元素は、窒素と結合して２元化合物（例えば、ＧａＮ）、３元化合物（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）および４元化合物（例えば、ＡｌＩｎＧａＮ）を形成することができる。これらの化合物はすべて、１モルの窒素が、合計１モルのＩＩＩ族元素と結合している実験式を有する。したがって、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）などの式がこうした実験式を記述するのにしばしば使用される。
【００３０】
本発明の一部の実施形態を、図１の断面図に概略的に示す。本発明のある実施形態での半導体構造１０は、例えば４Ｈ型ポリタイプの炭化ケイ素（ＳｉＣ）基板１２を含む。他の炭化ケイ素のポリタイプ候補として、３Ｃ型、６Ｈ型や１５Ｒ型ポリタイプなどがある。一部の実施形態では、基板１２は半絶縁性である。「半絶縁性」は、絶対的意味ではなく説明の意味で使用する。本発明の特定の実施形態では、炭化ケイ素のバルク結晶は、室温で約１×１０５Ωｃｍ以上の抵抗率を有する。
【００３１】
基板１２上に、窒化アルミニウムのバッファ層などの任意選択（オプション）のバッファ層１４が設けられ、これは炭化ケイ素基板とデバイスの残りの部分との間の結晶構造の移行層となる。炭化ケイ素は、ＩＩＩ族窒化物デバイスのごく一般的な基板材料であるサファイア（Ａｌ２Ｏ３）よりも、はるかにＩＩＩ族窒化物とよく結晶格子整合する。格子整合がよいと、サファイア上に設けられた場合に一般に得られるよりも高品質のＩＩＩ族窒化物膜がもたらされる。炭化ケイ素はまた、熱伝導性がきわめて高いので、炭化ケイ素上に設けたＩＩＩ族窒化物デバイスは、一般に、サファイア上に形成した同じデバイスの場合ほど基板の熱放散によって総出力電力が制限されない。また、半絶縁性炭化ケイ素基板が利用可能なので、デバイスの分離および低寄生キャパシタンスを得ることができる。
【００３２】
本明細書では、炭化ケイ素基板に関して本発明の実施形態を説明しているが、本発明の実施形態には、サファイア、窒化アルミニウム、窒化アルニミウムガリウム、窒化ガリウム、ケイ素、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなど任意の適切な基板を利用することができる。一部の実施形態では、適切なバッファ層も形成することができる。一部の実施形態では、バッファ層１４は複数の副層（ｓｕｂｌａｙｅｒ）を含むことができる。
【００３３】
本発明の実施形態での使用に適したＳｉＣ基板は、例えば、本発明の譲受人である米国ノースカロライナ州ダーラムのＣｒｅｅ，Ｉｎｃ．によって製造されている。また、ＳｉＣ基板の製造方法は、文献に記載されており（例えば、特許文献１、２、３および４参照）、その内容全体を参照のため本明細書に組み込む。同様に、ＩＩＩ族窒化物のエピタキシャル成長技術も文献に記載されており（例えば、特許文献５、６、７および８参照）その内容全体を参照のため本明細書に組み込む。
【００３４】
本発明の追加の実施形態では、基板はＧａＮベースの基板でよく、例えば、ＥＬＯ法（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）やペンデオエピタキシャル成長技術（ｐｅｎｄｅｏ−ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ｔｅｃｈｎｉｑｕｅ）を利用して生成される。このような技術の例は、文献に記載されており（「ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＩＮＣＬＵＤＩＮＧ Ａ ＬＡＴＥＲＡＬ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＬＡＹＥＲ ＴＨＡＴ ＥＸＴＥＮＤＳ ＦＲＯＭ ＡＮ ＵＮＤＥＲＬＹＩＮＧ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＬＡＹＥＲ」という名称の特許文献９、１９８８年２月２７日に出願された「ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＩＮＣＬＵＤＩＮＧ ＬＡＴＥＲＡＬＬＹ ＯＦＦＳＥＴ ＰＡＴＴＥＲＮＥＤ ＬＡＹＥＲＳ」という名称の特許文献１０、「ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＡＹＥＲＳ ＢＹ ＬＡＴＥＲＡＬ ＧＲＯＷＴＨ ＦＲＯＭ ＳＩＤＥＷＡＬＬＳ ＩＮＴＯ ＴＲＥＮＣＨＥＳ，ＡＮＤ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＦＡＢＲＩＣＡＴＥＤ ＴＨＥＲＥＢＹ」という名称の特許文献１１および「ＰＥＮＤＥＯＥＰＩＴＡＸＩＡＬ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＡＹＥＲＳ ＯＮ ＳＩＬＩＣＯＮ ＣＡＲＢＩＤＥ ＳＵＢＳＴＲＡＴＥＳ」という名称の特許文献１２参照）、これらの開示を、その全体が本明細書に記載されているかのように本明細書に組み込む。さらに、本発明の実施形態をこのような成長技術の前に利用して窒化ガリウムベースの層を提供することができ、その上に後続の窒化ガリウムベースの層をいくつか提供する。
【００３５】
図１に戻ると、半導体構造１０は、基板１２またはバッファ層１４上に設けられた不整合層２０を含む。不整合層２０上にデバイス整合層２４を設けることができ、デバイス整合層２４上にデバイス層３０を形成することができる。不整合層２０は、基板１２および／またはバッファ層１４の無歪み格子定数と整合しない無歪み格子定数を有する。不整合層２０は、デバイス整合層２４の無歪み格子定数と実質的に格子整合する面内歪み格子定数を有する。デバイス整合層は、擬似理想基板層（ｑｕａｓｉ−ｉｄｅａｌ ｓｕｂｓｔｒａｔｅ ｌａｙｅｒ）として働くことができ、実質的に歪むことがなく、実質的にデバイス層３０と格子整合する。一部の実施形態では、不整合層２０、デバイス整合層２４および／またはデバイス層３０は、複数の副層を含むことがあることは理解できよう。
【００３６】
不整合層２０の半導体材料は、デバイス層３０および／またはデバイス整合層２４の半導体材料と類似した構造特性（例えば、類似した結晶構造および配向）を有するが、基板１２の格子定数を持たずそれでも歪む程度に基板１２および／またはバッファ層１４の格子定数と整合しない無歪み格子定数を有する。例えば、不整合層２０は、初期の３次元アイランド成長によって形成した層でよい。このような層は、例えば、転位が生じて格子不整合が緩和しても、合体後に引張り歪みが残る。本発明のある実施形態では、ＳｉＣ基板上に、不整合層２０を、実質的に成長温度で歪まず、構造が成長温度から冷却されるときに不整合層２０内に歪みが生じる層として成長させることができる。他の実施形態では、構造が成長温度から冷却されるときに不整合層２０内に生じる歪みを補償する成長温度で、歪みを有するＳｉＣ基板上に不整合層２０を成長させて、所望の面内歪み格子定数を得ることができる。
【００３７】
さらに、デバイス整合層２４の熱膨張係数（「ＴＥＣ」）が基板（例えば、ＧａＮ／ＳｉＣ）のそれよりも大きい場合、デバイス整合層２４に成長温度で圧縮歪みが生じるようにして、あるいは、デバイス整合層２４のＴＥＣが基板（例えば、ＧａＮ／ＡＬ２Ｏ３）のそれよりも小さい場合は、成長温度で引張り歪みが生じるようにして、デバイス整合層２４が室温でより完全に緩和するように、例えば、Ａｌ組成物などの組成物、または不整合層２０の成長条件を調整することによってデバイス整合層２４を成長させることができる。その代わりに、デバイス整合層２４が実質的に歪まない温度として、基板除去温度を選択して、単一ピース内での除去を容易にすることもできる。あるいは、元の基板に接着させたままのシードとしてデバイス整合層２４を使用する場合は、デバイス整合層２４が実質的に歪まない温度として、バルク再成長温度を選択することもできる。さらに、デバイス整合層２４が実質的に歪まない温度は、デバイス動作温度に基づいて選択することもできる。デバイス整合層２４が実質的に歪まない温度は、また、構造がその寿命にわたって遭遇するすべての温度範囲において、歪みが臨界値を決して上回ることのないように、中間の温度に基づいて選択することもできる。
【００３８】
本発明の一部の実施形態では、不整合層２０は、ＡｌＧａＮまたはＡｌＩｎＧａＮなどのＩＩＩ族窒化物を含むことができる。ただし、本発明の他の実施形態では、不整合層２０は、ＳｉＧｅ、ＧａＡｓなどの他の半導体材料でもよい。本発明のある実施形態では、不整合層２０は、実質的にＳｉやＭｇなどのドーパントを含まなくてもよい。不整合層２０の厚さは、特定の半導体構造に応じて変わり得る。例えば、不整合層２０の厚さは、ＡｌＧａＮベースの不整合層の場合、約１ｎｍ〜約１μｍでよい。不整合層２０は、割れおよび／または重大な欠陥が生じるほど厚くてはならない。不整合層２０は、半絶縁性でもよい。ある実施形態では、不整合層２０は、アルミニウム濃度が実質的に均一なＡｌＧａＮである。さらなる実施形態では、不整合層２０は、組成ｘが成長の間減少する傾斜したＡｌｘＧａ１−ｘＮの層とすることができる。組成の変化は直線的、非直線的および／または段階的とすることができる。さらに、不整合層２０は、ＡｌＮとＧａＮ、またはＡｌＧａＮとＡｌＧａＮの短周期超格子を有してもよい。
【００３９】
任意選択のバッファ層１４に加え、不整合層２０は、１つまたは複数の任意選択の介在層（図示せず）の上または上方に形成することができる。その場合は、このような介在層が不整合層２０に与える歪みエネルギーを考慮して、不整合層２０に適切な面内歪み格子定数を与えることができる。
【００４０】
不整合層２０の特定の組成、成長条件などは、所望の面内歪み格子定数が提供されるように選択することができる。上記で簡単に論じたように、本発明のある実施形態では、不整合層２０は、基板１２またはバッファ層１４上に３次元アイランドを形成し、ＡｌＧａＮベースの材料などの半導体材料がアイランド間で合体するように不整合層２０を成長させることによって製作することができる。このような成長によって、下位層の基板の格子定数を示さず、歪んだままであり、したがって、不整合層２０の半導体材料の面内無歪み格子定数が、不整合層２０の面内歪み格子定数と異なる不整合層２０を提供することができる。
【００４１】
例えば、本発明のある実施形態では、半絶縁性ＳｉＣ基板上に半絶縁性ＡｌＮ層を、核形成層／バッファ層として高温（例えば、＞１０００℃）で堆積させる。次に、このＡｌＮ層上に半絶縁性ＡｌｘＧａ１−ｘＮ層（ｘ≒０．２）を高温（例えば、＞１０００℃）で堆積させて不整合層２０を形成する。ＡｌＧａＮがＡｌＮ層と同調して歪むことがないように、成長条件（温度、圧力、Ｖ／ＩＩＩ比、成長速度、厚さなど）を調整する。好ましくは、最初にＡｌＧａＮが比較的低い核密度（例えば＜１０９ｃｍ−２）で３次元的に成長し始めるのがよい。当業者には本発明の開示に照らして理解されるように、詳細な成長条件は、反応器の形状寸法によって異なることがあるので、所望の特性を有するＡｌＧａＮを得るために、それ相応の調整をすることがある。不整合層２０上にＡｌｘＧａ１−ｘＮ層（ｘ≒０．１）のデバイス整合層２４を形成してもよい。Ｘ線回折結晶学を利用して、得られるＡｌＧａＮ層の歪み格子定数を決めてもよい。得られるＡｌＧａＮ層が所望の面内歪み格子定数を持たない場合は、所望の面内歪み格子定数が行われるようにＡｌＧａＮ層の組成および／または成長条件を調整することができる。
【００４２】
デバイス整合層２４は、実質的に歪みが無いので、厚い層を成長させると転位を消滅させることができることがある。例えば、本発明のある実施形態では、デバイス整合層２４は、約０．１μｍ〜約１ｍｍまたはそれ以上厚くなるまで成長させることができる。デバイス整合層２４がＧａＮベースの層を含む本発明の特定の実施形態では、デバイス整合層２４は、割れることなく、約０．１μｍ〜約１ｍｍまたはそれ以上厚くなるまで成長させることができる。本発明の実施形態を利用することによって、デバイスの半導体材料と実質的に格子整合する高品質の半導体領域を提供することができる。このような半導体領域は、実質的に歪みが無く、後続の半導体層の成長を通して割れの可能性を低減することができる。したがって、本発明の実施形態は、ダイオード、レーザダイオード、トランジスタ、高電子移動度トランジスタ、またはこのような他の半導体デバイスを製造する際に有用であろう。
【００４３】
図２は、本発明のさらなる実施形態を示す。図２から分かるように、半導体構造１０’は、傾斜移行層２２を含む。傾斜移行層は、不整合層２０の面内歪み格子定数からデバイス整合層２４の無歪み格子定数へ移行することができる。傾斜移行層２２は、１つまたは複数の副層を含んでいてもよく、また、直線的、非直線的および／または段階的に傾斜させることができる。したがって、傾斜移行層２２の厚さを通して、面内歪み格子定数は実質的に同じに留まることが可能であるが、層内の歪みは低減される。したがって、割れ発生の閾値を超える、構造の総合的な歪みの可能性を低減することができる。
【００４４】
本発明のある実施形態では、傾斜移行層２２は、ＡｌｘＧａ１−ｘＮの層であり、ｘは、不整合層２０からデバイス整合層２４へと変化する。ある実施形態では、ｘは、傾斜移行層２２とデバイス整合層２４の界面で０であるので、傾斜移行層２２は、ＡｌＧａＮからＧａＮへ移行する。例えば、上記の実施形態では、ＡｌｘＧａ１−ｘＮ（ｘ≒０．２）からＡｌｘＧａ１−ｘＮ（ｘ≒０．１）へ移行する傾斜移行層２２を、不整合層２０とデバイス整合層２４の間に設けることができる。ただし、本発明の他の実施形態では、傾斜移行層２２を、組成が、不整合層２０の半導体材料と実質的に同じものからデバイス整合層２４の半導体材料と実質的に同じものへ変化する他の傾斜半導体材料とすることができる。
【００４５】
上記のように、構造のいくつかの層の具体的な組成は、デバイス整合層２４の所望の組成および／または歪みに応じて変わることがある。さらに、いくつかの層の組成は、不整合層２０内の意図しない応力によって決まることがある。したがって、例えば、不整合層２０内の意図しない引張り応力が約０．８ＧＰａの場合、ＧａＮデバイス層に対する、不整合層２０内のＡｌｘＧａ１−ｘＮの値ｘは約１０％が適切であり得る。
【００４６】
本発明のさらなる実施形態では、基板１２を厚いデバイス整合層２４から除去して応力を低くすることができる。このような実施形態は、例えば、追加の半導体構造を成長させる際のシード結晶として使用することが適していよう。こうした低応力層を、シード結晶として使用し、より厚いバルク結晶ボウルを成長させ、今度はそれをウェハ用にスライスして、デバイスを成長させるための基板として使用することができる。例えば、このような半導体構造を利用して、ＥＬＯ法および／またはペンデオエピタキシャル製作技術を利用した製作用のＧａＮ層を提供することができる。
【００４７】
図面および明細書において、本発明の典型的な実施形態を開示してきた。具体的な意味を表す用語をいくつか使用してきたが、それらの用語は、一般的説明的意味で使用したにすぎず、限定のためではない。本発明の範囲は添付の特許請求の範囲に示す。
【技術分野】
【０００１】
本発明は、半導体構造に関し、詳細には、構造の層毎に互いに異なる無歪み格子定数（ｕｎｓｔｒａｉｎｅｄ ｌａｔｔｉｃｅ ｃｏｎｓｔａｎｔ）を有する構造に関する。
【背景技術】
【０００２】
半導体デバイスの製作において、デバイスが時として基板または下位層とは格子不整合の半導体材料で製作されることがある。例えば、従来の方法では、ＧａＮがサファイア基板または炭化ケイ素基板上に製作されている。ＧａＮの無歪み格子定数は、３．１９であるが、サファイアの無歪み格子定数は、４．７６であり、炭化ケイ素は３．０７である。その結果、基板上に成長させたＧａＮが歪むことがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国再発行特許第３４８６１号明細書
【特許文献２】米国特許第４９４６５４７号明細書
【特許文献３】米国特許第５２０００２２号明細書
【特許文献４】米国特許第６２１８６８０号明細書
【特許文献５】米国特許第５２１００５１号明細書
【特許文献６】米国特許第５３９３９９３号明細書
【特許文献７】米国特許第５５２３５８９号明細書
【特許文献８】米国特許第５２９２５０１号明細書
【特許文献９】米国特許第６０５１８４９号明細書
【特許文献１０】米国特許出願第０９／５２５７２１号明細書
【特許文献１１】米国特許第６２６５２８９号明細書
【特許文献１２】米国特許第６１７７６８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
その場合、歪みの程度がＧａＮの割れの閾値を上回るならば、ＧａＮが割れ、ＧａＮの半導体デバイスへの使用を受容できないものにする可能性がある。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、第１の面内無歪み格子定数を有する基板と、基板上に設けられ、第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する、第１の半導体材料を含む第１の層と、基板と第１の層の間に配置され、第２の半導体材料を含む可変不整合層（ｖａｒｉａｂｌｅ ｍｉｓｍａｔｃｈ ｌａｙｅｒ）とを含む、半導体構造、およびこの半導体構造を製作する方法を提供する。可変不整合層は、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度まで第１の層内の応力を低減するように構成される。
【０００６】
本発明の特定の実施形態では、可変不整合層は基板に隣接して配置される第２の層である。このような実施形態では、第２の半導体材料は、第１の面内無歪み格子定数と整合しない第３の面内無歪み格子定数を有する。第２の層は、第１の層の第２の面内無歪み格子定数と実質的に整合する面内歪み格子定数を有する。
【０００７】
本発明のさらなる実施形態では、可変不整合層は、第３の半導体材料を含む第３の層を含む。第３の層は、第２の層と第１の層間に配置され、第２の層の面内歪み格子定数から第１の層の第２の面内無歪み格子定数へ移行（ｔｒａｎｓｉｔｉｏｎ）する。第３の半導体材料は、第２の半導体材料から第１の半導体材料へ移行する傾斜半導体材料（ｇｒａｄｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍａｔｅｒｉａｌ）で良い。例えば、第３の層は、第２の層に隣接する第１の表面と、第１の層に隣接する第２の表面とを含むことができ、第１の表面が、第２の半導体材料と実質的に同じ組成を含み、第２の表面が、第１の半導体材料と実質的に同じ組成を含むことができる。
【０００８】
本発明の特定の実施形態では、面内歪み格子定数と第２の面内無歪み格子定数は約１％未満だけ異なる。他の実施形態では、面内歪み格子定数と第２の面内無歪み格子定数は約０．５％未満だけ異なり得る。他の実施形態では、面内歪み格子定数と第２の面内無歪み格子定数は、さらに約０．１％未満だけ異なり得る。
【０００９】
本発明の他の実施形態では、第２の層の厚さは、割れが起きる厚さに満たない。
【００１０】
本発明の追加の実施形態では、第１の半導体材料および第２の半導体材料は、窒化物ベースの半導体材料である。基板と可変不整合層の間にバッファ層を設けることができる。
【００１１】
本発明のさらなる実施形態では、第１の無歪み格子定数を有する基板と、基板上に設けられ、第１の窒化物ベースの半導体材料を有する第１の層とを含む、半導体デバイス用窒化物ベースの半導体構造を提供する。第１の窒化物ベースの半導体材料は、第１の無歪み格子定数とは異なる第２の無歪み格子定数を有する。第１の層は、第１の面内歪み格子定数を有する。第１の層上に、第２の窒化物ベースの半導体材料を含む第２の層も設ける。第２の窒化物ベースの半導体材料は、第１の面内歪み格子定数と実質的に同じ第３の無歪み格子定数を有する。
【００１２】
本発明のさらなる実施形態では、第１の層と第２の層の間に、第１の窒化物ベースの半導体材料から第２の窒化物ベースの半導体材料へ移行する、傾斜半導体層を配置する。基板と第１の層の間にバッファ層も設けてもよい。
【００１３】
本発明のある実施形態では、第１の面内歪み格子定数と第３の無歪み格子定数は、約１％未満だけ異なる。他の実施形態では、第１の面内歪み格子定数と第３の無歪み格子定数は、約０．５％未満だけ異なる。さらなる実施形態では、第１の面内歪み格子定数と第３の無歪み格子定数は、約０．１％未満だけ異なる。第１の層もまた、割れが起きる厚さを下回る厚さでよい。
【００１４】
本発明の特定の実施形態では、第１の層および第２の層がＩＩＩ族窒化物の半導体材料を含む。基板は炭化ケイ素基板またはサファイア基板でよい。さらに、第１の層および第２の層は、ＧａＮベースの半導体材料でよい。
【００１５】
本発明のある実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）である。さらに、第２の層は、ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）とすることができる。本発明の他の実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）、第２の層がＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）、また傾斜半導体層がＡｌｚＧａ１−ｚＮ（ｚはｘからｙへ移行する（ｚ ｔｒａｎｓｉｔｉｏｎｓ ｆｒｏｍ ｘ ｔｏ ｙ））である。
【００１６】
本発明の追加の実施形態では、第２の半導体材料を含む可変不整合層を基板上に形成することによって半導体構造を製作する。可変不整合層上に第１の半導体材料を含む第１の層を形成する。基板は、第１の面内無歪み格子定数を有し、第１の層は、第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する。可変不整合層は、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度まで第１の層内の応力を低減するように構成される。
【００１７】
本発明の一部の実施形態では、第２の層を基板に隣接して配置されるように形成することによって可変不整合層を形成する。第２の半導体材料は、第１の面内無歪み格子定数と整合しない第３の面内無歪み格子定数を有し、第２の層は、第１の層の第２の面内無歪み格子定数と実質的に整合する面内歪み格子定数を有するように形成される。第２の層は、基板上に第２の半導体材料からなる複数の３次元アイランドを形成し、３次元アイランド間の領域で第２の半導体材料を合体するように成長させることによって形成することができる。さらなる実施形態では、第２の層と基板の間の基板上にバッファ層を形成する。このような実施形態では、３次元アイランドを、バッファ層上に形成することができる。
【００１８】
本発明のさらなる実施形態において、可変不整合層を形成するステップはさらに、第２の層と第１の層の間に配置され、第２の層の面内歪み格子定数から第１の層の第２の面内無歪み格子定数に移行する、第３の半導体材料を含む第３の層を形成するステップを含む。例えば、第３の層は、第２の半導体材料から第１の半導体材料へ移行する、第３の半導体材料からなる傾斜層を形成することによって形成できる。傾斜層は、第３の層を、第２の層に隣接し、第２の半導体材料と実質的に同じ組成を有する第１の表面と、第１の層に隣接し、第１の半導体材料と実質的に同じ組成を有する第２の表面を有するように形成することによって形成できる。
【００１９】
本発明のさらなる実施形態では、可変不整合層は、成長温度で歪み、成長温度とは異なる第２の温度では実質的に歪まない第１の層が提供されるように構成される。第２の温度は、室温でよい。第２の温度は、デバイス動作温度、基板除去温度およびバルク再成長温度からなる群から選択することもできる。さらに、第２の温度は、処理、貯蔵および／または動作の最高温度と最低温度の中間の温度でよい。
【００２０】
本発明の追加の実施形態では、半導体デバイス用窒化物ベースの半導体構造は、基板上に、第１の窒化物ベースの半導体材料を含む第１の層を形成することによって製作される。基板は、第１の無歪み格子定数を有し、第１の窒化物ベースの半導体材料は、第１の無歪み格子定数とは異なる第２の無歪み格子定数を有する。第１の層はまた、第１の面内歪み格子定数を有する。第１の層上に、第２の窒化物ベースの半導体材料を含む第２の層を形成する。第２の窒化物ベースの半導体材料は、第１の面内歪み格子定数と実質的に同じ第３の無歪み格子定数を有する。
【００２１】
本発明のさらなる実施形態において、半導体構造の製作は、第１の層と第２の層の間に配置され、第１の窒化物ベースの半導体材料から第２の窒化物ベースの半導体材料へ移行する傾斜半導体層を形成するステップを含む。その製作は、基板と第１の層の間にバッファ層を形成するステップも含む。
【００２２】
本発明の特定の実施形態において、第１の層および第２の層は、ＩＩＩ族窒化物半導体材料を含む。また、基板は、炭化ケイ素基板またはサファイア基板でよい。さらに、第１の層および第２の層は、ＧａＮベースの半導体材料でよい。例えば、本発明のある実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）でよく、第２の層は、ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）でよい。本発明のさらなる実施形態では、第１の層がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）、第２の層がＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）、また傾斜半導体層がＡｌｚＧａ１−ｚＮ（ｚはｘからｙへ移行する）である。
【００２３】
本発明の他の実施形態では、第１の層を形成するステップが、基板上に第１の窒化物ベースの半導体材料からなる複数の３次元アイランドを形成するステップと、第２の半導体材料が３次元アイランド間の領域で合体するように第１の窒化物ベースの半導体材料を成長させるステップとを含む。製作の際に、第１の層と基板の間の基板上にバッファ層を形成するステップも含む実施形態では、３次元アイランドはバッファ層上に形成してもよい。
【００２４】
本発明のさらなる実施形態では、第１の層を形成するステップが、成長温度では歪まず、成長温度から冷却されるときに歪むように、第１の窒化物ベースの半導体材料からなる第１の層を形成するステップを含む。他の実施形態では、第１の層を形成するステップが、成長温度で歪み、成長温度から冷却されるときに歪むように、第１の窒化物ベースの半導体材料からなる第１の層を形成するステップを含む。加えて、成長温度での歪みが、成長温度から冷却されるときに第１の層に生じる歪みを補償することができるので、例えば、第１の層は、成長温度から冷却されるときに歪みがなくなる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による半導体構造の垂直断面図である。
【図２】本発明のさらなる実施形態による半導体構造の垂直断面図である。
【発明を実施するための形態】
【００２６】
以下に、本発明の好ましい実施形態を示す添付の図面を参照しながら本発明をより完全に説明する。ただし、本発明は、多くの異なる形で実施でき、本明細書に記載する実施形態に限定されるものと理解すべきではない。むしろ、これらの実施形態は、開示が十分かつ完全なものとなるよう、また、開示によって当業者へ本発明の範囲が十分に伝えられるように提供するものである。全体を通じて、同様の要素には同様の番号を付す。さらに、図に示すいくつかの層および領域は、概略的に示されている。したがって、本発明は、添付の図に示す相対的な大きさおよび間隔には限定されない。当業者には理解されるように、本明細書で、基板または他の層の「上」に形成される層という場合は、基板または他の層の上に直接形成される層、あるいは基板または他の層上に形成された１つまたは複数の介在層の上に形成される層をいう。
【００２７】
本発明の実施形態は、半導体デバイスをその上に製作できる歪み補償半導体構造を提供することができる。加えて、本発明の実施形態は、基板および／または半導体基板を生成するためのシード結晶を形成する際に利用し得る歪み補償半導体構造を提供することができる。歪み補償半導体構造は、下位層から、半導体デバイスを上に製作できる層への移行層として働く１つまたは複数の半導体層を含む。２つの層（基板を含むこともある）間の移行は、下位層と半導体デバイスが上に製作される層との間の１つまたは複数の層内の歪みを、半導体デバイスが上に製作される層の無歪み格子定数が、その層が上に製作される面内歪み格子定数に実質的に整合するように調整することによって提供される。したがって、本発明の実施形態によって、第１の層を基板上に直接成長させる場合に生じる応力を下回る程度まで第１の層内の応力を低減する手段を提供することができる。
【００２８】
本発明の一部の実施形態では、格子定数が互いに１％以内の場合に格子定数が実質的整合とされ、格子定数が互いに１％を越える場合に格子定数が実質的不整合とされる。本発明の他の実施形態では、格子定数が互いに０．５％以内の場合に格子定数が実質的整合とされ、格子定数が互いに０．５％を越える場合に格子定数が実質的不整合とされる。本発明のさらなる実施形態では、格子定数が互いに０．１％以内の場合に格子定数が実質的整合とされ、格子定数が互いに０．１％を越える場合に格子定数が実質的不整合とされる。
【００２９】
以下に、本発明の実施形態を、ＩＩＩ族窒化物ベースの半導体構造に関して説明する。ただし、当業者には本発明の開示に照らして理解されるように、本発明の実施形態は、他の半導体材料と共に有利に利用することができる。本明細書では、「ＩＩＩ族窒化物」は、窒化物と周期表のＩＩＩ族元素との間で形成される半導体化合物を意味し、通常は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）および／またはインジウム（Ｉｎ）をいう。この用語は、ＡｌＧａＮやＡｌＩｎＧａＮなどの３元化合物および４元化合物も意味する。当業者にはよく理解されるように、ＩＩＩ族元素は、窒素と結合して２元化合物（例えば、ＧａＮ）、３元化合物（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）および４元化合物（例えば、ＡｌＩｎＧａＮ）を形成することができる。これらの化合物はすべて、１モルの窒素が、合計１モルのＩＩＩ族元素と結合している実験式を有する。したがって、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）などの式がこうした実験式を記述するのにしばしば使用される。
【００３０】
本発明の一部の実施形態を、図１の断面図に概略的に示す。本発明のある実施形態での半導体構造１０は、例えば４Ｈ型ポリタイプの炭化ケイ素（ＳｉＣ）基板１２を含む。他の炭化ケイ素のポリタイプ候補として、３Ｃ型、６Ｈ型や１５Ｒ型ポリタイプなどがある。一部の実施形態では、基板１２は半絶縁性である。「半絶縁性」は、絶対的意味ではなく説明の意味で使用する。本発明の特定の実施形態では、炭化ケイ素のバルク結晶は、室温で約１×１０５Ωｃｍ以上の抵抗率を有する。
【００３１】
基板１２上に、窒化アルミニウムのバッファ層などの任意選択（オプション）のバッファ層１４が設けられ、これは炭化ケイ素基板とデバイスの残りの部分との間の結晶構造の移行層となる。炭化ケイ素は、ＩＩＩ族窒化物デバイスのごく一般的な基板材料であるサファイア（Ａｌ２Ｏ３）よりも、はるかにＩＩＩ族窒化物とよく結晶格子整合する。格子整合がよいと、サファイア上に設けられた場合に一般に得られるよりも高品質のＩＩＩ族窒化物膜がもたらされる。炭化ケイ素はまた、熱伝導性がきわめて高いので、炭化ケイ素上に設けたＩＩＩ族窒化物デバイスは、一般に、サファイア上に形成した同じデバイスの場合ほど基板の熱放散によって総出力電力が制限されない。また、半絶縁性炭化ケイ素基板が利用可能なので、デバイスの分離および低寄生キャパシタンスを得ることができる。
【００３２】
本明細書では、炭化ケイ素基板に関して本発明の実施形態を説明しているが、本発明の実施形態には、サファイア、窒化アルミニウム、窒化アルニミウムガリウム、窒化ガリウム、ケイ素、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなど任意の適切な基板を利用することができる。一部の実施形態では、適切なバッファ層も形成することができる。一部の実施形態では、バッファ層１４は複数の副層（ｓｕｂｌａｙｅｒ）を含むことができる。
【００３３】
本発明の実施形態での使用に適したＳｉＣ基板は、例えば、本発明の譲受人である米国ノースカロライナ州ダーラムのＣｒｅｅ，Ｉｎｃ．によって製造されている。また、ＳｉＣ基板の製造方法は、文献に記載されており（例えば、特許文献１、２、３および４参照）、その内容全体を参照のため本明細書に組み込む。同様に、ＩＩＩ族窒化物のエピタキシャル成長技術も文献に記載されており（例えば、特許文献５、６、７および８参照）その内容全体を参照のため本明細書に組み込む。
【００３４】
本発明の追加の実施形態では、基板はＧａＮベースの基板でよく、例えば、ＥＬＯ法（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）やペンデオエピタキシャル成長技術（ｐｅｎｄｅｏ−ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ｔｅｃｈｎｉｑｕｅ）を利用して生成される。このような技術の例は、文献に記載されており（「ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＩＮＣＬＵＤＩＮＧ Ａ ＬＡＴＥＲＡＬ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＬＡＹＥＲ ＴＨＡＴ ＥＸＴＥＮＤＳ ＦＲＯＭ ＡＮ ＵＮＤＥＲＬＹＩＮＧ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＬＡＹＥＲ」という名称の特許文献９、１９８８年２月２７日に出願された「ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＩＮＣＬＵＤＩＮＧ ＬＡＴＥＲＡＬＬＹ ＯＦＦＳＥＴ ＰＡＴＴＥＲＮＥＤ ＬＡＹＥＲＳ」という名称の特許文献１０、「ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＡＹＥＲＳ ＢＹ ＬＡＴＥＲＡＬ ＧＲＯＷＴＨ ＦＲＯＭ ＳＩＤＥＷＡＬＬＳ ＩＮＴＯ ＴＲＥＮＣＨＥＳ，ＡＮＤ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＦＡＢＲＩＣＡＴＥＤ ＴＨＥＲＥＢＹ」という名称の特許文献１１および「ＰＥＮＤＥＯＥＰＩＴＡＸＩＡＬ ＧＡＬＬＩＵＭ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＡＹＥＲＳ ＯＮ ＳＩＬＩＣＯＮ ＣＡＲＢＩＤＥ ＳＵＢＳＴＲＡＴＥＳ」という名称の特許文献１２参照）、これらの開示を、その全体が本明細書に記載されているかのように本明細書に組み込む。さらに、本発明の実施形態をこのような成長技術の前に利用して窒化ガリウムベースの層を提供することができ、その上に後続の窒化ガリウムベースの層をいくつか提供する。
【００３５】
図１に戻ると、半導体構造１０は、基板１２またはバッファ層１４上に設けられた不整合層２０を含む。不整合層２０上にデバイス整合層２４を設けることができ、デバイス整合層２４上にデバイス層３０を形成することができる。不整合層２０は、基板１２および／またはバッファ層１４の無歪み格子定数と整合しない無歪み格子定数を有する。不整合層２０は、デバイス整合層２４の無歪み格子定数と実質的に格子整合する面内歪み格子定数を有する。デバイス整合層は、擬似理想基板層（ｑｕａｓｉ−ｉｄｅａｌ ｓｕｂｓｔｒａｔｅ ｌａｙｅｒ）として働くことができ、実質的に歪むことがなく、実質的にデバイス層３０と格子整合する。一部の実施形態では、不整合層２０、デバイス整合層２４および／またはデバイス層３０は、複数の副層を含むことがあることは理解できよう。
【００３６】
不整合層２０の半導体材料は、デバイス層３０および／またはデバイス整合層２４の半導体材料と類似した構造特性（例えば、類似した結晶構造および配向）を有するが、基板１２の格子定数を持たずそれでも歪む程度に基板１２および／またはバッファ層１４の格子定数と整合しない無歪み格子定数を有する。例えば、不整合層２０は、初期の３次元アイランド成長によって形成した層でよい。このような層は、例えば、転位が生じて格子不整合が緩和しても、合体後に引張り歪みが残る。本発明のある実施形態では、ＳｉＣ基板上に、不整合層２０を、実質的に成長温度で歪まず、構造が成長温度から冷却されるときに不整合層２０内に歪みが生じる層として成長させることができる。他の実施形態では、構造が成長温度から冷却されるときに不整合層２０内に生じる歪みを補償する成長温度で、歪みを有するＳｉＣ基板上に不整合層２０を成長させて、所望の面内歪み格子定数を得ることができる。
【００３７】
さらに、デバイス整合層２４の熱膨張係数（「ＴＥＣ」）が基板（例えば、ＧａＮ／ＳｉＣ）のそれよりも大きい場合、デバイス整合層２４に成長温度で圧縮歪みが生じるようにして、あるいは、デバイス整合層２４のＴＥＣが基板（例えば、ＧａＮ／ＡＬ２Ｏ３）のそれよりも小さい場合は、成長温度で引張り歪みが生じるようにして、デバイス整合層２４が室温でより完全に緩和するように、例えば、Ａｌ組成物などの組成物、または不整合層２０の成長条件を調整することによってデバイス整合層２４を成長させることができる。その代わりに、デバイス整合層２４が実質的に歪まない温度として、基板除去温度を選択して、単一ピース内での除去を容易にすることもできる。あるいは、元の基板に接着させたままのシードとしてデバイス整合層２４を使用する場合は、デバイス整合層２４が実質的に歪まない温度として、バルク再成長温度を選択することもできる。さらに、デバイス整合層２４が実質的に歪まない温度は、デバイス動作温度に基づいて選択することもできる。デバイス整合層２４が実質的に歪まない温度は、また、構造がその寿命にわたって遭遇するすべての温度範囲において、歪みが臨界値を決して上回ることのないように、中間の温度に基づいて選択することもできる。
【００３８】
本発明の一部の実施形態では、不整合層２０は、ＡｌＧａＮまたはＡｌＩｎＧａＮなどのＩＩＩ族窒化物を含むことができる。ただし、本発明の他の実施形態では、不整合層２０は、ＳｉＧｅ、ＧａＡｓなどの他の半導体材料でもよい。本発明のある実施形態では、不整合層２０は、実質的にＳｉやＭｇなどのドーパントを含まなくてもよい。不整合層２０の厚さは、特定の半導体構造に応じて変わり得る。例えば、不整合層２０の厚さは、ＡｌＧａＮベースの不整合層の場合、約１ｎｍ〜約１μｍでよい。不整合層２０は、割れおよび／または重大な欠陥が生じるほど厚くてはならない。不整合層２０は、半絶縁性でもよい。ある実施形態では、不整合層２０は、アルミニウム濃度が実質的に均一なＡｌＧａＮである。さらなる実施形態では、不整合層２０は、組成ｘが成長の間減少する傾斜したＡｌｘＧａ１−ｘＮの層とすることができる。組成の変化は直線的、非直線的および／または段階的とすることができる。さらに、不整合層２０は、ＡｌＮとＧａＮ、またはＡｌＧａＮとＡｌＧａＮの短周期超格子を有してもよい。
【００３９】
任意選択のバッファ層１４に加え、不整合層２０は、１つまたは複数の任意選択の介在層（図示せず）の上または上方に形成することができる。その場合は、このような介在層が不整合層２０に与える歪みエネルギーを考慮して、不整合層２０に適切な面内歪み格子定数を与えることができる。
【００４０】
不整合層２０の特定の組成、成長条件などは、所望の面内歪み格子定数が提供されるように選択することができる。上記で簡単に論じたように、本発明のある実施形態では、不整合層２０は、基板１２またはバッファ層１４上に３次元アイランドを形成し、ＡｌＧａＮベースの材料などの半導体材料がアイランド間で合体するように不整合層２０を成長させることによって製作することができる。このような成長によって、下位層の基板の格子定数を示さず、歪んだままであり、したがって、不整合層２０の半導体材料の面内無歪み格子定数が、不整合層２０の面内歪み格子定数と異なる不整合層２０を提供することができる。
【００４１】
例えば、本発明のある実施形態では、半絶縁性ＳｉＣ基板上に半絶縁性ＡｌＮ層を、核形成層／バッファ層として高温（例えば、＞１０００℃）で堆積させる。次に、このＡｌＮ層上に半絶縁性ＡｌｘＧａ１−ｘＮ層（ｘ≒０．２）を高温（例えば、＞１０００℃）で堆積させて不整合層２０を形成する。ＡｌＧａＮがＡｌＮ層と同調して歪むことがないように、成長条件（温度、圧力、Ｖ／ＩＩＩ比、成長速度、厚さなど）を調整する。好ましくは、最初にＡｌＧａＮが比較的低い核密度（例えば＜１０９ｃｍ−２）で３次元的に成長し始めるのがよい。当業者には本発明の開示に照らして理解されるように、詳細な成長条件は、反応器の形状寸法によって異なることがあるので、所望の特性を有するＡｌＧａＮを得るために、それ相応の調整をすることがある。不整合層２０上にＡｌｘＧａ１−ｘＮ層（ｘ≒０．１）のデバイス整合層２４を形成してもよい。Ｘ線回折結晶学を利用して、得られるＡｌＧａＮ層の歪み格子定数を決めてもよい。得られるＡｌＧａＮ層が所望の面内歪み格子定数を持たない場合は、所望の面内歪み格子定数が行われるようにＡｌＧａＮ層の組成および／または成長条件を調整することができる。
【００４２】
デバイス整合層２４は、実質的に歪みが無いので、厚い層を成長させると転位を消滅させることができることがある。例えば、本発明のある実施形態では、デバイス整合層２４は、約０．１μｍ〜約１ｍｍまたはそれ以上厚くなるまで成長させることができる。デバイス整合層２４がＧａＮベースの層を含む本発明の特定の実施形態では、デバイス整合層２４は、割れることなく、約０．１μｍ〜約１ｍｍまたはそれ以上厚くなるまで成長させることができる。本発明の実施形態を利用することによって、デバイスの半導体材料と実質的に格子整合する高品質の半導体領域を提供することができる。このような半導体領域は、実質的に歪みが無く、後続の半導体層の成長を通して割れの可能性を低減することができる。したがって、本発明の実施形態は、ダイオード、レーザダイオード、トランジスタ、高電子移動度トランジスタ、またはこのような他の半導体デバイスを製造する際に有用であろう。
【００４３】
図２は、本発明のさらなる実施形態を示す。図２から分かるように、半導体構造１０’は、傾斜移行層２２を含む。傾斜移行層は、不整合層２０の面内歪み格子定数からデバイス整合層２４の無歪み格子定数へ移行することができる。傾斜移行層２２は、１つまたは複数の副層を含んでいてもよく、また、直線的、非直線的および／または段階的に傾斜させることができる。したがって、傾斜移行層２２の厚さを通して、面内歪み格子定数は実質的に同じに留まることが可能であるが、層内の歪みは低減される。したがって、割れ発生の閾値を超える、構造の総合的な歪みの可能性を低減することができる。
【００４４】
本発明のある実施形態では、傾斜移行層２２は、ＡｌｘＧａ１−ｘＮの層であり、ｘは、不整合層２０からデバイス整合層２４へと変化する。ある実施形態では、ｘは、傾斜移行層２２とデバイス整合層２４の界面で０であるので、傾斜移行層２２は、ＡｌＧａＮからＧａＮへ移行する。例えば、上記の実施形態では、ＡｌｘＧａ１−ｘＮ（ｘ≒０．２）からＡｌｘＧａ１−ｘＮ（ｘ≒０．１）へ移行する傾斜移行層２２を、不整合層２０とデバイス整合層２４の間に設けることができる。ただし、本発明の他の実施形態では、傾斜移行層２２を、組成が、不整合層２０の半導体材料と実質的に同じものからデバイス整合層２４の半導体材料と実質的に同じものへ変化する他の傾斜半導体材料とすることができる。
【００４５】
上記のように、構造のいくつかの層の具体的な組成は、デバイス整合層２４の所望の組成および／または歪みに応じて変わることがある。さらに、いくつかの層の組成は、不整合層２０内の意図しない応力によって決まることがある。したがって、例えば、不整合層２０内の意図しない引張り応力が約０．８ＧＰａの場合、ＧａＮデバイス層に対する、不整合層２０内のＡｌｘＧａ１−ｘＮの値ｘは約１０％が適切であり得る。
【００４６】
本発明のさらなる実施形態では、基板１２を厚いデバイス整合層２４から除去して応力を低くすることができる。このような実施形態は、例えば、追加の半導体構造を成長させる際のシード結晶として使用することが適していよう。こうした低応力層を、シード結晶として使用し、より厚いバルク結晶ボウルを成長させ、今度はそれをウェハ用にスライスして、デバイスを成長させるための基板として使用することができる。例えば、このような半導体構造を利用して、ＥＬＯ法および／またはペンデオエピタキシャル製作技術を利用した製作用のＧａＮ層を提供することができる。
【００４７】
図面および明細書において、本発明の典型的な実施形態を開示してきた。具体的な意味を表す用語をいくつか使用してきたが、それらの用語は、一般的説明的意味で使用したにすぎず、限定のためではない。本発明の範囲は添付の特許請求の範囲に示す。
【特許請求の範囲】
【請求項１】
第１の面内無歪み格子定数を有する材料を有し、歪みがある基板と、
前記基板上に設けられた、第１の半導体材料を含む第１の層であって、前記第１の半導体材料は、前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含み、前記第１の層は、面内歪み格子定数によって歪んでいる、前記第１の層と、
前記第１の層上に設けられ、第２の半導体材料を含む第２の層であって、前記第２の層は無歪みであり、前記第２の半導体材料は、前記基板の前記第１の面内歪み格子定数とは異なると共に、前記第１の層の前記面内歪み格子とは異なる第３の面内歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む、前記第２の層と、
前記第１の層の前記歪んだ面内歪み格子定数から、前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数へ移行する前記第１の層と前記第２の層との間に配置された第３のＩＩＩ族窒化物半導体材料を含む第３の層と、
を有することを特徴とする半導体構造。
【請求項２】
前記第３の半導体材料が、前記第１の半導体材料から前記第２の半導体材料に移行する傾斜半導体材料を含むことを特徴とする請求項１に記載の半導体構造。
【請求項３】
前記第３の半導体材料は、前記第１の半導体材料と同じ組成を有する前記第１の層に隣接する第１の表面と、前記第２の半導体材料と同じ組成を有する前記第２の層に隣接する第２の表面とを含むことを特徴とする請求項２に記載の半導体構造。
【請求項４】
前記第１の層の前記面内歪み格子定数と、前記第２のＩＩＩ族窒化物半導体材料の面内無歪み格子定数との差は、１％以下であることを特徴とする請求項１に記載の半導体構造。
【請求項５】
前記第１の層の前記面内歪み格子定数と、前記第２のＩＩＩ族窒化物半導体材料の前記第３の半導体材との差は、０．５％以下であることを特徴とする請求項１に記載の半導体構造。
【請求項６】
前記第１の層の前記面内歪み格子定数と、前記第２のＩＩＩ族窒化物半導体材料の前記第３の半導体材との差は、０．１％以下であることを特徴とする請求項１に記載の半導体構造。
【請求項７】
前記第１の層の厚さが、割れが生じる厚さに満たないことを特徴とする請求項１に記載の半導体構造。
【請求項８】
前記基板と前記可変不整合層の間にＡｌＮバッファ層をさらに含むことを特徴とする請求項１に記載の半導体構造。
【請求項９】
前記第１の層が、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を含むことを特徴とする請求項１に記載の半導体構造。
【請求項１０】
前記第２の層が、ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を含むことを特徴とする請求項９に記載の半導体構造。
【請求項１１】
半導体構造を製造する方法であって、
前記基板上に設けられた、第１の半導体材料を含む第１の層であって、前記第１の半導体材料は、前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含み、前記第１の層は、面内歪み格子定数によって歪んでいる、前記第１の層を形成するステップと、
前記第１の層上に設けられ、第２の半導体材料を含む第２の層であって、前記第２の層は無歪みであり、前記第２の半導体材料は、前記基板の前記第１の面内歪み格子定数とは異なると共に、前記第１の層の前記面内歪み格子とは異なる第３の面内歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む、前記第２の層を形成するステップと、
前記第１の層の前記歪んだ面内歪み格子定数から、前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数へ移行する前記第１の層と前記第２の層との間に配置された第３のＩＩＩ族窒化物半導体材料を含む第３の層を形成するステップと、
を備えることを特徴とする方法。
【請求項１２】
前記第３の層を製造するステップは、前記第１の半導体材料から前記第２の半導体材料へ移行する前記第３の半導体材料の傾斜層を形成するステップを含むことを特徴とする請求項１８に記載の方法。
【請求項１３】
前記傾斜層を形成するステップは、前記第１の半導体材料と同じ組成を有する前記第１の層に隣接する第１の表面と、前記第２の半導体材料と同じ組成を有する前記第２の層に隣接する第２の表面とを含む前記第３の半導体材料を形成するステップを含むことを特徴とする請求項１２に記載の半導体構造。
【請求項１４】
前記第１の層がＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を含み、前記第２の層がＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を含み、前記傾斜半導体層がＡｌｚＧａ１−ｚＮ（ｘはｙと等しくなく、ｚはｘからｙへ移行する）を含むことを特徴とする請求項１２に記載の方法。
【請求項１】
第１の面内無歪み格子定数を有する材料を有し、歪みがある基板と、
前記基板上に設けられた、第１の半導体材料を含む第１の層であって、前記第１の半導体材料は、前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含み、前記第１の層は、面内歪み格子定数によって歪んでいる、前記第１の層と、
前記第１の層上に設けられ、第２の半導体材料を含む第２の層であって、前記第２の層は無歪みであり、前記第２の半導体材料は、前記基板の前記第１の面内歪み格子定数とは異なると共に、前記第１の層の前記面内歪み格子とは異なる第３の面内歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む、前記第２の層と、
前記第１の層の前記歪んだ面内歪み格子定数から、前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数へ移行する前記第１の層と前記第２の層との間に配置された第３のＩＩＩ族窒化物半導体材料を含む第３の層と、
を有することを特徴とする半導体構造。
【請求項２】
前記第３の半導体材料が、前記第１の半導体材料から前記第２の半導体材料に移行する傾斜半導体材料を含むことを特徴とする請求項１に記載の半導体構造。
【請求項３】
前記第３の半導体材料は、前記第１の半導体材料と同じ組成を有する前記第１の層に隣接する第１の表面と、前記第２の半導体材料と同じ組成を有する前記第２の層に隣接する第２の表面とを含むことを特徴とする請求項２に記載の半導体構造。
【請求項４】
前記第１の層の前記面内歪み格子定数と、前記第２のＩＩＩ族窒化物半導体材料の面内無歪み格子定数との差は、１％以下であることを特徴とする請求項１に記載の半導体構造。
【請求項５】
前記第１の層の前記面内歪み格子定数と、前記第２のＩＩＩ族窒化物半導体材料の前記第３の半導体材との差は、０．５％以下であることを特徴とする請求項１に記載の半導体構造。
【請求項６】
前記第１の層の前記面内歪み格子定数と、前記第２のＩＩＩ族窒化物半導体材料の前記第３の半導体材との差は、０．１％以下であることを特徴とする請求項１に記載の半導体構造。
【請求項７】
前記第１の層の厚さが、割れが生じる厚さに満たないことを特徴とする請求項１に記載の半導体構造。
【請求項８】
前記基板と前記可変不整合層の間にＡｌＮバッファ層をさらに含むことを特徴とする請求項１に記載の半導体構造。
【請求項９】
前記第１の層が、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を含むことを特徴とする請求項１に記載の半導体構造。
【請求項１０】
前記第２の層が、ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を含むことを特徴とする請求項９に記載の半導体構造。
【請求項１１】
半導体構造を製造する方法であって、
前記基板上に設けられた、第１の半導体材料を含む第１の層であって、前記第１の半導体材料は、前記基板の前記第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する第１のＩＩＩ族窒化物半導体材料を含み、前記第１の層は、面内歪み格子定数によって歪んでいる、前記第１の層を形成するステップと、
前記第１の層上に設けられ、第２の半導体材料を含む第２の層であって、前記第２の層は無歪みであり、前記第２の半導体材料は、前記基板の前記第１の面内歪み格子定数とは異なると共に、前記第１の層の前記面内歪み格子とは異なる第３の面内歪み格子定数を有する第２のＩＩＩ族窒化物半導体材料を含む、前記第２の層を形成するステップと、
前記第１の層の前記歪んだ面内歪み格子定数から、前記第２のＩＩＩ族窒化物半導体材料の前記第３の面内無歪み格子定数へ移行する前記第１の層と前記第２の層との間に配置された第３のＩＩＩ族窒化物半導体材料を含む第３の層を形成するステップと、
を備えることを特徴とする方法。
【請求項１２】
前記第３の層を製造するステップは、前記第１の半導体材料から前記第２の半導体材料へ移行する前記第３の半導体材料の傾斜層を形成するステップを含むことを特徴とする請求項１８に記載の方法。
【請求項１３】
前記傾斜層を形成するステップは、前記第１の半導体材料と同じ組成を有する前記第１の層に隣接する第１の表面と、前記第２の半導体材料と同じ組成を有する前記第２の層に隣接する第２の表面とを含む前記第３の半導体材料を形成するステップを含むことを特徴とする請求項１２に記載の半導体構造。
【請求項１４】
前記第１の層がＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）を含み、前記第２の層がＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を含み、前記傾斜半導体層がＡｌｚＧａ１−ｚＮ（ｘはｙと等しくなく、ｚはｘからｙへ移行する）を含むことを特徴とする請求項１２に記載の方法。
【図１】
【図２】
【図２】
【公開番号】特開２０１１−１１９７４８（Ｐ２０１１−１１９７４８Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２０１１−２１１７（Ｐ２０１１−２１１７）
【出願日】平成２３年１月７日（２０１１．１．７）
【分割の表示】特願２００４−５２７５４０（Ｐ２００４−５２７５４０）の分割
【原出願日】平成１５年４月４日（２００３．４．４）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２３年１月７日（２０１１．１．７）
【分割の表示】特願２００４−５２７５４０（Ｐ２００４−５２７５４０）の分割
【原出願日】平成１５年４月４日（２００３．４．４）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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