炭化珪素半導体装置およびその製造方法
【課題】所望の不純物濃度と、高い結晶性とを有するドリフト層を有する炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】バッファ層３１は、基板３０上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有する。ドリフト層３２は、バッファ層３１上に設けられ、バッファ層３１の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。
【解決手段】バッファ層３１は、基板３０上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有する。ドリフト層３２は、バッファ層３１上に設けられ、バッファ層３１の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、炭化珪素半導体装置、すなわち、炭化珪素から作られた半導体層を有する半導体装置が用いられ始めている。たとえば特表２００５−５０８０８６号公報（特許文献１）によれば、炭化珪素基板と、炭化珪素基板上のバッファ層と、バッファ層上のＮ-ドリフト領域とを有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５０８０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バッファ層およびドリフト領域（ドリフト層）は、通常、炭化珪素基板を加熱しながら堆積される。炭化珪素基板を加熱し始めた初期段階では、炭化珪素基板の温度は不安定であり、所望の温度からのずれが生じやすく、特に温度のオーバーシュートが生じやすい。このように炭化珪素基板の温度が所望の値からずれていると、堆積される膜中の導電型不純物の濃度にずれが生じてしまう。たとえば、温度のオーバーシュートに起因して過度に高い温度で堆積が行なわれると、不純物濃度が所望の値からずれてしまう。
【０００５】
一方で、加熱開始後、堆積開始前の待機時間を長くすれば、基板の温度が安定化された後に堆積が開始される。しかしこの場合は、炭化珪素基板の表面が長時間に渡って加熱される結果、この表面からのＳｉ原子の脱離が生じる。Ｓｉ原子が脱離してＣ原子リッチとなった表面、すなわち炭化された表面の上には、結晶性の高い炭化珪素層をエピタキシャル成長させることが困難である。
【０００６】
上記のように、不純物濃度の安定化と、結晶性の向上との間には、トレードオフの関係があった。しかしながらドリフト層は、所望の不純物濃度と、高い結晶性との両方を有することが望まれる。
【０００７】
そこで本発明の目的は、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の炭化珪素半導体装置は、基板と、バッファ層と、ドリフト層とを有する。バッファ層は、基板上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有する。ドリフト層は、バッファ層上に設けられ、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。
【０００９】
この炭化珪素半導体装置によればバッファ層の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。
【００１０】
また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。
【００１１】
またバッファ層の厚さが７μｍより小さいので、バッファ層の堆積に要する時間が過度に長くならない。
【００１２】
好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の２倍よりも大きく１００倍よりも小さい。さらに好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の５０倍よりも小さい。
【００１３】
好ましくは、バッファ層およびドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む。
【００１４】
好ましくはバッファ層は第１および第２の層を含む。第１の層は基板上に設けられている。第２の層は、第１の層上に設けられ、第１の層の不純物濃度よりも小さくかつドリフト層の不純物濃度よりも大きい不純物濃度を有する。さらに好ましくは第１の層の不純物濃度は３×１０16ｃｍ-3よりも大きい。
【００１５】
なおバッファ層は、上記第１および第２の層に加えて、さらなる層を含んでもよい。またバッファ層は、単一の層のみから構成されてもよい。
【００１６】
本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
基板が加熱され始める。基板が加熱され始めた後に、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層が基板上に堆積される。バッファ層上に、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層が堆積される。
【００１７】
この製造方法によればバッファ層の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。
【００１８】
また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。
【００１９】
またバッファ層の厚さが７μｍより小さいので、バッファ層の堆積に要する時間が過度に長くならない。
【００２０】
好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して基板の設定温度が一定に保たれる。これにより、ドリフト層を堆積する工程における基板の温度の精度をより高めることができる。
【００２１】
好ましくは、バッファ層およびドリフト層の各々を堆積する工程は、チャンバ内において基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれる。プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含む。不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む。これにより、バッファ層およびドリフト層に導電型不純物を添加することができる。
【００２２】
好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して、チャンバ内の全圧が一定に保たれる。これにより、ドリフト層の成膜が始められる際のチャンバ内の全圧が安定化される。
【発明の効果】
【００２３】
上述したように本発明によれば、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す断面図である。
【図２】図１の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図３】図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図４】図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図５】図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図６】図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図７】図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図８】図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図９】図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す断面図である。
【図１０】図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す断面図である。
【図１１】図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す断面図である。
【図１２】図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す断面図である。
【図１３】図１の炭化珪素半導体装置の不純物濃度プロファイルの一例を示すグラフ図である。
【図１４】比較例の炭化珪素半導体装置の不純物濃度プロファイルの一例を示すグラフ図である。
【図１５】炭化珪素基板の加熱時間と炭化珪素基板の温度との関係の一例を示すグラフ図である。
【発明を実施するための形態】
【００２５】
以下、図面に基づいて本発明の実施の形態を説明する。
図１を参照して、本実施の形態における炭化珪素半導体装置は接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）である。ＪＦＥＴ３は、基板３０と、バッファ層３１と、ドリフト層３２と、ｎ型層３３と、ｐ型層３４とを有する。
【００２６】
基板３０はｎ型基板であり、好ましくは単結晶炭化珪素から作られている。好ましくは単結晶炭化珪素の結晶構造は六方晶である。
【００２７】
バッファ層３１は、基板３０上に設けられたｐ型半導体層である。バッファ層３１は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。バッファ層３１は、１μｍより大きく７μｍより小さい厚さを有する。好ましくはバッファ層３１の厚さは２μｍよりも大きい。
【００２８】
また本実施の形態においては、バッファ層３１は、第１の層３１ａおよび第２の層３１ｂを含む。第１の層３１ａは基板３０上に設けられている。第２の層３１ｂは、第１の層３１ａ上に設けられ、第１の層３１ａの不純物濃度よりも小さくかつドリフト層３２の不純物濃度よりも大きい不純物濃度を有する。好ましくは第１の層３１ａの不純物濃度は３×１０16ｃｍ-3よりも大きい。また好ましくは、バッファ層３１の不純物濃度はドリフト層３２の不純物濃度の２倍よりも大きく１００倍よりも小さい。より好ましくは、バッファ層３１の不純物濃度はドリフト層３２の不純物濃度の５０倍よりも小さい。
【００２９】
ドリフト層３２は、バッファ層３１上に設けられたｐ型半導体層である。ドリフト層３２は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。ドリフト層３２は、バッファ層３１の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。ドリフト層３２の厚さは、たとえば１０μｍである。ドリフト層３２の不純物濃度は、たとえば７．５×１０15ｃｍ-3である。
【００３０】
ｎ型層３３は、たとえば、厚さ０．４５μｍ、ｎ型不純物濃度２×１０17ｃｍ-3を有する炭化珪素層である。ｐ型層３４は、たとえば、厚さ０．２５μｍ、ｐ型不純物濃度２×１０17ｃｍ-3を有する炭化珪素層である。
【００３１】
ｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０20ｃｍ-3程度）第１のｎ型領域３５および第２のｎ型領域３７が形成されるとともに、第１のｎ型領域３５および第２のｎ型領域３７に挟まれるように、ドリフト層３２およびｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０18ｃｍ-3程度）第１のｐ型領域３６が形成されている。すなわち、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７は、それぞれｐ型層３４を貫通してｎ型層３３に至るように形成されている。また、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７の底部は、ドリフト層３２の上部表面（ドリフト層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
【００３２】
また、第１のｎ型領域３５から見て第１のｐ型領域３６とは反対側には、ｐ型層３４の上部表面３４Ａ（ｎ型層３３の側とは反対側の主面）からｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成されている。つまり、溝部７１の底壁７１Ａは、ドリフト層３２とｎ型層３３との界面から間隔を隔て、ｎ型層３３の内部に位置している。さらに、溝部７１の底壁７１Ａからｎ型層３３を貫通し、ドリフト層３２に至るように、ドリフト層３２およびｐ型層３４よりも高濃度のｐ型不純物を含む（たとえば１×１０18ｃｍ-3程度）第２のｐ型領域４３が形成されている。この第２のｐ型領域４３の底部は、バッファ層３１の上部表面（バッファ層３１とドリフト層３２との境界部）から間隔を隔てて配置されている。
【００３３】
さらに、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成されている。
【００３４】
オーミックコンタクト電極であるソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４と隣接する他のオーミックコンタクト電極との間には、酸化膜３８が形成されている。より具体的には、絶縁膜としての酸化膜３８が、ｐ型層３４の上部表面３４Ａ、溝部７１の底壁７１Ａおよび側壁７１Ｂにおいて、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。
【００３５】
さらに、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面に接触するように、ソース配線４５、ゲート配線４６およびドレイン配線４７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線４５は、電位保持コンタクト電極４４の上部表面にも接触し、電位保持コンタクト電極４４とも電気的に接続されている。つまり、ソース配線４５は、ソースコンタクト電極３９の上部表面上から電位保持コンタクト電極４４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極４４は、ソースコンタクト電極３９と同電位に保持されている。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極３９およびソース配線４５はソース電極６１を構成し、ゲートコンタクト電極４１およびゲート配線４６はゲート電極６２を構成し、ドレインコンタクト電極４２およびドレイン配線４７はドレイン電極６３を構成する。さらに、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、パシベーション膜６４が形成されている。このパシベーション膜６４は、たとえばＳｉＯ2からなっており、ソース電極６１、ゲート電極６２およびドレイン電極６３を外部と電気的に絶縁するとともに、ＪＦＥＴ３を保護する機能を有している。
【００３６】
次に、ＪＦＥＴ３の動作について説明する。ゲート電極６２の電圧が０Ｖの状態では、ｎ型層３３において、第１のｐ型領域３６と第２のｎ型領域３７とで挟まれた領域および当該挟まれた領域とドリフト層３２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域３６とドリフト層３２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域３５と第２のｎ型領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することにより電流が流れる。
【００３７】
一方、ゲートコンタクト電極４１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域３５と第２のｎ型領域３７とは電気的に遮断された状態となる。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することができず、電流は流れない。
【００３８】
次にＪＦＥＴ３の製造方法について説明する。
図２および図３を参照して、まずステップＳ２１０として、基板３０が準備される。
【００３９】
次に、ステップＳ２２０（図２）として、以下に説明するエピタキシャル成長工程が、チャンバ１００（図４）内において基板３０上へプロセスガスの供給を行なう化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって行なわれる。ＣＶＤに用いられるプロセスガスは、キャリアガスと、炭化珪素を形成するための原料ガスと、不純物を添加するための不純物ガスとを含む。キャリアガスは、たとえば水素（Ｈ2）ガスである。原料ガスは、たとえばシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスである。
【００４０】
図４を参照して、基板３０の設定温度が所定の値とされる。この設定温度は、たとえば１５５０℃である。これにより基板３０が加熱され始める。基板３０が加熱され始めた後に、第１の層３１ａが堆積される。この際、第１の層３１ａをｐ型とするための不純物ガスとしてトリメチルアルミニウム（ＴＭＡ）ガスが用いられる。
【００４１】
図５を参照して、第１の層３１ａの形成後、ＴＭＡガスの供給量が小さくされることによって、第１の層３１ａ上に第２の層３１ｂの堆積が開始される。これにより第１の層３１ａおよび第２の層３１ｂからなるバッファ層３１が形成される。
【００４２】
図６を参照して、バッファ層３１の形成後、ＴＭＡガスの供給量がさらに小さくされることによって、バッファ層３１上にドリフト層３２が堆積される。次にＴＭＡガスの供給が停止される。好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通して基板３０の設定温度が一定に保たれる。また好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通してチャンバ１００内の全圧が一定に保たれる。
【００４３】
図７を参照して、プロセスガスに、ＴＭＡガスに代わって、ｎ型不純物を形成するための不純物ガスが含められる。これによりドリフト層３２上にｎ型層３３が堆積される。不純物ガスとしては、たとえば窒素（Ｎ2）またはアンモニア（ＮＨ3）を用いることができる。次に不純物ガスが、ｐ型不純物を形成するためのものに切り替えられる。これによりｎ型層３３上にｐ型層３４が堆積される。
【００４４】
以上によりステップＳ２１０（図２）のエピタキシャル成長工程が行なわれる。
次に、図２を参照して、ステップＳ２３０として、溝部形成工程が実施される。具体的には、図８に示すように、ｐ型層３４の上部表面３４Ａからｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成される。溝部７１の形成は、たとえば所望の溝部７１の形成位置に開口を有するマスク層をｐ型層３４の上部表面３４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
【００４５】
次に、図２を参照して、ステップＳ２４０として、イオン注入工程が実施される。具体的には、図９を参照して、まず、ｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、たとえばＣＶＤによりＳｉＯ2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第１のｎ型領域３５および第２のｎ型領域３７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により酸化膜が部分的に除去されることにより、ｐ型層３４の上部表面３４Ａ上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、ｎ型層３３およびｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＰ、Ｎなどとすることができる。これにより、ｐ型層３４を貫通してｎ型層３３に至る第１のｎ型領域３５および第２のｎ型領域３７が形成される。
【００４６】
さらに、第１のｎ型領域３５および第２のｎ型領域３７の形成に用いられたマスク層が除去された上で、同様の手順により、ｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、所望の第１のｐ型領域３６および第２のｐ型領域４３の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、ドリフト層３２、ｎ型層３３およびｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ、Ｂなどとすることができる。これにより、ｐ型層３４を貫通してｎ型層３３に至る第１のｐ型領域３６、および溝部７１の底壁７１Ａからｎ型層３３を貫通し、ドリフト層３２に至る第２のｐ型領域４３が形成される。
【００４７】
次に、図２を参照して、ステップＳ２５０として、活性化アニール工程が実施される。たとえば、アルゴンなどの不活性ガス雰囲気中で、１７００℃、３０分間の加熱が行なわれる。これにより、ステップＳ２４０において導入されたＰ、Ａｌなどの不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。
【００４８】
次に、図２を参照して、ステップＳ２６０として、酸化膜形成工程が実施される。具体的には、図１０を参照して、たとえば酸素雰囲気中で１３００℃程度に加熱し、９０分間程度保持する熱酸化処理が実施されることにより、ｐ型層３４の上部表面３４Ａと、溝部７１の底壁７１Ａおよび側壁７１Ｂを覆う絶縁膜としての酸化膜３８（フィールド酸化膜）が形成される。酸化膜３８の厚みは、たとえば０．１μｍ程度である。
【００４９】
次に、図２を参照して、ステップＳ２７０として、オーミック電極形成工程が実施される。具体的には、図１１を参照して、まず、酸化膜３８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４（図１参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより酸化膜３８が部分的に除去される。その後、ＴｉからなるＴｉ膜５１、ＡｌからなるＡｌ膜５２およびＳｉからなるＳｉ膜５３が、レジスト膜９１上および当該レジスト膜９１から露出する領域に形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が残存する。
【００５０】
図１２を参照して、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱し、１０分間以下の時間、たとえば２分間保持する合金化処理が実施される。これにより、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３に含まれるＴｉ、Ａｌ、Ｓｉ、およびｎ型層３３またはｐ型層３４に含まれるＳｉ、Ｃが合金化される。その結果、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。以上の手順により、ステップＳ２７０が完了する。
【００５１】
次に、図２を参照して、ステップＳ２８０として、配線形成工程が実施される。具体的には、図１を参照して、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面にそれぞれ接触するソース配線４５、ゲート配線４６およびドレイン配線４７が形成される。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばソース配線４５、ゲート配線４６およびドレイン配線４７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
【００５２】
次に、図２を参照して、ステップＳ２９０として、パシベーション膜形成工程が実施される。具体的には、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、たとえばＳｉＯ2からなるパシベーション膜６４が形成される。このパシベーション膜６４の形成は、たとえばＣＶＤにより実施することができる。
【００５３】
以上によりＪＦＥＴ３（図１）が得られる。
本実施の形態によればバッファ層３１の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層３１を堆積する間に、基板３０が加熱され始めてからより長い時間が経過する。これにより、ドリフト層３２の堆積が開始される時点で、基板３０の温度がより安定化されている。よってバッファ層３１を堆積する工程における基板３０の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層３２が得られる。バッファ層３１の厚さが２μｍよりも大きい場合、この精度をより十分に高めることができる。
【００５４】
また基板３０の温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層３１の堆積が行なわれる。よって基板３０上の表面を成長させながら、基板３０の温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層３１の表面の結晶性が高くなるので、その上に堆積されるドリフト層３２の結晶性も高くなる。
【００５５】
またバッファ層３１の厚さが７μｍより小さいので、バッファ層３１の堆積に要する時間が過度に長くならない。
【００５６】
好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通して基板３０の設定温度が一定に保たれる。これにより、ドリフト層３２を堆積する工程における基板３０の温度の精度をより高めることができる。また好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通してチャンバ１００内の全圧が一定に保たれる。これにより、ドリフト層３２の成膜が始められる際のチャンバ１００内の全圧が安定化される。
【実施例】
【００５７】
図１３を参照して、本実施の形態のＪＦＥＴ（図１）の実施例として、厚さ６μｍを有するバッファ層３１を含む装置が製造された。厚さ６μｍのバッファ層３１が堆積された場合、ドリフト層３２中での導電型不純物としてのＡｌ濃度はほぼ一定であり、特にバッファ層３１に近い領域ＣＢにおいてもほぼ一定であった。
【００５８】
図１４を参照して、比較例として、厚さ０．５μｍのバッファ層３１Ｚが堆積された場合、ドリフト層３２中でのＡｌ濃度は、深い位置ほど小さく、特にバッファ層３１Ｚに近い領域ＣＡにおいて、所望の値（図中、破線の値）よりも顕著に小さかった。
【００５９】
図１５を参照して、基板３０の設定温度を１５５０℃にした場合の基板３０の実際の温度を測定した。その結果、図中破線で示すような理想的な昇温ではなく、図中実線で示すような、オーバーシュートＯＳを伴う昇温が生じることがあった。上述した領域ＣＡ（図１４）における不純物濃度の低下は、このオーバーシュートＯＳに起因していると考えられる。すなわち基板３０の温度が高過ぎたために不純物濃度が小さくなったと考えられる。
【００６０】
これに対して、本実施例のように厚いバッファ層３１（図１３）が形成される場合、たとえオーバーシュートＯＳ（図１５）が生じても、バッファ層３１の堆積時間が長いので、バッファ層３１の堆積中にオーバーシュートＯＳが解消される。よってオーバーシュートＯＳに起因したドリフト層３２の不純物濃度の低下を抑制することができる。
【００６１】
なお本実施の形態の構成におけるｐ型およびｎ型は互いに入れ替えられてもよい。この場合、バッファ層およびドリフト層の導電型不純物としては、たとえば窒素を用いることができる。窒素は、たとえば、ＣＶＤの不純物ガスとして窒素またはアンモニアを用いることによって、炭化珪素中に添加することができる。
【００６２】
また上記においてはＪＦＥＴについて説明したが、炭化珪素半導体装置は他の種類のものであってもよく、たとえば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）、またはダイオードであってもよい。
【００６３】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６４】
３ ＪＦＥＴ、３０ 基板、３１ バッファ層、３１ａ，３１ｂ 第１および第２の層、３２ ドリフト層、３３ ｎ型層、３４ ｐ型層、３４Ａ 上部表面、３５ 第１のｎ型領域、３６ 第１のｐ型領域、３７ 第２のｎ型領域、３８ 酸化膜、３９ ソースコンタクト電極、４１ ゲートコンタクト電極、４２ ドレインコンタクト電極、４３ 第２のｐ型領域、４４ 電位保持コンタクト電極、４５ ソース配線、４６ ゲート配線、４７ ドレイン配線、５１ Ｔｉ膜、５２ Ａｌ膜、５３ Ｓｉ膜、６１ ソース電極、６２ ゲート電極、６３ ドレイン電極、６４ パシベーション膜、７１ 溝部、７１Ａ 底壁、７１Ｂ 側壁、９１ レジスト膜、９１Ａ 開口。
【技術分野】
【０００１】
本発明は炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、炭化珪素半導体装置、すなわち、炭化珪素から作られた半導体層を有する半導体装置が用いられ始めている。たとえば特表２００５−５０８０８６号公報（特許文献１）によれば、炭化珪素基板と、炭化珪素基板上のバッファ層と、バッファ層上のＮ-ドリフト領域とを有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５０８０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バッファ層およびドリフト領域（ドリフト層）は、通常、炭化珪素基板を加熱しながら堆積される。炭化珪素基板を加熱し始めた初期段階では、炭化珪素基板の温度は不安定であり、所望の温度からのずれが生じやすく、特に温度のオーバーシュートが生じやすい。このように炭化珪素基板の温度が所望の値からずれていると、堆積される膜中の導電型不純物の濃度にずれが生じてしまう。たとえば、温度のオーバーシュートに起因して過度に高い温度で堆積が行なわれると、不純物濃度が所望の値からずれてしまう。
【０００５】
一方で、加熱開始後、堆積開始前の待機時間を長くすれば、基板の温度が安定化された後に堆積が開始される。しかしこの場合は、炭化珪素基板の表面が長時間に渡って加熱される結果、この表面からのＳｉ原子の脱離が生じる。Ｓｉ原子が脱離してＣ原子リッチとなった表面、すなわち炭化された表面の上には、結晶性の高い炭化珪素層をエピタキシャル成長させることが困難である。
【０００６】
上記のように、不純物濃度の安定化と、結晶性の向上との間には、トレードオフの関係があった。しかしながらドリフト層は、所望の不純物濃度と、高い結晶性との両方を有することが望まれる。
【０００７】
そこで本発明の目的は、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の炭化珪素半導体装置は、基板と、バッファ層と、ドリフト層とを有する。バッファ層は、基板上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有する。ドリフト層は、バッファ層上に設けられ、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。
【０００９】
この炭化珪素半導体装置によればバッファ層の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。
【００１０】
また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。
【００１１】
またバッファ層の厚さが７μｍより小さいので、バッファ層の堆積に要する時間が過度に長くならない。
【００１２】
好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の２倍よりも大きく１００倍よりも小さい。さらに好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の５０倍よりも小さい。
【００１３】
好ましくは、バッファ層およびドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む。
【００１４】
好ましくはバッファ層は第１および第２の層を含む。第１の層は基板上に設けられている。第２の層は、第１の層上に設けられ、第１の層の不純物濃度よりも小さくかつドリフト層の不純物濃度よりも大きい不純物濃度を有する。さらに好ましくは第１の層の不純物濃度は３×１０16ｃｍ-3よりも大きい。
【００１５】
なおバッファ層は、上記第１および第２の層に加えて、さらなる層を含んでもよい。またバッファ層は、単一の層のみから構成されてもよい。
【００１６】
本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
基板が加熱され始める。基板が加熱され始めた後に、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層が基板上に堆積される。バッファ層上に、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層が堆積される。
【００１７】
この製造方法によればバッファ層の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。
【００１８】
また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。
【００１９】
またバッファ層の厚さが７μｍより小さいので、バッファ層の堆積に要する時間が過度に長くならない。
【００２０】
好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して基板の設定温度が一定に保たれる。これにより、ドリフト層を堆積する工程における基板の温度の精度をより高めることができる。
【００２１】
好ましくは、バッファ層およびドリフト層の各々を堆積する工程は、チャンバ内において基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれる。プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含む。不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む。これにより、バッファ層およびドリフト層に導電型不純物を添加することができる。
【００２２】
好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して、チャンバ内の全圧が一定に保たれる。これにより、ドリフト層の成膜が始められる際のチャンバ内の全圧が安定化される。
【発明の効果】
【００２３】
上述したように本発明によれば、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す断面図である。
【図２】図１の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図３】図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図４】図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図５】図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図６】図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図７】図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図８】図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図９】図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す断面図である。
【図１０】図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す断面図である。
【図１１】図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す断面図である。
【図１２】図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す断面図である。
【図１３】図１の炭化珪素半導体装置の不純物濃度プロファイルの一例を示すグラフ図である。
【図１４】比較例の炭化珪素半導体装置の不純物濃度プロファイルの一例を示すグラフ図である。
【図１５】炭化珪素基板の加熱時間と炭化珪素基板の温度との関係の一例を示すグラフ図である。
【発明を実施するための形態】
【００２５】
以下、図面に基づいて本発明の実施の形態を説明する。
図１を参照して、本実施の形態における炭化珪素半導体装置は接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）である。ＪＦＥＴ３は、基板３０と、バッファ層３１と、ドリフト層３２と、ｎ型層３３と、ｐ型層３４とを有する。
【００２６】
基板３０はｎ型基板であり、好ましくは単結晶炭化珪素から作られている。好ましくは単結晶炭化珪素の結晶構造は六方晶である。
【００２７】
バッファ層３１は、基板３０上に設けられたｐ型半導体層である。バッファ層３１は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。バッファ層３１は、１μｍより大きく７μｍより小さい厚さを有する。好ましくはバッファ層３１の厚さは２μｍよりも大きい。
【００２８】
また本実施の形態においては、バッファ層３１は、第１の層３１ａおよび第２の層３１ｂを含む。第１の層３１ａは基板３０上に設けられている。第２の層３１ｂは、第１の層３１ａ上に設けられ、第１の層３１ａの不純物濃度よりも小さくかつドリフト層３２の不純物濃度よりも大きい不純物濃度を有する。好ましくは第１の層３１ａの不純物濃度は３×１０16ｃｍ-3よりも大きい。また好ましくは、バッファ層３１の不純物濃度はドリフト層３２の不純物濃度の２倍よりも大きく１００倍よりも小さい。より好ましくは、バッファ層３１の不純物濃度はドリフト層３２の不純物濃度の５０倍よりも小さい。
【００２９】
ドリフト層３２は、バッファ層３１上に設けられたｐ型半導体層である。ドリフト層３２は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。ドリフト層３２は、バッファ層３１の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。ドリフト層３２の厚さは、たとえば１０μｍである。ドリフト層３２の不純物濃度は、たとえば７．５×１０15ｃｍ-3である。
【００３０】
ｎ型層３３は、たとえば、厚さ０．４５μｍ、ｎ型不純物濃度２×１０17ｃｍ-3を有する炭化珪素層である。ｐ型層３４は、たとえば、厚さ０．２５μｍ、ｐ型不純物濃度２×１０17ｃｍ-3を有する炭化珪素層である。
【００３１】
ｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０20ｃｍ-3程度）第１のｎ型領域３５および第２のｎ型領域３７が形成されるとともに、第１のｎ型領域３５および第２のｎ型領域３７に挟まれるように、ドリフト層３２およびｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０18ｃｍ-3程度）第１のｐ型領域３６が形成されている。すなわち、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７は、それぞれｐ型層３４を貫通してｎ型層３３に至るように形成されている。また、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７の底部は、ドリフト層３２の上部表面（ドリフト層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
【００３２】
また、第１のｎ型領域３５から見て第１のｐ型領域３６とは反対側には、ｐ型層３４の上部表面３４Ａ（ｎ型層３３の側とは反対側の主面）からｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成されている。つまり、溝部７１の底壁７１Ａは、ドリフト層３２とｎ型層３３との界面から間隔を隔て、ｎ型層３３の内部に位置している。さらに、溝部７１の底壁７１Ａからｎ型層３３を貫通し、ドリフト層３２に至るように、ドリフト層３２およびｐ型層３４よりも高濃度のｐ型不純物を含む（たとえば１×１０18ｃｍ-3程度）第２のｐ型領域４３が形成されている。この第２のｐ型領域４３の底部は、バッファ層３１の上部表面（バッファ層３１とドリフト層３２との境界部）から間隔を隔てて配置されている。
【００３３】
さらに、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成されている。
【００３４】
オーミックコンタクト電極であるソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４と隣接する他のオーミックコンタクト電極との間には、酸化膜３８が形成されている。より具体的には、絶縁膜としての酸化膜３８が、ｐ型層３４の上部表面３４Ａ、溝部７１の底壁７１Ａおよび側壁７１Ｂにおいて、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。
【００３５】
さらに、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面に接触するように、ソース配線４５、ゲート配線４６およびドレイン配線４７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線４５は、電位保持コンタクト電極４４の上部表面にも接触し、電位保持コンタクト電極４４とも電気的に接続されている。つまり、ソース配線４５は、ソースコンタクト電極３９の上部表面上から電位保持コンタクト電極４４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極４４は、ソースコンタクト電極３９と同電位に保持されている。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極３９およびソース配線４５はソース電極６１を構成し、ゲートコンタクト電極４１およびゲート配線４６はゲート電極６２を構成し、ドレインコンタクト電極４２およびドレイン配線４７はドレイン電極６３を構成する。さらに、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、パシベーション膜６４が形成されている。このパシベーション膜６４は、たとえばＳｉＯ2からなっており、ソース電極６１、ゲート電極６２およびドレイン電極６３を外部と電気的に絶縁するとともに、ＪＦＥＴ３を保護する機能を有している。
【００３６】
次に、ＪＦＥＴ３の動作について説明する。ゲート電極６２の電圧が０Ｖの状態では、ｎ型層３３において、第１のｐ型領域３６と第２のｎ型領域３７とで挟まれた領域および当該挟まれた領域とドリフト層３２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域３６とドリフト層３２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域３５と第２のｎ型領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することにより電流が流れる。
【００３７】
一方、ゲートコンタクト電極４１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域３５と第２のｎ型領域３７とは電気的に遮断された状態となる。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することができず、電流は流れない。
【００３８】
次にＪＦＥＴ３の製造方法について説明する。
図２および図３を参照して、まずステップＳ２１０として、基板３０が準備される。
【００３９】
次に、ステップＳ２２０（図２）として、以下に説明するエピタキシャル成長工程が、チャンバ１００（図４）内において基板３０上へプロセスガスの供給を行なう化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって行なわれる。ＣＶＤに用いられるプロセスガスは、キャリアガスと、炭化珪素を形成するための原料ガスと、不純物を添加するための不純物ガスとを含む。キャリアガスは、たとえば水素（Ｈ2）ガスである。原料ガスは、たとえばシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスである。
【００４０】
図４を参照して、基板３０の設定温度が所定の値とされる。この設定温度は、たとえば１５５０℃である。これにより基板３０が加熱され始める。基板３０が加熱され始めた後に、第１の層３１ａが堆積される。この際、第１の層３１ａをｐ型とするための不純物ガスとしてトリメチルアルミニウム（ＴＭＡ）ガスが用いられる。
【００４１】
図５を参照して、第１の層３１ａの形成後、ＴＭＡガスの供給量が小さくされることによって、第１の層３１ａ上に第２の層３１ｂの堆積が開始される。これにより第１の層３１ａおよび第２の層３１ｂからなるバッファ層３１が形成される。
【００４２】
図６を参照して、バッファ層３１の形成後、ＴＭＡガスの供給量がさらに小さくされることによって、バッファ層３１上にドリフト層３２が堆積される。次にＴＭＡガスの供給が停止される。好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通して基板３０の設定温度が一定に保たれる。また好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通してチャンバ１００内の全圧が一定に保たれる。
【００４３】
図７を参照して、プロセスガスに、ＴＭＡガスに代わって、ｎ型不純物を形成するための不純物ガスが含められる。これによりドリフト層３２上にｎ型層３３が堆積される。不純物ガスとしては、たとえば窒素（Ｎ2）またはアンモニア（ＮＨ3）を用いることができる。次に不純物ガスが、ｐ型不純物を形成するためのものに切り替えられる。これによりｎ型層３３上にｐ型層３４が堆積される。
【００４４】
以上によりステップＳ２１０（図２）のエピタキシャル成長工程が行なわれる。
次に、図２を参照して、ステップＳ２３０として、溝部形成工程が実施される。具体的には、図８に示すように、ｐ型層３４の上部表面３４Ａからｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成される。溝部７１の形成は、たとえば所望の溝部７１の形成位置に開口を有するマスク層をｐ型層３４の上部表面３４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
【００４５】
次に、図２を参照して、ステップＳ２４０として、イオン注入工程が実施される。具体的には、図９を参照して、まず、ｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、たとえばＣＶＤによりＳｉＯ2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第１のｎ型領域３５および第２のｎ型領域３７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により酸化膜が部分的に除去されることにより、ｐ型層３４の上部表面３４Ａ上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、ｎ型層３３およびｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＰ、Ｎなどとすることができる。これにより、ｐ型層３４を貫通してｎ型層３３に至る第１のｎ型領域３５および第２のｎ型領域３７が形成される。
【００４６】
さらに、第１のｎ型領域３５および第２のｎ型領域３７の形成に用いられたマスク層が除去された上で、同様の手順により、ｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、所望の第１のｐ型領域３６および第２のｐ型領域４３の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、ドリフト層３２、ｎ型層３３およびｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ、Ｂなどとすることができる。これにより、ｐ型層３４を貫通してｎ型層３３に至る第１のｐ型領域３６、および溝部７１の底壁７１Ａからｎ型層３３を貫通し、ドリフト層３２に至る第２のｐ型領域４３が形成される。
【００４７】
次に、図２を参照して、ステップＳ２５０として、活性化アニール工程が実施される。たとえば、アルゴンなどの不活性ガス雰囲気中で、１７００℃、３０分間の加熱が行なわれる。これにより、ステップＳ２４０において導入されたＰ、Ａｌなどの不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。
【００４８】
次に、図２を参照して、ステップＳ２６０として、酸化膜形成工程が実施される。具体的には、図１０を参照して、たとえば酸素雰囲気中で１３００℃程度に加熱し、９０分間程度保持する熱酸化処理が実施されることにより、ｐ型層３４の上部表面３４Ａと、溝部７１の底壁７１Ａおよび側壁７１Ｂを覆う絶縁膜としての酸化膜３８（フィールド酸化膜）が形成される。酸化膜３８の厚みは、たとえば０．１μｍ程度である。
【００４９】
次に、図２を参照して、ステップＳ２７０として、オーミック電極形成工程が実施される。具体的には、図１１を参照して、まず、酸化膜３８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４（図１参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより酸化膜３８が部分的に除去される。その後、ＴｉからなるＴｉ膜５１、ＡｌからなるＡｌ膜５２およびＳｉからなるＳｉ膜５３が、レジスト膜９１上および当該レジスト膜９１から露出する領域に形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が残存する。
【００５０】
図１２を参照して、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱し、１０分間以下の時間、たとえば２分間保持する合金化処理が実施される。これにより、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３に含まれるＴｉ、Ａｌ、Ｓｉ、およびｎ型層３３またはｐ型層３４に含まれるＳｉ、Ｃが合金化される。その結果、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。以上の手順により、ステップＳ２７０が完了する。
【００５１】
次に、図２を参照して、ステップＳ２８０として、配線形成工程が実施される。具体的には、図１を参照して、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面にそれぞれ接触するソース配線４５、ゲート配線４６およびドレイン配線４７が形成される。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばソース配線４５、ゲート配線４６およびドレイン配線４７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
【００５２】
次に、図２を参照して、ステップＳ２９０として、パシベーション膜形成工程が実施される。具体的には、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、たとえばＳｉＯ2からなるパシベーション膜６４が形成される。このパシベーション膜６４の形成は、たとえばＣＶＤにより実施することができる。
【００５３】
以上によりＪＦＥＴ３（図１）が得られる。
本実施の形態によればバッファ層３１の厚さが１μｍより大きいので、厚さが１μｍ以下の場合に比して、バッファ層３１を堆積する間に、基板３０が加熱され始めてからより長い時間が経過する。これにより、ドリフト層３２の堆積が開始される時点で、基板３０の温度がより安定化されている。よってバッファ層３１を堆積する工程における基板３０の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層３２が得られる。バッファ層３１の厚さが２μｍよりも大きい場合、この精度をより十分に高めることができる。
【００５４】
また基板３０の温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層３１の堆積が行なわれる。よって基板３０上の表面を成長させながら、基板３０の温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Ｓｉ原子の脱離による表面の炭化を避けることができる。これにより、バッファ層３１の表面の結晶性が高くなるので、その上に堆積されるドリフト層３２の結晶性も高くなる。
【００５５】
またバッファ層３１の厚さが７μｍより小さいので、バッファ層３１の堆積に要する時間が過度に長くならない。
【００５６】
好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通して基板３０の設定温度が一定に保たれる。これにより、ドリフト層３２を堆積する工程における基板３０の温度の精度をより高めることができる。また好ましくは、バッファ層３１を堆積する工程およびドリフト層３２を堆積する工程の両工程を通してチャンバ１００内の全圧が一定に保たれる。これにより、ドリフト層３２の成膜が始められる際のチャンバ１００内の全圧が安定化される。
【実施例】
【００５７】
図１３を参照して、本実施の形態のＪＦＥＴ（図１）の実施例として、厚さ６μｍを有するバッファ層３１を含む装置が製造された。厚さ６μｍのバッファ層３１が堆積された場合、ドリフト層３２中での導電型不純物としてのＡｌ濃度はほぼ一定であり、特にバッファ層３１に近い領域ＣＢにおいてもほぼ一定であった。
【００５８】
図１４を参照して、比較例として、厚さ０．５μｍのバッファ層３１Ｚが堆積された場合、ドリフト層３２中でのＡｌ濃度は、深い位置ほど小さく、特にバッファ層３１Ｚに近い領域ＣＡにおいて、所望の値（図中、破線の値）よりも顕著に小さかった。
【００５９】
図１５を参照して、基板３０の設定温度を１５５０℃にした場合の基板３０の実際の温度を測定した。その結果、図中破線で示すような理想的な昇温ではなく、図中実線で示すような、オーバーシュートＯＳを伴う昇温が生じることがあった。上述した領域ＣＡ（図１４）における不純物濃度の低下は、このオーバーシュートＯＳに起因していると考えられる。すなわち基板３０の温度が高過ぎたために不純物濃度が小さくなったと考えられる。
【００６０】
これに対して、本実施例のように厚いバッファ層３１（図１３）が形成される場合、たとえオーバーシュートＯＳ（図１５）が生じても、バッファ層３１の堆積時間が長いので、バッファ層３１の堆積中にオーバーシュートＯＳが解消される。よってオーバーシュートＯＳに起因したドリフト層３２の不純物濃度の低下を抑制することができる。
【００６１】
なお本実施の形態の構成におけるｐ型およびｎ型は互いに入れ替えられてもよい。この場合、バッファ層およびドリフト層の導電型不純物としては、たとえば窒素を用いることができる。窒素は、たとえば、ＣＶＤの不純物ガスとして窒素またはアンモニアを用いることによって、炭化珪素中に添加することができる。
【００６２】
また上記においてはＪＦＥＴについて説明したが、炭化珪素半導体装置は他の種類のものであってもよく、たとえば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）、またはダイオードであってもよい。
【００６３】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６４】
３ ＪＦＥＴ、３０ 基板、３１ バッファ層、３１ａ，３１ｂ 第１および第２の層、３２ ドリフト層、３３ ｎ型層、３４ ｐ型層、３４Ａ 上部表面、３５ 第１のｎ型領域、３６ 第１のｐ型領域、３７ 第２のｎ型領域、３８ 酸化膜、３９ ソースコンタクト電極、４１ ゲートコンタクト電極、４２ ドレインコンタクト電極、４３ 第２のｐ型領域、４４ 電位保持コンタクト電極、４５ ソース配線、４６ ゲート配線、４７ ドレイン配線、５１ Ｔｉ膜、５２ Ａｌ膜、５３ Ｓｉ膜、６１ ソース電極、６２ ゲート電極、６３ ドレイン電極、６４ パシベーション膜、７１ 溝部、７１Ａ 底壁、７１Ｂ 側壁、９１ レジスト膜、９１Ａ 開口。
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層と、
前記バッファ層上に設けられ、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層とを備える、炭化珪素半導体装置。
【請求項２】
前記バッファ層の不純物濃度は前記ドリフト層の不純物濃度の２倍よりも大きく１００倍よりも小さい、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記バッファ層および前記ドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記バッファ層は、
前記基板上に設けられた第１の層と、
前記第１の層上に設けられ、前記第１の層の不純物濃度よりも小さくかつ前記ドリフト層の不純物濃度よりも大きい不純物濃度を有する第２の層とを含む、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記第１の層の不純物濃度は３×１０16ｃｍ-3よりも大きい、請求項４に記載の炭化珪素半導体装置。
【請求項６】
基板を加熱し始める工程と、
前記基板を加熱し始める工程の後に、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層を前記基板上に堆積する工程と、
前記バッファ層上に、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層を堆積する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項７】
前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記基板の設定温度が一定に保たれる、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記バッファ層および前記ドリフト層の各々を堆積する工程は、チャンバ内において前記基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれ、前記プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含み、前記不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む、請求項６または７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記チャンバ内の全圧が一定に保たれる、請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層と、
前記バッファ層上に設けられ、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層とを備える、炭化珪素半導体装置。
【請求項２】
前記バッファ層の不純物濃度は前記ドリフト層の不純物濃度の２倍よりも大きく１００倍よりも小さい、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記バッファ層および前記ドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記バッファ層は、
前記基板上に設けられた第１の層と、
前記第１の層上に設けられ、前記第１の層の不純物濃度よりも小さくかつ前記ドリフト層の不純物濃度よりも大きい不純物濃度を有する第２の層とを含む、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記第１の層の不純物濃度は３×１０16ｃｍ-3よりも大きい、請求項４に記載の炭化珪素半導体装置。
【請求項６】
基板を加熱し始める工程と、
前記基板を加熱し始める工程の後に、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有するバッファ層を前記基板上に堆積する工程と、
前記バッファ層上に、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層を堆積する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項７】
前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記基板の設定温度が一定に保たれる、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記バッファ層および前記ドリフト層の各々を堆積する工程は、チャンバ内において前記基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれ、前記プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含み、前記不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む、請求項６または７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記チャンバ内の全圧が一定に保たれる、請求項８に記載の炭化珪素半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１６４７９０（Ｐ２０１２−１６４７９０Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２３６７７（Ｐ２０１１−２３６７７）
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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